半導体装置における電流による配線破壊箇所の予測方法
【課題】半導体装置の電流による配線破壊箇所の予測方法において、解析時間を短縮する。
【解決手段】下層配線１４Ａ，１４Ｂをそれぞれ一つの直列抵抗で、第１の下層ビア１５Ａ，第２の下層ビア１５Ｂを１個の抵抗で、第１の上層ビア１７Ａ、第２の上層ビア１８Ｂを１個の抵抗で、第１及び第２の上層配線１６Ａ，１６Ｂを抵抗ブリッジ回路で、パワートランジスタＴＲを直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により生成する。回路シミュレータ３により、解析モデルにおけるパワートランジスタＴＲに電流を供給し、解析モデルにおける各抵抗に流れる電流に基づいて、第１及び第２の下層配線１４Ａ，１４Ｂ、第１及び第２の上層配線１６Ａ，１６Ｂにおける各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器４により比較することにより、配線破壊箇所を予測する。
【解決手段】下層配線１４Ａ，１４Ｂをそれぞれ一つの直列抵抗で、第１の下層ビア１５Ａ，第２の下層ビア１５Ｂを１個の抵抗で、第１の上層ビア１７Ａ、第２の上層ビア１８Ｂを１個の抵抗で、第１及び第２の上層配線１６Ａ，１６Ｂを抵抗ブリッジ回路で、パワートランジスタＴＲを直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により生成する。回路シミュレータ３により、解析モデルにおけるパワートランジスタＴＲに電流を供給し、解析モデルにおける各抵抗に流れる電流に基づいて、第１及び第２の下層配線１４Ａ，１４Ｂ、第１及び第２の上層配線１６Ａ，１６Ｂにおける各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器４により比較することにより、配線破壊箇所を予測する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における電流による配線破壊箇所の予測方法に関し、特に、多層配線構造を有した半導体装置における電流による配線破壊箇所の予測方法に関する。
【背景技術】
【０００２】
パワートランジスタ市場の一つとして、車載の後付の音響機器がある。例えば、スピーカーの駆動トランジスタとして複数のパワートランジスタが形成された半導体装置（例えばＬＳＩチップ）が、音響機器のコネクタに接続される。この市場では、エンドユーザが自ら半導体装置を音響機器に取り付けることも想定されている。エンドユーザによる条件外の接続（例えば正極と負極の逆接続）によっては、パワートランジスタに大電流が流れ、大電流による発熱が原因で破壊に至る場合がある。
【０００３】
そこで、条件外接続時の大電流によって破壊しないパワートランジスタが求められている。しかし、この大電流は通常動作時の数十倍に達することがある。例えば、図１０に示すように、数ｍｓの間に、ピーク時で数十Ａと非常に大きい電流が流れる。
【０００４】
このため、レイアウト設計段階で伝熱解析等の詳細な解析を行い、大電流による配線破壊箇所を予測することで、最適なレイアウト設計を行うことが求められる。しかしながら、パワートランジスタは多層配線構造を有し、複雑な電流経路と放熱経路が存在するため、伝熱解析等の定量的な解析が難しかった。そのため、マージンを持ったレイアウト設計を余儀なくされていたため、チップコストが大きくなる問題があった。
【０００５】
そこで、従来より、チップ内の発熱に関する研究や、発熱への対策が研究されている。例えば、シリコンの発熱モデルの提案（非特許文献１）、シンプル構造のメタル配線での発熱による破壊に関して、レイアウト構造と電流密度の関係の実験的な事例（非特許文献２〜４）、シミュレーションを使った事例（非特許文献５，１０）、電流の条件や配線の材質を考慮しＳＰＩＣＥ解析を用いた温度解析のモデリング（非特許文献１１）が提案されている。さらに、温度上昇による影響として、配線温度上昇による信頼性低下とバッファ遅延時間の増大が明らかにされ（非特許文献８）、遅延時間の変動予測方法（非特許文献９）、静的タイミング解析に反映する方法（非特許文献７）が提案されている。また、パワートランジスタの通常動作時のオン抵抗の解析方法（非特許文献１３）が提案されている。
【０００６】
多層配線構造を有した半導体装置については、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１０６３９５号公報
【非特許文献】
【０００８】
【非特許文献１】P.Li, L.T.Pileggi, M.Asheghi, and R.Chandra,“IC thermal simulation and modeling via efficient multigrid-based approaches”, IEEE Trans. on CAD, vol. 25, no. 9, pp.1763-1776, 2006.
【非特許文献２】J.E.Murguia, and J.B.Bernstein,“Short-time failure of metal interconnect caused by current pulses”, IEEE Trans. on ED, vol. 14, no. 10, pp.481-483, 1993.
【非特許文献３】K.Banerjee, A.Amerasekera, N.Cheung, and H.Chenming,“High-current failure model for VLSI interconnects under short-pulse stress conditions”, IEEE Trans. on ED, vol 18, no. 9, pp.405-407, 1997.
【非特許文献４】E.Kinsbron, C.M.Melliar-Smith, A.T.English,“Failure of small thin-film conductors due to high current-density pulses”, IEEE Trans. on ED, vol. 26, no. 1, pp.22-26, 1979.
【非特許文献５】X.Gui, K.Dew, and M.J.Brett,“Thermal simulation of thin-film interconnect failure caused by high current pulses”, IEEE Trans. on ED, vol. 42, no. 7, pp.1386-1388, 1995.
【非特許文献６】K.Yamamoto and T.Tsuru,“Time-dependent temperature calculation of aluminum line applied with electrical-overstress pulses”, Japanese J. of applied physics, vol. 35, no. 7, pp.3852-3857, 1996.
【非特許文献７】S.Lin and K.Banerjee,“An electrothermally-aware full-chip substrate temperature gradient evaluation methodology for leakage dominant technologies with implications for power estimation and hot-spot management”, in Proc. ICCAD, pp.568-574, 2006.
【非特許文献８】新開健一, 橋本昌宜, and 尾上孝雄,“短距離ブロック内配線の自己発熱”, in Proc. 軽井沢ワークショップ, pp.7-12, 2007.
【非特許文献９】A.H.Ajami, K.Banerjee, and M.Pedram,“Modeling and analysis of nonuniform substrate temperature effects on global ULSI interconnects”, IEEE Trans. on CAD, vol. 24, no. 6, pp.849-861, 2005.
【非特許文献１０】S.Im, K.Banerjee, and K.E.Goodson,“Modeling and analysis of via hot spots and implications for ULSI interconnect reliability”, in Proc. IRPS, pp.336-345, 2002.
【非特許文献１１】T.Y.Chiang, K.Banerjee, and K.C.Saraswat,“Compact modeling and SPICE-based simulation for electrothermal analysis of multilevel ULSI interconnects”, in Proc. ICCAD, pp.165-172, 2001.
【非特許文献１２】T.Y.Wang, Y.M.Lee, and C.C.P.Chen,“3D thermal-ADI: an efficient chip-level transient thermal simulator”, in Proc. ISPD, pp.10-17, 2003.
【非特許文献１３】M.Ershov, A.Tcherniaev, Y.Feinberg, P.Lindorfer, W.French, and P.Hopper,“Numerical simulation of metal interconnects of power semiconductor devices”, in Proc. ISPSD, pp.185-188, 2010.
【非特許文献１４】K..Y.Kim and W.Sachse,“Dynamic fracture test of metal thin films deposited on an insulating substrate by a high current pulse method. Authors”, Thin Solid Films, vol.205, pp.176-181, 1991.
【非特許文献１５】I.L.Wemple and A.T.Yang,“Int egrated circuit substrate coupling models based on Voronoi tessellation”, IEEE Trans. on CAD, vol. 14, no. 12, pp.1459-1469, 1995.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、伝熱解析を行うためには、レイアウト上の全ての領域で電流密度を求める必要がある。一般的なパワートランジスタでは、そのレイアウトが複雑で、特にビアとトランジスタに最も近い１層メタルの配線層は、非常に複雑な形状を有している。そのため、ビアと１層メタルの配線層を含むレイアウトから抵抗を抽出し、それらの抵抗が結線されてなる解析モデルを作成すると、解析モデルの規模が大きくなりすぎて、電流解析、電流密度解析、伝熱解析に要する解析時間が非常に長くなっていた。
【００１０】
また、近年、エンドユーザの商品サイクルが短くなりつつあることから、半導体装置の製品寿命もますます短くなっている。そのため、半導体装置の設計期間の短縮が求められている。
【００１１】
そこで本発明は、大電流による配線破壊箇所を予測する方法において、電流密度解析及び伝熱解析を行う方法と同等の予測精度を確保しながら解析時間を短縮することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、電流入力端と電流出力端を有するトランジスタと、前記電流入力端に第１の下層ビアを介して接続された第１の下層配線と、前記電流出力端に第２の下層ビアを介して接続された第２の下層配線と、前記第１の下層配線に第１の上層ビアを介して接続された第１の上層配線と、前記第２の下層配線に第２の上層ビアを介して接続された第２の上層配線と、を備える半導体装置における電流による配線破壊箇所の予測方法において、前記第１及び第２の下層配線をそれぞれ一つの直列抵抗で、前記第１及び第２の下層ビアをそれぞれ１個の抵抗で、前記第１及び第２の上層ビアをそれぞれ１個の抵抗で、前記第１及び第２の上層配線をそれぞれ抵抗ブリッジ回路で、前記トランジスタをその両端がそれぞれ前記第１及び第２の下層ビアに接続された直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により自動生成し、回路シミュレータにより、前記解析モデルにおけるトランジスタに電流を供給し、前記解析モデルにおける各抵抗に流れる電流に基づいて、前記第１及び第２の下層配線、前記第１及び第２の上層配線における各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器により比較することにより、配線破壊箇所を予測することを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、大電流による配線破壊箇所を予測する方法において、電流密度解析及び伝熱解析を行う方法と同等の予測精度を確保しながら解析時間を短縮することができる。これにより、半導体装置の設計期間を短縮すると共に、解析コストを抑えることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による半導体装置のレイアウトを示す平面図である。
【図２】本発明の実施形態による半導体装置のレイアウトを示す斜視図である。
【図３】図１及び図２のレイアウトにおける電流の方向と電流密度を説明する平面図である。
【図４】本発明の実施形態による半導体装置の電流による配線破壊箇所の予測を行う計算機システムを説明するブロック図である。
【図５】本発明の実施形態による半導体装置の電流による配線破壊箇所の予測方法を説明するフローチャートである。
【図６】図１の半導体装置のレイアウトの分割を説明する平面図である。
【図７】図１の半導体装置の解析モデルを示す模式図である。
【図８】電流モデルを説明する電流−時間グラフである。
【図９】比較例による半導体装置の解析モデルを示す模式図である。
【図１０】条件外接続時に半導体装置に流れる電流を説明する電流−時間グラフである。
【発明を実施するための形態】
【００１５】
＜＜半導体装置の構成＞＞
まず、本発明の実施形態における電流による配線破壊箇所の予測方法の対象となる半導体装置について説明する。この半導体装置は、大電流駆動のパワートランジスタを含むものであり、例えば、スピーカーの駆動トランジスタとして複数のパワートランジスタ（例えばＭＯＳトランジスタ）が形成された半導体装置（例えばＬＳＩチップ）である。この半導体装置は、エンドユーザによって音響機器のコネクタ等に接続され得ることを想定している。そして、エンドユーザによる条件外の接続（例えば正極と負極の逆接続）によっては、パワートランジスタに大電流が流れ、この大電流による発熱が原因で配線破壊に至るおそれがある。
【００１６】
［パワートランジスタのレイアウト］
以下に、本実施形態の半導体装置に含まれるパワートランジスタＴＲのレイアウトの一例について図１及び図２を参照して説明する。図１は複数のパワートランジスタＴＲのレイアウトを模式的に示す平面図である。図２は図１の複数のパワートランジスタＴＲの中の１つを模式的に示す斜視図である。図２は、図１のＡ−Ａ線に沿った断面に対応している。図２の点線矢印は電流経路を示す。なお、図１及び図２では、レイアウトの平面は、Ｘ方向とそれに直交するＹ方向で定義され、その平面に対する垂直方向はＺ方向で定義されるものとして説明する。また、図１及び図２では、説明の便宜上、主要な構成要素のみを図示している。
【００１７】
シリコン基板の表面に形成された半導体層１１の表面には、パワートランジスタＴＲのドレイン層１２Ｄ、ソース層１２Ｓ、及びゲート電極１３（大きなゲート幅を有する）が、Ｘ方向に延びて配置されている。それらの上層には、不図示の層間絶縁膜（例えば二酸化シリコン膜を含む）を介して、最下層のメタル層（例えばアルミニウム）である第１及び第２の下層配線層１４Ａ，１４ＢがＸ方向に延びて複数配置されている。ドレイン層１２Ｄ上の第１の下層配線層１４Ａは、層間絶縁膜に設けられた第１の下層ビア１５Ａを介してドレイン層１２Ｄと接続され、ソース層１２Ｓ上の第２の下層配線層１４Ｂは、第２の下層ビア１５Ｂを介してソース層１２Ｓに接続されている。これらの第１及び第２の下層配線層１４Ａ，１４Ｂは、パワートランジスタＴＲのドレイン層１２Ｄとソース層１２Ｓの抵抗を合成抵抗として下げる機能を有する。
【００１８】
第１及び第２の下層配線層１４Ａ，１４Ｂの上層には、不図示の他の層間絶縁膜（例えば二酸化シリコン膜を含む）を介して、メタル層（例えばアルミニウム）である第１及び第２の上層配線層１６Ａ，１６Ｂが櫛型の平面パターンで配置されている。つまり、第１の上層配線層１６Ａは、Ｙ方向に沿って延びる複数の引き出し部を有し、それらの引き出し部がＸ方向に沿って所定の間隔で並設されている。第１の上層配線層１６Ａは、層間絶縁膜に設けられた第１の上層ビア１７Ａを介して、第１の下層配線層１４Ａと接続される。
【００１９】
第２の上層配線層１６Ｂは、Ｙ方向に沿って延びる複数の引き出し部を有し、それらの引き出し部がＸ方向に沿って所定の間隔で並設されている。第２の上層配線層１６Ｂの各引き出し部は、第１の上層配線層１６Ａの各引き出し部の間に配置されている。第２の上層配線層１６Ｂは、層間絶縁膜に設けられた第２の上層ビア１７Ｂを介して、第２の下層配線層１４Ｂと接続される。
【００２０】
第１の上層配線層１６Ａの一端にはパッド端子Ｐ１が接続され、第２の上層配線層１６Ｂの一端にはパッド端子Ｐ２が接続されている。レイアウトを平面的にみると、パッド端子Ｐ１とパッド端子Ｐ２に挟まれる領域に、複数のパワートランジスタＴＲが配置される。
【００２１】
パッド端子Ｐ１に供給された電流は、図２の第１の上層配線層１６Ａ、第１の上層ビア１７Ａ、第１の下層配線層１４Ａ、第１の下層ビア１５Ａ、パワートランジスタＴＲ、第２の下層ビア１５Ｂ、第２の下層配線層１４Ｂ、第２の上層ビア１７Ｂ、第２の上層配線層１６Ｂの順に流れ、パッド端子Ｐ２に至る。
【００２２】
［大電流による配線破壊のメカニズム］
以下に、上述した半導体装置の大電流による配線破壊のメカニズムについて説明する。メタル層である第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂの寄生抵抗はパワートランジスタＴＲの抵抗に比べて極めて小さい。そのため、図２に示した電流経路において、第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂでは、電流はパワートランジスタＴＲでの電流密度が均等になるように流れる。このため、第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂの電流密度に粗密が生じる。
【００２３】
図３（Ａ）は、図１及び図２のレイアウトの第１及び第２の上層配線層１６Ａ，１６Ｂにおける電流の方向と電流密度の概要を示す。図中の矢印の方向は電流の流れる方向である。矢印の根元に近いほど電流密度が高い。領域Ａと比べると領域Ｂは電流密度が高い。これは、領域Ａと領域Ｂのそれぞれの直下のパワートランジスタＴＲに流れる電流はほぼ均一であるので、領域Ｂには、領域Ａと領域Ｂの直下のパワートランジスタＴＲへの電流の合計が流れるためである。
【００２４】
図３（Ｂ）は、図１及び図２のレイアウトの第１及び第２の下層配線層１４Ａ，１４Ｂにおける電流の方向と電流密度の概要を示す。図中の矢印の方向は電流の流れる方向である。矢印の根元に近いほど電流密度が高い。パワートランジスタＴＲのゲート幅の方向（即ちＸ方向）に電流が流れることにより、ドレイン層１２Ｄとソース層１２Ｓの抵抗値を下げたのと同じ効果が得られ、トランジスタ電流が均一化される。これにより、第１及び第２の下層配線層１４Ａ，１４Ｂの大部分で均一な電流密度となることが多い。ところがレイアウトによっては、図３（Ｂ）のように電流が局所的に集中する。
【００２５】
以下に、パワートランジスタＴＲの放熱経路について説明する。アルミニウム等からなる第１及び第２の上層配線層１６Ａ，１６Ｂとシリコン基板の熱伝導率は、パッシベーション膜やモールド材（不図示）の熱伝導率に比べて高い。そのため、第１及び第２の上層配線層１６Ａ，１６Ｂの電流により発生した熱の大部分は、第１及び第２の上層ビア１７Ａ，１７Ｂを経由し第１及び第２の下層配線層１４Ａ，１４Ｂ方向へ抜ける。
【００２６】
第１及び第２の下層配線層１４Ａ，１４Ｂの熱は、主に第１及び第２の下層ビア１５Ａ，１５Ｂを経由しパワートランジスタＴＲへ抜ける。パワートランジスタＴＲの半導体層１１はシリコン基板に配置されているため、第１及び第２の下層配線層１４Ａ，１４Ｂに向かう方向以外の全方向に放熱する。温度上昇の点から見ると、パワートランジスタＴＲでは抵抗成分の抵抗値が大きいが、電流密度が比較的小さいため、発熱量は全体的に均一的に低く、さらに放熱経路が多いため、温度上昇は小さい。一方、第１及び第２の上層配線層１６Ａ，１６Ｂの中でも特に図３（Ａ）の領域Ｂでは、電流の集中により電流密度が高くなるため、発熱量が大きい。
【００２７】
また、領域Ｂの真下に位置する第１及び第２の下層配線層１４Ａ，１４Ｂも、電流が集中した場合は電流密度が高くなって温度が上昇する。放熱量は熱をやりとりする両者の温度差に比例するため、第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂの温度がともに上昇した場合は、両者ともに放熱しにくく温度が上がりやすい。
【００２８】
次にビアに関して述べる。ビアの抵抗値は一般的にメタル層に比べて数十倍であることから、メタル層と比べるとビアの電流は均一化され、直近のメタル層と比べるとビアの発熱量は小さい。よって、第１及び第２の下層ビア１５Ａ，１５Ｂと第１及び第２の上層ビア１７Ａ，１７Ｂでは、半導体装置内で温度上昇が最大となる可能性は低い。
【００２９】
第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂを構成するアルミニウムは、660℃が溶解温度であり、400℃前後で原子が移動し始める（非特許文献６）。第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂが400℃を超えると、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂの抵抗値が上昇することで、さらに発熱と温度上昇を起こす。
【００３０】
そのため、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂが最終的に破壊に至る場合がある。この現象とは別に、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂが約300℃を超えると熱膨張が発生し、この熱膨張を起因として、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂが破壊に至る場合がある。どちらの場合も温度上昇の原因は電流による発熱であり、放熱しにくい原因の1つは配線破壊箇所の近くでも温度が高いことである。
【００３１】
本実施形態では、パワートランジスタＴＲに流れる電流は数十A、電流ピーク値までの時間を数百μ秒と想定しており、パワートランジスタＴＲの寄生容量に比べて十分高く遅い。そのため、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂにおいて、各位置でのピーク電流時間は同時と考える。よって、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂで最も温度が上昇する場所は、電流密度が高い場所、または電流密度が高く周りの電流密度も高い場所である。図３（Ａ）の例で最も温度が高くなる場所は、電流密度が高い領域Ｂであり、中でも直下の下層配線層の電流が比較的大きい最も左側の領域Ｂである。
【００３２】
＜＜本実施形態による大電流による配線破壊箇所の予測方法＞＞
以下に、本実施形態の配線破壊箇所の予測方法について説明する。この予測方法は、図４に示した計算機システムの演算により行われるものであり、図５に示したフローチャートの各ステップに従う。
【００３３】
この計算機システムは、図４に示すように、半導体装置のレイアウトデータに基づいて解析モデル（等価回路）のモデリングを行うモデリング用計算機１、このモデリング用計算機１により構成された解析モデルにおける抵抗結線情報や電気的条件等の情報が格納されるデータベース２、データベース２に格納された情報に基づいて、解析モデルの回路シミュレーションを実行し、解析モデルにおける各抵抗に流れる電流の電流値と、電流密度を算出する回路シミュレータ３（例えばＳＰＩＣＥがインストールされた計算機）、回路シミュレータ３により計算された各抵抗の電流密度と、配線破壊を起こす電流密度の臨界値である、電流密度閾値とを比較する比較器４、比較器４の比較結果に基づいた配線破壊箇所を表示する表示装置５を含む。回路シミュレータ３は、電流モデルを生成する電流生成部３Ａ、電流計算部３Ｂ、電流密度計算部３Ｃを含む。比較器４は、回路シミュレータ３の中に含まれても良い。
【００３４】
［本実施形態によるレイアウトの分割と解析モデルの構成］
図５のステップＳ１において、ＣＡＤシステムにより、半導体装置のレイアウトデータが作成される。そして、ステップＳ２において、レイアウトデータに対して、モデリング用計算機１により、解析モデルのモデリングが行われる。
【００３５】
以下に、この解析モデルの詳細について図６、図７に基づいて説明する。この解析モデルは、前述の大電流による配線破壊のメカニズムに基づいている。
【００３６】
第１及び第２の上層配線層１６Ａ，１６Ｂにおいて、電流はＸ方向とＹ方向に流れるため、Ｘ方向とＹ方向の両方向の抵抗成分でモデル化している。すなわち、図６に示すように、第１及び第２の上層配線層１６Ａ，１６ＢをＸ−Ｙ平面上で格子状に分割し、各格子の四辺に対応して抵抗を設ける。これにより、図７に示すように、第１及び第２の上層配線層１６Ａ，１６Ｂは、２次元の抵抗ブリッジ回路としてモデル化される。この場合、各格子は正方形であることが、計算コストを小さくするために好ましく、また、特殊なレイアウトでも解析誤差を抑えるために好ましい。
【００３７】
なお、第１及び第２の上層配線層１６Ａ，１６Ｂのレイアウトの格子状の分割と対応して、第１及び第２の下層配線層１４Ａ，１４ＢとパワートランジスタＴＲのレイアウトについても、Ｘ−Ｙ平面上で格子状に分割される。
【００３８】
第１及び第２の下層配線層１４Ａ，１４Ｂにおいては、殆どの電流はＸ方向に流れるため、Ｘ方向に複数の抵抗が直列接続されてなる直列抵抗によりモデル化している。この場合、直列抵抗の各抵抗はＸ方向に分割された各格子の辺に対応している。
【００３９】
第１及び第２の下層ビア１５Ａ，１５Ｂと、第１及び第２の上層ビア１７Ａ，１７Ｂについては、Ｚ方向のみに電流が流れ、抵抗成分も小さいことから、それぞれ、１つの抵抗によりモデル化している。この場合、１つの格子に存在する第１の下層ビア１５Ａ、第２の下層ビア１５Ｂを１つの抵抗としてモデル化している。同様に、１つの格子に存在する第１の上層ビア１７Ａ、第２の上層ビア１７Ｂを１つの抵抗としてモデル化している。
【００４０】
また、パワートランジスタＴＲについては、厚さ方向（即ちＺ方向）に分割せず、Ｙ方向に複数の抵抗が直列接続されてなる直列抵抗としてモデル化している。この場合、直列抵抗の一端は第１の下層ビア１５Ａに接続され、もう一端は第２のビア１５Ｂに接続される。このようにパワートランジスタＴＲをＹ方向の直列抵抗としてモデル化した理由は、第１に、パワートランジスタＴＲにおいては、Ｙ方向への電流が大部分を占めるため、第２に、パワートランジスタＴＲの抵抗値は、第１及び第２の下層配線層１４Ａ，１４Ｂ、第１及び第２の上層配線層１６Ａ，１６Ｂの抵抗値の数百倍以上あるので、パワートランジスタＴＲの抵抗値の誤差は解析結果に大きく影響しないためである。
【００４１】
なお、図７の解析モデルは、図２に対応して記述しているため、パワートランジスタＴＲにおいては、１つの直列抵抗だけが設けられているが、図１の実際のレイアウトに対応させた場合には、ビアが多数あるため、直列抵抗もビアに対応して複数設けられることになる。
【００４２】
上述したレイアウトの分割と解析モデルのモデリング（抵抗値の算出を含む）は、図４のモデリング用計算機１（例えばレイアウトエディタ、回路エディタ、抵抗値計算プログラムがインストールされた計算機）の演算によって自動的に行われる。このレイアウトの分割とモデリングによって得られた解析モデルの抵抗結線情報と電気的条件は、モデリング用計算機１からデータベース２に格納される。
【００４３】
［電流密度解析］
次に、上記レイアウトの分割とモデリングが行われた解析モデルに対して、ステップＳ３，Ｓ４において、以下に説明するように電流密度解析を行う。
【００４４】
図８は、パワートランジスタＴＲに流れる総電流を、三角波電流によりモデル化した場合の電流モデルを示す。Ipeakは電流のピーク値であり、twは三角波電流の変化時間である。Ipeak、twともに、図４の回路シミュレータ３の電流生成部３Ａ（例えばＳＰＩＣＥの一機能）によって行われる演算により算出される。この電流モデルを用い、図４の回路シミュレータ３の電流計算部３Ｂと電流密度計算部３Ｃ（例えばＳＰＩＣＥの一機能）が、データベース２に格納された結線情報と電気的条件を参照して演算を行うことにより、各抵抗に流れる電流の電流値を得る（ステップＳ３）。
【００４５】
そして、各抵抗の電流値に基づいて、第１及び第２の上層配線層１６Ａ，１６Ｂ、第１及び第２の下層配線層１４Ａ，１４Ｂに対応して構成された各格子における電流密度を算出する（ステップＳ４）。この場合、各格子のＸ−Ｙ面からＺ方向に立設された直方体を想定する。直方体のＺ方向の高さは第１及び第２の上層配線層１６Ａ，１６Ｂ、第１及び第２の下層配線層１４Ａ，１４Ｂの厚さに対応している。そして、各抵抗における電流値をこの直方体の断面積で割ることにより、各直方体における電流密度を求めることができる。
【００４６】
すなわち、第１及び第２の上層配線層１６Ａ，１６Ｂの電流密度IDupｍは式（１）で求めることができる。
【００４７】
IDupｍ＝Iupxyｍ／（GRIDxy・Dup） ・・・（１）
ここで、Iupxyｍは、第１及び第２の上層配線層１６Ａ，１６Ｂに対応する各格子に設けられた各抵抗に流れる電流の電流値、GRIDxyは、各格子のＸ方向、又はＹ方向の長さ、Dupは第１及び第２の上層配線層１６Ａ，１６Ｂの厚さである。
【００４８】
第１及び第２の下層配線層１４Ａ，１４Ｂの電流密度IDlowｍは式（２）で求めることができる。
IDlowｍ＝Ilowxｍ／（GRIDxy・Dlow） ・・・（２）
ここで、Ilowxｍは、第１及び第２の下層配線層１４Ａ，１４Ｂに対応する各格子の各抵抗に流れる電流の電流値、Dlowは第１及び第２の下層配線層１４Ａ，１４Ｂの厚さである。
【００４９】
［電流密度解析に基づく、電流による配線破壊箇所の予測］
非特許文献２によれば、約8.0×1010A/m2が配線破壊が起こる電流密度である。そこで、本実施形態では、この8.0×1010A/m2を電流密度閾値として用いることにする。
【００５０】
レイアウトの設計段階において電流による配線破壊箇所を予測する目的としては、ビアよりも配線層の温度の方が高いことが一般的である。よって、配線層の電流密度を解析した上述の電流密度閾値をもって、危険箇所を判断する。
【００５１】
つまり、上述の電流密度解析を行い、その算出された各格子における電流密度が、上記電流密度の閾値（8.0×1010A/m2）より大きければ、その格子の領域が配線破壊箇所であると予測する（図５のステップＳ５）。電流密度と、電流密度閾値との比較は、図４の比較器４により行われる。予測された配線破壊箇所は、図４の表示装置５により表示される（図５のステップＳ６）。表示装置５に予測された配線破壊箇所が表示されると、ＣＡＤシステムにより、レイアウトデータの修正が行われる。
【００５２】
さらに、算出された電流密度が、上記電流密度の閾値以下となるまで、ＣＡＤシステムにより、レイアウトデータの修正を行い（図５のステップＳ７）、レイアウトの分割と解析モデルのモデリング（ステップＳ２）から電流密度解析の電流密度閾値との比較判定（ステップＳ５）までの各ステップを繰り返してもよい。
【００５３】
＜＜配線破壊箇所の予測方法の検証＞＞
以下に、本実施形態の電流による配線破壊箇所の予測方法の検証について、比較例と対比しながら説明する。
【００５４】
［解析対象のレイアウト］
解析対象は、図１のレイアウトである。パッド端子Ｐ１側のＹ方向に平行に延びる第１及び第２の上層配線層１６Ａ，１６Ｂの引き出し部が7本、パッド端子Ｐ２側も同じの7本である。レイアウトのＸ方向の全体の長さは1056μm、Ｙ方向の全体の長さは780μmである。図６のレイアウトの格子状の分割に関して、第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂでは6μm×6μm×各配線層の厚さの直方体で分割されるものとする。比較例においては、パワートランジスタＴＲでは6μm×6μm×1μmの直方体で分割されるものとする。
【００５５】
［比較例のレイアウト分割と解析モデルの構成］
比較例よるレイアウトの分割では、本実施形態のレイアウト分割とは異なり、パワートランジスタＴＲについては、Ｚ方向（半導体層１１の厚さ方向）においても、直方体で分割する。また、比較例の解析モデルでは、図９に示すように、パワートランジスタＴＲ（半導体層１１を含む）をＸ、Ｙ、Ｚ方向の３次元の抵抗ブリッジ回路でモデル化する点で、２次元の抵抗ブリッジ回路を用いる本実施形態と相違している。また、比較例の解析モデルでは、第１及び第２の下層配線層１４Ａ，１４ＢをＸ方向とＹ方向の２次元の抵抗ブリッジ回路でモデル化する点で、Ｘ方向の直列抵抗を用いる本実施形態と相違している。
【００５６】
そして、比較例では、図９の解析モデルに対して、本実施形態の図５のステップＳ３、Ｓ４と同様に電流密度解析が行われるが、さらに、以下に説明する伝熱解析を行うことで、両解析結果を基に配線破壊箇所の予測が行われる。
【００５７】
［比較例における伝熱解析］
一般的な３次元の非定常熱伝導方程式は式（３）で表わされる。
∂T／∂t＝α（∂２T／∂x２＋∂２T／∂y２＋∂２T／∂z２），
α＝λ／ρ・c ・・・（３）
ここで、λは熱伝導率、ρは密度、cは比熱である。
【００５８】
これをCrank-Nicolsonの差分式（非特許文献１２）を用いて、各座標の各時間での温度を式（４）に表す。
Tn+1 xjyjz＝１／２（１＋cx＋cy＋cz）・｛cx（Tn+1 i＋1,j,k＋Tn+1 i−1,j,k＋Tn i＋1,j,k＋Tn i−1,j,k）＋cy（Tn+1 i,j＋1,k＋Tn+1 i,j−1,k＋Tn i,j＋1,k＋Tn i,j−1,k）＋cz（Tn+1 i,j,k＋1＋Tn+1 i,j,k−1＋Tn i,j,k＋1＋Tn i,j,k−1）＋２（１−cx−cy−cz）Tn xjyjz＋２cqQ｝，
cx＝rΔt／Δx２，cy＝rΔt／Δy２，cz＝rΔt／Δz２，
r＝λ／ρ・c ・・・（４）
ここで、nは時間ステップ番号、i，j，kはX，Y，Zのそれぞれの方向の座標、Tni,j,kは座標i，j，kの時間nステップでの温度、Δtは解析間隔の時間、Qは発熱密度である。
【００５９】
［本実施形態と比較例との対比］
本実施形態によるシミュレーションでは、図５のステップＳ２のモデリングによる図７の解析モデルの抵抗数は59,898となり、比較例によるシミュレーションでは、比較例のモデリングによる図９の解析モデルの抵抗数は600,939となった。
【００６０】
比較例によるシミュレーションでは、伝熱解析の結果として、上層配線層の２箇所で300℃を超え、配線破壊箇所として予測された。本実施形態によるシミュレーションでは、電流密度解析の結果として、第１及び第２の上層配線層１６Ａ，１６Ｂの２箇所で、それぞれの電流密度が8.4×1010A/m2と8.2×1010A/m2と算出され、非特許文献２に基づく閾値である8.0×1010A/m2を超え、配線破壊箇所として予測された。この本実施形態によるシミュレーションで予測した２箇所は比較例によるシミュレーションで予測した配線破壊箇所と一致した。従って、本実施形態による配線破壊箇所の予測方法の精度は、伝熱解析を用いた比較例による配線破壊箇所の予測方法と同等であると判断できる。
【００６１】
なお、本発明の発明者が図１及び図２のレイアウトと同等の実物の半導体装置を用いて電流破壊の実験を行った結果、実測において配線破壊した箇所は、本実施形態によるシミュレーションで配線破壊箇所として予測された第１及び第２の上層配線層１６Ａ，１６Ｂの２箇所から、僅か6μm離れた箇所であった。つまり、本実施形態により予測された電流による配線破壊箇所は、実物の半導体装置を用いた実験における実測結果と略一致したといえる。よって、本実施形態における電流による配線破壊箇所の予測方法は高い精度であることがわかった。
【００６２】
さらに、配線破壊箇所の予測に要する解析時間については、本実施形態は比較例に比して大幅に短縮されている。本実施形態と比較例による配線破壊箇所の予測に様子した解析時間を表１に示す。ただし、解析モデルのモデリングでは、64bit Intel Core 2 duo, 2CPU 2.8GHzを使用しJava（Javaは、オラクル アメリカ，インコーポレーテッド の登録商標である）でインプリメントした。電流密度解析では64 bit AMD Opteron 2.4GHz, Linuxを使用し、商用のFast SPICEを使用した。伝熱解析では64bit Intel Core 2 duo, 2CPU 2.8GHzを使用しC++でインプリメントした。
【表１】
【００６３】
表１の結果によれば、本実施形態の予測方法では解析時間の合計が5分と高速であり、比較例に比べて、解析時間の合計を1705分低減、つまり99.7%低減される。よって、パワートランジスタＴＲを含む半導体装置の配線破壊箇所の予測において、本実施形態はレイアウトの設計段階で使用可能なレベルに高速かつ高精度であり、レイアウトの設計段階で使う方法としてはリーズナブルな方法である。
【００６４】
上述したように、実施形態によれば、パワートランジスタＴＲを含む半導体装置のレイアウトの設計段階で、伝熱解析を行わずに、簡単な解析モデルに基づく電流密度解析により、高精度に配線破壊箇所を予測できる。そのため、比較例に比して、配線破壊箇所の予測にかかる解析時間を大幅に短縮すると共に、解析にかかるコストを抑えることができる。
【００６５】
＜＜他の実施形態＞＞
以下に、他の実施形態として、本実施形態の電流密度解析と比較例の伝熱解析を併用する例について述べる。比較例の伝熱解析では、解析時間を要するものの、特殊な放熱を行うレイアウトでも精度高く解析できる。よって、精度と解析時間のバランスを考慮した上で、本実施形態と比較例の両方を併用することができる。まず、図５のフローチャートに従って、本実施形態による電流による配線破壊箇所の予測方法（ステップＳ２〜Ｓ６）とレイアウトデータの修正（ステップＳ７）を複数回繰り返し、短時間にレイアウトを最適に近づける（フェーズ１）。このフェーズ１のレイアウトデータの修正ではレイアウトの縦横比の変更や、配線層数を変更するなど、大きなレイアウト変更を行う。おおよそのレイアウトを決定し、フェーズ２に移る。
【００６６】
フェーズ２では、比較例の伝熱解析を用いて配線破壊箇所を予測し、必要に応じてレイアウトデータの微修正を行う。このフェーズ１とフェーズ２の繰り返し数が１〜２回程度で済むように、フェーズ1でのレイアウトデータの修正を終えておく。
【００６７】
なお、本発明は上記実施形態に限定されず、要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、実施形態では、２層配線の半導体装置を対象としているが、本発明の配線破壊箇所の予測方法は３層以上の多層配線構造にも適用することができる。また、本発明の配線破壊箇所の予測方法は、ＭＯＳトランジスタを含む半導体装置だけでなく、バイポーラトランジスタ、ＩＧＢＴ等のトランジスタを含む半導体装置に適用することができる。
【符号の説明】
【００６８】
１ モデリング用計算機
２ データベース
３ 回路シミュレータ
３Ａ 電流生成部
３Ｂ 電流計算部
３Ｃ 電流密度計算部
４ 比較器
５ 表示装置
１１ 半導体層
１２Ｄ ドレイン層
１２Ｓ ソース層
１３ ゲート電極
１４Ａ 第１の下層配線層
１４Ｂ 第２の下層配線層
１５Ａ 第１の下層ビア
１５Ｂ 第２の下層ビア
１６Ａ 第１の上層配線層
１６Ｂ 第２の上層配線層
１７Ａ 第１の上層ビア
１７Ｂ 第２の上層ビア
Ｐ１，Ｐ２ パッド端子
ＴＲ パワートランジスタ
【技術分野】
【０００１】
本発明は、半導体装置における電流による配線破壊箇所の予測方法に関し、特に、多層配線構造を有した半導体装置における電流による配線破壊箇所の予測方法に関する。
【背景技術】
【０００２】
パワートランジスタ市場の一つとして、車載の後付の音響機器がある。例えば、スピーカーの駆動トランジスタとして複数のパワートランジスタが形成された半導体装置（例えばＬＳＩチップ）が、音響機器のコネクタに接続される。この市場では、エンドユーザが自ら半導体装置を音響機器に取り付けることも想定されている。エンドユーザによる条件外の接続（例えば正極と負極の逆接続）によっては、パワートランジスタに大電流が流れ、大電流による発熱が原因で破壊に至る場合がある。
【０００３】
そこで、条件外接続時の大電流によって破壊しないパワートランジスタが求められている。しかし、この大電流は通常動作時の数十倍に達することがある。例えば、図１０に示すように、数ｍｓの間に、ピーク時で数十Ａと非常に大きい電流が流れる。
【０００４】
このため、レイアウト設計段階で伝熱解析等の詳細な解析を行い、大電流による配線破壊箇所を予測することで、最適なレイアウト設計を行うことが求められる。しかしながら、パワートランジスタは多層配線構造を有し、複雑な電流経路と放熱経路が存在するため、伝熱解析等の定量的な解析が難しかった。そのため、マージンを持ったレイアウト設計を余儀なくされていたため、チップコストが大きくなる問題があった。
【０００５】
そこで、従来より、チップ内の発熱に関する研究や、発熱への対策が研究されている。例えば、シリコンの発熱モデルの提案（非特許文献１）、シンプル構造のメタル配線での発熱による破壊に関して、レイアウト構造と電流密度の関係の実験的な事例（非特許文献２〜４）、シミュレーションを使った事例（非特許文献５，１０）、電流の条件や配線の材質を考慮しＳＰＩＣＥ解析を用いた温度解析のモデリング（非特許文献１１）が提案されている。さらに、温度上昇による影響として、配線温度上昇による信頼性低下とバッファ遅延時間の増大が明らかにされ（非特許文献８）、遅延時間の変動予測方法（非特許文献９）、静的タイミング解析に反映する方法（非特許文献７）が提案されている。また、パワートランジスタの通常動作時のオン抵抗の解析方法（非特許文献１３）が提案されている。
【０００６】
多層配線構造を有した半導体装置については、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１０６３９５号公報
【非特許文献】
【０００８】
【非特許文献１】P.Li, L.T.Pileggi, M.Asheghi, and R.Chandra,“IC thermal simulation and modeling via efficient multigrid-based approaches”, IEEE Trans. on CAD, vol. 25, no. 9, pp.1763-1776, 2006.
【非特許文献２】J.E.Murguia, and J.B.Bernstein,“Short-time failure of metal interconnect caused by current pulses”, IEEE Trans. on ED, vol. 14, no. 10, pp.481-483, 1993.
【非特許文献３】K.Banerjee, A.Amerasekera, N.Cheung, and H.Chenming,“High-current failure model for VLSI interconnects under short-pulse stress conditions”, IEEE Trans. on ED, vol 18, no. 9, pp.405-407, 1997.
【非特許文献４】E.Kinsbron, C.M.Melliar-Smith, A.T.English,“Failure of small thin-film conductors due to high current-density pulses”, IEEE Trans. on ED, vol. 26, no. 1, pp.22-26, 1979.
【非特許文献５】X.Gui, K.Dew, and M.J.Brett,“Thermal simulation of thin-film interconnect failure caused by high current pulses”, IEEE Trans. on ED, vol. 42, no. 7, pp.1386-1388, 1995.
【非特許文献６】K.Yamamoto and T.Tsuru,“Time-dependent temperature calculation of aluminum line applied with electrical-overstress pulses”, Japanese J. of applied physics, vol. 35, no. 7, pp.3852-3857, 1996.
【非特許文献７】S.Lin and K.Banerjee,“An electrothermally-aware full-chip substrate temperature gradient evaluation methodology for leakage dominant technologies with implications for power estimation and hot-spot management”, in Proc. ICCAD, pp.568-574, 2006.
【非特許文献８】新開健一, 橋本昌宜, and 尾上孝雄,“短距離ブロック内配線の自己発熱”, in Proc. 軽井沢ワークショップ, pp.7-12, 2007.
【非特許文献９】A.H.Ajami, K.Banerjee, and M.Pedram,“Modeling and analysis of nonuniform substrate temperature effects on global ULSI interconnects”, IEEE Trans. on CAD, vol. 24, no. 6, pp.849-861, 2005.
【非特許文献１０】S.Im, K.Banerjee, and K.E.Goodson,“Modeling and analysis of via hot spots and implications for ULSI interconnect reliability”, in Proc. IRPS, pp.336-345, 2002.
【非特許文献１１】T.Y.Chiang, K.Banerjee, and K.C.Saraswat,“Compact modeling and SPICE-based simulation for electrothermal analysis of multilevel ULSI interconnects”, in Proc. ICCAD, pp.165-172, 2001.
【非特許文献１２】T.Y.Wang, Y.M.Lee, and C.C.P.Chen,“3D thermal-ADI: an efficient chip-level transient thermal simulator”, in Proc. ISPD, pp.10-17, 2003.
【非特許文献１３】M.Ershov, A.Tcherniaev, Y.Feinberg, P.Lindorfer, W.French, and P.Hopper,“Numerical simulation of metal interconnects of power semiconductor devices”, in Proc. ISPSD, pp.185-188, 2010.
【非特許文献１４】K..Y.Kim and W.Sachse,“Dynamic fracture test of metal thin films deposited on an insulating substrate by a high current pulse method. Authors”, Thin Solid Films, vol.205, pp.176-181, 1991.
【非特許文献１５】I.L.Wemple and A.T.Yang,“Int egrated circuit substrate coupling models based on Voronoi tessellation”, IEEE Trans. on CAD, vol. 14, no. 12, pp.1459-1469, 1995.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、伝熱解析を行うためには、レイアウト上の全ての領域で電流密度を求める必要がある。一般的なパワートランジスタでは、そのレイアウトが複雑で、特にビアとトランジスタに最も近い１層メタルの配線層は、非常に複雑な形状を有している。そのため、ビアと１層メタルの配線層を含むレイアウトから抵抗を抽出し、それらの抵抗が結線されてなる解析モデルを作成すると、解析モデルの規模が大きくなりすぎて、電流解析、電流密度解析、伝熱解析に要する解析時間が非常に長くなっていた。
【００１０】
また、近年、エンドユーザの商品サイクルが短くなりつつあることから、半導体装置の製品寿命もますます短くなっている。そのため、半導体装置の設計期間の短縮が求められている。
【００１１】
そこで本発明は、大電流による配線破壊箇所を予測する方法において、電流密度解析及び伝熱解析を行う方法と同等の予測精度を確保しながら解析時間を短縮することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、電流入力端と電流出力端を有するトランジスタと、前記電流入力端に第１の下層ビアを介して接続された第１の下層配線と、前記電流出力端に第２の下層ビアを介して接続された第２の下層配線と、前記第１の下層配線に第１の上層ビアを介して接続された第１の上層配線と、前記第２の下層配線に第２の上層ビアを介して接続された第２の上層配線と、を備える半導体装置における電流による配線破壊箇所の予測方法において、前記第１及び第２の下層配線をそれぞれ一つの直列抵抗で、前記第１及び第２の下層ビアをそれぞれ１個の抵抗で、前記第１及び第２の上層ビアをそれぞれ１個の抵抗で、前記第１及び第２の上層配線をそれぞれ抵抗ブリッジ回路で、前記トランジスタをその両端がそれぞれ前記第１及び第２の下層ビアに接続された直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により自動生成し、回路シミュレータにより、前記解析モデルにおけるトランジスタに電流を供給し、前記解析モデルにおける各抵抗に流れる電流に基づいて、前記第１及び第２の下層配線、前記第１及び第２の上層配線における各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器により比較することにより、配線破壊箇所を予測することを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、大電流による配線破壊箇所を予測する方法において、電流密度解析及び伝熱解析を行う方法と同等の予測精度を確保しながら解析時間を短縮することができる。これにより、半導体装置の設計期間を短縮すると共に、解析コストを抑えることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による半導体装置のレイアウトを示す平面図である。
【図２】本発明の実施形態による半導体装置のレイアウトを示す斜視図である。
【図３】図１及び図２のレイアウトにおける電流の方向と電流密度を説明する平面図である。
【図４】本発明の実施形態による半導体装置の電流による配線破壊箇所の予測を行う計算機システムを説明するブロック図である。
【図５】本発明の実施形態による半導体装置の電流による配線破壊箇所の予測方法を説明するフローチャートである。
【図６】図１の半導体装置のレイアウトの分割を説明する平面図である。
【図７】図１の半導体装置の解析モデルを示す模式図である。
【図８】電流モデルを説明する電流−時間グラフである。
【図９】比較例による半導体装置の解析モデルを示す模式図である。
【図１０】条件外接続時に半導体装置に流れる電流を説明する電流−時間グラフである。
【発明を実施するための形態】
【００１５】
＜＜半導体装置の構成＞＞
まず、本発明の実施形態における電流による配線破壊箇所の予測方法の対象となる半導体装置について説明する。この半導体装置は、大電流駆動のパワートランジスタを含むものであり、例えば、スピーカーの駆動トランジスタとして複数のパワートランジスタ（例えばＭＯＳトランジスタ）が形成された半導体装置（例えばＬＳＩチップ）である。この半導体装置は、エンドユーザによって音響機器のコネクタ等に接続され得ることを想定している。そして、エンドユーザによる条件外の接続（例えば正極と負極の逆接続）によっては、パワートランジスタに大電流が流れ、この大電流による発熱が原因で配線破壊に至るおそれがある。
【００１６】
［パワートランジスタのレイアウト］
以下に、本実施形態の半導体装置に含まれるパワートランジスタＴＲのレイアウトの一例について図１及び図２を参照して説明する。図１は複数のパワートランジスタＴＲのレイアウトを模式的に示す平面図である。図２は図１の複数のパワートランジスタＴＲの中の１つを模式的に示す斜視図である。図２は、図１のＡ−Ａ線に沿った断面に対応している。図２の点線矢印は電流経路を示す。なお、図１及び図２では、レイアウトの平面は、Ｘ方向とそれに直交するＹ方向で定義され、その平面に対する垂直方向はＺ方向で定義されるものとして説明する。また、図１及び図２では、説明の便宜上、主要な構成要素のみを図示している。
【００１７】
シリコン基板の表面に形成された半導体層１１の表面には、パワートランジスタＴＲのドレイン層１２Ｄ、ソース層１２Ｓ、及びゲート電極１３（大きなゲート幅を有する）が、Ｘ方向に延びて配置されている。それらの上層には、不図示の層間絶縁膜（例えば二酸化シリコン膜を含む）を介して、最下層のメタル層（例えばアルミニウム）である第１及び第２の下層配線層１４Ａ，１４ＢがＸ方向に延びて複数配置されている。ドレイン層１２Ｄ上の第１の下層配線層１４Ａは、層間絶縁膜に設けられた第１の下層ビア１５Ａを介してドレイン層１２Ｄと接続され、ソース層１２Ｓ上の第２の下層配線層１４Ｂは、第２の下層ビア１５Ｂを介してソース層１２Ｓに接続されている。これらの第１及び第２の下層配線層１４Ａ，１４Ｂは、パワートランジスタＴＲのドレイン層１２Ｄとソース層１２Ｓの抵抗を合成抵抗として下げる機能を有する。
【００１８】
第１及び第２の下層配線層１４Ａ，１４Ｂの上層には、不図示の他の層間絶縁膜（例えば二酸化シリコン膜を含む）を介して、メタル層（例えばアルミニウム）である第１及び第２の上層配線層１６Ａ，１６Ｂが櫛型の平面パターンで配置されている。つまり、第１の上層配線層１６Ａは、Ｙ方向に沿って延びる複数の引き出し部を有し、それらの引き出し部がＸ方向に沿って所定の間隔で並設されている。第１の上層配線層１６Ａは、層間絶縁膜に設けられた第１の上層ビア１７Ａを介して、第１の下層配線層１４Ａと接続される。
【００１９】
第２の上層配線層１６Ｂは、Ｙ方向に沿って延びる複数の引き出し部を有し、それらの引き出し部がＸ方向に沿って所定の間隔で並設されている。第２の上層配線層１６Ｂの各引き出し部は、第１の上層配線層１６Ａの各引き出し部の間に配置されている。第２の上層配線層１６Ｂは、層間絶縁膜に設けられた第２の上層ビア１７Ｂを介して、第２の下層配線層１４Ｂと接続される。
【００２０】
第１の上層配線層１６Ａの一端にはパッド端子Ｐ１が接続され、第２の上層配線層１６Ｂの一端にはパッド端子Ｐ２が接続されている。レイアウトを平面的にみると、パッド端子Ｐ１とパッド端子Ｐ２に挟まれる領域に、複数のパワートランジスタＴＲが配置される。
【００２１】
パッド端子Ｐ１に供給された電流は、図２の第１の上層配線層１６Ａ、第１の上層ビア１７Ａ、第１の下層配線層１４Ａ、第１の下層ビア１５Ａ、パワートランジスタＴＲ、第２の下層ビア１５Ｂ、第２の下層配線層１４Ｂ、第２の上層ビア１７Ｂ、第２の上層配線層１６Ｂの順に流れ、パッド端子Ｐ２に至る。
【００２２】
［大電流による配線破壊のメカニズム］
以下に、上述した半導体装置の大電流による配線破壊のメカニズムについて説明する。メタル層である第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂの寄生抵抗はパワートランジスタＴＲの抵抗に比べて極めて小さい。そのため、図２に示した電流経路において、第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂでは、電流はパワートランジスタＴＲでの電流密度が均等になるように流れる。このため、第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂの電流密度に粗密が生じる。
【００２３】
図３（Ａ）は、図１及び図２のレイアウトの第１及び第２の上層配線層１６Ａ，１６Ｂにおける電流の方向と電流密度の概要を示す。図中の矢印の方向は電流の流れる方向である。矢印の根元に近いほど電流密度が高い。領域Ａと比べると領域Ｂは電流密度が高い。これは、領域Ａと領域Ｂのそれぞれの直下のパワートランジスタＴＲに流れる電流はほぼ均一であるので、領域Ｂには、領域Ａと領域Ｂの直下のパワートランジスタＴＲへの電流の合計が流れるためである。
【００２４】
図３（Ｂ）は、図１及び図２のレイアウトの第１及び第２の下層配線層１４Ａ，１４Ｂにおける電流の方向と電流密度の概要を示す。図中の矢印の方向は電流の流れる方向である。矢印の根元に近いほど電流密度が高い。パワートランジスタＴＲのゲート幅の方向（即ちＸ方向）に電流が流れることにより、ドレイン層１２Ｄとソース層１２Ｓの抵抗値を下げたのと同じ効果が得られ、トランジスタ電流が均一化される。これにより、第１及び第２の下層配線層１４Ａ，１４Ｂの大部分で均一な電流密度となることが多い。ところがレイアウトによっては、図３（Ｂ）のように電流が局所的に集中する。
【００２５】
以下に、パワートランジスタＴＲの放熱経路について説明する。アルミニウム等からなる第１及び第２の上層配線層１６Ａ，１６Ｂとシリコン基板の熱伝導率は、パッシベーション膜やモールド材（不図示）の熱伝導率に比べて高い。そのため、第１及び第２の上層配線層１６Ａ，１６Ｂの電流により発生した熱の大部分は、第１及び第２の上層ビア１７Ａ，１７Ｂを経由し第１及び第２の下層配線層１４Ａ，１４Ｂ方向へ抜ける。
【００２６】
第１及び第２の下層配線層１４Ａ，１４Ｂの熱は、主に第１及び第２の下層ビア１５Ａ，１５Ｂを経由しパワートランジスタＴＲへ抜ける。パワートランジスタＴＲの半導体層１１はシリコン基板に配置されているため、第１及び第２の下層配線層１４Ａ，１４Ｂに向かう方向以外の全方向に放熱する。温度上昇の点から見ると、パワートランジスタＴＲでは抵抗成分の抵抗値が大きいが、電流密度が比較的小さいため、発熱量は全体的に均一的に低く、さらに放熱経路が多いため、温度上昇は小さい。一方、第１及び第２の上層配線層１６Ａ，１６Ｂの中でも特に図３（Ａ）の領域Ｂでは、電流の集中により電流密度が高くなるため、発熱量が大きい。
【００２７】
また、領域Ｂの真下に位置する第１及び第２の下層配線層１４Ａ，１４Ｂも、電流が集中した場合は電流密度が高くなって温度が上昇する。放熱量は熱をやりとりする両者の温度差に比例するため、第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂの温度がともに上昇した場合は、両者ともに放熱しにくく温度が上がりやすい。
【００２８】
次にビアに関して述べる。ビアの抵抗値は一般的にメタル層に比べて数十倍であることから、メタル層と比べるとビアの電流は均一化され、直近のメタル層と比べるとビアの発熱量は小さい。よって、第１及び第２の下層ビア１５Ａ，１５Ｂと第１及び第２の上層ビア１７Ａ，１７Ｂでは、半導体装置内で温度上昇が最大となる可能性は低い。
【００２９】
第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂを構成するアルミニウムは、660℃が溶解温度であり、400℃前後で原子が移動し始める（非特許文献６）。第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂが400℃を超えると、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂの抵抗値が上昇することで、さらに発熱と温度上昇を起こす。
【００３０】
そのため、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂが最終的に破壊に至る場合がある。この現象とは別に、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂが約300℃を超えると熱膨張が発生し、この熱膨張を起因として、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂが破壊に至る場合がある。どちらの場合も温度上昇の原因は電流による発熱であり、放熱しにくい原因の1つは配線破壊箇所の近くでも温度が高いことである。
【００３１】
本実施形態では、パワートランジスタＴＲに流れる電流は数十A、電流ピーク値までの時間を数百μ秒と想定しており、パワートランジスタＴＲの寄生容量に比べて十分高く遅い。そのため、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂにおいて、各位置でのピーク電流時間は同時と考える。よって、第１及び第２の上層配線層１６Ａ，１６Ｂや第１及び第２の下層配線層１４Ａ，１４Ｂで最も温度が上昇する場所は、電流密度が高い場所、または電流密度が高く周りの電流密度も高い場所である。図３（Ａ）の例で最も温度が高くなる場所は、電流密度が高い領域Ｂであり、中でも直下の下層配線層の電流が比較的大きい最も左側の領域Ｂである。
【００３２】
＜＜本実施形態による大電流による配線破壊箇所の予測方法＞＞
以下に、本実施形態の配線破壊箇所の予測方法について説明する。この予測方法は、図４に示した計算機システムの演算により行われるものであり、図５に示したフローチャートの各ステップに従う。
【００３３】
この計算機システムは、図４に示すように、半導体装置のレイアウトデータに基づいて解析モデル（等価回路）のモデリングを行うモデリング用計算機１、このモデリング用計算機１により構成された解析モデルにおける抵抗結線情報や電気的条件等の情報が格納されるデータベース２、データベース２に格納された情報に基づいて、解析モデルの回路シミュレーションを実行し、解析モデルにおける各抵抗に流れる電流の電流値と、電流密度を算出する回路シミュレータ３（例えばＳＰＩＣＥがインストールされた計算機）、回路シミュレータ３により計算された各抵抗の電流密度と、配線破壊を起こす電流密度の臨界値である、電流密度閾値とを比較する比較器４、比較器４の比較結果に基づいた配線破壊箇所を表示する表示装置５を含む。回路シミュレータ３は、電流モデルを生成する電流生成部３Ａ、電流計算部３Ｂ、電流密度計算部３Ｃを含む。比較器４は、回路シミュレータ３の中に含まれても良い。
【００３４】
［本実施形態によるレイアウトの分割と解析モデルの構成］
図５のステップＳ１において、ＣＡＤシステムにより、半導体装置のレイアウトデータが作成される。そして、ステップＳ２において、レイアウトデータに対して、モデリング用計算機１により、解析モデルのモデリングが行われる。
【００３５】
以下に、この解析モデルの詳細について図６、図７に基づいて説明する。この解析モデルは、前述の大電流による配線破壊のメカニズムに基づいている。
【００３６】
第１及び第２の上層配線層１６Ａ，１６Ｂにおいて、電流はＸ方向とＹ方向に流れるため、Ｘ方向とＹ方向の両方向の抵抗成分でモデル化している。すなわち、図６に示すように、第１及び第２の上層配線層１６Ａ，１６ＢをＸ−Ｙ平面上で格子状に分割し、各格子の四辺に対応して抵抗を設ける。これにより、図７に示すように、第１及び第２の上層配線層１６Ａ，１６Ｂは、２次元の抵抗ブリッジ回路としてモデル化される。この場合、各格子は正方形であることが、計算コストを小さくするために好ましく、また、特殊なレイアウトでも解析誤差を抑えるために好ましい。
【００３７】
なお、第１及び第２の上層配線層１６Ａ，１６Ｂのレイアウトの格子状の分割と対応して、第１及び第２の下層配線層１４Ａ，１４ＢとパワートランジスタＴＲのレイアウトについても、Ｘ−Ｙ平面上で格子状に分割される。
【００３８】
第１及び第２の下層配線層１４Ａ，１４Ｂにおいては、殆どの電流はＸ方向に流れるため、Ｘ方向に複数の抵抗が直列接続されてなる直列抵抗によりモデル化している。この場合、直列抵抗の各抵抗はＸ方向に分割された各格子の辺に対応している。
【００３９】
第１及び第２の下層ビア１５Ａ，１５Ｂと、第１及び第２の上層ビア１７Ａ，１７Ｂについては、Ｚ方向のみに電流が流れ、抵抗成分も小さいことから、それぞれ、１つの抵抗によりモデル化している。この場合、１つの格子に存在する第１の下層ビア１５Ａ、第２の下層ビア１５Ｂを１つの抵抗としてモデル化している。同様に、１つの格子に存在する第１の上層ビア１７Ａ、第２の上層ビア１７Ｂを１つの抵抗としてモデル化している。
【００４０】
また、パワートランジスタＴＲについては、厚さ方向（即ちＺ方向）に分割せず、Ｙ方向に複数の抵抗が直列接続されてなる直列抵抗としてモデル化している。この場合、直列抵抗の一端は第１の下層ビア１５Ａに接続され、もう一端は第２のビア１５Ｂに接続される。このようにパワートランジスタＴＲをＹ方向の直列抵抗としてモデル化した理由は、第１に、パワートランジスタＴＲにおいては、Ｙ方向への電流が大部分を占めるため、第２に、パワートランジスタＴＲの抵抗値は、第１及び第２の下層配線層１４Ａ，１４Ｂ、第１及び第２の上層配線層１６Ａ，１６Ｂの抵抗値の数百倍以上あるので、パワートランジスタＴＲの抵抗値の誤差は解析結果に大きく影響しないためである。
【００４１】
なお、図７の解析モデルは、図２に対応して記述しているため、パワートランジスタＴＲにおいては、１つの直列抵抗だけが設けられているが、図１の実際のレイアウトに対応させた場合には、ビアが多数あるため、直列抵抗もビアに対応して複数設けられることになる。
【００４２】
上述したレイアウトの分割と解析モデルのモデリング（抵抗値の算出を含む）は、図４のモデリング用計算機１（例えばレイアウトエディタ、回路エディタ、抵抗値計算プログラムがインストールされた計算機）の演算によって自動的に行われる。このレイアウトの分割とモデリングによって得られた解析モデルの抵抗結線情報と電気的条件は、モデリング用計算機１からデータベース２に格納される。
【００４３】
［電流密度解析］
次に、上記レイアウトの分割とモデリングが行われた解析モデルに対して、ステップＳ３，Ｓ４において、以下に説明するように電流密度解析を行う。
【００４４】
図８は、パワートランジスタＴＲに流れる総電流を、三角波電流によりモデル化した場合の電流モデルを示す。Ipeakは電流のピーク値であり、twは三角波電流の変化時間である。Ipeak、twともに、図４の回路シミュレータ３の電流生成部３Ａ（例えばＳＰＩＣＥの一機能）によって行われる演算により算出される。この電流モデルを用い、図４の回路シミュレータ３の電流計算部３Ｂと電流密度計算部３Ｃ（例えばＳＰＩＣＥの一機能）が、データベース２に格納された結線情報と電気的条件を参照して演算を行うことにより、各抵抗に流れる電流の電流値を得る（ステップＳ３）。
【００４５】
そして、各抵抗の電流値に基づいて、第１及び第２の上層配線層１６Ａ，１６Ｂ、第１及び第２の下層配線層１４Ａ，１４Ｂに対応して構成された各格子における電流密度を算出する（ステップＳ４）。この場合、各格子のＸ−Ｙ面からＺ方向に立設された直方体を想定する。直方体のＺ方向の高さは第１及び第２の上層配線層１６Ａ，１６Ｂ、第１及び第２の下層配線層１４Ａ，１４Ｂの厚さに対応している。そして、各抵抗における電流値をこの直方体の断面積で割ることにより、各直方体における電流密度を求めることができる。
【００４６】
すなわち、第１及び第２の上層配線層１６Ａ，１６Ｂの電流密度IDupｍは式（１）で求めることができる。
【００４７】
IDupｍ＝Iupxyｍ／（GRIDxy・Dup） ・・・（１）
ここで、Iupxyｍは、第１及び第２の上層配線層１６Ａ，１６Ｂに対応する各格子に設けられた各抵抗に流れる電流の電流値、GRIDxyは、各格子のＸ方向、又はＹ方向の長さ、Dupは第１及び第２の上層配線層１６Ａ，１６Ｂの厚さである。
【００４８】
第１及び第２の下層配線層１４Ａ，１４Ｂの電流密度IDlowｍは式（２）で求めることができる。
IDlowｍ＝Ilowxｍ／（GRIDxy・Dlow） ・・・（２）
ここで、Ilowxｍは、第１及び第２の下層配線層１４Ａ，１４Ｂに対応する各格子の各抵抗に流れる電流の電流値、Dlowは第１及び第２の下層配線層１４Ａ，１４Ｂの厚さである。
【００４９】
［電流密度解析に基づく、電流による配線破壊箇所の予測］
非特許文献２によれば、約8.0×1010A/m2が配線破壊が起こる電流密度である。そこで、本実施形態では、この8.0×1010A/m2を電流密度閾値として用いることにする。
【００５０】
レイアウトの設計段階において電流による配線破壊箇所を予測する目的としては、ビアよりも配線層の温度の方が高いことが一般的である。よって、配線層の電流密度を解析した上述の電流密度閾値をもって、危険箇所を判断する。
【００５１】
つまり、上述の電流密度解析を行い、その算出された各格子における電流密度が、上記電流密度の閾値（8.0×1010A/m2）より大きければ、その格子の領域が配線破壊箇所であると予測する（図５のステップＳ５）。電流密度と、電流密度閾値との比較は、図４の比較器４により行われる。予測された配線破壊箇所は、図４の表示装置５により表示される（図５のステップＳ６）。表示装置５に予測された配線破壊箇所が表示されると、ＣＡＤシステムにより、レイアウトデータの修正が行われる。
【００５２】
さらに、算出された電流密度が、上記電流密度の閾値以下となるまで、ＣＡＤシステムにより、レイアウトデータの修正を行い（図５のステップＳ７）、レイアウトの分割と解析モデルのモデリング（ステップＳ２）から電流密度解析の電流密度閾値との比較判定（ステップＳ５）までの各ステップを繰り返してもよい。
【００５３】
＜＜配線破壊箇所の予測方法の検証＞＞
以下に、本実施形態の電流による配線破壊箇所の予測方法の検証について、比較例と対比しながら説明する。
【００５４】
［解析対象のレイアウト］
解析対象は、図１のレイアウトである。パッド端子Ｐ１側のＹ方向に平行に延びる第１及び第２の上層配線層１６Ａ，１６Ｂの引き出し部が7本、パッド端子Ｐ２側も同じの7本である。レイアウトのＸ方向の全体の長さは1056μm、Ｙ方向の全体の長さは780μmである。図６のレイアウトの格子状の分割に関して、第１及び第２の上層配線層１６Ａ，１６Ｂと第１及び第２の下層配線層１４Ａ，１４Ｂでは6μm×6μm×各配線層の厚さの直方体で分割されるものとする。比較例においては、パワートランジスタＴＲでは6μm×6μm×1μmの直方体で分割されるものとする。
【００５５】
［比較例のレイアウト分割と解析モデルの構成］
比較例よるレイアウトの分割では、本実施形態のレイアウト分割とは異なり、パワートランジスタＴＲについては、Ｚ方向（半導体層１１の厚さ方向）においても、直方体で分割する。また、比較例の解析モデルでは、図９に示すように、パワートランジスタＴＲ（半導体層１１を含む）をＸ、Ｙ、Ｚ方向の３次元の抵抗ブリッジ回路でモデル化する点で、２次元の抵抗ブリッジ回路を用いる本実施形態と相違している。また、比較例の解析モデルでは、第１及び第２の下層配線層１４Ａ，１４ＢをＸ方向とＹ方向の２次元の抵抗ブリッジ回路でモデル化する点で、Ｘ方向の直列抵抗を用いる本実施形態と相違している。
【００５６】
そして、比較例では、図９の解析モデルに対して、本実施形態の図５のステップＳ３、Ｓ４と同様に電流密度解析が行われるが、さらに、以下に説明する伝熱解析を行うことで、両解析結果を基に配線破壊箇所の予測が行われる。
【００５７】
［比較例における伝熱解析］
一般的な３次元の非定常熱伝導方程式は式（３）で表わされる。
∂T／∂t＝α（∂２T／∂x２＋∂２T／∂y２＋∂２T／∂z２），
α＝λ／ρ・c ・・・（３）
ここで、λは熱伝導率、ρは密度、cは比熱である。
【００５８】
これをCrank-Nicolsonの差分式（非特許文献１２）を用いて、各座標の各時間での温度を式（４）に表す。
Tn+1 xjyjz＝１／２（１＋cx＋cy＋cz）・｛cx（Tn+1 i＋1,j,k＋Tn+1 i−1,j,k＋Tn i＋1,j,k＋Tn i−1,j,k）＋cy（Tn+1 i,j＋1,k＋Tn+1 i,j−1,k＋Tn i,j＋1,k＋Tn i,j−1,k）＋cz（Tn+1 i,j,k＋1＋Tn+1 i,j,k−1＋Tn i,j,k＋1＋Tn i,j,k−1）＋２（１−cx−cy−cz）Tn xjyjz＋２cqQ｝，
cx＝rΔt／Δx２，cy＝rΔt／Δy２，cz＝rΔt／Δz２，
r＝λ／ρ・c ・・・（４）
ここで、nは時間ステップ番号、i，j，kはX，Y，Zのそれぞれの方向の座標、Tni,j,kは座標i，j，kの時間nステップでの温度、Δtは解析間隔の時間、Qは発熱密度である。
【００５９】
［本実施形態と比較例との対比］
本実施形態によるシミュレーションでは、図５のステップＳ２のモデリングによる図７の解析モデルの抵抗数は59,898となり、比較例によるシミュレーションでは、比較例のモデリングによる図９の解析モデルの抵抗数は600,939となった。
【００６０】
比較例によるシミュレーションでは、伝熱解析の結果として、上層配線層の２箇所で300℃を超え、配線破壊箇所として予測された。本実施形態によるシミュレーションでは、電流密度解析の結果として、第１及び第２の上層配線層１６Ａ，１６Ｂの２箇所で、それぞれの電流密度が8.4×1010A/m2と8.2×1010A/m2と算出され、非特許文献２に基づく閾値である8.0×1010A/m2を超え、配線破壊箇所として予測された。この本実施形態によるシミュレーションで予測した２箇所は比較例によるシミュレーションで予測した配線破壊箇所と一致した。従って、本実施形態による配線破壊箇所の予測方法の精度は、伝熱解析を用いた比較例による配線破壊箇所の予測方法と同等であると判断できる。
【００６１】
なお、本発明の発明者が図１及び図２のレイアウトと同等の実物の半導体装置を用いて電流破壊の実験を行った結果、実測において配線破壊した箇所は、本実施形態によるシミュレーションで配線破壊箇所として予測された第１及び第２の上層配線層１６Ａ，１６Ｂの２箇所から、僅か6μm離れた箇所であった。つまり、本実施形態により予測された電流による配線破壊箇所は、実物の半導体装置を用いた実験における実測結果と略一致したといえる。よって、本実施形態における電流による配線破壊箇所の予測方法は高い精度であることがわかった。
【００６２】
さらに、配線破壊箇所の予測に要する解析時間については、本実施形態は比較例に比して大幅に短縮されている。本実施形態と比較例による配線破壊箇所の予測に様子した解析時間を表１に示す。ただし、解析モデルのモデリングでは、64bit Intel Core 2 duo, 2CPU 2.8GHzを使用しJava（Javaは、オラクル アメリカ，インコーポレーテッド の登録商標である）でインプリメントした。電流密度解析では64 bit AMD Opteron 2.4GHz, Linuxを使用し、商用のFast SPICEを使用した。伝熱解析では64bit Intel Core 2 duo, 2CPU 2.8GHzを使用しC++でインプリメントした。
【表１】
【００６３】
表１の結果によれば、本実施形態の予測方法では解析時間の合計が5分と高速であり、比較例に比べて、解析時間の合計を1705分低減、つまり99.7%低減される。よって、パワートランジスタＴＲを含む半導体装置の配線破壊箇所の予測において、本実施形態はレイアウトの設計段階で使用可能なレベルに高速かつ高精度であり、レイアウトの設計段階で使う方法としてはリーズナブルな方法である。
【００６４】
上述したように、実施形態によれば、パワートランジスタＴＲを含む半導体装置のレイアウトの設計段階で、伝熱解析を行わずに、簡単な解析モデルに基づく電流密度解析により、高精度に配線破壊箇所を予測できる。そのため、比較例に比して、配線破壊箇所の予測にかかる解析時間を大幅に短縮すると共に、解析にかかるコストを抑えることができる。
【００６５】
＜＜他の実施形態＞＞
以下に、他の実施形態として、本実施形態の電流密度解析と比較例の伝熱解析を併用する例について述べる。比較例の伝熱解析では、解析時間を要するものの、特殊な放熱を行うレイアウトでも精度高く解析できる。よって、精度と解析時間のバランスを考慮した上で、本実施形態と比較例の両方を併用することができる。まず、図５のフローチャートに従って、本実施形態による電流による配線破壊箇所の予測方法（ステップＳ２〜Ｓ６）とレイアウトデータの修正（ステップＳ７）を複数回繰り返し、短時間にレイアウトを最適に近づける（フェーズ１）。このフェーズ１のレイアウトデータの修正ではレイアウトの縦横比の変更や、配線層数を変更するなど、大きなレイアウト変更を行う。おおよそのレイアウトを決定し、フェーズ２に移る。
【００６６】
フェーズ２では、比較例の伝熱解析を用いて配線破壊箇所を予測し、必要に応じてレイアウトデータの微修正を行う。このフェーズ１とフェーズ２の繰り返し数が１〜２回程度で済むように、フェーズ1でのレイアウトデータの修正を終えておく。
【００６７】
なお、本発明は上記実施形態に限定されず、要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、実施形態では、２層配線の半導体装置を対象としているが、本発明の配線破壊箇所の予測方法は３層以上の多層配線構造にも適用することができる。また、本発明の配線破壊箇所の予測方法は、ＭＯＳトランジスタを含む半導体装置だけでなく、バイポーラトランジスタ、ＩＧＢＴ等のトランジスタを含む半導体装置に適用することができる。
【符号の説明】
【００６８】
１ モデリング用計算機
２ データベース
３ 回路シミュレータ
３Ａ 電流生成部
３Ｂ 電流計算部
３Ｃ 電流密度計算部
４ 比較器
５ 表示装置
１１ 半導体層
１２Ｄ ドレイン層
１２Ｓ ソース層
１３ ゲート電極
１４Ａ 第１の下層配線層
１４Ｂ 第２の下層配線層
１５Ａ 第１の下層ビア
１５Ｂ 第２の下層ビア
１６Ａ 第１の上層配線層
１６Ｂ 第２の上層配線層
１７Ａ 第１の上層ビア
１７Ｂ 第２の上層ビア
Ｐ１，Ｐ２ パッド端子
ＴＲ パワートランジスタ
【特許請求の範囲】
【請求項１】
電流入力端と電流出力端を有するトランジスタと、前記電流入力端に第１の下層ビアを介して接続された第１の下層配線と、前記電流出力端に第２の下層ビアを介して接続された第２の下層配線と、前記第１の下層配線に第１の上層ビアを介して接続された第１の上層配線と、前記第２の下層配線に第２の上層ビアを介して接続された第２の上層配線と、を備える半導体装置における電流による配線破壊箇所の予測方法において、
前記第１及び第２の下層配線をそれぞれ一つの直列抵抗で、前記第１及び第２の下層ビアをそれぞれ１個の抵抗で、前記第１及び第２の上層ビアをそれぞれ１個の抵抗で、前記第１及び第２の上層配線をそれぞれ抵抗ブリッジ回路で、前記トランジスタをその両端がそれぞれ前記第１及び第２の下層ビアに接続された直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により自動生成し、
回路シミュレータにより、前記解析モデルにおけるトランジスタに電流を供給し、前記解析モデルにおける各抵抗に流れる電流に基づいて、前記第１及び第２の下層配線、前記第１及び第２の上層配線における各抵抗の電流密度を計算し、
各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器により比較することにより、配線破壊箇所を予測することを特徴とする半導体装置における電流による配線破壊箇所の予測方法。
【請求項２】
前記回路シミュレータにより前記トランジスタに供給する電流は、三角波電流であることを特徴とする請求項１に記載の半導体装置における電流による配線破壊箇所の予測方法。
【請求項３】
予測された前記配線破壊箇所は、表示装置に表示されることを特徴とする請求項１又は２に記載の半導体装置における電流による配線破壊箇所の予測方法。
【請求項４】
予測された前記配線破壊箇所に基づいて、前記第１及び第２の下層配線又は前記第１及び第２の上層配線のレイアウトをＣＡＤシステムにより修正することを特徴とする請求項１乃至３のいずれかに記載の半導体装置における電流による配線破壊箇所の予測方法。
【請求項１】
電流入力端と電流出力端を有するトランジスタと、前記電流入力端に第１の下層ビアを介して接続された第１の下層配線と、前記電流出力端に第２の下層ビアを介して接続された第２の下層配線と、前記第１の下層配線に第１の上層ビアを介して接続された第１の上層配線と、前記第２の下層配線に第２の上層ビアを介して接続された第２の上層配線と、を備える半導体装置における電流による配線破壊箇所の予測方法において、
前記第１及び第２の下層配線をそれぞれ一つの直列抵抗で、前記第１及び第２の下層ビアをそれぞれ１個の抵抗で、前記第１及び第２の上層ビアをそれぞれ１個の抵抗で、前記第１及び第２の上層配線をそれぞれ抵抗ブリッジ回路で、前記トランジスタをその両端がそれぞれ前記第１及び第２の下層ビアに接続された直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により自動生成し、
回路シミュレータにより、前記解析モデルにおけるトランジスタに電流を供給し、前記解析モデルにおける各抵抗に流れる電流に基づいて、前記第１及び第２の下層配線、前記第１及び第２の上層配線における各抵抗の電流密度を計算し、
各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器により比較することにより、配線破壊箇所を予測することを特徴とする半導体装置における電流による配線破壊箇所の予測方法。
【請求項２】
前記回路シミュレータにより前記トランジスタに供給する電流は、三角波電流であることを特徴とする請求項１に記載の半導体装置における電流による配線破壊箇所の予測方法。
【請求項３】
予測された前記配線破壊箇所は、表示装置に表示されることを特徴とする請求項１又は２に記載の半導体装置における電流による配線破壊箇所の予測方法。
【請求項４】
予測された前記配線破壊箇所に基づいて、前記第１及び第２の下層配線又は前記第１及び第２の上層配線のレイアウトをＣＡＤシステムにより修正することを特徴とする請求項１乃至３のいずれかに記載の半導体装置における電流による配線破壊箇所の予測方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２３４９１８（Ｐ２０１２−２３４９１８Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０１４３１（Ｐ２０１１−１０１４３１）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．Ｌｉｎｕｘ
【出願人】（３０００５７２３０）セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー (119)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．Ｌｉｎｕｘ
【出願人】（３０００５７２３０）セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー (119)
【Ｆターム（参考）】
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