半導体装置及びその製造方法
【課題】メモリセル領域の周辺に金属電極を有するアンチフューズを製造歩留り良く形成する。
【解決手段】ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成する。
【解決手段】ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、アンチフューズを有する周辺回路領域とメモリセルを有するセル領域を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、製造工程での不具合に起因した動作不良の救済や、回路機能の切替え等の目的で、製造の最終工程において回路結線情報を変更し、所望の回路動作を起こすことが一般的に行われている。
【０００３】
このような回路結線変更の実施手段の一つとして、あらかじめ半導体製品内にフューズ（Ｆｕｓｅ）を設けておき、外部から特定の信号を入力することでフューズの導通状態を変更し、所定の回路動作を起こすことが行われている。その際に用いられるフューズは、アンチフューズ（または、電気フューズ）と呼ばれる。アンチフューズは初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変えることができる。
【０００４】
アンチフューズの具体的な構成としては、ＭＯＳ型トランジスタをそのまま用い、ゲート絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献１）。
【０００５】
また、別の構成として、キャパシタの容量絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献２、３）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１９４４８６号公報
【特許文献２】特開２００３−３０９１７７号公報
【特許文献３】特開２００２−０５７３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＯＳ型トランジスタ構造のアンチフューズの導通状態を判定するには、半導体基板とゲート電極間にゲート絶縁膜が破壊しない程度の小電圧を印加する。この状態で流れるゲート電流をモニターし、あらかじめ設定した基準電流値と比較して基準電流値以上の電流が流れる場合には、導通状態と判定することができる。初期状態においては、アンチフューズは非導通状態となっている。
【０００８】
導通状態を変更するには、ゲート電極と半導体基板間に大電圧を印加してゲート絶縁膜を破壊し、ゲート電極と半導体基板間に導電パスを形成する。これにより、上述の判定動作において基準値以上のゲート電流値が流れるため、アンチフューズは導通状態と判定される。
【０００９】
しかしながら、ゲート電極には一般的に不純物を含有したポリシリコン膜が使用されており、半導体基板との間で形成される導電パスの抵抗値にばらつきが生じやすい。このため、絶縁破壊動作後に流れるゲート電流値が大きくばらついてしまい、アンチフューズの導通状態の誤判定が起きやすかった。
【００１０】
一方、キャパシタを用いたアンチフューズにおいては、電極を金属で形成したＭＩＭ（Metal-Insulator-Metal）型の構造とすることにより、導通状態での抵抗値のばらつきを抑制することができる。これは絶縁破壊で形成される導通パスが、金属同士の接合となるためである。
【００１１】
キャパシタを備えた半導体装置としては、ＤＲＡＭ（Dynamic Random Access Memory）素子挙げることができる。しかしながら、微細化の進んだＤＲＡＭ素子においては、メモリセル用のキャパシタは複雑な３次元構造を有しており、同じ構造のキャパシタをアンチフューズとして周辺回路領域に単独で配置することは困難であった。すなわち、メモリセル領域には複数のキャパシタをできるだけ密集させて配置する必要があり、それに合せてレイアウトや製造工程が最適化されている。このため、隣接する別のアンチフューズとは一定の間隔を設けて単独で配置されるアンチフューズの場合には、同じ製造工程を使用して精度よく加工することが困難であった。アンチフューズの加工精度を向上させるには、製造工程を分けて形成する必要があり、大幅な製造工程の増加が必要であった。さらに、近年のＤＲＡＭ素子において主流であるクラウン型電極のキャパシタでは、製造工程途中の電極の倒れを防止するための支持体やメモリセル領域の外周を囲むガードリング領域の形成が必須であり、このような構造をメモリセル以外の領域に設けることは、占有面積の大幅な増加を招くと言う問題もあった。
【００１２】
さらに、キャパシタを備えていない記憶素子、すなわちＰＲＡＭ（相変化メモリ素子）や、ＲｅＲＡＭ（抵抗変化メモリ素子等）では、大幅な製造工程の増加なしにキャパシタ構造のアンチフューズを設けることはできなかった。
【課題を解決するための手段】
【００１３】
本発明者は、ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成することで、製造歩留り良くアンチフューズを形成し得ることを見出した。
【００１４】
すなわち、本発明の一実施形態によれば、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグとを有し、
前記周辺回路領域は、前記セル第１コンタクトプラグ及び前記セル第２コンタクトプラグとそれぞれ同層に形成される周辺第１コンタクトプラグ及び周辺第２コンタクトプラグを有し、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極を構成する前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグが金属材料で構成される半導体装置、が提供される。
【００１５】
また、本発明の別の一実施形態によれば、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグと、前記セル第１コンタクトプラグ又はセル第２コンタクトプラグに接続されるセル第１配線を有し、
前記周辺回路領域は、前記セル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグと、前記セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグの一方又は両方と、前記セル第１配線と同層に形成される周辺第１配線とを有し、
前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグと前記周辺第１配線とがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極が金属材料で構成される半導体装置、が提供される。
【発明の効果】
【００１６】
本発明によれば、フューズ絶縁膜を金属材料で挟んだ構造のアンチフューズを形成できるので、導通状態での電気抵抗値のばらつきを抑制できる。これにより半導体装置の誤動作が防止できる。
【００１７】
また、選択デバイスとしてＭＯＳトランジスタを備えたメモリセルを有する半導体装置において、少ない製造工程の追加でアンチフューズを形成できる。このため、低コストでアンチフューズを備えた半導体装置を製造できる。
【図面の簡単な説明】
【００１８】
【図１】基板の上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【図２】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は図１のＡ−Ａ’断面図、（ｂ）は図１のＢ−Ｂ’断面図を表す。
【図３】本発明の一実施形態に係る製造方法を説明する上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【図４】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は図３のＡ−Ａ’断面図、（ｂ）は図３のＢ−Ｂ’断面図を表す。
【図５】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図６】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図７】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図８】本発明の一実施形態に係る製造方法を説明する上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【図９】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は図８のＡ−Ａ’断面図、（ｂ）は図８のＢ−Ｂ’断面図を表す。
【図１０】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１１】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１２】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１３】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１４】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１５】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１６】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図１７】本発明の一実施形態に係る半導体装置の断面図を示し、（ａ）はアンチフューズの形成された周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図１８】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１９】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図２０】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図２１】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図２２】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）はアンチフューズの形成された周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図２３】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図２４】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図２５】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図２６】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図２７】本発明のさらに別の一実施形態に係る製造方法を説明する上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【図２８】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は図２７のＡ−Ａ’断面図、（ｂ）は図２７のＢ−Ｂ’断面図を表す。
【図２９】本発明のさらに別の一実施形態に係る半導体装置の模式的断面図であり、アンチフューズの形成された周辺回路領域のＡ−Ａ’断面図に相当する。
【発明を実施するための形態】
【００１９】
本発明は、メモリセル領域を有し、各セルに配置された記憶素子の選択デバイスとしてＭＯＳトランジスタを備えている半導体装置に適用することが可能である。
【００２０】
メモリセル領域を備えた半導体装置の一例として、ＤＲＡＭ素子に本発明を適用した場合について説明する。第１の実施形態として２つのコンタクトプラグをアンチフューズの電極として用いる場合（実施例１及び２）と、第２の実施形態としてコンタクトプラグと配線をアンチフューズの電極として用いる場合（実施例３）を説明する。特に、これらの実施例においては、記憶素子となるキャパシタがビット配線より上に形成されるＣＯＢ（Capacitor over Bit-line）構造のメモリセルについて説明するが、これに限定されるものではない。
【００２１】
（実施例１）
図１〜１７を参照して実施例１の製造方法を説明する。なお、これらの図において、平面図では、周辺回路領域を各図（ａ）に、メモリセルの形成されるセル領域を各図（ｂ）に示し、断面図では、平面図におけるＡ−Ａ’線に相当する断面を各図（ａ）、Ｂ−Ｂ’線に相当する断面を各図（ｂ）、Ｃ−Ｃ’線に相当する断面を各図（ｃ）に示す。
【００２２】
（図１，図２）
図１は、素子分離領域Ｉにより活性領域Ｋを区画した基板の上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【００２３】
図１において、Ｘ方向を紙面の左右方向、Ｙ方向を紙面の上下方向に定義する。セル領域のゲート電極（ワード配線）が延在する方向がＹ方向に対応する。
【００２４】
セル領域において、個々のセルの活性領域Ｋは短冊状の形状を有しており、長辺が所定の方向（Ｂ−Ｂ’線の延在する方向と平行な方向：以下、「第１の方向」という）に延在するように配列されている。
【００２５】
図２は、本実施例１に係る製造方法を説明する工程断面図を示し、（ａ）は図１のＡ−Ａ’断面図、（ｂ）は図１のＢ−Ｂ’断面図を表す。
【００２６】
半導体基板１に、素子分離膜２を埋め込んだ素子分離領域Ｉを形成する。素子分離領域Ｉで区画されて、個々の活性領域Ｋが形成される。素子分離膜２は材料にシリコン酸化膜を用いた。半導体基板１は、Ｐ型のシリコンを用いた。
【００２７】
本実施例では、セル領域の活性領域Ｋは、第１の方向に延在する形状を持ち、Ｘ方向及びＹ方向にそれぞれ所定のピッチで複数、並列して配置されている。この活性領域の形状は一例であって、別の形状であってもよい。
【００２８】
周辺回路領域には、ＭＯＳトランジスタ等が配置され、メモリセルアレイ以外の回路が構成される。本実施例では、このようなＭＯＳトランジスタの記載は省略し、周辺回路領域内においてアンチフューズが形成される領域のみを示した。
【００２９】
（図３，図４）
図３は、本実施例に係る製造方法を説明する上面図を示し、（ａ）、（ｂ）は図１と同様の領域を表す。また、図４は、工程断面図を示し、（ａ）は図３のＡ−Ａ’断面図、（ｂ）は図３のＢ−Ｂ’断面図を表す。
【００３０】
半導体基板１上にゲート絶縁膜３を形成する。本実施例では、熱酸化法によってシリコン酸化膜（ＳｉＯ２）を形成した。材料、製造方法は、これに限定されず、シリコン酸窒化膜（ＳｉＯＮ）や、ＣＶＤ法で形成したハフニウム酸化膜（ＨｆＯ２）等を用いても良い。
【００３１】
ゲート絶縁膜３上にゲート導電膜４ａを形成する。材料は、リンを含有したシリコン膜（リンドープトシリコン膜）、窒化チタン膜、タングステン膜を順次堆積した積層膜を用いた。
【００３２】
ゲート導電膜４ａの上に、ゲート保護膜４ｂを形成する。材料は、シリコン窒化膜（Ｓｉ３Ｎ４）を用いた。
【００３３】
リソグラフィー技術によりフォトレジストマスク（不図示）を形成し、ドライエッチング技術を用いて、このフォトレジストマスクをマスクに、ゲート保護膜４ｂ、ゲート導電膜４ａ、ゲート絶縁膜３を順次エッチングして、ゲート導電膜４ａとゲート保護膜４ｂから成るゲート電極４を形成する。この後に、フォトレジストマスクを除去する。
【００３４】
セル領域では、活性領域ＫをＹ方向に横断してセルゲート電極４Ａが形成される。セルゲート電極４ＡはＤＲＡＭのワード配線として機能し、１つの活性領域内に２つ、Ｘ方向に並列して配置される。本実施例では、プレーナ型のゲート電極の場合を示したが、溝型ゲート電極等の他の構造でもよい。
【００３５】
Ｘ方向に隣接する活性領域間の素子分離膜２上には、セルダミー電極４Ｂが形成される。セルダミー電極４Ｂはゲート電極のパターニング精度向上のために配置されるダミー配線で、メモリセルの回路動作には寄与しない。なお、セルダミー電極４Ｂを配置せずに、セルゲート電極４Ａのみをセル領域に配置してもよい。
【００３６】
周辺回路領域の活性領域Ｋに、Ｎ型の不純物を導入して、周辺拡散層５Ａを形成する。不純物導入はイオン注入法で行い、不純物として砒素（Ａｓ）、エネルギーは５０ＫｅＶ，ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２の条件を例示できる。
【００３７】
セル領域の活性領域Ｋに、セルゲート電極４Ａをマスクにして、Ｎ型の不純物を導入して、セル拡散層５Ｂを形成する。不純物導入はイオン注入法で行い、不純物はリン、エネルギーは１０ＫｅＶ，ドーズ量１．５×１０１３ａｔｏｍｓ／ｃｍ２の条件を例示できる。セル領域には、セルゲート電極４Ａをゲートとし、セル拡散層５Ｂをソース／ドレインとするＭＯＳトランジスタ（セルトランジスタ）が形成される。セル領域の活性領域ＫにはＹ方向に延在する２本のセルゲート電極４Ａが形成されており、２本のセルゲート電極の間の拡散層をソース側セル拡散層、２本のセルゲート電極４Ａの左右両側の拡散層をドレイン側セル拡散層と、便宜上呼ぶ。本実施例では、セル領域に配置された個々の活性領域に対して、ソース側セル拡散層を共有するように、２つのセルトランジスタが配置される。
【００３８】
（図５）
ゲート電極４の側面、上面を覆ってゲートサイドウォール膜を形成してエッチバックを行い、ゲート電極４の側壁にゲートサイドウォール６を形成する。材料は、シリコン窒化膜を用いた。
【００３９】
（図６）
ゲート電極４を覆うように、第１層間膜７を形成する。材料は、シリコン酸化膜を用いた。
【００４０】
リソグラフィー技術を用いて、セル領域にセルコンタクトプラグ（セル第１コンタクトプラグ）を形成するための開口部を備え、周辺回路領域の活性領域上に第１周辺コンタクトプラグ（周辺第１コンタクトプラグ）を形成するための開口部を備えたフォトレジストマスクを形成する。このマスクを、第１層コンタクトマスク（図示せず）と呼ぶ。
【００４１】
セルコンタクトプラグ用の開口部はホールパターン形状を持ち、活性領域のソース側セル拡散層上及びドレイン側セル拡散層上にそれぞれ設けられ、各活性領域Ｋにおいて、３つの開口（コンタクトプラグホール）が形成される。
【００４２】
第１層コンタクトマスクをマスクにして、第１層間膜７をエッチングして、セル領域にはセル拡散層５Ｂを露出するセルコンタクト開口部を形成し、同時に周辺回路領域には周辺拡散層５Ａを露出する第１周辺コンタクト開口部を形成する。
【００４３】
エッチングは、シリコン窒化膜に対して選択比が取れる条件を用いて行い、セル領域では、ゲート電極４、ゲートサイドウォール６に対して自己整合的（セルフアライン）に第１層間膜７をエッチングすることができる。エッチング後に第１層コンタクトマスクを除去する。
【００４４】
セルコンタクト開口部、第１周辺コンタクト開口部を埋め込むように、コンタクトプラグ第１導電膜を形成する。材料は、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タングステン膜（Ｗ）を順次形成した。
【００４５】
ＣＭＰ法を用いて、コンタクトプラグ第１導電膜の上面を研磨して、第１周辺コンタクト開口部に第１周辺コンタクトプラグ８Ａ（周辺第１コンタクトプラグ）を、セルコンタクト開口部内にセルコンタクトプラグ８Ｂ（セル第１コンタクトプラグ）を形成する。
【００４６】
なお、本実施例では、第１周辺コンタクトプラグ８Ａとセルコンタクトプラグ８Ｂを同じ金属膜で形成したが、別の工程に分けて形成することにより、セルコンタクトプラグ８Ｂにはポリシリコン膜を充填し、第１周辺コンタクトプラグ８Ａには金属膜を充填しても良い。また、セル拡散層５Ｂ上に選択エピタキシャル成長法を用いてシリコン層を形成してから、そのシリコン層に接続するようにセルコンタクトプラグ８Ｂを形成してもよい。
【００４７】
（図７）
第２層間膜９をシリコン酸化膜で形成する。さらに、第２層間膜９を貫いて、セル領域のソース側セルコンタクトプラグと接続する第１配線コンタクトプラグ１０（セル第２コンタクトプラグ）を形成する。第１配線コンタクトプラグ１０は、チタン膜、窒化チタン膜、タングステン膜を順次形成した後、ＣＭＰ法で研磨して形成した。
【００４８】
（図８、９）
第１配線材として窒化タングステン（ＷＮ）上にタングステンを積層した膜を形成する。第１配線材をパターニングして、第１配線１１を形成する。本実施例では、第１配線１１はメモリセル領域においてＸ方向に蛇行しながら延在するパターンに形成される。第１配線１１は第１配線コンタクトプラグ１０に接続され、ＤＲＡＭのビット配線として機能する。
【００４９】
第１配線１１は周辺回路領域にも配置され、図示していないＭＯＳトランジスタ等の回路素子間を接続する局所配線としても使用される。
【００５０】
（図１０）
第３層間膜１２をシリコン酸化膜で形成する。セル領域に、第３層間膜１２を貫いてドレイン側セルコンタクトプラグに接続する記憶素子コンタクト開口部１３Ｂを形成する。同時に、周辺回路領域には第１周辺コンタクトプラグ８Ａに接続する第２周辺コンタクト開口部１３Ａを形成する。
【００５１】
（図１１）
セル領域及び周辺回路領域に形成した開口部の内面を被覆するように、第１絶縁膜１４を形成する。記憶素子コンタクト開口部の側壁に形成された第１絶縁膜１４は、後で形成する記憶素子コンタクトプラグとビット配線との短絡を防止するための機能を有する。同時に、第１絶縁膜１４は絶縁破壊によってアンチフューズを導通状態に変化させるためのフューズ絶縁膜として機能する。本実施例では、第１絶縁膜１４の材料にはＣＶＤ法で形成したシリコン酸化膜を用いる。膜厚は５〜１０ｎｍ程度に設定される。第１絶縁膜１４の材料はこれに限定されず、シリコン窒化膜などの絶縁膜を用いてもよい。
【００５２】
（図１２）
第２周辺コンタクト開口部１３Ａを覆うように、周辺コンタクトプラグ保護マスク１５をフォトレジスト膜で形成する。セル領域には周辺コンタクトプラグ保護マスクは形成されない。
【００５３】
（図１３）
第１絶縁膜１４のエッチバックを行い、記憶素子コンタクト開口部内に第１サイドウォール絶縁膜１４Ｓを形成する。記憶素子コンタクト開口部の底部では、ドレイン側セルコンタクトプラグの上面が露出する。エッチバック後に周辺コンタクトプラグ保護マスク１５は除去する。
【００５４】
（図１４）
コンタクトプラグ第２導電膜１６を形成する。材料は、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タングステン膜（Ｗ）を順次形成した。
【００５５】
（図１５）
ＣＭＰ法を用いて、コンタクトプラグ第２導電膜１６の上面を研磨して、記憶素子コンタクト開口部内に記憶素子コンタクトプラグ１８を、第２周辺コンタクト開口部に第２周辺コンタクトプラグ１７（周辺第２コンタクトプラグ）を形成する。なお、本発明では記憶素子コンタクトプラグ１８もセル第１コンタクトプラグであるセルコンタクトプラグ８Ｂに接続されることから、セル第２コンタクトプラグと呼ぶ。
【００５６】
（図１６）
第４層間膜１９をシリコン酸化膜で形成する。セル領域において、第４層間膜１９を貫いて、記憶素子コンタクトプラグ上を開口するキャパシタホールを形成する。キャパシタホールの内壁を覆い、底部で記憶素子コンタクトプラグと接続するキャパシタ下部電極２１を形成する。キャパシタ下部電極の材料には窒化チタン膜を例示できる。
【００５７】
キャパシタ下部電極２１の表面を覆うように容量絶縁膜２２を形成する。容量絶縁膜２２の材料としては、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜や、その積層膜を用いることができる。
【００５８】
容量絶縁膜２２の表面を覆うようにキャパシタ上部電極２３を形成する。キャパシタ上部電極２３の材料には窒化チタン膜を例示できる。キャパシタ上部電極２３は、セル領域のキャパシタ２０上を覆うようにパターニングされる。本実施例ではシリンダー型のキャパシタ２０を形成したが、クラウン型やピラー型の電極を有するキャパシタを形成してもよい。その後、第５層間膜２４をシリコン酸化膜で形成する。
【００５９】
（図１７）
周辺回路領域の第１配線１１、周辺拡散層５Ａ、第２周辺コンタクトプラグ１７にそれぞれ接続する上部配線コンタクトプラグ２５をタングステン等で形成する。アンチフューズの形成領域においては、第５層間膜２４、第４層間膜１９を貫いて第２周辺コンタクトプラグ１７に接続する上部配線コンタクトプラグ２５ａ（上部配線第１コンタクトプラグ）と、第５層間膜２４、第４層間膜１９、第３層間膜１２、第２層間膜９、第１層間膜７を貫いて周辺拡散層５Ａに接続する上部配線コンタクトプラグ２５ｂ（上部配線第２コンタクトプラグ）が形成される。なお、周辺拡散層５Ａとの接続は、周辺拡散層５Ａ上に第１周辺コンタクトプラグ、第１配線コンタクトプラグ、第１配線を形成してパッドとし、そこに上部配線コンタクトプラグ２５ｂを接続するようにしても良い。
【００６０】
各上部配線コンタクトプラグ２５と接続する上部配線２８を形成する。上部配線２８は、チタン上に窒化チタンを積層した上部配線バリア層２６と、アルミニウム（Ａｌ）等の上部配線主配線層２７から成る。上部配線コンタクトプラグ２５ａと接続するものを上部配線２８ａ（上部第１配線），上部配線コンタクトプラグ２５ｂと接続するものを上部配線２８ｂ（上部第２配線）と呼ぶ。
【００６１】
なお、図示していないが、メモリセル領域においても第５層間膜２４を貫通してキャパシタ２０の上部電極２３に接続する上部配線コンタクトプラグと上部配線を形成する。この後、必要に応じて、さらに上層の配線層や表面の保護膜等を形成してもよい。
【００６２】
以上を経て、ＤＲＡＭのメモリセルと、周辺回路領域に配置したアンチフューズＡＦが形成される。
【００６３】
本実施例では、図１７（ａ）の破線で囲んだ部分に、メモリセルのセルコンタクトプラグ８Ｂと同層に形成した第１周辺コンタクトプラグ８Ａを一方の電極とし、メモリセルの記憶素子コンタクトプラグ１８と同層に形成した第２周辺コンタクトプラグ１７を他方の電極としたアンチフューズＡＦが形成される。
【００６４】
アンチフューズＡＦには、上部配線２８ａ、２８ｂの一方を所定の電位（例えば接地電位）に固定して、他方に破壊耐圧以上の大電圧を印加することで、フューズ絶縁膜（第１絶縁膜１４）の絶縁破壊を起こすことができる。これによりアンチフューズＡＦの導通状態を変更できる。
【００６５】
本実施例では、アンチフューズＡＦ形成のために追加する工程をできるだけ抑制して、アンチフューズＡＦを備えたＤＲＡＭを製造することができる。
【００６６】
また、本実施例では、アンチフューズＡＦはコンタクトプラグを電極として用いるので、周辺回路領域に単独で形成する場合でも、加工が容易である。また、メモリセル領域にクラウン型のキャパシタを配置する場合でも、メモリセル領域を囲むように設けるガードリング等のスペースをアンチフューズＡＦ周辺には必要としないので、少ない占有面積でアンチフューズを配置できる。
【００６７】
このように、本発明では、アンチフューズを構成する上下の電極がいずれも金属膜で形成されているので、導通状態での抵抗値のばらつきを抑制することができる。
【００６８】
なお、本実施例では、アンチフューズの電極として用いる第１及び第２周辺コンタクトプラグを共に同じ金属材料の積層体で形成したが、これらのコンタクトプラグを別々の金属材料で形成してもよい。
【００６９】
［実施例２］
図１８〜２２は実施例２に係る製造方法を説明するための工程断面図である。本実施例２では、アンチフューズの絶縁破壊特性を向上させる方法を開示する。
【００７０】
（図１８）
実施例１の図１０の工程までは、同じ工程を経る。次に、第２絶縁膜として１０〜１５ｎｍの膜厚のシリコン窒化膜を形成し、エッチバックを行って、記憶素子コンタクト開口部１３Ｂ及び第２周辺コンタクト開口部１３Ａ内に第２サイドウォール絶縁膜３０を形成する。
【００７１】
（図１９）
記憶素子コンタクト開口部及び第２周辺コンタクト開口部内を覆うように、第１絶縁膜１４を形成する。材料にはシリコン酸化膜を用い、膜厚は４〜８ｎｍ程度に形成する。
【００７２】
（図２０）
実施例１の図１２工程と同様の方法で、第２周辺コンタクト開口部を覆うように、周辺コンタクトプラグ保護マスク１５を形成する。
【００７３】
（図２１）
希釈したフッ酸（ＨＦ）を含む薬液を用いて、マスク１５で保護されていない部分の第１絶縁膜１４を湿式エッチングで除去する。湿式エッチング後に周辺コンタクトプラグ保護マスク１５を除去する。第１絶縁膜１４の除去は等方性エッチングであれば良く、等方性ドライエッチングでも良い。なお、湿式エッチングに際して第３層間膜１２が余りエッチングされないように、エッチング時間を調整して行う。第２周辺コンタクト開口部内には第１絶縁膜１４ａが残存して、フューズ絶縁膜として機能する。
【００７４】
（図２２）
実施例１の図１４、１５工程と同様の方法で、コンタクトプラグ第２導電膜１６を形成した後、ＣＭＰ法を用いて、研磨して、記憶素子コンタクト開口部内に記憶素子コンタクトプラグ１８を、第２周辺コンタクト開口部に第２周辺コンタクトプラグ１７を形成する。なお、図２２では、第１絶縁膜１４ａが第２絶縁膜及び第３層間膜１２上に残存する構成を示しているが、ＣＭＰ法による研磨の際に第３層間膜１２上の第１絶縁膜１４ａが除去され、第２周辺コンタクトプラグ１７の側壁のみに残存するようにしても良い。
【００７５】
この後は、実施例１の図１６以降の工程と同じ工程を経る。
【００７６】
本実施例２では、メモリセル領域での記憶素子コンタクトプラグとビット配線間の短絡防止の機能は、第２サイドウォール絶縁膜３０により得られる。このため、アンチフューズの絶縁破壊特性に適した材料及び膜厚にフューズ絶縁膜（第１絶縁膜１４）を独立して設定することができる。
【００７７】
本実施例では実施例１に比較して製造工程は少し増加するが、従来のキャパシタ構造のアンチフューズを周辺回路領域に単独で精度よく形成する場合に比べると、大幅に少ない製造工程で形成することができる。また、メモリセル領域にクラウン型のキャパシタを配置する場合でも、メモリセル領域を囲むように設けるガードリング等のスペースを必要としないので、少ない占有面積でアンチフューズを配置できる。
【００７８】
（実施例３）
実施例３では、異なる構造のアンチフューズの形成方法を開示する。図２３〜２９は実施例３を説明するための図である。
【００７９】
（図２３）
実施例１の図６工程までは、実施例１と同じ工程を経る。実施例１の図７工程において、第１配線コンタクトプラグ１０を、同時に第１周辺コンタクトプラグ８Ａ上にも形成する。周辺コンタクトプラグ上に形成されたプラグを、周辺第１配線コンタクトプラグ１０Ａと呼ぶ。周辺第１配線コンタクトプラグ１０Ａは、第１周辺コンタクトプラグ８Ａ（周辺第１コンタクトプラグ）に接続されることから、「周辺第２コンタクトプラグ」と称することができる。
【００８０】
（図２４）
次に、全面に第１絶縁膜１４を形成する。材料はシリコン酸化膜で、膜厚は４〜８ｎｍを用いた。
【００８１】
（図２５）
フォトレジスト膜を用い、周辺第１配線コンタクトプラグ１０Ａ上の領域を覆うように、周辺コンタクトプラグ保護マスク３２を形成する。
【００８２】
（図２６）
希釈したフッ酸を含む薬液を用いて、周辺コンタクトプラグ保護マスクで覆われていない部分の第１絶縁膜１４を湿式エッチングで除去する。ドライエッチングを用いて除去を行っても良い。セル領域では、第１配線コンタクトプラグ１０の上面が露出する。エッチング後に周辺コンタクトプラグ保護マスク３２を除去する。
【００８３】
周辺第１配線コンタクトプラグ１０Ａ上に残存した第１絶縁膜１４ａは、フューズ絶縁膜として機能する。
【００８４】
（図２７，２８）
第１配線材を形成する。材料には窒化タングステン（ＷＮ）上にタングステンを積層した膜を用いた。
【００８５】
第１配線材をパターニングして第１配線１１を形成する。セル領域では、第１配線は第１配線コンタクトプラグ１０に接続してビット配線として機能する。
【００８６】
同時に、周辺回路領域で第１配線材のパターニングを行い、フューズ第１配線１１Ａ（周辺第１配線）を形成する。上面図を図２７に、断面図を図２８に示す。
【００８７】
周辺第１配線コンタクトプラグ１０Ａ上では、第１絶縁膜１４ａ（フューズ絶縁膜）を介してフューズ第１配線１１Ａが対向し、アンチフューズＡＦが構成される。
【００８８】
（図２９）
実施例１の図１０〜１５における各図（ｂ）と同様に第３層間膜１２を形成した後、セル領域に記憶素子コンタクトプラグ１８を形成する。周辺回路領域では開口部を形成しない。
【００８９】
第４層間膜１９形成後、セル領域に、図１６（ｂ）に示すように、シリンダホールを開口し、キャパシタ下部電極２１、キャパシタ絶縁膜２２、キャパシタ上部電極２３を順次形成してキャパシタ２０を形成する。さらに、第５層間膜２４を形成する。
【００９０】
周辺回路領域では、図２９に示すように、第５層間膜２４上面から、第１配線１１、周辺拡散層５Ａに接続する上部配線コンタクトプラグ２５を形成する。フューズ第１配線１１Ａと接続する上部配線コンタクトプラグ２５ａ，周辺拡散層５Ａと接続する上部配線コンタクトプラグ２５ｂが形成される。
【００９１】
上部配線コンタクトプラグ２５に接続する上部配線２８を形成する。上部配線コンタクトプラグ２５ａに接続される上部配線２８ａ，上部配線コンタクトプラグ２５ｂに接続される上部配線２８ｂが形成される。
【００９２】
アンチフューズ電極の一方は、上部配線２８ａを介して引き出される。
【００９３】
本実施例では、図２９の破線で囲んだ部分に、メモリセルの第１配線コンタクトプラグ１０と同時に形成した周辺第１配線コンタクトプラグ１０Ａを一方の電極とし、メモリセルのビット配線（第１配線１１）と同時に形成したフューズ第１配線１１Ａを他方の電極としたアンチフューズＡＦが形成される。
【００９４】
アンチフューズＡＦには、上部配線２８ａ、２８ｂの一方を所定の電位（例えば接地電位）に固定して他方に大電圧を印加することで、フューズ絶縁膜（第１絶縁膜１４ａ）の絶縁破壊を起こすことができる。これによりアンチフューズの導通状態を変更できる。
【００９５】
本実施例では、アンチフューズ形成のために追加する工程をできるだけ抑制して、アンチフューズを備えた半導体装置を製造することができる。
【００９６】
本実施例では、アンチフューズはコンタクトプラグ及びビット配線と同じ配線層を電極として用いるので、周辺回路領域に単独で形成する場合でも、加工が容易である。
【００９７】
本発明では、アンチフューズの電極が金属材料で形成されているので、導通状態での抵抗値のばらつきを抑制することができる。
【００９８】
以上の説明では、記憶素子としてキャパシタを備えたＤＲＡＭを形成する場合に本発明を適用した。
【００９９】
本発明は、ＤＲＡＭの製造には限定されず、記憶素子の選択デバイスとしてＭＯＳトランジスタを備え、ＭＯＳトランジスタのソース／ドレイン電極に接続するコンタクトプラグを備えている場合に適用してアンチフューズを形成できる。
【０１００】
すなわち記憶素子はＤＲＡＭのキャパシタには限定されず、先に説明した実施例のキャパシタ下部電極よりも下の構造が同等のメモリセルであれば本発明を適用できる。
【０１０１】
例えば、記憶素子としてカルコゲナイド等の相変化材料を備え、加熱によって抵抗値が変化する相変化メモリ（ＰＲＡＭ）に適用して、アンチフューズを形成することができる。この場合には記憶素子コンタクトプラグ（セル第２コンタクトプラグ）を相変化材料を加熱するためのヒータ電極として用いてメモリセルを構成し、周辺回路領域ではセル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグ、セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグをアンチフューズの電極とすればよい。また、メモリセルにおいて記憶素子に接続しているＭＯＳトランジスタの一方の拡散層とは別の他方の拡散層に接続されたコンタクトプラグ（セル第１コンタクトプラグ）に配線（例えばＧＮＤ配線）が接続されている場合には、周辺回路領域ではセル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグと、ＧＮＤ配線と同層で形成される周辺第１配線とでアンチフューズの電極を構成しても良い。
【０１０２】
また例えば、電界誘起巨大抵抗変化（ＣＥＲ：Colossal Electro-Resistance）によって、電圧の印加により抵抗値が変化する抵抗変化材料層を備えた抵抗変化メモリ（ＲｅＲＡＭ）に適用して、アンチフューズを形成することができる。この場合にも記憶素子コンタクトプラグ（セル第２コンタクトプラグ）を抵抗変化材料層に電圧を印加するための一方の電極として用いてメモリセルを構成し、周辺回路領域ではセル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグ、セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグをアンチフューズの電極とすればよい。
【０１０３】
また、実施例１，２では、周辺回路領域においてセル領域の記憶素子コンタクトプラグと同層に形成されるコンタクトプラグを周辺第２コンタクトプラグとしてアンチフューズの一方の電極に使用したが、実施例３に示したセル第１配線コンタクトプラグと同層に形成される周辺第１配線コンタクトプラグをアンチフューズの一方の電極に使用し、下方に位置する第１周辺コンタクトプラグとの間に第１絶縁膜を設けてアンチフューズを構成しても良い。この場合には、周辺第１配線コンタクトプラグがアンチフューズ用の周辺第２コンタクトプラグに対応し、第１周辺コンタクトプラグがアンチフューズ用の周辺第１コンタクトプラグに対応する。
【０１０４】
本発明では、第１の実施形態に関連して、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグに接続するセル第２コンタクトプラグを形成する工程と、
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、
前記セル第２コンタクトプラグと同層に前記周辺第１コンタクトプラグ直上に周辺第２コンタクトプラグを金属材料を用いて形成する工程と、
を備え、
前記セル第１コンタクトプラグを埋め込むためのセル第１コンタクト開口部と前記周辺第１コンタクトプラグを埋め込むための周辺第１コンタクト開口部を同時に形成し、
前記セル第２コンタクトプラグを埋め込むためのセル第２コンタクト開口部と前記周辺第２コンタクトプラグを埋め込むための周辺第２コンタクト開口部を同時に形成し、
前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部を形成した後、第１絶縁膜を形成し、
前記周辺第２コンタクト開口部をマスクで保護した後、少なくとも前記セル第２コンタクト開口部底面の前記第１絶縁膜を除去し、
前記周辺第２コンタクト開口部を保護する前記マスクを除去した後、前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部内に前記セル第２コンタクトプラグ及び前記周辺第２コンタクトプラグを同時又はそれぞれ別に埋め込み形成する工程を含み、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグをアンチフューズの電極とし、前記第１絶縁膜をフューズ絶縁膜とするアンチフューズを形成する半導体装置の製造方法が提供される。
【０１０５】
また、第２の実施形態に関連して、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグの少なくとも１つに接続するセル第２コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグ又はセル第２コンタクトプラグ上に接続されるセル第１配線を形成する工程と
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、前記セル第２コンタクトプラグと同層に周辺第２コンタクトプラグを金属材料を用いて形成する工程のいずれか一方又は両方の工程と、
前記セル第１配線を形成する前に、前記周辺第１コンタクトプラグ又は周辺第２コンタクトプラグの上面を少なくとも覆うフューズ絶縁膜となる第１絶縁膜を形成する工程と、
前記セル第１配線と同時に周辺第１配線を形成する工程と、を備え、
前記第１絶縁膜上に前記周辺第１配線を形成することで、前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグのいずれか一方と前記周辺第１配線をアンチフューズの電極とする半導体装置の製造方法が提供される。
【符号の説明】
【０１０６】
１ 半導体基板
２ 素子分離膜
３ ゲート絶縁膜
４ ゲート電極
４Ａ セルゲート電極
４Ｂ セルダミー電極
４ａ ゲート導電膜
４ｂ ゲート保護膜
５Ａ 周辺拡散層
５Ｂ セル拡散層
６ ゲートサイドウォール
７ 第１層間膜
８Ａ 第１周辺コンタクトプラグ（周辺第１コンタクトプラグ）
８Ｂ セルコンタクトプラグ（セル第１コンタクトプラグ）
９ 第２層間膜
１０ 第１配線コンタクトプラグ（セル第２コンタクトプラグ）
１０Ａ 周辺第１配線コンタクトプラグ（周辺第２コンタクトプラグ）
１１ 第１配線
１１Ａ フューズ第１配線（周辺第１配線）
１２ 第３層間膜
１３Ａ 第２周辺コンタクト開口部
１３Ｂ 記憶素子コンタクト開口部
１４ 第１絶縁膜（フューズ絶縁膜）
１４Ｓ 第１サイドウォール絶縁膜
１５ 周辺コンタクトプラグ保護マスク
１６ コンタクトプラグ第２導電膜
１７ 第２周辺コンタクトプラグ（周辺第２コンタクトプラグ）
１８ 記憶素子コンタクトプラグ（セル第２コンタクトプラグ）
１９ 第４層間膜
２０ キャパシタ
２１ キャパシタ下部電極
２２ 容量絶縁膜
２３ キャパシタ上部電極
２４ 第５層間膜
２５ 上部配線コンタクトプラグ
２５ａ 上部配線第１コンタクトプラグ
２５ｂ 上部配線第２コンタクトプラグ
２６ 上部配線バリア膜
２７ 上部配線主配線層
２８ 上部配線
３０ 第２サイドウォール絶縁膜
３２ 周辺コンタクトプラグ保護マスク
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、アンチフューズを有する周辺回路領域とメモリセルを有するセル領域を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、製造工程での不具合に起因した動作不良の救済や、回路機能の切替え等の目的で、製造の最終工程において回路結線情報を変更し、所望の回路動作を起こすことが一般的に行われている。
【０００３】
このような回路結線変更の実施手段の一つとして、あらかじめ半導体製品内にフューズ（Ｆｕｓｅ）を設けておき、外部から特定の信号を入力することでフューズの導通状態を変更し、所定の回路動作を起こすことが行われている。その際に用いられるフューズは、アンチフューズ（または、電気フューズ）と呼ばれる。アンチフューズは初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変えることができる。
【０００４】
アンチフューズの具体的な構成としては、ＭＯＳ型トランジスタをそのまま用い、ゲート絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献１）。
【０００５】
また、別の構成として、キャパシタの容量絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献２、３）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１９４４８６号公報
【特許文献２】特開２００３−３０９１７７号公報
【特許文献３】特開２００２−０５７３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＯＳ型トランジスタ構造のアンチフューズの導通状態を判定するには、半導体基板とゲート電極間にゲート絶縁膜が破壊しない程度の小電圧を印加する。この状態で流れるゲート電流をモニターし、あらかじめ設定した基準電流値と比較して基準電流値以上の電流が流れる場合には、導通状態と判定することができる。初期状態においては、アンチフューズは非導通状態となっている。
【０００８】
導通状態を変更するには、ゲート電極と半導体基板間に大電圧を印加してゲート絶縁膜を破壊し、ゲート電極と半導体基板間に導電パスを形成する。これにより、上述の判定動作において基準値以上のゲート電流値が流れるため、アンチフューズは導通状態と判定される。
【０００９】
しかしながら、ゲート電極には一般的に不純物を含有したポリシリコン膜が使用されており、半導体基板との間で形成される導電パスの抵抗値にばらつきが生じやすい。このため、絶縁破壊動作後に流れるゲート電流値が大きくばらついてしまい、アンチフューズの導通状態の誤判定が起きやすかった。
【００１０】
一方、キャパシタを用いたアンチフューズにおいては、電極を金属で形成したＭＩＭ（Metal-Insulator-Metal）型の構造とすることにより、導通状態での抵抗値のばらつきを抑制することができる。これは絶縁破壊で形成される導通パスが、金属同士の接合となるためである。
【００１１】
キャパシタを備えた半導体装置としては、ＤＲＡＭ（Dynamic Random Access Memory）素子挙げることができる。しかしながら、微細化の進んだＤＲＡＭ素子においては、メモリセル用のキャパシタは複雑な３次元構造を有しており、同じ構造のキャパシタをアンチフューズとして周辺回路領域に単独で配置することは困難であった。すなわち、メモリセル領域には複数のキャパシタをできるだけ密集させて配置する必要があり、それに合せてレイアウトや製造工程が最適化されている。このため、隣接する別のアンチフューズとは一定の間隔を設けて単独で配置されるアンチフューズの場合には、同じ製造工程を使用して精度よく加工することが困難であった。アンチフューズの加工精度を向上させるには、製造工程を分けて形成する必要があり、大幅な製造工程の増加が必要であった。さらに、近年のＤＲＡＭ素子において主流であるクラウン型電極のキャパシタでは、製造工程途中の電極の倒れを防止するための支持体やメモリセル領域の外周を囲むガードリング領域の形成が必須であり、このような構造をメモリセル以外の領域に設けることは、占有面積の大幅な増加を招くと言う問題もあった。
【００１２】
さらに、キャパシタを備えていない記憶素子、すなわちＰＲＡＭ（相変化メモリ素子）や、ＲｅＲＡＭ（抵抗変化メモリ素子等）では、大幅な製造工程の増加なしにキャパシタ構造のアンチフューズを設けることはできなかった。
【課題を解決するための手段】
【００１３】
本発明者は、ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成することで、製造歩留り良くアンチフューズを形成し得ることを見出した。
【００１４】
すなわち、本発明の一実施形態によれば、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグとを有し、
前記周辺回路領域は、前記セル第１コンタクトプラグ及び前記セル第２コンタクトプラグとそれぞれ同層に形成される周辺第１コンタクトプラグ及び周辺第２コンタクトプラグを有し、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極を構成する前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグが金属材料で構成される半導体装置、が提供される。
【００１５】
また、本発明の別の一実施形態によれば、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグと、前記セル第１コンタクトプラグ又はセル第２コンタクトプラグに接続されるセル第１配線を有し、
前記周辺回路領域は、前記セル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグと、前記セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグの一方又は両方と、前記セル第１配線と同層に形成される周辺第１配線とを有し、
前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグと前記周辺第１配線とがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極が金属材料で構成される半導体装置、が提供される。
【発明の効果】
【００１６】
本発明によれば、フューズ絶縁膜を金属材料で挟んだ構造のアンチフューズを形成できるので、導通状態での電気抵抗値のばらつきを抑制できる。これにより半導体装置の誤動作が防止できる。
【００１７】
また、選択デバイスとしてＭＯＳトランジスタを備えたメモリセルを有する半導体装置において、少ない製造工程の追加でアンチフューズを形成できる。このため、低コストでアンチフューズを備えた半導体装置を製造できる。
【図面の簡単な説明】
【００１８】
【図１】基板の上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【図２】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は図１のＡ−Ａ’断面図、（ｂ）は図１のＢ−Ｂ’断面図を表す。
【図３】本発明の一実施形態に係る製造方法を説明する上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【図４】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は図３のＡ−Ａ’断面図、（ｂ）は図３のＢ−Ｂ’断面図を表す。
【図５】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図６】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図７】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図８】本発明の一実施形態に係る製造方法を説明する上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【図９】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は図８のＡ−Ａ’断面図、（ｂ）は図８のＢ−Ｂ’断面図を表す。
【図１０】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１１】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１２】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１３】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１４】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１５】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１６】本発明の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図１７】本発明の一実施形態に係る半導体装置の断面図を示し、（ａ）はアンチフューズの形成された周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図１８】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図１９】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図２０】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図２１】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図２２】本発明の他の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）はアンチフューズの形成された周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図、（ｃ）はセル領域のＣ−Ｃ’断面図に相当する。
【図２３】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図２４】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図２５】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図２６】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は周辺回路領域のＡ−Ａ’断面図、（ｂ）はセル領域のＢ−Ｂ’断面図に相当する。
【図２７】本発明のさらに別の一実施形態に係る製造方法を説明する上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【図２８】本発明のさらに別の一実施形態に係る製造方法を説明する工程断面図を示し、（ａ）は図２７のＡ−Ａ’断面図、（ｂ）は図２７のＢ−Ｂ’断面図を表す。
【図２９】本発明のさらに別の一実施形態に係る半導体装置の模式的断面図であり、アンチフューズの形成された周辺回路領域のＡ−Ａ’断面図に相当する。
【発明を実施するための形態】
【００１９】
本発明は、メモリセル領域を有し、各セルに配置された記憶素子の選択デバイスとしてＭＯＳトランジスタを備えている半導体装置に適用することが可能である。
【００２０】
メモリセル領域を備えた半導体装置の一例として、ＤＲＡＭ素子に本発明を適用した場合について説明する。第１の実施形態として２つのコンタクトプラグをアンチフューズの電極として用いる場合（実施例１及び２）と、第２の実施形態としてコンタクトプラグと配線をアンチフューズの電極として用いる場合（実施例３）を説明する。特に、これらの実施例においては、記憶素子となるキャパシタがビット配線より上に形成されるＣＯＢ（Capacitor over Bit-line）構造のメモリセルについて説明するが、これに限定されるものではない。
【００２１】
（実施例１）
図１〜１７を参照して実施例１の製造方法を説明する。なお、これらの図において、平面図では、周辺回路領域を各図（ａ）に、メモリセルの形成されるセル領域を各図（ｂ）に示し、断面図では、平面図におけるＡ−Ａ’線に相当する断面を各図（ａ）、Ｂ−Ｂ’線に相当する断面を各図（ｂ）、Ｃ−Ｃ’線に相当する断面を各図（ｃ）に示す。
【００２２】
（図１，図２）
図１は、素子分離領域Ｉにより活性領域Ｋを区画した基板の上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
【００２３】
図１において、Ｘ方向を紙面の左右方向、Ｙ方向を紙面の上下方向に定義する。セル領域のゲート電極（ワード配線）が延在する方向がＹ方向に対応する。
【００２４】
セル領域において、個々のセルの活性領域Ｋは短冊状の形状を有しており、長辺が所定の方向（Ｂ−Ｂ’線の延在する方向と平行な方向：以下、「第１の方向」という）に延在するように配列されている。
【００２５】
図２は、本実施例１に係る製造方法を説明する工程断面図を示し、（ａ）は図１のＡ−Ａ’断面図、（ｂ）は図１のＢ−Ｂ’断面図を表す。
【００２６】
半導体基板１に、素子分離膜２を埋め込んだ素子分離領域Ｉを形成する。素子分離領域Ｉで区画されて、個々の活性領域Ｋが形成される。素子分離膜２は材料にシリコン酸化膜を用いた。半導体基板１は、Ｐ型のシリコンを用いた。
【００２７】
本実施例では、セル領域の活性領域Ｋは、第１の方向に延在する形状を持ち、Ｘ方向及びＹ方向にそれぞれ所定のピッチで複数、並列して配置されている。この活性領域の形状は一例であって、別の形状であってもよい。
【００２８】
周辺回路領域には、ＭＯＳトランジスタ等が配置され、メモリセルアレイ以外の回路が構成される。本実施例では、このようなＭＯＳトランジスタの記載は省略し、周辺回路領域内においてアンチフューズが形成される領域のみを示した。
【００２９】
（図３，図４）
図３は、本実施例に係る製造方法を説明する上面図を示し、（ａ）、（ｂ）は図１と同様の領域を表す。また、図４は、工程断面図を示し、（ａ）は図３のＡ−Ａ’断面図、（ｂ）は図３のＢ−Ｂ’断面図を表す。
【００３０】
半導体基板１上にゲート絶縁膜３を形成する。本実施例では、熱酸化法によってシリコン酸化膜（ＳｉＯ２）を形成した。材料、製造方法は、これに限定されず、シリコン酸窒化膜（ＳｉＯＮ）や、ＣＶＤ法で形成したハフニウム酸化膜（ＨｆＯ２）等を用いても良い。
【００３１】
ゲート絶縁膜３上にゲート導電膜４ａを形成する。材料は、リンを含有したシリコン膜（リンドープトシリコン膜）、窒化チタン膜、タングステン膜を順次堆積した積層膜を用いた。
【００３２】
ゲート導電膜４ａの上に、ゲート保護膜４ｂを形成する。材料は、シリコン窒化膜（Ｓｉ３Ｎ４）を用いた。
【００３３】
リソグラフィー技術によりフォトレジストマスク（不図示）を形成し、ドライエッチング技術を用いて、このフォトレジストマスクをマスクに、ゲート保護膜４ｂ、ゲート導電膜４ａ、ゲート絶縁膜３を順次エッチングして、ゲート導電膜４ａとゲート保護膜４ｂから成るゲート電極４を形成する。この後に、フォトレジストマスクを除去する。
【００３４】
セル領域では、活性領域ＫをＹ方向に横断してセルゲート電極４Ａが形成される。セルゲート電極４ＡはＤＲＡＭのワード配線として機能し、１つの活性領域内に２つ、Ｘ方向に並列して配置される。本実施例では、プレーナ型のゲート電極の場合を示したが、溝型ゲート電極等の他の構造でもよい。
【００３５】
Ｘ方向に隣接する活性領域間の素子分離膜２上には、セルダミー電極４Ｂが形成される。セルダミー電極４Ｂはゲート電極のパターニング精度向上のために配置されるダミー配線で、メモリセルの回路動作には寄与しない。なお、セルダミー電極４Ｂを配置せずに、セルゲート電極４Ａのみをセル領域に配置してもよい。
【００３６】
周辺回路領域の活性領域Ｋに、Ｎ型の不純物を導入して、周辺拡散層５Ａを形成する。不純物導入はイオン注入法で行い、不純物として砒素（Ａｓ）、エネルギーは５０ＫｅＶ，ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２の条件を例示できる。
【００３７】
セル領域の活性領域Ｋに、セルゲート電極４Ａをマスクにして、Ｎ型の不純物を導入して、セル拡散層５Ｂを形成する。不純物導入はイオン注入法で行い、不純物はリン、エネルギーは１０ＫｅＶ，ドーズ量１．５×１０１３ａｔｏｍｓ／ｃｍ２の条件を例示できる。セル領域には、セルゲート電極４Ａをゲートとし、セル拡散層５Ｂをソース／ドレインとするＭＯＳトランジスタ（セルトランジスタ）が形成される。セル領域の活性領域ＫにはＹ方向に延在する２本のセルゲート電極４Ａが形成されており、２本のセルゲート電極の間の拡散層をソース側セル拡散層、２本のセルゲート電極４Ａの左右両側の拡散層をドレイン側セル拡散層と、便宜上呼ぶ。本実施例では、セル領域に配置された個々の活性領域に対して、ソース側セル拡散層を共有するように、２つのセルトランジスタが配置される。
【００３８】
（図５）
ゲート電極４の側面、上面を覆ってゲートサイドウォール膜を形成してエッチバックを行い、ゲート電極４の側壁にゲートサイドウォール６を形成する。材料は、シリコン窒化膜を用いた。
【００３９】
（図６）
ゲート電極４を覆うように、第１層間膜７を形成する。材料は、シリコン酸化膜を用いた。
【００４０】
リソグラフィー技術を用いて、セル領域にセルコンタクトプラグ（セル第１コンタクトプラグ）を形成するための開口部を備え、周辺回路領域の活性領域上に第１周辺コンタクトプラグ（周辺第１コンタクトプラグ）を形成するための開口部を備えたフォトレジストマスクを形成する。このマスクを、第１層コンタクトマスク（図示せず）と呼ぶ。
【００４１】
セルコンタクトプラグ用の開口部はホールパターン形状を持ち、活性領域のソース側セル拡散層上及びドレイン側セル拡散層上にそれぞれ設けられ、各活性領域Ｋにおいて、３つの開口（コンタクトプラグホール）が形成される。
【００４２】
第１層コンタクトマスクをマスクにして、第１層間膜７をエッチングして、セル領域にはセル拡散層５Ｂを露出するセルコンタクト開口部を形成し、同時に周辺回路領域には周辺拡散層５Ａを露出する第１周辺コンタクト開口部を形成する。
【００４３】
エッチングは、シリコン窒化膜に対して選択比が取れる条件を用いて行い、セル領域では、ゲート電極４、ゲートサイドウォール６に対して自己整合的（セルフアライン）に第１層間膜７をエッチングすることができる。エッチング後に第１層コンタクトマスクを除去する。
【００４４】
セルコンタクト開口部、第１周辺コンタクト開口部を埋め込むように、コンタクトプラグ第１導電膜を形成する。材料は、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タングステン膜（Ｗ）を順次形成した。
【００４５】
ＣＭＰ法を用いて、コンタクトプラグ第１導電膜の上面を研磨して、第１周辺コンタクト開口部に第１周辺コンタクトプラグ８Ａ（周辺第１コンタクトプラグ）を、セルコンタクト開口部内にセルコンタクトプラグ８Ｂ（セル第１コンタクトプラグ）を形成する。
【００４６】
なお、本実施例では、第１周辺コンタクトプラグ８Ａとセルコンタクトプラグ８Ｂを同じ金属膜で形成したが、別の工程に分けて形成することにより、セルコンタクトプラグ８Ｂにはポリシリコン膜を充填し、第１周辺コンタクトプラグ８Ａには金属膜を充填しても良い。また、セル拡散層５Ｂ上に選択エピタキシャル成長法を用いてシリコン層を形成してから、そのシリコン層に接続するようにセルコンタクトプラグ８Ｂを形成してもよい。
【００４７】
（図７）
第２層間膜９をシリコン酸化膜で形成する。さらに、第２層間膜９を貫いて、セル領域のソース側セルコンタクトプラグと接続する第１配線コンタクトプラグ１０（セル第２コンタクトプラグ）を形成する。第１配線コンタクトプラグ１０は、チタン膜、窒化チタン膜、タングステン膜を順次形成した後、ＣＭＰ法で研磨して形成した。
【００４８】
（図８、９）
第１配線材として窒化タングステン（ＷＮ）上にタングステンを積層した膜を形成する。第１配線材をパターニングして、第１配線１１を形成する。本実施例では、第１配線１１はメモリセル領域においてＸ方向に蛇行しながら延在するパターンに形成される。第１配線１１は第１配線コンタクトプラグ１０に接続され、ＤＲＡＭのビット配線として機能する。
【００４９】
第１配線１１は周辺回路領域にも配置され、図示していないＭＯＳトランジスタ等の回路素子間を接続する局所配線としても使用される。
【００５０】
（図１０）
第３層間膜１２をシリコン酸化膜で形成する。セル領域に、第３層間膜１２を貫いてドレイン側セルコンタクトプラグに接続する記憶素子コンタクト開口部１３Ｂを形成する。同時に、周辺回路領域には第１周辺コンタクトプラグ８Ａに接続する第２周辺コンタクト開口部１３Ａを形成する。
【００５１】
（図１１）
セル領域及び周辺回路領域に形成した開口部の内面を被覆するように、第１絶縁膜１４を形成する。記憶素子コンタクト開口部の側壁に形成された第１絶縁膜１４は、後で形成する記憶素子コンタクトプラグとビット配線との短絡を防止するための機能を有する。同時に、第１絶縁膜１４は絶縁破壊によってアンチフューズを導通状態に変化させるためのフューズ絶縁膜として機能する。本実施例では、第１絶縁膜１４の材料にはＣＶＤ法で形成したシリコン酸化膜を用いる。膜厚は５〜１０ｎｍ程度に設定される。第１絶縁膜１４の材料はこれに限定されず、シリコン窒化膜などの絶縁膜を用いてもよい。
【００５２】
（図１２）
第２周辺コンタクト開口部１３Ａを覆うように、周辺コンタクトプラグ保護マスク１５をフォトレジスト膜で形成する。セル領域には周辺コンタクトプラグ保護マスクは形成されない。
【００５３】
（図１３）
第１絶縁膜１４のエッチバックを行い、記憶素子コンタクト開口部内に第１サイドウォール絶縁膜１４Ｓを形成する。記憶素子コンタクト開口部の底部では、ドレイン側セルコンタクトプラグの上面が露出する。エッチバック後に周辺コンタクトプラグ保護マスク１５は除去する。
【００５４】
（図１４）
コンタクトプラグ第２導電膜１６を形成する。材料は、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タングステン膜（Ｗ）を順次形成した。
【００５５】
（図１５）
ＣＭＰ法を用いて、コンタクトプラグ第２導電膜１６の上面を研磨して、記憶素子コンタクト開口部内に記憶素子コンタクトプラグ１８を、第２周辺コンタクト開口部に第２周辺コンタクトプラグ１７（周辺第２コンタクトプラグ）を形成する。なお、本発明では記憶素子コンタクトプラグ１８もセル第１コンタクトプラグであるセルコンタクトプラグ８Ｂに接続されることから、セル第２コンタクトプラグと呼ぶ。
【００５６】
（図１６）
第４層間膜１９をシリコン酸化膜で形成する。セル領域において、第４層間膜１９を貫いて、記憶素子コンタクトプラグ上を開口するキャパシタホールを形成する。キャパシタホールの内壁を覆い、底部で記憶素子コンタクトプラグと接続するキャパシタ下部電極２１を形成する。キャパシタ下部電極の材料には窒化チタン膜を例示できる。
【００５７】
キャパシタ下部電極２１の表面を覆うように容量絶縁膜２２を形成する。容量絶縁膜２２の材料としては、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜や、その積層膜を用いることができる。
【００５８】
容量絶縁膜２２の表面を覆うようにキャパシタ上部電極２３を形成する。キャパシタ上部電極２３の材料には窒化チタン膜を例示できる。キャパシタ上部電極２３は、セル領域のキャパシタ２０上を覆うようにパターニングされる。本実施例ではシリンダー型のキャパシタ２０を形成したが、クラウン型やピラー型の電極を有するキャパシタを形成してもよい。その後、第５層間膜２４をシリコン酸化膜で形成する。
【００５９】
（図１７）
周辺回路領域の第１配線１１、周辺拡散層５Ａ、第２周辺コンタクトプラグ１７にそれぞれ接続する上部配線コンタクトプラグ２５をタングステン等で形成する。アンチフューズの形成領域においては、第５層間膜２４、第４層間膜１９を貫いて第２周辺コンタクトプラグ１７に接続する上部配線コンタクトプラグ２５ａ（上部配線第１コンタクトプラグ）と、第５層間膜２４、第４層間膜１９、第３層間膜１２、第２層間膜９、第１層間膜７を貫いて周辺拡散層５Ａに接続する上部配線コンタクトプラグ２５ｂ（上部配線第２コンタクトプラグ）が形成される。なお、周辺拡散層５Ａとの接続は、周辺拡散層５Ａ上に第１周辺コンタクトプラグ、第１配線コンタクトプラグ、第１配線を形成してパッドとし、そこに上部配線コンタクトプラグ２５ｂを接続するようにしても良い。
【００６０】
各上部配線コンタクトプラグ２５と接続する上部配線２８を形成する。上部配線２８は、チタン上に窒化チタンを積層した上部配線バリア層２６と、アルミニウム（Ａｌ）等の上部配線主配線層２７から成る。上部配線コンタクトプラグ２５ａと接続するものを上部配線２８ａ（上部第１配線），上部配線コンタクトプラグ２５ｂと接続するものを上部配線２８ｂ（上部第２配線）と呼ぶ。
【００６１】
なお、図示していないが、メモリセル領域においても第５層間膜２４を貫通してキャパシタ２０の上部電極２３に接続する上部配線コンタクトプラグと上部配線を形成する。この後、必要に応じて、さらに上層の配線層や表面の保護膜等を形成してもよい。
【００６２】
以上を経て、ＤＲＡＭのメモリセルと、周辺回路領域に配置したアンチフューズＡＦが形成される。
【００６３】
本実施例では、図１７（ａ）の破線で囲んだ部分に、メモリセルのセルコンタクトプラグ８Ｂと同層に形成した第１周辺コンタクトプラグ８Ａを一方の電極とし、メモリセルの記憶素子コンタクトプラグ１８と同層に形成した第２周辺コンタクトプラグ１７を他方の電極としたアンチフューズＡＦが形成される。
【００６４】
アンチフューズＡＦには、上部配線２８ａ、２８ｂの一方を所定の電位（例えば接地電位）に固定して、他方に破壊耐圧以上の大電圧を印加することで、フューズ絶縁膜（第１絶縁膜１４）の絶縁破壊を起こすことができる。これによりアンチフューズＡＦの導通状態を変更できる。
【００６５】
本実施例では、アンチフューズＡＦ形成のために追加する工程をできるだけ抑制して、アンチフューズＡＦを備えたＤＲＡＭを製造することができる。
【００６６】
また、本実施例では、アンチフューズＡＦはコンタクトプラグを電極として用いるので、周辺回路領域に単独で形成する場合でも、加工が容易である。また、メモリセル領域にクラウン型のキャパシタを配置する場合でも、メモリセル領域を囲むように設けるガードリング等のスペースをアンチフューズＡＦ周辺には必要としないので、少ない占有面積でアンチフューズを配置できる。
【００６７】
このように、本発明では、アンチフューズを構成する上下の電極がいずれも金属膜で形成されているので、導通状態での抵抗値のばらつきを抑制することができる。
【００６８】
なお、本実施例では、アンチフューズの電極として用いる第１及び第２周辺コンタクトプラグを共に同じ金属材料の積層体で形成したが、これらのコンタクトプラグを別々の金属材料で形成してもよい。
【００６９】
［実施例２］
図１８〜２２は実施例２に係る製造方法を説明するための工程断面図である。本実施例２では、アンチフューズの絶縁破壊特性を向上させる方法を開示する。
【００７０】
（図１８）
実施例１の図１０の工程までは、同じ工程を経る。次に、第２絶縁膜として１０〜１５ｎｍの膜厚のシリコン窒化膜を形成し、エッチバックを行って、記憶素子コンタクト開口部１３Ｂ及び第２周辺コンタクト開口部１３Ａ内に第２サイドウォール絶縁膜３０を形成する。
【００７１】
（図１９）
記憶素子コンタクト開口部及び第２周辺コンタクト開口部内を覆うように、第１絶縁膜１４を形成する。材料にはシリコン酸化膜を用い、膜厚は４〜８ｎｍ程度に形成する。
【００７２】
（図２０）
実施例１の図１２工程と同様の方法で、第２周辺コンタクト開口部を覆うように、周辺コンタクトプラグ保護マスク１５を形成する。
【００７３】
（図２１）
希釈したフッ酸（ＨＦ）を含む薬液を用いて、マスク１５で保護されていない部分の第１絶縁膜１４を湿式エッチングで除去する。湿式エッチング後に周辺コンタクトプラグ保護マスク１５を除去する。第１絶縁膜１４の除去は等方性エッチングであれば良く、等方性ドライエッチングでも良い。なお、湿式エッチングに際して第３層間膜１２が余りエッチングされないように、エッチング時間を調整して行う。第２周辺コンタクト開口部内には第１絶縁膜１４ａが残存して、フューズ絶縁膜として機能する。
【００７４】
（図２２）
実施例１の図１４、１５工程と同様の方法で、コンタクトプラグ第２導電膜１６を形成した後、ＣＭＰ法を用いて、研磨して、記憶素子コンタクト開口部内に記憶素子コンタクトプラグ１８を、第２周辺コンタクト開口部に第２周辺コンタクトプラグ１７を形成する。なお、図２２では、第１絶縁膜１４ａが第２絶縁膜及び第３層間膜１２上に残存する構成を示しているが、ＣＭＰ法による研磨の際に第３層間膜１２上の第１絶縁膜１４ａが除去され、第２周辺コンタクトプラグ１７の側壁のみに残存するようにしても良い。
【００７５】
この後は、実施例１の図１６以降の工程と同じ工程を経る。
【００７６】
本実施例２では、メモリセル領域での記憶素子コンタクトプラグとビット配線間の短絡防止の機能は、第２サイドウォール絶縁膜３０により得られる。このため、アンチフューズの絶縁破壊特性に適した材料及び膜厚にフューズ絶縁膜（第１絶縁膜１４）を独立して設定することができる。
【００７７】
本実施例では実施例１に比較して製造工程は少し増加するが、従来のキャパシタ構造のアンチフューズを周辺回路領域に単独で精度よく形成する場合に比べると、大幅に少ない製造工程で形成することができる。また、メモリセル領域にクラウン型のキャパシタを配置する場合でも、メモリセル領域を囲むように設けるガードリング等のスペースを必要としないので、少ない占有面積でアンチフューズを配置できる。
【００７８】
（実施例３）
実施例３では、異なる構造のアンチフューズの形成方法を開示する。図２３〜２９は実施例３を説明するための図である。
【００７９】
（図２３）
実施例１の図６工程までは、実施例１と同じ工程を経る。実施例１の図７工程において、第１配線コンタクトプラグ１０を、同時に第１周辺コンタクトプラグ８Ａ上にも形成する。周辺コンタクトプラグ上に形成されたプラグを、周辺第１配線コンタクトプラグ１０Ａと呼ぶ。周辺第１配線コンタクトプラグ１０Ａは、第１周辺コンタクトプラグ８Ａ（周辺第１コンタクトプラグ）に接続されることから、「周辺第２コンタクトプラグ」と称することができる。
【００８０】
（図２４）
次に、全面に第１絶縁膜１４を形成する。材料はシリコン酸化膜で、膜厚は４〜８ｎｍを用いた。
【００８１】
（図２５）
フォトレジスト膜を用い、周辺第１配線コンタクトプラグ１０Ａ上の領域を覆うように、周辺コンタクトプラグ保護マスク３２を形成する。
【００８２】
（図２６）
希釈したフッ酸を含む薬液を用いて、周辺コンタクトプラグ保護マスクで覆われていない部分の第１絶縁膜１４を湿式エッチングで除去する。ドライエッチングを用いて除去を行っても良い。セル領域では、第１配線コンタクトプラグ１０の上面が露出する。エッチング後に周辺コンタクトプラグ保護マスク３２を除去する。
【００８３】
周辺第１配線コンタクトプラグ１０Ａ上に残存した第１絶縁膜１４ａは、フューズ絶縁膜として機能する。
【００８４】
（図２７，２８）
第１配線材を形成する。材料には窒化タングステン（ＷＮ）上にタングステンを積層した膜を用いた。
【００８５】
第１配線材をパターニングして第１配線１１を形成する。セル領域では、第１配線は第１配線コンタクトプラグ１０に接続してビット配線として機能する。
【００８６】
同時に、周辺回路領域で第１配線材のパターニングを行い、フューズ第１配線１１Ａ（周辺第１配線）を形成する。上面図を図２７に、断面図を図２８に示す。
【００８７】
周辺第１配線コンタクトプラグ１０Ａ上では、第１絶縁膜１４ａ（フューズ絶縁膜）を介してフューズ第１配線１１Ａが対向し、アンチフューズＡＦが構成される。
【００８８】
（図２９）
実施例１の図１０〜１５における各図（ｂ）と同様に第３層間膜１２を形成した後、セル領域に記憶素子コンタクトプラグ１８を形成する。周辺回路領域では開口部を形成しない。
【００８９】
第４層間膜１９形成後、セル領域に、図１６（ｂ）に示すように、シリンダホールを開口し、キャパシタ下部電極２１、キャパシタ絶縁膜２２、キャパシタ上部電極２３を順次形成してキャパシタ２０を形成する。さらに、第５層間膜２４を形成する。
【００９０】
周辺回路領域では、図２９に示すように、第５層間膜２４上面から、第１配線１１、周辺拡散層５Ａに接続する上部配線コンタクトプラグ２５を形成する。フューズ第１配線１１Ａと接続する上部配線コンタクトプラグ２５ａ，周辺拡散層５Ａと接続する上部配線コンタクトプラグ２５ｂが形成される。
【００９１】
上部配線コンタクトプラグ２５に接続する上部配線２８を形成する。上部配線コンタクトプラグ２５ａに接続される上部配線２８ａ，上部配線コンタクトプラグ２５ｂに接続される上部配線２８ｂが形成される。
【００９２】
アンチフューズ電極の一方は、上部配線２８ａを介して引き出される。
【００９３】
本実施例では、図２９の破線で囲んだ部分に、メモリセルの第１配線コンタクトプラグ１０と同時に形成した周辺第１配線コンタクトプラグ１０Ａを一方の電極とし、メモリセルのビット配線（第１配線１１）と同時に形成したフューズ第１配線１１Ａを他方の電極としたアンチフューズＡＦが形成される。
【００９４】
アンチフューズＡＦには、上部配線２８ａ、２８ｂの一方を所定の電位（例えば接地電位）に固定して他方に大電圧を印加することで、フューズ絶縁膜（第１絶縁膜１４ａ）の絶縁破壊を起こすことができる。これによりアンチフューズの導通状態を変更できる。
【００９５】
本実施例では、アンチフューズ形成のために追加する工程をできるだけ抑制して、アンチフューズを備えた半導体装置を製造することができる。
【００９６】
本実施例では、アンチフューズはコンタクトプラグ及びビット配線と同じ配線層を電極として用いるので、周辺回路領域に単独で形成する場合でも、加工が容易である。
【００９７】
本発明では、アンチフューズの電極が金属材料で形成されているので、導通状態での抵抗値のばらつきを抑制することができる。
【００９８】
以上の説明では、記憶素子としてキャパシタを備えたＤＲＡＭを形成する場合に本発明を適用した。
【００９９】
本発明は、ＤＲＡＭの製造には限定されず、記憶素子の選択デバイスとしてＭＯＳトランジスタを備え、ＭＯＳトランジスタのソース／ドレイン電極に接続するコンタクトプラグを備えている場合に適用してアンチフューズを形成できる。
【０１００】
すなわち記憶素子はＤＲＡＭのキャパシタには限定されず、先に説明した実施例のキャパシタ下部電極よりも下の構造が同等のメモリセルであれば本発明を適用できる。
【０１０１】
例えば、記憶素子としてカルコゲナイド等の相変化材料を備え、加熱によって抵抗値が変化する相変化メモリ（ＰＲＡＭ）に適用して、アンチフューズを形成することができる。この場合には記憶素子コンタクトプラグ（セル第２コンタクトプラグ）を相変化材料を加熱するためのヒータ電極として用いてメモリセルを構成し、周辺回路領域ではセル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグ、セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグをアンチフューズの電極とすればよい。また、メモリセルにおいて記憶素子に接続しているＭＯＳトランジスタの一方の拡散層とは別の他方の拡散層に接続されたコンタクトプラグ（セル第１コンタクトプラグ）に配線（例えばＧＮＤ配線）が接続されている場合には、周辺回路領域ではセル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグと、ＧＮＤ配線と同層で形成される周辺第１配線とでアンチフューズの電極を構成しても良い。
【０１０２】
また例えば、電界誘起巨大抵抗変化（ＣＥＲ：Colossal Electro-Resistance）によって、電圧の印加により抵抗値が変化する抵抗変化材料層を備えた抵抗変化メモリ（ＲｅＲＡＭ）に適用して、アンチフューズを形成することができる。この場合にも記憶素子コンタクトプラグ（セル第２コンタクトプラグ）を抵抗変化材料層に電圧を印加するための一方の電極として用いてメモリセルを構成し、周辺回路領域ではセル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグ、セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグをアンチフューズの電極とすればよい。
【０１０３】
また、実施例１，２では、周辺回路領域においてセル領域の記憶素子コンタクトプラグと同層に形成されるコンタクトプラグを周辺第２コンタクトプラグとしてアンチフューズの一方の電極に使用したが、実施例３に示したセル第１配線コンタクトプラグと同層に形成される周辺第１配線コンタクトプラグをアンチフューズの一方の電極に使用し、下方に位置する第１周辺コンタクトプラグとの間に第１絶縁膜を設けてアンチフューズを構成しても良い。この場合には、周辺第１配線コンタクトプラグがアンチフューズ用の周辺第２コンタクトプラグに対応し、第１周辺コンタクトプラグがアンチフューズ用の周辺第１コンタクトプラグに対応する。
【０１０４】
本発明では、第１の実施形態に関連して、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグに接続するセル第２コンタクトプラグを形成する工程と、
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、
前記セル第２コンタクトプラグと同層に前記周辺第１コンタクトプラグ直上に周辺第２コンタクトプラグを金属材料を用いて形成する工程と、
を備え、
前記セル第１コンタクトプラグを埋め込むためのセル第１コンタクト開口部と前記周辺第１コンタクトプラグを埋め込むための周辺第１コンタクト開口部を同時に形成し、
前記セル第２コンタクトプラグを埋め込むためのセル第２コンタクト開口部と前記周辺第２コンタクトプラグを埋め込むための周辺第２コンタクト開口部を同時に形成し、
前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部を形成した後、第１絶縁膜を形成し、
前記周辺第２コンタクト開口部をマスクで保護した後、少なくとも前記セル第２コンタクト開口部底面の前記第１絶縁膜を除去し、
前記周辺第２コンタクト開口部を保護する前記マスクを除去した後、前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部内に前記セル第２コンタクトプラグ及び前記周辺第２コンタクトプラグを同時又はそれぞれ別に埋め込み形成する工程を含み、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグをアンチフューズの電極とし、前記第１絶縁膜をフューズ絶縁膜とするアンチフューズを形成する半導体装置の製造方法が提供される。
【０１０５】
また、第２の実施形態に関連して、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグの少なくとも１つに接続するセル第２コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグ又はセル第２コンタクトプラグ上に接続されるセル第１配線を形成する工程と
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、前記セル第２コンタクトプラグと同層に周辺第２コンタクトプラグを金属材料を用いて形成する工程のいずれか一方又は両方の工程と、
前記セル第１配線を形成する前に、前記周辺第１コンタクトプラグ又は周辺第２コンタクトプラグの上面を少なくとも覆うフューズ絶縁膜となる第１絶縁膜を形成する工程と、
前記セル第１配線と同時に周辺第１配線を形成する工程と、を備え、
前記第１絶縁膜上に前記周辺第１配線を形成することで、前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグのいずれか一方と前記周辺第１配線をアンチフューズの電極とする半導体装置の製造方法が提供される。
【符号の説明】
【０１０６】
１ 半導体基板
２ 素子分離膜
３ ゲート絶縁膜
４ ゲート電極
４Ａ セルゲート電極
４Ｂ セルダミー電極
４ａ ゲート導電膜
４ｂ ゲート保護膜
５Ａ 周辺拡散層
５Ｂ セル拡散層
６ ゲートサイドウォール
７ 第１層間膜
８Ａ 第１周辺コンタクトプラグ（周辺第１コンタクトプラグ）
８Ｂ セルコンタクトプラグ（セル第１コンタクトプラグ）
９ 第２層間膜
１０ 第１配線コンタクトプラグ（セル第２コンタクトプラグ）
１０Ａ 周辺第１配線コンタクトプラグ（周辺第２コンタクトプラグ）
１１ 第１配線
１１Ａ フューズ第１配線（周辺第１配線）
１２ 第３層間膜
１３Ａ 第２周辺コンタクト開口部
１３Ｂ 記憶素子コンタクト開口部
１４ 第１絶縁膜（フューズ絶縁膜）
１４Ｓ 第１サイドウォール絶縁膜
１５ 周辺コンタクトプラグ保護マスク
１６ コンタクトプラグ第２導電膜
１７ 第２周辺コンタクトプラグ（周辺第２コンタクトプラグ）
１８ 記憶素子コンタクトプラグ（セル第２コンタクトプラグ）
１９ 第４層間膜
２０ キャパシタ
２１ キャパシタ下部電極
２２ 容量絶縁膜
２３ キャパシタ上部電極
２４ 第５層間膜
２５ 上部配線コンタクトプラグ
２５ａ 上部配線第１コンタクトプラグ
２５ｂ 上部配線第２コンタクトプラグ
２６ 上部配線バリア膜
２７ 上部配線主配線層
２８ 上部配線
３０ 第２サイドウォール絶縁膜
３２ 周辺コンタクトプラグ保護マスク
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグとを有し、
前記周辺回路領域は、前記セル第１コンタクトプラグ及び前記セル第２コンタクトプラグとそれぞれ同層に形成される周辺第１コンタクトプラグ及び周辺第２コンタクトプラグを有し、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極を構成する前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグが金属材料で構成される半導体装置。
【請求項２】
前記セル第２コンタクトプラグは、
前記セル領域に配置されたセル第１配線と前記セル第１コンタクトプラグとを接続するセル第１配線コンタクトプラグと、
前記セル領域に配置された記憶素子と前記セル第１コンタクトプラグとを接続する記憶素子コンタクトプラグ、
を含み、
前記周辺第２コンタクトプラグが、前記セル第１配線コンタクトプラグと前記記憶素子コンタクトプラグのいずれか一方と同層に形成されたものである請求項１に記載の半導体装置。
【請求項３】
前記周辺第２コンタクトプラグが、前記記憶素子コンタクトプラグと同層に形成されたものである請求項２に記載の半導体装置。
【請求項４】
前記記憶素子コンタクトプラグ側壁に前記第１絶縁膜で形成される第１サイドウォール絶縁膜を有し、前記周辺第２コンタクトプラグの底面から側面に前記第１絶縁膜が延在している請求項３に記載の半導体装置。
【請求項５】
前記記憶素子コンタクトプラグは、その側壁に前記第１絶縁膜と異なる第２絶縁膜で形成される第２サイドウォール絶縁膜を有し、
前記周辺第２コンタクトプラグは、その側壁に前記第２絶縁膜で形成される第２サイドウォール絶縁膜と、該第２サイドウォール絶縁膜と前記周辺第２コンタクトプラグとの間に、前記周辺第２コンタクトプラグの底面から延在する前記第１絶縁膜を有する請求項３に記載の半導体装置。
【請求項６】
前記周辺第２コンタクトプラグが、前記セル第１配線コンタクトプラグと同層に形成されたものである請求項２に記載の半導体装置。
【請求項７】
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグと、前記セル第１コンタクトプラグ又はセル第２コンタクトプラグに接続されるセル第１配線を有し、
前記周辺回路領域は、前記セル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグと、前記セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグの一方又は両方と、前記セル第１配線と同層に形成される周辺第１配線とを有し、
前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグと前記周辺第１配線とがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極が金属材料で構成される半導体装置。
【請求項８】
前記周辺第１配線は、前記第１絶縁膜を介して対向する前記周辺第１又は第２コンタクトプラグの直上から離間される位置まで延在している請求項７に記載の半導体装置。
【請求項９】
前記セル第１配線は、前記ソース及びドレイン拡散層の一方に、前記セル第１コンタクトプラグと前記セル第２コンタクトプラグであるセル第１配線コンタクトプラグとを介して電気的に接続され、
前記メモリセルの記憶素子は、前記ソース及びドレイン拡散層の他方に、前記セル第１コンタクトプラグと前記セル第２コンタクトプラグである記憶素子コンタクトプラグとを介して電気的に接続され、
前記周辺第１配線が、前記セル第１配線コンタクトプラグと同層に形成された周辺第２コンタクトプラグと共に前記アンチフューズの電極を構成する請求項７又は８に記載の半導体装置。
【請求項１０】
前記周辺第１コンタクトプラグが、周辺回路領域の半導体基板に形成される周辺拡散層に接続される請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記アンチフューズの前記第１絶縁膜上の電極に接続される上部配線第１コンタクトプラグと、
前記周辺第１コンタクトプラグが接続される周辺拡散層に接続される上部配線第２コンタクトプラグと、
前記上部配線第１及び第２コンタクトプラグ上にそれぞれ接続される周辺上部第１配線及び周辺第２配線を有し、
前記アンチフューズは、前記周辺上部第１配線及び前記周辺上部第２配線のいずれか一方に所定電圧を、他方に前記所定電圧を超える破壊耐圧以上の電圧を印加することで、前記第１絶縁膜を絶縁破壊し、前記アンチフューズを導通状態に変更可能とされる請求項１０に記載の半導体装置。
【請求項１２】
前記メモリセルの記憶素子が、下部電極と上部電極とこれら両電極に挟まれた絶縁膜を備えるキャパシタである請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記半導体装置は、ビット配線となるセル第１配線を有し、前記ＭＯＳトランジスタのゲート電極をワード配線とし、該ビット配線とワード配線の交点付近に前記キャパシタを有するメモリセルをアレイ状に配置したＤＲＡＭである請求項１２に記載の半導体装置。
【請求項１４】
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグに接続するセル第２コンタクトプラグを形成する工程と、
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、
前記セル第２コンタクトプラグと同層に前記周辺第１コンタクトプラグ直上に周辺第２コンタクトプラグを金属材料を用いて形成する工程と、
を備え、
前記セル第１コンタクトプラグを埋め込むためのセル第１コンタクト開口部と前記周辺第１コンタクトプラグを埋め込むための周辺第１コンタクト開口部を同時に形成し、
前記セル第２コンタクトプラグを埋め込むためのセル第２コンタクト開口部と前記周辺第２コンタクトプラグを埋め込むための周辺第２コンタクト開口部を同時に形成し、
前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部を形成した後、第１絶縁膜を形成し、
前記周辺第２コンタクト開口部をマスクで保護した後、少なくとも前記セル第２コンタクト開口部底面の前記第１絶縁膜を除去し、
前記周辺第２コンタクト開口部を保護する前記マスクを除去した後、前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部内に前記セル第２コンタクトプラグ及び前記周辺第２コンタクトプラグを同時又はそれぞれ別に埋め込み形成する工程を含み、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグをアンチフューズの電極とし、前記第１絶縁膜をフューズ絶縁膜とするアンチフューズを形成する半導体装置の製造方法。
【請求項１５】
前記セル第２コンタクトプラグとして、
前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１配線と前記セル第１コンタクトプラグとを接続するセル第１配線コンタクトプラグと、
前記ＭＯＳトランジスタのソース及びドレイン拡散層の他方に接続される記憶素子と前記セル第１コンタクトプラグとを電気的に接続する記憶素子コンタクトプラグ、
をそれぞれ形成し、
前記周辺第２コンタクトプラグを、前記セル第１配線コンタクトプラグと前記記憶素子コンタクトプラグのいずれか一方と同層に形成する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記周辺第２コンタクトプラグは前記記憶素子コンタクトプラグと同層に形成されたものであり、前記第１絶縁膜の除去をドライエッチングにより実施し、前記記憶素子コンタクトプラグを埋め込む前記第２コンタクト開口部側壁に前記第１絶縁膜を第１サイドウォール絶縁膜として残す請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記周辺第２コンタクトプラグは前記記憶素子コンタクトプラグと同層に形成されたものであり、
前記セル第２コンタクト開口部及び周辺第２コンタクト開口部を形成した後であって、前記第１絶縁膜を成膜する前に、前記第１絶縁膜とは異なる第２絶縁膜で前記セル第２コンタクト開口部及び周辺第２コンタクト開口部の側壁に第２サイドウォール絶縁膜を形成する工程をさらに有し、
前記第１絶縁膜の除去を等方性エッチングにより実施して前記セル第２コンタクト開口部内の前記第１絶縁膜を除去し、前記第２サイドウォール絶縁膜を前記第２コンタクト開口部内に残存させる請求項１５に記載の半導体装置の製造方法。
【請求項１８】
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグの少なくとも１つに接続するセル第２コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグ又はセル第２コンタクトプラグ上に接続されるセル第１配線を形成する工程と
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、前記セル第２コンタクトプラグと同層に周辺第２コンタクトプラグを金属材料を用いて形成する工程のいずれか一方又は両方の工程と、
前記セル第１配線を形成する前に、前記周辺第１コンタクトプラグ又は周辺第２コンタクトプラグの上面を少なくとも覆うフューズ絶縁膜となる第１絶縁膜を形成する工程と、
前記セル第１配線と同時に周辺第１配線を形成する工程と、を備え、
前記第１絶縁膜上に前記周辺第１配線を形成することで、前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグのいずれか一方と前記周辺第１配線をアンチフューズの電極とする半導体装置の製造方法。
【請求項１９】
前記セル第２コンタクトプラグを形成する工程は、
前記ソース及びドレイン拡散層の一方に接続するセル第１コンタクトプラグと接続するセル第１配線コンタクトプラグを形成する工程と、
前記ソース及びドレイン拡散層の他方に接続するセル第１コンタクトプラグと接続する記憶素子コンタクトプラグを形成する工程、
を含み、
前記周辺第２コンタクトプラグを前記セル第１配線コンタクトプラグと同層に形成し、
前記第１絶縁膜を前記周辺第２コンタクトプラグの上面を覆うように形成し、
前記セル第１配線と前記周辺第１配線を同時に形成する際に、前記セル第１配線を前記セル第１配線コンタクトプラグと接続するように配置し、前記周辺第１配線を前記第１絶縁膜を介して前記第２コンタクトプラグの上面と対向するように配置する、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記記憶素子コンタクトプラグに接続する記憶素子を形成する工程をさらに有する請求項１５〜１７、１９のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグとを有し、
前記周辺回路領域は、前記セル第１コンタクトプラグ及び前記セル第２コンタクトプラグとそれぞれ同層に形成される周辺第１コンタクトプラグ及び周辺第２コンタクトプラグを有し、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極を構成する前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグが金属材料で構成される半導体装置。
【請求項２】
前記セル第２コンタクトプラグは、
前記セル領域に配置されたセル第１配線と前記セル第１コンタクトプラグとを接続するセル第１配線コンタクトプラグと、
前記セル領域に配置された記憶素子と前記セル第１コンタクトプラグとを接続する記憶素子コンタクトプラグ、
を含み、
前記周辺第２コンタクトプラグが、前記セル第１配線コンタクトプラグと前記記憶素子コンタクトプラグのいずれか一方と同層に形成されたものである請求項１に記載の半導体装置。
【請求項３】
前記周辺第２コンタクトプラグが、前記記憶素子コンタクトプラグと同層に形成されたものである請求項２に記載の半導体装置。
【請求項４】
前記記憶素子コンタクトプラグ側壁に前記第１絶縁膜で形成される第１サイドウォール絶縁膜を有し、前記周辺第２コンタクトプラグの底面から側面に前記第１絶縁膜が延在している請求項３に記載の半導体装置。
【請求項５】
前記記憶素子コンタクトプラグは、その側壁に前記第１絶縁膜と異なる第２絶縁膜で形成される第２サイドウォール絶縁膜を有し、
前記周辺第２コンタクトプラグは、その側壁に前記第２絶縁膜で形成される第２サイドウォール絶縁膜と、該第２サイドウォール絶縁膜と前記周辺第２コンタクトプラグとの間に、前記周辺第２コンタクトプラグの底面から延在する前記第１絶縁膜を有する請求項３に記載の半導体装置。
【請求項６】
前記周辺第２コンタクトプラグが、前記セル第１配線コンタクトプラグと同層に形成されたものである請求項２に記載の半導体装置。
【請求項７】
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグと、前記セル第１コンタクトプラグ又はセル第２コンタクトプラグに接続されるセル第１配線を有し、
前記周辺回路領域は、前記セル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグと、前記セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグの一方又は両方と、前記セル第１配線と同層に形成される周辺第１配線とを有し、
前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグと前記周辺第１配線とがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極が金属材料で構成される半導体装置。
【請求項８】
前記周辺第１配線は、前記第１絶縁膜を介して対向する前記周辺第１又は第２コンタクトプラグの直上から離間される位置まで延在している請求項７に記載の半導体装置。
【請求項９】
前記セル第１配線は、前記ソース及びドレイン拡散層の一方に、前記セル第１コンタクトプラグと前記セル第２コンタクトプラグであるセル第１配線コンタクトプラグとを介して電気的に接続され、
前記メモリセルの記憶素子は、前記ソース及びドレイン拡散層の他方に、前記セル第１コンタクトプラグと前記セル第２コンタクトプラグである記憶素子コンタクトプラグとを介して電気的に接続され、
前記周辺第１配線が、前記セル第１配線コンタクトプラグと同層に形成された周辺第２コンタクトプラグと共に前記アンチフューズの電極を構成する請求項７又は８に記載の半導体装置。
【請求項１０】
前記周辺第１コンタクトプラグが、周辺回路領域の半導体基板に形成される周辺拡散層に接続される請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記アンチフューズの前記第１絶縁膜上の電極に接続される上部配線第１コンタクトプラグと、
前記周辺第１コンタクトプラグが接続される周辺拡散層に接続される上部配線第２コンタクトプラグと、
前記上部配線第１及び第２コンタクトプラグ上にそれぞれ接続される周辺上部第１配線及び周辺第２配線を有し、
前記アンチフューズは、前記周辺上部第１配線及び前記周辺上部第２配線のいずれか一方に所定電圧を、他方に前記所定電圧を超える破壊耐圧以上の電圧を印加することで、前記第１絶縁膜を絶縁破壊し、前記アンチフューズを導通状態に変更可能とされる請求項１０に記載の半導体装置。
【請求項１２】
前記メモリセルの記憶素子が、下部電極と上部電極とこれら両電極に挟まれた絶縁膜を備えるキャパシタである請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記半導体装置は、ビット配線となるセル第１配線を有し、前記ＭＯＳトランジスタのゲート電極をワード配線とし、該ビット配線とワード配線の交点付近に前記キャパシタを有するメモリセルをアレイ状に配置したＤＲＡＭである請求項１２に記載の半導体装置。
【請求項１４】
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグに接続するセル第２コンタクトプラグを形成する工程と、
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、
前記セル第２コンタクトプラグと同層に前記周辺第１コンタクトプラグ直上に周辺第２コンタクトプラグを金属材料を用いて形成する工程と、
を備え、
前記セル第１コンタクトプラグを埋め込むためのセル第１コンタクト開口部と前記周辺第１コンタクトプラグを埋め込むための周辺第１コンタクト開口部を同時に形成し、
前記セル第２コンタクトプラグを埋め込むためのセル第２コンタクト開口部と前記周辺第２コンタクトプラグを埋め込むための周辺第２コンタクト開口部を同時に形成し、
前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部を形成した後、第１絶縁膜を形成し、
前記周辺第２コンタクト開口部をマスクで保護した後、少なくとも前記セル第２コンタクト開口部底面の前記第１絶縁膜を除去し、
前記周辺第２コンタクト開口部を保護する前記マスクを除去した後、前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部内に前記セル第２コンタクトプラグ及び前記周辺第２コンタクトプラグを同時又はそれぞれ別に埋め込み形成する工程を含み、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグをアンチフューズの電極とし、前記第１絶縁膜をフューズ絶縁膜とするアンチフューズを形成する半導体装置の製造方法。
【請求項１５】
前記セル第２コンタクトプラグとして、
前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１配線と前記セル第１コンタクトプラグとを接続するセル第１配線コンタクトプラグと、
前記ＭＯＳトランジスタのソース及びドレイン拡散層の他方に接続される記憶素子と前記セル第１コンタクトプラグとを電気的に接続する記憶素子コンタクトプラグ、
をそれぞれ形成し、
前記周辺第２コンタクトプラグを、前記セル第１配線コンタクトプラグと前記記憶素子コンタクトプラグのいずれか一方と同層に形成する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記周辺第２コンタクトプラグは前記記憶素子コンタクトプラグと同層に形成されたものであり、前記第１絶縁膜の除去をドライエッチングにより実施し、前記記憶素子コンタクトプラグを埋め込む前記第２コンタクト開口部側壁に前記第１絶縁膜を第１サイドウォール絶縁膜として残す請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記周辺第２コンタクトプラグは前記記憶素子コンタクトプラグと同層に形成されたものであり、
前記セル第２コンタクト開口部及び周辺第２コンタクト開口部を形成した後であって、前記第１絶縁膜を成膜する前に、前記第１絶縁膜とは異なる第２絶縁膜で前記セル第２コンタクト開口部及び周辺第２コンタクト開口部の側壁に第２サイドウォール絶縁膜を形成する工程をさらに有し、
前記第１絶縁膜の除去を等方性エッチングにより実施して前記セル第２コンタクト開口部内の前記第１絶縁膜を除去し、前記第２サイドウォール絶縁膜を前記第２コンタクト開口部内に残存させる請求項１５に記載の半導体装置の製造方法。
【請求項１８】
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグの少なくとも１つに接続するセル第２コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグ又はセル第２コンタクトプラグ上に接続されるセル第１配線を形成する工程と
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、前記セル第２コンタクトプラグと同層に周辺第２コンタクトプラグを金属材料を用いて形成する工程のいずれか一方又は両方の工程と、
前記セル第１配線を形成する前に、前記周辺第１コンタクトプラグ又は周辺第２コンタクトプラグの上面を少なくとも覆うフューズ絶縁膜となる第１絶縁膜を形成する工程と、
前記セル第１配線と同時に周辺第１配線を形成する工程と、を備え、
前記第１絶縁膜上に前記周辺第１配線を形成することで、前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグのいずれか一方と前記周辺第１配線をアンチフューズの電極とする半導体装置の製造方法。
【請求項１９】
前記セル第２コンタクトプラグを形成する工程は、
前記ソース及びドレイン拡散層の一方に接続するセル第１コンタクトプラグと接続するセル第１配線コンタクトプラグを形成する工程と、
前記ソース及びドレイン拡散層の他方に接続するセル第１コンタクトプラグと接続する記憶素子コンタクトプラグを形成する工程、
を含み、
前記周辺第２コンタクトプラグを前記セル第１配線コンタクトプラグと同層に形成し、
前記第１絶縁膜を前記周辺第２コンタクトプラグの上面を覆うように形成し、
前記セル第１配線と前記周辺第１配線を同時に形成する際に、前記セル第１配線を前記セル第１配線コンタクトプラグと接続するように配置し、前記周辺第１配線を前記第１絶縁膜を介して前記第２コンタクトプラグの上面と対向するように配置する、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記記憶素子コンタクトプラグに接続する記憶素子を形成する工程をさらに有する請求項１５〜１７、１９のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−６４８５８（Ｐ２０１２−６４８５８Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０９２７２（Ｐ２０１０−２０９２７２）
【出願日】平成２２年９月１７日（２０１０．９．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１７日（２０１０．９．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]