半導体集積回路及びそのレイアウト方法
【課題】短時間でレイアウト構成を行うことができる半導体集積回路及びそのレイアウト方法を提供すること。
【解決手段】本発明の一態様である半導体集積回路１００は、出力回路１１、信号分岐用セル１２、マスタ回路１３及びチェッカ回路１４を有する。出力回路１１は、出力信号を出力する。信号分岐用セル１２は、出力信号を分岐した第１及び第２の出力信号を出力する。第１及び第２の出力信号に分岐される前の出力信号が伝搬する共通線部である第１の配線１６の長さは、制約値Ｘ以下である。マスタ回路１３は、第１の出力信号を受ける。チェッカ回路１４は、第２の出力信号を受け、マスタ回路１３と冗長構成回路を構成する。
【解決手段】本発明の一態様である半導体集積回路１００は、出力回路１１、信号分岐用セル１２、マスタ回路１３及びチェッカ回路１４を有する。出力回路１１は、出力信号を出力する。信号分岐用セル１２は、出力信号を分岐した第１及び第２の出力信号を出力する。第１及び第２の出力信号に分岐される前の出力信号が伝搬する共通線部である第１の配線１６の長さは、制約値Ｘ以下である。マスタ回路１３は、第１の出力信号を受ける。チェッカ回路１４は、第２の出力信号を受け、マスタ回路１３と冗長構成回路を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及びそのレイアウト方法に関し、特に共通故障原因に着目した半導体集積回路及びそのレイアウト方法に関する。
【背景技術】
【０００２】
半導体集積回路は、障害対策などのために、通常の運用で必要なシステム以外のバックアップ用の予備システムを含む構成を有する場合がある。例として、マルチコアＣＰＵにおけるＣＰＵコアを挙げることができる。特に、自動車、航空宇宙機器及び医療機器向けのＬＳＩなどの高信頼性製品においては、バックアップは特に重要である。
【０００３】
マスタ型及びチェッカ型の冗長構成回路を有する高信頼性製品の耐故障率を大きく左右するパラメータの一つに、ＣＣＦ（共通原因故障：Common Cause Failure）がある。ＣＣＦは、冗長構成回路の共通部分の故障を指す。共通部分が故障すると、冗長構成回路を構成するマスタ回路及びチェッカ回路の両方が動作不良となってしまう。そのため、耐故障性を向上するには、ＣＣＦを最小化することが不可欠である。ＣＣＦを最小化するには、例えばｆＲＦＭＥＡ（耐故障性に関する故障モードと影響解析：Fault Robust Failure Mode and Effect Analysis）により該当箇所を検出し、該当箇所の故障率を基準値以下に抑制することが求められる。
【０００４】
図４は、マスタ型及びチェッカ型の冗長構成回路を有する半導体集積回路３００の要部のレイアウトを示すブロック図である。半導体集積回路３００は、出力回路３１、バッファＢ３１〜３３、マスタ回路３３及びチェッカ回路３４により構成される。出力回路３１の出力は、バッファＢ３１の入力と接続される。バッファＢ３１の出力は、分岐配線３５を介して、バッファＢ３２及びＢ３３の入力と接続される。バッファＢ３２の出力は、マスタ回路３３の入力と接続される。バッファＢ３３の出力は、チェッカ回路３４の入力と接続される。マスタ回路３３及びチェッカ回路３４は、冗長構成回路を構成する。ここで、出力回路３１とバッファＢ３１は近接配置され、その間の距離は無視できる程小さいものとする。
【０００５】
半導体集積回路３００では、信号を生成する出力回路３１と、バッファＢ３１及び分岐配線３５の共通線部３６が、共通部分である。ここで、共通線部３６に着目する。共通線部３６は、その長さが長いほど、故障率が増加する。そのため、ＣＣＦを低減するには、共通線部３６の長さには制約がある。この制約値Ｘは、例えばｆＲＦＭＥＡにより求めることができる。制約値Ｘは、例えば共通線部３６の長さや、バッファＢ３１〜Ｂ３３の相対位置として与えられる。制約値Ｘは、アーキテクチャ・プロセスから決まる特有の小さな値であり、設計時の要求仕様である。
【０００６】
次いで、半導体集積回路３００のレイアウト方法について説明する。図５は、半導体集積回路３００のレイアウト方法を示すフローチャートである。まず、出力回路３１、マスタ回路３３及びチェッカ回路３４を配置する（ステップＳ３１）。
【０００７】
次いで、バッファＢ３１を出力回路３１に近接して配置する。また、バッファＢ３２及びＢ３３を、バッファＢ３１に近接して配置する。そして、出力回路３１、バッファＢ３１〜Ｂ３３、マスタ回路３３及びチェッカ回路３４との間の配線を行う（ステップＳ３２）。
【０００８】
次いで、バッファＢ３１とバッファＢ３２との間の距離Ｌａと、バッファＢ３１とバッファＢ３３との間の距離Ｌｂを測定する（ステップＳ３３）。測定した距離Ｌａ及びＬｂが制約値Ｘ以下であるかを判定する（ステップＳ３４）。判定結果がＮＧであれば、バッファＢ３２及びＢ３３を移動させてＥＣＯ修正を行い、ステップＳ３３に戻る（ステップＳ３５）。判定結果がＯＫであれば、配置配線処理を終了する。これにより、半導体集積回路３００のレイアウトを得ることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−１５１５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、発明者らは、通常の半導体集積回路のレイアウトツールには、以下の問題点があることを見出した。通常の半導体集積回路のレイアウトツールは、予め規定されたＱｏＲ（Quality of Result）を満足するレイアウトを作成するように構成されている。ＱｏＲとして考慮されるのは、例えば、レイアウトルール、電力や素子数の最小化、総配線長の最短化などである。ＱｏＲを向上するためには総配線長を短くする必要があるが、ＣＣＦを少なくするためには総配線長を長くする必要がある。つまり、ＱｏＲとＣＣＦは、トレードオフの関係にある。
【００１１】
ところが、自動配置配線ツールはＱｏＲを考慮したレイアウトはできるものの、ＣＣＦを考慮したレイアウトを行うことができない。つまり、レイアウトツールは、ＱｏＲを満足するようにセルを配置する。図６は、ＱｏＲを考慮して作成された半導体集積回路４００の要部のレイアウトを示すブロック図である。半導体集積回路４００は、バッファＢ３１〜Ｂ３３の配置が、半導体集積回路３００と異なる。半導体集積回路４００のその他の構成は、半導体集積回路３００と同様であるので、説明を省略する。
【００１２】
図４に示す半導体集積回路３００は、バッファＢ３２及びＢ３３が、バッファＢ３１に近接して配置されている。よって、共通線部３６の長さは制約値Ｘ以下であり、ＣＣＦを基準値以下に抑制できる。一方、ＱｏＲを考慮した場合、レイアウトツールは、図６に示す半導体集積回路４００のように、総配線長が短くなるレイアウトを作成してしまう。その結果、共通線部３６の長さが制約値Ｘを超えてしまう。この場合、ＣＣＦを基準値以下に抑制するには、ＥＣＯ修正を行う必要がある。具体的には、図５に示すレイアウト方法のように、自動配置配線後にＣＣＦの原因となる共通部分の配線長を測定し、共通部分が制約値を満足していない場合にはＥＣＯ修正を行う。その結果、ＥＣＯ修正に要する工数が追加されてしまう。
【００１３】
また、出力回路３１は、例えばクロック源、メモリ及びＩＯ等であるが、特にメモリの出力分岐に対するＥＣＯ修正は、容易に数千箇所以上の膨大な修正箇所が生じる。そのため、実際のＥＣＯ修正には多大な工数を要する。従って、ＥＣＯ修正が不要なレイアウト方法の確立が求められている。
【課題を解決するための手段】
【００１４】
本発明の一態様である半導体集積回路は、信号を出力する出力回路と、前記信号を分岐した第１及び第２の出力信号を出力し、前記第１及び前記第２の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルと、前記第１の出力信号を受けるマスタ回路と、前記第２の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路と、を備えるものである。本発明の一態様である半導体集積回路では、共通線部の長さが所定の制約値以下であるため、ＣＣＦ制約を満たすことが既知である。そのため、ＣＣＦ制約を特に考慮せずにレイアウトを行っても、ＣＣＦ制約を満たす半導体集積回路のレイアウトを得ることができる。
【００１５】
本発明の一態様である半導体集積回路のレイアウト方法は、出力回路からの信号を分岐した第１及び第２の出力信号を出力し、前記第１及び前記第２の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルを作成し、前記出力回路、前記第１の出力信号を受けるマスタ回路及び前記第２の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路を配置し、前記信号分岐用セルを、前記出力回路と、前記マスタ回路及び前記チェッカ回路と、の間に配置するものである。本発明の一態様である半導体集積回路のレイアウト方法では、共通線部の長さが所定の制約値以下であるため、ＣＣＦ制約を満たすことが既知である。そのため、ＣＣＦ制約を特に考慮せずにレイアウトを行っても、ＣＣＦ制約を満たす半導体集積回路のレイアウトを得ることができる。
【発明の効果】
【００１６】
本発明によれば、短時間でレイアウト構成を行うことができる半導体集積回路及びそのレイアウト方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる半導体集積回路１００の要部のレイアウトを示すブロック図である。
【図２】半導体集積回路１００のレイアウト方法を示すフローチャートである。
【図３】実施の形態２にかかる半導体集積回路２００の要部のレイアウトを示すブロック図である。
【図４】マスタ型及びチェッカ型の冗長構成回路を有する半導体集積回路３００の要部のレイアウトを示すブロック図である。
【図５】半導体集積回路３００のレイアウト方法を示すフローチャートである。
【図６】ＱｏＲを考慮して作成された半導体集積回路４００の要部のレイアウトを示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１９】
実施の形態１
以下、本発明の実施の形態１にかかる半導体集積回路について説明する。図１は、実施の形態１にかかる半導体集積回路１００の要部のレイアウトを示すブロック図である。半導体集積回路１００は、出力回路１１、信号分岐用セル１２、マスタ回路１３及びチェッカ回路１４を有する。
【００２０】
出力回路１１は、信号分岐用セル１２に出力信号を出力する。図１では出力信号を１本の信号として表示しているが、出力信号は複数の信号であってもよい。
【００２１】
信号分岐用セル１２は、入力バッファＢ１１、第１の出力バッファＢ１２、第２の出力バッファＢ１３及び分岐配線１５を有する。入力バッファＢ１１の入力は、出力回路１１の出力と接続される。入力バッファＢ１１の出力は、分岐配線１５を介して、第１の出力バッファＢ１２及び第３の出力バッファＢ１３の入力と接続される。
【００２２】
分岐配線１５は、第１の配線１６、第２の配線１７及び第３の配線１８を有する。第１の配線は入力バッファＢ１１の出力と接続され、入力バッファＢ１１からの出力信号を、第２の配線１７及び第３の配線１８に伝搬させる。なお、第１の配線１６は、入力バッファＢ１１からの出力信号が分岐される前に伝搬する信号線であり、ＣＣＦ要因部となる共通線部を構成する。すなわち、共通線部である第１の配線１６の長さは、ＣＣＦの制約値Ｘを満たす長さである。なお、本実施の形態において、第２の配線１７の長さと第３の配線１８の長さとは等しい。これにより、第１の出力バッファＢ１２及び第２の出力バッファＢ１３には、同じタイミングで信号が入力される。
【００２３】
第２の配線１７は、第１の配線１６と第１の出力バッファＢ１２との間に接続され、分岐された出力信号を第１の出力バッファＢ１２に伝搬させる。第３の配線１８は、第１の配線１６と第２の出力バッファＢ１３との間に接続され、分岐された出力信号を第２の出力バッファＢ１３に伝搬させる。
【００２４】
第１の出力バッファＢ１２の出力は、マスタ回路１３の入力と接続される。第２の出力バッファＢ１３の出力は、チェッカ回路１４の入力と接続される。
【００２５】
次に、半導体集積回路１００のレイアウト方法について説明する。図２は、半導体集積回路１００のレイアウト方法を示すフローチャートである。まず、信号分岐用セル１２を作成する（ステップＳ１１）。次いで、出力回路１１、マスタ回路１３及びチェッカ回路１４を配置する（ステップＳ１２）。その後、信号分岐用セル１２を出力回路１１に近接して配置し、信号分岐用セル１２と出力回路１１、マスタ回路１３及びチェッカ回路１４との間の配線を行う（ステップＳ１３）。その結果、半導体集積回路１００のレイアウトを得ることができる。
【００２６】
半導体集積回路１００では、信号分岐用セル１２を作成するので、入力バッファＢ１１、第１の出力バッファＢ１２及び第２の出力バッファＢ１３の配置が予め固定される。つまり、共通線部である第１の配線１６がＣＣＦの制約値Ｘを満たしていることが既知であるため、設計者及び配置配線ツールは、信号分岐用セル１２を出力回路１１に近接配置することで、ＣＣＦ制約を考慮すること無く、自動で配置配線を行うことが可能となる。その結果、ＥＣＯ修正を行う必要がない。従って、本構成によれば、短時間で設計を行うことができる半導体集積回路及びそのレイアウト方法を提供することができる。
【００２７】
実施の形態２
次に、本発明の実施の形態２にかかる半導体集積回路について説明する。図３は、実施の形態２にかかる半導体集積回路２００の要部のレイアウトを示すブロック図である。半導体集積回路２００は、出力回路２１、信号分岐部セル２２、マスタ回路２３及びチェッカ回路２４を有する。
【００２８】
出力回路２１は、ｍ（ｍは、１以上の整数）入力ｎ（ｎは、２以上の整数）出力の回路構成を有する。信号分岐部セル２２は、入力バッファＢ２１＿１〜Ｂ２１＿ｎ、第１の出力バッファＢ２２＿１〜Ｂ２２＿ｎ及び第２の出力バッファＢ２３＿１〜Ｂ２３＿ｎを有する。すなわち、信号分岐部セル２２は、実施の形態１にかかる信号分岐用セル１２がｎ個並列に配置された１つのセルとして構成され、出力回路２１に近接して配置される。マスタ回路２３及びチェッカ回路２４は、それぞれｎ本の入力を有する。半導体集積回路２００のその他の構成は、半導体集積回路１００と同様であるので、説明を省略する。
【００２９】
また、半導体集積回路２００のレイアウト方法は、信号分岐用セル１２を信号分岐部セル２２に入れ替える他は、図２示す半導体集積回路１００のレイアウト方法と同様であるので、説明を省略する。なお、信号分岐部セル２２を作成して配置することは、ｎ個の信号分岐用セル１２を作成して並列に配置することと同意である。
【００３０】
本構成によれば、出力回路の出力信号が複数である場合も、実施の形態１にかかる半導体集積回路１００と同様の作用効果を奏する半導体集積回路２００を得ることが可能である。
【００３１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、１個の入力バッファに対し２個の出力バッファが設けられる構成について説明したが、出力バッファは３個以上設けることも可能である。
【００３２】
また、図２に示すフローチャートにおいて、ステップＳ１１及びステップＳ１２の順番を入れ換えることが可能である。
【符号の説明】
【００３３】
１１、２１、３１ 出力回路
１２ 信号分岐用セル
１３、２３、３３ マスタ回路
１４、２４、３４ チェッカ回路
１５、３５ 分岐配線
１６ 第１の配線
１７ 第２の配線
１８ 第３の配線
２２ 信号分岐部セル
３６ 共通線部
１００、２００、３００、４００ 半導体集積回路
Ｂ１１、Ｂ２１＿１〜Ｂ２１＿ｎ 入力バッファ
Ｂ１２、Ｂ２２＿１〜Ｂ２２＿ｎ 第１の出力バッファ
Ｂ１３、Ｂ２３＿１〜Ｂ２３＿ｎ 第２の出力バッファ
Ｂ３１〜３３ バッファ
【技術分野】
【０００１】
本発明は半導体集積回路及びそのレイアウト方法に関し、特に共通故障原因に着目した半導体集積回路及びそのレイアウト方法に関する。
【背景技術】
【０００２】
半導体集積回路は、障害対策などのために、通常の運用で必要なシステム以外のバックアップ用の予備システムを含む構成を有する場合がある。例として、マルチコアＣＰＵにおけるＣＰＵコアを挙げることができる。特に、自動車、航空宇宙機器及び医療機器向けのＬＳＩなどの高信頼性製品においては、バックアップは特に重要である。
【０００３】
マスタ型及びチェッカ型の冗長構成回路を有する高信頼性製品の耐故障率を大きく左右するパラメータの一つに、ＣＣＦ（共通原因故障：Common Cause Failure）がある。ＣＣＦは、冗長構成回路の共通部分の故障を指す。共通部分が故障すると、冗長構成回路を構成するマスタ回路及びチェッカ回路の両方が動作不良となってしまう。そのため、耐故障性を向上するには、ＣＣＦを最小化することが不可欠である。ＣＣＦを最小化するには、例えばｆＲＦＭＥＡ（耐故障性に関する故障モードと影響解析：Fault Robust Failure Mode and Effect Analysis）により該当箇所を検出し、該当箇所の故障率を基準値以下に抑制することが求められる。
【０００４】
図４は、マスタ型及びチェッカ型の冗長構成回路を有する半導体集積回路３００の要部のレイアウトを示すブロック図である。半導体集積回路３００は、出力回路３１、バッファＢ３１〜３３、マスタ回路３３及びチェッカ回路３４により構成される。出力回路３１の出力は、バッファＢ３１の入力と接続される。バッファＢ３１の出力は、分岐配線３５を介して、バッファＢ３２及びＢ３３の入力と接続される。バッファＢ３２の出力は、マスタ回路３３の入力と接続される。バッファＢ３３の出力は、チェッカ回路３４の入力と接続される。マスタ回路３３及びチェッカ回路３４は、冗長構成回路を構成する。ここで、出力回路３１とバッファＢ３１は近接配置され、その間の距離は無視できる程小さいものとする。
【０００５】
半導体集積回路３００では、信号を生成する出力回路３１と、バッファＢ３１及び分岐配線３５の共通線部３６が、共通部分である。ここで、共通線部３６に着目する。共通線部３６は、その長さが長いほど、故障率が増加する。そのため、ＣＣＦを低減するには、共通線部３６の長さには制約がある。この制約値Ｘは、例えばｆＲＦＭＥＡにより求めることができる。制約値Ｘは、例えば共通線部３６の長さや、バッファＢ３１〜Ｂ３３の相対位置として与えられる。制約値Ｘは、アーキテクチャ・プロセスから決まる特有の小さな値であり、設計時の要求仕様である。
【０００６】
次いで、半導体集積回路３００のレイアウト方法について説明する。図５は、半導体集積回路３００のレイアウト方法を示すフローチャートである。まず、出力回路３１、マスタ回路３３及びチェッカ回路３４を配置する（ステップＳ３１）。
【０００７】
次いで、バッファＢ３１を出力回路３１に近接して配置する。また、バッファＢ３２及びＢ３３を、バッファＢ３１に近接して配置する。そして、出力回路３１、バッファＢ３１〜Ｂ３３、マスタ回路３３及びチェッカ回路３４との間の配線を行う（ステップＳ３２）。
【０００８】
次いで、バッファＢ３１とバッファＢ３２との間の距離Ｌａと、バッファＢ３１とバッファＢ３３との間の距離Ｌｂを測定する（ステップＳ３３）。測定した距離Ｌａ及びＬｂが制約値Ｘ以下であるかを判定する（ステップＳ３４）。判定結果がＮＧであれば、バッファＢ３２及びＢ３３を移動させてＥＣＯ修正を行い、ステップＳ３３に戻る（ステップＳ３５）。判定結果がＯＫであれば、配置配線処理を終了する。これにより、半導体集積回路３００のレイアウトを得ることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−１５１５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、発明者らは、通常の半導体集積回路のレイアウトツールには、以下の問題点があることを見出した。通常の半導体集積回路のレイアウトツールは、予め規定されたＱｏＲ（Quality of Result）を満足するレイアウトを作成するように構成されている。ＱｏＲとして考慮されるのは、例えば、レイアウトルール、電力や素子数の最小化、総配線長の最短化などである。ＱｏＲを向上するためには総配線長を短くする必要があるが、ＣＣＦを少なくするためには総配線長を長くする必要がある。つまり、ＱｏＲとＣＣＦは、トレードオフの関係にある。
【００１１】
ところが、自動配置配線ツールはＱｏＲを考慮したレイアウトはできるものの、ＣＣＦを考慮したレイアウトを行うことができない。つまり、レイアウトツールは、ＱｏＲを満足するようにセルを配置する。図６は、ＱｏＲを考慮して作成された半導体集積回路４００の要部のレイアウトを示すブロック図である。半導体集積回路４００は、バッファＢ３１〜Ｂ３３の配置が、半導体集積回路３００と異なる。半導体集積回路４００のその他の構成は、半導体集積回路３００と同様であるので、説明を省略する。
【００１２】
図４に示す半導体集積回路３００は、バッファＢ３２及びＢ３３が、バッファＢ３１に近接して配置されている。よって、共通線部３６の長さは制約値Ｘ以下であり、ＣＣＦを基準値以下に抑制できる。一方、ＱｏＲを考慮した場合、レイアウトツールは、図６に示す半導体集積回路４００のように、総配線長が短くなるレイアウトを作成してしまう。その結果、共通線部３６の長さが制約値Ｘを超えてしまう。この場合、ＣＣＦを基準値以下に抑制するには、ＥＣＯ修正を行う必要がある。具体的には、図５に示すレイアウト方法のように、自動配置配線後にＣＣＦの原因となる共通部分の配線長を測定し、共通部分が制約値を満足していない場合にはＥＣＯ修正を行う。その結果、ＥＣＯ修正に要する工数が追加されてしまう。
【００１３】
また、出力回路３１は、例えばクロック源、メモリ及びＩＯ等であるが、特にメモリの出力分岐に対するＥＣＯ修正は、容易に数千箇所以上の膨大な修正箇所が生じる。そのため、実際のＥＣＯ修正には多大な工数を要する。従って、ＥＣＯ修正が不要なレイアウト方法の確立が求められている。
【課題を解決するための手段】
【００１４】
本発明の一態様である半導体集積回路は、信号を出力する出力回路と、前記信号を分岐した第１及び第２の出力信号を出力し、前記第１及び前記第２の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルと、前記第１の出力信号を受けるマスタ回路と、前記第２の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路と、を備えるものである。本発明の一態様である半導体集積回路では、共通線部の長さが所定の制約値以下であるため、ＣＣＦ制約を満たすことが既知である。そのため、ＣＣＦ制約を特に考慮せずにレイアウトを行っても、ＣＣＦ制約を満たす半導体集積回路のレイアウトを得ることができる。
【００１５】
本発明の一態様である半導体集積回路のレイアウト方法は、出力回路からの信号を分岐した第１及び第２の出力信号を出力し、前記第１及び前記第２の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルを作成し、前記出力回路、前記第１の出力信号を受けるマスタ回路及び前記第２の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路を配置し、前記信号分岐用セルを、前記出力回路と、前記マスタ回路及び前記チェッカ回路と、の間に配置するものである。本発明の一態様である半導体集積回路のレイアウト方法では、共通線部の長さが所定の制約値以下であるため、ＣＣＦ制約を満たすことが既知である。そのため、ＣＣＦ制約を特に考慮せずにレイアウトを行っても、ＣＣＦ制約を満たす半導体集積回路のレイアウトを得ることができる。
【発明の効果】
【００１６】
本発明によれば、短時間でレイアウト構成を行うことができる半導体集積回路及びそのレイアウト方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる半導体集積回路１００の要部のレイアウトを示すブロック図である。
【図２】半導体集積回路１００のレイアウト方法を示すフローチャートである。
【図３】実施の形態２にかかる半導体集積回路２００の要部のレイアウトを示すブロック図である。
【図４】マスタ型及びチェッカ型の冗長構成回路を有する半導体集積回路３００の要部のレイアウトを示すブロック図である。
【図５】半導体集積回路３００のレイアウト方法を示すフローチャートである。
【図６】ＱｏＲを考慮して作成された半導体集積回路４００の要部のレイアウトを示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１９】
実施の形態１
以下、本発明の実施の形態１にかかる半導体集積回路について説明する。図１は、実施の形態１にかかる半導体集積回路１００の要部のレイアウトを示すブロック図である。半導体集積回路１００は、出力回路１１、信号分岐用セル１２、マスタ回路１３及びチェッカ回路１４を有する。
【００２０】
出力回路１１は、信号分岐用セル１２に出力信号を出力する。図１では出力信号を１本の信号として表示しているが、出力信号は複数の信号であってもよい。
【００２１】
信号分岐用セル１２は、入力バッファＢ１１、第１の出力バッファＢ１２、第２の出力バッファＢ１３及び分岐配線１５を有する。入力バッファＢ１１の入力は、出力回路１１の出力と接続される。入力バッファＢ１１の出力は、分岐配線１５を介して、第１の出力バッファＢ１２及び第３の出力バッファＢ１３の入力と接続される。
【００２２】
分岐配線１５は、第１の配線１６、第２の配線１７及び第３の配線１８を有する。第１の配線は入力バッファＢ１１の出力と接続され、入力バッファＢ１１からの出力信号を、第２の配線１７及び第３の配線１８に伝搬させる。なお、第１の配線１６は、入力バッファＢ１１からの出力信号が分岐される前に伝搬する信号線であり、ＣＣＦ要因部となる共通線部を構成する。すなわち、共通線部である第１の配線１６の長さは、ＣＣＦの制約値Ｘを満たす長さである。なお、本実施の形態において、第２の配線１７の長さと第３の配線１８の長さとは等しい。これにより、第１の出力バッファＢ１２及び第２の出力バッファＢ１３には、同じタイミングで信号が入力される。
【００２３】
第２の配線１７は、第１の配線１６と第１の出力バッファＢ１２との間に接続され、分岐された出力信号を第１の出力バッファＢ１２に伝搬させる。第３の配線１８は、第１の配線１６と第２の出力バッファＢ１３との間に接続され、分岐された出力信号を第２の出力バッファＢ１３に伝搬させる。
【００２４】
第１の出力バッファＢ１２の出力は、マスタ回路１３の入力と接続される。第２の出力バッファＢ１３の出力は、チェッカ回路１４の入力と接続される。
【００２５】
次に、半導体集積回路１００のレイアウト方法について説明する。図２は、半導体集積回路１００のレイアウト方法を示すフローチャートである。まず、信号分岐用セル１２を作成する（ステップＳ１１）。次いで、出力回路１１、マスタ回路１３及びチェッカ回路１４を配置する（ステップＳ１２）。その後、信号分岐用セル１２を出力回路１１に近接して配置し、信号分岐用セル１２と出力回路１１、マスタ回路１３及びチェッカ回路１４との間の配線を行う（ステップＳ１３）。その結果、半導体集積回路１００のレイアウトを得ることができる。
【００２６】
半導体集積回路１００では、信号分岐用セル１２を作成するので、入力バッファＢ１１、第１の出力バッファＢ１２及び第２の出力バッファＢ１３の配置が予め固定される。つまり、共通線部である第１の配線１６がＣＣＦの制約値Ｘを満たしていることが既知であるため、設計者及び配置配線ツールは、信号分岐用セル１２を出力回路１１に近接配置することで、ＣＣＦ制約を考慮すること無く、自動で配置配線を行うことが可能となる。その結果、ＥＣＯ修正を行う必要がない。従って、本構成によれば、短時間で設計を行うことができる半導体集積回路及びそのレイアウト方法を提供することができる。
【００２７】
実施の形態２
次に、本発明の実施の形態２にかかる半導体集積回路について説明する。図３は、実施の形態２にかかる半導体集積回路２００の要部のレイアウトを示すブロック図である。半導体集積回路２００は、出力回路２１、信号分岐部セル２２、マスタ回路２３及びチェッカ回路２４を有する。
【００２８】
出力回路２１は、ｍ（ｍは、１以上の整数）入力ｎ（ｎは、２以上の整数）出力の回路構成を有する。信号分岐部セル２２は、入力バッファＢ２１＿１〜Ｂ２１＿ｎ、第１の出力バッファＢ２２＿１〜Ｂ２２＿ｎ及び第２の出力バッファＢ２３＿１〜Ｂ２３＿ｎを有する。すなわち、信号分岐部セル２２は、実施の形態１にかかる信号分岐用セル１２がｎ個並列に配置された１つのセルとして構成され、出力回路２１に近接して配置される。マスタ回路２３及びチェッカ回路２４は、それぞれｎ本の入力を有する。半導体集積回路２００のその他の構成は、半導体集積回路１００と同様であるので、説明を省略する。
【００２９】
また、半導体集積回路２００のレイアウト方法は、信号分岐用セル１２を信号分岐部セル２２に入れ替える他は、図２示す半導体集積回路１００のレイアウト方法と同様であるので、説明を省略する。なお、信号分岐部セル２２を作成して配置することは、ｎ個の信号分岐用セル１２を作成して並列に配置することと同意である。
【００３０】
本構成によれば、出力回路の出力信号が複数である場合も、実施の形態１にかかる半導体集積回路１００と同様の作用効果を奏する半導体集積回路２００を得ることが可能である。
【００３１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、１個の入力バッファに対し２個の出力バッファが設けられる構成について説明したが、出力バッファは３個以上設けることも可能である。
【００３２】
また、図２に示すフローチャートにおいて、ステップＳ１１及びステップＳ１２の順番を入れ換えることが可能である。
【符号の説明】
【００３３】
１１、２１、３１ 出力回路
１２ 信号分岐用セル
１３、２３、３３ マスタ回路
１４、２４、３４ チェッカ回路
１５、３５ 分岐配線
１６ 第１の配線
１７ 第２の配線
１８ 第３の配線
２２ 信号分岐部セル
３６ 共通線部
１００、２００、３００、４００ 半導体集積回路
Ｂ１１、Ｂ２１＿１〜Ｂ２１＿ｎ 入力バッファ
Ｂ１２、Ｂ２２＿１〜Ｂ２２＿ｎ 第１の出力バッファ
Ｂ１３、Ｂ２３＿１〜Ｂ２３＿ｎ 第２の出力バッファ
Ｂ３１〜３３ バッファ
【特許請求の範囲】
【請求項１】
信号を出力する出力回路と、
前記信号を分岐した第１及び第２の出力信号を出力し、前記第１及び前記第２の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルと、
前記第１の出力信号を受けるマスタ回路と、
前記第２の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路と、を備える、
半導体集積回路。
【請求項２】
前記信号分岐用セルは、
前記出力回路からの前記信号を受ける入力バッファと、
前記第１の出力信号を出力する第１の出力バッファと、
前記第２の出力信号を出力する第２の出力バッファと、
前記入力バッファと、前記第１及び前記第２の出力バッファと、の間に接続され、前記信号を前記第１及び前記第２の出力信号に分岐させる分岐配線と、を備えることを特徴とする、
請求項１に記載の半導体集積回路。
【請求項３】
前記分岐配線は、
前記入力バッファを介して入力される前記信号を伝搬させる、前記共通線部である第１の配線と、
前記第１の配線から分岐された前記第１の出力信号を前記第１の出力バッファへ伝搬させる第２の配線と、
前記第１の配線から分岐された前記第２の出力信号を前記第２の出力バッファへ伝搬させる第３の配線と、を備えることを特徴とする、
請求項２に記載の半導体集積回路。
【請求項４】
前記第２の配線の長さは、前記第３の配線の長さと等しいことを特徴とする、
請求項３に記載の半導体集積回路。
【請求項５】
前記信号分岐用セルは、前記出力回路に近接して形成されることを特徴とする、
請求項１乃至４のいずれか一項に記載の半導体集積回路
【請求項６】
ｎ（ｎは、２以上の整数）個の前記信号分岐用セルを備え、
前記出力回路は、ｎ本の前記信号を、前記ｎ個の前記信号分岐用セルのそれぞれへ出力し、
前記マスタ回路は、前記ｎ本の前記信号から分岐されたｎ本の前記第１の出力信号を受け、
前記チェッカ回路は、前記ｎ本の前記信号から分岐されたｎ本の前記第２の出力信号を受け、
前記ｎ個の前記信号分岐用セルは、一つの信号分岐部セルとして形成されることを特徴とする、
請求項１乃至４のいずれか一項に記載の半導体集積回路。
【請求項７】
前記信号分岐部セルは、前記出力回路に近接して形成されることを特徴とする、
請求項６に記載の半導体集積回路
【請求項８】
出力回路からの信号を分岐した第１及び第２の出力信号を出力し、前記第１及び前記第２の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルを作成し、
前記出力回路、前記第１の出力信号を受けるマスタ回路及び前記第２の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路を配置し、
前記信号分岐用セルを、前記出力回路と、前記マスタ回路及び前記チェッカ回路と、の間に配置する、
半導体集積回路のレイアウト方法。
【請求項９】
前記信号分岐用セルは、
前記出力回路からの前記信号を受ける入力バッファと、
前記第１の出力信号を出力する第１の出力バッファと、
前記第２の出力信号を出力する第２の出力バッファと、
前記入力バッファと、前記第１及び前記第２の出力バッファと、の間に接続され、前記信号を前記第１及び前記第２の出力信号に分岐させる分岐配線と、を備えることを特徴とする、
請求項８に記載の半導体集積回路のレイアウト方法。
【請求項１０】
前記分岐配線は、
前記入力バッファを介して入力される前記信号を伝搬させる、前記共通線部である第１の配線と、
前記第１の配線から分岐された前記第１の出力信号を前記第１の出力バッファへ伝搬させる第２の配線と、
前記第１の配線から分岐された前記第２の出力信号を前記第２の出力バッファへ伝搬させる第３の配線と、を備えることを特徴とする、
請求項９に記載の半導体集積回路のレイアウト方法。
【請求項１１】
前記第２の配線の長さは、前記第３の配線の長さと等しいことを特徴とする、
請求項１０に記載の半導体集積回路のレイアウト方法。
【請求項１２】
前記信号分岐用セルを、前記出力回路に近接して配置することを特徴とする、
請求項８乃至１１のいずれか一項に記載の半導体集積回路のレイアウト方法。
【請求項１３】
ｎ（ｎは、２以上の整数）個の前記信号分岐用セルを備え、
前記出力回路は、ｎ本の前記信号を、前記ｎ個の前記信号分岐用セルのそれぞれへ出力し、
前記マスタ回路は、前記ｎ本の前記信号から分岐されたｎ本の前記第１の出力信号を受け、
前記チェッカ回路は、前記ｎ本の前記信号から分岐されたｎ本の前記第２の出力信号を受け、
前記ｎ個の前記信号分岐用セルを、一つの信号分岐部セルとして形成することを特徴とする、
請求項８乃至１１のいずれか一項に記載の半導体集積回路のレイアウト方法。
【請求項１４】
前記信号分岐部セルを、前記出力回路に近接して配置することを特徴とする、
請求項１３に記載の半導体集積回路のレイアウト方法。
【請求項１】
信号を出力する出力回路と、
前記信号を分岐した第１及び第２の出力信号を出力し、前記第１及び前記第２の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルと、
前記第１の出力信号を受けるマスタ回路と、
前記第２の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路と、を備える、
半導体集積回路。
【請求項２】
前記信号分岐用セルは、
前記出力回路からの前記信号を受ける入力バッファと、
前記第１の出力信号を出力する第１の出力バッファと、
前記第２の出力信号を出力する第２の出力バッファと、
前記入力バッファと、前記第１及び前記第２の出力バッファと、の間に接続され、前記信号を前記第１及び前記第２の出力信号に分岐させる分岐配線と、を備えることを特徴とする、
請求項１に記載の半導体集積回路。
【請求項３】
前記分岐配線は、
前記入力バッファを介して入力される前記信号を伝搬させる、前記共通線部である第１の配線と、
前記第１の配線から分岐された前記第１の出力信号を前記第１の出力バッファへ伝搬させる第２の配線と、
前記第１の配線から分岐された前記第２の出力信号を前記第２の出力バッファへ伝搬させる第３の配線と、を備えることを特徴とする、
請求項２に記載の半導体集積回路。
【請求項４】
前記第２の配線の長さは、前記第３の配線の長さと等しいことを特徴とする、
請求項３に記載の半導体集積回路。
【請求項５】
前記信号分岐用セルは、前記出力回路に近接して形成されることを特徴とする、
請求項１乃至４のいずれか一項に記載の半導体集積回路
【請求項６】
ｎ（ｎは、２以上の整数）個の前記信号分岐用セルを備え、
前記出力回路は、ｎ本の前記信号を、前記ｎ個の前記信号分岐用セルのそれぞれへ出力し、
前記マスタ回路は、前記ｎ本の前記信号から分岐されたｎ本の前記第１の出力信号を受け、
前記チェッカ回路は、前記ｎ本の前記信号から分岐されたｎ本の前記第２の出力信号を受け、
前記ｎ個の前記信号分岐用セルは、一つの信号分岐部セルとして形成されることを特徴とする、
請求項１乃至４のいずれか一項に記載の半導体集積回路。
【請求項７】
前記信号分岐部セルは、前記出力回路に近接して形成されることを特徴とする、
請求項６に記載の半導体集積回路
【請求項８】
出力回路からの信号を分岐した第１及び第２の出力信号を出力し、前記第１及び前記第２の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルを作成し、
前記出力回路、前記第１の出力信号を受けるマスタ回路及び前記第２の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路を配置し、
前記信号分岐用セルを、前記出力回路と、前記マスタ回路及び前記チェッカ回路と、の間に配置する、
半導体集積回路のレイアウト方法。
【請求項９】
前記信号分岐用セルは、
前記出力回路からの前記信号を受ける入力バッファと、
前記第１の出力信号を出力する第１の出力バッファと、
前記第２の出力信号を出力する第２の出力バッファと、
前記入力バッファと、前記第１及び前記第２の出力バッファと、の間に接続され、前記信号を前記第１及び前記第２の出力信号に分岐させる分岐配線と、を備えることを特徴とする、
請求項８に記載の半導体集積回路のレイアウト方法。
【請求項１０】
前記分岐配線は、
前記入力バッファを介して入力される前記信号を伝搬させる、前記共通線部である第１の配線と、
前記第１の配線から分岐された前記第１の出力信号を前記第１の出力バッファへ伝搬させる第２の配線と、
前記第１の配線から分岐された前記第２の出力信号を前記第２の出力バッファへ伝搬させる第３の配線と、を備えることを特徴とする、
請求項９に記載の半導体集積回路のレイアウト方法。
【請求項１１】
前記第２の配線の長さは、前記第３の配線の長さと等しいことを特徴とする、
請求項１０に記載の半導体集積回路のレイアウト方法。
【請求項１２】
前記信号分岐用セルを、前記出力回路に近接して配置することを特徴とする、
請求項８乃至１１のいずれか一項に記載の半導体集積回路のレイアウト方法。
【請求項１３】
ｎ（ｎは、２以上の整数）個の前記信号分岐用セルを備え、
前記出力回路は、ｎ本の前記信号を、前記ｎ個の前記信号分岐用セルのそれぞれへ出力し、
前記マスタ回路は、前記ｎ本の前記信号から分岐されたｎ本の前記第１の出力信号を受け、
前記チェッカ回路は、前記ｎ本の前記信号から分岐されたｎ本の前記第２の出力信号を受け、
前記ｎ個の前記信号分岐用セルを、一つの信号分岐部セルとして形成することを特徴とする、
請求項８乃至１１のいずれか一項に記載の半導体集積回路のレイアウト方法。
【請求項１４】
前記信号分岐部セルを、前記出力回路に近接して配置することを特徴とする、
請求項１３に記載の半導体集積回路のレイアウト方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２１２８１０（Ｐ２０１２−２１２８１０Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２０１１−７８２６４（Ｐ２０１１−７８２６４）
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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