半導体装置
【課題】RDRに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供する。
【解決手段】少なくとも1つのスタンダードセル内における半導体基板SBの主表面に形成される第1導電型の機能素子用不純物領域Apと、電源電位が印加される第2導電型の電源電位用不純物領域Anとを備える。半導体基板SBの主表面上に形成され、かつ半導体基板SBの主表面に達する貫通孔SCTHを有する絶縁層II1、II2と、絶縁層II1、II2の貫通孔内に形成されたコンタクト用導電層PCLとを備える。上記機能素子用不純物領域Apと電源電位用不純物領域Anとをまたぐように形成されるコンタクト用導電層PCLを通じて電気的に接続される。
【解決手段】少なくとも1つのスタンダードセル内における半導体基板SBの主表面に形成される第1導電型の機能素子用不純物領域Apと、電源電位が印加される第2導電型の電源電位用不純物領域Anとを備える。半導体基板SBの主表面上に形成され、かつ半導体基板SBの主表面に達する貫通孔SCTHを有する絶縁層II1、II2と、絶縁層II1、II2の貫通孔内に形成されたコンタクト用導電層PCLとを備える。上記機能素子用不純物領域Apと電源電位用不純物領域Anとをまたぐように形成されるコンタクト用導電層PCLを通じて電気的に接続される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、配列された複数個のスタンダードセルを有する半導体装置に関するものである。
【背景技術】
【0002】
半導体装置の高性能化に伴い、小型化、高集積化が進められている。小型化や高集積化のために、たとえばセル幅やセル高さがより縮小されたレイアウト設計が主流となっている。揮発性メモリの一種であるSRAM(Static Random Access Memory)の場合、たとえば特開2009−130238号公報(特許文献1)に開示される集積回路のように、平面視において直線状のロードトランジスタや活性領域などが、スタンダードセルの延在方向に対して一定の角度を有する方向に傾いた構成となる。このようにすることにより、たとえば上記ロードトランジスタや活性領域などがすべてスタンダードセルの延在方向に沿って傾かずに構成された集積回路に比べて集積化が進められ、スタンダードセルが縮小される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−130238号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の設計において、特に45nm世代以降において、RDR(Restrictive Design Rule)という設計手法の採用または検討が行なわれてきている。具体的には、RDR
とは、設計制約が厳しくされたデザインルールであり、メタル配線と多結晶シリコン配線との各々が折れ曲がりを有するレイアウトである二次元レイアウトが用いられる代わりに、この折れ曲がりが禁止された一次元レイアウトが用いられる。これにより、トランジスタや配線の形状依存によるばらつきが抑制され、また、DRC(Design Rule Check)、近接効果補正(OPC:Optical Proximity Correction)、およびリソグラフィ検証などのEDA(Electronics Design Automation)負荷が抑制される。すなわち、RDRによって、リソグラフィのばらつきの発生と、設計デザインの複雑化とを抑制することができる。つまりRDRに従えば、特開2009−130238号公報のSRAMのように、ロードトランジスタや活性領域などが平面視において屈曲しないことが好ましい。
【0005】
一方、近年、上述した小型化や高集積化のためのプロセス技術として、主要トランジスタの活性領域(ソース/ドレインなど)と、電源電位を印加される活性領域とが直接接続されたいわゆるButting Diffusion構造が多用されるようになっている。Butting Diffusion構造を用いれば、特開2009−130238号公報の半導体装置に示されるコンタクト電極やメタル配線を用いて接続される場合に比べて、コンタクト電極のピッチより狭い間隔のゲート電極の配置が容易になる。
【0006】
しかしButting Diffusion構造を用いれば、平面視において三方を活性領域や電源配線に囲まれた領域が生じる。このような三方を活性領域に囲まれた領域では、活性領域のラウンディングによってSTI(Shallow Trench Isolation)の絶縁膜の埋め込みが困難となり、また活性領域の平面形状のばらつきが生じやすくなる。
【0007】
またButting Diffusion構造においては、たとえばn型ウェルに形成されたp型のソース/ドレイン領域と、そのn型ウェルに電源電位を与えるためのn+不純物領域とが接続されることになり、両者の間にpn接合が生じる。このため電源配線への電圧印加の条件によっては、p型のソース/ドレイン領域とn+不純物領域との境界部に空乏層が形成される結果、Butting Diffusion構造が断線を起こす可能性がある。つまり以上のようなButting Diffusion構造の配線上の問題が起こる可能性がある。
【0008】
本発明は、以上の問題に鑑みなされたものである。その目的は、RDRに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供することである。
【課題を解決するための手段】
【0009】
本発明の一実施例による、複数のスタンダードセルを有する半導体装置は以下の構成を備えている。
【0010】
上記半導体装置は、主表面を有する半導体基板を備える。上記半導体装置は、複数のスタンダードセルのうち少なくとも1つのスタンダードセル内における半導体基板の主表面に形成され、かつ機能素子を構成する第1導電型の機能素子用不純物領域と、少なくとも1つのスタンダードセル内における、半導体基板の主表面に形成され、かつ電源電位が印加される第2導電型の電源電位用不純物領域とを備える。上記半導体装置は、半導体基板の主表面上に形成され、かつ半導体基板の主表面に達する貫通孔を有する絶縁層と、絶縁層の貫通孔内に形成されたコンタクト用導電層とを備える。上記機能素子用不純物領域と電源電位用不純物領域とをまたぐようにコンタクト用導電層が形成されることで、機能素子用不純物領域と電源電位用不純物領域とがコンタクト用導電層を通じて電気的に接続されている。
【0011】
本発明の他の実施例による、複数のスタンダードセルを有する半導体装置は以下の構成を備えている。
【0012】
上記半導体装置は、主表面を有する半導体基板を備える。上記半導体装置は、半導体基板の主表面上に、互いに間隔をおいて形成されたトランジスタの1対のソース/ドレイン領域を有する。上記半導体装置は、1対のソース/ドレイン領域に挟まれる半導体基板の主表面上に形成されたトランジスタのゲート電極と、少なくとも1つのスタンダードセル内における半導体基板の主表面上においてゲート電極よりも上層に形成され、かつ互いに分断された第1および第2の電源配線と、ゲート電極と同じ層から分離して形成された接続用導電層とを備える。上記接続用導電層はゲート電極と同じ層および同じ材料で形成されている。第1および第2の電源配線および接続用導電層は同じ方向に延びている。平面視において、第1の電源配線の一部と接続用導電層の一部は互いに重なり合い、第2の電源配線の一部と接続用導電層の一部とは互いに重なり合う。上記第1および第2の電源配線は、接続用導電層を通じて互いに電気的に接続されている。
【発明の効果】
【0013】
本発明の一実施例による半導体装置は、機能素子用不純物領域と電源電位用不純物領域とがコンタクト用導電層を通じて電気的に接続されている。このため、たとえ機能素子用不純物領域と電源電位用不純物領域との境界部にて断線を起こしても、コンタクト用導電層を通じて機能素子用不純物領域と電源電位用不純物領域との導通を確保することができる。
【0014】
本発明の他の実施例による半導体装置は、電源配線が第1および第2の電源配線に分断されている。このため平面視において電源配線と活性領域とにより三方を囲まれる領域が少なくなる。したがって電源配線や活性領域の近傍における絶縁層の埋め込みが容易になり、当該電源配線や活性領域の形状のばらつきを抑制することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の実施の形態1における半導体装置の構成を概略的に示す平面図である。
【図2】図1に示す複数のスタンダードセルの1つに形成される機能素子の回路構成の一例を示す回路図である。
【図3】本発明の実施の形態1における半導体装置の複数のスタンダードセルの配列を概略的に示す図である。
【図4】本発明の実施の形態1における半導体装置の複数のスタンダードセルの第1の層および半導体基板の構成を概略的に示す平面図である。
【図5】図4のスタンダードセルの第2の層の構成を概略的に示す平面図である。
【図6】図4のスタンダードセルの第3の層の構成を概略的に示す平面図である。
【図7】本発明の実施の形態1における半導体装置の部分的な概略断面図であり、図4〜図6のVII−VII線に沿う部分における概略断面図である。
【図8】本発明の実施の形態1における半導体装置の、コンタクト部の形成される態様の一例を概略的に示す、部分的な平面図である。
【図9】本発明の実施の形態1における半導体装置の、コンタクト部の形成される態様の、図8とは異なる例を概略的に示す、部分的な平面図である。
【図10】本発明の実施の形態1における半導体装置の、コンタクト部の形成される態様の、図9とは異なる例を概略的に示す、部分的な平面図である。
【図11】本発明の実施の形態1における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成を詳細に示す斜視図である。
【図12】図11の比較例としての斜視図である。
【図13】本発明の実施の形態2における半導体装置の部分的な概略断面図である。
【図14】本発明の実施の形態2における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成を詳細に示す斜視図である。
【図15】本発明の実施の形態3における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の一例を詳細に示す斜視図である。
【図16】本発明の実施の形態3における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の、図15とは異なる例を詳細に示す斜視図である。
【図17】本発明の実施の形態4における半導体装置の複数のスタンダードセルの第1の層および半導体基板の構成を概略的に示す平面図である。
【図18】図17のスタンダードセルの第2の層の構成を概略的に示す平面図である。
【図19】図17のスタンダードセルの第3の層の構成を概略的に示す平面図である。
【図20】本発明の実施の形態4における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の一例を詳細に示す斜視図である。
【図21】本発明の実施の形態4における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の、図20とは異なる例を詳細に示す斜視図である。
【図22】本発明の実施の形態5における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の一例を詳細に示す斜視図である。
【図23】図22の構成を概略的に示す、部分的な平面図である。
【図24】図22のうち下部の層の構成を概略的に示す、部分的な平面図である。
【図25】互いに異なる材質からなる活性領域と電源電位用不純物領域とが接合された態様を示す概略平面図である。
【図26】同一の材質からなる活性領域と電源電位用不純物領域とが接合された態様を示す概略平面図である。
【図27】図23の比較例としての、部分的な平面図である。
【図28】図24の比較例としての、部分的な平面図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1を参照して、半導体装置SDV(たとえば半導体チップ)は、その表面に、スタンダードセル領域CELRと、そのスタンダードセル領域CELRの周囲に配置されたI/O(Input/Output)セル領域I/Oと、外部との入出力に用いられるパッド(図示せず)とを主に有する。
【0017】
スタンダードセル領域CELRは、図中、X方向と、このX方向に直交するY方向に沿ったマトリックス状(行列状)に配置された複数のスタンダードセルCELを有する。複数のスタンダードセルCELの各々は、X方向に沿って延びかつ互いに正対している外縁と、Y方向に沿って延びかつ互いに正対している外縁とにより囲まれている。スタンダードセルとは、半導体装置において所望の機能を構成するように自動配置手法によって配置される基本論理構成用のセルである。スタンダードセルライブラリを使用したSOC(System On Chip)では、このスタンダードセル領域CELR内に、CPU(Central Processing Unit)、RAM(Random Access Memory)、FIFO(First-In First-Out)、SCSI(Small Computer System Interface)、SOG(Sea Of Gate)などが形成されている。
【0018】
図2を参照して、スタンダードセルCEL内に形成される機能素子の回路は、たとえばフリップフロップである。このフリップフロップは、データ入力端子DTと、出力端子QBと、クロック端子CKと、電源端子VDD、VSSと、pMIS(Metal Insulator Semiconductor)トランジスタPTと、nMISトランジスタNTとを有する。なお図中において、複数の配線TCは互いに電気的に接続されている。また複数の配線TTは互いに電気的に接続されている。
【0019】
図3を参照して、本実施の形態の半導体装置は、スタンダードセルCiv、Cnd、Cnr、Cflを有する。スタンダードセルCiv、Cnd、Cnr、Cflは、複数の段に分かれて配列されており、各段において図中のX方向に沿って配列されている。
【0020】
スタンダードセルCiv、Cnd、およびCnrのそれぞれは、インバータ、2NAND、2NORの機能を実現するためのものである。2NANDは2つの入力系統を有するNANDであり、2NORは2つの入力系統を有するNORである。またスタンダードセルCflは、フィラーセル(隙間セル)である。
【0021】
図4〜図6を参照して、これらの図においては図3と同様に各スタンダードセルCiv、Cnd、Cnr、Cflが配列されており、各スタンダードセルCiv、Cnd、Cnr、Cflの平面領域は一点鎖線で区切られている。また上記のように、図7においては図4〜図6のVII−VII線に沿う部分における概略断面図が示される。
【0022】
図4には図7における比較的下部の層、すなわち半導体基板SBと、半導体基板SBの主表面上に形成されるn型活性領域Anやp型活性領域Ap(機能素子用不純物領域)、コンタクト部CT、コンタクト部SCT、そして図7において図示されないゲート配線GW(ゲート電極)が平面視において示される。なおここで主表面とは、半導体基板SBの表面のうちもっとも面積の大きい主要な面をいう。
【0023】
また図5には図7における中間の層、すなわち第1金属配線M1、コンタクト部CT、SCTなどが平面視において示される。第1金属配線M1は、トランジスタなどの接続配線と電源配線(VDD配線、VSS配線)VDD、VSSとを有している。さらに図6には図7における比較的上部の層、すなわち第2金属配線M2、ビアV1などが平面視において示される。また図5、図6の各図において、平面視において直下に配置されるコンタクト部CTや第1金属配線M1などが点線で示される。
【0024】
図4および図7を参照して、各スタンダードセルCiv、Cnd、Cnr、Cflにおいて、半導体基板SB内にはn型ウェル領域Wnとp型ウェル領域Wpとが形成されている。n型ウェル領域Wnとp型ウェル領域Wpとの各々は半導体基板SBの主表面において図4のX方向に延びるように帯状に延在し、かつ図4のY方向にn型ウェル領域Wnとp型ウェル領域Wpとが交互に配置されている。これにより、各スタンダードセルの平面領域はY方向においてn型ウェル領域Wnとp型ウェル領域Wpとに分けられている。またY方向に隣接するスタンダードセル同士は、n型ウェル領域Wnおよびp型ウェル領域Wpのいずれかを共有している。
【0025】
なお、図4において、n型ウェル領域Wnおよびp型ウェル領域Wpが形成されていない箇所には溝内に分離絶縁膜が埋め込まれたSTI領域REが形成されている。図7のように、このSTI領域REの溝は、n型活性領域Anやp型活性領域Apよりも深く、n型ウェル領域Wnおよびp型ウェル領域Wpよりも浅い。
【0026】
n型ウェル領域Wn内の半導体基板SBの主表面には、機能素子として複数のpMISトランジスタと、n型電源電位用不純物領域Anとが形成されている。pMISトランジスタの各々は、1対のp型ソース/ドレイン領域Apと、ゲート絶縁層(図示せず)と、ゲート配線GWとを有している。1対のp型ソース/ドレイン領域Apは、半導体基板SBの主表面に互いに間隔をおいて配置されている。ゲート配線GWは、1対のp型ソース/ドレイン領域Apに挟まれる領域上にゲート絶縁層を介在して形成されている。
【0027】
複数のゲート配線GWの各々は、互いに等間隔でY方向に直線状に延びるように形成されている。n型電源電位用不純物領域Anは、各スタンダードセルのY方向に向かい合う対辺の一辺(外縁OTn)に沿ってX方向に延在するように半導体基板SBの主表面に形成されている。X方向に延在するn型電源電位用不純物領域Anは、X方向に並んだ複数のスタンダードセル内を連続的に延びており、かつY方向に隣接するスタンダードセル間で共有されている。
【0028】
同様に、p型ウェル領域Wp内の半導体基板SBの主表面には、機能素子として複数のnMISトランジスタと、p型電源電位用不純物領域Apとが形成されている。nMISトランジスタの各々は、1対のn型ソース/ドレイン領域Anと、ゲート絶縁層(図示せず)と、ゲート配線GWとを有している。1対のn型ソース/ドレイン領域Anは、半導体基板SBの主表面に互いに間隔をおいて配置されている。ゲート配線GWは、1対のn型ソース/ドレイン領域Anに挟まれる領域上にゲート絶縁層を介在して形成されている。
【0029】
複数のゲート配線GWの各々は、互いに等間隔でY方向に直線状に延びるように形成されている。p型電源電位用不純物領域Apは、各スタンダードセルのY方向に向かい合う対辺の一辺(外縁OTp)に沿ってX方向に延在するように半導体基板SBの主表面に形成されている。X方向に延在するp型電源電位用不純物領域Apは、X方向に並んだ複数のスタンダードセル内を連続的に延びており、かつY方向に隣接するスタンダードセル間で共有されている。
【0030】
なお以上に述べた第1の外縁OTnや第2の外縁OTpはそれぞれ、直線状に延在する電源電位用不純物領域An、Apの、平面視における中心線である。
【0031】
またゲート配線GWは、多結晶シリコンからなっていてもよく、またはチタンおよび銅の少なくともいずれかを含む金属材料からなっていてもよい。またゲート絶縁層は、シリコン酸化膜、またはHigh−kの誘導体材料よりなっていてもよい。
【0032】
MISトランジスタ、電源電位用不純物領域An、Apなどを覆うように半導体基板SBの主表面上に絶縁層II1が形成されている。この絶縁層II1は、たとえばシリコン酸化膜よりなり、たとえばCVD(Chemical Vapor Deposition)法により形成される。この絶縁層II1には、半導体基板SBの主表面に達する複数のコンタクトホール(貫通孔)CTH、SCTHが形成されている。複数のコンタクトホールCTHは、ソース/ドレイン領域An、Apの表面に達するコンタクトホールCTHと、ゲート配線GWの表面に達するコンタクトホールCTHとを有している。複数のコンタクトホールSCTHは、n型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとの双方の表面にまたがって達するコンタクトホールSCTHと、p型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとの双方の表面にまたがって達するコンタクトホールSCTHとを有している。
【0033】
複数のコンタクトホールCTH、SCTHの各々の内部は、たとえば金属からなるコンタクト層PCL(コンタクト用導電層)により充填されている。コンタクトホールCTH内のコンタクト層PCLは、ソース/ドレイン領域An、Apまたはゲート配線GWと接してコンタクト部CTを構成している。またn型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとの表面にまたがって達するコンタクトホールSCTH内のコンタクト層PCLは、n型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとの双方に接してコンタクト部SCTを構成している。これにより、n型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとはコンタクト層PCLを通じて電気的に接続されている。また、p型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとの表面にまたがって達するコンタクトホールSCTH内のコンタクト層PCLは、p型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとの双方に接してコンタクト部SCTを構成している。これにより、p型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとはコンタクト層PCLを通じて電気的に接続されている。
【0034】
なお、本実施の形態においては、コンタクト部SCTの直下においてn型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとが直接接続されており、またp型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとが直接接続されている。
【0035】
以上に述べた、n型ソース/ドレイン領域Anの材質はSiCであり、p型ソース/ドレイン領域Apの材質はSiGeであることが好ましい。これらの材質を用いれば、当該各活性領域における電流駆動能力が向上される。
【0036】
また、n型電源電位用不純物領域Anやp型電源電位用不純物領域Apの材質はたとえばSiからなることが好ましい。このようにすれば、直線状に延びるこれらの電源電位用不純物領域の機能が安定する。
【0037】
図5および図7を参照して、絶縁層II1上には、複数の第1金属配線M1が形成されている。複数の第1金属配線M1の各々は、平面視においてゲート配線GWと交差する方向(具体的には直交する方向(X方向))に延在している。複数の第1金属配線M1は、電源電位用第1配線M1と、接続用第1配線M1とを有している。電源電位用第1配線M1は、VDD電位を印加されるVDD配線M1と、VSS電位を印加されるVSS配線M1とを有している。
【0038】
VDD配線M1は、平面視においてn型電源電位用不純物領域Anの真上に延在しており、これにより外縁OTnに沿ってX方向に延在している。またVDD配線M1は、X方向に並んだ複数のスタンダードセル内を連続的に延びており、かつY方向に隣接するスタンダードセル間で共有されている。VDD配線M1は、コンタクトホールCTHおよびSCTHを通じてn型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとの双方に電気的に接続されている。
【0039】
VSS配線M1は、平面視においてp型電源電位用不純物領域Apの真上に延在しており、これにより外縁OTpに沿ってX方向に延在している。またVSS配線M1は、X方向に並んだ複数のスタンダードセル内を連続的に延びており、かつY方向に隣接するスタンダードセル間で共有されている。VSS配線M1は、コンタクトホールCTHおよびSCTHを通じてp型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとの双方に電気的に接続されている。
【0040】
また、複数の接続用第1配線M1の各々は、コンタクトホールCTHを通じて、ソース/ドレイン領域An、Apまたはゲート配線GWに電気的に接続されている。
【0041】
図6および図7を参照して、複数の第1金属配線M1上を覆うように絶縁層II1上に絶縁層II2が形成されている。この絶縁層II2には、第1金属配線M1に達するビアホールV1が複数個形成されている。複数のビアホールV1の各々には導電層が充填されている。
【0042】
絶縁層II2上には、複数の第2金属配線M2が形成されている。複数の第2金属配線M2の各々は、平面視においてゲート配線GWと同じ方向(Y方向)に延在している。複数の第2金属配線M2の各々は、ビアホールV1を通じて第1金属配線M1と電気的に接続されている。
【0043】
ところでコンタクト部CTやコンタクト部SCTは、平面視において、電源電位用不純物領域や機能素子用不純物領域の形成領域からはみ出さずに、その形成領域内に位置していることが好ましい。具体的には、たとえば図8に示すようにn型活性領域Anとp型電源電位用不純物領域Apとの接合部BDに接するコンタクト部SCTは、n型活性領域Anとp型電源電位用不純物領域Apとの内部に収まるように配置されることが好ましい。つまりコンタクト部SCTを形成するためのコンタクトホールSCTHが、平面視においてn型活性領域Anとp型電源電位用不純物領域Apとの内部に収まるように形成されることが好ましい。
【0044】
この場合、コンタクト部SCTの、図8における横方向の幅W1は、接合部BDの近傍におけるn型領域Anやp型領域Apの幅W2よりも小さいことが好ましい。このように幅W1が幅W2より小さくした場合、特にコンタクトずれが起きたとしても活性領域内にコンタクト部SCTが収まるようにした場合は、コンタクトホールSCTH形成時にSTI領域REが削られることを抑制することができる。このため、コンタクト部SCTと活性領域下のウェル領域との間にリーク電流が流れることを抑制することができる。
【0045】
しかし変形例として、たとえば図9のように、コンタクト部SCTの、図9における横方向の幅W1が、接合部BDの近傍におけるn型領域Anやp型領域Apの幅W2よりも大きくてもよい。また図9においては、コンタクト部SCTの、図9における縦方向の幅L1が、接合部BDの近傍におけるn型領域Anとp型領域Apとの幅の和L2よりも小さくなっている。しかしたとえば図10のように、コンタクト部SCTの、図9における横方向の幅W1が、接合部BDの近傍におけるn型領域Anやp型領域Apの幅W2よりも大きく、かつ図10における縦方向の幅L1が、接合部BDの近傍におけるn型領域Anとp型領域Apとの幅の和L2よりも大きくてもよい。
【0046】
半導体素子の微細化や高速動作化が進んでくると、コンタクトホールSCTHを微細に作成することが困難となり、平面視においてSTI領域REとオーバーラップしないように活性領域An、Ap上に小さいコンタクトホールSCTHを形成することが困難となる。このため図9や図10のように活性領域An、Apからはみ出したコンタクト部SCTを設けることになる。しかしSTI領域REとオーバーラップしたコンタクト部SCTを設けた場合、STI領域REがコンタクトホールSCTH形成時に削られてしまい、ウェル領域とコンタクト部SCTとの間にて接合リーク(接合部におけるリーク電流)が発生する問題がある。
【0047】
そこで、図9や図10のようなコンタクト部SCTを設ける場合には、少なくともコンタクト部SCTが設けられる付近の活性領域(電源電位用不純物領域An、Apやn型ソース/ドレイン領域Anやp型ソース/ドレイン領域Ap)が、機能素子が形成される半導体基板SBの主表面であるSiの表面よりも盛り上がっているような形態であることが好ましい。そのためには、電源電位用不純物領域Anやn型ソース/ドレイン領域AnがSiCで形成されており、電源電位用不純物領域Apやp型ソース/ドレイン領域ApがSiGeで形成されていることが好ましい。
【0048】
このようにすれば、コンタクトホールSCTHの深さを浅くすることができ、STI領域REにオーバーラップしたとしても、コンタクトホールSCTH形成時にSTI領域REが削られることを抑制することができる。このため、上述したような接合リークの発生を抑制することができる。
【0049】
図4〜図7に示す回路の、特にn型ウェル領域Wn内のn型領域An(n型の電源電位用不純物領域)とp型領域Ap(ソース/ドレイン領域などの活性領域としての、p型の機能素子用不純物領域)とが接続された部分における概略斜視図が図11に示される。図11および図4、図5を参照して、直線状のn型の電源電位用不純物領域Anと、p型の機能素子用不純物領域Apとは、接合部BDにおいて互いに接合される。
【0050】
図11においては上記電源電位用不純物領域Anと機能素子用不純物領域Apとを電気的に接続するコンタクト層PCLが配置される。このコンタクト層PCLの最下部は電源電位用不純物領域Anと機能素子用不純物領域Apとの両方に接するコンタクト部SCTとなっている。
【0051】
またコンタクト部SCTを有するコンタクト層PCLの最上部には、VDDが印加される電源配線M1が接続されている。この電源配線M1は、最下部がコンタクト部CTであるコンタクト層PCLにより、電源電位用不純物領域Anと電気的に接続される。またVSSが印加される電源配線M1も、VDDが印加される電源配線と同様、電源電位用不純物領域Apおよび機能素子用不純物領域Anと電気的に接続されている。
【0052】
なお図11においては絶縁層II1、II2や半導体基板SB、およびビアV1や配線M2については図示が省略されている。
【0053】
次に、本実施の形態の半導体装置SDVの作用効果について、主に図11および図12を参照して説明する。
【0054】
本実施の形態の半導体装置SDVにおいては、たとえば図11に示すように機能素子用不純物領域Apと電源電位用不純物領域Anとが接合部BDにおいて互いに接続される。なお比較用の図12は、図11に対して、コンタクト部SCTを有するコンタクト層PCLが形成されていない点についてのみ異なっている。
【0055】
たとえば図12のように、機能素子用不純物領域Apと電源電位用不純物領域Anとの両方と接触するコンタクト部SCTを有するコンタクト層PCLが形成されない場合、電源電位用不純物領域Anに電源端子VDDの電位を印加すると、接合部BDの近傍において空乏層が発生することがある。これはp型の機能素子用不純物領域Apとn型の電源電位用不純物領域Anとが接合部BDにて接合され、pn接合が形成されているためである。
【0056】
空乏層が形成されると、接合部BDにおいて機能素子用不純物領域Apと電源電位用不純物領域Anとが断線する可能性がある。そこで図11のように機能素子用不純物領域Apと電源電位用不純物領域Anとの両方と電気的に接続するための、コンタクト部SCTを有するコンタクト層PCLが配置される。これにより、たとえ機能素子用不純物領域Apと電源電位用不純物領域Anとの間に空乏層が大きく生じても、当該コンタクト層PCLにより機能素子用不純物領域Apと電源電位用不純物領域Anとの導通が確保される。したがって、ゲート配線GWや第1金属配線M1、第2金属配線M2の一次元レイアウトを保ったまま、当該半導体装置SDVが不具合なく小型化および高集積化される。
【0057】
さらに、たとえば図11に示すようにコンタクト部SCTを有するコンタクト層PCLの最上部に接するように電源配線(第1金属配線)M1が形成されていれば、たとえ接合部BDに空乏層が大きく生じたとしても、電源配線M1と、コンタクト部SCTを有するコンタクト層PCLとの接続により(たとえば電源配線M1が電源電位用不純物領域Anと機能素子用不純物領域Apとの両方と電気的に接続されていれば)、電源電位用不純物領域Anと機能素子用不純物領域Apとの電気的な接続を確保することができる。したがって、電源電位用不純物領域Anと機能素子用不純物領域Apとの電気的な接続をより確実にすることができる。
【0058】
特にn型ソース/ドレイン領域Anの材質をSiCとし、p型ソース/ドレイン領域Apの材質をSiGeとし、n型電源電位用不純物領域Anやp型電源電位用不純物領域Apの材質をSiとした場合、接合部BDがSiCとSiとの境界や、SiGeとSiとの境界となる。SiCとSiとは結晶構造等が異なるため、これらが接合された接合部BDにおいて電気的な絶縁が起こりやすい。これはSiCとSiとの間に導通をスムーズにするための低抵抗のシリサイド層を形成することが困難となるためである。このことは、SiGeとSiとにおいても同様である。
【0059】
したがって、図11のようにコンタクト層PCLが形成されることにより、電源電位用不純物領域Anと機能素子用不純物領域Apとの電気的な接続を確実にすることは特に有効である。
【0060】
(実施の形態2)
本実施の形態は、実施の形態1と比較して、コンタクト層PCLにより接続される不純物領域の構成において異なっている。以下、本実施の形態の構成について説明する。
【0061】
図13は、本実施の形態のスタンダードセルにおける、図7の断面図と同一の箇所の断面図を示している。図14は、本実施の形態のスタンダードセルにおける、図11の斜視図と同一の箇所の斜視図を示している。
【0062】
図13および図14を参照して、図13は図7に対して、コンタクト部SCT(コンタクト領域)の真下において、p型活性領域Apと電源電位用不純物領域Anとが互いに接続されておらず、両者は互いに離れている点において異なっている。図14が図11に対して異なる点についても、上記の図13が図7に対して異なる点と同様である。また図示されないが、p型ウェル領域Wpに形成されるn型活性領域Anおよび電源電位用不純物領域Apについても同様であり、n型活性領域Anと電源電位用不純物領域Apとが互いに接続されておらず、両者は互いに離れている。
【0063】
つまり本実施の形態においては、機能素子用不純物領域と電源電位用不純物領域との間に接合部BDが形成されていない。しかし本実施の形態においても、図13および図14に示すように、コンタクト部SCTは、互いに離れたp型活性領域Apと電源電位用不純物領域Anとの両方と接触している。つまりコンタクト部SCTを有するコンタクト層PCLにより、p型活性領域Apと電源電位用不純物領域Anとが互いに電気的に接続されている。
【0064】
この場合も上述した接合リークが発生する問題を避けるために、少なくともコンタクト部SCTが設けられる付近の活性領域(電源電位用不純物領域An、Apやn型ソース/ドレイン領域Anやp型ソース/ドレイン領域Ap)が、機能素子が形成される半導体基板SBの主表面であるSiの表面よりも盛り上がっているような形態であることが好ましい。そのためには、電源電位用不純物領域Anやn型ソース/ドレイン領域AnがSiCで形成されており、電源電位用不純物領域Apやp型ソース/ドレイン領域ApがSiGeで形成されていることが好ましい。
【0065】
なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図13〜図14において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0066】
このように、コンタクト部SCTを有するコンタクト層PCLにより互いに電気的に接続される、機能素子用不純物領域と電源電位用不純物領域とは、互いに接続されていなくてもよい。この場合においても、当該コンタクト層PCLや、コンタクト層PCLの真上において接するように配置される電源配線M1により、機能素子用不純物領域と電源電位用不純物領域との導通が保たれる。
【0067】
本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。
【0068】
(実施の形態3)
本実施の形態は、実施の形態1と比較して、コンタクト層PCLや電源端子VDDの構成において異なっている。以下、本実施の形態の構成について説明する。
【0069】
図15および図16は、本実施の形態のスタンダードセルにおける、図11の斜視図と同一の箇所の斜視図を示している。
【0070】
図15を参照して、図15は図11に対して、VDDが印加される電源配線M1が、コンタクト部SCTを有するコンタクト層PCLの最上部と接続されていない点において異なっている。つまり電源配線M1と、コンタクト部SCTを有するコンタクト層PCLとが平面視において互いに離れている。
【0071】
また電源配線M1とコンタクト層PCLとが接続されていないため、電源配線M1は、電源電位用不純物領域上に延在する方向にのみ延びており、図11に示すような(コンタクト部SCTを有するコンタクト層PCLと接続するための)枝分かれした領域が存在しない。
【0072】
しかし図15は上記の点以外は、実施の形態1の図11と同様である。つまり機能素子用不純物領域Apと電源電位用不純物領域Anとが接合部BDにおいて互いに接続される。そして上記電源電位用不純物領域Anと機能素子用不純物領域Apとを電気的に接続するコンタクト層PCLが配置される。つまりこのコンタクト層PCLの最下部は電源電位用不純物領域Anと機能素子用不純物領域Apとの両方に接するコンタクト部SCTとなっている。
【0073】
このため、電源配線M1によっては機能素子用不純物領域Apと電源電位用不純物領域Anとが電気的に接続されないが、コンタクト部SCTにより機能素子用不純物領域Apと電源電位用不純物領域Anとが互いに電気的に接続される。したがって、実施の形態1や実施の形態2と同様に、機能素子用不純物領域と電源電位用不純物領域との導通が保たれる。
【0074】
また他の例としては、図16に示す構成は図11の構成に対して、機能素子用不純物領域Apと電源電位用不純物領域Anとが半導体基板SBの主表面において互いに接続されておらず、両者は互いに離れている点において異なっている。また図16に示す構成は図11の構成に対して、コンタクト部SCTが、p型活性領域Apと接触しているが、電源電位用不純物領域Anと接触していない点において異なっている。つまり図16のコンタクト部SCTにおいては、p型活性領域Apと電源電位用不純物領域Anとが互いに電気的に接続されていない。
【0075】
以上の各点において、図16は図11と異なっている。すなわち図16の構造においては、電源配線M1のみ、コンタクト部SCTを有するコンタクト層PCLと電気的に接続されている。このような構成であっても、電源配線M1と当該コンタクト層PCLとが接続されている限り、n型領域Anとp型領域Apとの導通は確保される。
【0076】
本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。
【0077】
(実施の形態4)
本実施の形態は、実施の形態1と比較して、不純物領域同士を接続するコンタクト層PCLの構成において異なっている。以下、本実施の形態の構成について説明する。
【0078】
図17は、本実施の形態のスタンダードセルにおける、図4の平面図と同様の平面図を示している。図18は、本実施の形態のスタンダードセルにおける、図5の平面図と同様の平面図を示している。図19は、本実施の形態のスタンダードセルにおける、図6の平面図と同様の平面図を示している。さらに図20は、図17〜図19に示す本実施の形態のスタンダードセルにおける、図11の斜視図と同様の斜視図を示している。
【0079】
図17〜図20を参照して、本実施の形態においては、複数のスタンダードセルは、電源電位用不純物領域An、Apの延在する方向(X方向)に交差する方向(Y方向)に関して互いに隣り合って配置された第1および第2のスタンダードセルを含む。そして、第1および第2のスタンダードセルをまたぐように、コンタクト層PCLが形成される。
【0080】
具体的には、たとえばY方向に関して、電源端子VSSとしての電源電位用不純物領域Apを挟んで両側に配置される、図17〜図19中の左上のスタンダードセルCiv(第1のスタンダードセル)のn型活性領域An(機能素子用不純物領域)と、図17〜図19中の左下のスタンダードセルCiv(第2のスタンダードセル)のn型活性領域Anとが、コンタクト部SCTを有するコンタクト層PCL(コンタクト導電層)により互いに接続される。つまり当該コンタクト層PCLにより、第1のスタンダードセルCivのn型活性領域Anと電源電位用不純物領域Apと、第2のスタンダードセルCivのn型活性領域Anとの三者が互いに接続される。
【0081】
上述した互いに1つのコンタクト層PCLにより接続される、第1のスタンダードセルCivのn型活性領域Anと電源電位用不純物領域Ap、および第2のスタンダードセルCivのn型活性領域Anと電源電位用不純物領域Apは、いずれも接合部BDにおいて接続される。そして上記3つの領域An、Ap、Anと、上記コンタクト層PCLのコンタクト部SCTとが接触する。また上記コンタクト層PCLの最上部において、VSSが印加される電源配線M1が当該コンタクト層PCLと接続される。
【0082】
このような構成とすることにより、電源端子VSSとしての電源配線M1の下に延在する電源電位用不純物領域Apと、その(Y方向に関する)両側のn型活性領域Anとが1つのコンタクト層PCLにより接続される。このため、より簡易化された配線構造により、上記3つの領域An、Ap、Anが電気的に接続される。
【0083】
図21を参照して、図21は図20に対して、VSSが印加される電源配線M1が、電源電位用不純物領域Ap上で延在する方向に交差する方向に枝分かれしていない点において異なっている。
【0084】
この場合においても、電源配線M1が電源電位用不純物領域Ap上のコンタクト層PCL(電源電位用不純物領域Apと平面視において同じ位置)においてコンタクト層PCLと接続されていれば、電源電位用不純物領域Apとn型活性領域Anとがコンタクト層PCL(コンタクト部SCT)により互いに接続されているため、上記3つの領域An、Ap、Anが電気的に接続される。
【0085】
また図示されないが、本実施の形態においてもたとえば図16と同様に、コンタクト層PCLが電源配線M1と導通されていれば、コンタクト層PCL(コンタクト部SCT)が上記3つの領域An、Ap、Anを互いに接続しない位置に配置されていたとしても、他の領域において上記3つの領域An、Ap、Anを電気的に接続することができる。
【0086】
なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図17〜図21において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0087】
本発明の実施の形態4は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。
【0088】
(実施の形態5)
本実施の形態は、実施の形態1と比較して、電源電位用不純物領域やゲート配線GWの構成において異なっている。以下、本実施の形態について説明する。
【0089】
図22は、本実施の形態のスタンダードセルにおける、図11の斜視図と同様の斜視図を示している。また図23は図22の平面図である。さらに図24は、たとえば図4と同様に、図22や図23のスタンダードセルにおける比較的下部の層(図23の電源配線M1を除く層)の平面図である。
【0090】
図22〜図24を参照して、本実施の形態のスタンダードセルは、たとえば半導体基板SB(図7参照)のn型ウェル領域Anの主表面上に、互いに間隔をおいてMISトランジスタの1対のp型ソース/ドレイン領域Apが形成されている。そして1対のp型ソース/ドレイン領域Ap間に挟まれる領域上を延在するように、図23や図24において縦方向に延在する、上記MISトランジスタのゲート配線GW(ゲート電極)が形成されている。
【0091】
p型ソース/ドレイン領域Apの隣りには、p型ソース/ドレイン領域Apと接合部BDにおいて接合される、n型電源電位用不純物領域Anが配置される。接合部BD付近におけるn型電源電位用不純物領域Anの平面視におけるX方向の幅とp型ソース/ドレイン領域Apの平面視におけるX方向の幅とは実質的に同じである。そして電源電位用不純物領域Anの上部、特にゲート配線GWよりも上層には、電源配線(第1金属配線)M1が配置されている。この電源配線M1は、VDDまたはVSSの電位を供給するための配線である。
【0092】
ここで電源電位用不純物領域Anおよび電源配線M1の各々は、X方向に関して延在しておらず、2つに分断されている。
【0093】
そして分断された、X方向に延びる2つの電源配線M1のうち一方(第1の電源配線)と他方(第2の電源配線)とは、コンタクト層PCLにより、電源配線M1と同じくX方向に沿って延びる接続用導電層GWを通じて互いに電気的に接続される。コンタクト層PCLにおいて、上記一方および他方の電源配線M1と、接続用導電層GWとは、平面視において互いに重なり合う。ここでのX方向に沿って延びる接続用導電層GWは、上述したY方向に沿って延びるゲート配線GWと同一の材料からなるものである。またX方向に沿って延びる接続用導電層GWとY方向に沿って延びるゲート配線GWとは同一の層から互いに分離して形成されている。
【0094】
また分断された2つの電源電位用不純物領域Anのうち一方は第1の電源配線M1と、他方は第2の電源配線M1と、それぞれコンタクト層PCLにより電気的に接続されている。
【0095】
なおここでは第1および第2の電源配線M1と電源電位用不純物領域Anとは、コンタクト部CTを有するコンタクト層PCLにより互いに電気的に接続されている。しかし第1および第2の電源配線M1と電源電位用不純物領域Anとが、実施の形態1に示すようにコンタクト部SCTを有するコンタクト層PCLにより互いに電気的に接続されていてもよい。
【0096】
さらに本実施の形態においては、互いに分断された電源配線M1の間に、当該電源配線M1と同じ層から分離して形成された配線層M1が形成されている。この配線層M1はY方向に沿って延びており、X方向に沿って延びる第1および第2の電源配線M1の間に位置するように形成されている。
【0097】
またここで、p型ソース/ドレイン領域Apおよびn型の電源電位用不純物領域Anは、いずれもたとえばSiからなるものであることが好ましい。しかし仮にp型ソース/ドレイン領域ApとしてSiの代わりにSiGeを用いれば、図25を参照して、SiGeからなるp型ソース/ドレイン領域SApと、Siからなる直線状のn型電源電位用不純物領域Anとの接合部BDにおいて、断線が起こる可能性が高くなる。これはp型ソース/ドレイン領域SApとn型電源電位用不純物領域Anとの材質が異なれば、両者の主表面上に、コンタクト部CT、SCTやコンタクト層PCLとの導通をスムーズにするための低抵抗のシリサイド層を形成することが困難となるためである。
【0098】
p型ソース/ドレイン領域SApがSiGeからなる場合、p型ソース/ドレイン領域SApにおける電流駆動能力が向上するが、接合部BDにおいて断線が起こると、p型ソース/ドレイン領域SApの平面視における形状が変化し、p型ソース/ドレイン領域SApの機能が低下する可能性がある。
【0099】
そこで活性領域と電源電位用不純物領域との材質を同一にするために、たとえば図26に示すようにp型ソース/ドレイン領域SApに加えて電源電位用不純物領域SAnもSiGeからなる層とした場合、直線状(長尺形状)でありSiGeからなる電源電位用不純物領域SAnが断線を起こす可能性がある。
【0100】
ただし本実施の形態においてはn型電源電位用不純物領域がX方向に関して分断されており、直線状(長尺形状)とはなっていない。このためn型電源電位用不純物領域、p型活性領域ともにSiGeからなる構成としてもよい。このようにすれば、電流駆動能力が向上され、かつ断線が抑制されたスタンダードセルを提供することができる。なおこの場合、X方向に延びる接続用導電層GWは、たとえばチタンや銅を含むメタルゲートであることが好ましい。その場合、ゲート配線GWも同様のメタルゲートとなる。
【0101】
なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図22〜図28において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0102】
次に、本実施の形態の半導体装置SDVの作用効果について、主に図23〜図24、および図27〜図28を参照して説明する。
【0103】
たとえば本実施の形態の比較例としての図27や、図27のうち電源配線M1の図示が省略された図28に示すように、平面視においてソース/ドレイン領域としてのp型ソース/ドレイン領域Apと、n型の電源電位用不純物領域Anとにより三方を囲まれたSTI領域REが形成される。当該STI領域REには絶縁層が埋め込まれるが、STI領域REが三方をAn、Apで囲まれた構成であれば、STI領域REに絶縁層II1、II2を埋め込む処理を行なうことが困難となる。
【0104】
このため本実施の形態のように、電源電位用不純物領域AnがX方向に関して長尺形状に延在せず分断された構成を用いる。このことにより、図23や図24におけるSTI領域REはp型ソース/ドレイン領域Apにより二方を囲まれる。したがって他の二方はAn、Apで囲まれない構成となるため、図27や図28の構成に比べてSTI領域REへの絶縁層II1などの埋め込みが容易になる。
【0105】
このようにSTI領域REへの絶縁層II1などの埋め込みが容易になる結果、周囲のp型ソース/ドレイン領域Apやn型電源電位用不純物領域Anの平面視における形状のばらつきを抑制することができる。つまり形成されるMISトランジスタやスタンダードセルの性能が安定化される。
【0106】
また、電源電位用不純物領域AnがX方向に延在しないため、電源電位用不純物領域An上に形成される電源配線M1も、X方向に延在する必要がない。つまり電源配線M1がX方向に関して延在する長さや分断される箇所などの自由度が増す。
【0107】
さらに、電源配線M1が2つ(第1および第2の電源配線)に分断されるため、分断された領域に、Y方向に延びる電源配線M1を配置することが可能となる。図23と図27とを比較すれば、Y方向に延びる電源配線M1の位置が異なっている。以上より、折れ曲がりを有しない一次元レイアウトにより形成される電源配線M1のレイアウトの自由度が増す。
【0108】
また上記のように、たとえば図27や図28のように電源電位用不純物領域Anが長尺形状を有する場合、電源電位用不純物領域AnにSiGeからなる材料を用いることにより不具合が発生する可能性がある。しかし本実施の形態のように電源電位用不純物領域Anが短く分断されていれば、電源電位用不純物領域AnにSiGeからなる材料を用いることが可能となる。ここで、仮にp型活性領域ApがSiGeからなる場合には、電流駆動機能が向上するとともに、接合部BDにおける断線が抑制された高性能なスタンダードセルを提供することができる。
【0109】
なお以上においては、電源端子VDDの電位を供給するための電源配線M1の下に配置された電源電位用不純物領域Anと、p型活性領域Apとからなる領域における構成について説明している。しかし電源端子VSS(図4参照)の電位を供給するための電源配線M1の下に配置された電源電位用不純物領域Apと、n型活性領域Anとからなる領域における構成において、上記と同様の構成を形成してもよい。
【0110】
なお、以上に説明した実施の形態を適宜組み合わせて本発明による半導体装置を構成してもよく、その場合、組み合わせた実施の形態に記載の効果を同様に奏することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0111】
本発明は、スタンダードセルを有する半導体装置に特に有利に適用され得る。
【符号の説明】
【0112】
An n型領域、Ap p型領域、BD 接合部、CEL スタンダードセル、CELR スタンダードセル領域、CK クロック端子、CT,SCT コンタクト部、CTH,SCTH コンタクトホール、DT データ入力端子、GW ゲート配線、II1,II2 絶縁層、I/O I/Oセル領域、M1 電源配線、M2 配線、NT nMISトランジスタ、OTn 第1の外縁、OTp 第2の外縁、PCL コンタクト層、PT pMISトランジスタ、QB 出力端子、RE STI領域、SAn 電源電位用不純物領域、SAp p型ソース/ドレイン領域、SB 半導体基板、SDV 半導体装置、TC,TT 配線、V1 ビア、VDD,VSS 電源端子、Wn n型ウェル領域、Wp p型ウェル領域。
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、配列された複数個のスタンダードセルを有する半導体装置に関するものである。
【背景技術】
【0002】
半導体装置の高性能化に伴い、小型化、高集積化が進められている。小型化や高集積化のために、たとえばセル幅やセル高さがより縮小されたレイアウト設計が主流となっている。揮発性メモリの一種であるSRAM(Static Random Access Memory)の場合、たとえば特開2009−130238号公報(特許文献1)に開示される集積回路のように、平面視において直線状のロードトランジスタや活性領域などが、スタンダードセルの延在方向に対して一定の角度を有する方向に傾いた構成となる。このようにすることにより、たとえば上記ロードトランジスタや活性領域などがすべてスタンダードセルの延在方向に沿って傾かずに構成された集積回路に比べて集積化が進められ、スタンダードセルが縮小される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−130238号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の設計において、特に45nm世代以降において、RDR(Restrictive Design Rule)という設計手法の採用または検討が行なわれてきている。具体的には、RDR
とは、設計制約が厳しくされたデザインルールであり、メタル配線と多結晶シリコン配線との各々が折れ曲がりを有するレイアウトである二次元レイアウトが用いられる代わりに、この折れ曲がりが禁止された一次元レイアウトが用いられる。これにより、トランジスタや配線の形状依存によるばらつきが抑制され、また、DRC(Design Rule Check)、近接効果補正(OPC:Optical Proximity Correction)、およびリソグラフィ検証などのEDA(Electronics Design Automation)負荷が抑制される。すなわち、RDRによって、リソグラフィのばらつきの発生と、設計デザインの複雑化とを抑制することができる。つまりRDRに従えば、特開2009−130238号公報のSRAMのように、ロードトランジスタや活性領域などが平面視において屈曲しないことが好ましい。
【0005】
一方、近年、上述した小型化や高集積化のためのプロセス技術として、主要トランジスタの活性領域(ソース/ドレインなど)と、電源電位を印加される活性領域とが直接接続されたいわゆるButting Diffusion構造が多用されるようになっている。Butting Diffusion構造を用いれば、特開2009−130238号公報の半導体装置に示されるコンタクト電極やメタル配線を用いて接続される場合に比べて、コンタクト電極のピッチより狭い間隔のゲート電極の配置が容易になる。
【0006】
しかしButting Diffusion構造を用いれば、平面視において三方を活性領域や電源配線に囲まれた領域が生じる。このような三方を活性領域に囲まれた領域では、活性領域のラウンディングによってSTI(Shallow Trench Isolation)の絶縁膜の埋め込みが困難となり、また活性領域の平面形状のばらつきが生じやすくなる。
【0007】
またButting Diffusion構造においては、たとえばn型ウェルに形成されたp型のソース/ドレイン領域と、そのn型ウェルに電源電位を与えるためのn+不純物領域とが接続されることになり、両者の間にpn接合が生じる。このため電源配線への電圧印加の条件によっては、p型のソース/ドレイン領域とn+不純物領域との境界部に空乏層が形成される結果、Butting Diffusion構造が断線を起こす可能性がある。つまり以上のようなButting Diffusion構造の配線上の問題が起こる可能性がある。
【0008】
本発明は、以上の問題に鑑みなされたものである。その目的は、RDRに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供することである。
【課題を解決するための手段】
【0009】
本発明の一実施例による、複数のスタンダードセルを有する半導体装置は以下の構成を備えている。
【0010】
上記半導体装置は、主表面を有する半導体基板を備える。上記半導体装置は、複数のスタンダードセルのうち少なくとも1つのスタンダードセル内における半導体基板の主表面に形成され、かつ機能素子を構成する第1導電型の機能素子用不純物領域と、少なくとも1つのスタンダードセル内における、半導体基板の主表面に形成され、かつ電源電位が印加される第2導電型の電源電位用不純物領域とを備える。上記半導体装置は、半導体基板の主表面上に形成され、かつ半導体基板の主表面に達する貫通孔を有する絶縁層と、絶縁層の貫通孔内に形成されたコンタクト用導電層とを備える。上記機能素子用不純物領域と電源電位用不純物領域とをまたぐようにコンタクト用導電層が形成されることで、機能素子用不純物領域と電源電位用不純物領域とがコンタクト用導電層を通じて電気的に接続されている。
【0011】
本発明の他の実施例による、複数のスタンダードセルを有する半導体装置は以下の構成を備えている。
【0012】
上記半導体装置は、主表面を有する半導体基板を備える。上記半導体装置は、半導体基板の主表面上に、互いに間隔をおいて形成されたトランジスタの1対のソース/ドレイン領域を有する。上記半導体装置は、1対のソース/ドレイン領域に挟まれる半導体基板の主表面上に形成されたトランジスタのゲート電極と、少なくとも1つのスタンダードセル内における半導体基板の主表面上においてゲート電極よりも上層に形成され、かつ互いに分断された第1および第2の電源配線と、ゲート電極と同じ層から分離して形成された接続用導電層とを備える。上記接続用導電層はゲート電極と同じ層および同じ材料で形成されている。第1および第2の電源配線および接続用導電層は同じ方向に延びている。平面視において、第1の電源配線の一部と接続用導電層の一部は互いに重なり合い、第2の電源配線の一部と接続用導電層の一部とは互いに重なり合う。上記第1および第2の電源配線は、接続用導電層を通じて互いに電気的に接続されている。
【発明の効果】
【0013】
本発明の一実施例による半導体装置は、機能素子用不純物領域と電源電位用不純物領域とがコンタクト用導電層を通じて電気的に接続されている。このため、たとえ機能素子用不純物領域と電源電位用不純物領域との境界部にて断線を起こしても、コンタクト用導電層を通じて機能素子用不純物領域と電源電位用不純物領域との導通を確保することができる。
【0014】
本発明の他の実施例による半導体装置は、電源配線が第1および第2の電源配線に分断されている。このため平面視において電源配線と活性領域とにより三方を囲まれる領域が少なくなる。したがって電源配線や活性領域の近傍における絶縁層の埋め込みが容易になり、当該電源配線や活性領域の形状のばらつきを抑制することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の実施の形態1における半導体装置の構成を概略的に示す平面図である。
【図2】図1に示す複数のスタンダードセルの1つに形成される機能素子の回路構成の一例を示す回路図である。
【図3】本発明の実施の形態1における半導体装置の複数のスタンダードセルの配列を概略的に示す図である。
【図4】本発明の実施の形態1における半導体装置の複数のスタンダードセルの第1の層および半導体基板の構成を概略的に示す平面図である。
【図5】図4のスタンダードセルの第2の層の構成を概略的に示す平面図である。
【図6】図4のスタンダードセルの第3の層の構成を概略的に示す平面図である。
【図7】本発明の実施の形態1における半導体装置の部分的な概略断面図であり、図4〜図6のVII−VII線に沿う部分における概略断面図である。
【図8】本発明の実施の形態1における半導体装置の、コンタクト部の形成される態様の一例を概略的に示す、部分的な平面図である。
【図9】本発明の実施の形態1における半導体装置の、コンタクト部の形成される態様の、図8とは異なる例を概略的に示す、部分的な平面図である。
【図10】本発明の実施の形態1における半導体装置の、コンタクト部の形成される態様の、図9とは異なる例を概略的に示す、部分的な平面図である。
【図11】本発明の実施の形態1における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成を詳細に示す斜視図である。
【図12】図11の比較例としての斜視図である。
【図13】本発明の実施の形態2における半導体装置の部分的な概略断面図である。
【図14】本発明の実施の形態2における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成を詳細に示す斜視図である。
【図15】本発明の実施の形態3における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の一例を詳細に示す斜視図である。
【図16】本発明の実施の形態3における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の、図15とは異なる例を詳細に示す斜視図である。
【図17】本発明の実施の形態4における半導体装置の複数のスタンダードセルの第1の層および半導体基板の構成を概略的に示す平面図である。
【図18】図17のスタンダードセルの第2の層の構成を概略的に示す平面図である。
【図19】図17のスタンダードセルの第3の層の構成を概略的に示す平面図である。
【図20】本発明の実施の形態4における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の一例を詳細に示す斜視図である。
【図21】本発明の実施の形態4における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の、図20とは異なる例を詳細に示す斜視図である。
【図22】本発明の実施の形態5における半導体装置のうち、n型不純物領域とp型不純物領域とが接合された領域の構成の一例を詳細に示す斜視図である。
【図23】図22の構成を概略的に示す、部分的な平面図である。
【図24】図22のうち下部の層の構成を概略的に示す、部分的な平面図である。
【図25】互いに異なる材質からなる活性領域と電源電位用不純物領域とが接合された態様を示す概略平面図である。
【図26】同一の材質からなる活性領域と電源電位用不純物領域とが接合された態様を示す概略平面図である。
【図27】図23の比較例としての、部分的な平面図である。
【図28】図24の比較例としての、部分的な平面図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1を参照して、半導体装置SDV(たとえば半導体チップ)は、その表面に、スタンダードセル領域CELRと、そのスタンダードセル領域CELRの周囲に配置されたI/O(Input/Output)セル領域I/Oと、外部との入出力に用いられるパッド(図示せず)とを主に有する。
【0017】
スタンダードセル領域CELRは、図中、X方向と、このX方向に直交するY方向に沿ったマトリックス状(行列状)に配置された複数のスタンダードセルCELを有する。複数のスタンダードセルCELの各々は、X方向に沿って延びかつ互いに正対している外縁と、Y方向に沿って延びかつ互いに正対している外縁とにより囲まれている。スタンダードセルとは、半導体装置において所望の機能を構成するように自動配置手法によって配置される基本論理構成用のセルである。スタンダードセルライブラリを使用したSOC(System On Chip)では、このスタンダードセル領域CELR内に、CPU(Central Processing Unit)、RAM(Random Access Memory)、FIFO(First-In First-Out)、SCSI(Small Computer System Interface)、SOG(Sea Of Gate)などが形成されている。
【0018】
図2を参照して、スタンダードセルCEL内に形成される機能素子の回路は、たとえばフリップフロップである。このフリップフロップは、データ入力端子DTと、出力端子QBと、クロック端子CKと、電源端子VDD、VSSと、pMIS(Metal Insulator Semiconductor)トランジスタPTと、nMISトランジスタNTとを有する。なお図中において、複数の配線TCは互いに電気的に接続されている。また複数の配線TTは互いに電気的に接続されている。
【0019】
図3を参照して、本実施の形態の半導体装置は、スタンダードセルCiv、Cnd、Cnr、Cflを有する。スタンダードセルCiv、Cnd、Cnr、Cflは、複数の段に分かれて配列されており、各段において図中のX方向に沿って配列されている。
【0020】
スタンダードセルCiv、Cnd、およびCnrのそれぞれは、インバータ、2NAND、2NORの機能を実現するためのものである。2NANDは2つの入力系統を有するNANDであり、2NORは2つの入力系統を有するNORである。またスタンダードセルCflは、フィラーセル(隙間セル)である。
【0021】
図4〜図6を参照して、これらの図においては図3と同様に各スタンダードセルCiv、Cnd、Cnr、Cflが配列されており、各スタンダードセルCiv、Cnd、Cnr、Cflの平面領域は一点鎖線で区切られている。また上記のように、図7においては図4〜図6のVII−VII線に沿う部分における概略断面図が示される。
【0022】
図4には図7における比較的下部の層、すなわち半導体基板SBと、半導体基板SBの主表面上に形成されるn型活性領域Anやp型活性領域Ap(機能素子用不純物領域)、コンタクト部CT、コンタクト部SCT、そして図7において図示されないゲート配線GW(ゲート電極)が平面視において示される。なおここで主表面とは、半導体基板SBの表面のうちもっとも面積の大きい主要な面をいう。
【0023】
また図5には図7における中間の層、すなわち第1金属配線M1、コンタクト部CT、SCTなどが平面視において示される。第1金属配線M1は、トランジスタなどの接続配線と電源配線(VDD配線、VSS配線)VDD、VSSとを有している。さらに図6には図7における比較的上部の層、すなわち第2金属配線M2、ビアV1などが平面視において示される。また図5、図6の各図において、平面視において直下に配置されるコンタクト部CTや第1金属配線M1などが点線で示される。
【0024】
図4および図7を参照して、各スタンダードセルCiv、Cnd、Cnr、Cflにおいて、半導体基板SB内にはn型ウェル領域Wnとp型ウェル領域Wpとが形成されている。n型ウェル領域Wnとp型ウェル領域Wpとの各々は半導体基板SBの主表面において図4のX方向に延びるように帯状に延在し、かつ図4のY方向にn型ウェル領域Wnとp型ウェル領域Wpとが交互に配置されている。これにより、各スタンダードセルの平面領域はY方向においてn型ウェル領域Wnとp型ウェル領域Wpとに分けられている。またY方向に隣接するスタンダードセル同士は、n型ウェル領域Wnおよびp型ウェル領域Wpのいずれかを共有している。
【0025】
なお、図4において、n型ウェル領域Wnおよびp型ウェル領域Wpが形成されていない箇所には溝内に分離絶縁膜が埋め込まれたSTI領域REが形成されている。図7のように、このSTI領域REの溝は、n型活性領域Anやp型活性領域Apよりも深く、n型ウェル領域Wnおよびp型ウェル領域Wpよりも浅い。
【0026】
n型ウェル領域Wn内の半導体基板SBの主表面には、機能素子として複数のpMISトランジスタと、n型電源電位用不純物領域Anとが形成されている。pMISトランジスタの各々は、1対のp型ソース/ドレイン領域Apと、ゲート絶縁層(図示せず)と、ゲート配線GWとを有している。1対のp型ソース/ドレイン領域Apは、半導体基板SBの主表面に互いに間隔をおいて配置されている。ゲート配線GWは、1対のp型ソース/ドレイン領域Apに挟まれる領域上にゲート絶縁層を介在して形成されている。
【0027】
複数のゲート配線GWの各々は、互いに等間隔でY方向に直線状に延びるように形成されている。n型電源電位用不純物領域Anは、各スタンダードセルのY方向に向かい合う対辺の一辺(外縁OTn)に沿ってX方向に延在するように半導体基板SBの主表面に形成されている。X方向に延在するn型電源電位用不純物領域Anは、X方向に並んだ複数のスタンダードセル内を連続的に延びており、かつY方向に隣接するスタンダードセル間で共有されている。
【0028】
同様に、p型ウェル領域Wp内の半導体基板SBの主表面には、機能素子として複数のnMISトランジスタと、p型電源電位用不純物領域Apとが形成されている。nMISトランジスタの各々は、1対のn型ソース/ドレイン領域Anと、ゲート絶縁層(図示せず)と、ゲート配線GWとを有している。1対のn型ソース/ドレイン領域Anは、半導体基板SBの主表面に互いに間隔をおいて配置されている。ゲート配線GWは、1対のn型ソース/ドレイン領域Anに挟まれる領域上にゲート絶縁層を介在して形成されている。
【0029】
複数のゲート配線GWの各々は、互いに等間隔でY方向に直線状に延びるように形成されている。p型電源電位用不純物領域Apは、各スタンダードセルのY方向に向かい合う対辺の一辺(外縁OTp)に沿ってX方向に延在するように半導体基板SBの主表面に形成されている。X方向に延在するp型電源電位用不純物領域Apは、X方向に並んだ複数のスタンダードセル内を連続的に延びており、かつY方向に隣接するスタンダードセル間で共有されている。
【0030】
なお以上に述べた第1の外縁OTnや第2の外縁OTpはそれぞれ、直線状に延在する電源電位用不純物領域An、Apの、平面視における中心線である。
【0031】
またゲート配線GWは、多結晶シリコンからなっていてもよく、またはチタンおよび銅の少なくともいずれかを含む金属材料からなっていてもよい。またゲート絶縁層は、シリコン酸化膜、またはHigh−kの誘導体材料よりなっていてもよい。
【0032】
MISトランジスタ、電源電位用不純物領域An、Apなどを覆うように半導体基板SBの主表面上に絶縁層II1が形成されている。この絶縁層II1は、たとえばシリコン酸化膜よりなり、たとえばCVD(Chemical Vapor Deposition)法により形成される。この絶縁層II1には、半導体基板SBの主表面に達する複数のコンタクトホール(貫通孔)CTH、SCTHが形成されている。複数のコンタクトホールCTHは、ソース/ドレイン領域An、Apの表面に達するコンタクトホールCTHと、ゲート配線GWの表面に達するコンタクトホールCTHとを有している。複数のコンタクトホールSCTHは、n型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとの双方の表面にまたがって達するコンタクトホールSCTHと、p型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとの双方の表面にまたがって達するコンタクトホールSCTHとを有している。
【0033】
複数のコンタクトホールCTH、SCTHの各々の内部は、たとえば金属からなるコンタクト層PCL(コンタクト用導電層)により充填されている。コンタクトホールCTH内のコンタクト層PCLは、ソース/ドレイン領域An、Apまたはゲート配線GWと接してコンタクト部CTを構成している。またn型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとの表面にまたがって達するコンタクトホールSCTH内のコンタクト層PCLは、n型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとの双方に接してコンタクト部SCTを構成している。これにより、n型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとはコンタクト層PCLを通じて電気的に接続されている。また、p型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとの表面にまたがって達するコンタクトホールSCTH内のコンタクト層PCLは、p型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとの双方に接してコンタクト部SCTを構成している。これにより、p型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとはコンタクト層PCLを通じて電気的に接続されている。
【0034】
なお、本実施の形態においては、コンタクト部SCTの直下においてn型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとが直接接続されており、またp型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとが直接接続されている。
【0035】
以上に述べた、n型ソース/ドレイン領域Anの材質はSiCであり、p型ソース/ドレイン領域Apの材質はSiGeであることが好ましい。これらの材質を用いれば、当該各活性領域における電流駆動能力が向上される。
【0036】
また、n型電源電位用不純物領域Anやp型電源電位用不純物領域Apの材質はたとえばSiからなることが好ましい。このようにすれば、直線状に延びるこれらの電源電位用不純物領域の機能が安定する。
【0037】
図5および図7を参照して、絶縁層II1上には、複数の第1金属配線M1が形成されている。複数の第1金属配線M1の各々は、平面視においてゲート配線GWと交差する方向(具体的には直交する方向(X方向))に延在している。複数の第1金属配線M1は、電源電位用第1配線M1と、接続用第1配線M1とを有している。電源電位用第1配線M1は、VDD電位を印加されるVDD配線M1と、VSS電位を印加されるVSS配線M1とを有している。
【0038】
VDD配線M1は、平面視においてn型電源電位用不純物領域Anの真上に延在しており、これにより外縁OTnに沿ってX方向に延在している。またVDD配線M1は、X方向に並んだ複数のスタンダードセル内を連続的に延びており、かつY方向に隣接するスタンダードセル間で共有されている。VDD配線M1は、コンタクトホールCTHおよびSCTHを通じてn型電源電位用不純物領域Anとp型ソース/ドレイン領域Apとの双方に電気的に接続されている。
【0039】
VSS配線M1は、平面視においてp型電源電位用不純物領域Apの真上に延在しており、これにより外縁OTpに沿ってX方向に延在している。またVSS配線M1は、X方向に並んだ複数のスタンダードセル内を連続的に延びており、かつY方向に隣接するスタンダードセル間で共有されている。VSS配線M1は、コンタクトホールCTHおよびSCTHを通じてp型電源電位用不純物領域Apとn型ソース/ドレイン領域Anとの双方に電気的に接続されている。
【0040】
また、複数の接続用第1配線M1の各々は、コンタクトホールCTHを通じて、ソース/ドレイン領域An、Apまたはゲート配線GWに電気的に接続されている。
【0041】
図6および図7を参照して、複数の第1金属配線M1上を覆うように絶縁層II1上に絶縁層II2が形成されている。この絶縁層II2には、第1金属配線M1に達するビアホールV1が複数個形成されている。複数のビアホールV1の各々には導電層が充填されている。
【0042】
絶縁層II2上には、複数の第2金属配線M2が形成されている。複数の第2金属配線M2の各々は、平面視においてゲート配線GWと同じ方向(Y方向)に延在している。複数の第2金属配線M2の各々は、ビアホールV1を通じて第1金属配線M1と電気的に接続されている。
【0043】
ところでコンタクト部CTやコンタクト部SCTは、平面視において、電源電位用不純物領域や機能素子用不純物領域の形成領域からはみ出さずに、その形成領域内に位置していることが好ましい。具体的には、たとえば図8に示すようにn型活性領域Anとp型電源電位用不純物領域Apとの接合部BDに接するコンタクト部SCTは、n型活性領域Anとp型電源電位用不純物領域Apとの内部に収まるように配置されることが好ましい。つまりコンタクト部SCTを形成するためのコンタクトホールSCTHが、平面視においてn型活性領域Anとp型電源電位用不純物領域Apとの内部に収まるように形成されることが好ましい。
【0044】
この場合、コンタクト部SCTの、図8における横方向の幅W1は、接合部BDの近傍におけるn型領域Anやp型領域Apの幅W2よりも小さいことが好ましい。このように幅W1が幅W2より小さくした場合、特にコンタクトずれが起きたとしても活性領域内にコンタクト部SCTが収まるようにした場合は、コンタクトホールSCTH形成時にSTI領域REが削られることを抑制することができる。このため、コンタクト部SCTと活性領域下のウェル領域との間にリーク電流が流れることを抑制することができる。
【0045】
しかし変形例として、たとえば図9のように、コンタクト部SCTの、図9における横方向の幅W1が、接合部BDの近傍におけるn型領域Anやp型領域Apの幅W2よりも大きくてもよい。また図9においては、コンタクト部SCTの、図9における縦方向の幅L1が、接合部BDの近傍におけるn型領域Anとp型領域Apとの幅の和L2よりも小さくなっている。しかしたとえば図10のように、コンタクト部SCTの、図9における横方向の幅W1が、接合部BDの近傍におけるn型領域Anやp型領域Apの幅W2よりも大きく、かつ図10における縦方向の幅L1が、接合部BDの近傍におけるn型領域Anとp型領域Apとの幅の和L2よりも大きくてもよい。
【0046】
半導体素子の微細化や高速動作化が進んでくると、コンタクトホールSCTHを微細に作成することが困難となり、平面視においてSTI領域REとオーバーラップしないように活性領域An、Ap上に小さいコンタクトホールSCTHを形成することが困難となる。このため図9や図10のように活性領域An、Apからはみ出したコンタクト部SCTを設けることになる。しかしSTI領域REとオーバーラップしたコンタクト部SCTを設けた場合、STI領域REがコンタクトホールSCTH形成時に削られてしまい、ウェル領域とコンタクト部SCTとの間にて接合リーク(接合部におけるリーク電流)が発生する問題がある。
【0047】
そこで、図9や図10のようなコンタクト部SCTを設ける場合には、少なくともコンタクト部SCTが設けられる付近の活性領域(電源電位用不純物領域An、Apやn型ソース/ドレイン領域Anやp型ソース/ドレイン領域Ap)が、機能素子が形成される半導体基板SBの主表面であるSiの表面よりも盛り上がっているような形態であることが好ましい。そのためには、電源電位用不純物領域Anやn型ソース/ドレイン領域AnがSiCで形成されており、電源電位用不純物領域Apやp型ソース/ドレイン領域ApがSiGeで形成されていることが好ましい。
【0048】
このようにすれば、コンタクトホールSCTHの深さを浅くすることができ、STI領域REにオーバーラップしたとしても、コンタクトホールSCTH形成時にSTI領域REが削られることを抑制することができる。このため、上述したような接合リークの発生を抑制することができる。
【0049】
図4〜図7に示す回路の、特にn型ウェル領域Wn内のn型領域An(n型の電源電位用不純物領域)とp型領域Ap(ソース/ドレイン領域などの活性領域としての、p型の機能素子用不純物領域)とが接続された部分における概略斜視図が図11に示される。図11および図4、図5を参照して、直線状のn型の電源電位用不純物領域Anと、p型の機能素子用不純物領域Apとは、接合部BDにおいて互いに接合される。
【0050】
図11においては上記電源電位用不純物領域Anと機能素子用不純物領域Apとを電気的に接続するコンタクト層PCLが配置される。このコンタクト層PCLの最下部は電源電位用不純物領域Anと機能素子用不純物領域Apとの両方に接するコンタクト部SCTとなっている。
【0051】
またコンタクト部SCTを有するコンタクト層PCLの最上部には、VDDが印加される電源配線M1が接続されている。この電源配線M1は、最下部がコンタクト部CTであるコンタクト層PCLにより、電源電位用不純物領域Anと電気的に接続される。またVSSが印加される電源配線M1も、VDDが印加される電源配線と同様、電源電位用不純物領域Apおよび機能素子用不純物領域Anと電気的に接続されている。
【0052】
なお図11においては絶縁層II1、II2や半導体基板SB、およびビアV1や配線M2については図示が省略されている。
【0053】
次に、本実施の形態の半導体装置SDVの作用効果について、主に図11および図12を参照して説明する。
【0054】
本実施の形態の半導体装置SDVにおいては、たとえば図11に示すように機能素子用不純物領域Apと電源電位用不純物領域Anとが接合部BDにおいて互いに接続される。なお比較用の図12は、図11に対して、コンタクト部SCTを有するコンタクト層PCLが形成されていない点についてのみ異なっている。
【0055】
たとえば図12のように、機能素子用不純物領域Apと電源電位用不純物領域Anとの両方と接触するコンタクト部SCTを有するコンタクト層PCLが形成されない場合、電源電位用不純物領域Anに電源端子VDDの電位を印加すると、接合部BDの近傍において空乏層が発生することがある。これはp型の機能素子用不純物領域Apとn型の電源電位用不純物領域Anとが接合部BDにて接合され、pn接合が形成されているためである。
【0056】
空乏層が形成されると、接合部BDにおいて機能素子用不純物領域Apと電源電位用不純物領域Anとが断線する可能性がある。そこで図11のように機能素子用不純物領域Apと電源電位用不純物領域Anとの両方と電気的に接続するための、コンタクト部SCTを有するコンタクト層PCLが配置される。これにより、たとえ機能素子用不純物領域Apと電源電位用不純物領域Anとの間に空乏層が大きく生じても、当該コンタクト層PCLにより機能素子用不純物領域Apと電源電位用不純物領域Anとの導通が確保される。したがって、ゲート配線GWや第1金属配線M1、第2金属配線M2の一次元レイアウトを保ったまま、当該半導体装置SDVが不具合なく小型化および高集積化される。
【0057】
さらに、たとえば図11に示すようにコンタクト部SCTを有するコンタクト層PCLの最上部に接するように電源配線(第1金属配線)M1が形成されていれば、たとえ接合部BDに空乏層が大きく生じたとしても、電源配線M1と、コンタクト部SCTを有するコンタクト層PCLとの接続により(たとえば電源配線M1が電源電位用不純物領域Anと機能素子用不純物領域Apとの両方と電気的に接続されていれば)、電源電位用不純物領域Anと機能素子用不純物領域Apとの電気的な接続を確保することができる。したがって、電源電位用不純物領域Anと機能素子用不純物領域Apとの電気的な接続をより確実にすることができる。
【0058】
特にn型ソース/ドレイン領域Anの材質をSiCとし、p型ソース/ドレイン領域Apの材質をSiGeとし、n型電源電位用不純物領域Anやp型電源電位用不純物領域Apの材質をSiとした場合、接合部BDがSiCとSiとの境界や、SiGeとSiとの境界となる。SiCとSiとは結晶構造等が異なるため、これらが接合された接合部BDにおいて電気的な絶縁が起こりやすい。これはSiCとSiとの間に導通をスムーズにするための低抵抗のシリサイド層を形成することが困難となるためである。このことは、SiGeとSiとにおいても同様である。
【0059】
したがって、図11のようにコンタクト層PCLが形成されることにより、電源電位用不純物領域Anと機能素子用不純物領域Apとの電気的な接続を確実にすることは特に有効である。
【0060】
(実施の形態2)
本実施の形態は、実施の形態1と比較して、コンタクト層PCLにより接続される不純物領域の構成において異なっている。以下、本実施の形態の構成について説明する。
【0061】
図13は、本実施の形態のスタンダードセルにおける、図7の断面図と同一の箇所の断面図を示している。図14は、本実施の形態のスタンダードセルにおける、図11の斜視図と同一の箇所の斜視図を示している。
【0062】
図13および図14を参照して、図13は図7に対して、コンタクト部SCT(コンタクト領域)の真下において、p型活性領域Apと電源電位用不純物領域Anとが互いに接続されておらず、両者は互いに離れている点において異なっている。図14が図11に対して異なる点についても、上記の図13が図7に対して異なる点と同様である。また図示されないが、p型ウェル領域Wpに形成されるn型活性領域Anおよび電源電位用不純物領域Apについても同様であり、n型活性領域Anと電源電位用不純物領域Apとが互いに接続されておらず、両者は互いに離れている。
【0063】
つまり本実施の形態においては、機能素子用不純物領域と電源電位用不純物領域との間に接合部BDが形成されていない。しかし本実施の形態においても、図13および図14に示すように、コンタクト部SCTは、互いに離れたp型活性領域Apと電源電位用不純物領域Anとの両方と接触している。つまりコンタクト部SCTを有するコンタクト層PCLにより、p型活性領域Apと電源電位用不純物領域Anとが互いに電気的に接続されている。
【0064】
この場合も上述した接合リークが発生する問題を避けるために、少なくともコンタクト部SCTが設けられる付近の活性領域(電源電位用不純物領域An、Apやn型ソース/ドレイン領域Anやp型ソース/ドレイン領域Ap)が、機能素子が形成される半導体基板SBの主表面であるSiの表面よりも盛り上がっているような形態であることが好ましい。そのためには、電源電位用不純物領域Anやn型ソース/ドレイン領域AnがSiCで形成されており、電源電位用不純物領域Apやp型ソース/ドレイン領域ApがSiGeで形成されていることが好ましい。
【0065】
なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図13〜図14において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0066】
このように、コンタクト部SCTを有するコンタクト層PCLにより互いに電気的に接続される、機能素子用不純物領域と電源電位用不純物領域とは、互いに接続されていなくてもよい。この場合においても、当該コンタクト層PCLや、コンタクト層PCLの真上において接するように配置される電源配線M1により、機能素子用不純物領域と電源電位用不純物領域との導通が保たれる。
【0067】
本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。
【0068】
(実施の形態3)
本実施の形態は、実施の形態1と比較して、コンタクト層PCLや電源端子VDDの構成において異なっている。以下、本実施の形態の構成について説明する。
【0069】
図15および図16は、本実施の形態のスタンダードセルにおける、図11の斜視図と同一の箇所の斜視図を示している。
【0070】
図15を参照して、図15は図11に対して、VDDが印加される電源配線M1が、コンタクト部SCTを有するコンタクト層PCLの最上部と接続されていない点において異なっている。つまり電源配線M1と、コンタクト部SCTを有するコンタクト層PCLとが平面視において互いに離れている。
【0071】
また電源配線M1とコンタクト層PCLとが接続されていないため、電源配線M1は、電源電位用不純物領域上に延在する方向にのみ延びており、図11に示すような(コンタクト部SCTを有するコンタクト層PCLと接続するための)枝分かれした領域が存在しない。
【0072】
しかし図15は上記の点以外は、実施の形態1の図11と同様である。つまり機能素子用不純物領域Apと電源電位用不純物領域Anとが接合部BDにおいて互いに接続される。そして上記電源電位用不純物領域Anと機能素子用不純物領域Apとを電気的に接続するコンタクト層PCLが配置される。つまりこのコンタクト層PCLの最下部は電源電位用不純物領域Anと機能素子用不純物領域Apとの両方に接するコンタクト部SCTとなっている。
【0073】
このため、電源配線M1によっては機能素子用不純物領域Apと電源電位用不純物領域Anとが電気的に接続されないが、コンタクト部SCTにより機能素子用不純物領域Apと電源電位用不純物領域Anとが互いに電気的に接続される。したがって、実施の形態1や実施の形態2と同様に、機能素子用不純物領域と電源電位用不純物領域との導通が保たれる。
【0074】
また他の例としては、図16に示す構成は図11の構成に対して、機能素子用不純物領域Apと電源電位用不純物領域Anとが半導体基板SBの主表面において互いに接続されておらず、両者は互いに離れている点において異なっている。また図16に示す構成は図11の構成に対して、コンタクト部SCTが、p型活性領域Apと接触しているが、電源電位用不純物領域Anと接触していない点において異なっている。つまり図16のコンタクト部SCTにおいては、p型活性領域Apと電源電位用不純物領域Anとが互いに電気的に接続されていない。
【0075】
以上の各点において、図16は図11と異なっている。すなわち図16の構造においては、電源配線M1のみ、コンタクト部SCTを有するコンタクト層PCLと電気的に接続されている。このような構成であっても、電源配線M1と当該コンタクト層PCLとが接続されている限り、n型領域Anとp型領域Apとの導通は確保される。
【0076】
本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。
【0077】
(実施の形態4)
本実施の形態は、実施の形態1と比較して、不純物領域同士を接続するコンタクト層PCLの構成において異なっている。以下、本実施の形態の構成について説明する。
【0078】
図17は、本実施の形態のスタンダードセルにおける、図4の平面図と同様の平面図を示している。図18は、本実施の形態のスタンダードセルにおける、図5の平面図と同様の平面図を示している。図19は、本実施の形態のスタンダードセルにおける、図6の平面図と同様の平面図を示している。さらに図20は、図17〜図19に示す本実施の形態のスタンダードセルにおける、図11の斜視図と同様の斜視図を示している。
【0079】
図17〜図20を参照して、本実施の形態においては、複数のスタンダードセルは、電源電位用不純物領域An、Apの延在する方向(X方向)に交差する方向(Y方向)に関して互いに隣り合って配置された第1および第2のスタンダードセルを含む。そして、第1および第2のスタンダードセルをまたぐように、コンタクト層PCLが形成される。
【0080】
具体的には、たとえばY方向に関して、電源端子VSSとしての電源電位用不純物領域Apを挟んで両側に配置される、図17〜図19中の左上のスタンダードセルCiv(第1のスタンダードセル)のn型活性領域An(機能素子用不純物領域)と、図17〜図19中の左下のスタンダードセルCiv(第2のスタンダードセル)のn型活性領域Anとが、コンタクト部SCTを有するコンタクト層PCL(コンタクト導電層)により互いに接続される。つまり当該コンタクト層PCLにより、第1のスタンダードセルCivのn型活性領域Anと電源電位用不純物領域Apと、第2のスタンダードセルCivのn型活性領域Anとの三者が互いに接続される。
【0081】
上述した互いに1つのコンタクト層PCLにより接続される、第1のスタンダードセルCivのn型活性領域Anと電源電位用不純物領域Ap、および第2のスタンダードセルCivのn型活性領域Anと電源電位用不純物領域Apは、いずれも接合部BDにおいて接続される。そして上記3つの領域An、Ap、Anと、上記コンタクト層PCLのコンタクト部SCTとが接触する。また上記コンタクト層PCLの最上部において、VSSが印加される電源配線M1が当該コンタクト層PCLと接続される。
【0082】
このような構成とすることにより、電源端子VSSとしての電源配線M1の下に延在する電源電位用不純物領域Apと、その(Y方向に関する)両側のn型活性領域Anとが1つのコンタクト層PCLにより接続される。このため、より簡易化された配線構造により、上記3つの領域An、Ap、Anが電気的に接続される。
【0083】
図21を参照して、図21は図20に対して、VSSが印加される電源配線M1が、電源電位用不純物領域Ap上で延在する方向に交差する方向に枝分かれしていない点において異なっている。
【0084】
この場合においても、電源配線M1が電源電位用不純物領域Ap上のコンタクト層PCL(電源電位用不純物領域Apと平面視において同じ位置)においてコンタクト層PCLと接続されていれば、電源電位用不純物領域Apとn型活性領域Anとがコンタクト層PCL(コンタクト部SCT)により互いに接続されているため、上記3つの領域An、Ap、Anが電気的に接続される。
【0085】
また図示されないが、本実施の形態においてもたとえば図16と同様に、コンタクト層PCLが電源配線M1と導通されていれば、コンタクト層PCL(コンタクト部SCT)が上記3つの領域An、Ap、Anを互いに接続しない位置に配置されていたとしても、他の領域において上記3つの領域An、Ap、Anを電気的に接続することができる。
【0086】
なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図17〜図21において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0087】
本発明の実施の形態4は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。
【0088】
(実施の形態5)
本実施の形態は、実施の形態1と比較して、電源電位用不純物領域やゲート配線GWの構成において異なっている。以下、本実施の形態について説明する。
【0089】
図22は、本実施の形態のスタンダードセルにおける、図11の斜視図と同様の斜視図を示している。また図23は図22の平面図である。さらに図24は、たとえば図4と同様に、図22や図23のスタンダードセルにおける比較的下部の層(図23の電源配線M1を除く層)の平面図である。
【0090】
図22〜図24を参照して、本実施の形態のスタンダードセルは、たとえば半導体基板SB(図7参照)のn型ウェル領域Anの主表面上に、互いに間隔をおいてMISトランジスタの1対のp型ソース/ドレイン領域Apが形成されている。そして1対のp型ソース/ドレイン領域Ap間に挟まれる領域上を延在するように、図23や図24において縦方向に延在する、上記MISトランジスタのゲート配線GW(ゲート電極)が形成されている。
【0091】
p型ソース/ドレイン領域Apの隣りには、p型ソース/ドレイン領域Apと接合部BDにおいて接合される、n型電源電位用不純物領域Anが配置される。接合部BD付近におけるn型電源電位用不純物領域Anの平面視におけるX方向の幅とp型ソース/ドレイン領域Apの平面視におけるX方向の幅とは実質的に同じである。そして電源電位用不純物領域Anの上部、特にゲート配線GWよりも上層には、電源配線(第1金属配線)M1が配置されている。この電源配線M1は、VDDまたはVSSの電位を供給するための配線である。
【0092】
ここで電源電位用不純物領域Anおよび電源配線M1の各々は、X方向に関して延在しておらず、2つに分断されている。
【0093】
そして分断された、X方向に延びる2つの電源配線M1のうち一方(第1の電源配線)と他方(第2の電源配線)とは、コンタクト層PCLにより、電源配線M1と同じくX方向に沿って延びる接続用導電層GWを通じて互いに電気的に接続される。コンタクト層PCLにおいて、上記一方および他方の電源配線M1と、接続用導電層GWとは、平面視において互いに重なり合う。ここでのX方向に沿って延びる接続用導電層GWは、上述したY方向に沿って延びるゲート配線GWと同一の材料からなるものである。またX方向に沿って延びる接続用導電層GWとY方向に沿って延びるゲート配線GWとは同一の層から互いに分離して形成されている。
【0094】
また分断された2つの電源電位用不純物領域Anのうち一方は第1の電源配線M1と、他方は第2の電源配線M1と、それぞれコンタクト層PCLにより電気的に接続されている。
【0095】
なおここでは第1および第2の電源配線M1と電源電位用不純物領域Anとは、コンタクト部CTを有するコンタクト層PCLにより互いに電気的に接続されている。しかし第1および第2の電源配線M1と電源電位用不純物領域Anとが、実施の形態1に示すようにコンタクト部SCTを有するコンタクト層PCLにより互いに電気的に接続されていてもよい。
【0096】
さらに本実施の形態においては、互いに分断された電源配線M1の間に、当該電源配線M1と同じ層から分離して形成された配線層M1が形成されている。この配線層M1はY方向に沿って延びており、X方向に沿って延びる第1および第2の電源配線M1の間に位置するように形成されている。
【0097】
またここで、p型ソース/ドレイン領域Apおよびn型の電源電位用不純物領域Anは、いずれもたとえばSiからなるものであることが好ましい。しかし仮にp型ソース/ドレイン領域ApとしてSiの代わりにSiGeを用いれば、図25を参照して、SiGeからなるp型ソース/ドレイン領域SApと、Siからなる直線状のn型電源電位用不純物領域Anとの接合部BDにおいて、断線が起こる可能性が高くなる。これはp型ソース/ドレイン領域SApとn型電源電位用不純物領域Anとの材質が異なれば、両者の主表面上に、コンタクト部CT、SCTやコンタクト層PCLとの導通をスムーズにするための低抵抗のシリサイド層を形成することが困難となるためである。
【0098】
p型ソース/ドレイン領域SApがSiGeからなる場合、p型ソース/ドレイン領域SApにおける電流駆動能力が向上するが、接合部BDにおいて断線が起こると、p型ソース/ドレイン領域SApの平面視における形状が変化し、p型ソース/ドレイン領域SApの機能が低下する可能性がある。
【0099】
そこで活性領域と電源電位用不純物領域との材質を同一にするために、たとえば図26に示すようにp型ソース/ドレイン領域SApに加えて電源電位用不純物領域SAnもSiGeからなる層とした場合、直線状(長尺形状)でありSiGeからなる電源電位用不純物領域SAnが断線を起こす可能性がある。
【0100】
ただし本実施の形態においてはn型電源電位用不純物領域がX方向に関して分断されており、直線状(長尺形状)とはなっていない。このためn型電源電位用不純物領域、p型活性領域ともにSiGeからなる構成としてもよい。このようにすれば、電流駆動能力が向上され、かつ断線が抑制されたスタンダードセルを提供することができる。なおこの場合、X方向に延びる接続用導電層GWは、たとえばチタンや銅を含むメタルゲートであることが好ましい。その場合、ゲート配線GWも同様のメタルゲートとなる。
【0101】
なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図22〜図28において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0102】
次に、本実施の形態の半導体装置SDVの作用効果について、主に図23〜図24、および図27〜図28を参照して説明する。
【0103】
たとえば本実施の形態の比較例としての図27や、図27のうち電源配線M1の図示が省略された図28に示すように、平面視においてソース/ドレイン領域としてのp型ソース/ドレイン領域Apと、n型の電源電位用不純物領域Anとにより三方を囲まれたSTI領域REが形成される。当該STI領域REには絶縁層が埋め込まれるが、STI領域REが三方をAn、Apで囲まれた構成であれば、STI領域REに絶縁層II1、II2を埋め込む処理を行なうことが困難となる。
【0104】
このため本実施の形態のように、電源電位用不純物領域AnがX方向に関して長尺形状に延在せず分断された構成を用いる。このことにより、図23や図24におけるSTI領域REはp型ソース/ドレイン領域Apにより二方を囲まれる。したがって他の二方はAn、Apで囲まれない構成となるため、図27や図28の構成に比べてSTI領域REへの絶縁層II1などの埋め込みが容易になる。
【0105】
このようにSTI領域REへの絶縁層II1などの埋め込みが容易になる結果、周囲のp型ソース/ドレイン領域Apやn型電源電位用不純物領域Anの平面視における形状のばらつきを抑制することができる。つまり形成されるMISトランジスタやスタンダードセルの性能が安定化される。
【0106】
また、電源電位用不純物領域AnがX方向に延在しないため、電源電位用不純物領域An上に形成される電源配線M1も、X方向に延在する必要がない。つまり電源配線M1がX方向に関して延在する長さや分断される箇所などの自由度が増す。
【0107】
さらに、電源配線M1が2つ(第1および第2の電源配線)に分断されるため、分断された領域に、Y方向に延びる電源配線M1を配置することが可能となる。図23と図27とを比較すれば、Y方向に延びる電源配線M1の位置が異なっている。以上より、折れ曲がりを有しない一次元レイアウトにより形成される電源配線M1のレイアウトの自由度が増す。
【0108】
また上記のように、たとえば図27や図28のように電源電位用不純物領域Anが長尺形状を有する場合、電源電位用不純物領域AnにSiGeからなる材料を用いることにより不具合が発生する可能性がある。しかし本実施の形態のように電源電位用不純物領域Anが短く分断されていれば、電源電位用不純物領域AnにSiGeからなる材料を用いることが可能となる。ここで、仮にp型活性領域ApがSiGeからなる場合には、電流駆動機能が向上するとともに、接合部BDにおける断線が抑制された高性能なスタンダードセルを提供することができる。
【0109】
なお以上においては、電源端子VDDの電位を供給するための電源配線M1の下に配置された電源電位用不純物領域Anと、p型活性領域Apとからなる領域における構成について説明している。しかし電源端子VSS(図4参照)の電位を供給するための電源配線M1の下に配置された電源電位用不純物領域Apと、n型活性領域Anとからなる領域における構成において、上記と同様の構成を形成してもよい。
【0110】
なお、以上に説明した実施の形態を適宜組み合わせて本発明による半導体装置を構成してもよく、その場合、組み合わせた実施の形態に記載の効果を同様に奏することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0111】
本発明は、スタンダードセルを有する半導体装置に特に有利に適用され得る。
【符号の説明】
【0112】
An n型領域、Ap p型領域、BD 接合部、CEL スタンダードセル、CELR スタンダードセル領域、CK クロック端子、CT,SCT コンタクト部、CTH,SCTH コンタクトホール、DT データ入力端子、GW ゲート配線、II1,II2 絶縁層、I/O I/Oセル領域、M1 電源配線、M2 配線、NT nMISトランジスタ、OTn 第1の外縁、OTp 第2の外縁、PCL コンタクト層、PT pMISトランジスタ、QB 出力端子、RE STI領域、SAn 電源電位用不純物領域、SAp p型ソース/ドレイン領域、SB 半導体基板、SDV 半導体装置、TC,TT 配線、V1 ビア、VDD,VSS 電源端子、Wn n型ウェル領域、Wp p型ウェル領域。
【特許請求の範囲】
【請求項1】
複数のスタンダードセルを有する半導体装置であって、
主表面を有する半導体基板と、
前記複数のスタンダードセルのうち少なくとも1つのスタンダードセル内における前記半導体基板の前記主表面に形成され、かつ機能素子を構成する第1導電型の機能素子用不純物領域と、
前記少なくとも1つのスタンダードセル内における、前記半導体基板の前記主表面に形成され、かつ電源電位が印加される第2導電型の電源電位用不純物領域と、
前記半導体基板の前記主表面上に形成され、かつ前記半導体基板の前記主表面に達する貫通孔を有する絶縁層と、
前記絶縁層の前記貫通孔内に形成されたコンタクト用導電層とを備え、
前記機能素子用不純物領域と前記電源電位用不純物領域とをまたぐように前記コンタクト用導電層が形成されることで、前記機能素子用不純物領域と前記電源電位用不純物領域とが前記コンタクト用導電層を通じて電気的に接続されている、半導体装置。
【請求項2】
前記コンタクト用導電層が前記半導体基板の前記主表面に接するコンタクト領域の真下において、前記機能素子用不純物領域と前記電源電位用不純物領域とが互いに接続されている、請求項1に記載の半導体装置。
【請求項3】
平面視において、前記コンタクト領域は、前記半導体基板の前記主表面において前記電源電位用不純物領域および前記機能素子用不純物領域の形成領域からはみ出さずに前記形成領域内に位置している、請求項2に記載の半導体装置。
【請求項4】
平面視において、前記コンタクト用導電層が前記半導体基板の前記主表面に接するコンタクト領域の真下において、前記機能素子用不純物領域と前記電源電位用不純物領域とが互いに接続されておらず、前記機能素子用不純物領域と前記電源電位用不純物領域とが離れている、請求項1に記載の半導体装置。
【請求項5】
前記電源電位用不純物領域上に延在する電源配線をさらに備え、
前記電源配線は前記コンタクト用導電層に接続されている、請求項1〜4のいずれかに記載の半導体装置。
【請求項6】
前記電源電位用不純物領域上に延在する電源配線をさらに備え、
前記電源配線は前記コンタクト用導電層に接続されておらず、前記電源配線と前記コンタクト用導電層とが離れている、請求項1〜4のいずれかに記載の半導体装置。
【請求項7】
前記複数のスタンダードセルは、前記電源電位用不純物領域の延在する方向と交差する方向に互いに隣り合って配置された第1および第2のスタンダードセルを含み、
前記コンタクト用導電層が前記半導体基板の前記主表面に接するコンタクト領域は前記第1および第2のスタンダードセルをまたぐように配置されている、請求項1〜6のいずれかに記載の半導体装置。
【請求項8】
前記機能素子用不純物領域の材質はSiGeおよびSiCのいずれかからなり、前記電源電位用不純物領域の材質はSiからなる、請求項1〜7のいずれかに記載の半導体装置。
【請求項9】
複数のスタンダードセルを有する半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成されたトランジスタの1対のソース/ドレイン領域と、
1対の前記ソース/ドレイン領域に挟まれる前記半導体基板の前記主表面上に形成された前記トランジスタのゲート電極と、
前記少なくとも1つのスタンダードセル内における前記半導体基板の前記主表面上において前記ゲート電極よりも上層に形成され、かつ互いに分断された第1および第2の電源配線と、
前記ゲート電極と同じ層から分離して形成された接続用導電層とを備え、
前記接続用導電層は前記ゲート電極と同じ層および同じ材料で形成され、
前記第1および第2の電源配線および前記接続用導電層は同じ方向に延び、
平面視において、前記第1の電源配線の一部と前記接続用導電層の一部は互いに重なり合い、前記第2の電源配線の一部と前記接続用導電層の一部とは互いに重なり合い、
前記第1および第2の電源配線は、前記接続用導電層を通じて互いに電気的に接続されている、半導体装置。
【請求項10】
前記ゲート電極は、CuおよびTiの少なくともいずれかを材質に含むメタルゲートである、請求項9に記載の半導体装置。
【請求項11】
前記第1および第2の電源配線と同じ層から分離して形成された配線層をさらに備え、
前記配線層は前記第1および第2の電源配線の間に位置するように形成されている、請求項9または10に記載の半導体装置。
【請求項1】
複数のスタンダードセルを有する半導体装置であって、
主表面を有する半導体基板と、
前記複数のスタンダードセルのうち少なくとも1つのスタンダードセル内における前記半導体基板の前記主表面に形成され、かつ機能素子を構成する第1導電型の機能素子用不純物領域と、
前記少なくとも1つのスタンダードセル内における、前記半導体基板の前記主表面に形成され、かつ電源電位が印加される第2導電型の電源電位用不純物領域と、
前記半導体基板の前記主表面上に形成され、かつ前記半導体基板の前記主表面に達する貫通孔を有する絶縁層と、
前記絶縁層の前記貫通孔内に形成されたコンタクト用導電層とを備え、
前記機能素子用不純物領域と前記電源電位用不純物領域とをまたぐように前記コンタクト用導電層が形成されることで、前記機能素子用不純物領域と前記電源電位用不純物領域とが前記コンタクト用導電層を通じて電気的に接続されている、半導体装置。
【請求項2】
前記コンタクト用導電層が前記半導体基板の前記主表面に接するコンタクト領域の真下において、前記機能素子用不純物領域と前記電源電位用不純物領域とが互いに接続されている、請求項1に記載の半導体装置。
【請求項3】
平面視において、前記コンタクト領域は、前記半導体基板の前記主表面において前記電源電位用不純物領域および前記機能素子用不純物領域の形成領域からはみ出さずに前記形成領域内に位置している、請求項2に記載の半導体装置。
【請求項4】
平面視において、前記コンタクト用導電層が前記半導体基板の前記主表面に接するコンタクト領域の真下において、前記機能素子用不純物領域と前記電源電位用不純物領域とが互いに接続されておらず、前記機能素子用不純物領域と前記電源電位用不純物領域とが離れている、請求項1に記載の半導体装置。
【請求項5】
前記電源電位用不純物領域上に延在する電源配線をさらに備え、
前記電源配線は前記コンタクト用導電層に接続されている、請求項1〜4のいずれかに記載の半導体装置。
【請求項6】
前記電源電位用不純物領域上に延在する電源配線をさらに備え、
前記電源配線は前記コンタクト用導電層に接続されておらず、前記電源配線と前記コンタクト用導電層とが離れている、請求項1〜4のいずれかに記載の半導体装置。
【請求項7】
前記複数のスタンダードセルは、前記電源電位用不純物領域の延在する方向と交差する方向に互いに隣り合って配置された第1および第2のスタンダードセルを含み、
前記コンタクト用導電層が前記半導体基板の前記主表面に接するコンタクト領域は前記第1および第2のスタンダードセルをまたぐように配置されている、請求項1〜6のいずれかに記載の半導体装置。
【請求項8】
前記機能素子用不純物領域の材質はSiGeおよびSiCのいずれかからなり、前記電源電位用不純物領域の材質はSiからなる、請求項1〜7のいずれかに記載の半導体装置。
【請求項9】
複数のスタンダードセルを有する半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成されたトランジスタの1対のソース/ドレイン領域と、
1対の前記ソース/ドレイン領域に挟まれる前記半導体基板の前記主表面上に形成された前記トランジスタのゲート電極と、
前記少なくとも1つのスタンダードセル内における前記半導体基板の前記主表面上において前記ゲート電極よりも上層に形成され、かつ互いに分断された第1および第2の電源配線と、
前記ゲート電極と同じ層から分離して形成された接続用導電層とを備え、
前記接続用導電層は前記ゲート電極と同じ層および同じ材料で形成され、
前記第1および第2の電源配線および前記接続用導電層は同じ方向に延び、
平面視において、前記第1の電源配線の一部と前記接続用導電層の一部は互いに重なり合い、前記第2の電源配線の一部と前記接続用導電層の一部とは互いに重なり合い、
前記第1および第2の電源配線は、前記接続用導電層を通じて互いに電気的に接続されている、半導体装置。
【請求項10】
前記ゲート電極は、CuおよびTiの少なくともいずれかを材質に含むメタルゲートである、請求項9に記載の半導体装置。
【請求項11】
前記第1および第2の電源配線と同じ層から分離して形成された配線層をさらに備え、
前記配線層は前記第1および第2の電源配線の間に位置するように形成されている、請求項9または10に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
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【図8】
【図9】
【図10】
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【図12】
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【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
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【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【公開番号】特開2011−238844(P2011−238844A)
【公開日】平成23年11月24日(2011.11.24)
【国際特許分類】
【出願番号】特願2010−110296(P2010−110296)
【出願日】平成22年5月12日(2010.5.12)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年11月24日(2011.11.24)
【国際特許分類】
【出願日】平成22年5月12日(2010.5.12)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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