【課題】セルベースの半導体集積回路において、異なるセル高さを有するセルを効率良く配置するための技術を提供する。
【解決手段】半導体集積回路が、基準ハイトセル３０、マルチハイトセル４０、ＶＤＤ電源配線、ＶＳＳ電源配線を備え、マルチハイトセルは、Ｙ軸方向に延伸するＶＤＤ側電源供給配線５Ｂ、ＶＳＳ側電源供給配線６Ｂを備え、基準ハイトセルの高さをａ、マルチハイトセルの高さをｂ、ＶＤＤ、ＶＳＳ電源配線の幅をｗとしたときに、ＶＳＳ側電源供給配線は、少なくとも、マルチハイトセルの下端からｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ａ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられ、ＶＤＤ側電源供給配線は、少なくとも、マルチハイトセルの下端からａ＋ｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられる。 （もっと読む）

【課題】セルベース設計において複数の記憶素子セルが配置される構成において、効率的に且つ確実に複数ビットのソフトエラーの発生を抑制することが可能なセルの配置構造を提供する。
【解決手段】回路素子セルの配置構造は、第１の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、複数の記憶素子セルの各々の領域において第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェルと、複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に設けられ、セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルとを含み、第１のＮウェルと第２のＮウェルとは一体であり、第１のＰウェルと第２のＰウェルとは一体である。 （もっと読む）

【課題】消費電力を抑えることができる、プログラムユニットを用いた半導体装置を提供する。また、信頼性の高い、プログラムユニットを用いた半導体装置を提供する。さらに集積度の高い、プログラムユニットを用いた半導体装置を提供する。
【解決手段】ＰＬＤ等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。 （もっと読む）

【課題】ＲＤＲに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供する。
【解決手段】少なくとも１つのスタンダードセル内における半導体基板ＳＢの主表面に形成される第１導電型の機能素子用不純物領域Ａｐと、電源電位が印加される第２導電型の電源電位用不純物領域Ａｎとを備える。半導体基板ＳＢの主表面上に形成され、かつ半導体基板ＳＢの主表面に達する貫通孔ＳＣＴＨを有する絶縁層ＩＩ１、ＩＩ２と、絶縁層ＩＩ１、ＩＩ２の貫通孔内に形成されたコンタクト用導電層ＰＣＬとを備える。上記機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとをまたぐように形成されるコンタクト用導電層ＰＣＬを通じて電気的に接続される。 （もっと読む）

【課題】チップサイズの縮小を図ること。
【解決手段】設計支援装置は、作成したユニットセルに応じて、複数種類のバルクを配置した列（バルク領域）を設定し（ステップ２２ａ）し、列にユニットセルを配置する（ステップ２２ｂ）。設計支援装置は、列におけるバルクの使用情報をバルクの周類毎に生成し、その使用情報に基づいてバルクの使用状況を検証する（ステップ２２ｃ）。そして、設計支援装置は、バルクの配置が均等ではない場合にユニットセルの配置を変更する。 （もっと読む）

【課題】電子回路の小型化を実現する。
【解決手段】ＭＯＳトランジスタ２０が、格子状に形成されたゲート電極２２と、ゲート電極２２で囲まれたソース領域２３およびドレイン領域２４と、ゲート電極２２の格子の一方向に沿って配置され、ソース領域２３およびドレイン領域２４とコンタクトを介して接続するソース用メタル配線２７およびドレイン用メタル配線２８を有する。ソース領域２３およびドレイン領域２４のそれぞれは、各メタル配線の長さ方向に長辺を有する長方形状に形成される。ソース用メタル配線２７およびドレイン用メタル配線２８は、その長さ方向にジグザグ形状に形成されて、それぞれソース用コンタクト２５およびドレイン用コンタクト２６に接続する。 （もっと読む）

【解決手段】リコンフィギャラブルロジックデバイスは、配線ネットワークを介して相互に接続されたタイルのアレイを有する。各タイルは、揮発性メモリを有する処理ユニットと、ランダムアクセスメモリユニットとの両方を有する。 （もっと読む）

【課題】配線効率を悪くすることなく効率よくノイズを除去可能な半導体集積回路を提供する。
【解決手段】スタンダードセル１０に論理回路領域１０ａと容量領域１０ｂとを具備させ、同一の配線層に属する１本の電源配線２２及び２本の接地配線２０，２１（または２本の電源配線及び１本の接地配線）をスタンダードセル１０に接続し、容量領域１０ｂにおいて、ＭＯＳ容量１７を同一の配線層の電源配線２２と接地配線２１との間に接続する。 （もっと読む）

【課題】従来の半導体装置では、外部からの電源が供給される電源配線と回路毎に設けられる電源配線とを接続するスイッチトランジスタにより回路の配置に大きな制約が課される問題があった。
【解決手段】本発明にかかる半導体装置の一態様は、半導体基板１と、半導体基板１上に形成されるトランジスタ（セル）に電源を供給する第１の下層配線と、第１の下層配線層に接続され、第１の下層配線よりも電流許容量の大きい第１の中間層配線と、第１の中間層配線よりも上層に配置され、外部から入力される電源を受ける上層配線と、を有し、第１の中間層配線は、半導体基板１上に形成されたスイッチ回路ＳＷを介して上層配線に接続されるものである。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１２）と、未配置領域に、少なくとも一部が第１、第２のポリシリコン配線パターンによりそれぞれ形成された第１、第２の電源補強線を含む第１、第２の電源補強セルを配置するステップ（ステップＳ１４）と、を含む。ステップＳ１４において、第１、第２のポリシリコン配線パターンを第２、第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１、第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの第１、第２の電源補強セルの少なくとも一方を第２の方向に沿って並べて配置する。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１４）と、未配置領域に、少なくとも一部が第１及び第２のポリシリコン配線パターンによりそれぞれ形成された第１及び第２の電源補強線と、を含む電源補強セルを配置するステップ（ステップＳ１６）と、を含む。ステップＳ１６において、第１及び第２のポリシリコン配線パターンを第２の電源供給線及び第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１の電源補強線及び第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの電源補強セルを第２の方向に沿って並べて配置する。 （もっと読む）

【課題】半導体集積回路のチップ面積を低減する。
【解決手段】第１トランジスタ（Ｔｒ２）と、Ｙ軸に沿って上記第１トランジスタに隣接配置された第２トランジスタ（Ｔｒ３）と、Ｘ軸に沿って上記第２トランジスタに隣接配置された第３トランジスタ（Ｔｒ６）とを含む。さらに、Ｙ軸に沿って上記第３トランジスタに隣接配置されるとともに、Ｘ軸に沿って上記第１トランジスタに隣接配置された第４トランジスタ（Ｔｒ７）とを含む。上記第１乃至第４トランジスタは、互いにウェルが共通化され、上記第１トランジスタの出力信号と、上記第２トランジスタの出力信号とは互いに逆相とされる。上記第２トランジスタの出力信号と、上記第３トランジスタの出力信号とは互いに逆相とされる。上記第３トランジスタの出力信号と、上記第４トランジスタの出力信号とは互いに逆相とされる。上記トランジスタの出力は、ウェルの電位変動を互いに打ち消すように作用する。 （もっと読む）

【課題】個々のセルデータ自体の自動配線への適合性を評価する。
【解決手段】電子装置の他の部分と配線によって接続され、前記電子装置の機能を実現するセルを定義するセルデータの検証装置である。本検証装置は、セルを電子装置の他の部分と接続する端子の定義を含むセルデータを入力する手段と、セルデータの電子装置内での配置を模擬した検証用の配置情報を入力する手段と、配置情報で配置されるセルの端子と接続されるべき相手端子の定義データを生成する手段と、セルデータを配置情報にしたがって配置するとともに、相手端子の定義データを付加したレイアウトデータを作成するレイアウト手段と、自動配線システムにセルデータとレイアウトデータとを入力することによって相手端子から配置されたセルの端子に至る配線データを発生させる、自動配線を起動する手段と、自動配線システムからの自動配線の結果を報知する報知手段とを備える。 （もっと読む）

【課題】電源ノイズを抑制する。
【解決手段】電源電圧Ｖｄｄまたは基準電圧Ｖｓｓが印加される主配線（第１基準電圧幹線ＶＳＳ１）と、複数の副配線（基準電圧枝線ＶＳＳＢ）と、複数の基準電圧枝線ＶＳＳＢに接続されている複数の回路セル（不図示）と、入力される制御信号に応じて、複数の基準電圧枝線ＶＳＳＢのうち、所定の回路セルが接続されている基準電圧枝線ＶＳＳＢと第１基準電圧幹線ＶＳＳ１との接続および遮断を制御する電源スイッチセルＳＷ１,ＳＷ２,…と、複数の基準電圧枝線ＶＳＳＢを相互に接続する補助配線５０と、を有する。 （もっと読む）

【課題】クリティカルな信号等の所定の信号の配線長に着目して配線レイアウトを早い段階で変更することにより、信頼性の高い半導体集積回路装置を短期間で設計するための設計支援プログラム等を提供すること。
【解決手段】本発明の半導体集積回路装置の設計支援プログラムは、配置配線の対象となる回路に含まれるセルを配置するセル配置手段１２と、配置配線の対象となる回路に含まれるネットを配線するネット配線手段１４と、配置配線後のレイアウトに基づいて、前記ネットの配線レイアウトを変更する配線レイアウト変更手段１６としてコンピュータを機能させる。ネット配線手段１４は、所定のネットの配線を他のネットの配線よりも優先して行う。配線レイアウト変更手段１６は、前記所定のネットの配線長を計算し、配線長が所定の規格値よりも大きい場合には、前記所定のネットの配線レイアウトを変更する。 （もっと読む）

【課題】半導体集積回路においてゲートのデータ密度に起因するトランジスタの特性バラツキを抑制する。
【解決手段】本発明による半導体集積回路の自動レイアウト装置１０は、セルをゲート方向に隣接して配置する際、セルの境界付近に配置済みのゲートを基準ゲート１１１とし、その周辺の所定の領域内に存在するゲート数を規定の範囲内とするように、配置するセルを決定する。 （もっと読む）

【課題】半導体集積回路置において、クロック回路の電源と、論理回路の電源とを分離しても、設計工数の増加や回路面積のオーバーヘッドを生じないようにする。
【解決手段】開示される半導体集積回路は、スタンダードセルの構造を有するクロック回路３５と論理回路３４とを第１の層上に同方向に形成された列上に配置し、クロック回路にクロック電源３３を供給するクロック電源用電源３８と論理回路に論理回路電源３１を供給する論理回路電源用電源３９とを第２の層上にクロック回路と論理回路の列と直交方向に形成された列上に配置してなるＬＳＩに搭載された半導体集積回路であって、論理回路が論理回路電源の列とグランドＧＮＤ３２の列とにわたって置かれ、クロック回路がクロック電源とグランドＧＮＤとにわたって置かれているとともに、クロック回路の電源にクロック電源が接続されている。 （もっと読む）

【課題】設計が完成していない段階で精度のよい配置配線を行うことが可能な集積回路装置の設計方法、集積回路装置及び設計支援システムの提供すること。
【解決手段】ゲートアレイを少なくとも１部に含む集積回路の設計方法であって、当該集積回路に対応して選択するバルクのセル数または当該集積回路の完成時の予定セル数と、集積回路の回路設計における所定の段階において判明している設計データを実現するための論理回路を構成するセル数に基づき、前記所定段階で判明している論理回路の少なくとも一部に仮配置するセルの総数である仮配置セル数を求める仮配置セル数取得ステップと、前記所定段階で判明している少なくとも一部の論理回路に、所定の規則に従ってまたはランダムに仮配置セル数分のセルを配分する配分ステップと、含むことを特徴とする。 （もっと読む）

【課題】マニュアルによる方法に比べて、汎用性に優れていること。
【解決手段】コンピュータ１は、レイアウトデータ７にダミー配線５０−Ｊを追加する処理（Ｓ２）と、レイアウトデータ７中でタイミング違反であるセル３０−１とセル３０−２間の対象配線４０にダミー配線５０−Ｊを接続する処理（Ｓ４）とを実行する。処理（Ｓ４）において、コンピュータ１は、ダミー配線５０−Ｊを、ダミー配線５０−Ｊの両端部に対応するピン６１、６２を有するダミー配線セル６０に置き換え（Ｓ１２）、対象配線４０を切断して、対象配線４１、４２を生成し（Ｓ１３）、対象配線４１、４２をピン６１、６２にそれぞれ接続し（Ｓ１４〜Ｓ１６）、ダミー配線セル６０をダミー配線５０−Ｊに置き換えて、対象配線４０の切断部分にダミー配線５０−Ｊが接続された配線とする（Ｓ１７）。 （もっと読む）