【課題】回路サイズを減少させることを可能にする。
【解決手段】素子分離領域１０２によって分離された、隣接する第１導電型の第１半導体領域１０１ａおよび第２導電型の第２半導体領域１０１ｃと、第１半導体領域１０１ａ上に設けられた不揮発性メモリセルトランジスタ１０と、第２半導体領域１０１ｃ上に設けられ、第１半導体領域１０１ａに設けられた第１ドレイン領域１０ｂと電気的に接続されたゲート電極２０_Ｃ２とを有するパストランジスタ２０と、第１半導体領域１０１ａに設けられ第１半導体領域に基板バイアスを印加する第１電極８と、第２半導体領域１０１ｃに設けられ第２半導体領域に基板バイアスを印加する第２電極９と、を備えている。 （もっと読む）

【課題】金属層からなるガードリングで囲まれたトリミング素子形成領域のヒューズ上の保護膜の開口からヒューズ上の層間絶縁膜に浸入した水分等がガードリングに形成されたヒューズ引き出し電極用の開口を通ってデバイス形成領域に浸入することを防止する。
【解決手段】ヒューズ５ａを取り囲む第１ガードリング３０とその外側の第２ガードリング４０に囲まれたヒューズ電極引き出し領域４１を形成する。ヒューズ５ａと連続し層間絶縁膜６とフィールド酸化膜４の間をヒューズ電極引き出し領域４１まで延在するヒューズ電極５と、該ヒューズ電極５と接続する第１ヒューズ引き出し電極７ｃと、該第１ヒューズ引き出し電極７ｃと接続する第２ヒューズ引き出し電極９ｃとを形成し、該第２ヒューズ引き出し電極９ｃを層間絶縁膜８上に形成された第２ガードリング４０を構成する第２電極の開口２４を通してデバイス素子形成領域８０に引き出す。 （もっと読む）

【課題】ＲＤＲに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供する。
【解決手段】少なくとも１つのスタンダードセル内における半導体基板ＳＢの主表面に形成される第１導電型の機能素子用不純物領域Ａｐと、電源電位が印加される第２導電型の電源電位用不純物領域Ａｎとを備える。半導体基板ＳＢの主表面上に形成され、かつ半導体基板ＳＢの主表面に達する貫通孔ＳＣＴＨを有する絶縁層ＩＩ１、ＩＩ２と、絶縁層ＩＩ１、ＩＩ２の貫通孔内に形成されたコンタクト用導電層ＰＣＬとを備える。上記機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとをまたぐように形成されるコンタクト用導電層ＰＣＬを通じて電気的に接続される。 （もっと読む）

【課題】チップの面積をより小さくする。
【解決手段】アンテナ比演算部１２は、レイアウトデータ蓄積部１１から読み出したレイアウトデータに基づいて一の拡散層領域に２以上の独立した金属配線が接続されている構成要素を抽出し、この構成要素に対し、２以上の独立した金属配線のそれぞれの面積と、それぞれの金属配線に接続されるそれぞれの電極の面積とを求め、それぞれの金属配線の面積とそれぞれの金属配線に接続される電極の面積とのアンテナ比をそれぞれ求め、一の金属配線の面積に対する、一の拡散層領域に接続される全ての金属配線の総面積の比に基づいて、一の金属配線に係るプラズマチャージダメージに関する設計基準の緩和値を求める。レイアウト検証部１３は、一の金属配線に対応するアンテナ比に対し、一の金属配線に係る緩和値で緩和された設計基準によって検証する。 （もっと読む）

【課題】異なる電源系統の論理回路が交互に接続されている場合であっても、同一電源系統の論理回路で構成した場合と同様に、レイアウト面積を削減することができる半導体装置を提供する。
【解決手段】半導体装置は、交互に接続された電源系統（電源線Ｌ１、電源線Ｌ２、ＧＮＤ線ＬＳ１、ＧＮＤ線ＬＳ２）が異なる複数の論理回路（インバータ回路）のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている。 （もっと読む）

【課題】ヒューズ用開口部からガードリング外への水分等の伝達をより強固に防止する。
【解決手段】下地絶縁膜３上に第１シリコン膜パターンからなるシリコンヒューズとシリコン配線パターン７が形成されている。第１シリコン膜パターンとは別途形成された第２シリコン膜パターンからなり、上方から見てヒューズ５の周囲を取り囲み、一部分がシリコン配線パターン７上を跨いで下地絶縁膜上に環状に形成されたシリコンガードリング１１が形成されている。シリコンガードリング１１と交差している部分のシリコン配線パターン７表面にシリコン表面絶縁膜９が形成されている。シリコン配線パターン７とシリコンガードリング１１はシリコン表面絶縁膜９により互いに絶縁されている。シリコンガードリング１１上に金属材料からなる環状のガードリング１７，１９，２５，２７が上方から見てヒューズ５の周囲を取り囲んで形成されている。 （もっと読む）

【課題】機能マクロセルの周辺において、配線を形成するための領域を十分に確保する。
【解決手段】半導体集積回路１００は、機能マクロセル１１０に形成される機能マクロセル用電源配線１８１と、機能マクロセル１１０の内部に形成される電源配線２６１と、機能マクロセル１１０の内部に形成され、機能マクロセル用電源配線１８１と電源配線２６１とを電気的に接続するコンタクト１７０と、コンタクト１７０と、論理セルとを電気的に接続する電源配線とを備える。機能マクロセル用電源配線１８１は、論理セル電圧を、コンタクト１７０および電源配線を介して、論理セルへ供給する。 （もっと読む）

【課題】半導体装置のレイアウトの自由度を向上させる。
【解決手段】本発明による半導体装置は、第1行おいて、行方向に連続的に配置される第1電源供給セル２０及び複数の第１セル１０と、第1行に隣接する第２行において、行方向に連続的に配置され、前記第１行に隣接する複数の第２セル１０とを具備する。第１電源供給セル２０は、行方向に直交する第１電源配線６２に接続され、第１電源配線６２から供給される電圧に応じた電源電圧を、複数の第１セル１０及び複数の第２セル１０に供給する。第２行において、第１行に配置された第１電源供給セル２０に隣接する第２セルと第１電源配線６２とは、直接接続されず第１行に配置された第１電源供給セル２０を介して接続される。 （もっと読む）

【課題】レイアウト検証の際に論理回路データを作成しなくとも、レイアウト設計データの不具合を容易に検証でき、また、バイアス条件等の測定条件設定を、短時間で行うことができるレイアウト検証方法及びレイアウト検証装置を提供する。
【解決手段】ネットリスト抽出部１１１は、レイアウト設計データ１１から、トランジスタ、抵抗等の素子をネットリストとして認識、仮ネットリストの抽出を行う。また、ネットリスト生成部１１２は、仮ネットリストに縮退、フィルタ処理を行い、レイアウト設計データ１１に対応する素子のネットリストを生成する。測定ピン番号抽出部１１３は、プローブ針座標データ１３から電極パッドの座標とプローブ針番号を抽出する。また、出力ファイル生成部１１５は、ネットリストの素子端子名にプローブ針番号が割り当てられた出力データを生成し、出力処理部１８０は出力データを表示部１９０へ表示する。 （もっと読む）

【課題】スタンダードセルを小型化することのできる技術を提供する。
【解決手段】電源電位Ｖｄｄを供給し、第１方向に沿って形成された第１タップと、電源電位Ｖｓｓを供給し、第１方向と交差する第２方向に第１タップと対向して配置され、第１方向に沿って形成された第２タップと、第１タップと第２タップとの間に形成されたスタンダードセル３において、第２方向における第１タップの中心と第２方向における第２タップの中心との間のセルの高さ（距離Ｌ）を［（整数＋０．５）×第２層目の配線の配線ピッチ］または［（整数＋０．２５）×第２層目の配線の配線ピッチ］とする。 （もっと読む）

【課題】チップ内における配線領域の占有面積の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 （もっと読む）

【課題】上地層における信号配線を妨げることなく電源配線パターンの強化を行うことができる、半導体集積回路及び半導体集積回路のレイアウト方法を提供する。
【解決手段】論理素子が設けられた下地層と、前記下地層上に設けられた上地層とを備える半導体集積回路のレイアウト方法において、前記上地層に複数本に延びる電源配線をレイアウトし、電源配線データを生成するステップと、前記下地層に前記論理素子をレイアウトし、論理素子データを生成するステップと、前記電源配線データ及び前記論理素子データに基づいて、前記下地層に、導電性である電源強化用パターンをレイアウトし、電源強化用パターンデータを生成するステップとを具備し、前記電源強化用パターンデータを生成するステップは、前記電源強化用パターンを、前記下地層における前記論理素子がレイアウトされていない領域に、前記複数本に延びる電源配線パターン同士が接続されるようにレイアウトするステップを備えている。 （もっと読む）

【課題】 関連技術のバス型クロック分配回路は、各分岐配線による反射波形が駆動波形に重なり合い、スイッチング誤りやジッタの要因を内在しており高周波回路に適用するにあたり分配可能な距離やファンアウト数が厳しく制約される。
【解決手段】 入力した、或いは発生したクロック信号を複数段のバッファを通じ順序回路に供給するクロック分配回路であって、複数段の一つ以上について、バッファの出力、或いは発生回路の出力を次段の複数のバッファの入力に一筆書き形状で接続する第１の伝送路（伝送路４）を備え、第１の伝送路が、配線路と、上層メタル配線と下層メタル配線間の接続を鈍角で行うビア群とを有する。 （もっと読む）

【課題】ウエル基板の電位制御によるリーク電流削減を行おうとした場合に、上層配線からの接続部が信号配線の多い領域に配置されていると、配線混雑が発生する。
【解決手段】基板電源供給セル１００にて電源配線１１０をコの字状に形成することにより基板電源配線１２０の一部を露出させ、以て上層配線への接続部１４０を基板電源供給セル１００の境界部に配置することにより、信号配線効率を低下させないでリーク電流を削減する。 （もっと読む）

【課題】配線に係る抵抗を低減することができるため、半導体セルの面積を縮小することができる。
【解決手段】本発明に係る半導体装置は、半導体基板１と、半導体基板１表面に形成されたコンタクト領域４と、半導体基板１上に形成された層間絶縁膜２１とを備える。層間絶縁膜２１には、コンタクト領域４まで達する線状に延設された開口溝が設けられる。そして、開口溝内に埋設され、コンタクト領域４と電気接続された導電層８をさらに備える。 （もっと読む）

【課題】通常セルと低消費電力セルとの置き換えによるタイミングエラーの発生を防止し得るセルレイアウト方法を提供する。
【解決手段】通常セルと低消費電力セルのセル面積とメタル配線形状とを同一とし、伝播遅延時間に余裕のあるパスで前記通常セルを低消費電力セルに置き換えて消費電力を低減する半導体装置のセルレイアウト方法において、低消費電力セル１２のゲート長を通常セルのゲート長より大きくするとともに、通常セルと低消費電力セルの各ゲート配線の面積を同一とする。 （もっと読む）

【課題】半導体集積回路装置のメモリセルの特性抽出、仕様文書の作成等の手間を軽減できるようにする。
【解決手段】メモリセルを有する半導体集積回路装置において、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成する。要するに、メモリセルの基体電位を固定または可変にする場合に固定型回路と可変型回路が共通セルトポロジーとして設計される。これによって、メモリセルの特性抽出、仕様文書の作成等の手間を軽減することができる。 （もっと読む）

【課題】アンチヒューズ構造体及びアレイを提供する。
【解決手段】基板内に第１拡散領域で形成されたビットラインと、ビットライン上に形成された絶縁層と、絶縁層上に形成されたワードラインと、を備えるアンチヒューズ構造体である。ビットラインの周辺部に形成された第２拡散領域をさらに備える。ビットラインは、第１ドーピング物質でドーピングされた領域であり、第２拡散領域は、第２ドーピング物質でドーピングされた領域である。ビットラインの両側部に形成された素子分離膜をさらに備える。 （もっと読む）

【課題】半導体集積回路において、エレクトロマイグレーションによるスタンダードセルの駆動能力の制限をなくす。
【解決手段】スタンダードセルＡ内において、ＰチャネルＭＯＳトランジスタ３のドレイン領域とＮチャネルＭＯＳトランジスタ５のドレイン領域とが各々コンタクト６、５を介してメタル配線８により接続される。このメタル配線８は、コンタクト９を介してポリシリコン配線１０に接続され、このポリシリコン配線１０はコンタクト１１を介してメタル配線１２に接続される。前記メタル配線８、前記ポリシリコン配線１０及び前記メタル配線１２は１本の出力信号線を構成すると共に、前記ポリシリコン配線１０を持つので、高抵抗の出力配線となる。従って、エレクトロマイグレーションによるスタンダードセルの駆動能力の制限がなくなる。 （もっと読む）

【課題】レーザートリミング対象素子の集積度を低下させないで、レーザートリミングのレーザー光照射による拡散層の結晶欠陥発生を防止して、ＰＮ接合部のリーク電流を抑制する。
【解決手段】アルミヒューズ１の電極引き出し部である拡散層６が保護膜９によって直接被覆されている。この保護膜９の素材にはドープドポリシリコンが使用されている。 （もっと読む）