混合器、送信機及び通信システム
【課題】低電圧、低電流、或いは低電力といった条件下でも使用することが可能な混合器、送信機及び通信システムを提供する。
【解決手段】混合器は、交流的に接地された第１導電型の第１の半導体領域と、第１の信号入力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、第１の信号出力端子に接続された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、第２の半導体領域上に位置する第１の絶縁膜と、第２の信号入力端子に接続された第１の導電体膜であって、第１の絶縁膜上に位置する第１の導電体膜と、を含む。
【解決手段】混合器は、交流的に接地された第１導電型の第１の半導体領域と、第１の信号入力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、第１の信号出力端子に接続された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、第２の半導体領域上に位置する第１の絶縁膜と、第２の信号入力端子に接続された第１の導電体膜であって、第１の絶縁膜上に位置する第１の導電体膜と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、混合器、送信機及び通信システムに関する。
【背景技術】
【０００２】
無線通信回路などの伝送回路では、信号を高周波で伝送するために、信号波に搬送波を重ねて伝送信号を生成する変調回路や、伝送信号から搬送波を取り除いて信号波を検出する復調回路などが使用され、そのような回路には混合回路が使用される。
【０００３】
従来の集積回路などにおいて構成される混合回路は、複数のトランジスターが縦積みされたもの等、複数のトランジスターを組み合わせたもので構成されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】土屋敏章, SOI CMOSデバイスの基礎と応用, リアライズ社, 1999
【発明の概要】
【発明が解決しようとする課題】
【０００５】
動作電圧範囲、消費電流などで十分余裕がある従来の用途向けでは、トランジスターを多数使用して、複雑な、かつ高性能な回路が構成される。しかしながら、それらの複雑な、かつ高性能な回路は、必ずしも、低電圧、低電流、或いは低電力といった条件下で使用することが想定される回路、例えば、無線センサネットワークなどの無線高周波回路で必要であるとは限らない。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な混合器、送信機及び通信システムを提供することに関連している。
【課題を解決するための手段】
【０００７】
本発明の幾つかの態様において、混合器は、交流的に接地された第１導電型の第１の半導体領域と、第１の信号入力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、第１の信号出力端子に接続された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、第２の半導体領域上に位置する第１の絶縁膜と、第２の信号入力端子に接続された第１の導電体膜であって、第１の絶縁膜上に位置する第１の導電体膜と、を含む。
この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な混合器を提供することが可能となる。
【０００８】
上述の態様において、第１の半導体層と、第１の半導体層より薄い第２の半導体層と、第１及び第２の半導体層の間に位置する絶縁層と、を含むＳＯＩ基板をさらに含み、第１、第２及び第３の半導体領域は、第２の半導体層に位置することが望ましい。
これによれば、低雑音の混合器を構成することができる。
【０００９】
上述の態様において、第１の信号入力端子に接続された第２導電型の第４の半導体領域であって、第３の半導体領域に接して位置する第４の半導体領域と、交流的に接地された第１導電型の第５の半導体領域であって、第３の半導体領域から離間し且つ第４の半導体領域に接して位置する第５の半導体領域と、第４の半導体領域上に位置する第２の絶縁膜と、第２の信号入力端子に接続された第２の導電体膜であって、第２の絶縁膜上に位置する第２の導電体膜と、をさらに含んでもよい。
これによれば、複数のトランジスターを用いた混合器をコンパクトな構成で実現することができる。
【００１０】
上述の態様において、第１の信号入力端子に接続された第２導電型の第６の半導体領域であって、第１の半導体領域に接して位置する第６の半導体領域と、信号出力端子に接続された第１導電型の第７の半導体領域であって、第１の半導体領域から離間し且つ第６の半導体領域に接して位置する第７の半導体領域と、第６の半導体領域上に位置する第３の絶縁膜と、第２の信号入力端子に接続された第３の導電体膜であって、第３の絶縁膜上に位置する第３の導電体膜と、をさらに含んでもよい。
これによれば、複数のトランジスターを用いた混合器をコンパクトな構成で実現することができる。
【００１１】
本発明の他の態様において、送信機は、上述の何れかの混合器と、第１及び第２の信号入力端子の一方に搬送信号を出力する発振回路と、信号出力端子に接続された第１のアンテナと、を含む。
この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な送信機を提供することが可能となる。
【００１２】
本発明の他の態様において、通信システムは、第２のアンテナと、第２のアンテナに接続された第１導電型の第８の半導体領域と、第２の信号出力端子に接続された第２導電型の第９の半導体領域であって、第８の半導体領域に接して位置する第９の半導体領域と、交流的に接地された第１導電型の第１０の半導体領域であって、第８の半導体領域から離間し且つ第９の半導体領域に接して位置する第１０の半導体領域と、一端が第９の半導体領域に接続され、他端が交流的に接地された抵抗素子と、を含む受信機と、上述の送信機と、を含む。
この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な通信システムを提供することが可能となる。
【００１３】
本発明の他の態様において、通信システムは、第２のアンテナと、第２のアンテナに接続された第２導電型の第８の半導体領域と、第２の信号出力端子に接続された第１導電型の第９の半導体領域であって、第８の半導体領域に接して位置する第９の半導体領域と、交流的に接地された第２導電型の第１０の半導体領域であって、第８の半導体領域から離間し且つ第９の半導体領域に接して位置する第１０の半導体領域と、一端が第９の半導体領域に接続され、他端が交流的に接地された抵抗素子と、を含む受信機と、上述の送信機と、を含んでもよい。
この態様によっても、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な通信システムを提供することが可能となる。
なお、「交流的に接地」とは、交流信号に対して接地（固定電位に接続）することを意味する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る混合器の断面図及び回路図。
【図２】第２の実施形態に係る混合器の断面図及び回路図。
【図３】第３の実施形態に係る混合器の平面図。
【図４】第４の実施形態に係る混合器の平面図。
【図５】第５の実施形態に係る混合器の回路図及び入出力信号の波形図。
【図６】第６の実施形態に係る混合器の断面図。
【図７】第７の実施形態に係る混合器を含む送信機の回路図。
【図８】第８の実施形態に係る通信システムを構成する受信器の断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００１６】
＜１．第１の実施形態＞
図１（Ａ）は、本発明の第１の実施形態に係る混合器の断面図であり、図１（Ｂ）は当該混合器の回路図である。第１の実施形態に係る混合器５０は、第１の半導体層４１と、絶縁層４３と、第１の半導体層４１より薄い第２の半導体層４２とを含むＳＯＩ（Silicon on Insulator）基板４００に形成されている。
【００１７】
ＳＯＩ基板４００の第２の半導体層４２には、ソース領域となるＰ型（第１又は第２導電型）領域１１（第１の半導体領域）と、Ｐ型領域１１に隣接するボディ領域となるＮ型（第２又は第１導電型）領域１２（第２の半導体領域）と、Ｎ型領域１２に隣接するドレイン領域となるＰ型領域１３（第３の半導体領域）とが形成されている。Ｐ型領域１１とＰ型領域１３とは、互いに離間した位置に形成されている。なお、Ｐ型領域１１をドレイン領域とし、Ｐ型領域１３をソース領域としてもよい。
【００１８】
Ｎ型領域１２上には、ゲート絶縁膜２１（第１の絶縁膜）が形成されている。そして、ゲート絶縁膜２１上には、ゲート電極３１（第１の導電体膜）が形成されている。すなわち、Ｐ型領域１１、Ｎ型領域１２、Ｐ型領域１３、ゲート絶縁膜２１、及びゲート電極３１は、図１（Ｂ）に示すように、ＰＭＯＳトランジスターを構成している。
【００１９】
以上の構成において、Ｐ型領域１１を交流的に接地する（例えば、第１の一定電位Ｖｄｄに接続する）。そして、Ｎ型領域１２に第１の信号入力端子ＩＮ１を接続し、ゲート電極３１に第２の信号入力端子ＩＮ２を接続する。Ｐ型領域１３には信号出力端子ＯＵＴを接続する。
【００２０】
ここで、例えば、第１の信号入力端子ＩＮ１に搬送波を入力し、第２の信号入力端子ＩＮ２に信号波を入力すると、ＰＭＯＳトランジスターは、搬送波と信号波との電位差が閾値未満のときにチャネルを形成し、ＰＭＯＳトランジスターにドレイン電流が流れる。従って、信号出力端子ＯＵＴから、搬送波と信号波とを組み合わせた伝送信号が出力される。なお、第１の信号入力端子ＩＮ１に信号波を入力し、第２の信号入力端子ＩＮ２に搬送波を入力してもよい。
【００２１】
図１（Ｂ）に示すように、ＰＭＯＳトランジスターのドレインＤには、負荷回路６１と出力結合回路６２とが並列に接続されることが好ましい。
負荷回路６１には、上述の第１の一定電位Ｖｄｄとは異なる第２の一定電位（例えば、基準電位Ｖｓｓ（０Ｖ））が接続される。第２の一定電位に接続することにより、ＰＭＯＳトランジスターのソース・ドレイン間に電位勾配を形成し、ＰＭＯＳトランジスターのＯＮ時にドレイン電流を流すことができる。また、トランジスターのドレインＤと第２の一定電位との間に負荷回路６１を介在させることにより、出力信号を電圧振幅に変換することができる。負荷回路６１は、例えば図１（Ａ）に示すように、抵抗器６１Ｒによって構成される。
【００２２】
出力結合回路６２には、信号出力端子ＯＵＴが接続される。トランジスターのドレインＤと信号出力端子ＯＵＴとの間に出力結合回路６２を介在させることにより、出力信号の直流成分を除去して伝送信号を適切に取り出すことができる。出力結合回路６２は、例えば図１（Ａ）に示すように、キャパシタ６２Ｃによって構成される。
【００２３】
図１（Ｂ）に示すように、ＰＭＯＳトランジスターのゲートＧには、バイアス回路６３と入力結合回路６４とが並列に接続されることが好ましい。
バイアス回路６３には、上述の第１の一定電位Ｖｄｄより低い第３の一定電位（例えば、基準電位Ｖｓｓ（０Ｖ））が接続される。第３の一定電位がバイアス回路６３を介してゲートＧに接続されることにより、ＰＭＯＳトランジスターの動作に適切なゲート電圧に調整することができる。バイアス回路６３は、例えば図１（Ａ）に示すように、抵抗器６３Ｒによって構成される。なお、バイアス回路６３は、ゲートＧと第１の一定電位Ｖｄｄとの間に接続されても良い。また、第１のバイアス回路がゲートＧと第１の一定電位Ｖｄｄとの間に接続され、第２のバイアス回路がゲートＧと第３の一定電位（例えば、基準電位Ｖｓｓ（０Ｖ））との間に接続されても良い。
【００２４】
入力結合回路６４には、第２の信号入力端子ＩＮ２が接続される。入力結合回路６４を介在させることにより、入力信号の直流成分を除去して信号波（又は搬送波）を適切にゲートＧに入力することができる。入力結合回路６４は、例えば図１（Ａ）に示すように、キャパシタ６４Ｃによって構成される。
【００２５】
図１（Ｂ）に示すように、ＰＭＯＳトランジスターのボディＢには、入力結合回路６５を介して第１の信号入力端子ＩＮ１が接続されることが好ましい。入力結合回路６５を介在させることにより、入力信号の直流成分を除去して搬送波（又は信号波）を適切にボディＢに入力することができる。入力結合回路６５は、例えば図１（Ａ）に示すように、キャパシタ６５Ｃによって構成される。
【００２６】
第１の実施形態によれば、簡易な構成で混合器を実現することができ、低電流、低電圧、低電力の環境下においても動作できる混合器を提供することができる。
また、ＳＯＩ基板４００の第２の半導体層４２に、Ｐ型領域１１と、Ｎ型領域１２と、Ｐ型領域１３とを形成したので、第１の半導体層４１からの雑音の混入を絶縁層４３によって抑制することができる。
【００２７】
＜２．第２の実施形態＞
図２（Ａ）は、本発明の第２の実施形態に係る混合器の断面図であり、図２（Ｂ）は当該混合器の回路図である。第２の実施形態に係る混合器５０ａは、ＳＯＩ基板４００に形成されている。
【００２８】
ＳＯＩ基板４００の第２の半導体層４２には、ソース領域となるＮ型領域１１ａと、Ｎ型領域１１ａに隣接するボディ領域となるＰ型領域１２ａと、Ｐ型領域１２ａに隣接するドレイン領域となるＮ型領域１３ａとが形成されている。Ｎ型領域１１ａとＮ型領域１３ａとは、互いに離間した位置に形成されている。
【００２９】
Ｐ型領域１２ａ上には、ゲート絶縁膜２１が形成されている。そして、ゲート絶縁膜２１上には、ゲート電極３１が形成されている。すなわち、Ｎ型領域１１ａ、Ｐ型領域１２ａ、Ｎ型領域１３ａ、ゲート絶縁膜２１、及びゲート電極３１は、図２（Ｂ）に示すように、ＮＭＯＳトランジスターを構成している。
【００３０】
以上の構成において、Ｎ型領域１１ａを交流的に接地する（例えば、第１の一定電位Ｖｓｓ（基準電位０Ｖ）に接続する）。そして、Ｐ型領域１２ａに第１の信号入力端子ＩＮ１を接続し、ゲート電極３１に第２の信号入力端子ＩＮ２を接続する。Ｎ型領域１３ａには信号出力端子ＯＵＴを接続する。
【００３１】
ここで、例えば、第１の信号入力端子ＩＮ１に搬送波を入力し、第２の信号入力端子ＩＮ２に信号波を入力すると、ＮＭＯＳトランジスターは、搬送波と信号波との電位差が閾値以上のときにチャネルを形成し、ＮＭＯＳトランジスターにドレイン電流が流れる。従って、信号出力端子ＯＵＴから、搬送波と信号波とを組み合わせた伝送信号が出力される。
【００３２】
図２（Ｂ）に示すように、ＮＭＯＳトランジスターのドレインＤには、負荷回路６１と出力結合回路６２とが並列に接続されることが好ましい。
負荷回路６１は、上述の第１の一定電位Ｖｓｓとは異なる第２の一定電位（例えば、一定電位Ｖｄｄ）に接続される。第２の一定電位に接続されることにより、ＮＭＯＳトランジスターのソース・ドレイン間に電位勾配を形成し、ＮＭＯＳトランジスターのＯＮ時にドレイン電流を流すことができる。出力結合回路６２には、信号出力端子ＯＵＴが接続される。
【００３３】
図２（Ｂ）に示すように、ＮＭＯＳトランジスターのゲートＧには、バイアス回路６３と入力結合回路６４とが並列に接続されることが好ましい。バイアス回路６３には、上述の第１の一定電位Ｖｓｓより高い第３の一定電位（例えば、一定電位Ｖｄｄ）が接続される。第３の一定電位がバイアス回路６３を介してゲートＧに接続されることにより、ＮＭＯＳトランジスターの動作に適切なゲート電圧に調整することができる。入力結合回路６４には、第２の信号入力端子ＩＮ２が接続される。なお、バイアス回路６３は、ゲートＧと第１の一定電位Ｖｓｓとの間に接続されても良い。また、第１のバイアス回路がゲートＧと第１の一定電位Ｖｓｓとの間に接続され、第２のバイアス回路がゲートＧと第３の一定電位（例えば、一定電位Ｖｄｄ）との間に接続されても良い。
【００３４】
図２（Ｂ）に示すように、ＮＭＯＳトランジスターのボディＢには、入力結合回路６５を介して第１の信号入力端子ＩＮ１が接続されることが好ましい。
他の点については、第１の実施形態と同様である。
【００３５】
＜３．第３の実施形態＞
図３は、本発明の第３の実施形態に係る混合器を示す平面図である。第３の実施形態に係る混合器５０ｂは、ＰＭＯＳトランジスターを用いて構成されている。混合器５０ｂにおいて、Ｐ型領域１１とＰ型領域１３との間に位置するＮ型領域１２は、図３における下方の領域に引き出されて、第１の信号入力端子ＩＮ１に接続されている。
【００３６】
第１の実施形態と同様に、ＰＭＯＳトランジスターのソース領域であるＰ型領域１１を交流的に接地する（例えば、第１の一定電位Ｖｄｄに接続する）。そして、ボディ領域であるＮ型領域１２に第１の信号入力端子ＩＮ１を接続し、ゲート電極３１に第２の信号入力端子ＩＮ２を接続する。ドレイン領域であるＰ型領域１３には信号出力端子ＯＵＴを接続する。
【００３７】
このように、既存のＭＯＳトランジスター１つのみでも、混合器５０ｂを構成することができる。
他の点については第１の実施形態と同様である。また、以上の構成はＮＭＯＳトランジスターを用いた場合においても採用することができる。
【００３８】
＜４．第４の実施形態＞
図４は、本発明の第４の実施形態に係る混合器を示す平面図である。第４の実施形態に係る混合器５０ｃは、第３の実施形態と同様のＰＭＯＳトランジスターを、複数並列に接続して構成されている。そして、隣り合うＰＭＯＳトランジスターのソース領域（Ｓ）又はドレイン領域（Ｄ）は、互いに共通した領域として構成されている。
【００３９】
すなわち、ドレイン領域となるＰ型領域１３の隣には、ボディ領域となるＮ型領域１４（第４の半導体領域）が形成され、さらにその隣にはソース領域となるＰ型領域１５（第５の半導体領域）が形成されている。
また、ソース領域となるＰ型領域１１の隣には、ボディ領域となるＮ型領域１６（第６の半導体領域）が形成され、さらにその隣にはドレイン領域となるＰ型領域１７（第７の半導体領域）が形成されている。このように、Ｐ型領域とＮ型領域とが交互に形成され、このうちＰ型領域は、交互にソース又はドレインとなる。
【００４０】
Ｎ型領域１２、１４、１６の上には、ゲート絶縁膜２１、ゲート絶縁膜２２（第２の絶縁膜）、ゲート絶縁膜２３（第３の絶縁膜）がそれぞれ形成され、ゲート絶縁膜２１、２２、２３の上には、ゲート電極３１、ゲート電極３２（第２の導電体膜）、ゲート電極３３（第３の導電体膜）がそれぞれ形成される。
【００４１】
ソース領域であるＰ型領域１１、１５は、上層の配線層３８に接続され、交流的に接地される（例えば、一定電位Ｖｄｄに接続される）。また、ボディ領域であるＮ型領域１２、１４、１６は、第１の信号入力端子ＩＮ１に接続される。ゲート電極３１、３２、３３は、第２の信号入力端子ＩＮ２に接続される。ドレイン領域であるＰ型領域１３、１７は、信号出力端子ＯＵＴに接続される。
【００４２】
以上の構成によれば、複数のＰＭＯＳトランジスターを含む混合器５０ｃを、コンパクトな構成で実現することができる。
なお、以上の構成はＮＭＯＳトランジスターを用いた場合においても採用することができる。
【００４３】
＜５．第５の実施形態＞
図５（Ａ）は、本発明の第５の実施形態に係る混合器を示す回路図である。第５の実施形態に係る混合器５０ｄは、第２の実施形態と同様の混合器において、信号出力端子ＯＵＴと基準電位Ｖｓｓ（０Ｖ）との間にバイアス抵抗６６Ｒを接続して構成されている。なお、ゲートＧと一定電位Ｖｄｄとの間を、抵抗器６３Ｒ（図２（Ａ）参照）を用いて接続しなくてもよい。
【００４４】
図５（Ｂ）は、図５（Ａ）の混合器の第１の信号入力端子に入力した入力信号の例を示す波形図である。図５（Ｃ）は、図５（Ａ）の混合器の第２の信号入力端子に入力した入力信号の例を示す波形図である。図５（Ｄ）は、図５（Ａ）の混合器の２つの信号入力端子に、図５（Ｂ）及び図５（Ｃ）に示す入力信号をそれぞれ入力した場合の出力信号のシミュレーション結果を示す波形図である。これらの図に示すように、第１の入力信号として入力された搬送波と第２の入力信号として入力した信号波とが組み合わされ、出力信号として図５（Ｄ）に示す伝送信号が出力される。
他の点については第２の実施形態と同様である。また、以上の構成はＰＭＯＳトランジスターを用いた場合においても採用することができる。
【００４５】
＜６．第６の実施形態＞
図６は、本発明の第６の実施形態に係る混合器を示す断面図である。第６の実施形態に係る混合器５０ｅは、Ｐ型の半導体基板１００に形成されたＮ型のウェル１２ｂと、Ｐ型領域１１ｂと、Ｐ型領域１３ｂとを含んでいる。Ｐ型領域１１ｂと、Ｐ型領域１３ｂとは、ウェル１２ｂ内で、互いに離間した位置に形成されている。
他の点については第１の実施形態と同様である。また、以上の構成はＮＭＯＳトランジスターを用いた場合においても採用することができる。
【００４６】
＜７．第７の実施形態＞
図７は、本発明の第７の実施形態に係る混合器を含む送信機を示す回路図である。第７の実施形態に係る送信機５９は、例えば、第１の実施形態に係る混合器５０と、発振回路５５と、電力増幅器５６と、フィルタ５７と、アンテナ５８とを含んでいる。発振回路５５は搬送波を出力する回路であり、混合器５０の２つの信号入力端子の一方に接続される。他方の信号入力端子は、信号波の出力回路に接続される。電力増幅器５６は、混合器５０から出力された伝送信号を増幅する。フィルタ５７は、増幅された伝送信号からノイズを除去してアンテナ５８に出力する。
【００４７】
以上の構成により、信号波に搬送波を組み合わせて伝送信号を生成し、アンテナ５８から無線信号を送信する送信機５９を構成することができる。
上述の第２〜第６の実施形態に係る混合器に発振回路及びアンテナ等を接続することにより、送信機を構成することもできる。
【００４８】
＜８．第８の実施形態＞
図８は、本発明の第８の実施形態に係る通信システムを構成する受信機の断面図である。受信機１５９は、無線信号である伝送信号を受信するアンテナ１５８と、アンテナ１５８において受信した伝送信号から搬送波を取り除いて信号波を検出する検波器１５０とを含んでいる。
検波器１５０は、第１の半導体層４１と、絶縁層４３と、第１の半導体層４１より薄い第２の半導体層４２とを含むＳＯＩ基板４００に形成されている。
【００４９】
ＳＯＩ基板４００の第２の半導体層４２には、ドレイン領域となるＰ型領域１１１（第８の半導体領域）と、Ｐ型領域１１１に隣接するボディ領域となるＮ型領域１１２（第９の半導体領域）と、Ｎ型領域１１２に隣接するソース領域となるＰ型領域１１３（第１０の半導体領域）とが形成されている。Ｐ型領域１１１とＰ型領域１１３とは、互いに離間した位置に形成されている。なお、Ｐ型領域１１３をドレイン領域とし、Ｐ型領域１１１をソース領域としてもよい。
【００５０】
Ｐ型領域１１１とＮ型領域１１２との間、及び、Ｐ型領域１１３とＮ型領域１１２との間には、それぞれＰＮ接合が形成されている。ＰＮ接合においては、バイアス電圧によって伸縮し得る空乏層（図示せず）が形成される。従って、例えばＰ型領域１１１に信号を入力した場合において、Ｐ型領域１１１とＮ型領域１１２との間にはダイオードが形成され、Ｐ型領域１１３とＮ型領域１１２との間にはキャパシタが形成されていると考えることができる。
【００５１】
そこで、Ｐ型領域１１３を交流的に接地する（例えば、一定電位Ｖｄｄに接続する）とともに、Ｎ型領域１１２に抵抗素子３１Ｒの一端を接続し、抵抗素子３１Ｒの他端を交流的に接地する（例えば、一定電位Ｖｄｄに接続する）ことにより、簡易な検波器１５０が形成される。すなわち、Ｐ型領域１１１を信号入力端子ＩＮに接続し、Ｎ型領域１１２を信号出力端子ＯＵＴに接続し、信号入力端子ＩＮに伝送信号を入力すると、伝送信号の高周波成分（搬送波）が除去され、信号出力端子ＯＵＴから信号波が出力される。
【００５２】
Ｎ型領域１１２上には、ゲート絶縁膜１２１が形成されていてもよい。そして、ゲート絶縁膜１２１上には、ゲート電極１３１が形成されていてもよい。すなわち、Ｐ型領域１１１、Ｎ型領域１１２、Ｐ型領域１１３、ゲート絶縁膜１２１、及びゲート電極１３１は、ＰＭＯＳトランジスターを構成することができる。ゲート電極１３１は、このＰＭＯＳトランジスターにチャネルが形成されないような一定電位Ｖｄｄに接続されることが好ましい。また、Ｐ型領域１１１とＰ型領域１１３との間の分離をよくするため、Ｐ型領域１１１とＰ型領域１１３との間の距離（ゲート長）を長くとることが好ましい。
【００５３】
以上の構成によれば、簡易な構成で検波器を実現することができ、低電流、低電圧、低電力の環境下においても動作できる検波器を提供することができる。
また、検波器の製造工程において、ＭＯＳトランジスターを形成することにより、検波器を構成するために必要なダイオードとキャパシタが同時に形成されるので、製造コストを低減することができる。
また、ＳＯＩ基板４００に、Ｐ型領域１１１と、Ｎ型領域１１２と、Ｐ型領域１１３とを形成したので、第１の半導体層４１からの雑音の混入を絶縁層４３によって抑制することができる。
【００５４】
なお、以上の検波器１５０において、Ｐ型とＮ型を逆にしてもよい。また、抵抗素子３１Ｒとして、ゲート電極１３１を用いてもよい。
以上の検波器１５０を用いた受信機１５９と、上述の第７の実施形態に係る送信機５９とを組み合わせて通信システムを構成することにより、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な通信システムを提供することができる。
【符号の説明】
【００５５】
Ｂ…ボディ、Ｄ…ドレイン、Ｇ…ゲート、ＩＮ…信号入力端子、ＩＮ１…第１の信号入力端子、ＩＮ２…第２の信号入力端子、ＯＵＴ…信号出力端子、Ｖｄｄ…一定電位、Ｖｓｓ…基準電位、１…トランジスター、１１…Ｐ型領域、１２…Ｎ型領域、１３…Ｐ型領域、１１ａ…Ｎ型領域、１２ａ…Ｐ型領域、１３ａ…Ｎ型領域、１１ｂ…Ｐ型領域、１２ｂ…Ｎ型のウェル、１３ｂ…Ｐ型領域、１４…Ｎ型領域、１５…Ｐ型領域、１６…Ｎ型領域、１７…Ｐ型領域、２１、２２、２３…ゲート絶縁膜、３１、３２、３３…ゲート電極、３１Ｒ…抵抗素子、３８…配線層、４１…第１の半導体層、４２…第２の半導体層、４３…絶縁層、５０、５０ａ〜５０ｅ…混合器、５５…発振回路、５６…電力増幅器、５７…フィルタ、５８…アンテナ、５９…送信機、６１…負荷回路、６１Ｒ…抵抗器、６２…出力結合回路、６２Ｃ…キャパシタ、６３…バイアス回路、６３Ｒ…抵抗器、６４…入力結合回路、６４Ｃ…キャパシタ、６５…入力結合回路、６５Ｃ…キャパシタ、６６Ｒ…バイアス抵抗、１００…半導体基板、１１１…Ｐ型領域、１１２…Ｎ型領域、１１３…Ｐ型領域、１２１…ゲート絶縁膜、１３１…ゲート電極、１５０…検波器、１５８…アンテナ、１５９…受信機、４００…ＳＯＩ基板。
【技術分野】
【０００１】
本発明は、混合器、送信機及び通信システムに関する。
【背景技術】
【０００２】
無線通信回路などの伝送回路では、信号を高周波で伝送するために、信号波に搬送波を重ねて伝送信号を生成する変調回路や、伝送信号から搬送波を取り除いて信号波を検出する復調回路などが使用され、そのような回路には混合回路が使用される。
【０００３】
従来の集積回路などにおいて構成される混合回路は、複数のトランジスターが縦積みされたもの等、複数のトランジスターを組み合わせたもので構成されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】土屋敏章, SOI CMOSデバイスの基礎と応用, リアライズ社, 1999
【発明の概要】
【発明が解決しようとする課題】
【０００５】
動作電圧範囲、消費電流などで十分余裕がある従来の用途向けでは、トランジスターを多数使用して、複雑な、かつ高性能な回路が構成される。しかしながら、それらの複雑な、かつ高性能な回路は、必ずしも、低電圧、低電流、或いは低電力といった条件下で使用することが想定される回路、例えば、無線センサネットワークなどの無線高周波回路で必要であるとは限らない。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な混合器、送信機及び通信システムを提供することに関連している。
【課題を解決するための手段】
【０００７】
本発明の幾つかの態様において、混合器は、交流的に接地された第１導電型の第１の半導体領域と、第１の信号入力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、第１の信号出力端子に接続された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、第２の半導体領域上に位置する第１の絶縁膜と、第２の信号入力端子に接続された第１の導電体膜であって、第１の絶縁膜上に位置する第１の導電体膜と、を含む。
この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な混合器を提供することが可能となる。
【０００８】
上述の態様において、第１の半導体層と、第１の半導体層より薄い第２の半導体層と、第１及び第２の半導体層の間に位置する絶縁層と、を含むＳＯＩ基板をさらに含み、第１、第２及び第３の半導体領域は、第２の半導体層に位置することが望ましい。
これによれば、低雑音の混合器を構成することができる。
【０００９】
上述の態様において、第１の信号入力端子に接続された第２導電型の第４の半導体領域であって、第３の半導体領域に接して位置する第４の半導体領域と、交流的に接地された第１導電型の第５の半導体領域であって、第３の半導体領域から離間し且つ第４の半導体領域に接して位置する第５の半導体領域と、第４の半導体領域上に位置する第２の絶縁膜と、第２の信号入力端子に接続された第２の導電体膜であって、第２の絶縁膜上に位置する第２の導電体膜と、をさらに含んでもよい。
これによれば、複数のトランジスターを用いた混合器をコンパクトな構成で実現することができる。
【００１０】
上述の態様において、第１の信号入力端子に接続された第２導電型の第６の半導体領域であって、第１の半導体領域に接して位置する第６の半導体領域と、信号出力端子に接続された第１導電型の第７の半導体領域であって、第１の半導体領域から離間し且つ第６の半導体領域に接して位置する第７の半導体領域と、第６の半導体領域上に位置する第３の絶縁膜と、第２の信号入力端子に接続された第３の導電体膜であって、第３の絶縁膜上に位置する第３の導電体膜と、をさらに含んでもよい。
これによれば、複数のトランジスターを用いた混合器をコンパクトな構成で実現することができる。
【００１１】
本発明の他の態様において、送信機は、上述の何れかの混合器と、第１及び第２の信号入力端子の一方に搬送信号を出力する発振回路と、信号出力端子に接続された第１のアンテナと、を含む。
この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な送信機を提供することが可能となる。
【００１２】
本発明の他の態様において、通信システムは、第２のアンテナと、第２のアンテナに接続された第１導電型の第８の半導体領域と、第２の信号出力端子に接続された第２導電型の第９の半導体領域であって、第８の半導体領域に接して位置する第９の半導体領域と、交流的に接地された第１導電型の第１０の半導体領域であって、第８の半導体領域から離間し且つ第９の半導体領域に接して位置する第１０の半導体領域と、一端が第９の半導体領域に接続され、他端が交流的に接地された抵抗素子と、を含む受信機と、上述の送信機と、を含む。
この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な通信システムを提供することが可能となる。
【００１３】
本発明の他の態様において、通信システムは、第２のアンテナと、第２のアンテナに接続された第２導電型の第８の半導体領域と、第２の信号出力端子に接続された第１導電型の第９の半導体領域であって、第８の半導体領域に接して位置する第９の半導体領域と、交流的に接地された第２導電型の第１０の半導体領域であって、第８の半導体領域から離間し且つ第９の半導体領域に接して位置する第１０の半導体領域と、一端が第９の半導体領域に接続され、他端が交流的に接地された抵抗素子と、を含む受信機と、上述の送信機と、を含んでもよい。
この態様によっても、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な通信システムを提供することが可能となる。
なお、「交流的に接地」とは、交流信号に対して接地（固定電位に接続）することを意味する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る混合器の断面図及び回路図。
【図２】第２の実施形態に係る混合器の断面図及び回路図。
【図３】第３の実施形態に係る混合器の平面図。
【図４】第４の実施形態に係る混合器の平面図。
【図５】第５の実施形態に係る混合器の回路図及び入出力信号の波形図。
【図６】第６の実施形態に係る混合器の断面図。
【図７】第７の実施形態に係る混合器を含む送信機の回路図。
【図８】第８の実施形態に係る通信システムを構成する受信器の断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００１６】
＜１．第１の実施形態＞
図１（Ａ）は、本発明の第１の実施形態に係る混合器の断面図であり、図１（Ｂ）は当該混合器の回路図である。第１の実施形態に係る混合器５０は、第１の半導体層４１と、絶縁層４３と、第１の半導体層４１より薄い第２の半導体層４２とを含むＳＯＩ（Silicon on Insulator）基板４００に形成されている。
【００１７】
ＳＯＩ基板４００の第２の半導体層４２には、ソース領域となるＰ型（第１又は第２導電型）領域１１（第１の半導体領域）と、Ｐ型領域１１に隣接するボディ領域となるＮ型（第２又は第１導電型）領域１２（第２の半導体領域）と、Ｎ型領域１２に隣接するドレイン領域となるＰ型領域１３（第３の半導体領域）とが形成されている。Ｐ型領域１１とＰ型領域１３とは、互いに離間した位置に形成されている。なお、Ｐ型領域１１をドレイン領域とし、Ｐ型領域１３をソース領域としてもよい。
【００１８】
Ｎ型領域１２上には、ゲート絶縁膜２１（第１の絶縁膜）が形成されている。そして、ゲート絶縁膜２１上には、ゲート電極３１（第１の導電体膜）が形成されている。すなわち、Ｐ型領域１１、Ｎ型領域１２、Ｐ型領域１３、ゲート絶縁膜２１、及びゲート電極３１は、図１（Ｂ）に示すように、ＰＭＯＳトランジスターを構成している。
【００１９】
以上の構成において、Ｐ型領域１１を交流的に接地する（例えば、第１の一定電位Ｖｄｄに接続する）。そして、Ｎ型領域１２に第１の信号入力端子ＩＮ１を接続し、ゲート電極３１に第２の信号入力端子ＩＮ２を接続する。Ｐ型領域１３には信号出力端子ＯＵＴを接続する。
【００２０】
ここで、例えば、第１の信号入力端子ＩＮ１に搬送波を入力し、第２の信号入力端子ＩＮ２に信号波を入力すると、ＰＭＯＳトランジスターは、搬送波と信号波との電位差が閾値未満のときにチャネルを形成し、ＰＭＯＳトランジスターにドレイン電流が流れる。従って、信号出力端子ＯＵＴから、搬送波と信号波とを組み合わせた伝送信号が出力される。なお、第１の信号入力端子ＩＮ１に信号波を入力し、第２の信号入力端子ＩＮ２に搬送波を入力してもよい。
【００２１】
図１（Ｂ）に示すように、ＰＭＯＳトランジスターのドレインＤには、負荷回路６１と出力結合回路６２とが並列に接続されることが好ましい。
負荷回路６１には、上述の第１の一定電位Ｖｄｄとは異なる第２の一定電位（例えば、基準電位Ｖｓｓ（０Ｖ））が接続される。第２の一定電位に接続することにより、ＰＭＯＳトランジスターのソース・ドレイン間に電位勾配を形成し、ＰＭＯＳトランジスターのＯＮ時にドレイン電流を流すことができる。また、トランジスターのドレインＤと第２の一定電位との間に負荷回路６１を介在させることにより、出力信号を電圧振幅に変換することができる。負荷回路６１は、例えば図１（Ａ）に示すように、抵抗器６１Ｒによって構成される。
【００２２】
出力結合回路６２には、信号出力端子ＯＵＴが接続される。トランジスターのドレインＤと信号出力端子ＯＵＴとの間に出力結合回路６２を介在させることにより、出力信号の直流成分を除去して伝送信号を適切に取り出すことができる。出力結合回路６２は、例えば図１（Ａ）に示すように、キャパシタ６２Ｃによって構成される。
【００２３】
図１（Ｂ）に示すように、ＰＭＯＳトランジスターのゲートＧには、バイアス回路６３と入力結合回路６４とが並列に接続されることが好ましい。
バイアス回路６３には、上述の第１の一定電位Ｖｄｄより低い第３の一定電位（例えば、基準電位Ｖｓｓ（０Ｖ））が接続される。第３の一定電位がバイアス回路６３を介してゲートＧに接続されることにより、ＰＭＯＳトランジスターの動作に適切なゲート電圧に調整することができる。バイアス回路６３は、例えば図１（Ａ）に示すように、抵抗器６３Ｒによって構成される。なお、バイアス回路６３は、ゲートＧと第１の一定電位Ｖｄｄとの間に接続されても良い。また、第１のバイアス回路がゲートＧと第１の一定電位Ｖｄｄとの間に接続され、第２のバイアス回路がゲートＧと第３の一定電位（例えば、基準電位Ｖｓｓ（０Ｖ））との間に接続されても良い。
【００２４】
入力結合回路６４には、第２の信号入力端子ＩＮ２が接続される。入力結合回路６４を介在させることにより、入力信号の直流成分を除去して信号波（又は搬送波）を適切にゲートＧに入力することができる。入力結合回路６４は、例えば図１（Ａ）に示すように、キャパシタ６４Ｃによって構成される。
【００２５】
図１（Ｂ）に示すように、ＰＭＯＳトランジスターのボディＢには、入力結合回路６５を介して第１の信号入力端子ＩＮ１が接続されることが好ましい。入力結合回路６５を介在させることにより、入力信号の直流成分を除去して搬送波（又は信号波）を適切にボディＢに入力することができる。入力結合回路６５は、例えば図１（Ａ）に示すように、キャパシタ６５Ｃによって構成される。
【００２６】
第１の実施形態によれば、簡易な構成で混合器を実現することができ、低電流、低電圧、低電力の環境下においても動作できる混合器を提供することができる。
また、ＳＯＩ基板４００の第２の半導体層４２に、Ｐ型領域１１と、Ｎ型領域１２と、Ｐ型領域１３とを形成したので、第１の半導体層４１からの雑音の混入を絶縁層４３によって抑制することができる。
【００２７】
＜２．第２の実施形態＞
図２（Ａ）は、本発明の第２の実施形態に係る混合器の断面図であり、図２（Ｂ）は当該混合器の回路図である。第２の実施形態に係る混合器５０ａは、ＳＯＩ基板４００に形成されている。
【００２８】
ＳＯＩ基板４００の第２の半導体層４２には、ソース領域となるＮ型領域１１ａと、Ｎ型領域１１ａに隣接するボディ領域となるＰ型領域１２ａと、Ｐ型領域１２ａに隣接するドレイン領域となるＮ型領域１３ａとが形成されている。Ｎ型領域１１ａとＮ型領域１３ａとは、互いに離間した位置に形成されている。
【００２９】
Ｐ型領域１２ａ上には、ゲート絶縁膜２１が形成されている。そして、ゲート絶縁膜２１上には、ゲート電極３１が形成されている。すなわち、Ｎ型領域１１ａ、Ｐ型領域１２ａ、Ｎ型領域１３ａ、ゲート絶縁膜２１、及びゲート電極３１は、図２（Ｂ）に示すように、ＮＭＯＳトランジスターを構成している。
【００３０】
以上の構成において、Ｎ型領域１１ａを交流的に接地する（例えば、第１の一定電位Ｖｓｓ（基準電位０Ｖ）に接続する）。そして、Ｐ型領域１２ａに第１の信号入力端子ＩＮ１を接続し、ゲート電極３１に第２の信号入力端子ＩＮ２を接続する。Ｎ型領域１３ａには信号出力端子ＯＵＴを接続する。
【００３１】
ここで、例えば、第１の信号入力端子ＩＮ１に搬送波を入力し、第２の信号入力端子ＩＮ２に信号波を入力すると、ＮＭＯＳトランジスターは、搬送波と信号波との電位差が閾値以上のときにチャネルを形成し、ＮＭＯＳトランジスターにドレイン電流が流れる。従って、信号出力端子ＯＵＴから、搬送波と信号波とを組み合わせた伝送信号が出力される。
【００３２】
図２（Ｂ）に示すように、ＮＭＯＳトランジスターのドレインＤには、負荷回路６１と出力結合回路６２とが並列に接続されることが好ましい。
負荷回路６１は、上述の第１の一定電位Ｖｓｓとは異なる第２の一定電位（例えば、一定電位Ｖｄｄ）に接続される。第２の一定電位に接続されることにより、ＮＭＯＳトランジスターのソース・ドレイン間に電位勾配を形成し、ＮＭＯＳトランジスターのＯＮ時にドレイン電流を流すことができる。出力結合回路６２には、信号出力端子ＯＵＴが接続される。
【００３３】
図２（Ｂ）に示すように、ＮＭＯＳトランジスターのゲートＧには、バイアス回路６３と入力結合回路６４とが並列に接続されることが好ましい。バイアス回路６３には、上述の第１の一定電位Ｖｓｓより高い第３の一定電位（例えば、一定電位Ｖｄｄ）が接続される。第３の一定電位がバイアス回路６３を介してゲートＧに接続されることにより、ＮＭＯＳトランジスターの動作に適切なゲート電圧に調整することができる。入力結合回路６４には、第２の信号入力端子ＩＮ２が接続される。なお、バイアス回路６３は、ゲートＧと第１の一定電位Ｖｓｓとの間に接続されても良い。また、第１のバイアス回路がゲートＧと第１の一定電位Ｖｓｓとの間に接続され、第２のバイアス回路がゲートＧと第３の一定電位（例えば、一定電位Ｖｄｄ）との間に接続されても良い。
【００３４】
図２（Ｂ）に示すように、ＮＭＯＳトランジスターのボディＢには、入力結合回路６５を介して第１の信号入力端子ＩＮ１が接続されることが好ましい。
他の点については、第１の実施形態と同様である。
【００３５】
＜３．第３の実施形態＞
図３は、本発明の第３の実施形態に係る混合器を示す平面図である。第３の実施形態に係る混合器５０ｂは、ＰＭＯＳトランジスターを用いて構成されている。混合器５０ｂにおいて、Ｐ型領域１１とＰ型領域１３との間に位置するＮ型領域１２は、図３における下方の領域に引き出されて、第１の信号入力端子ＩＮ１に接続されている。
【００３６】
第１の実施形態と同様に、ＰＭＯＳトランジスターのソース領域であるＰ型領域１１を交流的に接地する（例えば、第１の一定電位Ｖｄｄに接続する）。そして、ボディ領域であるＮ型領域１２に第１の信号入力端子ＩＮ１を接続し、ゲート電極３１に第２の信号入力端子ＩＮ２を接続する。ドレイン領域であるＰ型領域１３には信号出力端子ＯＵＴを接続する。
【００３７】
このように、既存のＭＯＳトランジスター１つのみでも、混合器５０ｂを構成することができる。
他の点については第１の実施形態と同様である。また、以上の構成はＮＭＯＳトランジスターを用いた場合においても採用することができる。
【００３８】
＜４．第４の実施形態＞
図４は、本発明の第４の実施形態に係る混合器を示す平面図である。第４の実施形態に係る混合器５０ｃは、第３の実施形態と同様のＰＭＯＳトランジスターを、複数並列に接続して構成されている。そして、隣り合うＰＭＯＳトランジスターのソース領域（Ｓ）又はドレイン領域（Ｄ）は、互いに共通した領域として構成されている。
【００３９】
すなわち、ドレイン領域となるＰ型領域１３の隣には、ボディ領域となるＮ型領域１４（第４の半導体領域）が形成され、さらにその隣にはソース領域となるＰ型領域１５（第５の半導体領域）が形成されている。
また、ソース領域となるＰ型領域１１の隣には、ボディ領域となるＮ型領域１６（第６の半導体領域）が形成され、さらにその隣にはドレイン領域となるＰ型領域１７（第７の半導体領域）が形成されている。このように、Ｐ型領域とＮ型領域とが交互に形成され、このうちＰ型領域は、交互にソース又はドレインとなる。
【００４０】
Ｎ型領域１２、１４、１６の上には、ゲート絶縁膜２１、ゲート絶縁膜２２（第２の絶縁膜）、ゲート絶縁膜２３（第３の絶縁膜）がそれぞれ形成され、ゲート絶縁膜２１、２２、２３の上には、ゲート電極３１、ゲート電極３２（第２の導電体膜）、ゲート電極３３（第３の導電体膜）がそれぞれ形成される。
【００４１】
ソース領域であるＰ型領域１１、１５は、上層の配線層３８に接続され、交流的に接地される（例えば、一定電位Ｖｄｄに接続される）。また、ボディ領域であるＮ型領域１２、１４、１６は、第１の信号入力端子ＩＮ１に接続される。ゲート電極３１、３２、３３は、第２の信号入力端子ＩＮ２に接続される。ドレイン領域であるＰ型領域１３、１７は、信号出力端子ＯＵＴに接続される。
【００４２】
以上の構成によれば、複数のＰＭＯＳトランジスターを含む混合器５０ｃを、コンパクトな構成で実現することができる。
なお、以上の構成はＮＭＯＳトランジスターを用いた場合においても採用することができる。
【００４３】
＜５．第５の実施形態＞
図５（Ａ）は、本発明の第５の実施形態に係る混合器を示す回路図である。第５の実施形態に係る混合器５０ｄは、第２の実施形態と同様の混合器において、信号出力端子ＯＵＴと基準電位Ｖｓｓ（０Ｖ）との間にバイアス抵抗６６Ｒを接続して構成されている。なお、ゲートＧと一定電位Ｖｄｄとの間を、抵抗器６３Ｒ（図２（Ａ）参照）を用いて接続しなくてもよい。
【００４４】
図５（Ｂ）は、図５（Ａ）の混合器の第１の信号入力端子に入力した入力信号の例を示す波形図である。図５（Ｃ）は、図５（Ａ）の混合器の第２の信号入力端子に入力した入力信号の例を示す波形図である。図５（Ｄ）は、図５（Ａ）の混合器の２つの信号入力端子に、図５（Ｂ）及び図５（Ｃ）に示す入力信号をそれぞれ入力した場合の出力信号のシミュレーション結果を示す波形図である。これらの図に示すように、第１の入力信号として入力された搬送波と第２の入力信号として入力した信号波とが組み合わされ、出力信号として図５（Ｄ）に示す伝送信号が出力される。
他の点については第２の実施形態と同様である。また、以上の構成はＰＭＯＳトランジスターを用いた場合においても採用することができる。
【００４５】
＜６．第６の実施形態＞
図６は、本発明の第６の実施形態に係る混合器を示す断面図である。第６の実施形態に係る混合器５０ｅは、Ｐ型の半導体基板１００に形成されたＮ型のウェル１２ｂと、Ｐ型領域１１ｂと、Ｐ型領域１３ｂとを含んでいる。Ｐ型領域１１ｂと、Ｐ型領域１３ｂとは、ウェル１２ｂ内で、互いに離間した位置に形成されている。
他の点については第１の実施形態と同様である。また、以上の構成はＮＭＯＳトランジスターを用いた場合においても採用することができる。
【００４６】
＜７．第７の実施形態＞
図７は、本発明の第７の実施形態に係る混合器を含む送信機を示す回路図である。第７の実施形態に係る送信機５９は、例えば、第１の実施形態に係る混合器５０と、発振回路５５と、電力増幅器５６と、フィルタ５７と、アンテナ５８とを含んでいる。発振回路５５は搬送波を出力する回路であり、混合器５０の２つの信号入力端子の一方に接続される。他方の信号入力端子は、信号波の出力回路に接続される。電力増幅器５６は、混合器５０から出力された伝送信号を増幅する。フィルタ５７は、増幅された伝送信号からノイズを除去してアンテナ５８に出力する。
【００４７】
以上の構成により、信号波に搬送波を組み合わせて伝送信号を生成し、アンテナ５８から無線信号を送信する送信機５９を構成することができる。
上述の第２〜第６の実施形態に係る混合器に発振回路及びアンテナ等を接続することにより、送信機を構成することもできる。
【００４８】
＜８．第８の実施形態＞
図８は、本発明の第８の実施形態に係る通信システムを構成する受信機の断面図である。受信機１５９は、無線信号である伝送信号を受信するアンテナ１５８と、アンテナ１５８において受信した伝送信号から搬送波を取り除いて信号波を検出する検波器１５０とを含んでいる。
検波器１５０は、第１の半導体層４１と、絶縁層４３と、第１の半導体層４１より薄い第２の半導体層４２とを含むＳＯＩ基板４００に形成されている。
【００４９】
ＳＯＩ基板４００の第２の半導体層４２には、ドレイン領域となるＰ型領域１１１（第８の半導体領域）と、Ｐ型領域１１１に隣接するボディ領域となるＮ型領域１１２（第９の半導体領域）と、Ｎ型領域１１２に隣接するソース領域となるＰ型領域１１３（第１０の半導体領域）とが形成されている。Ｐ型領域１１１とＰ型領域１１３とは、互いに離間した位置に形成されている。なお、Ｐ型領域１１３をドレイン領域とし、Ｐ型領域１１１をソース領域としてもよい。
【００５０】
Ｐ型領域１１１とＮ型領域１１２との間、及び、Ｐ型領域１１３とＮ型領域１１２との間には、それぞれＰＮ接合が形成されている。ＰＮ接合においては、バイアス電圧によって伸縮し得る空乏層（図示せず）が形成される。従って、例えばＰ型領域１１１に信号を入力した場合において、Ｐ型領域１１１とＮ型領域１１２との間にはダイオードが形成され、Ｐ型領域１１３とＮ型領域１１２との間にはキャパシタが形成されていると考えることができる。
【００５１】
そこで、Ｐ型領域１１３を交流的に接地する（例えば、一定電位Ｖｄｄに接続する）とともに、Ｎ型領域１１２に抵抗素子３１Ｒの一端を接続し、抵抗素子３１Ｒの他端を交流的に接地する（例えば、一定電位Ｖｄｄに接続する）ことにより、簡易な検波器１５０が形成される。すなわち、Ｐ型領域１１１を信号入力端子ＩＮに接続し、Ｎ型領域１１２を信号出力端子ＯＵＴに接続し、信号入力端子ＩＮに伝送信号を入力すると、伝送信号の高周波成分（搬送波）が除去され、信号出力端子ＯＵＴから信号波が出力される。
【００５２】
Ｎ型領域１１２上には、ゲート絶縁膜１２１が形成されていてもよい。そして、ゲート絶縁膜１２１上には、ゲート電極１３１が形成されていてもよい。すなわち、Ｐ型領域１１１、Ｎ型領域１１２、Ｐ型領域１１３、ゲート絶縁膜１２１、及びゲート電極１３１は、ＰＭＯＳトランジスターを構成することができる。ゲート電極１３１は、このＰＭＯＳトランジスターにチャネルが形成されないような一定電位Ｖｄｄに接続されることが好ましい。また、Ｐ型領域１１１とＰ型領域１１３との間の分離をよくするため、Ｐ型領域１１１とＰ型領域１１３との間の距離（ゲート長）を長くとることが好ましい。
【００５３】
以上の構成によれば、簡易な構成で検波器を実現することができ、低電流、低電圧、低電力の環境下においても動作できる検波器を提供することができる。
また、検波器の製造工程において、ＭＯＳトランジスターを形成することにより、検波器を構成するために必要なダイオードとキャパシタが同時に形成されるので、製造コストを低減することができる。
また、ＳＯＩ基板４００に、Ｐ型領域１１１と、Ｎ型領域１１２と、Ｐ型領域１１３とを形成したので、第１の半導体層４１からの雑音の混入を絶縁層４３によって抑制することができる。
【００５４】
なお、以上の検波器１５０において、Ｐ型とＮ型を逆にしてもよい。また、抵抗素子３１Ｒとして、ゲート電極１３１を用いてもよい。
以上の検波器１５０を用いた受信機１５９と、上述の第７の実施形態に係る送信機５９とを組み合わせて通信システムを構成することにより、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な通信システムを提供することができる。
【符号の説明】
【００５５】
Ｂ…ボディ、Ｄ…ドレイン、Ｇ…ゲート、ＩＮ…信号入力端子、ＩＮ１…第１の信号入力端子、ＩＮ２…第２の信号入力端子、ＯＵＴ…信号出力端子、Ｖｄｄ…一定電位、Ｖｓｓ…基準電位、１…トランジスター、１１…Ｐ型領域、１２…Ｎ型領域、１３…Ｐ型領域、１１ａ…Ｎ型領域、１２ａ…Ｐ型領域、１３ａ…Ｎ型領域、１１ｂ…Ｐ型領域、１２ｂ…Ｎ型のウェル、１３ｂ…Ｐ型領域、１４…Ｎ型領域、１５…Ｐ型領域、１６…Ｎ型領域、１７…Ｐ型領域、２１、２２、２３…ゲート絶縁膜、３１、３２、３３…ゲート電極、３１Ｒ…抵抗素子、３８…配線層、４１…第１の半導体層、４２…第２の半導体層、４３…絶縁層、５０、５０ａ〜５０ｅ…混合器、５５…発振回路、５６…電力増幅器、５７…フィルタ、５８…アンテナ、５９…送信機、６１…負荷回路、６１Ｒ…抵抗器、６２…出力結合回路、６２Ｃ…キャパシタ、６３…バイアス回路、６３Ｒ…抵抗器、６４…入力結合回路、６４Ｃ…キャパシタ、６５…入力結合回路、６５Ｃ…キャパシタ、６６Ｒ…バイアス抵抗、１００…半導体基板、１１１…Ｐ型領域、１１２…Ｎ型領域、１１３…Ｐ型領域、１２１…ゲート絶縁膜、１３１…ゲート電極、１５０…検波器、１５８…アンテナ、１５９…受信機、４００…ＳＯＩ基板。
【特許請求の範囲】
【請求項１】
交流的に接地された第１導電型の第１の半導体領域と、
第１の信号入力端子に接続された第２導電型の第２の半導体領域であって、前記第１の半導体領域に接して位置する前記第２の半導体領域と、
第１の信号出力端子に接続された第１導電型の第３の半導体領域であって、前記第１の半導体領域から離間し且つ前記第２の半導体領域に接して位置する前記第３の半導体領域と、
前記第２の半導体領域上に位置する第１の絶縁膜と、
第２の信号入力端子に接続された第１の導電体膜であって、前記第１の絶縁膜上に位置する前記第１の導電体膜と、
を含む混合器。
【請求項２】
請求項１において、
第１の半導体層と、前記第１の半導体層より薄い第２の半導体層と、前記第１及び第２の半導体層の間に位置する絶縁層と、を含むＳＯＩ基板をさらに含み、
前記第１、第２及び第３の半導体領域は、前記第２の半導体層に位置する混合器。
【請求項３】
請求項１又は請求項２において、
前記第１の信号入力端子に接続された第２導電型の第４の半導体領域であって、前記第３の半導体領域に接して位置する前記第４の半導体領域と、
交流的に接地された第１導電型の第５の半導体領域であって、前記第３の半導体領域から離間し且つ前記第４の半導体領域に接して位置する前記第５の半導体領域と、
前記第４の半導体領域上に位置する第２の絶縁膜と、
前記第２の信号入力端子に接続された第２の導電体膜であって、前記第２の絶縁膜上に位置する前記第２の導電体膜と、
をさらに含む混合器。
【請求項４】
請求項１乃至請求項３の何れか一項において、
前記第１の信号入力端子に接続された第２導電型の第６の半導体領域であって、前記第１の半導体領域に接して位置する前記第６の半導体領域と、
前記信号出力端子に接続された第１導電型の第７の半導体領域であって、前記第１の半導体領域から離間し且つ前記第６の半導体領域に接して位置する前記第７の半導体領域と、
前記第６の半導体領域上に位置する第３の絶縁膜と、
前記第２の信号入力端子に接続された第３の導電体膜であって、前記第３の絶縁膜上に位置する前記第３の導電体膜と、
をさらに含む混合器。
【請求項５】
請求項１乃至請求項４の何れか一項記載の混合器と、
前記第１及び第２の信号入力端子の一方に搬送信号を出力する発振回路と、
前記信号出力端子に接続された第１のアンテナと、
を含む送信機。
【請求項６】
第２のアンテナと、
前記第２のアンテナに接続された第１導電型の第８の半導体領域と、
第２の信号出力端子に接続された第２導電型の第９の半導体領域であって、前記第８の半導体領域に接して位置する前記第９の半導体領域と、
交流的に接地された第１導電型の第１０の半導体領域であって、前記第８の半導体領域から離間し且つ前記第９の半導体領域に接して位置する前記第１０の半導体領域と、
一端が前記第９の半導体領域に接続され、他端が交流的に接地された抵抗素子と、
を含む受信機と、
請求項５記載の送信機と、
を含む通信システム。
【請求項７】
第２のアンテナと、
前記第２のアンテナに接続された第２導電型の第８の半導体領域と、
第２の信号出力端子に接続された第１導電型の第９の半導体領域であって、前記第８の半導体領域に接して位置する前記第９の半導体領域と、
交流的に接地された第２導電型の第１０の半導体領域であって、前記第８の半導体領域から離間し且つ前記第９の半導体領域に接して位置する前記第１０の半導体領域と、
一端が前記第９の半導体領域に接続され、他端が交流的に接地された抵抗素子と、
を含む受信機と、
請求項５記載の送信機と、
を含む通信システム。
【請求項１】
交流的に接地された第１導電型の第１の半導体領域と、
第１の信号入力端子に接続された第２導電型の第２の半導体領域であって、前記第１の半導体領域に接して位置する前記第２の半導体領域と、
第１の信号出力端子に接続された第１導電型の第３の半導体領域であって、前記第１の半導体領域から離間し且つ前記第２の半導体領域に接して位置する前記第３の半導体領域と、
前記第２の半導体領域上に位置する第１の絶縁膜と、
第２の信号入力端子に接続された第１の導電体膜であって、前記第１の絶縁膜上に位置する前記第１の導電体膜と、
を含む混合器。
【請求項２】
請求項１において、
第１の半導体層と、前記第１の半導体層より薄い第２の半導体層と、前記第１及び第２の半導体層の間に位置する絶縁層と、を含むＳＯＩ基板をさらに含み、
前記第１、第２及び第３の半導体領域は、前記第２の半導体層に位置する混合器。
【請求項３】
請求項１又は請求項２において、
前記第１の信号入力端子に接続された第２導電型の第４の半導体領域であって、前記第３の半導体領域に接して位置する前記第４の半導体領域と、
交流的に接地された第１導電型の第５の半導体領域であって、前記第３の半導体領域から離間し且つ前記第４の半導体領域に接して位置する前記第５の半導体領域と、
前記第４の半導体領域上に位置する第２の絶縁膜と、
前記第２の信号入力端子に接続された第２の導電体膜であって、前記第２の絶縁膜上に位置する前記第２の導電体膜と、
をさらに含む混合器。
【請求項４】
請求項１乃至請求項３の何れか一項において、
前記第１の信号入力端子に接続された第２導電型の第６の半導体領域であって、前記第１の半導体領域に接して位置する前記第６の半導体領域と、
前記信号出力端子に接続された第１導電型の第７の半導体領域であって、前記第１の半導体領域から離間し且つ前記第６の半導体領域に接して位置する前記第７の半導体領域と、
前記第６の半導体領域上に位置する第３の絶縁膜と、
前記第２の信号入力端子に接続された第３の導電体膜であって、前記第３の絶縁膜上に位置する前記第３の導電体膜と、
をさらに含む混合器。
【請求項５】
請求項１乃至請求項４の何れか一項記載の混合器と、
前記第１及び第２の信号入力端子の一方に搬送信号を出力する発振回路と、
前記信号出力端子に接続された第１のアンテナと、
を含む送信機。
【請求項６】
第２のアンテナと、
前記第２のアンテナに接続された第１導電型の第８の半導体領域と、
第２の信号出力端子に接続された第２導電型の第９の半導体領域であって、前記第８の半導体領域に接して位置する前記第９の半導体領域と、
交流的に接地された第１導電型の第１０の半導体領域であって、前記第８の半導体領域から離間し且つ前記第９の半導体領域に接して位置する前記第１０の半導体領域と、
一端が前記第９の半導体領域に接続され、他端が交流的に接地された抵抗素子と、
を含む受信機と、
請求項５記載の送信機と、
を含む通信システム。
【請求項７】
第２のアンテナと、
前記第２のアンテナに接続された第２導電型の第８の半導体領域と、
第２の信号出力端子に接続された第１導電型の第９の半導体領域であって、前記第８の半導体領域に接して位置する前記第９の半導体領域と、
交流的に接地された第２導電型の第１０の半導体領域であって、前記第８の半導体領域から離間し且つ前記第９の半導体領域に接して位置する前記第１０の半導体領域と、
一端が前記第９の半導体領域に接続され、他端が交流的に接地された抵抗素子と、
を含む受信機と、
請求項５記載の送信機と、
を含む通信システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−５３０８（Ｐ２０１３−５３０８Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３６０１２（Ｐ２０１１−１３６０１２）
【出願日】平成２３年６月２０日（２０１１．６．２０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月２０日（２０１１．６．２０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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