高電圧バイポーラベースＥＳＤ保護構造
【課題】面積効率の良い高電圧の単極性ＥＳＤ保護デバイスを提供する。
【解決手段】ＥＳＤ保護デバイス３００は、ｐ型基板３０３と、基板内に形成され、カソード端子に接続されるｎ＋及びｐ＋コンタクト領域３１０、３１２を包含し、第１のｐウェル３０８−１と、基板内に形成され、アノード端子に接続されるｐ＋コンタクト領域３１１のみを包含する第２の別個のｐウェル３０８−２と、第１及び第２半導体領域を取り囲み且つこれら半導体領域を分離するように基板内に形成された、電気的にフローティングのアイソレーション構造３０４、３０６、３０７−２とを含む。カソード及びアノードの端子に、トリガー電圧レベルを上回る正電圧が印加されると、ＥＳＤ保護デバイスは、構造を通り抜ける低インピーダンス経路を提供してＥＳＤ電流を放電するよう、内在サイリスタをスナップバックモードに入らせる。
【解決手段】ＥＳＤ保護デバイス３００は、ｐ型基板３０３と、基板内に形成され、カソード端子に接続されるｎ＋及びｐ＋コンタクト領域３１０、３１２を包含し、第１のｐウェル３０８−１と、基板内に形成され、アノード端子に接続されるｐ＋コンタクト領域３１１のみを包含する第２の別個のｐウェル３０８−２と、第１及び第２半導体領域を取り囲み且つこれら半導体領域を分離するように基板内に形成された、電気的にフローティングのアイソレーション構造３０４、３０６、３０７−２とを含む。カソード及びアノードの端子に、トリガー電圧レベルを上回る正電圧が印加されると、ＥＳＤ保護デバイスは、構造を通り抜ける低インピーダンス経路を提供してＥＳＤ電流を放電するよう、内在サイリスタをスナップバックモードに入らせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、集積回路デバイス及びその製造方法に関する。一態様において、本発明は、集積回路及びその他の回路における静電放電（ＥＳＤ）保護に使用される半導体デバイスの製造及び使用に関する。
【背景技術】
【０００２】
集積回路デバイスにおいて静電放電（electrostatic discharge；ＥＳＤ）事象からの保護を行うため、典型的に、集積回路デバイスの入力及び／又はその他の端子間に、電圧制限デバイスとしてＥＳＤクランプ回路が設けられている。ＥＳＤクランプ回路を設計する従来の取り組みは、保護される端子間に、トリガー閾値電圧Ｖｔでターン“オン”し、保護される端子間の電圧が所定のトリガー閾値電圧若しくは制限を上回るときに電流を導通するバイポーラトランジスタ及び／又はシリコン制御整流回路（サイリスタ回路とも呼ばれる）を用いることを含んでいる。動作時、端子に印加される電圧が増大するとき、トリガー閾値電圧Ｖｔに達するまでは非常に小さい電流のみがＥＳＤクランプ回路を流れる。ＥＳＤクランプ回路は、トリガー閾値電圧Ｖｔの点で電流を導通し始め、ホールド点（より高い保持電流ＩＨ及び低めの保持電圧ＶＨによって定められる）まで電流を導通する。ホールド点の後、オン状態でのＥＳＤクランプ回路の内部抵抗ＲＯＮに応じて、電流及び電圧は、それを超えると破壊故障が起こり得るブレイクダウン点まで更に増大し得る。破壊故障は、電圧の低下を伴う電流上昇をもたらす。
【０００３】
先進的なスマートパワー技術に伴い、ＥＳＤ設計者は、設計ウィンドウがますます狭くなることに直面している。設計ウィンドウは、低い方の制限（保持電圧ＶＨより低くされる保護ラッチアップによって設定される）と高い方の制限（回路が保護されるブレイクダウン点によって設定される）との間の電圧範囲を規定するものである。設計ウィンドウが狭まるとき、オン抵抗ＲＯＮと、ＥＳＤクランプのトリガー閾値電圧Ｖｔ及び保持電圧ＶＨの調整と、ＥＳＤクランプのサイズとの間に設計トレードオフが存在する。これらの設計トレードオフは、正及び負の双方の電圧揺動から保護するように設計されたＥＳＤクランプ回路の場合に深刻になり得る。例えば、オン状態での電圧が増加していくことが保護回路の性能劣化をもたらさないように、オン状態での抵抗ＲＯＮを低く保つことが望ましいが、トリガー閾値電圧Ｖｔ及び保持電圧ＶＨは、比較的高い電圧条件の下でＥＳＤクランプをアクティブにするように調整されなければならない。これは、オン抵抗を実効的に増大させ、望ましくないことである。多くの場合、十分に低いオン抵抗ＲＯＮを得るための唯一の手法は、ＥＳＤ保護回路のサイズを増大させることであるが、それによりチップコストが増大される。
【０００４】
従来の処理及び技術の更なる限界及び欠点が、以下の詳細な説明及び図面を参照する本出願の残りの部分を検討することによって明らかになるであろう。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
他の重要なデバイス特性の劣化を伴うことなく技術上の問題を解決し得る、改善された高電圧保護回路及び製造プロセスが望まれる。
【課題を解決するための手段】
【０００６】
従って、一態様において、コンパクトな構成をした下段及び上段の半導体領域によって形成されて単極性のＥＳＤ電圧事象からの保護を提供するものとして、高電圧のバイポーラベースのＥＳＤ保護デバイスが開示される。下段は、ｎｐｎトランジスタのコレクタ及びｐｎｐトランジスタのベースとして作用するｎ型の半導体領域又はウェル内に形成され、ｎｐｎトランジスタのベース及びｐｎｐトランジスタのコレクタとして作用するｐ型の領域又はウェルを含み、該ｐ型の領域又はウェル内に、ともに第１の端子若しくはカソード端子に電気的に接続されるｎｐｎトランジスタのエミッタとして作用するｎ型領域とベースのオーミックコンタクト用のｐ型領域とが形成される。上段は、ｎｐｎトランジスタのコレクタ及びｐｎｐトランジスタのベースとして作用する上記ｎ型の半導体領域又はウェル内に別個に形成され、ｐｎｐトランジスタのエミッタとして作用するｐ型の領域又はウェルを含み、該ｐ型の領域又はウェル内には、第２の端子若しくはアノード端子に電気的に接続されるｐ型領域のみが形成される。ＥＳＤ保護デバイスの第１及び第２の端子がＥＳＤ電圧にさらされると、該デバイスは、該デバイスを通る低インピーダンス経路を提供してＥＳＤ電流を放電するよう、内在サイリスタをスナップバックモードに入らせる（トリガーする）ことによって動作する。開示されるＥＳＤ保護デバイスは、特に、非常に高いＥＳＤ性能（電流能力、ラッチアップ耐性、ＥＭＣ耐性などに関して）、低いオン抵抗ＲＯＮ、及び非常に小型のフットプリント（設置面積）を実現する単極性保護に関して最適化される。
【図面の簡単な説明】
【０００７】
以下の詳細な説明を以下の図を含む図面とともに検討するとき、本発明、並びにその数多くの目的、特徴及び得られる利点が理解され得る。
【図１】対称的な下段及び上段を有する両極性ＥＳＤ保護デバイスを示す部分断面図である。
【図２】ＥＳＤ性能を損なうことなく低いオン電圧及び縮小されたフットプリントを有する単極性ＥＳＤ保護デバイスを示す部分断面図である。
【図３】単極性の保護に最適化されたＥＳＤ保護デバイスを示す部分断面図である。
【図４】本発明の選択された実施形態に従ったデバイスを製造するための様々な方法を概略的に示す簡略化されたフローチャートである。 認識されるように、説明を単純且つ明瞭にするため、図面に示された要素は必ずしも縮尺通りに描かれていない。例えば、明瞭性及び理解の促進及び向上のため、一部の要素の寸法はその他の要素に対して誇張されている。また、適切な場合には、複数の図の間で対応あるいは類似する要素を表すために同じ参照符号を繰り返し用いている。
【発明を実施するための形態】
【０００８】
以下、添付の図面を参照して、本発明の様々な例示的な実施形態を詳細に説明する。以下の記載では様々な詳細事項が説明されるが、認識されるように、本発明はこれら特定の詳細事項を用いずに実施されてもよく、ここで説明する本発明には、例えば実装法ごとに異なるものとなるプロセス技術又は設計関連制約に対する適合性など、デバイス設計者の具体的な目的を達成するための実装に特有の数多くの決定が為され得る。そのような開発上の労力は複雑で時間のかかるものとなり得るが、この開示の恩恵を受ける当業者には通常の作業である。例えば、選択された態様は、本発明を限定すること又は不明瞭にすることを避けるため、デバイスの全ての機能又は幾何学構成を含んではいない半導体デバイスの簡易断面図を参照して説明される。そのような説明及び表現は、当業者が自身の業務の本質をその他の当業者に説明して伝えるために用いるものである。また、ここでは具体例に係る材料が説明されるが、当業者に認識されるように、類似した特性を有するその他の材料も、機能を損なうことなく代用されることができる。また、この詳細な説明の全体を通して、半導体構造を製造するために特定の材料が形成され、除去される。それら材料を形成あるいは除去するための具体的な手順が述べられていない場合、それらの層を適切な厚さで成長、堆積あるいはその他の方法で形成したり、除去したりする当業者に知られた従来技術が意図される。そのような詳細事項は、周知であり、本発明に係る製造又は使用の方法を当業者に教示するのに必要なことではない。
【０００９】
図１は、ＢｉＣＭＯＳプロセス技術を用いて基板１０３内に製造される対称的な下段（ローステージ）１０１及び上段（トップステージ）１０２を有する両極性ＥＳＤ保護デバイス１００の部分断面図である。ｐベース１１４が、ｐ−ｎ接合（ジャンクション）１２８を画成し且つｎ＋領域１１２及びｐ＋領域１２２を取り囲むようにｎウェル１１６内に形成されている。その結果、ｐベース１１４はｎ＋領域１１２とｎウェル１１６との間に配置されている。同様に、Ｐベース１１８が、ｐ−ｎ接合１２６を画成し且つｐ＋領域１２４及びｎ＋領域１２０を取り囲むようにｎウェル１１６内に別個に形成されている。その結果、ｐベース１１８はｎ＋領域１２０とｎウェル１１６との間に配置されている。アノード端子Ａが、ｎ＋領域１１２及びｐ＋領域１２２と電気的に接触するように形成されており、カソード端子Ｃが、ｎ＋領域１２０及びｐ＋領域１２４と電気的に接触するように形成されている。得られた構造１００は、その２つの端子Ａ及びＣの間に出現するＥＳＤパルスの極性を問わずに動作する。回路の機能を説明するため、図１は両極性ＥＳＤ保護デバイス１００の断面図に重ね合わせて回路図を示している。上段１０２において、ｎ＋領域１１２、ｐベース１１４及びｎウェル１１６は、それぞれ、ｎｐｎバイポーラトランジスタ１３０のエミッタ、ベース及びコレクタの領域を形成している。同様に、下段１０１は、ｎｐｎバイポーラトランジスタ１５０のエミッタ、ベース及びコレクタの領域をそれぞれ形成するｎ＋領域１２０、ｐベース１１８及びｎウェル１１６を含んでいる。また、ｐｎｐバイポーラトランジスタ１４０が、ベース領域（ｎウェル１１６）と、電圧パルス又は電流パルスの極性に応じたエミッタ及びコレクタの領域（ｐベース１１８及びｐベース１１４）とを含むように形成されている。抵抗１３２は、ｐ＋領域１２２とｎウェル１１６との間に配置されたｐベース１１４の抵抗を表している。抵抗１３４は、トランジスタ１４０のベース領域及びトランジスタ１３０のコレクタ領域を横切って位置するｎウェル領域１１６の抵抗を表し、抵抗１３６は、トランジスタ１４０のベース領域及びトランジスタ１５０のコレクタ領域を横切って位置するｎウェル領域１１６の抵抗を表している。また、抵抗１３８は、ｐ＋領域１２４とｎウェル１１６との間に配置されたｐベース１１８の抵抗を表している。
【００１０】
認識されるように、ＥＳＤ保護デバイス１００は、第１及び第２の電圧基準（例えば、Ｖｄｄ及びＶｓｓ）の間に、Ａ端子が第１の電圧基準（例えば、Ｖｄｄ）に接続され且つＣ端子が第２の電圧基準（例えば、Ｖｓｓ）に接続されるように回路及びＥＳＤ保護デバイス１００が並列接続されるときに、正及び負の双方の電圧パルス又は電流パルスから該回路を保護する両極性のＥＳＤ保護を提供するよう動作する。端子Ａと端子Ｃとの間に正の電圧パルス又は電流パルスが印加される（端子Ｃに対して正の電圧が端子Ａに印加される）場合、ｐｎｐトランジスタ１４０及びｎｐｎトランジスタ１５０がＯＮになる一方で、ｎｐｎトランジスタ１３０はＯＦＦのままである。この場合、黒塗りの矢印１４２によって示されるように、ｐベース１１８がｐｎｐトランジスタ１４０のコレクタ領域を形成し、ｎウェル１１６がｐｎｐトランジスタ１４０のベース領域を形成し、ｐベース１１４がｐｎｐトランジスタ１４０のエミッタ領域を形成する。逆に、端子Ａと端子Ｃとの間に負の電圧パルス又は電流パルスが印加される場合、ｐｎｐトランジスタ１４０及びｎｐｎトランジスタ１３０の双方がＯＮになる一方で、ｎｐｎトランジスタ１５０はＯＦＦのままである。このモードでは、中空の矢印１４４によって示されるように、ｐベース１１４がｐｎｐトランジスタ１４０のコレクタ領域を形成し、ｎウェル１１６がｐｎｐトランジスタ１４０のベース領域を形成し、ｐベース１１８がｐｎｐトランジスタ１４０のエミッタ領域を形成する。
【００１１】
両極性ＥＳＤ保護デバイス１００は、非常に高いＥＳＤロバストネス（堅牢性）とオン状態での低い抵抗ＲＯＮとを有するが、極性事象の一方のみと使用され且つ単極性ＥＳＤ保護を一層小さいフットプリント（設置面積）で提供するように除去されることが可能なデバイス機能が存在している。例えば、上段１０２内のｎ＋領域１１２は、負あるいは逆の電圧パルスによってアクティブにされるときにｎｐｎトランジスタ１３０のエミッタとして作用するが、その他の場合にはｎｐｎトランジスタ１３０はＯＦＦにされたままである。このことは、ｎ＋領域１１２は正の電圧パルス又は電流パルスに対する保護には不要であることを意味する。従って、ここで図２の部分断面図を参照して、低いオン抵抗、縮小されたフットプリント、及び損なわれないＥＳＤ性能を有する単極性ＥＳＤ保護デバイス２００を説明する。図示のように、単極性ＥＳＤ保護デバイス２００は、標準ＢｉＣＭＯＳプロセス技術を用いてｐ型基板２０３内にｎウェル２１６を形成して製造され得る。第１及び第２のｐウェル２１４、２１８がｎウェル２１６の別々の領域に形成され、第１及び第２のｐウェル２１４、２１８の間及び周りにｎウェル２１６が配置される。第１のｐウェル２１４は、ｐ−ｎ接合２２８を画成するように形成され、ｐ＋領域２２２を含んでいる。ｐ＋領域２２２は、ｐウェル２１４が当該ｐ＋領域２２２を取り囲んで配置されるように形成される。同様に、第２のｐウェル２１８は、ｐ−ｎ接合２２６を画成するように形成され、ｐ＋領域２２４及びｎ＋領域２２０を含んでいる。ｐ＋領域２２４及びｎ＋領域２２０は、ｐウェル２１８が当該ｐ＋領域２２４及びｎ＋領域２２０の間及び周りに配置されるように、ｐウェル２１８の別々の領域に形成される。第１のアノード端子Ａが、ｐ＋領域２２２と電気的に接触するように形成され、第２のカソード端子Ｃが、ｎ＋領域２２０及びｐ＋領域２２４と電気的に接触するように形成される。
【００１２】
下段２０１と上段２０２とは対称的でないので、ＥＳＤ保護デバイス２００は、その２つの端子Ａ及びＣの間に出現する正極性のＥＳＤパルス（端子Ｃに対して正の電圧が端子Ａに印加される）に対して保護を行うのみであるが、両極性ＥＳＤ保護デバイス１００と比較したときのサイズの節減を指し示す矢印２０４によって示されるように、より小さいフットプリントでそれを行う。回路の機能を説明するため、図２は単極性ＥＳＤ保護デバイス２００に重ね合わせて回路図を示している。上段２０２において、ｐウェル２１４及びｎウェル２１６は、ｐ−ｎダイオード２３０のｐ領域及びｎ領域を形成している。代替的に、ｐウェル２１４及びｎウェル２１６は、ｐｎｐトランジスタ２４０（後述）のエミッタ領域及びベース領域を形成し、その場合、ｐ−ｎダイオード２３０は別個に表される必要はない。下段２０１において、ｎ＋領域２２０、ｐベース２１８及びｎウェル２１６は、それぞれ、ｎｐｎバイポーラトランジスタ２５０のエミッタ、ベース及びコレクタの領域をそれぞれ形成している。また、ｐｎｐバイポーラトランジスタ２４０が、ベース領域（ｎウェル２１６）と、エミッタ及びコレクタの領域（ｐベース２１８及びｐウェル２１４）とを含むように形成されている。抵抗２３２は、ｐ＋領域２２２とｎウェル２１６との間に配置されたｐウェル２１４の抵抗を表している。抵抗２３４は、トランジスタ２４０のベース領域及びダイオード２３０のｎ型領域を横切って位置するｎウェル領域２１６の抵抗を表し、抵抗２３６は、トランジスタ２４０のベース領域及びトランジスタ２５０のコレクタ領域を横切って位置するｎウェル領域２１６の抵抗を表している。また、抵抗２３８は、ｐ＋領域２２４とｎウェル２１６との間に配置されたｐベース２１８の抵抗を表している。
【００１３】
単極性ＥＳＤ保護構造２００の端子Ａと端子Ｃとの間に、閾値電圧／電流要件を上回る正の電圧パルス又は電流パルスが印加される場合、ｐｎｐトランジスタ２４０及びｎｐｎトランジスタ２５０はＯＮになり、ｐ−ｎダイオード２３０は導通する。このモードにおいて、ＥＳＤデバイスをターンオンさせるのに必要とされる正の閾値電圧は、ｐウェル２１８とｎウェル２１６との間でのアバランシェ降伏によって制御され、その値は、追加のｎウェルを含めてｐウェル２１８とｎウェル２１６との間の距離を短縮することによって調整可能である。故に、アクティブにされると、黒塗りの矢印２４２によって示されるように、ｐベース２１８がｐｎｐトランジスタ２４０のコレクタ領域を形成し、ｎウェル２１６がｐｎｐトランジスタ２４０のベース領域を形成し、ｐウェル２１４がｐｎｐトランジスタ２４０のエミッタ領域を形成する。斯くして、ＥＳＤ保護構造２００の端子Ａと端子Ｃとの間に正パルスが印加されるとき、トランジスタ２４０及び２５０がＯＮになり、それにより、ｐ−ｎ−ｐ−ｎ領域２１４、２１６、２１８及び２２０によって定められるサイリスタ２７０がスナップバックモードに入らされる（トリガーされる）。
【００１４】
続いて、図３を参照するに、２つの電圧端子（例えば、Ｖｄｄ及びＶｓｓ）間で被保護回路３４０と並列接続され、且つ単極性の保護に最適化された、面積効率の良い高電圧バイポーラベースＥＳＤ保護デバイス３００の部分断面図が示されている。様々な構造、ウェル及びレイヤ（層）領域が、直線及びコーナー（角部）領域を有する簡略化した形態で図示されているが、認識されるように、これら様々な構造、ウェル及びレイヤ領域の実際の形状は、簡略化した描写に必ずしも一致せず、使用される具体的な製造プロセスに依存することになる。例えば、様々なウェル領域は、その形成に使用されるイオン注入工程及び加熱工程を反映する曲線状のジャンクション形状を有し得る。図示したＥＳＤ保護デバイス３００は、Ｐ型の導電型及びＮ型の導電型を有する異なる半導体材料で形成される。Ｐ型材料では、ドーパント濃度は、低いドーパント濃度（Ｐ−）から、より高いドーパント濃度（Ｐ）、更に高いドーパント濃度（Ｐ＋）、最も高い部類のドーパント濃度（Ｐ＋＋）まで様々である。同様に、Ｎ型材料のドーパント濃度は、低いドーパント濃度（Ｎ）から、より高いドーパント濃度（Ｎ＋）、最も高い部類のドーパント濃度（Ｎ＋＋）まで様々である。
【００１５】
図示のように、ＥＳＤ保護デバイス３００は、如何なる所望のドーパント型及び／又はドーパント濃度も用いられ得るが、例えば所定のＰドーピングレベル（例えば、およそ１Ｅ１５ｃｍ−３）のｐ型基板層３０３など、第１導電型不純物を有する材料で形成された半導体基板の上に、あるいはその一部として形成され得る。認識されるように、基板３０３は、バルク半導体基板として形成されてもよいし、より十分に後述するように１つ以上の更なる半導体層及び／又はウェル領域がエピタキシャル半導体成長及び／又は選択ドーピング技術を用いて形成される半導体・オン・インシュレータ（ＳＯＩ）型基板として形成されてもよい。故に、本発明は如何なる特定の基板タイプにも限定されるものではない。製造されるデバイスの種類に応じて、半導体基板３０３は、バルクシリコン基板、単結晶シリコン（ドープされた、あるいはアンドープの）、ＳＯＩ基板、例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、その他のＩＩＩ／Ｖ族若しくはＩＩ／ＶＩ族化合物半導体又はこれらの組み合わせを含む何らかの半導体材料として、単独で、あるいはエピタキシャル層３０５（例えば、ｐ型エピ層）と組み合わせて実現され得る。どのように形成されようと、基板３０３は、単独で、あるいはそれに形成された更なる層又は領域と組み合わさって、基板の最も上側の広がりを画成する上面３０９を有する。
【００１６】
基板３０３／３０５内には、Ｎ＋埋込層（ＮＢＬ）３０４と複数のｎ型シンカーウェル（沈めウェル）３０７とを含むアイソレーション（分離）構造が形成され得る。ｎ型シンカーウェル３０７は、Ｎ＋埋込層３０４に達するのに十分な深さで基板３０３／３０５の上部に位置付けられるように、マスクを用いて選択的に、基板内にｎ型不純物を所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１６〜１Ｅ１９ｃｍ−３）で拡散あるいは注入することによって形成され得る。選択された実施形態において、ｎ型シンカーウェル３０７は、ＥＳＤ保護デバイス３００の周囲に配置された１つ以上の分離ウェル３０７−１、３０７−３と、下段部分３０１及び上段部分３０２を画成するようにＥＳＤ保護デバイス３００を分離する中央のｎ型シンカーウェル３０７−２とを含んでいる。Ｎ＋埋込層３０４に関しては、ｎ型シンカーウェル３０７と重なり且つ後に形成されるｐウェル領域３０８の下方となるように、異なるマスク及び／又は注入シーケンスを用いて選択的に、基板３０３／３０５内に所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１８〜１Ｅ２０ｃｍ−３）でｎ型不純物（例えば、アンチモン）が注入される。図示のように、フローティング（浮遊）分離構造３０４／３０７は、如何なる基準電位にも接続されず、ＥＳＤ保護デバイス３００の通常動作において下段３０１及び上段３０２の双方を別々に取り囲んで分離する。認識されるように、Ｎ＋埋込層３０４は、埋込層、エピタキシャル層、又は何らかの手法で形成されたＮ型層とし得る。Ｎ＋シンカーウェル３０７は、導電性シンカーとして実現されてもよく、あるいは所望のように実現されてもよく、Ｎ＋埋込層３０４と組み合わさって、ＥＳＤ保護デバイス３００を集積回路の残りの部分から導電的に分離するために用いられ得るアイソレーションタブ（容器）又はアイソレーション形状を形成する。深いトレンチ開口をエッチングし且つ１つ以上の誘電体材料で充填するのに好適な技術を用いて、基板３０３／３０５内のＥＳＤ保護領域の周りにディープトレンチ絶縁体領域３１４を形成することによって、更なるアイソレーションが提供され得る。
【００１７】
埋込層３０４の上に、第１導電型（例えば、ｐ型）の不純物を有する材料で所定の厚さに、１つ以上の半導体層３０５が形成される。例えば、既に存在している半導体基板層内にｐ型不純物を注入することによって、あるいは、その他のドーパント型、厚さ及び／又は濃度も用いられ得るが、およそ１．５〜５μｍの範囲内の厚さを有するエピタキシャルｐ型層を或るｐ型ドーピング濃度（例えば、およそ１Ｅ１４〜１Ｅ１６ｃｍ−３、より好ましくは１Ｅ１５ｃｍ−３）で成長させることによって、ｐ型半導体層３０５が形成され得る。どのように形成されようと、ドーピング濃度及び／又はエピタキシャル成長条件は、後に形成される深いｎウェル３０６、ｎウェル３０７及びｐウェル３０８の領域のための低濃度ドープされたｐ型層としてｐ型半導体層３０５を形成するように選択・制御される。プロセスのこの段階において、エピタキシャルｐ型層３０５は、ｐ型半導体層を所望の厚さ及びドーピング濃度で成長あるいは堆積するのに好適なエピタキシャルプロセスを用いて、Ｎ＋埋込層３０４の全体を覆うように形成され得る。
【００１８】
ｐ型半導体層３０５内に、第１及び第２の低電圧ウェル領域３０８−１、３０８−２が、後に形成される端子コンタクト領域３１０−３１２の各々を取り囲んで包含するように位置付けられて、第１導電型（例えば、ｐ型）の不純物を有する材料で所定の厚さに形成される。例えば、第１及び第２のウェル領域３０８−１、３０８−２は、その他のドーパント型、深さ及び／又は濃度も用いられ得るが、マスク又はその他の技術を用いて選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１６〜１Ｅ１９ｃｍ−３、好ましくは５Ｅ１６〜５Ｅ１８ｃｍ−３、より好ましくは１Ｅ１７ｃｍ−３）で所定の深さ（例えば、１．５μｍ）にｐ型不純物を拡散あるいは注入することによって、深いｐ型拡散層として形成され得る。第１及び第２の低電圧ウェル領域３０８−１、３０８−２は、一般的に、ｐ型半導体層３０５より幾分高濃度にドープされる。どのように形成されようと、ドーピング濃度、注入エネルギー及びジャンクション深さは、ｐウェル領域３０８−１、３０８−２が深いｎウェル３０６及びｎウェル３０７から離隔され且つｐ型半導体層３０５に完全に包含されるよう、ｐウェル領域３０８−１、３０８−２を形成するように選択・制御される。
【００１９】
ｐ型半導体層３０５内にはまた、深いウェル領域３０６が、中央のＮウェル３０７−２とオーミックコンタクトし且つ第１のｐウェル領域３０８−１から離隔されるように位置付けられて、第２導電型（例えば、ｎ型）の不純物を有する材料で所定の深さに形成される。例えば、深いｎウェル領域３０６は、その他のドーパント型、深さ及び／又は濃度も用いられ得るが、マスク又はその他の技術を用いて選択的に、所定の注入エネルギー及びドーパント濃度（例えば、５Ｅ１５〜２Ｅ１８ｃｍ−３、より好ましくは５Ｅ１６〜５Ｅ１７ｃｍ−３）で所定の深さ（例えば、約０．２〜３μｍ、より好ましくは、第１のウェル領域３０８−１と実質的に同じ深さ）に、基板３０３／３０５内にｎ型不純物を拡散あるいは注入することによって、深いｎ型拡散層として形成され得る。深いｎ型領域３０６を形成する際、ドーピング濃度、注入エネルギー及びジャンクション深さは、当該深いｎ型領域３０６が第１のウェル領域３０８−１の隣に離隔して形成され、それにより、ｐウェル（ベース）領域３０８−１の境界３３１と中央のＮウェル領域３０７−２の境界３３２との間の横方向の離隔距離によって決定されるベース−コレクタ間隙寸法Ｄ３３０を画成するように選択・制御される。図示のように、ベース−コレクタ間隙寸法Ｄ３３０は、境界３３１と３３２との間のｐ型半導体層３０５の部分３３３にまたがるアバランシェ降伏領域３３４を制御する。斯くして、閾値電圧の値は、ｐウェル領域３０８−１とｎウェル３０６との間でのアバランシェ降伏によって制御され、これらウェル３０８−１と３０６との間の距離Ｄ３３０によって調整可能である。
【００２０】
ｐウェル及びｎウェルの領域３０６−３０８を形成した後、複数の別々の注入マスク及び注入プロセスを用いて、カソードコンタクト領域３１０、３１２及びアノードコンタクト領域３１１を含むコンタクト領域３１０−３１３が形成される。例えば、ｎ＋コンタクト領域３１２、３１３は、その他のドーパント型、厚さ及び／又は濃度も用い得るが、注入マスク（図示せず）を用いて第１の低電圧ウェル領域３０８−１及び中央のｎウェル３０７−２内に選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１９〜１Ｅ２１ｃｍ−３）で所定の厚さ（例えば、約０．３μｍ）に、ｎ型不純物を注入することによって形成され得る。同様に、ｐ＋コンタクト領域３１０、３１１は、その他のドーパント型、厚さ及び／又は濃度も用い得るが、注入マスク（図示せず）を用いて第１及び第２の低電圧ウェル領域３０８−１及び３０８−２内に選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１９〜１Ｅ２１ｃｍ−３）で所定の厚さ（例えば、約０．３μｍ）に、ｐ型不純物を注入することによって形成され得る。
【００２１】
基板３０３／３０５の上部内に、ＥＳＤ保護デバイス３００の様々なウェル領域を取り囲んで分離するようにシャロー・トレンチ・アイソレーション（ＳＴＩ）領域３１５−３１８が形成され得る。ＳＴＩ領域３１５−３１８は、エッチングマスクを用いて基板３０３／３０５内にトレンチ開口を選択的にエッチングし、これら開口を適切な分離材料で充填し、その後、これら分離材料のアイソレーションを基板３０３／３０５の表面まで下方に研磨あるいは平坦化することによって形成され得る。ＳＴＩ領域として図示されているが、認識されるように、フィールド酸化膜領域、又はＥＳＤ保護デバイス３００を集積回路の残りの部分から電気的に分離する電気的分離バリアを形成するその他の好適な誘電体材料も用いられ得る。
【００２２】
バックエンドプロセスにおいて、ＥＳＤ保護デバイス３００の第１及び第２の端子を画成するよう、１つ以上の金属（メタライゼーション）層３２０−３２１が形成される。例えば、コンタクト領域３１０−３１３を形成した後、誘電体又はマスキング層３１９が堆積され、コンタクト領域３１０−３１３上に開口を画成するように選択的にエッチングされてパターニングされる。コンタクト領域３１０−３１３が露出された状態で、導電層が堆積され、マスクされ且つ選択的にエッチングされて、第１及び第２の導電体３２０、３２１が形成される。第１の導電体３２０は、下段３０１のｎ＋及びｐ＋のコンタクト領域３１０、３１２とオーミックコンタクトを作るように形成され、それによりカソード端子が形成される。同じ処理工程を用いて、上段３０２のｐ＋コンタクト領域３１１とオーミックコンタクトする第２の導電体を形成することができ、それによりアノード端子が形成される。
【００２３】
図示したＥＳＤ保護デバイス３００では、標準ＢｉＣＭＯＳプロセス技術を用いてｐ型基板３０３／３０５内にＮ＋アイソレーション構造３０４／３０７を製造し、第１及び第２の低電圧ｐウェル３０８−１、３０８−２の間に中央のｎ型ウェル３０７−２が配置されるように、ｐ型半導体層３０５内に第１及び第２の低電圧ｐウェル３０８−１、３０８−２を画成し且つ分離することで、正極性のＥＳＤパルスからの保護が提供される。第１すなわち下段のｐウェル３０８−１内にｐ＋領域３１０及びｎ＋領域３１２が別々に形成されることで、ｐ＋領域３１０及びｎ＋領域３１２の間及び周りにｐウェル３０８−１が配置される。同様に、第２すなわち上段のｐウェル３０８−２内には、付随するｎ＋領域を有さずに形成されたｐ＋領域３１１のみが存在し、それによりデバイスのフットプリントが縮小される。第１のアノード端子Ａ３２３が、ｐ＋領域３１１に電気的に接触するように形成され、第２のカソード端子Ｃ３２２が、ｐ＋領域３１０及びｎ＋領域３１２に電気的に接触するように形成される。この構成においては、第１のｐウェル３０８−１内のドープトｎ＋領域３１２が下段のｎｐｎトランジスタのエミッタとして機能し、ｐウェル３０８−１がベースとして機能し、ドープトｐ＋領域３１０がベースコンタクト領域として機能し、中央のｎ型ウェル３０７−２及び／又はＮ＋埋込層３０４がコレクタとして機能する。また、ｐｎｐバイポーラトランジスタが、ベース領域（中央のｎ型ウェル３０７−２及び／又は埋込層３０４）、コレクタ領域（ｐウェル領域３０８−１）、及びエミッタ領域（ｐウェル領域３０８−２）を含むように形成される。ＥＳＤ保護デバイス３００のその他の回路機能は、図２を参照して上述した説明に従い、故に、単極性ＥＳＤ保護構造３００の端子３２２、３２３間に正の電圧パルス又は電流パルスが印加されると、ｐｎｐトランジスタ及びｎｐｎトランジスタがターンオンし、それにより、直列接続されたｐ領域（３０８−２）、ｎ領域（３０４／３０７−２）、ｐ領域３０８−１及びｎ領域（３１２）によって画成されるサイリスタがスナップバックモードに入らされる。
【００２４】
図４は、本発明の選択された実施形態に従った面積効率の良い高電圧バイポーラベースＥＳＤ保護デバイスを製造するための様々な方法４００を概略的に示す簡略化されたフローチャートである。製造方法４００を説明するにあたり、様々な参照符号、ドーピング型及び濃度は、形成され得る様々な領域の例として提供され、これは、限定ではなく、単に様々な典型的な実施形態の理解を容易にすることを意図するものである。この製造方法が開始する（工程４０２）と、工程４０４にて、第１導電型（例えば、ｐ型）及びドーピング濃度（例えば、およそ１Ｅ１５ｃｍ−３）を有する半導体基板層が設けられる。特に断わらない限り、後続の工程は如何なる好適順序で行われてもよい。
【００２５】
基板内に第１及び第２のｐ型領域を画成して分離するように第２導電型（例えば、ｎ型）を有するドーパントを選択的に注入して拡散させることにより、半導体基板層内にＮ＋埋込層及び１つ以上のアイソレーションＮウェルが形成される（工程４０４）。例えば、Ｎ＋埋込層は、基板内に所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１８〜１Ｅ２０ｃｍ−３）でｎ型ドーパントを注入して拡散させることによって形成され得る。また、アイソレーションＮウェルは、基板の表面から延在して下方でＮ＋埋込層と交わるように、マスクを用いて基板内に選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１６〜１Ｅ１９ｃｍ−３）でｎ型不純物を拡散あるいは注入することによって形成され得る。アイソレーションＮウェルのうちの１つは、ＥＳＤ保護デバイスの下段部分及び上段部分を画成することになる基板内の第１及び第２のｐ型領域を分離するように位置付けられる。
【００２６】
工程４０６にて、アイソレーションＮウェルによって離隔されたＥＳＤ保護デバイスの下段部分及び上段部分を画成するよう、第１及び第２のｐウェル領域が基板内に選択的に形成される。例えば、第１及び第２のｐウェル領域は、マスクを用いて基板内に選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１６〜１Ｅ１９ｃｍ−３）で所定の深さ（例えば、１．５μｍ）にｐ型不純物を拡散あるいは注入することによって形成され得る。第１及び第２のｐウェル領域は、それぞれ、ＥＳＤ保護デバイスの下段部分及び上段部分に注入される。
【００２７】
工程４０８にて、深いｎウェル領域が、当該深いｎウェル領域と隣接する低電圧ｐウェル領域との間での降伏を制御するベース−コレクタ間隙を画成するように、基板内に選択的に形成される。この間隙は、ＥＳＤ保護デバイスの下段内のｎｐｎバイポーラトランジスタをトリガーするために使用される。例えば、深いｎウェル領域は、マスクを用いて選択的に、所定の注入エネルギー及びドーパント濃度（例えば、およそ５Ｅ１５〜２Ｅ１８ｃｍ−３の範囲内）で所定の深さ（例えば、約０．２〜３μｍ）にｎ型不純物を拡散あるいは注入することによって形成され得る。
【００２８】
工程４１０にて、例えば、マスクを用いて選択的にｐ型不純物を拡散あるいは注入して、浅い高濃度ドープされたｐ型拡散層を形成することなどによって、第１及び第２のｐウェル領域内にｐ＋コンタクト領域が形成される。これらｐ＋コンタクトは、ｐ型ソース／ドレイン領域が形成されるのと同時に形成されてもよい。
【００２９】
工程４１２にて、第１のｐウェル領域内にのみｎ＋コンタクト領域が形成され、それにより第２のｐウェル領域に関する面積要求が軽減される。ｎ＋コンタクト領域は、マスクを用いて選択的にｎ型不純物を拡散あるいは注入して、浅い高濃度ドープされたｎ型拡散層を形成することによって形成され得る。このｎ＋コンタクトは、ｎ型ソース／ドレイン領域が形成されるのと同時に形成されてもよい。
【００３０】
工程４１４にて、第１のｐウェル領域内のｎ＋及びｐ＋のコンタクト領域上に、メタライゼーションすなわち端子電極が形成され、それによりカソード端子が形成され得る。同時に、第２のｐウェル領域内のｐ＋コンタクト領域上に、メタライゼーションすなわち端子電極が形成され、それによりアノード端子が形成され得る。図示のように製造方法４００は工程４１６で終了するが、認識されるように、更なるフロントエンド処理工程及びバックエンド処理工程が実行され得る（図示せず）。
【００３１】
ＥＳＤ保護デバイスの製造後、該デバイスはアクティブにされ、カソード端子及びアノード端子に印加される単極性の電圧パルス又は電流パルスに対して、高電圧のバイポーラベースのＥＳＤ保護を提供する。具体的には、トリガー要件を上回る正の電圧パルス又は電流パルスがアノード端子とカソード端子との間に印加されることにより、第１のｐウェル領域内のｎ＋コンタクト領域（エミッタ）、第１のｐウェル領域（ベース）、並びに第１及び第２のｐ型領域の間に位置するアイソレーションＮウェルとＮ＋埋込層との双方（コレクタ）、によって形成される下段内のｎｐｎトランジスタがターンオンされる。同時に、上記正の電圧／電流パルスは、第１のｐウェル領域（コレクタ）、第１及び第２のｐ型領域の間に位置するアイソレーションＮウェルとＮ＋埋込層との双方（ベース）、並びに第２のｐウェル領域（エミッタ）、によって形成されるｐｎｐトランジスタをターンオンさせる。
【００３２】
ここまでで認識されるように、ここでは集積回路デバイス及びその製造方法が提供される。開示したように、集積回路デバイスは、第１の端子と第２の端子との間で並列に結合された、回路と単極性バイポーラトランジスタ静電放電（ＥＳＤ）クランプとを含んでいる。ＥＳＤクランプは、第１導電型（例えば、ｐ型）の基板領域と、基板の表面に形成された第１導電型の第１の半導体領域（例えば、より低濃度にドープされたｐ型エピタキシャル層内に形成された、高濃度ドープされたｐウェル）と、前記第１の半導体領域から離隔されて基板の表面に形成された第１導電型の第２の半導体領域（例えば、より低濃度にドープされたｐ型エピタキシャル層内に形成された、高濃度ドープされたｐウェル）と、第１及び第２の半導体領域を取り囲み且つ第１の半導体領域と第２の半導体領域とを分離するように基板内に形成された、第１導電型とは反対の第２導電型（例えば、ｎ型）の、電気的にフローティングの第３の半導体領域とを含む。第１の半導体領域内に、第１の端子に接続された第１導電型の第１のコンタクト領域と、第１の端子に接続された第２導電型の第２のコンタクト領域とが形成される。第２の半導体領域内には、第２の端子に接続された第１導電型の第３のコンタクト領域が形成されるが、第２の端子に接続された第２導電型の更なるコンタクト領域は形成されない。故に、第１の半導体領域は、第１及び第２のコンタクト領域の双方を収容するように比較的大きい第１の面積に形成され、第２の半導体領域は、第３のコンタクト領域のみを収容するように比較的小さい第２の面積に形成される。電気的にフローティングの第３の半導体領域は、第１の半導体領域と第２の半導体領域とを分離するように基板の表面に形成された、高濃度ドープされたｎ型ウェル；第１及び第２の半導体領域の下方に形成され且つ高濃度ドープされたｎ型ウェルとオーミックコンタクトする高濃度ドープされたｎ型埋込層；及び／又は、高濃度ドープされたｎ型ウェルとオーミックコンタクトするｎウェル領域であり、第１の半導体領域と当該ｎウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ第１の半導体領域から離隔されたｎウェル領域；を含み得る。第１の端子がグランド基準電位に電気的に結合され、且つ第２の端子が、トリガー電圧値を上回る電圧から保護されるべき回路のノードに電気的に結合されるとき、該電圧が第１及び第２の端子の間に印加されると、該電圧に伴う電流が自動的に、この単極性バイポーラトランジスタＥＳＤクランプを流れる。
【００３３】
他の一形態において、半導体デバイスを製造する方法が提供される。開示した方法において、基板の表面に、第１及び第２のｐ型領域（例えば、単独の、あるいはｐ型エピ層と組み合わされた、ｐウェル）が、ｎ型半導体領域の少なくとも一部によって互いに離隔されるように形成される。第１のｐ型領域は、ｎ型半導体領域の表面において、第２のp型領域より大きい面積を有するようにされる。選択された実施形態において、ｎ型半導体領域は、第１及び第２のｐ型領域を取り囲み且つ第１のｐ型領域と第２のｐ型領域とを分離する電気的にフローティングのｎ型半導体領域として形成され、例えば、第１及び第２のｐ型領域の下方の高濃度ドープされたｎ型埋込層とオーミックコンタクトさせて、基板の表面に、高濃度ドープされたｎ型ウェルを形成することなどによって形成される。他の実施形態において、電気的にフローティングの半導体領域は、基板の表面のｎウェル領域内に、高濃度ドープされたｎ型ウェルとオーミックコンタクトするように形成され、且つ、第１のｐ型領域とｎウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ第１のｐ型領域から離隔されて形成される。その後、第１及び第２のｐ型領域の各々内に、それぞれ、第１及び第２のｐ型コンタクト領域が形成される。さらに、第３のｎ型コンタクト領域が、第２のｐ型領域内には形成されずに、第１のｐ型領域内にのみ形成される。その後、第１及び第２の端子が、該第１の端子が第１及び第３のコンタクト領域と電気的に接触し且つ該第２の端子が第２のコンタクト領域と電気的に接触するように形成され、それにより、第１及び第２の端子の間に結合された単極性バイポーラトランジスタ静電放電（ＥＳＤ）クランプが形成される。
【００３４】
更なる他の実施形態において、ＥＳＤ保護を提供する方法及びシステムが開示される。開示したように、第１導電型の基板領域を有する半導体本体から形成される集積回路内に静電放電（ＥＳＤ）保護構造が設けられる。形成されると、設けられたＥＳＤ保護構造は、第１導電型の第１のコンタクト領域と第２の反対導電型の第２のコンタクト領域とが内部に形成された第１導電型の第１の半導体領域を含み、第１及び第２のコンタクト領域は、グランドにされた第１の端子に接続され、第１の半導体領域は、第１及び第２のコンタクト領域を包含する大きさにされる。ＥＳＤ保護構造はまた、第２導電型のコンタクト領域を含むことなく第１導電型の第３のコンタクト領域が内部に形成された第１導電型の第２の半導体領域を含み、第３のコンタクト領域は第２の端子に接続され、第２の半導体領域は、第３のコンタクト領域を包含するが更なるコンタクト領域を包含しない大きさにされる。さらに、ＥＳＤ保護構造は、第１及び第２の半導体領域を取り囲み且つ第１の半導体領域と第２の半導体領域とを分離するように第１及び第２の半導体領域と連続した、電気的にフローティングの第２導電型の第３の半導体領域を含む。第２の端子と集積回路の第１のグランド端子との間に、トリガー値より大きい大きさを有する正電圧が印加されると、ｎｐｎトランジスタ（第２のコンタクト領域、第１の半導体領域、及び電気的にフローティングの第３の半導体領域によって形成される）がターンオンするとともに、ｐｎｐトランジスタ（第２の半導体領域、電気的にフローティングの第３の半導体領域、及び第１の半導体領域によって形成される）がターンオンし、それにより、実質的に第１及び第２の端子の間の電圧がトリガー値を上回るときにのみ、ＥＳＤ保護構造を電流が流れることが可能になる。認識されるように、この電圧は、第１及び第２の端子の間のＥＳＤに起因するものであり、第１及び第２の端子の間の電圧の大きさがトリガー値より大きくなるときにＥＳＤ保護構造をスナップバック状態に入らせる。
【００３５】
ここで開示した上述の典型的な実施形態は、狭い設計ウィンドウを狙う面積効率に優れた高電圧の単極性ＥＳＤ保護デバイスとその製造方法とに関するものであるが、上述の実施形態は、多様なトランジスタ製造プロセス及び／又は構造に適用可能な本発明の独創的な態様を例示するものであり、本発明は必ずしも上述の実施形態に限定されるものではない。故に、本発明は、この教示の恩恵を受ける当業者に明らかな、異なるものの等価な手法で変更されて実施され得るのであるから、ここで開示した特定の実施形態は、単に例示的なものであり、本発明に対する限定として解釈されるべきでない。例えば、ここで例示した様々なデバイスはｐ型基板を参照して記述されているが、これは単に説明の便宜のためであって限定を意図するものではなく、当業者に理解されるように、ここで教示された原理は何れの導電型のデバイスにも適用され得る。従って、Ｎ型又はＰ型としての個々の領域の特定は、単に例示であって限定でなく、反対の導電型のデバイスを形成するために反対の導電型の領域が代用されてもよい。また、説明した層の厚さ及びドーピング濃度は、開示した範囲又は値を逸脱してもよい。従って、以上の説明は、説明した特定の形態に本発明を限定するものではなく、それとは逆に、添付の請求項によって定められる本発明の精神及び範囲に含まれ得るそのような改変、変更及び均等物に及ぶものであり、当業者に理解されるように、最も広い形態における本発明の精神及び範囲を逸脱することなく様々な変形、代用及び改変が当業者によって為され得る。
【００３６】
特定の実施形態に関して、利点、その他の効果、及び問題の解決策を説明した。しかしながら、これらの利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる、あるいは顕著にさせる如何なる要素も、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。ここでは、用語“有する”、“有している”、又はこれらの如何なる変化形も、非排他的に含有することに及ぶものであり、故に、列挙された要素を有するプロセス、方法、品目又は装置は、それらの要素のみを含むわけではなく、明示的に列挙されていない、あるいはそのようなプロセス、方法、品目又は装置に本来備わっているその他の要素を含み得るものである。
【符号の説明】
【００３７】
３００ ＥＳＤ保護デバイス
３０１ 下段（ローステージ）
３０２ 上段（トップステージ）
３０３ 基板
３０４ 埋込層
３０５ 基板（エピタキシャル層）
３０６、３０７、３０８ ウェル又は領域
３１０、３１１、３１２ コンタクト領域
３２０、３２１ メタライゼーション
３２２、３２３ 端子
３３０ 間隙寸法Ｄ
３３４ アバランシェ降伏領域
３４０ 被保護回路
【技術分野】
【０００１】
本発明は、概して、集積回路デバイス及びその製造方法に関する。一態様において、本発明は、集積回路及びその他の回路における静電放電（ＥＳＤ）保護に使用される半導体デバイスの製造及び使用に関する。
【背景技術】
【０００２】
集積回路デバイスにおいて静電放電（electrostatic discharge；ＥＳＤ）事象からの保護を行うため、典型的に、集積回路デバイスの入力及び／又はその他の端子間に、電圧制限デバイスとしてＥＳＤクランプ回路が設けられている。ＥＳＤクランプ回路を設計する従来の取り組みは、保護される端子間に、トリガー閾値電圧Ｖｔでターン“オン”し、保護される端子間の電圧が所定のトリガー閾値電圧若しくは制限を上回るときに電流を導通するバイポーラトランジスタ及び／又はシリコン制御整流回路（サイリスタ回路とも呼ばれる）を用いることを含んでいる。動作時、端子に印加される電圧が増大するとき、トリガー閾値電圧Ｖｔに達するまでは非常に小さい電流のみがＥＳＤクランプ回路を流れる。ＥＳＤクランプ回路は、トリガー閾値電圧Ｖｔの点で電流を導通し始め、ホールド点（より高い保持電流ＩＨ及び低めの保持電圧ＶＨによって定められる）まで電流を導通する。ホールド点の後、オン状態でのＥＳＤクランプ回路の内部抵抗ＲＯＮに応じて、電流及び電圧は、それを超えると破壊故障が起こり得るブレイクダウン点まで更に増大し得る。破壊故障は、電圧の低下を伴う電流上昇をもたらす。
【０００３】
先進的なスマートパワー技術に伴い、ＥＳＤ設計者は、設計ウィンドウがますます狭くなることに直面している。設計ウィンドウは、低い方の制限（保持電圧ＶＨより低くされる保護ラッチアップによって設定される）と高い方の制限（回路が保護されるブレイクダウン点によって設定される）との間の電圧範囲を規定するものである。設計ウィンドウが狭まるとき、オン抵抗ＲＯＮと、ＥＳＤクランプのトリガー閾値電圧Ｖｔ及び保持電圧ＶＨの調整と、ＥＳＤクランプのサイズとの間に設計トレードオフが存在する。これらの設計トレードオフは、正及び負の双方の電圧揺動から保護するように設計されたＥＳＤクランプ回路の場合に深刻になり得る。例えば、オン状態での電圧が増加していくことが保護回路の性能劣化をもたらさないように、オン状態での抵抗ＲＯＮを低く保つことが望ましいが、トリガー閾値電圧Ｖｔ及び保持電圧ＶＨは、比較的高い電圧条件の下でＥＳＤクランプをアクティブにするように調整されなければならない。これは、オン抵抗を実効的に増大させ、望ましくないことである。多くの場合、十分に低いオン抵抗ＲＯＮを得るための唯一の手法は、ＥＳＤ保護回路のサイズを増大させることであるが、それによりチップコストが増大される。
【０００４】
従来の処理及び技術の更なる限界及び欠点が、以下の詳細な説明及び図面を参照する本出願の残りの部分を検討することによって明らかになるであろう。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
他の重要なデバイス特性の劣化を伴うことなく技術上の問題を解決し得る、改善された高電圧保護回路及び製造プロセスが望まれる。
【課題を解決するための手段】
【０００６】
従って、一態様において、コンパクトな構成をした下段及び上段の半導体領域によって形成されて単極性のＥＳＤ電圧事象からの保護を提供するものとして、高電圧のバイポーラベースのＥＳＤ保護デバイスが開示される。下段は、ｎｐｎトランジスタのコレクタ及びｐｎｐトランジスタのベースとして作用するｎ型の半導体領域又はウェル内に形成され、ｎｐｎトランジスタのベース及びｐｎｐトランジスタのコレクタとして作用するｐ型の領域又はウェルを含み、該ｐ型の領域又はウェル内に、ともに第１の端子若しくはカソード端子に電気的に接続されるｎｐｎトランジスタのエミッタとして作用するｎ型領域とベースのオーミックコンタクト用のｐ型領域とが形成される。上段は、ｎｐｎトランジスタのコレクタ及びｐｎｐトランジスタのベースとして作用する上記ｎ型の半導体領域又はウェル内に別個に形成され、ｐｎｐトランジスタのエミッタとして作用するｐ型の領域又はウェルを含み、該ｐ型の領域又はウェル内には、第２の端子若しくはアノード端子に電気的に接続されるｐ型領域のみが形成される。ＥＳＤ保護デバイスの第１及び第２の端子がＥＳＤ電圧にさらされると、該デバイスは、該デバイスを通る低インピーダンス経路を提供してＥＳＤ電流を放電するよう、内在サイリスタをスナップバックモードに入らせる（トリガーする）ことによって動作する。開示されるＥＳＤ保護デバイスは、特に、非常に高いＥＳＤ性能（電流能力、ラッチアップ耐性、ＥＭＣ耐性などに関して）、低いオン抵抗ＲＯＮ、及び非常に小型のフットプリント（設置面積）を実現する単極性保護に関して最適化される。
【図面の簡単な説明】
【０００７】
以下の詳細な説明を以下の図を含む図面とともに検討するとき、本発明、並びにその数多くの目的、特徴及び得られる利点が理解され得る。
【図１】対称的な下段及び上段を有する両極性ＥＳＤ保護デバイスを示す部分断面図である。
【図２】ＥＳＤ性能を損なうことなく低いオン電圧及び縮小されたフットプリントを有する単極性ＥＳＤ保護デバイスを示す部分断面図である。
【図３】単極性の保護に最適化されたＥＳＤ保護デバイスを示す部分断面図である。
【図４】本発明の選択された実施形態に従ったデバイスを製造するための様々な方法を概略的に示す簡略化されたフローチャートである。 認識されるように、説明を単純且つ明瞭にするため、図面に示された要素は必ずしも縮尺通りに描かれていない。例えば、明瞭性及び理解の促進及び向上のため、一部の要素の寸法はその他の要素に対して誇張されている。また、適切な場合には、複数の図の間で対応あるいは類似する要素を表すために同じ参照符号を繰り返し用いている。
【発明を実施するための形態】
【０００８】
以下、添付の図面を参照して、本発明の様々な例示的な実施形態を詳細に説明する。以下の記載では様々な詳細事項が説明されるが、認識されるように、本発明はこれら特定の詳細事項を用いずに実施されてもよく、ここで説明する本発明には、例えば実装法ごとに異なるものとなるプロセス技術又は設計関連制約に対する適合性など、デバイス設計者の具体的な目的を達成するための実装に特有の数多くの決定が為され得る。そのような開発上の労力は複雑で時間のかかるものとなり得るが、この開示の恩恵を受ける当業者には通常の作業である。例えば、選択された態様は、本発明を限定すること又は不明瞭にすることを避けるため、デバイスの全ての機能又は幾何学構成を含んではいない半導体デバイスの簡易断面図を参照して説明される。そのような説明及び表現は、当業者が自身の業務の本質をその他の当業者に説明して伝えるために用いるものである。また、ここでは具体例に係る材料が説明されるが、当業者に認識されるように、類似した特性を有するその他の材料も、機能を損なうことなく代用されることができる。また、この詳細な説明の全体を通して、半導体構造を製造するために特定の材料が形成され、除去される。それら材料を形成あるいは除去するための具体的な手順が述べられていない場合、それらの層を適切な厚さで成長、堆積あるいはその他の方法で形成したり、除去したりする当業者に知られた従来技術が意図される。そのような詳細事項は、周知であり、本発明に係る製造又は使用の方法を当業者に教示するのに必要なことではない。
【０００９】
図１は、ＢｉＣＭＯＳプロセス技術を用いて基板１０３内に製造される対称的な下段（ローステージ）１０１及び上段（トップステージ）１０２を有する両極性ＥＳＤ保護デバイス１００の部分断面図である。ｐベース１１４が、ｐ−ｎ接合（ジャンクション）１２８を画成し且つｎ＋領域１１２及びｐ＋領域１２２を取り囲むようにｎウェル１１６内に形成されている。その結果、ｐベース１１４はｎ＋領域１１２とｎウェル１１６との間に配置されている。同様に、Ｐベース１１８が、ｐ−ｎ接合１２６を画成し且つｐ＋領域１２４及びｎ＋領域１２０を取り囲むようにｎウェル１１６内に別個に形成されている。その結果、ｐベース１１８はｎ＋領域１２０とｎウェル１１６との間に配置されている。アノード端子Ａが、ｎ＋領域１１２及びｐ＋領域１２２と電気的に接触するように形成されており、カソード端子Ｃが、ｎ＋領域１２０及びｐ＋領域１２４と電気的に接触するように形成されている。得られた構造１００は、その２つの端子Ａ及びＣの間に出現するＥＳＤパルスの極性を問わずに動作する。回路の機能を説明するため、図１は両極性ＥＳＤ保護デバイス１００の断面図に重ね合わせて回路図を示している。上段１０２において、ｎ＋領域１１２、ｐベース１１４及びｎウェル１１６は、それぞれ、ｎｐｎバイポーラトランジスタ１３０のエミッタ、ベース及びコレクタの領域を形成している。同様に、下段１０１は、ｎｐｎバイポーラトランジスタ１５０のエミッタ、ベース及びコレクタの領域をそれぞれ形成するｎ＋領域１２０、ｐベース１１８及びｎウェル１１６を含んでいる。また、ｐｎｐバイポーラトランジスタ１４０が、ベース領域（ｎウェル１１６）と、電圧パルス又は電流パルスの極性に応じたエミッタ及びコレクタの領域（ｐベース１１８及びｐベース１１４）とを含むように形成されている。抵抗１３２は、ｐ＋領域１２２とｎウェル１１６との間に配置されたｐベース１１４の抵抗を表している。抵抗１３４は、トランジスタ１４０のベース領域及びトランジスタ１３０のコレクタ領域を横切って位置するｎウェル領域１１６の抵抗を表し、抵抗１３６は、トランジスタ１４０のベース領域及びトランジスタ１５０のコレクタ領域を横切って位置するｎウェル領域１１６の抵抗を表している。また、抵抗１３８は、ｐ＋領域１２４とｎウェル１１６との間に配置されたｐベース１１８の抵抗を表している。
【００１０】
認識されるように、ＥＳＤ保護デバイス１００は、第１及び第２の電圧基準（例えば、Ｖｄｄ及びＶｓｓ）の間に、Ａ端子が第１の電圧基準（例えば、Ｖｄｄ）に接続され且つＣ端子が第２の電圧基準（例えば、Ｖｓｓ）に接続されるように回路及びＥＳＤ保護デバイス１００が並列接続されるときに、正及び負の双方の電圧パルス又は電流パルスから該回路を保護する両極性のＥＳＤ保護を提供するよう動作する。端子Ａと端子Ｃとの間に正の電圧パルス又は電流パルスが印加される（端子Ｃに対して正の電圧が端子Ａに印加される）場合、ｐｎｐトランジスタ１４０及びｎｐｎトランジスタ１５０がＯＮになる一方で、ｎｐｎトランジスタ１３０はＯＦＦのままである。この場合、黒塗りの矢印１４２によって示されるように、ｐベース１１８がｐｎｐトランジスタ１４０のコレクタ領域を形成し、ｎウェル１１６がｐｎｐトランジスタ１４０のベース領域を形成し、ｐベース１１４がｐｎｐトランジスタ１４０のエミッタ領域を形成する。逆に、端子Ａと端子Ｃとの間に負の電圧パルス又は電流パルスが印加される場合、ｐｎｐトランジスタ１４０及びｎｐｎトランジスタ１３０の双方がＯＮになる一方で、ｎｐｎトランジスタ１５０はＯＦＦのままである。このモードでは、中空の矢印１４４によって示されるように、ｐベース１１４がｐｎｐトランジスタ１４０のコレクタ領域を形成し、ｎウェル１１６がｐｎｐトランジスタ１４０のベース領域を形成し、ｐベース１１８がｐｎｐトランジスタ１４０のエミッタ領域を形成する。
【００１１】
両極性ＥＳＤ保護デバイス１００は、非常に高いＥＳＤロバストネス（堅牢性）とオン状態での低い抵抗ＲＯＮとを有するが、極性事象の一方のみと使用され且つ単極性ＥＳＤ保護を一層小さいフットプリント（設置面積）で提供するように除去されることが可能なデバイス機能が存在している。例えば、上段１０２内のｎ＋領域１１２は、負あるいは逆の電圧パルスによってアクティブにされるときにｎｐｎトランジスタ１３０のエミッタとして作用するが、その他の場合にはｎｐｎトランジスタ１３０はＯＦＦにされたままである。このことは、ｎ＋領域１１２は正の電圧パルス又は電流パルスに対する保護には不要であることを意味する。従って、ここで図２の部分断面図を参照して、低いオン抵抗、縮小されたフットプリント、及び損なわれないＥＳＤ性能を有する単極性ＥＳＤ保護デバイス２００を説明する。図示のように、単極性ＥＳＤ保護デバイス２００は、標準ＢｉＣＭＯＳプロセス技術を用いてｐ型基板２０３内にｎウェル２１６を形成して製造され得る。第１及び第２のｐウェル２１４、２１８がｎウェル２１６の別々の領域に形成され、第１及び第２のｐウェル２１４、２１８の間及び周りにｎウェル２１６が配置される。第１のｐウェル２１４は、ｐ−ｎ接合２２８を画成するように形成され、ｐ＋領域２２２を含んでいる。ｐ＋領域２２２は、ｐウェル２１４が当該ｐ＋領域２２２を取り囲んで配置されるように形成される。同様に、第２のｐウェル２１８は、ｐ−ｎ接合２２６を画成するように形成され、ｐ＋領域２２４及びｎ＋領域２２０を含んでいる。ｐ＋領域２２４及びｎ＋領域２２０は、ｐウェル２１８が当該ｐ＋領域２２４及びｎ＋領域２２０の間及び周りに配置されるように、ｐウェル２１８の別々の領域に形成される。第１のアノード端子Ａが、ｐ＋領域２２２と電気的に接触するように形成され、第２のカソード端子Ｃが、ｎ＋領域２２０及びｐ＋領域２２４と電気的に接触するように形成される。
【００１２】
下段２０１と上段２０２とは対称的でないので、ＥＳＤ保護デバイス２００は、その２つの端子Ａ及びＣの間に出現する正極性のＥＳＤパルス（端子Ｃに対して正の電圧が端子Ａに印加される）に対して保護を行うのみであるが、両極性ＥＳＤ保護デバイス１００と比較したときのサイズの節減を指し示す矢印２０４によって示されるように、より小さいフットプリントでそれを行う。回路の機能を説明するため、図２は単極性ＥＳＤ保護デバイス２００に重ね合わせて回路図を示している。上段２０２において、ｐウェル２１４及びｎウェル２１６は、ｐ−ｎダイオード２３０のｐ領域及びｎ領域を形成している。代替的に、ｐウェル２１４及びｎウェル２１６は、ｐｎｐトランジスタ２４０（後述）のエミッタ領域及びベース領域を形成し、その場合、ｐ−ｎダイオード２３０は別個に表される必要はない。下段２０１において、ｎ＋領域２２０、ｐベース２１８及びｎウェル２１６は、それぞれ、ｎｐｎバイポーラトランジスタ２５０のエミッタ、ベース及びコレクタの領域をそれぞれ形成している。また、ｐｎｐバイポーラトランジスタ２４０が、ベース領域（ｎウェル２１６）と、エミッタ及びコレクタの領域（ｐベース２１８及びｐウェル２１４）とを含むように形成されている。抵抗２３２は、ｐ＋領域２２２とｎウェル２１６との間に配置されたｐウェル２１４の抵抗を表している。抵抗２３４は、トランジスタ２４０のベース領域及びダイオード２３０のｎ型領域を横切って位置するｎウェル領域２１６の抵抗を表し、抵抗２３６は、トランジスタ２４０のベース領域及びトランジスタ２５０のコレクタ領域を横切って位置するｎウェル領域２１６の抵抗を表している。また、抵抗２３８は、ｐ＋領域２２４とｎウェル２１６との間に配置されたｐベース２１８の抵抗を表している。
【００１３】
単極性ＥＳＤ保護構造２００の端子Ａと端子Ｃとの間に、閾値電圧／電流要件を上回る正の電圧パルス又は電流パルスが印加される場合、ｐｎｐトランジスタ２４０及びｎｐｎトランジスタ２５０はＯＮになり、ｐ−ｎダイオード２３０は導通する。このモードにおいて、ＥＳＤデバイスをターンオンさせるのに必要とされる正の閾値電圧は、ｐウェル２１８とｎウェル２１６との間でのアバランシェ降伏によって制御され、その値は、追加のｎウェルを含めてｐウェル２１８とｎウェル２１６との間の距離を短縮することによって調整可能である。故に、アクティブにされると、黒塗りの矢印２４２によって示されるように、ｐベース２１８がｐｎｐトランジスタ２４０のコレクタ領域を形成し、ｎウェル２１６がｐｎｐトランジスタ２４０のベース領域を形成し、ｐウェル２１４がｐｎｐトランジスタ２４０のエミッタ領域を形成する。斯くして、ＥＳＤ保護構造２００の端子Ａと端子Ｃとの間に正パルスが印加されるとき、トランジスタ２４０及び２５０がＯＮになり、それにより、ｐ−ｎ−ｐ−ｎ領域２１４、２１６、２１８及び２２０によって定められるサイリスタ２７０がスナップバックモードに入らされる（トリガーされる）。
【００１４】
続いて、図３を参照するに、２つの電圧端子（例えば、Ｖｄｄ及びＶｓｓ）間で被保護回路３４０と並列接続され、且つ単極性の保護に最適化された、面積効率の良い高電圧バイポーラベースＥＳＤ保護デバイス３００の部分断面図が示されている。様々な構造、ウェル及びレイヤ（層）領域が、直線及びコーナー（角部）領域を有する簡略化した形態で図示されているが、認識されるように、これら様々な構造、ウェル及びレイヤ領域の実際の形状は、簡略化した描写に必ずしも一致せず、使用される具体的な製造プロセスに依存することになる。例えば、様々なウェル領域は、その形成に使用されるイオン注入工程及び加熱工程を反映する曲線状のジャンクション形状を有し得る。図示したＥＳＤ保護デバイス３００は、Ｐ型の導電型及びＮ型の導電型を有する異なる半導体材料で形成される。Ｐ型材料では、ドーパント濃度は、低いドーパント濃度（Ｐ−）から、より高いドーパント濃度（Ｐ）、更に高いドーパント濃度（Ｐ＋）、最も高い部類のドーパント濃度（Ｐ＋＋）まで様々である。同様に、Ｎ型材料のドーパント濃度は、低いドーパント濃度（Ｎ）から、より高いドーパント濃度（Ｎ＋）、最も高い部類のドーパント濃度（Ｎ＋＋）まで様々である。
【００１５】
図示のように、ＥＳＤ保護デバイス３００は、如何なる所望のドーパント型及び／又はドーパント濃度も用いられ得るが、例えば所定のＰドーピングレベル（例えば、およそ１Ｅ１５ｃｍ−３）のｐ型基板層３０３など、第１導電型不純物を有する材料で形成された半導体基板の上に、あるいはその一部として形成され得る。認識されるように、基板３０３は、バルク半導体基板として形成されてもよいし、より十分に後述するように１つ以上の更なる半導体層及び／又はウェル領域がエピタキシャル半導体成長及び／又は選択ドーピング技術を用いて形成される半導体・オン・インシュレータ（ＳＯＩ）型基板として形成されてもよい。故に、本発明は如何なる特定の基板タイプにも限定されるものではない。製造されるデバイスの種類に応じて、半導体基板３０３は、バルクシリコン基板、単結晶シリコン（ドープされた、あるいはアンドープの）、ＳＯＩ基板、例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、その他のＩＩＩ／Ｖ族若しくはＩＩ／ＶＩ族化合物半導体又はこれらの組み合わせを含む何らかの半導体材料として、単独で、あるいはエピタキシャル層３０５（例えば、ｐ型エピ層）と組み合わせて実現され得る。どのように形成されようと、基板３０３は、単独で、あるいはそれに形成された更なる層又は領域と組み合わさって、基板の最も上側の広がりを画成する上面３０９を有する。
【００１６】
基板３０３／３０５内には、Ｎ＋埋込層（ＮＢＬ）３０４と複数のｎ型シンカーウェル（沈めウェル）３０７とを含むアイソレーション（分離）構造が形成され得る。ｎ型シンカーウェル３０７は、Ｎ＋埋込層３０４に達するのに十分な深さで基板３０３／３０５の上部に位置付けられるように、マスクを用いて選択的に、基板内にｎ型不純物を所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１６〜１Ｅ１９ｃｍ−３）で拡散あるいは注入することによって形成され得る。選択された実施形態において、ｎ型シンカーウェル３０７は、ＥＳＤ保護デバイス３００の周囲に配置された１つ以上の分離ウェル３０７−１、３０７−３と、下段部分３０１及び上段部分３０２を画成するようにＥＳＤ保護デバイス３００を分離する中央のｎ型シンカーウェル３０７−２とを含んでいる。Ｎ＋埋込層３０４に関しては、ｎ型シンカーウェル３０７と重なり且つ後に形成されるｐウェル領域３０８の下方となるように、異なるマスク及び／又は注入シーケンスを用いて選択的に、基板３０３／３０５内に所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１８〜１Ｅ２０ｃｍ−３）でｎ型不純物（例えば、アンチモン）が注入される。図示のように、フローティング（浮遊）分離構造３０４／３０７は、如何なる基準電位にも接続されず、ＥＳＤ保護デバイス３００の通常動作において下段３０１及び上段３０２の双方を別々に取り囲んで分離する。認識されるように、Ｎ＋埋込層３０４は、埋込層、エピタキシャル層、又は何らかの手法で形成されたＮ型層とし得る。Ｎ＋シンカーウェル３０７は、導電性シンカーとして実現されてもよく、あるいは所望のように実現されてもよく、Ｎ＋埋込層３０４と組み合わさって、ＥＳＤ保護デバイス３００を集積回路の残りの部分から導電的に分離するために用いられ得るアイソレーションタブ（容器）又はアイソレーション形状を形成する。深いトレンチ開口をエッチングし且つ１つ以上の誘電体材料で充填するのに好適な技術を用いて、基板３０３／３０５内のＥＳＤ保護領域の周りにディープトレンチ絶縁体領域３１４を形成することによって、更なるアイソレーションが提供され得る。
【００１７】
埋込層３０４の上に、第１導電型（例えば、ｐ型）の不純物を有する材料で所定の厚さに、１つ以上の半導体層３０５が形成される。例えば、既に存在している半導体基板層内にｐ型不純物を注入することによって、あるいは、その他のドーパント型、厚さ及び／又は濃度も用いられ得るが、およそ１．５〜５μｍの範囲内の厚さを有するエピタキシャルｐ型層を或るｐ型ドーピング濃度（例えば、およそ１Ｅ１４〜１Ｅ１６ｃｍ−３、より好ましくは１Ｅ１５ｃｍ−３）で成長させることによって、ｐ型半導体層３０５が形成され得る。どのように形成されようと、ドーピング濃度及び／又はエピタキシャル成長条件は、後に形成される深いｎウェル３０６、ｎウェル３０７及びｐウェル３０８の領域のための低濃度ドープされたｐ型層としてｐ型半導体層３０５を形成するように選択・制御される。プロセスのこの段階において、エピタキシャルｐ型層３０５は、ｐ型半導体層を所望の厚さ及びドーピング濃度で成長あるいは堆積するのに好適なエピタキシャルプロセスを用いて、Ｎ＋埋込層３０４の全体を覆うように形成され得る。
【００１８】
ｐ型半導体層３０５内に、第１及び第２の低電圧ウェル領域３０８−１、３０８−２が、後に形成される端子コンタクト領域３１０−３１２の各々を取り囲んで包含するように位置付けられて、第１導電型（例えば、ｐ型）の不純物を有する材料で所定の厚さに形成される。例えば、第１及び第２のウェル領域３０８−１、３０８−２は、その他のドーパント型、深さ及び／又は濃度も用いられ得るが、マスク又はその他の技術を用いて選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１６〜１Ｅ１９ｃｍ−３、好ましくは５Ｅ１６〜５Ｅ１８ｃｍ−３、より好ましくは１Ｅ１７ｃｍ−３）で所定の深さ（例えば、１．５μｍ）にｐ型不純物を拡散あるいは注入することによって、深いｐ型拡散層として形成され得る。第１及び第２の低電圧ウェル領域３０８−１、３０８−２は、一般的に、ｐ型半導体層３０５より幾分高濃度にドープされる。どのように形成されようと、ドーピング濃度、注入エネルギー及びジャンクション深さは、ｐウェル領域３０８−１、３０８−２が深いｎウェル３０６及びｎウェル３０７から離隔され且つｐ型半導体層３０５に完全に包含されるよう、ｐウェル領域３０８−１、３０８−２を形成するように選択・制御される。
【００１９】
ｐ型半導体層３０５内にはまた、深いウェル領域３０６が、中央のＮウェル３０７−２とオーミックコンタクトし且つ第１のｐウェル領域３０８−１から離隔されるように位置付けられて、第２導電型（例えば、ｎ型）の不純物を有する材料で所定の深さに形成される。例えば、深いｎウェル領域３０６は、その他のドーパント型、深さ及び／又は濃度も用いられ得るが、マスク又はその他の技術を用いて選択的に、所定の注入エネルギー及びドーパント濃度（例えば、５Ｅ１５〜２Ｅ１８ｃｍ−３、より好ましくは５Ｅ１６〜５Ｅ１７ｃｍ−３）で所定の深さ（例えば、約０．２〜３μｍ、より好ましくは、第１のウェル領域３０８−１と実質的に同じ深さ）に、基板３０３／３０５内にｎ型不純物を拡散あるいは注入することによって、深いｎ型拡散層として形成され得る。深いｎ型領域３０６を形成する際、ドーピング濃度、注入エネルギー及びジャンクション深さは、当該深いｎ型領域３０６が第１のウェル領域３０８−１の隣に離隔して形成され、それにより、ｐウェル（ベース）領域３０８−１の境界３３１と中央のＮウェル領域３０７−２の境界３３２との間の横方向の離隔距離によって決定されるベース−コレクタ間隙寸法Ｄ３３０を画成するように選択・制御される。図示のように、ベース−コレクタ間隙寸法Ｄ３３０は、境界３３１と３３２との間のｐ型半導体層３０５の部分３３３にまたがるアバランシェ降伏領域３３４を制御する。斯くして、閾値電圧の値は、ｐウェル領域３０８−１とｎウェル３０６との間でのアバランシェ降伏によって制御され、これらウェル３０８−１と３０６との間の距離Ｄ３３０によって調整可能である。
【００２０】
ｐウェル及びｎウェルの領域３０６−３０８を形成した後、複数の別々の注入マスク及び注入プロセスを用いて、カソードコンタクト領域３１０、３１２及びアノードコンタクト領域３１１を含むコンタクト領域３１０−３１３が形成される。例えば、ｎ＋コンタクト領域３１２、３１３は、その他のドーパント型、厚さ及び／又は濃度も用い得るが、注入マスク（図示せず）を用いて第１の低電圧ウェル領域３０８−１及び中央のｎウェル３０７−２内に選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１９〜１Ｅ２１ｃｍ−３）で所定の厚さ（例えば、約０．３μｍ）に、ｎ型不純物を注入することによって形成され得る。同様に、ｐ＋コンタクト領域３１０、３１１は、その他のドーパント型、厚さ及び／又は濃度も用い得るが、注入マスク（図示せず）を用いて第１及び第２の低電圧ウェル領域３０８−１及び３０８−２内に選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１９〜１Ｅ２１ｃｍ−３）で所定の厚さ（例えば、約０．３μｍ）に、ｐ型不純物を注入することによって形成され得る。
【００２１】
基板３０３／３０５の上部内に、ＥＳＤ保護デバイス３００の様々なウェル領域を取り囲んで分離するようにシャロー・トレンチ・アイソレーション（ＳＴＩ）領域３１５−３１８が形成され得る。ＳＴＩ領域３１５−３１８は、エッチングマスクを用いて基板３０３／３０５内にトレンチ開口を選択的にエッチングし、これら開口を適切な分離材料で充填し、その後、これら分離材料のアイソレーションを基板３０３／３０５の表面まで下方に研磨あるいは平坦化することによって形成され得る。ＳＴＩ領域として図示されているが、認識されるように、フィールド酸化膜領域、又はＥＳＤ保護デバイス３００を集積回路の残りの部分から電気的に分離する電気的分離バリアを形成するその他の好適な誘電体材料も用いられ得る。
【００２２】
バックエンドプロセスにおいて、ＥＳＤ保護デバイス３００の第１及び第２の端子を画成するよう、１つ以上の金属（メタライゼーション）層３２０−３２１が形成される。例えば、コンタクト領域３１０−３１３を形成した後、誘電体又はマスキング層３１９が堆積され、コンタクト領域３１０−３１３上に開口を画成するように選択的にエッチングされてパターニングされる。コンタクト領域３１０−３１３が露出された状態で、導電層が堆積され、マスクされ且つ選択的にエッチングされて、第１及び第２の導電体３２０、３２１が形成される。第１の導電体３２０は、下段３０１のｎ＋及びｐ＋のコンタクト領域３１０、３１２とオーミックコンタクトを作るように形成され、それによりカソード端子が形成される。同じ処理工程を用いて、上段３０２のｐ＋コンタクト領域３１１とオーミックコンタクトする第２の導電体を形成することができ、それによりアノード端子が形成される。
【００２３】
図示したＥＳＤ保護デバイス３００では、標準ＢｉＣＭＯＳプロセス技術を用いてｐ型基板３０３／３０５内にＮ＋アイソレーション構造３０４／３０７を製造し、第１及び第２の低電圧ｐウェル３０８−１、３０８−２の間に中央のｎ型ウェル３０７−２が配置されるように、ｐ型半導体層３０５内に第１及び第２の低電圧ｐウェル３０８−１、３０８−２を画成し且つ分離することで、正極性のＥＳＤパルスからの保護が提供される。第１すなわち下段のｐウェル３０８−１内にｐ＋領域３１０及びｎ＋領域３１２が別々に形成されることで、ｐ＋領域３１０及びｎ＋領域３１２の間及び周りにｐウェル３０８−１が配置される。同様に、第２すなわち上段のｐウェル３０８−２内には、付随するｎ＋領域を有さずに形成されたｐ＋領域３１１のみが存在し、それによりデバイスのフットプリントが縮小される。第１のアノード端子Ａ３２３が、ｐ＋領域３１１に電気的に接触するように形成され、第２のカソード端子Ｃ３２２が、ｐ＋領域３１０及びｎ＋領域３１２に電気的に接触するように形成される。この構成においては、第１のｐウェル３０８−１内のドープトｎ＋領域３１２が下段のｎｐｎトランジスタのエミッタとして機能し、ｐウェル３０８−１がベースとして機能し、ドープトｐ＋領域３１０がベースコンタクト領域として機能し、中央のｎ型ウェル３０７−２及び／又はＮ＋埋込層３０４がコレクタとして機能する。また、ｐｎｐバイポーラトランジスタが、ベース領域（中央のｎ型ウェル３０７−２及び／又は埋込層３０４）、コレクタ領域（ｐウェル領域３０８−１）、及びエミッタ領域（ｐウェル領域３０８−２）を含むように形成される。ＥＳＤ保護デバイス３００のその他の回路機能は、図２を参照して上述した説明に従い、故に、単極性ＥＳＤ保護構造３００の端子３２２、３２３間に正の電圧パルス又は電流パルスが印加されると、ｐｎｐトランジスタ及びｎｐｎトランジスタがターンオンし、それにより、直列接続されたｐ領域（３０８−２）、ｎ領域（３０４／３０７−２）、ｐ領域３０８−１及びｎ領域（３１２）によって画成されるサイリスタがスナップバックモードに入らされる。
【００２４】
図４は、本発明の選択された実施形態に従った面積効率の良い高電圧バイポーラベースＥＳＤ保護デバイスを製造するための様々な方法４００を概略的に示す簡略化されたフローチャートである。製造方法４００を説明するにあたり、様々な参照符号、ドーピング型及び濃度は、形成され得る様々な領域の例として提供され、これは、限定ではなく、単に様々な典型的な実施形態の理解を容易にすることを意図するものである。この製造方法が開始する（工程４０２）と、工程４０４にて、第１導電型（例えば、ｐ型）及びドーピング濃度（例えば、およそ１Ｅ１５ｃｍ−３）を有する半導体基板層が設けられる。特に断わらない限り、後続の工程は如何なる好適順序で行われてもよい。
【００２５】
基板内に第１及び第２のｐ型領域を画成して分離するように第２導電型（例えば、ｎ型）を有するドーパントを選択的に注入して拡散させることにより、半導体基板層内にＮ＋埋込層及び１つ以上のアイソレーションＮウェルが形成される（工程４０４）。例えば、Ｎ＋埋込層は、基板内に所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１８〜１Ｅ２０ｃｍ−３）でｎ型ドーパントを注入して拡散させることによって形成され得る。また、アイソレーションＮウェルは、基板の表面から延在して下方でＮ＋埋込層と交わるように、マスクを用いて基板内に選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１６〜１Ｅ１９ｃｍ−３）でｎ型不純物を拡散あるいは注入することによって形成され得る。アイソレーションＮウェルのうちの１つは、ＥＳＤ保護デバイスの下段部分及び上段部分を画成することになる基板内の第１及び第２のｐ型領域を分離するように位置付けられる。
【００２６】
工程４０６にて、アイソレーションＮウェルによって離隔されたＥＳＤ保護デバイスの下段部分及び上段部分を画成するよう、第１及び第２のｐウェル領域が基板内に選択的に形成される。例えば、第１及び第２のｐウェル領域は、マスクを用いて基板内に選択的に、所定の注入エネルギー及びドーパント濃度（例えば、１Ｅ１６〜１Ｅ１９ｃｍ−３）で所定の深さ（例えば、１．５μｍ）にｐ型不純物を拡散あるいは注入することによって形成され得る。第１及び第２のｐウェル領域は、それぞれ、ＥＳＤ保護デバイスの下段部分及び上段部分に注入される。
【００２７】
工程４０８にて、深いｎウェル領域が、当該深いｎウェル領域と隣接する低電圧ｐウェル領域との間での降伏を制御するベース−コレクタ間隙を画成するように、基板内に選択的に形成される。この間隙は、ＥＳＤ保護デバイスの下段内のｎｐｎバイポーラトランジスタをトリガーするために使用される。例えば、深いｎウェル領域は、マスクを用いて選択的に、所定の注入エネルギー及びドーパント濃度（例えば、およそ５Ｅ１５〜２Ｅ１８ｃｍ−３の範囲内）で所定の深さ（例えば、約０．２〜３μｍ）にｎ型不純物を拡散あるいは注入することによって形成され得る。
【００２８】
工程４１０にて、例えば、マスクを用いて選択的にｐ型不純物を拡散あるいは注入して、浅い高濃度ドープされたｐ型拡散層を形成することなどによって、第１及び第２のｐウェル領域内にｐ＋コンタクト領域が形成される。これらｐ＋コンタクトは、ｐ型ソース／ドレイン領域が形成されるのと同時に形成されてもよい。
【００２９】
工程４１２にて、第１のｐウェル領域内にのみｎ＋コンタクト領域が形成され、それにより第２のｐウェル領域に関する面積要求が軽減される。ｎ＋コンタクト領域は、マスクを用いて選択的にｎ型不純物を拡散あるいは注入して、浅い高濃度ドープされたｎ型拡散層を形成することによって形成され得る。このｎ＋コンタクトは、ｎ型ソース／ドレイン領域が形成されるのと同時に形成されてもよい。
【００３０】
工程４１４にて、第１のｐウェル領域内のｎ＋及びｐ＋のコンタクト領域上に、メタライゼーションすなわち端子電極が形成され、それによりカソード端子が形成され得る。同時に、第２のｐウェル領域内のｐ＋コンタクト領域上に、メタライゼーションすなわち端子電極が形成され、それによりアノード端子が形成され得る。図示のように製造方法４００は工程４１６で終了するが、認識されるように、更なるフロントエンド処理工程及びバックエンド処理工程が実行され得る（図示せず）。
【００３１】
ＥＳＤ保護デバイスの製造後、該デバイスはアクティブにされ、カソード端子及びアノード端子に印加される単極性の電圧パルス又は電流パルスに対して、高電圧のバイポーラベースのＥＳＤ保護を提供する。具体的には、トリガー要件を上回る正の電圧パルス又は電流パルスがアノード端子とカソード端子との間に印加されることにより、第１のｐウェル領域内のｎ＋コンタクト領域（エミッタ）、第１のｐウェル領域（ベース）、並びに第１及び第２のｐ型領域の間に位置するアイソレーションＮウェルとＮ＋埋込層との双方（コレクタ）、によって形成される下段内のｎｐｎトランジスタがターンオンされる。同時に、上記正の電圧／電流パルスは、第１のｐウェル領域（コレクタ）、第１及び第２のｐ型領域の間に位置するアイソレーションＮウェルとＮ＋埋込層との双方（ベース）、並びに第２のｐウェル領域（エミッタ）、によって形成されるｐｎｐトランジスタをターンオンさせる。
【００３２】
ここまでで認識されるように、ここでは集積回路デバイス及びその製造方法が提供される。開示したように、集積回路デバイスは、第１の端子と第２の端子との間で並列に結合された、回路と単極性バイポーラトランジスタ静電放電（ＥＳＤ）クランプとを含んでいる。ＥＳＤクランプは、第１導電型（例えば、ｐ型）の基板領域と、基板の表面に形成された第１導電型の第１の半導体領域（例えば、より低濃度にドープされたｐ型エピタキシャル層内に形成された、高濃度ドープされたｐウェル）と、前記第１の半導体領域から離隔されて基板の表面に形成された第１導電型の第２の半導体領域（例えば、より低濃度にドープされたｐ型エピタキシャル層内に形成された、高濃度ドープされたｐウェル）と、第１及び第２の半導体領域を取り囲み且つ第１の半導体領域と第２の半導体領域とを分離するように基板内に形成された、第１導電型とは反対の第２導電型（例えば、ｎ型）の、電気的にフローティングの第３の半導体領域とを含む。第１の半導体領域内に、第１の端子に接続された第１導電型の第１のコンタクト領域と、第１の端子に接続された第２導電型の第２のコンタクト領域とが形成される。第２の半導体領域内には、第２の端子に接続された第１導電型の第３のコンタクト領域が形成されるが、第２の端子に接続された第２導電型の更なるコンタクト領域は形成されない。故に、第１の半導体領域は、第１及び第２のコンタクト領域の双方を収容するように比較的大きい第１の面積に形成され、第２の半導体領域は、第３のコンタクト領域のみを収容するように比較的小さい第２の面積に形成される。電気的にフローティングの第３の半導体領域は、第１の半導体領域と第２の半導体領域とを分離するように基板の表面に形成された、高濃度ドープされたｎ型ウェル；第１及び第２の半導体領域の下方に形成され且つ高濃度ドープされたｎ型ウェルとオーミックコンタクトする高濃度ドープされたｎ型埋込層；及び／又は、高濃度ドープされたｎ型ウェルとオーミックコンタクトするｎウェル領域であり、第１の半導体領域と当該ｎウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ第１の半導体領域から離隔されたｎウェル領域；を含み得る。第１の端子がグランド基準電位に電気的に結合され、且つ第２の端子が、トリガー電圧値を上回る電圧から保護されるべき回路のノードに電気的に結合されるとき、該電圧が第１及び第２の端子の間に印加されると、該電圧に伴う電流が自動的に、この単極性バイポーラトランジスタＥＳＤクランプを流れる。
【００３３】
他の一形態において、半導体デバイスを製造する方法が提供される。開示した方法において、基板の表面に、第１及び第２のｐ型領域（例えば、単独の、あるいはｐ型エピ層と組み合わされた、ｐウェル）が、ｎ型半導体領域の少なくとも一部によって互いに離隔されるように形成される。第１のｐ型領域は、ｎ型半導体領域の表面において、第２のp型領域より大きい面積を有するようにされる。選択された実施形態において、ｎ型半導体領域は、第１及び第２のｐ型領域を取り囲み且つ第１のｐ型領域と第２のｐ型領域とを分離する電気的にフローティングのｎ型半導体領域として形成され、例えば、第１及び第２のｐ型領域の下方の高濃度ドープされたｎ型埋込層とオーミックコンタクトさせて、基板の表面に、高濃度ドープされたｎ型ウェルを形成することなどによって形成される。他の実施形態において、電気的にフローティングの半導体領域は、基板の表面のｎウェル領域内に、高濃度ドープされたｎ型ウェルとオーミックコンタクトするように形成され、且つ、第１のｐ型領域とｎウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ第１のｐ型領域から離隔されて形成される。その後、第１及び第２のｐ型領域の各々内に、それぞれ、第１及び第２のｐ型コンタクト領域が形成される。さらに、第３のｎ型コンタクト領域が、第２のｐ型領域内には形成されずに、第１のｐ型領域内にのみ形成される。その後、第１及び第２の端子が、該第１の端子が第１及び第３のコンタクト領域と電気的に接触し且つ該第２の端子が第２のコンタクト領域と電気的に接触するように形成され、それにより、第１及び第２の端子の間に結合された単極性バイポーラトランジスタ静電放電（ＥＳＤ）クランプが形成される。
【００３４】
更なる他の実施形態において、ＥＳＤ保護を提供する方法及びシステムが開示される。開示したように、第１導電型の基板領域を有する半導体本体から形成される集積回路内に静電放電（ＥＳＤ）保護構造が設けられる。形成されると、設けられたＥＳＤ保護構造は、第１導電型の第１のコンタクト領域と第２の反対導電型の第２のコンタクト領域とが内部に形成された第１導電型の第１の半導体領域を含み、第１及び第２のコンタクト領域は、グランドにされた第１の端子に接続され、第１の半導体領域は、第１及び第２のコンタクト領域を包含する大きさにされる。ＥＳＤ保護構造はまた、第２導電型のコンタクト領域を含むことなく第１導電型の第３のコンタクト領域が内部に形成された第１導電型の第２の半導体領域を含み、第３のコンタクト領域は第２の端子に接続され、第２の半導体領域は、第３のコンタクト領域を包含するが更なるコンタクト領域を包含しない大きさにされる。さらに、ＥＳＤ保護構造は、第１及び第２の半導体領域を取り囲み且つ第１の半導体領域と第２の半導体領域とを分離するように第１及び第２の半導体領域と連続した、電気的にフローティングの第２導電型の第３の半導体領域を含む。第２の端子と集積回路の第１のグランド端子との間に、トリガー値より大きい大きさを有する正電圧が印加されると、ｎｐｎトランジスタ（第２のコンタクト領域、第１の半導体領域、及び電気的にフローティングの第３の半導体領域によって形成される）がターンオンするとともに、ｐｎｐトランジスタ（第２の半導体領域、電気的にフローティングの第３の半導体領域、及び第１の半導体領域によって形成される）がターンオンし、それにより、実質的に第１及び第２の端子の間の電圧がトリガー値を上回るときにのみ、ＥＳＤ保護構造を電流が流れることが可能になる。認識されるように、この電圧は、第１及び第２の端子の間のＥＳＤに起因するものであり、第１及び第２の端子の間の電圧の大きさがトリガー値より大きくなるときにＥＳＤ保護構造をスナップバック状態に入らせる。
【００３５】
ここで開示した上述の典型的な実施形態は、狭い設計ウィンドウを狙う面積効率に優れた高電圧の単極性ＥＳＤ保護デバイスとその製造方法とに関するものであるが、上述の実施形態は、多様なトランジスタ製造プロセス及び／又は構造に適用可能な本発明の独創的な態様を例示するものであり、本発明は必ずしも上述の実施形態に限定されるものではない。故に、本発明は、この教示の恩恵を受ける当業者に明らかな、異なるものの等価な手法で変更されて実施され得るのであるから、ここで開示した特定の実施形態は、単に例示的なものであり、本発明に対する限定として解釈されるべきでない。例えば、ここで例示した様々なデバイスはｐ型基板を参照して記述されているが、これは単に説明の便宜のためであって限定を意図するものではなく、当業者に理解されるように、ここで教示された原理は何れの導電型のデバイスにも適用され得る。従って、Ｎ型又はＰ型としての個々の領域の特定は、単に例示であって限定でなく、反対の導電型のデバイスを形成するために反対の導電型の領域が代用されてもよい。また、説明した層の厚さ及びドーピング濃度は、開示した範囲又は値を逸脱してもよい。従って、以上の説明は、説明した特定の形態に本発明を限定するものではなく、それとは逆に、添付の請求項によって定められる本発明の精神及び範囲に含まれ得るそのような改変、変更及び均等物に及ぶものであり、当業者に理解されるように、最も広い形態における本発明の精神及び範囲を逸脱することなく様々な変形、代用及び改変が当業者によって為され得る。
【００３６】
特定の実施形態に関して、利点、その他の効果、及び問題の解決策を説明した。しかしながら、これらの利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる、あるいは顕著にさせる如何なる要素も、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。ここでは、用語“有する”、“有している”、又はこれらの如何なる変化形も、非排他的に含有することに及ぶものであり、故に、列挙された要素を有するプロセス、方法、品目又は装置は、それらの要素のみを含むわけではなく、明示的に列挙されていない、あるいはそのようなプロセス、方法、品目又は装置に本来備わっているその他の要素を含み得るものである。
【符号の説明】
【００３７】
３００ ＥＳＤ保護デバイス
３０１ 下段（ローステージ）
３０２ 上段（トップステージ）
３０３ 基板
３０４ 埋込層
３０５ 基板（エピタキシャル層）
３０６、３０７、３０８ ウェル又は領域
３１０、３１１、３１２ コンタクト領域
３２０、３２１ メタライゼーション
３２２、３２３ 端子
３３０ 間隙寸法Ｄ
３３４ アバランシェ降伏領域
３４０ 被保護回路
【特許請求の範囲】
【請求項１】
第１及び第２の端子と、
前記第１及び第２の端子の間に結合された単極性静電放電（ＥＳＤ）クランプと、
を有する集積回路デバイスであって：
前記単極性ＥＳＤクランプは：
（ａ）基板；
（ｂ）前記基板内に形成された第１導電型の第１の半導体領域；
（ｃ）前記第１の半導体領域から離隔されて前記基板内に形成された前記第１導電型の第２の半導体領域；及び
（ｄ）前記第１及び第２の半導体領域を取り囲み且つ前記第１の半導体領域と前記第２の半導体領域とを分離するように前記基板内に形成された、前記第１導電型とは反対の第２導電型の第３の半導体領域；
を有し、
前記第１の半導体領域は、前記第１の端子に接続された前記第１導電型の第１のコンタクト領域と、前記第１の端子に接続された前記第２導電型の第２のコンタクト領域とを有し、且つ
前記第２の半導体領域は、前記第２の端子に接続された前記第１導電型の第３のコンタクト領域を有し、前記第２の端子に接続された前記第２導電型の更なるコンタクト領域を有しない、
集積回路デバイス。
【請求項２】
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、請求項１に記載の集積回路デバイス。
【請求項３】
前記第１及び第２の半導体領域は各々、前記基板の表面に形成された高濃度ドープされたｐウェルを有する、請求項１に記載の集積回路デバイス。
【請求項４】
前記第１及び第２の半導体領域は各々、比較的低濃度にドーピングされたｐ型エピタキシャル層内に形成された高濃度ドープされたｐウェルを有する、請求項１に記載の集積回路デバイス。
【請求項５】
前記第３の半導体領域は、前記第１の半導体領域と前記第２の半導体領域とを分離するように前記基板の表面に形成された高濃度ドープされたｎ型ウェルを有する、請求項１に記載の集積回路デバイス。
【請求項６】
前記第３の半導体領域は、前記第１及び第２の半導体領域の下方に形成され且つ前記高濃度ドープされたｎ型ウェルとオーミックコンタクトした高濃度ドープされたｎ型埋込層を有する、請求項５に記載の集積回路デバイス。
【請求項７】
前記第３の半導体領域は、前記基板の表面に形成され且つ前記高濃度ドープされたｎ型ウェルとオーミックコンタクトしたｎウェル領域を有し、前記ｎウェル領域は、前記第１の半導体領域と当該ｎウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ、前記第１の半導体領域から離隔されている、請求項５に記載の集積回路デバイス。
【請求項８】
前記第１の端子はグランド基準電位に電気的に結合され、前記第２の端子は、トリガー電圧値を上回る電圧から保護されるべき回路のノードに電気的に結合され、それにより、前記第１及び第２の端子の間に前記トリガー電圧値を上回る電圧が印加されると、該電圧に伴う電流が自動的に前記単極性ＥＳＤクランプを流れる、請求項１に記載の集積回路デバイス。
【請求項９】
前記第１の半導体領域は、前記第１及び第２のコンタクト領域の双方を収容するように比較的大きい第１の面積に形成され、前記第２の半導体領域は、前記第３のコンタクト領域のみを収容するように比較的小さい第２の面積に形成されている、請求項１に記載の集積回路デバイス。
【請求項１０】
半導体デバイスを製造する方法であって：
基板の表面に第１導電型の第１及び第２の領域を形成する工程であり、該第１及び第２の領域が、前記第１導電型と反対の第２導電型の半導体領域の少なくとも一部によって互いに離隔されるように、且つ該第１の領域が前記半導体領域の表面において該第２の領域より大きい面積を有するように、第１及び第２の領域を形成する工程；
前記第１及び第２の領域の各々内に前記第１導電型の第１のコンタクト領域を形成する工程；
前記第２の領域内には形成せずに、前記第１の領域内にのみ、前記第２導電型の第２のコンタクト領域を形成する工程；及び
第１及び第２の端子を形成する工程であり、該第１の端子が、前記第１の領域内に形成された前記第１及び第２のコンタクト領域と電気的に接触し、且つ該第２の端子が、前記第２の領域内に形成された前記第１のコンタクト領域と電気的に接触するように、第１及び第２の端子を形成し、それにより、該第１及び第２の端子の間に結合された単極性静電放電（ＥＳＤ）クランプを形成する工程；
を有する方法。
【請求項１１】
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、請求項１０に記載の方法。
【請求項１２】
前記第１及び第２の領域を形成する工程は、前記基板の表面に第１及び第２のｐウェルを形成することを有する、請求項１０に記載の方法。
【請求項１３】
前記第１及び第２の領域を形成する工程は、比較的低濃度にドーピングされたｐ型エピタキシャル層内に、高濃度ドープされたｐウェルを形成することを有する、請求項１０に記載の方法。
【請求項１４】
前記第１及び第２の領域を形成する工程は、前記第１及び第２の領域を取り囲み且つ前記第１の領域と前記第２の領域とを分離するように、前記基板内に前記第２導電型の電気的にフローティングの半導体領域を形成することを有する、請求項１０に記載の方法。
【請求項１５】
前記電気的にフローティングの半導体領域を形成することは、前記第１の領域と前記第２の領域とを分離するように、前記基板の表面に、高濃度ドープされたｎ型ウェルを形成することを有する、請求項１４に記載の方法。
【請求項１６】
前記電気的にフローティングの半導体領域を形成することは、前記第１及び第２の領域の下方に、前記高濃度ドープされたｎ型ウェルとオーミックコンタクトさせて高濃度ドープされたｎ型埋込層を形成することを有する、請求項１５に記載の方法。
【請求項１７】
前記電気的にフローティングの半導体領域を形成することは、前記基板の表面に、前記高濃度ドープされたｎ型ウェルとオーミックコンタクトさせてｎウェル領域を形成することを有し、前記ｎウェル領域は、前記第１の領域と当該ｎウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ、前記第１の領域から離隔される、請求項１５に記載の方法。
【請求項１８】
第１導電型の基板領域を有する半導体本体から形成される集積回路内に静電放電（ＥＳＤ）保護構造を設ける工程であり、前記ＥＳＤ保護構造は：
（ａ）前記第１導電型の第１のコンタクト領域と、前記第１導電型と反対の第２導電型の第２のコンタクト領域とが内部に形成された、前記第１導電型の第１の半導体領域であり、前記第１及び第２のコンタクト領域は、グランドにされた第１の端子に接続され、該第１の半導体領域は、前記第１及び第２のコンタクト領域を包含する大きさにされる、第１の半導体領域；
（ｂ）前記第２導電型のコンタクト領域を含むことなく前記第１導電型の第３のコンタクト領域が内部に形成された、前記第１導電型の第２の半導体領域であり、前記第３のコンタクト領域は第２の端子に接続され、該第２の半導体領域は、前記第３のコンタクト領域を包含するが更なるコンタクト領域を包含しない大きさにされる、第２の半導体領域；
（ｃ）前記第１及び第２の半導体領域を取り囲み且つ前記第１の半導体領域と前記第２の半導体領域とを分離するように前記第１及び第２の半導体領域と連続した、電気的にフローティングの前記第２導電型の第３の半導体領域；
を有する、ＥＳＤ保護構造を設ける工程；及び
前記第２の端子と前記集積回路のグランドにされた前記第１の端子との間に正の電圧を印加する工程；
を有する方法。
【請求項１９】
前記電圧は前記第１及び第２の端子の間のＥＳＤに起因する、請求項１８に記載の方法。
【請求項２０】
前記ＥＳＤ保護構造は、前記第１及び第２の端子の間の前記電圧の大きさがトリガー値より大きくなるとスナップバック状態に入る、請求項１８に記載の方法。
【請求項２１】
前記正の電圧がトリガー値より大きい大きさを有することで、該電圧は、前記第２のコンタクト領域と前記第１の半導体領域と前記電気的にフローティングの第３の半導体領域とによって形成されるｎｐｎトランジスタをターンオンさせるとともに、前記第２の半導体領域と前記電気的にフローティングの第３の半導体領域と前記第１の半導体領域とによって形成されるｐｎｐトランジスタをターンオンさせ、それにより、実質的に前記第１及び第２の端子の間の電圧が前記トリガー値を上回るときにのみ、前記ＥＳＤ保護構造を電流が流れることを可能にする、請求項１８に記載の方法。
【請求項１】
第１及び第２の端子と、
前記第１及び第２の端子の間に結合された単極性静電放電（ＥＳＤ）クランプと、
を有する集積回路デバイスであって：
前記単極性ＥＳＤクランプは：
（ａ）基板；
（ｂ）前記基板内に形成された第１導電型の第１の半導体領域；
（ｃ）前記第１の半導体領域から離隔されて前記基板内に形成された前記第１導電型の第２の半導体領域；及び
（ｄ）前記第１及び第２の半導体領域を取り囲み且つ前記第１の半導体領域と前記第２の半導体領域とを分離するように前記基板内に形成された、前記第１導電型とは反対の第２導電型の第３の半導体領域；
を有し、
前記第１の半導体領域は、前記第１の端子に接続された前記第１導電型の第１のコンタクト領域と、前記第１の端子に接続された前記第２導電型の第２のコンタクト領域とを有し、且つ
前記第２の半導体領域は、前記第２の端子に接続された前記第１導電型の第３のコンタクト領域を有し、前記第２の端子に接続された前記第２導電型の更なるコンタクト領域を有しない、
集積回路デバイス。
【請求項２】
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、請求項１に記載の集積回路デバイス。
【請求項３】
前記第１及び第２の半導体領域は各々、前記基板の表面に形成された高濃度ドープされたｐウェルを有する、請求項１に記載の集積回路デバイス。
【請求項４】
前記第１及び第２の半導体領域は各々、比較的低濃度にドーピングされたｐ型エピタキシャル層内に形成された高濃度ドープされたｐウェルを有する、請求項１に記載の集積回路デバイス。
【請求項５】
前記第３の半導体領域は、前記第１の半導体領域と前記第２の半導体領域とを分離するように前記基板の表面に形成された高濃度ドープされたｎ型ウェルを有する、請求項１に記載の集積回路デバイス。
【請求項６】
前記第３の半導体領域は、前記第１及び第２の半導体領域の下方に形成され且つ前記高濃度ドープされたｎ型ウェルとオーミックコンタクトした高濃度ドープされたｎ型埋込層を有する、請求項５に記載の集積回路デバイス。
【請求項７】
前記第３の半導体領域は、前記基板の表面に形成され且つ前記高濃度ドープされたｎ型ウェルとオーミックコンタクトしたｎウェル領域を有し、前記ｎウェル領域は、前記第１の半導体領域と当該ｎウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ、前記第１の半導体領域から離隔されている、請求項５に記載の集積回路デバイス。
【請求項８】
前記第１の端子はグランド基準電位に電気的に結合され、前記第２の端子は、トリガー電圧値を上回る電圧から保護されるべき回路のノードに電気的に結合され、それにより、前記第１及び第２の端子の間に前記トリガー電圧値を上回る電圧が印加されると、該電圧に伴う電流が自動的に前記単極性ＥＳＤクランプを流れる、請求項１に記載の集積回路デバイス。
【請求項９】
前記第１の半導体領域は、前記第１及び第２のコンタクト領域の双方を収容するように比較的大きい第１の面積に形成され、前記第２の半導体領域は、前記第３のコンタクト領域のみを収容するように比較的小さい第２の面積に形成されている、請求項１に記載の集積回路デバイス。
【請求項１０】
半導体デバイスを製造する方法であって：
基板の表面に第１導電型の第１及び第２の領域を形成する工程であり、該第１及び第２の領域が、前記第１導電型と反対の第２導電型の半導体領域の少なくとも一部によって互いに離隔されるように、且つ該第１の領域が前記半導体領域の表面において該第２の領域より大きい面積を有するように、第１及び第２の領域を形成する工程；
前記第１及び第２の領域の各々内に前記第１導電型の第１のコンタクト領域を形成する工程；
前記第２の領域内には形成せずに、前記第１の領域内にのみ、前記第２導電型の第２のコンタクト領域を形成する工程；及び
第１及び第２の端子を形成する工程であり、該第１の端子が、前記第１の領域内に形成された前記第１及び第２のコンタクト領域と電気的に接触し、且つ該第２の端子が、前記第２の領域内に形成された前記第１のコンタクト領域と電気的に接触するように、第１及び第２の端子を形成し、それにより、該第１及び第２の端子の間に結合された単極性静電放電（ＥＳＤ）クランプを形成する工程；
を有する方法。
【請求項１１】
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、請求項１０に記載の方法。
【請求項１２】
前記第１及び第２の領域を形成する工程は、前記基板の表面に第１及び第２のｐウェルを形成することを有する、請求項１０に記載の方法。
【請求項１３】
前記第１及び第２の領域を形成する工程は、比較的低濃度にドーピングされたｐ型エピタキシャル層内に、高濃度ドープされたｐウェルを形成することを有する、請求項１０に記載の方法。
【請求項１４】
前記第１及び第２の領域を形成する工程は、前記第１及び第２の領域を取り囲み且つ前記第１の領域と前記第２の領域とを分離するように、前記基板内に前記第２導電型の電気的にフローティングの半導体領域を形成することを有する、請求項１０に記載の方法。
【請求項１５】
前記電気的にフローティングの半導体領域を形成することは、前記第１の領域と前記第２の領域とを分離するように、前記基板の表面に、高濃度ドープされたｎ型ウェルを形成することを有する、請求項１４に記載の方法。
【請求項１６】
前記電気的にフローティングの半導体領域を形成することは、前記第１及び第２の領域の下方に、前記高濃度ドープされたｎ型ウェルとオーミックコンタクトさせて高濃度ドープされたｎ型埋込層を形成することを有する、請求項１５に記載の方法。
【請求項１７】
前記電気的にフローティングの半導体領域を形成することは、前記基板の表面に、前記高濃度ドープされたｎ型ウェルとオーミックコンタクトさせてｎウェル領域を形成することを有し、前記ｎウェル領域は、前記第１の領域と当該ｎウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ、前記第１の領域から離隔される、請求項１５に記載の方法。
【請求項１８】
第１導電型の基板領域を有する半導体本体から形成される集積回路内に静電放電（ＥＳＤ）保護構造を設ける工程であり、前記ＥＳＤ保護構造は：
（ａ）前記第１導電型の第１のコンタクト領域と、前記第１導電型と反対の第２導電型の第２のコンタクト領域とが内部に形成された、前記第１導電型の第１の半導体領域であり、前記第１及び第２のコンタクト領域は、グランドにされた第１の端子に接続され、該第１の半導体領域は、前記第１及び第２のコンタクト領域を包含する大きさにされる、第１の半導体領域；
（ｂ）前記第２導電型のコンタクト領域を含むことなく前記第１導電型の第３のコンタクト領域が内部に形成された、前記第１導電型の第２の半導体領域であり、前記第３のコンタクト領域は第２の端子に接続され、該第２の半導体領域は、前記第３のコンタクト領域を包含するが更なるコンタクト領域を包含しない大きさにされる、第２の半導体領域；
（ｃ）前記第１及び第２の半導体領域を取り囲み且つ前記第１の半導体領域と前記第２の半導体領域とを分離するように前記第１及び第２の半導体領域と連続した、電気的にフローティングの前記第２導電型の第３の半導体領域；
を有する、ＥＳＤ保護構造を設ける工程；及び
前記第２の端子と前記集積回路のグランドにされた前記第１の端子との間に正の電圧を印加する工程；
を有する方法。
【請求項１９】
前記電圧は前記第１及び第２の端子の間のＥＳＤに起因する、請求項１８に記載の方法。
【請求項２０】
前記ＥＳＤ保護構造は、前記第１及び第２の端子の間の前記電圧の大きさがトリガー値より大きくなるとスナップバック状態に入る、請求項１８に記載の方法。
【請求項２１】
前記正の電圧がトリガー値より大きい大きさを有することで、該電圧は、前記第２のコンタクト領域と前記第１の半導体領域と前記電気的にフローティングの第３の半導体領域とによって形成されるｎｐｎトランジスタをターンオンさせるとともに、前記第２の半導体領域と前記電気的にフローティングの第３の半導体領域と前記第１の半導体領域とによって形成されるｐｎｐトランジスタをターンオンさせ、それにより、実質的に前記第１及び第２の端子の間の電圧が前記トリガー値を上回るときにのみ、前記ＥＳＤ保護構造を電流が流れることを可能にする、請求項１８に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１０４８３４（Ｐ２０１２−１０４８３４Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１１−２４７７７０（Ｐ２０１１−２４７７７０）
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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