【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】注入元素子から被注入素子への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】第１および第２の主表面を有する半導体基板ＳＵＢ内にはエピタキシャル層ＥＰＰと、ｎ型不純物領域ＮＲを含む注入元素子と、注入元素子と間隔を隔てて形成された被注入素子と、注入元素子と被注入素子との間の領域の少なくとも一部に形成され、注入元素子と被注入素子とを結ぶ方向に対して交差する方向に延在する接地電位が印加されたｎ型領域ＧＮＮおよびｐ型領域ＧＰＰを有するバリア層ＢＲとを備える。さらに半導体基板ＳＵＢ内でエピタキシャル層ＥＰＰに接するように形成されたフローティングｐ型裏面領域ＦＬＰを有する。 （もっと読む）

【課題】素子特性を悪化させず、アクティブ領域を終端領域に対して、簡単な方法により電気的に独立させることができ、さらには素子サイズの小型化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層２３のアクティブ領域１２と終端領域１１との間に、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されたチャネル層２６を、ゲートトレンチ２８の深さＤ_１と同じ深さＤ_２を有するアイソレーショントレンチ３９で分断する。互いに同じ深さのゲートトレンチ２８およびアイソレーショントレンチ３９は、同一のエッチング工程で形成される。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが１つの半導体チップＣＰＨ内に形成され、この半導体チップＣＰＨはチップ搭載部上に導電性の接合材を介して搭載され、樹脂封止されている。半導体チップＣＰＨの主面において、センスＭＯＳＦＥＴが形成されたセンスＭＯＳ領域ＲＧ２は、センスＭＯＳのソース用のパッドＰＤＨＳ４よりも内側にある。また、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２は、パワーＭＯＳＦＥＴが形成された領域に囲まれている。 （もっと読む）

【課題】縦型トランジスタのＴＤＤＢ耐性を向上させ、かつ、閾値電圧がばらつくことも抑制する。
【解決手段】ゲート電極１２０の上端は、半導体基板１００の表面よりも下に位置している。絶縁層３４０は、ゲート電極１２０上及びその周囲に位置する半導体基板１００上に形成されている。絶縁層３４０は、第１絶縁膜３４２及び低酸素透過性絶縁膜３４４を有している。第１絶縁膜３４２は、例えばＮＳＧ膜であり、低酸素透過性絶縁膜３４４は、例えばＳｉＮ膜である。さらに、低酸素透過性絶縁膜３４４上には、第２絶縁膜３４６が形成されている。第２絶縁膜３４６は、例えばＢＰＳＧ膜である。絶縁層３４０を形成した後、酸化雰囲気で処理することにより、縦型ＭＯＳトランジスタ２０のＴＤＤＢ耐性が向上する。また、絶縁層３４０が低酸素透過性絶縁膜３４４を有することにより、縦型ＭＯＳトランジスタ２０の閾値電圧がばらつくことを抑制できる。 （もっと読む）

【課題】 基板表面にパターンニングされたポリシリコン層（ゲート配線や保護ダイオード）が閉ループ状の場合、特にウエハの周辺部分に配置されるチップでは、層間絶縁膜形成時にＳＯＧ膜のスピンコートでチップコーナー部分などにおいてＳＯＧ液の液だまりが生じ、層間絶縁膜の膜厚が不均一となり、厚膜化した箇所ではコンタクトホールの形成不良が発生する問題があった。
【解決手段】 ゲート配線と保護ダイオードが連続した閉ループ状とならないように、ゲート配線のコーナー部と、ゲート配線および保護ダイオードの隣接部分に開放部を設ける。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】Ｎ型基板１０と、Ｎ型基板１０の一面側に設けられたＰ型ウェル４０と、Ｐ型ウェル４０に設けられたＰ型高濃度不純物領域４２と、Ｐ型ウェル４０に設けられたＮ型のソース・ドレイン領域を有するＭＯＳトランジスタ２０と、Ｎ型基板１０の一面側に設けられ、かつ一方がＰ型高濃度不純物領域４２と電気的に接続し、他方が接地されているソース・ドレイン領域を有するＭＯＳトランジスタ３０と、を備える。 （もっと読む）

【課題】 ＭＯＳＦＥＴの素子領域の外側の周辺領域において、ドレイン‐ソース間にｐｎ接合ダイオードを形成し、逆起電力による電流の経路を確保してアバランシェ破壊を防止している。しかし、チップサイズの小型化や素子領域の面積の拡大を目的として周辺領域の面積を縮小した場合、ｐｎ接合ダイオードの配置領域が縮小し、電流経路が少なくなるためアバランシェ破壊に弱くなる問題があった。
【解決手段】 ゲート引き出し配線８で区画される周辺ゲート領域２５において、ｐ＋型不純物領域２４とソース電極１７を接続する第２コンタクト部１０の単位面積当たりの合計面積を、素子領域２０のソース領域１５とソース電極１７とを接続する第１コンタクト部９の単位面積当たりの合計面積より大きくする。周辺領域の面積を縮小した場合であっても逆起電力による電流の経路を確保できアバランシェ耐量の劣化を防げる。 （もっと読む）

【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。
【解決手段】同一の半導体基板１上に形成されたパワーＭＯＳＦＥＴと保護回路を備える。パワーＭＯＳＦＥＴがトレンチゲート縦型ＰチャネルＭＯＳＦＥＴであって、そのゲート電極６の導電型をＰ型とする。また、保護回路がプレーナゲート横型オフセットＰチャネルＭＯＳＦＥＴを備え、そのゲート電極１０の導電型をＮ型とする。これらゲート電極６とゲート電極１０は別工程で形成される。 （もっと読む）

【課題】パワー変換器に於けるシンクロナス整流器として適するＭＯＳＦＥＴスイッチを提供する。
【解決手段】互いに接続されソース及びボディが、ドレンよりはより正の側に高い電圧にバイアスされたＮ−チャネルパワーＭＯＳＦＥＴを製造する。ゲートはスイッチ（１１８４）により制御され、ゲートを、ソース及び当該ＭＯＳＦＥＴのチャネルを完全にオンにするのに十分な電圧（ＶＣＰ）のいずれか一方に選択的に接続する。ゲートがソースに接続されたとき、デバイスは、比較的低い電圧でオンし、従来のＰＮ接合よりは低い導通抵抗を有する「擬似ショットキー」ダイオードとして機能する。ゲートが、前記した正の電圧に接続されたとき、ＭＯＳＦＥＴのチャネルは完全にオンとなる。このＭＯＳＦＥＴスイッチは、電力損及び“break-before-make”時間に於ける蓄積電荷を低減する。 （もっと読む）

【課題】ＤＲＡＭの微細化及び高集積化により、プロセス低温化が進み、４００〜５００℃熱処理による基板内の酸素ドナー化による電子発生量が多くなってきた。そのため、基板深くに形成されるウェル同士の分離耐圧が厳しくなり、デバイス劣化を引き起こしてしまう。
【解決手段】Ｐ型半導体基板１１の表面から０．２〜１μｍの範囲の深さに２Ｅ＋１７ａｔｏｍ／ｃｍ^３以上のピーク濃度を有するＮウェル層１２の下方に、Ｐ型半導体基板１１中に発生するキャリア電子濃度より高濃度のＰ型不純物を含有する空乏層拡大防止層１７を有する半導体装置。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】２次電池パックの保護回路を更に小型化すること。
【解決手段】本発明に係る半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。 （もっと読む）

【課題】ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴにおいて、ＭＩＳＦＥＴの性能向上を図りながら、ゲート絶縁膜の静電破壊を防止することができる技術を提供する。
【解決手段】ダミーゲート電極９ａを備えるトレンチゲート構成のパワーＭＩＳＦＥＴと保護ダイオードとを同一の半導体基板１上に形成する。そして、保護ダイオードをソース電極２４とゲート配線２５の間に設ける。このような半導体装置の製造方法において、ダミーゲート電極９ａ用のポリシリコン膜と保護ダイオード用のポリシリコン膜を同時に形成する。また、パワーＭＩＳＦＥＴのソース領域と保護ダイオードのｎ^＋型半導体領域１５を同一工程で形成する。 （もっと読む）

【課題】トレンチゲートをゲート電極で完全に埋め込むトレンチゲート型ＭＯＳＦＥＴにおいて、パフォーマンスに優れた半導体回路装置を提供する。
【解決手段】第１の導電型のウェル層４内に形成された第２の導電型のウェル層５が、ゲート電極材料９で埋設された格子状のトレンチ溝７で囲まれたトレンチゲート型ＭＯＳＦＥＴであって、トレンチ溝７の側面と第２の導電型のウェル層５との間に形成される第１の絶縁膜８は、トレンチ溝７の側面と前記第１の導電型のウェル層４との間に形成される第２の絶縁膜１４よりも薄くしてある。 （もっと読む）

【課題】より単純に製造でき、かつ平坦なトポロジを得ることができ、更にトレンチの上部曲がり部における降伏電圧の問題が解消されたトレンチゲートＭＩＳデバイスを提供すること。
【解決手段】トランジスタセルを含む活性領域と、トランジスタセルを含まないゲート金属領域と、ゲート金属層とを含み、半導体チップの表面のパターンに、活性領域からゲート金属領域に至るトレンチが形成されており、このトレンチが絶縁材料の層で裏打ちされた壁部を有し、導電性ゲート材料がトレンチ内に設けられており、導電性ゲート材料の上面が半導体チップの上面より下側に位置し、非導電層が活性領域及びゲート金属領域の上に位置し、ゲート金属領域におけるトレンチの一部の上側の非導電層に開口が形成されており、ゲート金属がトレンチ内の接触領域のゲート材料と接触するように、開口が前記ゲート金属で満たされているトレンチゲートＭＩＳデバイス。 （もっと読む）

【課題】スペーサ形成用絶縁膜のドライエッチングによるフォトダイオード領域の損傷を抑え、駆動時の暗電流特性を改善可能なＣＭＯＳイメージセンサの製造方法を提供すること。
【解決手段】フィールド絶縁膜３２及びゲート電極３３ａを形成した基板３０上のエピタキシャル層３１上面にイオン注入用酸化膜３５を形成し、フォトダイオード領域３７、３８を形成し、フォトダイオード領域形成マスク３６を除去した後、窒化膜３９、酸化膜４０の順で積層したスペーサ形成用絶縁膜を形成し、酸化膜４０をドライエッチングして、ゲート電極３３ａの両側壁の窒化膜３９上に酸化膜スペーサ４１を形成した後、ドライエッチングによって露出された窒化膜３９を、ウェットエッチングにより除去し、フォトダイオード領域３７、３８と反対側のゲート電極３３ａ片側のエピタキシャル層３１表層部にフローティング拡散領域４３を形成する。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）