半導体装置及び半導体装置の製造方法
【課題】ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、高周波電力増幅器向けのＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量を向上させる様々な方法が提案されている。
【０００３】
特許文献１（特開２００４−９６１１９号公報）には、下記のような半導体装置が記載されている。半導体基板の上には、第１導電型の半導体層が設けられている。半導体層には、ソース領域およびドレイン領域が設けられている。さらに、半導体層には、ソース領域および半導体基板と接するように、リーチスルー層が形成されている。図３６には、上記構成の半導体装置において、ゲート電極の端部から、ドレイン領域までの距離（ドレインオフセット長）が長いほど、耐圧が高いことが記載されている。
【０００４】
また、特許文献２（特開２００２−２６３１４号公報）には、以下のような半導体装置が記載されている。デバイス内部において、Ｎ型のドレイン領域およびソース領域は、Ｐ型ウェル層により囲まれた構造になっている。また、Ｎ型のドレイン領域の基板表面から、Ｎ型の埋め込み層に達する深さまでに、高濃度のＮ型拡散層が形成されている。さらに、ドレインコンタクト領域とソース領域との距離は、埋め込み層上のエピタキシャル層の膜厚よりも長い。これにより、半導体装置の破壊耐圧を向上することができるとされている。
【０００５】
また、特許文献３（特開２００８−３００５１６号公報）には、以下のような半導体装置が記載されている。Ｐ型基板には、Ｎ型拡散層が形成されている。また、Ｎ型拡散層の表面には、Ｐ型拡散層およびＮ型ドレイン拡散層が形成されている。また、シリコン酸化膜は、Ｎ型拡散層の表面に対して上側に形成されており、その外周部に略直線状の傾斜面を有している。また、当該外周部における傾斜面の傾斜角は、３°よりも大きく、且つ３０°よりも小さく形成されている。これにより、ドレイン−ゲート間にサージ電圧が印加された場合に、Ｎ型拡散層のシリコン内に与えるゲート電極の影響が、シリコン酸化膜における外周部における膜厚の変化を反映して緩やかに変化する。したがって、シリコン酸化膜の端部における電界集中が緩和されて、電界強度の上昇が抑制され、Ｎ型拡散層の不純物濃度を下げた場合のブレイクダウンを防止することができるとされている。
【０００６】
また、特許文献４（特開２００１−２７４３８７号公報）には、以下のような半導体装置の製造方法が記載されている。まず、ゲート電極となる導電層を形成する。次いで、ソース／ドレイン領域および導電層を覆うように、シリコン含有層を形成する。次いで、シリコン含有層を部分的に除去することにより、ソース／ドレイン領域上にシリコン含有層を残す。次いで、ソース／ドレイン領域上のシリコン含有層にシリサイド層を形成する。これにより、ＣＭＰの研磨条件を、シリコンは研磨するが、ＴｉＮは研磨しない条件にすることにより、ＴｉＮ層を研磨ストッパとして機能させることができる。また、ｎ+型ソース領域およびｎ+型ドレイン領域上に形成されたポリシリコン層（アモルファスシリコン層）が過剰に研磨されるのを防止することができる。
【０００７】
また、特許文献５（特開２００３−３３８６２４号公報）には、以下のような半導体装置が記載されている。Ｎ＋ドレイン層上に、第２のＮベース層および第１のＮベース層がエピタキシャル成長により形成されている。その表面部分には、Ｎ＋ソース領域が選択的に形成されている。チャネル領域上に、ゲート絶縁膜を介して、ゲート電極が形成されている。基板裏面には、ドレイン電極が形成されている。第２のＮベース層の厚さ、第１のＮベース層の厚さ、およびそれらの平均不純物濃度を最適化している。これにより、シングルイベントバーンアウト耐量を向上させることができるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−９６１１９号公報
【特許文献２】特開２００２−２６３１４号公報
【特許文献３】特開２００８−３００５１６号公報
【特許文献４】特開２００１−２７４３８７号公報
【特許文献５】特開２００３−３３８６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特に、特許文献１に記載されているように、ゲート電極の端部からドレイン領域までの距離（後述するＬｇｄに相当する距離）を長くすることにより、半導体装置の絶対耐圧を向上させることができるとされている。しかし、かかる方法では、ゲート電極の端部からドレイン領域までの距離を長くすることによって、寄生容量が増大してしまう。そのため、半導体装置の高周波特性が悪化してしまう可能性があった。
【課題を解決するための手段】
【００１０】
本発明によれば、
第１導電型の半導体基板と、
前記半導体基板上に設けられた第１導電型の半導体層と、
前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第１導電型の押込拡散領域と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域と、
前記半導体層に平面視で前記第１ウェル領域と接するように設けられ、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域と、
前記第１ウェル領域に設けられた、第２導電型のソース領域と、
前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域と、
前記押込拡散領域に設けられた、第１導電型のコンタクト領域と、
前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
を備える半導体装置が提供される。
【００１１】
本発明によれば、
第１導電型の半導体基板上に、第１導電型の半導体層を形成する半導体層形成工程と、
前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第１導電型の押込拡散領域を形成する工程と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域を形成する工程と、
前記半導体層に平面視で前記第１ウェル領域と接するように、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域を形成する工程と、
前記第１ウェル領域に、第２導電型のソース領域を形成する工程と、
前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域を形成する工程と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域を形成する第２ウェル領域形成工程と、
前記押込拡散領域に、第１導電型のコンタクト領域を形成する工程と、
前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１２】
本発明によれば、半導体層のうち、ドレインオフセット領域の下に位置し、平面視でドレイン領域と重なる領域に設けられ、ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域が設けられている。これにより、ドレイン電極とソース電極との間に、サージ電圧等の高電圧が印加されたときに、大半の過電流を第２ウェル領域から半導体基板側に逃がすことができる。したがって、ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供することができる。
【発明の効果】
【００１３】
本発明によれば、ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の構成を示す図である。
【図２】第１の実施形態に係る半導体装置の構成を示す鳥瞰図である。
【図３】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図４】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図５】第１の実施形態に係る半導体装置の降伏電圧を説明するための図である。
【図６】第１の実施形態に係る半導体装置の降伏電圧を説明するための図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】第１の実施形態の効果を説明するための断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
また、以下では、「第１導電型」を「Ｐ型」、「第１導電型と逆の第２導電型」を「Ｎ型」として説明する。ただし、「第１導電型」を「Ｎ型」、「第１導電型と逆の第２導電型」を「Ｐ型」とした場合も同様の効果を創出するものである。
【００１７】
（第１の実施形態）
まず、図１〜図６を用いて、第１の実施形態に係る半導体装置１０について説明する。本実施形態の半導体装置１０は、以下の構成を備えている。Ｐ型の半導体層２００は、半導体基板１００上に設けられている。半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられ、第１ウェル領域３００を挟んで押込拡散領域４４０と反対に配置されている。Ｎ型（Ｎ＋型）のソース領域４２０は、第１ウェル領域３００に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型（Ｎ＋型）のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。Ｐ型のコンタクト領域４６０は、押込拡散領域４４０に設けられている。ゲート絶縁層６２０は、半導体層２００上に設けられ、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域（符号不図示）上に配置されている。また、ゲート電極６４０は、ゲート絶縁層６２０上に設けられている。以下、詳細を説明する。
【００１８】
図１は、第１の実施形態に係る半導体装置１０の構成を示す図である。図１（ａ）は、図１（ｂ）におけるＡ−Ａ'線断面図である。なお、以下において、「ソース電極４０」、「ドレイン電極５０」、または「ゲート電極６０」とは、それぞれの電極として機能するビアまたは配線の総称である。
【００１９】
図１（ａ）のように、Ｐ型の半導体層２００は、半導体基板１００上に設けられている。
【００２０】
ここで、半導体基板１００は、たとえば、低抵抗のＰ型シリコン基板である。また、半導体基板１００の比抵抗は、たとえば、０．０１Ωｃｍ以上０．０３Ωｃｍ以下である。このように、低抵抗の半導体基板１００を用いることにより、ドレイン電極５０およびソース電極４０間に、サージ電圧が印加されたときに、効率よく降伏電流を半導体基板１００に逃がすことができる。
【００２１】
また、Ｐ型の半導体層２００は、後述するように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１００上にエピタキシャル成長させた半導体層のことである。これにより、低抵抗のＰ型の半導体基板１００の上に、半導体基板１００よりも高抵抗な半導体層２００が形成されている。
【００２２】
Ｐ型の半導体層２００の比抵抗は、たとえば、１０Ωｃｍ以上２０Ωｃｍ以下である。
【００２３】
なお、後述する押込拡散領域４４０、コンタクト領域４６０、ソース領域４２０、第１ウェル領域３００、ドレインオフセット領域５４０、ドレイン領域５２０および第２ウェル領域５６０は、全て半導体層２００に形成されている。
【００２４】
半導体基板１００の裏面側には、裏面ソース電極８４１が形成されている。なお、この裏面ソース電極８４１は、接地されている。
【００２５】
また、半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。ここで、Ｐ型不純物は、たとえば、ボロン（Ｂ）である。また、押込拡散領域４４０は、半導体基板１００と同程度のＰ型不純物濃度である。これにより、押込拡散領域４４０と半導体基板１００とは、オーミック接続されている。
【００２６】
押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。これにより、このＰ型の第１ウェル領域３００は、後述するＮ型のドレイン領域５２０からソース領域４２０まで空乏層が延びることを抑制することができる。また、Ｐ型の第１ウェル領域３００は、平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域（符号不図示）を含んでいる。
【００２７】
Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられ、第１ウェル領域３００を挟んで押込拡散領域４４０と反対に配置されている。また、ドレインオフセット領域５４０は、上記したチャネル領域からキャリア（電子）をドレイン領域５２０に伝搬するために形成されている。
【００２８】
Ｎ＋型のソース領域４２０は、第１ウェル領域３００に設けられている。ソース領域４２０は、平面視で、第１ウェル領域３００のうち、押込拡散領域４４０と重なっている領域内に形成されている。また、ソース領域４２０は、平面視で、押込拡散領域４４０のうち、ドレイン領域５２０側の側面と接していることが好ましい。さらに、ソース領域４２０は、第１ウェル領域３００よりも半導体層２００の表層側に浅く形成されている。
【００２９】
また、ソース領域４２０上には、ソース電極４０である第１ソースビア８４２が形成されている。第１ソースビア８４２は、一端がソース領域４２０の上面と接している。
【００３０】
ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。すなわち、ドレイン領域５２０は、平面視でドレインオフセット領域５４０よりも小さい範囲で形成されている。また、ドレイン領域５２０は、ドレインオフセット領域５４０よりも半導体層２００の表層側に浅く領域に形成されている。
【００３１】
ドレイン領域５２０上には、ドレイン電極５０である第１ドレインビア８５１が設けられている。第１ドレインビア８５１は、一端がドレイン領域５２０の上面と接している。
【００３２】
ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。
【００３３】
この第２ウェル領域５６０は、半導体基板１００の上面と接していてもよい。Ｎ型の第２ウェル領域５６０とＰ型の半導体基板１００が接している部分では、通常のＦＥＴ動作時には常に逆バイアスがかかっている状態となる。しかし、サージ電圧がドレイン電極５０とソース電極４０とに印加された場合、Ｎ型の第２ウェル領域５６０とＰ型の半導体基板１００間に、逆バイアス降伏電流が流れる。これにより、ドレイン領域５２０とソース領域４２０間に過電流が流れにくくすることができる。
【００３４】
一方で、この第２ウェル領域５６０は、半導体基板１００の上面から半導体層２００を介して離れて形成されていてもよい。これにより、通常のＦＥＴ動作時に、不要なリーク電流が半導体基板１００側に流れないようにすることができる。
【００３５】
また、Ｎ型のドレイン領域５２０、ドレインオフセット領域５４０および第２ウェル領域５６０は、いずれも同じＮ型不純物が導入されている。Ｎ型不純物濃度は、ドレイン領域５２０、第２ウェル領域５６０、ドレインオフセット領域５４０の順で低い。なお、ドレイン領域５２０と第２ウェル領域５６０のＮ型不純物濃度は等しくてもよい。
【００３６】
また、Ｎ型の第２ウェル領域５６０の幅は、ドレイン領域５２０の幅と等しい。これにより、サージ電圧によって、ドレイン領域５２０から生じた降伏電流を、平面方向に拡散させることなく、確実に半導体基板１００側に逃がすことができる。
【００３７】
Ｐ型のコンタクト領域４６０は、Ｐ型の押込拡散領域４４０に設けられている。Ｐ型のコンタクト領域４６０の上には、ソース電極４０である第１ソースビア８４２が形成されている。したがって、第１ソースビア８４２から、Ｐ型のコンタクト領域４６０、押込拡散領域４４０および半導体基板１００を介して、裏面ソース電極８４１まではオーミック接続となっている。これにより、コンタクト領域４６０、押込拡散領域４４０および半導体基板１００は、通常のＦＥＴ動作時だけでなく、サージ電圧印加時も、ほぼ等電位となっている。
【００３８】
また、上述のように、ソース電極４０である第１ソースビア８４２は、Ｐ型のコンタクト領域４６０およびＮ型のソース領域４２０上に形成されている。これにより、常に、Ｐ型のコンタクト領域４６０、およびＮ型のソース領域４２０は等電位となっている。また、Ｎ型のソース領域４２０は、半導体基板１００と同じく接地されている。
【００３９】
また、ゲート絶縁層６２０は、半導体層２００上に設けられ、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域（符号不図示）上に配置されている。ここでは、ゲート絶縁層６２０は、半導体層２００の全面に形成されている。なお、ゲート絶縁層６２０は、チャネル領域上のみにパターニングして形成されていてもよい。
【００４０】
また、ゲート電極６４０は、ゲート絶縁層６２０上に設けられている。また、ゲート電極６４０は、平面視で、第１ウェル領域３００の範囲内に設けられている。また、ゲート電極６４０の側面は、ドレインオフセット領域５４０の側面が同一面を形成するように設けられている。
【００４１】
また、半導体層２００上には、多層配線が形成されている。ここでは、たとえば、第１層間絶縁層７２０、第２層間絶縁層７４０および第３層間絶縁層７６０が順に積層されている。これらの材質としては、たとえば、ＳｉＯ２、ＳｉＯＣである。
【００４２】
第１層間絶縁層７２０には、一端がＰ型のコンタクト領域４６０と接する第１ソースビア８４２と、一端がＮ型のソース領域４２０と接する第１ソースビア８４２と、が設けられている。さらに、第１層間絶縁層７２０上の第２層間絶縁層７４０には、第１ソース配線８４４、第２ソースビア８４５、および第２ソース配線８４６が順に設けられている。なお、第１層間絶縁層７２０には、ゲート電極６４０上に位置するように、表面ソース電極８４３が設けられている。
【００４３】
また、ソース電極４０と同様にして、ドレイン電極５０は、以下のような構成を備えている。第１層間絶縁層７２０には、一端がドレイン領域５２０と接する第１ドレインビア８５１が設けられている。また、第１層間絶縁層７２０上の第２層間絶縁層７４０には、第１ドレイン配線８５２、第２ドレインビア８５３および第２ドレイン配線８５４が順に設けられている。さらに、第３層間絶縁層７６０には、第３ドレインビア８５５および第３ドレイン配線８５６が順に設けられている。
【００４４】
図１（ｂ）は、第１の実施形態に係る半導体装置１０の構成を示す平面図である。図１（ｂ）のように、ゲート電極６４０は、平面視で表面ソース電極８４３と重なっている。また、上面から見た場合にゲート電極６４０は、表面ソース電極８４３に覆われている。
【００４５】
また、表面ソース電極８４３は、平面視でゲート電極６４０よりもドレイン電極５０側に幅広に形成されている。すなわち、当該領域において、表面ソース電極８４３によって、ソース電極４０とドレイン電極５０とが平面視でゲート電極６４０よりも接近している。これにより、サージ電圧が印加されたときに、大半の過電流をドレイン電極５０側から第１層間絶縁層７２０を介してソース電極４０側へと逃がすことができる。
【００４６】
ゲート電極６４０は、それぞれビア（不図示）を介して、第１ゲート配線８６１および第２ゲート配線８６２に接続している。
【００４７】
図２は、第１の実施形態に係る半導体装置１０の構成を示す鳥瞰図である。なお、図２におけるＣ部は、図１（ａ）の部分である。
【００４８】
図２のように、ドレイン領域５２０は、平面視でドレインオフセット領域５４０の中心に配置されている。押込拡散領域４４０からドレイン領域５２０までのＭＯＳＦＥＴを構成する一単位は、平面視でドレイン領域５２０を挟んで対称に設けられている。さらに、このＭＯＳＦＥＴを構成する一単位は、平面視で交互に対称になるように連続して設けられている。
【００４９】
また、図３は、第１の実施形態に係る半導体装置１０の平面図である。なお、図１または図２で図示された領域よりも広い領域を示している。
【００５０】
図３のように、フィンガー状のソース電極４０、ドレイン電極５０およびゲート電極６０が設けられている。そのうち、ドレイン電極５０の端子部５１は、たとえば、図下に配置されている。また、同様にゲート電極６０の端子部６１は、ＦＥＴが形成されている領域に隣接するように配置されている。
【００５１】
ここで、「ＦＥＴが形成されている領域」とは、押込拡散領域４４０、第１ウェル領域３００、ソース領域４２０、ドレインオフセット領域５４０およびドレイン領域５２０が設けられた領域のことをいう。
【００５２】
また、ソース電極４０の端子部４１は、保護ダイオード７０を挟んで、ゲート電極６０の端子部６１に接するように設けられている。
【００５３】
保護ダイオード７０は、ゲート電極６０とソース電極４０との間に接続されている。保護ダイオード７０は、ゲート電極６０とソース電極４０間に、サージ電圧が印加された際に、電流を逃がす機能を有している。
【００５４】
また、保護ダイオード７０は、平面視で、ＦＥＴが形成されている領域（押込拡散領域４４０、第１ウェル領域３００、ソース領域４２０、ドレインオフセット領域５４０およびドレイン領域５２０が設けられた領域）よりも外側に配置されている。
【００５５】
従来は、保護ダイオード等の保護回路を半導体装置１０の外部に設置していた。しかし、これらの保護ダイオードの配置によっては、半導体装置１０の高周波特性を悪化させてしまう可能性があった。また、保護ダイオード等の保護回路を外部に実装することにより、全体の実装面積が大きくなってしまうという課題もあった。一方、上記構成によれば、半導体装置１０において、保護ダイオード７０は、ＦＥＴが形成されている領域よりも外側に配置されていることにより、保護ダイオード７０を任意の位置に配置することができる。また、裏面ソース電極８４１側から反射波が侵入した場合に、保護ダイオード７０に印加される電圧を減衰させることができる。
【００５６】
次に、図４、図５および図６を用い、第１の実施形態に係る半導体装置１０の降伏電圧について説明する。
【００５７】
図４は、第１の実施形態に係る半導体装置１０の断面図である。なお、図４は、図１（ａ）のＦＥＴの部分を拡大した断面図である。
【００５８】
図４のように、ゲート電極６４０のドレイン領域５２０側の側面からドレイン領域５２０のゲート電極６４０側の側面までの距離（以降、「ゲート−ドレイン間距離」）をＬｇｄとする。また、Ｐ型の半導体層２００の厚さを、ｔｅｐｉとする。
【００５９】
ここで、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、第１ウェル領域３００とドレインオフセット領域５４０との間における降伏電圧を、「第１降伏電圧Ｖ１」とする。一方、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、第２ウェル領域５６０と半導体基板１００との間の降伏電圧を「第２降伏電圧Ｖ２」とする。
【００６０】
また、半導体装置１０の絶対耐圧をＶｄｓｓとする。「半導体装置１０の絶対耐圧Ｖｄｓｓ」とは、半導体装置１０のドレイン電極５０とソース電極４０との間に高電圧を印加したときの耐圧のことをいう。
【００６１】
図５は、第１の実施形態に係る半導体装置１０の降伏電圧を説明するための図である。
【００６２】
まず、図５および図６について説明する。図５は、半導体層２００の厚さｔｅｐｉと第２降伏電圧Ｖ２との関係を示している。ここのグラフにおいて、半導体層２００におけるドレイン領域５２０、ドレインオフセット領域５４０、および第２ウェル領域５６０の深さは一定であるとする。
【００６３】
図５のように、半導体層２００の厚さｔｅｐｉが厚くなるにつれて、第２降伏電圧Ｖ２は、大きくなることが分かる。逆に言えば、半導体層２００の厚さｔｅｐｉが薄くなるにつれて、第２降伏電圧Ｖ２は小さくなる。すなわち、半導体層２００の厚さｔｅｐｉが薄くなるにつれて、ドレイン電極５０とソース電極４０との間にサージ電圧が印加されたとき、より、第２ウェル領域５６０から半導体基板１００側へ降伏電流が流れやすくなる。
【００６４】
次に、図６について説明する。図６は、ゲート−ドレイン間距離Ｌｇｄと半導体装置１０の絶対耐圧Ｖｄｓｓとの関係を示している。
【００６５】
図６のように、ゲート−ドレイン間距離Ｌｇｄが長いほど、第１降伏電圧Ｖ１が大きくなる。また、ドレイン電極５０とソース電極４０との間にサージ電圧が印加された場合、第１降伏電圧Ｖ１または第２降伏電圧Ｖ２のいずれか低い方の電圧が、半導体装置１０の絶対耐圧Ｖｄｓｓとなる。すなわち、第１降伏電圧Ｖ１または第２降伏電圧Ｖ２のいずれか低い方に降伏電流が流れ易くなることを示している。
【００６６】
本実施形態では、ゲート−ドレイン間距離Ｌｇｄによらず、半導体装置１０の絶対耐圧ＶｄｓｓがＶ２に律速している（Ｖ２に一定となっている）状態が好ましい。
【００６７】
本実施形態の半導体装置１０では、たとえば、第１ウェル領域３００とドレインオフセット領域５４０との間における第１降伏電圧Ｖ１よりも、第２ウェル領域５６０と半導体基板１００との間の第２降伏電圧Ｖ２の方が低い。これにより、ドレイン電極５０とソース電極４０との間に、サージ電圧等の高電圧が印加されたときに、第２ウェル領域５６０から半導体基板１００側に降伏電流を逃がすことができる。また、第２ウェル領域５６０から半導体基板１００側に降伏電流を逃がすことができることにより、ＦＥＴのチャネル領域に過電流が流れることがなく、当該チャネル領域を損傷させることがない。
【００６８】
比較例として、たとえば、半導体層２００の厚さｔｅｐｉが７μｍであったとき、ゲート−ドレイン間距離Ｌｇｄが２．５μｍ以下である場合を考える。このとき、以下のようにして、半導体装置１０の絶対耐圧Ｖｄｓｓは、第１降伏電圧Ｖ１となる。
【００６９】
具体的には、たとえば、半導体層２００の厚さｔｅｐｉが７μｍであったとき、図５より、第２降伏電圧は、約７５Ｖである。このとき、図６のように、ゲート−ドレイン間距離Ｌｇｄが２．５μｍ以下のときは、半導体装置１０の絶対耐圧Ｖｄｓｓは、第１降伏電圧Ｖ１となる。すなわち、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、ドレインオフセット領域５４０から第１ウェル領域３００へ降伏電流が流れる。ただし、この状況であっても、第２ウェル領域５６０が設けられていることにより、第２ウェル領域５６０から半導体基板１００側に降伏電流を逃がすことはできている。
【００７０】
一方、本実施形態では、たとえば、半導体層２００の厚さｔｅｐｉが７μｍであったとき、ゲート−ドレイン間距離Ｌｇｄが２．５μｍ以上であることが好ましい。
【００７１】
図６のように、ゲート−ドレイン間距離Ｌｇｄが２．５μｍ以上のときは、半導体装置１０の絶対耐圧Ｖｄｓｓは、第２降伏電圧Ｖ２となる。このように、第１降伏電圧Ｖ１よりも、第２ウェル領域５６０と半導体基板１００との間の第２降伏電圧Ｖ２の方が低い状態にすることができる。したがって、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、第２ウェル領域５６０から半導体基板１００側に、効率よく降伏電流を流すことができる。
【００７２】
さらに、本実施形態では、半導体層２００の厚さｔｅｐｉが薄い方が好ましい。これにより、半導体装置１０の絶対耐圧Ｖｄｓｓが第２降伏電圧Ｖ２となるときのゲート−ドレイン間距離Ｌｇｄの取りうる下限値が広くなる。したがって、ＥＳＤ耐量を向上させつつ、半導体装置１０の寄生容量を小さくすることができる。
【００７３】
たとえば、半導体層２００の厚さｔｅｐｉを５μｍ、かつゲート−ドレイン間距離Ｌｇｄを１．２μｍ以上とする。これにより、第１降伏電圧Ｖ１よりも、第２ウェル領域５６０と半導体基板１００との間の第２降伏電圧Ｖ２の方が低い状態にすることができる。この場合においても、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、第２ウェル領域５６０から半導体基板１００側に、効率よく降伏電流を流すことができる。
【００７４】
ここで、第１降伏電圧Ｖ１は、半導体装置１０の高周波特性に影響を与えない範囲で、第２降伏電圧Ｖ２よりも大きいことが好ましい。第１降伏電圧Ｖ１は、たとえば、第２降伏電圧Ｖ２よりも１．５倍以上大きくてもよい。具体的には、半導体層２００の厚さｔｅｐｉを５μｍ、かつゲート−ドレイン間距離Ｌｇｄを２．２μｍ以上とすることにより、第１降伏電圧Ｖ１を６２Ｖ以上とすることができる。すなわち、第１降伏電圧Ｖ１を、第２降伏電圧Ｖ２（４２Ｖ）よりも１．５倍以上大きくすることができる。
【００７５】
以上のような構成とした半導体装置１０では、ドレイン電極５０とソース電極４０との間に、第２降伏電圧Ｖ２以上の電圧が印加されたとき、ドレイン電極５０から、第２ウェル領域５６０を介して、半導体基板１００側に電流が流れる。これにより、ＦＥＴのチャネル領域に過電流が流れることがなく、当該チャネル領域を損傷させることがない。
【００７６】
次に、図７〜図１１を用いて、第１の実施形態に係る半導体装置１０の製造方法を説明する。図７〜図１１は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、Ｐ型の半導体基板１００上に、Ｐ型の半導体層２００を形成する（半導体層形成工程）。次いで、半導体層２００の表層から底面まで、半導体層２００よりも高濃度のＰ＋型の押込拡散領域４４０を形成する。次いで、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように、押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００を形成する。次いで、半導体層２００に平面視で第１ウェル領域３００と接するように、第１ウェル領域３００を挟んで押込拡散領域４４０と反対に位置する、Ｎ型のドレインオフセット領域５４０を形成する。次いで、第１ウェル領域３００に、Ｎ型のソース領域４２０を形成する。また、ドレインオフセット領域５４０内に、当該ドレインオフセット領域５４０よりも、高濃度のＮ＋型のドレイン領域５２０を形成する。また、半導体層２００のうち、ドレインオフセット領域５４０の下に位置し、平面視でドレイン領域５２０と重なる領域に、ドレインオフセット領域５４０よりも高濃度のＮ＋型の第２ウェル領域５６０を形成する（第２ウェル形成工程）。次いで、押込拡散領域４４０に、Ｐ型のコンタクト領域４６０を形成する。次いで、半導体層２００上に、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域（符号不図示）上に位置するゲート絶縁層６２０を形成する。次いで、ゲート絶縁層６２０上に、ゲート電極６４０を形成する。以下、詳細を説明する。
【００７７】
まず、図７（ａ）のように、ＣＶＤ法により、Ｐ型の半導体基板１００上に、Ｐ型の半導体層２００をエピタキシャル成長させる（半導体層形成工程）。各原料としては、たとえば、シリコン原料としては、モノシラン（ＳｉＨ４）、Ｐ型不純物原料としては、ジボラン（Ｂ２Ｈ６）が用いられる。これにより、低抵抗のＰ型の半導体基板１００の上に、半導体基板１００よりも高抵抗な半導体層２００を形成する。
【００７８】
ここで、先に述べた図５で示したように、所望の第２降伏電圧Ｖ２、すなわち、所望の絶対耐圧Ｖｄｓｓとなるように、半導体層２００の厚さｔｅｐｉを規定する。具体的には、導入するシリコン原料の流量、または成長時間等を制御することにより、半導体層２００の厚さｔｅｐｉを調整する。
【００７９】
次いで、図７（ｂ）のように、半導体層２００の表層から底面まで、半導体層２００よりも高濃度のＰ＋型の押込拡散領域４４０を形成する。具体的には、下記のような手順で押込拡散領域４４０を形成する。まず、半導体層２００上にフォトレジスト膜（不図示）を成膜する。次いで、押込拡散領域４４０を形成する領域に開口を有するように、露光および現像を行う。次いで、半導体層２００に対して、Ｐ型不純物として、ボロン（Ｂ）をイオン注入する。次いで、フォトレジスト膜を剥離する。次いで、Ｐ型不純物の活性化のために、アニールを行う。以上のようにして、押込拡散領域４４０を形成する。以下、同様に「イオン注入により」と記載した場合は、上記フォトリソグラフィー工程を含むものとする。
【００８０】
次いで、図８（ａ）のように、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように、押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００を形成する。上記と押込拡散領域４４０と同様にして、イオン注入により、第１ウェル領域３００を形成する。ここで、第１ウェル領域３００のＰ型不純物を、半導体層２００よりも高濃度で、押込拡散領域４４０よりも低濃度になるようにイオン注入する。
【００８１】
次いで、図８（ｂ）のように、半導体層２００に平面視で第１ウェル領域３００と接するように、第１ウェル領域３００を挟んで押込拡散領域４４０と反対に位置する、Ｎ型のドレインオフセット領域５４０を形成する。具体的には、当該領域に、Ｎ型不純物として、リン（Ｐ）をイオン注入する。
【００８２】
次いで、図９（ａ）のように、半導体層２００上に、ゲート絶縁層６２０を形成する。ゲート絶縁層６２０として、たとえば、熱酸化法により、シリコン酸化膜（ＳｉＯ２）を形成する。なお、ゲート絶縁層６２０を、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域上に形成すればよい。ここでは、半導体層２００上の全面に、ゲート絶縁層６２０を形成する。
【００８３】
次いで、ゲート絶縁層６２０上に、ゲート電極６４０を形成する。ゲート電極６４０として、たとえば、ポリシリコンを形成する。このとき、ゲート絶縁層６２０を、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域上に位置するように、ゲート電極６４０をパターニングする。
【００８４】
次いで、図９（ｂ）のように、イオン注入により、半導体層２００に、ドレインオフセット領域５４０の下に位置するように、ドレインオフセット領域５４０よりも高濃度のＮ＋型の第２ウェル領域５６０を形成する（第２ウェル領域形成工程）。このとき、イオン注入の加速電圧等を調整することにより、第２ウェル領域５６０の深さを規定する。また、半導体層２００のうち、平面視で後述するドレイン領域５２０と重なる領域に、第２ウェル領域５６０を形成する。
【００８５】
ここで、上記したように、半導体層２００の厚さを規定するとともに、当該工程において、第２ウェル領域５６０の深さを規定する。このようにして、第１降伏電圧Ｖ１よりも、第２降伏電圧Ｖ２の方が小さくなるように、第２ウェル領域５６０と半導体基板１００との間の距離を規定する。
【００８６】
次いで、図１０（ａ）のように、イオン注入により、ドレインオフセット領域５４０内に、当該ドレインオフセット領域５４０よりも、高濃度のＮ＋型のドレイン領域５２０を形成する。また、第１ウェル領域３００に、Ｎ型のソース領域４２０を形成する。
【００８７】
次いで、図１０（ｂ）のように、押込拡散領域４４０に、Ｐ型のコンタクト領域４６０を形成する。
【００８８】
次いで、図１１（ａ）のように、ＣＶＤ法により、第１層間絶縁層７２０を形成する。第１層間絶縁層７２０として、たとえば、ＳｉＯ２を成膜する。
【００８９】
次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、第１層間絶縁層７２０にビアホール（不図示）を形成する。具体的には、まず、コンタクト領域４６０、ソース領域４２０、およびドレイン領域５２０の上面まで達するビアホールを形成する。次いで、表面ソース電極８４３を形成するための配線溝（不図示）を形成する。次いで、ビアホールおよび配線溝に、バリア層（不図示）を形成する。次いで、ＣＶＤ法により、ビアホールおよび配線溝に金属を埋め込む。このとき、ＣＶＤ法により、埋め込む金属としては、たとえば、Ｗなどである。
【００９０】
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、第１層間絶縁層７２０上を平坦化する。このようにして、第１ソースビア８４２、第１ドレインビア８５１、および表面ソース電極８４３を形成する。
【００９１】
なお、上記したビアホールより先に、表面ソース電極８４３のための配線溝を形成してもよい。また、第１層間絶縁層７２０は、表面ソース電極８４３を形成するための層間絶縁層を別途設けた二層構造であってもよい。
【００９２】
次いで、図１１（ｂ）のように、第１層間絶縁層７２０上に、第１ソース配線８４４および第１ドレイン配線８５２を形成する。具体的には、たとえば、スパッタにより、ＡｌＣｕ合金を成膜し、露光および現像によりパターニングする。
【００９３】
次いで、第１層間絶縁層７２０上に、第２層間絶縁層７４０を形成する。次いで、第２層間絶縁層７４０に、平面視で第１ソースビア８４２および第１ドレインビア８５１上に位置するように、第１ソース配線８４４および第１ドレイン配線８５２の上面までに至るビアホール（不図示）を形成する。
【００９４】
次いで、当該ビアホールにフォトレジスト膜（不図示）を埋め込み、第２層間絶縁層７４０上にフォトレジスト膜（不図示）をパターニングする。次いで、ＲＩＥにより、第２ソース配線８４６、第２ドレイン配線８５４、および第２ゲート配線８６２を形成するための配線溝（不図示）を形成する。
【００９５】
次いで、フォトレジスト膜を剥離する。次いで、上記したビアホールおよび配線溝に、バリア層（不図示）、シード層（不図示）を順に形成する。次いで、めっき法により、ビアホールおよび配線溝に金属を埋め込む。次いで、第２層間絶縁層７４０上を平坦化する。このようにして、第２ソースビア８４５、第２ドレインビア８５３、第２ソース配線８４６、第２ドレイン配線８５４、および第２ゲート配線８６２を形成する。
【００９６】
次いで、ＣＶＤ法により、第２層間絶縁層７４０上に、第３層間絶縁層７６０を形成する。次いで、同様にして、第３ドレインビア８５５および第３ドレイン配線８５６を形成する。
【００９７】
次いで、スパッタにより、半導体基板１００の裏面側に、裏面ソース電極８４１を形成する。
【００９８】
以上の工程により、半導体装置１０を得ることができる。
【００９９】
次に、図１２を用い、第１の実施形態の効果について説明する。図１２は、第１の実施形態の効果を説明するための断面図である。
【０１００】
ここで、本実施形態の半導体装置１０のようなＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）は、ＦＲＳ（Ｆａｍｉｌｙ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ：４６０ＭＨｚ帯形態型無線機）、ＧＭＲＳ（Ｇｅｎｅｒａｌ Ｍｏｂｉｌｅ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ：４６０ＭＨｚ帯携帯／据置型無線機）、一般業務無線機（１３５ＭＨｚ〜９００ＭＨｚ帯携帯／据置型）の高周波電力増幅部の最終段等に用いられる。
【０１０１】
このような半導体装置１０に対して、ユーザが誤った操作を行った場合を考える。ここでいう「ユーザ側が誤った操作」とは、無線機の電源をＯＮしたまま、送信状態でアンテナを脱着するなどの操作のことをいう。
【０１０２】
このような場合、過大なＲＦ信号がアンテナ端面で全反射する。このため、半導体装置１０のドレイン電極５０とソース電極４０との間に、過大なサージ電圧が印加された状態となる。以下では、半導体装置１０のドレイン電極５０とソース電極４０との間に過大なサージ電圧が印加された場合について、比較例と対比しながら、本実施形態の効果について説明する。
【０１０３】
図１２（ａ）は、比較例の半導体装置１０を示している。比較例の半導体装置１０は、半導体層２００が厚く、かつ、第２ウェル領域５６０が無い場合の半導体装置１０を示している。
【０１０４】
図１２（ａ）のように、比較例では、半導体層２００が厚く、またドレイン領域５２０から半導体基板１００へのキャリアの直接的な経路が無い。このため、ドレイン電極５０とソース電極４０との間にサージ電圧が印加された場合、ドレイン領域５２０から第１ウェル領域３００に過剰な降伏電流が流れてしまう。
【０１０５】
このように、過剰な降伏電流がドレイン領域５２０から第１ウェル領域３００に流れた場合、チャネル領域に損傷が生じてしまう可能性がある。また、ゲート電極６０とドレインオフセット領域５４０との間で絶縁破壊が起こる可能性がある。
【０１０６】
一方、図１２（ａ）は、本実施形態の半導体装置１０を示している。図１２（ｂ）のように、本実施形態によれば、ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。
【０１０７】
ドレイン電極５０とソース電極４０との間にサージ電圧が印加された場合、第２ウェル領域５６０が設けられていることにより、第２ウェル領域５６０から半導体基板１００側に、大半の降伏電流を逃がすことができる。半導体基板１００側に流れた一部の降伏電流は、裏面ソース電極８４１に流れる。または、他の降伏電流は、半導体基板１００、押込拡散領域４４０、およびコンタクト領域４６０を介して、半導体基板１０の表面側のソース電極４０に流れる。
【０１０８】
したがって、ドレイン領域５２０から第１ウェル領域３００に降伏電流が流れにくくなる。これにより、ＦＥＴのチャネル領域に過電流が流れることがなく、当該チャネル領域を損傷させることがない。
【０１０９】
また、本実施形態によれば、ＥＳＤ耐量を向上させるために、過度にゲート−ドレイン間距離Ｌｇｄを長くする必要が無い。すなわち、半導体装置１０の寄生容量を増加させることがない。したがって、ＥＳＤ耐量を向上させるとともに、高周波特性が良好な半導体装置１０を提供することができる。
【０１１０】
また、本実施形態によれば、半導体層２００の厚さｔｅｐｉや、第２ウェル領域５６０用のフォトマスクの変更で、上記のようにＥＳＤ耐量を向上できる。これにより、外部保護回路を設けるなどに比較しても、低コストでＥＳＤ耐量を向上させることができる。
【０１１１】
以上のように、本実施形態によれば、ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供することができる。
【０１１２】
以上の実施形態において、押込拡散領域４４０、第１ウェル領域３００、ドレインオフセット領域５４０、ソース領域４２０、ドレイン領域５２０、第２ウェル領域５６０およびコンタクト領域４６０を形成する工程の順番は、上記の順番に限られるものではない。また、導入した不純物の活性化のために行うアニールは、それぞれの領域に個別に行っても良い。または、まとめて一度のアニール工程で行っても良い。
【０１１３】
また、以上の実施形態において、第２ソースビア８４５等のビアを形成するための層間絶縁層と、第１ソース配線８４４または第２ソース配線８４６等の配線を形成するための層間絶縁層とが、それぞれ異なる層間絶縁層であってもよい。
【０１１４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【０１１５】
なお、以上の実施形態において、以下の発明も開示されている。
（付記１）
第１導電型の半導体基板と、
前記半導体基板上に設けられた第１導電型の半導体層と、
前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第１導電型の押込拡散領域と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域と、
前記半導体層に平面視で前記第１ウェル領域と接するように設けられ、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域と、
前記第１ウェル領域に設けられた、第２導電型のソース領域と、
前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域と、
前記押込拡散領域に設けられた、第１導電型のコンタクト領域と、
前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
を備える半導体装置。
（付記２）
付記１に記載の半導体装置について、
前記第１ウェル領域と前記ドレインオフセット領域との間における第１降伏電圧よりも、前記第２ウェル領域と前記半導体基板との間における第２降伏電圧の方が小さい半導体装置。
（付記３）
付記２に記載の半導体装置において、
前記第１降伏電圧は、前記第２降伏電圧よりも１．５倍以上大きい半導体装置。
（付記４）
付記１〜３のいずれか一項に記載の半導体装置において、
前記ドレイン領域に接続するドレイン電極と、
前記ソース領域と前記コンタクト領域とに接続するソース電極と、
前記基板の裏面に設けられ、接地された裏面ソース電極と、
をさらに備える半導体装置。
（付記５）
付記４に記載の半導体装置において、
前記ゲート電極と前記ソース電極との間に接続された保護ダイオードをさらに備え、
当該保護ダイオードは、平面視で、前記押込拡散領域、前記第１ウェル領域、前記ソース領域、前記ドレインオフセット領域および前記ドレイン領域が設けられた領域よりも外側に配置されている半導体装置。
（付記６）
請求項１〜５のいずれか一項に記載の半導体装置において、
前記ドレイン電極と前記ソース電極との間に、前記第２降伏電圧以上の電圧が印加されたとき、前記ドレイン電極から、前記第２ウェル領域を介して、前記半導体基板側に電流が流れる半導体装置。
（付記７）
付記１〜６のいずれか一項に記載の半導体装置において、
前記第２ウェル領域の幅は、前記ドレイン領域の幅と等しい半導体装置。
（付記８）
請求項１〜７のいずれか一項に記載の半導体装置において、
前記半導体基板の比抵抗は、０．０１Ωｃｍ以上０．０３Ωｃｍ以下である半導体装置。
（付記９）
付記１〜８のいずれか一項に記載の半導体装置において、
前記半導体層の比抵抗は、１０Ωｃｍ以上２０Ωｃｍ以下である半導体装置。
（付記１０）
第１導電型の半導体基板上に、第１導電型の半導体層を形成する半導体層形成工程と、
前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第１導電型の押込拡散領域を形成する工程と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域を形成する工程と、
前記半導体層に平面視で前記第１ウェル領域と接するように、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域を形成する工程と、
前記第１ウェル領域に、第２導電型のソース領域を形成する工程と、
前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域を形成する工程と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域を形成する第２ウェル領域形成工程と、
前記押込拡散領域に、第１導電型のコンタクト領域を形成する工程と、
前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
を備える半導体装置の製造方法。
（付記１１）
付記１０に記載の半導体装置の製造方法において、
前記半導体層形成工程において、前記半導体層の厚さを規定するとともに、
前記第２ウェル領域形成工程において、前記半導体層の前記第２ウェル領域の深さを規定することにより、
前記第１ウェル領域と前記ドレインオフセット領域との間における第１降伏電圧よりも、前記第２ウェル領域と前記半導体基板との間における第２降伏電圧の方が小さくなるように、前記第２ウェル領域と前記半導体基板との間の距離を規定する半導体装置の製造方法。
【符号の説明】
【０１１６】
１０ 半導体装置
４０ ソース電極
４１ ソース電極の端子部
５０ ドレイン電極
５１ ドレイン電極の端子部
６０ ゲート電極
６１ ゲート電極の端子部
７０ 保護ダイオード
１００ 半導体基板
２００ 半導体層
３００ 第１ウェル領域
４２０ ソース領域
４４０ 押込拡散領域
４６０ コンタクト領域
５２０ ドレイン領域
５４０ ドレインオフセット領域
５６０ 第２ウェル領域
６２０ ゲート絶縁層
６４０ ゲート電極
７２０ 第１層間絶縁層
７４０ 第２層間絶縁層
７６０ 第３層間絶縁層
８４１ 裏面ソース電極
８４２ 第１ソースビア
８４３ 表面ソース電極
８４４ 第１ソース配線
８４５ 第２ソースビア
８４６ 第２ソース配線
８５１ 第１ドレインビア
８５２ 第１ドレイン配線
８５３ 第２ドレインビア
８５４ 第２ドレイン配線
８５５ 第３ドレインビア
８５６ 第３ドレイン配線
８６１ 第１ゲート配線
８６２ 第２ゲート配線
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、高周波電力増幅器向けのＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量を向上させる様々な方法が提案されている。
【０００３】
特許文献１（特開２００４−９６１１９号公報）には、下記のような半導体装置が記載されている。半導体基板の上には、第１導電型の半導体層が設けられている。半導体層には、ソース領域およびドレイン領域が設けられている。さらに、半導体層には、ソース領域および半導体基板と接するように、リーチスルー層が形成されている。図３６には、上記構成の半導体装置において、ゲート電極の端部から、ドレイン領域までの距離（ドレインオフセット長）が長いほど、耐圧が高いことが記載されている。
【０００４】
また、特許文献２（特開２００２−２６３１４号公報）には、以下のような半導体装置が記載されている。デバイス内部において、Ｎ型のドレイン領域およびソース領域は、Ｐ型ウェル層により囲まれた構造になっている。また、Ｎ型のドレイン領域の基板表面から、Ｎ型の埋め込み層に達する深さまでに、高濃度のＮ型拡散層が形成されている。さらに、ドレインコンタクト領域とソース領域との距離は、埋め込み層上のエピタキシャル層の膜厚よりも長い。これにより、半導体装置の破壊耐圧を向上することができるとされている。
【０００５】
また、特許文献３（特開２００８−３００５１６号公報）には、以下のような半導体装置が記載されている。Ｐ型基板には、Ｎ型拡散層が形成されている。また、Ｎ型拡散層の表面には、Ｐ型拡散層およびＮ型ドレイン拡散層が形成されている。また、シリコン酸化膜は、Ｎ型拡散層の表面に対して上側に形成されており、その外周部に略直線状の傾斜面を有している。また、当該外周部における傾斜面の傾斜角は、３°よりも大きく、且つ３０°よりも小さく形成されている。これにより、ドレイン−ゲート間にサージ電圧が印加された場合に、Ｎ型拡散層のシリコン内に与えるゲート電極の影響が、シリコン酸化膜における外周部における膜厚の変化を反映して緩やかに変化する。したがって、シリコン酸化膜の端部における電界集中が緩和されて、電界強度の上昇が抑制され、Ｎ型拡散層の不純物濃度を下げた場合のブレイクダウンを防止することができるとされている。
【０００６】
また、特許文献４（特開２００１−２７４３８７号公報）には、以下のような半導体装置の製造方法が記載されている。まず、ゲート電極となる導電層を形成する。次いで、ソース／ドレイン領域および導電層を覆うように、シリコン含有層を形成する。次いで、シリコン含有層を部分的に除去することにより、ソース／ドレイン領域上にシリコン含有層を残す。次いで、ソース／ドレイン領域上のシリコン含有層にシリサイド層を形成する。これにより、ＣＭＰの研磨条件を、シリコンは研磨するが、ＴｉＮは研磨しない条件にすることにより、ＴｉＮ層を研磨ストッパとして機能させることができる。また、ｎ+型ソース領域およびｎ+型ドレイン領域上に形成されたポリシリコン層（アモルファスシリコン層）が過剰に研磨されるのを防止することができる。
【０００７】
また、特許文献５（特開２００３−３３８６２４号公報）には、以下のような半導体装置が記載されている。Ｎ＋ドレイン層上に、第２のＮベース層および第１のＮベース層がエピタキシャル成長により形成されている。その表面部分には、Ｎ＋ソース領域が選択的に形成されている。チャネル領域上に、ゲート絶縁膜を介して、ゲート電極が形成されている。基板裏面には、ドレイン電極が形成されている。第２のＮベース層の厚さ、第１のＮベース層の厚さ、およびそれらの平均不純物濃度を最適化している。これにより、シングルイベントバーンアウト耐量を向上させることができるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−９６１１９号公報
【特許文献２】特開２００２−２６３１４号公報
【特許文献３】特開２００８−３００５１６号公報
【特許文献４】特開２００１−２７４３８７号公報
【特許文献５】特開２００３−３３８６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特に、特許文献１に記載されているように、ゲート電極の端部からドレイン領域までの距離（後述するＬｇｄに相当する距離）を長くすることにより、半導体装置の絶対耐圧を向上させることができるとされている。しかし、かかる方法では、ゲート電極の端部からドレイン領域までの距離を長くすることによって、寄生容量が増大してしまう。そのため、半導体装置の高周波特性が悪化してしまう可能性があった。
【課題を解決するための手段】
【００１０】
本発明によれば、
第１導電型の半導体基板と、
前記半導体基板上に設けられた第１導電型の半導体層と、
前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第１導電型の押込拡散領域と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域と、
前記半導体層に平面視で前記第１ウェル領域と接するように設けられ、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域と、
前記第１ウェル領域に設けられた、第２導電型のソース領域と、
前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域と、
前記押込拡散領域に設けられた、第１導電型のコンタクト領域と、
前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
を備える半導体装置が提供される。
【００１１】
本発明によれば、
第１導電型の半導体基板上に、第１導電型の半導体層を形成する半導体層形成工程と、
前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第１導電型の押込拡散領域を形成する工程と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域を形成する工程と、
前記半導体層に平面視で前記第１ウェル領域と接するように、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域を形成する工程と、
前記第１ウェル領域に、第２導電型のソース領域を形成する工程と、
前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域を形成する工程と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域を形成する第２ウェル領域形成工程と、
前記押込拡散領域に、第１導電型のコンタクト領域を形成する工程と、
前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１２】
本発明によれば、半導体層のうち、ドレインオフセット領域の下に位置し、平面視でドレイン領域と重なる領域に設けられ、ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域が設けられている。これにより、ドレイン電極とソース電極との間に、サージ電圧等の高電圧が印加されたときに、大半の過電流を第２ウェル領域から半導体基板側に逃がすことができる。したがって、ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供することができる。
【発明の効果】
【００１３】
本発明によれば、ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の構成を示す図である。
【図２】第１の実施形態に係る半導体装置の構成を示す鳥瞰図である。
【図３】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図４】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図５】第１の実施形態に係る半導体装置の降伏電圧を説明するための図である。
【図６】第１の実施形態に係る半導体装置の降伏電圧を説明するための図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】第１の実施形態の効果を説明するための断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
また、以下では、「第１導電型」を「Ｐ型」、「第１導電型と逆の第２導電型」を「Ｎ型」として説明する。ただし、「第１導電型」を「Ｎ型」、「第１導電型と逆の第２導電型」を「Ｐ型」とした場合も同様の効果を創出するものである。
【００１７】
（第１の実施形態）
まず、図１〜図６を用いて、第１の実施形態に係る半導体装置１０について説明する。本実施形態の半導体装置１０は、以下の構成を備えている。Ｐ型の半導体層２００は、半導体基板１００上に設けられている。半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられ、第１ウェル領域３００を挟んで押込拡散領域４４０と反対に配置されている。Ｎ型（Ｎ＋型）のソース領域４２０は、第１ウェル領域３００に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型（Ｎ＋型）のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。Ｐ型のコンタクト領域４６０は、押込拡散領域４４０に設けられている。ゲート絶縁層６２０は、半導体層２００上に設けられ、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域（符号不図示）上に配置されている。また、ゲート電極６４０は、ゲート絶縁層６２０上に設けられている。以下、詳細を説明する。
【００１８】
図１は、第１の実施形態に係る半導体装置１０の構成を示す図である。図１（ａ）は、図１（ｂ）におけるＡ−Ａ'線断面図である。なお、以下において、「ソース電極４０」、「ドレイン電極５０」、または「ゲート電極６０」とは、それぞれの電極として機能するビアまたは配線の総称である。
【００１９】
図１（ａ）のように、Ｐ型の半導体層２００は、半導体基板１００上に設けられている。
【００２０】
ここで、半導体基板１００は、たとえば、低抵抗のＰ型シリコン基板である。また、半導体基板１００の比抵抗は、たとえば、０．０１Ωｃｍ以上０．０３Ωｃｍ以下である。このように、低抵抗の半導体基板１００を用いることにより、ドレイン電極５０およびソース電極４０間に、サージ電圧が印加されたときに、効率よく降伏電流を半導体基板１００に逃がすことができる。
【００２１】
また、Ｐ型の半導体層２００は、後述するように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１００上にエピタキシャル成長させた半導体層のことである。これにより、低抵抗のＰ型の半導体基板１００の上に、半導体基板１００よりも高抵抗な半導体層２００が形成されている。
【００２２】
Ｐ型の半導体層２００の比抵抗は、たとえば、１０Ωｃｍ以上２０Ωｃｍ以下である。
【００２３】
なお、後述する押込拡散領域４４０、コンタクト領域４６０、ソース領域４２０、第１ウェル領域３００、ドレインオフセット領域５４０、ドレイン領域５２０および第２ウェル領域５６０は、全て半導体層２００に形成されている。
【００２４】
半導体基板１００の裏面側には、裏面ソース電極８４１が形成されている。なお、この裏面ソース電極８４１は、接地されている。
【００２５】
また、半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。ここで、Ｐ型不純物は、たとえば、ボロン（Ｂ）である。また、押込拡散領域４４０は、半導体基板１００と同程度のＰ型不純物濃度である。これにより、押込拡散領域４４０と半導体基板１００とは、オーミック接続されている。
【００２６】
押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。これにより、このＰ型の第１ウェル領域３００は、後述するＮ型のドレイン領域５２０からソース領域４２０まで空乏層が延びることを抑制することができる。また、Ｐ型の第１ウェル領域３００は、平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域（符号不図示）を含んでいる。
【００２７】
Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられ、第１ウェル領域３００を挟んで押込拡散領域４４０と反対に配置されている。また、ドレインオフセット領域５４０は、上記したチャネル領域からキャリア（電子）をドレイン領域５２０に伝搬するために形成されている。
【００２８】
Ｎ＋型のソース領域４２０は、第１ウェル領域３００に設けられている。ソース領域４２０は、平面視で、第１ウェル領域３００のうち、押込拡散領域４４０と重なっている領域内に形成されている。また、ソース領域４２０は、平面視で、押込拡散領域４４０のうち、ドレイン領域５２０側の側面と接していることが好ましい。さらに、ソース領域４２０は、第１ウェル領域３００よりも半導体層２００の表層側に浅く形成されている。
【００２９】
また、ソース領域４２０上には、ソース電極４０である第１ソースビア８４２が形成されている。第１ソースビア８４２は、一端がソース領域４２０の上面と接している。
【００３０】
ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。すなわち、ドレイン領域５２０は、平面視でドレインオフセット領域５４０よりも小さい範囲で形成されている。また、ドレイン領域５２０は、ドレインオフセット領域５４０よりも半導体層２００の表層側に浅く領域に形成されている。
【００３１】
ドレイン領域５２０上には、ドレイン電極５０である第１ドレインビア８５１が設けられている。第１ドレインビア８５１は、一端がドレイン領域５２０の上面と接している。
【００３２】
ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。
【００３３】
この第２ウェル領域５６０は、半導体基板１００の上面と接していてもよい。Ｎ型の第２ウェル領域５６０とＰ型の半導体基板１００が接している部分では、通常のＦＥＴ動作時には常に逆バイアスがかかっている状態となる。しかし、サージ電圧がドレイン電極５０とソース電極４０とに印加された場合、Ｎ型の第２ウェル領域５６０とＰ型の半導体基板１００間に、逆バイアス降伏電流が流れる。これにより、ドレイン領域５２０とソース領域４２０間に過電流が流れにくくすることができる。
【００３４】
一方で、この第２ウェル領域５６０は、半導体基板１００の上面から半導体層２００を介して離れて形成されていてもよい。これにより、通常のＦＥＴ動作時に、不要なリーク電流が半導体基板１００側に流れないようにすることができる。
【００３５】
また、Ｎ型のドレイン領域５２０、ドレインオフセット領域５４０および第２ウェル領域５６０は、いずれも同じＮ型不純物が導入されている。Ｎ型不純物濃度は、ドレイン領域５２０、第２ウェル領域５６０、ドレインオフセット領域５４０の順で低い。なお、ドレイン領域５２０と第２ウェル領域５６０のＮ型不純物濃度は等しくてもよい。
【００３６】
また、Ｎ型の第２ウェル領域５６０の幅は、ドレイン領域５２０の幅と等しい。これにより、サージ電圧によって、ドレイン領域５２０から生じた降伏電流を、平面方向に拡散させることなく、確実に半導体基板１００側に逃がすことができる。
【００３７】
Ｐ型のコンタクト領域４６０は、Ｐ型の押込拡散領域４４０に設けられている。Ｐ型のコンタクト領域４６０の上には、ソース電極４０である第１ソースビア８４２が形成されている。したがって、第１ソースビア８４２から、Ｐ型のコンタクト領域４６０、押込拡散領域４４０および半導体基板１００を介して、裏面ソース電極８４１まではオーミック接続となっている。これにより、コンタクト領域４６０、押込拡散領域４４０および半導体基板１００は、通常のＦＥＴ動作時だけでなく、サージ電圧印加時も、ほぼ等電位となっている。
【００３８】
また、上述のように、ソース電極４０である第１ソースビア８４２は、Ｐ型のコンタクト領域４６０およびＮ型のソース領域４２０上に形成されている。これにより、常に、Ｐ型のコンタクト領域４６０、およびＮ型のソース領域４２０は等電位となっている。また、Ｎ型のソース領域４２０は、半導体基板１００と同じく接地されている。
【００３９】
また、ゲート絶縁層６２０は、半導体層２００上に設けられ、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域（符号不図示）上に配置されている。ここでは、ゲート絶縁層６２０は、半導体層２００の全面に形成されている。なお、ゲート絶縁層６２０は、チャネル領域上のみにパターニングして形成されていてもよい。
【００４０】
また、ゲート電極６４０は、ゲート絶縁層６２０上に設けられている。また、ゲート電極６４０は、平面視で、第１ウェル領域３００の範囲内に設けられている。また、ゲート電極６４０の側面は、ドレインオフセット領域５４０の側面が同一面を形成するように設けられている。
【００４１】
また、半導体層２００上には、多層配線が形成されている。ここでは、たとえば、第１層間絶縁層７２０、第２層間絶縁層７４０および第３層間絶縁層７６０が順に積層されている。これらの材質としては、たとえば、ＳｉＯ２、ＳｉＯＣである。
【００４２】
第１層間絶縁層７２０には、一端がＰ型のコンタクト領域４６０と接する第１ソースビア８４２と、一端がＮ型のソース領域４２０と接する第１ソースビア８４２と、が設けられている。さらに、第１層間絶縁層７２０上の第２層間絶縁層７４０には、第１ソース配線８４４、第２ソースビア８４５、および第２ソース配線８４６が順に設けられている。なお、第１層間絶縁層７２０には、ゲート電極６４０上に位置するように、表面ソース電極８４３が設けられている。
【００４３】
また、ソース電極４０と同様にして、ドレイン電極５０は、以下のような構成を備えている。第１層間絶縁層７２０には、一端がドレイン領域５２０と接する第１ドレインビア８５１が設けられている。また、第１層間絶縁層７２０上の第２層間絶縁層７４０には、第１ドレイン配線８５２、第２ドレインビア８５３および第２ドレイン配線８５４が順に設けられている。さらに、第３層間絶縁層７６０には、第３ドレインビア８５５および第３ドレイン配線８５６が順に設けられている。
【００４４】
図１（ｂ）は、第１の実施形態に係る半導体装置１０の構成を示す平面図である。図１（ｂ）のように、ゲート電極６４０は、平面視で表面ソース電極８４３と重なっている。また、上面から見た場合にゲート電極６４０は、表面ソース電極８４３に覆われている。
【００４５】
また、表面ソース電極８４３は、平面視でゲート電極６４０よりもドレイン電極５０側に幅広に形成されている。すなわち、当該領域において、表面ソース電極８４３によって、ソース電極４０とドレイン電極５０とが平面視でゲート電極６４０よりも接近している。これにより、サージ電圧が印加されたときに、大半の過電流をドレイン電極５０側から第１層間絶縁層７２０を介してソース電極４０側へと逃がすことができる。
【００４６】
ゲート電極６４０は、それぞれビア（不図示）を介して、第１ゲート配線８６１および第２ゲート配線８６２に接続している。
【００４７】
図２は、第１の実施形態に係る半導体装置１０の構成を示す鳥瞰図である。なお、図２におけるＣ部は、図１（ａ）の部分である。
【００４８】
図２のように、ドレイン領域５２０は、平面視でドレインオフセット領域５４０の中心に配置されている。押込拡散領域４４０からドレイン領域５２０までのＭＯＳＦＥＴを構成する一単位は、平面視でドレイン領域５２０を挟んで対称に設けられている。さらに、このＭＯＳＦＥＴを構成する一単位は、平面視で交互に対称になるように連続して設けられている。
【００４９】
また、図３は、第１の実施形態に係る半導体装置１０の平面図である。なお、図１または図２で図示された領域よりも広い領域を示している。
【００５０】
図３のように、フィンガー状のソース電極４０、ドレイン電極５０およびゲート電極６０が設けられている。そのうち、ドレイン電極５０の端子部５１は、たとえば、図下に配置されている。また、同様にゲート電極６０の端子部６１は、ＦＥＴが形成されている領域に隣接するように配置されている。
【００５１】
ここで、「ＦＥＴが形成されている領域」とは、押込拡散領域４４０、第１ウェル領域３００、ソース領域４２０、ドレインオフセット領域５４０およびドレイン領域５２０が設けられた領域のことをいう。
【００５２】
また、ソース電極４０の端子部４１は、保護ダイオード７０を挟んで、ゲート電極６０の端子部６１に接するように設けられている。
【００５３】
保護ダイオード７０は、ゲート電極６０とソース電極４０との間に接続されている。保護ダイオード７０は、ゲート電極６０とソース電極４０間に、サージ電圧が印加された際に、電流を逃がす機能を有している。
【００５４】
また、保護ダイオード７０は、平面視で、ＦＥＴが形成されている領域（押込拡散領域４４０、第１ウェル領域３００、ソース領域４２０、ドレインオフセット領域５４０およびドレイン領域５２０が設けられた領域）よりも外側に配置されている。
【００５５】
従来は、保護ダイオード等の保護回路を半導体装置１０の外部に設置していた。しかし、これらの保護ダイオードの配置によっては、半導体装置１０の高周波特性を悪化させてしまう可能性があった。また、保護ダイオード等の保護回路を外部に実装することにより、全体の実装面積が大きくなってしまうという課題もあった。一方、上記構成によれば、半導体装置１０において、保護ダイオード７０は、ＦＥＴが形成されている領域よりも外側に配置されていることにより、保護ダイオード７０を任意の位置に配置することができる。また、裏面ソース電極８４１側から反射波が侵入した場合に、保護ダイオード７０に印加される電圧を減衰させることができる。
【００５６】
次に、図４、図５および図６を用い、第１の実施形態に係る半導体装置１０の降伏電圧について説明する。
【００５７】
図４は、第１の実施形態に係る半導体装置１０の断面図である。なお、図４は、図１（ａ）のＦＥＴの部分を拡大した断面図である。
【００５８】
図４のように、ゲート電極６４０のドレイン領域５２０側の側面からドレイン領域５２０のゲート電極６４０側の側面までの距離（以降、「ゲート−ドレイン間距離」）をＬｇｄとする。また、Ｐ型の半導体層２００の厚さを、ｔｅｐｉとする。
【００５９】
ここで、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、第１ウェル領域３００とドレインオフセット領域５４０との間における降伏電圧を、「第１降伏電圧Ｖ１」とする。一方、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、第２ウェル領域５６０と半導体基板１００との間の降伏電圧を「第２降伏電圧Ｖ２」とする。
【００６０】
また、半導体装置１０の絶対耐圧をＶｄｓｓとする。「半導体装置１０の絶対耐圧Ｖｄｓｓ」とは、半導体装置１０のドレイン電極５０とソース電極４０との間に高電圧を印加したときの耐圧のことをいう。
【００６１】
図５は、第１の実施形態に係る半導体装置１０の降伏電圧を説明するための図である。
【００６２】
まず、図５および図６について説明する。図５は、半導体層２００の厚さｔｅｐｉと第２降伏電圧Ｖ２との関係を示している。ここのグラフにおいて、半導体層２００におけるドレイン領域５２０、ドレインオフセット領域５４０、および第２ウェル領域５６０の深さは一定であるとする。
【００６３】
図５のように、半導体層２００の厚さｔｅｐｉが厚くなるにつれて、第２降伏電圧Ｖ２は、大きくなることが分かる。逆に言えば、半導体層２００の厚さｔｅｐｉが薄くなるにつれて、第２降伏電圧Ｖ２は小さくなる。すなわち、半導体層２００の厚さｔｅｐｉが薄くなるにつれて、ドレイン電極５０とソース電極４０との間にサージ電圧が印加されたとき、より、第２ウェル領域５６０から半導体基板１００側へ降伏電流が流れやすくなる。
【００６４】
次に、図６について説明する。図６は、ゲート−ドレイン間距離Ｌｇｄと半導体装置１０の絶対耐圧Ｖｄｓｓとの関係を示している。
【００６５】
図６のように、ゲート−ドレイン間距離Ｌｇｄが長いほど、第１降伏電圧Ｖ１が大きくなる。また、ドレイン電極５０とソース電極４０との間にサージ電圧が印加された場合、第１降伏電圧Ｖ１または第２降伏電圧Ｖ２のいずれか低い方の電圧が、半導体装置１０の絶対耐圧Ｖｄｓｓとなる。すなわち、第１降伏電圧Ｖ１または第２降伏電圧Ｖ２のいずれか低い方に降伏電流が流れ易くなることを示している。
【００６６】
本実施形態では、ゲート−ドレイン間距離Ｌｇｄによらず、半導体装置１０の絶対耐圧ＶｄｓｓがＶ２に律速している（Ｖ２に一定となっている）状態が好ましい。
【００６７】
本実施形態の半導体装置１０では、たとえば、第１ウェル領域３００とドレインオフセット領域５４０との間における第１降伏電圧Ｖ１よりも、第２ウェル領域５６０と半導体基板１００との間の第２降伏電圧Ｖ２の方が低い。これにより、ドレイン電極５０とソース電極４０との間に、サージ電圧等の高電圧が印加されたときに、第２ウェル領域５６０から半導体基板１００側に降伏電流を逃がすことができる。また、第２ウェル領域５６０から半導体基板１００側に降伏電流を逃がすことができることにより、ＦＥＴのチャネル領域に過電流が流れることがなく、当該チャネル領域を損傷させることがない。
【００６８】
比較例として、たとえば、半導体層２００の厚さｔｅｐｉが７μｍであったとき、ゲート−ドレイン間距離Ｌｇｄが２．５μｍ以下である場合を考える。このとき、以下のようにして、半導体装置１０の絶対耐圧Ｖｄｓｓは、第１降伏電圧Ｖ１となる。
【００６９】
具体的には、たとえば、半導体層２００の厚さｔｅｐｉが７μｍであったとき、図５より、第２降伏電圧は、約７５Ｖである。このとき、図６のように、ゲート−ドレイン間距離Ｌｇｄが２．５μｍ以下のときは、半導体装置１０の絶対耐圧Ｖｄｓｓは、第１降伏電圧Ｖ１となる。すなわち、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、ドレインオフセット領域５４０から第１ウェル領域３００へ降伏電流が流れる。ただし、この状況であっても、第２ウェル領域５６０が設けられていることにより、第２ウェル領域５６０から半導体基板１００側に降伏電流を逃がすことはできている。
【００７０】
一方、本実施形態では、たとえば、半導体層２００の厚さｔｅｐｉが７μｍであったとき、ゲート−ドレイン間距離Ｌｇｄが２．５μｍ以上であることが好ましい。
【００７１】
図６のように、ゲート−ドレイン間距離Ｌｇｄが２．５μｍ以上のときは、半導体装置１０の絶対耐圧Ｖｄｓｓは、第２降伏電圧Ｖ２となる。このように、第１降伏電圧Ｖ１よりも、第２ウェル領域５６０と半導体基板１００との間の第２降伏電圧Ｖ２の方が低い状態にすることができる。したがって、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、第２ウェル領域５６０から半導体基板１００側に、効率よく降伏電流を流すことができる。
【００７２】
さらに、本実施形態では、半導体層２００の厚さｔｅｐｉが薄い方が好ましい。これにより、半導体装置１０の絶対耐圧Ｖｄｓｓが第２降伏電圧Ｖ２となるときのゲート−ドレイン間距離Ｌｇｄの取りうる下限値が広くなる。したがって、ＥＳＤ耐量を向上させつつ、半導体装置１０の寄生容量を小さくすることができる。
【００７３】
たとえば、半導体層２００の厚さｔｅｐｉを５μｍ、かつゲート−ドレイン間距離Ｌｇｄを１．２μｍ以上とする。これにより、第１降伏電圧Ｖ１よりも、第２ウェル領域５６０と半導体基板１００との間の第２降伏電圧Ｖ２の方が低い状態にすることができる。この場合においても、ドレイン電極５０とソース電極４０との間に、サージ電圧が印加されたときに、第２ウェル領域５６０から半導体基板１００側に、効率よく降伏電流を流すことができる。
【００７４】
ここで、第１降伏電圧Ｖ１は、半導体装置１０の高周波特性に影響を与えない範囲で、第２降伏電圧Ｖ２よりも大きいことが好ましい。第１降伏電圧Ｖ１は、たとえば、第２降伏電圧Ｖ２よりも１．５倍以上大きくてもよい。具体的には、半導体層２００の厚さｔｅｐｉを５μｍ、かつゲート−ドレイン間距離Ｌｇｄを２．２μｍ以上とすることにより、第１降伏電圧Ｖ１を６２Ｖ以上とすることができる。すなわち、第１降伏電圧Ｖ１を、第２降伏電圧Ｖ２（４２Ｖ）よりも１．５倍以上大きくすることができる。
【００７５】
以上のような構成とした半導体装置１０では、ドレイン電極５０とソース電極４０との間に、第２降伏電圧Ｖ２以上の電圧が印加されたとき、ドレイン電極５０から、第２ウェル領域５６０を介して、半導体基板１００側に電流が流れる。これにより、ＦＥＴのチャネル領域に過電流が流れることがなく、当該チャネル領域を損傷させることがない。
【００７６】
次に、図７〜図１１を用いて、第１の実施形態に係る半導体装置１０の製造方法を説明する。図７〜図１１は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、Ｐ型の半導体基板１００上に、Ｐ型の半導体層２００を形成する（半導体層形成工程）。次いで、半導体層２００の表層から底面まで、半導体層２００よりも高濃度のＰ＋型の押込拡散領域４４０を形成する。次いで、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように、押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００を形成する。次いで、半導体層２００に平面視で第１ウェル領域３００と接するように、第１ウェル領域３００を挟んで押込拡散領域４４０と反対に位置する、Ｎ型のドレインオフセット領域５４０を形成する。次いで、第１ウェル領域３００に、Ｎ型のソース領域４２０を形成する。また、ドレインオフセット領域５４０内に、当該ドレインオフセット領域５４０よりも、高濃度のＮ＋型のドレイン領域５２０を形成する。また、半導体層２００のうち、ドレインオフセット領域５４０の下に位置し、平面視でドレイン領域５２０と重なる領域に、ドレインオフセット領域５４０よりも高濃度のＮ＋型の第２ウェル領域５６０を形成する（第２ウェル形成工程）。次いで、押込拡散領域４４０に、Ｐ型のコンタクト領域４６０を形成する。次いで、半導体層２００上に、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域（符号不図示）上に位置するゲート絶縁層６２０を形成する。次いで、ゲート絶縁層６２０上に、ゲート電極６４０を形成する。以下、詳細を説明する。
【００７７】
まず、図７（ａ）のように、ＣＶＤ法により、Ｐ型の半導体基板１００上に、Ｐ型の半導体層２００をエピタキシャル成長させる（半導体層形成工程）。各原料としては、たとえば、シリコン原料としては、モノシラン（ＳｉＨ４）、Ｐ型不純物原料としては、ジボラン（Ｂ２Ｈ６）が用いられる。これにより、低抵抗のＰ型の半導体基板１００の上に、半導体基板１００よりも高抵抗な半導体層２００を形成する。
【００７８】
ここで、先に述べた図５で示したように、所望の第２降伏電圧Ｖ２、すなわち、所望の絶対耐圧Ｖｄｓｓとなるように、半導体層２００の厚さｔｅｐｉを規定する。具体的には、導入するシリコン原料の流量、または成長時間等を制御することにより、半導体層２００の厚さｔｅｐｉを調整する。
【００７９】
次いで、図７（ｂ）のように、半導体層２００の表層から底面まで、半導体層２００よりも高濃度のＰ＋型の押込拡散領域４４０を形成する。具体的には、下記のような手順で押込拡散領域４４０を形成する。まず、半導体層２００上にフォトレジスト膜（不図示）を成膜する。次いで、押込拡散領域４４０を形成する領域に開口を有するように、露光および現像を行う。次いで、半導体層２００に対して、Ｐ型不純物として、ボロン（Ｂ）をイオン注入する。次いで、フォトレジスト膜を剥離する。次いで、Ｐ型不純物の活性化のために、アニールを行う。以上のようにして、押込拡散領域４４０を形成する。以下、同様に「イオン注入により」と記載した場合は、上記フォトリソグラフィー工程を含むものとする。
【００８０】
次いで、図８（ａ）のように、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように、押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００を形成する。上記と押込拡散領域４４０と同様にして、イオン注入により、第１ウェル領域３００を形成する。ここで、第１ウェル領域３００のＰ型不純物を、半導体層２００よりも高濃度で、押込拡散領域４４０よりも低濃度になるようにイオン注入する。
【００８１】
次いで、図８（ｂ）のように、半導体層２００に平面視で第１ウェル領域３００と接するように、第１ウェル領域３００を挟んで押込拡散領域４４０と反対に位置する、Ｎ型のドレインオフセット領域５４０を形成する。具体的には、当該領域に、Ｎ型不純物として、リン（Ｐ）をイオン注入する。
【００８２】
次いで、図９（ａ）のように、半導体層２００上に、ゲート絶縁層６２０を形成する。ゲート絶縁層６２０として、たとえば、熱酸化法により、シリコン酸化膜（ＳｉＯ２）を形成する。なお、ゲート絶縁層６２０を、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域上に形成すればよい。ここでは、半導体層２００上の全面に、ゲート絶縁層６２０を形成する。
【００８３】
次いで、ゲート絶縁層６２０上に、ゲート電極６４０を形成する。ゲート電極６４０として、たとえば、ポリシリコンを形成する。このとき、ゲート絶縁層６２０を、少なくとも平面視でソース領域４２０とドレインオフセット領域５４０とで挟まれたチャネル領域上に位置するように、ゲート電極６４０をパターニングする。
【００８４】
次いで、図９（ｂ）のように、イオン注入により、半導体層２００に、ドレインオフセット領域５４０の下に位置するように、ドレインオフセット領域５４０よりも高濃度のＮ＋型の第２ウェル領域５６０を形成する（第２ウェル領域形成工程）。このとき、イオン注入の加速電圧等を調整することにより、第２ウェル領域５６０の深さを規定する。また、半導体層２００のうち、平面視で後述するドレイン領域５２０と重なる領域に、第２ウェル領域５６０を形成する。
【００８５】
ここで、上記したように、半導体層２００の厚さを規定するとともに、当該工程において、第２ウェル領域５６０の深さを規定する。このようにして、第１降伏電圧Ｖ１よりも、第２降伏電圧Ｖ２の方が小さくなるように、第２ウェル領域５６０と半導体基板１００との間の距離を規定する。
【００８６】
次いで、図１０（ａ）のように、イオン注入により、ドレインオフセット領域５４０内に、当該ドレインオフセット領域５４０よりも、高濃度のＮ＋型のドレイン領域５２０を形成する。また、第１ウェル領域３００に、Ｎ型のソース領域４２０を形成する。
【００８７】
次いで、図１０（ｂ）のように、押込拡散領域４４０に、Ｐ型のコンタクト領域４６０を形成する。
【００８８】
次いで、図１１（ａ）のように、ＣＶＤ法により、第１層間絶縁層７２０を形成する。第１層間絶縁層７２０として、たとえば、ＳｉＯ２を成膜する。
【００８９】
次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、第１層間絶縁層７２０にビアホール（不図示）を形成する。具体的には、まず、コンタクト領域４６０、ソース領域４２０、およびドレイン領域５２０の上面まで達するビアホールを形成する。次いで、表面ソース電極８４３を形成するための配線溝（不図示）を形成する。次いで、ビアホールおよび配線溝に、バリア層（不図示）を形成する。次いで、ＣＶＤ法により、ビアホールおよび配線溝に金属を埋め込む。このとき、ＣＶＤ法により、埋め込む金属としては、たとえば、Ｗなどである。
【００９０】
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、第１層間絶縁層７２０上を平坦化する。このようにして、第１ソースビア８４２、第１ドレインビア８５１、および表面ソース電極８４３を形成する。
【００９１】
なお、上記したビアホールより先に、表面ソース電極８４３のための配線溝を形成してもよい。また、第１層間絶縁層７２０は、表面ソース電極８４３を形成するための層間絶縁層を別途設けた二層構造であってもよい。
【００９２】
次いで、図１１（ｂ）のように、第１層間絶縁層７２０上に、第１ソース配線８４４および第１ドレイン配線８５２を形成する。具体的には、たとえば、スパッタにより、ＡｌＣｕ合金を成膜し、露光および現像によりパターニングする。
【００９３】
次いで、第１層間絶縁層７２０上に、第２層間絶縁層７４０を形成する。次いで、第２層間絶縁層７４０に、平面視で第１ソースビア８４２および第１ドレインビア８５１上に位置するように、第１ソース配線８４４および第１ドレイン配線８５２の上面までに至るビアホール（不図示）を形成する。
【００９４】
次いで、当該ビアホールにフォトレジスト膜（不図示）を埋め込み、第２層間絶縁層７４０上にフォトレジスト膜（不図示）をパターニングする。次いで、ＲＩＥにより、第２ソース配線８４６、第２ドレイン配線８５４、および第２ゲート配線８６２を形成するための配線溝（不図示）を形成する。
【００９５】
次いで、フォトレジスト膜を剥離する。次いで、上記したビアホールおよび配線溝に、バリア層（不図示）、シード層（不図示）を順に形成する。次いで、めっき法により、ビアホールおよび配線溝に金属を埋め込む。次いで、第２層間絶縁層７４０上を平坦化する。このようにして、第２ソースビア８４５、第２ドレインビア８５３、第２ソース配線８４６、第２ドレイン配線８５４、および第２ゲート配線８６２を形成する。
【００９６】
次いで、ＣＶＤ法により、第２層間絶縁層７４０上に、第３層間絶縁層７６０を形成する。次いで、同様にして、第３ドレインビア８５５および第３ドレイン配線８５６を形成する。
【００９７】
次いで、スパッタにより、半導体基板１００の裏面側に、裏面ソース電極８４１を形成する。
【００９８】
以上の工程により、半導体装置１０を得ることができる。
【００９９】
次に、図１２を用い、第１の実施形態の効果について説明する。図１２は、第１の実施形態の効果を説明するための断面図である。
【０１００】
ここで、本実施形態の半導体装置１０のようなＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）は、ＦＲＳ（Ｆａｍｉｌｙ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ：４６０ＭＨｚ帯形態型無線機）、ＧＭＲＳ（Ｇｅｎｅｒａｌ Ｍｏｂｉｌｅ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ：４６０ＭＨｚ帯携帯／据置型無線機）、一般業務無線機（１３５ＭＨｚ〜９００ＭＨｚ帯携帯／据置型）の高周波電力増幅部の最終段等に用いられる。
【０１０１】
このような半導体装置１０に対して、ユーザが誤った操作を行った場合を考える。ここでいう「ユーザ側が誤った操作」とは、無線機の電源をＯＮしたまま、送信状態でアンテナを脱着するなどの操作のことをいう。
【０１０２】
このような場合、過大なＲＦ信号がアンテナ端面で全反射する。このため、半導体装置１０のドレイン電極５０とソース電極４０との間に、過大なサージ電圧が印加された状態となる。以下では、半導体装置１０のドレイン電極５０とソース電極４０との間に過大なサージ電圧が印加された場合について、比較例と対比しながら、本実施形態の効果について説明する。
【０１０３】
図１２（ａ）は、比較例の半導体装置１０を示している。比較例の半導体装置１０は、半導体層２００が厚く、かつ、第２ウェル領域５６０が無い場合の半導体装置１０を示している。
【０１０４】
図１２（ａ）のように、比較例では、半導体層２００が厚く、またドレイン領域５２０から半導体基板１００へのキャリアの直接的な経路が無い。このため、ドレイン電極５０とソース電極４０との間にサージ電圧が印加された場合、ドレイン領域５２０から第１ウェル領域３００に過剰な降伏電流が流れてしまう。
【０１０５】
このように、過剰な降伏電流がドレイン領域５２０から第１ウェル領域３００に流れた場合、チャネル領域に損傷が生じてしまう可能性がある。また、ゲート電極６０とドレインオフセット領域５４０との間で絶縁破壊が起こる可能性がある。
【０１０６】
一方、図１２（ａ）は、本実施形態の半導体装置１０を示している。図１２（ｂ）のように、本実施形態によれば、ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。
【０１０７】
ドレイン電極５０とソース電極４０との間にサージ電圧が印加された場合、第２ウェル領域５６０が設けられていることにより、第２ウェル領域５６０から半導体基板１００側に、大半の降伏電流を逃がすことができる。半導体基板１００側に流れた一部の降伏電流は、裏面ソース電極８４１に流れる。または、他の降伏電流は、半導体基板１００、押込拡散領域４４０、およびコンタクト領域４６０を介して、半導体基板１０の表面側のソース電極４０に流れる。
【０１０８】
したがって、ドレイン領域５２０から第１ウェル領域３００に降伏電流が流れにくくなる。これにより、ＦＥＴのチャネル領域に過電流が流れることがなく、当該チャネル領域を損傷させることがない。
【０１０９】
また、本実施形態によれば、ＥＳＤ耐量を向上させるために、過度にゲート−ドレイン間距離Ｌｇｄを長くする必要が無い。すなわち、半導体装置１０の寄生容量を増加させることがない。したがって、ＥＳＤ耐量を向上させるとともに、高周波特性が良好な半導体装置１０を提供することができる。
【０１１０】
また、本実施形態によれば、半導体層２００の厚さｔｅｐｉや、第２ウェル領域５６０用のフォトマスクの変更で、上記のようにＥＳＤ耐量を向上できる。これにより、外部保護回路を設けるなどに比較しても、低コストでＥＳＤ耐量を向上させることができる。
【０１１１】
以上のように、本実施形態によれば、ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供することができる。
【０１１２】
以上の実施形態において、押込拡散領域４４０、第１ウェル領域３００、ドレインオフセット領域５４０、ソース領域４２０、ドレイン領域５２０、第２ウェル領域５６０およびコンタクト領域４６０を形成する工程の順番は、上記の順番に限られるものではない。また、導入した不純物の活性化のために行うアニールは、それぞれの領域に個別に行っても良い。または、まとめて一度のアニール工程で行っても良い。
【０１１３】
また、以上の実施形態において、第２ソースビア８４５等のビアを形成するための層間絶縁層と、第１ソース配線８４４または第２ソース配線８４６等の配線を形成するための層間絶縁層とが、それぞれ異なる層間絶縁層であってもよい。
【０１１４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【０１１５】
なお、以上の実施形態において、以下の発明も開示されている。
（付記１）
第１導電型の半導体基板と、
前記半導体基板上に設けられた第１導電型の半導体層と、
前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第１導電型の押込拡散領域と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域と、
前記半導体層に平面視で前記第１ウェル領域と接するように設けられ、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域と、
前記第１ウェル領域に設けられた、第２導電型のソース領域と、
前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域と、
前記押込拡散領域に設けられた、第１導電型のコンタクト領域と、
前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
を備える半導体装置。
（付記２）
付記１に記載の半導体装置について、
前記第１ウェル領域と前記ドレインオフセット領域との間における第１降伏電圧よりも、前記第２ウェル領域と前記半導体基板との間における第２降伏電圧の方が小さい半導体装置。
（付記３）
付記２に記載の半導体装置において、
前記第１降伏電圧は、前記第２降伏電圧よりも１．５倍以上大きい半導体装置。
（付記４）
付記１〜３のいずれか一項に記載の半導体装置において、
前記ドレイン領域に接続するドレイン電極と、
前記ソース領域と前記コンタクト領域とに接続するソース電極と、
前記基板の裏面に設けられ、接地された裏面ソース電極と、
をさらに備える半導体装置。
（付記５）
付記４に記載の半導体装置において、
前記ゲート電極と前記ソース電極との間に接続された保護ダイオードをさらに備え、
当該保護ダイオードは、平面視で、前記押込拡散領域、前記第１ウェル領域、前記ソース領域、前記ドレインオフセット領域および前記ドレイン領域が設けられた領域よりも外側に配置されている半導体装置。
（付記６）
請求項１〜５のいずれか一項に記載の半導体装置において、
前記ドレイン電極と前記ソース電極との間に、前記第２降伏電圧以上の電圧が印加されたとき、前記ドレイン電極から、前記第２ウェル領域を介して、前記半導体基板側に電流が流れる半導体装置。
（付記７）
付記１〜６のいずれか一項に記載の半導体装置において、
前記第２ウェル領域の幅は、前記ドレイン領域の幅と等しい半導体装置。
（付記８）
請求項１〜７のいずれか一項に記載の半導体装置において、
前記半導体基板の比抵抗は、０．０１Ωｃｍ以上０．０３Ωｃｍ以下である半導体装置。
（付記９）
付記１〜８のいずれか一項に記載の半導体装置において、
前記半導体層の比抵抗は、１０Ωｃｍ以上２０Ωｃｍ以下である半導体装置。
（付記１０）
第１導電型の半導体基板上に、第１導電型の半導体層を形成する半導体層形成工程と、
前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第１導電型の押込拡散領域を形成する工程と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域を形成する工程と、
前記半導体層に平面視で前記第１ウェル領域と接するように、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域を形成する工程と、
前記第１ウェル領域に、第２導電型のソース領域を形成する工程と、
前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域を形成する工程と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域を形成する第２ウェル領域形成工程と、
前記押込拡散領域に、第１導電型のコンタクト領域を形成する工程と、
前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
を備える半導体装置の製造方法。
（付記１１）
付記１０に記載の半導体装置の製造方法において、
前記半導体層形成工程において、前記半導体層の厚さを規定するとともに、
前記第２ウェル領域形成工程において、前記半導体層の前記第２ウェル領域の深さを規定することにより、
前記第１ウェル領域と前記ドレインオフセット領域との間における第１降伏電圧よりも、前記第２ウェル領域と前記半導体基板との間における第２降伏電圧の方が小さくなるように、前記第２ウェル領域と前記半導体基板との間の距離を規定する半導体装置の製造方法。
【符号の説明】
【０１１６】
１０ 半導体装置
４０ ソース電極
４１ ソース電極の端子部
５０ ドレイン電極
５１ ドレイン電極の端子部
６０ ゲート電極
６１ ゲート電極の端子部
７０ 保護ダイオード
１００ 半導体基板
２００ 半導体層
３００ 第１ウェル領域
４２０ ソース領域
４４０ 押込拡散領域
４６０ コンタクト領域
５２０ ドレイン領域
５４０ ドレインオフセット領域
５６０ 第２ウェル領域
６２０ ゲート絶縁層
６４０ ゲート電極
７２０ 第１層間絶縁層
７４０ 第２層間絶縁層
７６０ 第３層間絶縁層
８４１ 裏面ソース電極
８４２ 第１ソースビア
８４３ 表面ソース電極
８４４ 第１ソース配線
８４５ 第２ソースビア
８４６ 第２ソース配線
８５１ 第１ドレインビア
８５２ 第１ドレイン配線
８５３ 第２ドレインビア
８５４ 第２ドレイン配線
８５５ 第３ドレインビア
８５６ 第３ドレイン配線
８６１ 第１ゲート配線
８６２ 第２ゲート配線
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に設けられた第１導電型の半導体層と、
前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第１導電型の押込拡散領域と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域と、
前記半導体層に平面視で前記第１ウェル領域と接するように設けられ、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域と、
前記第１ウェル領域に設けられた、第２導電型のソース領域と、
前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域と、
前記押込拡散領域に設けられた、第１導電型のコンタクト領域と、
前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置について、
前記第１ウェル領域と前記ドレインオフセット領域との間における第１降伏電圧よりも、前記第２ウェル領域と前記半導体基板との間における第２降伏電圧の方が小さい半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１降伏電圧は、前記第２降伏電圧よりも１．５倍以上大きい半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記ドレイン領域に接続するドレイン電極と、
前記ソース領域と前記コンタクト領域とに接続するソース電極と、
前記基板の裏面に設けられ、接地された裏面ソース電極と、
をさらに備える半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ゲート電極と前記ソース電極との間に接続された保護ダイオードをさらに備え、
当該保護ダイオードは、平面視で、前記押込拡散領域、前記第１ウェル領域、前記ソース領域、前記ドレインオフセット領域および前記ドレイン領域が設けられた領域よりも外側に配置されている半導体装置。
【請求項６】
第１導電型の半導体基板上に、第１導電型の半導体層を形成する半導体層形成工程と、
前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第１導電型の押込拡散領域を形成する工程と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域を形成する工程と、
前記半導体層に平面視で前記第１ウェル領域と接するように、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域を形成する工程と、
前記第１ウェル領域に、第２導電型のソース領域を形成する工程と、
前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域を形成する工程と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域を形成する第２ウェル領域形成工程と、
前記押込拡散領域に、第１導電型のコンタクト領域を形成する工程と、
前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に設けられた第１導電型の半導体層と、
前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第１導電型の押込拡散領域と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域と、
前記半導体層に平面視で前記第１ウェル領域と接するように設けられ、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域と、
前記第１ウェル領域に設けられた、第２導電型のソース領域と、
前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域と、
前記押込拡散領域に設けられた、第１導電型のコンタクト領域と、
前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置について、
前記第１ウェル領域と前記ドレインオフセット領域との間における第１降伏電圧よりも、前記第２ウェル領域と前記半導体基板との間における第２降伏電圧の方が小さい半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１降伏電圧は、前記第２降伏電圧よりも１．５倍以上大きい半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記ドレイン領域に接続するドレイン電極と、
前記ソース領域と前記コンタクト領域とに接続するソース電極と、
前記基板の裏面に設けられ、接地された裏面ソース電極と、
をさらに備える半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ゲート電極と前記ソース電極との間に接続された保護ダイオードをさらに備え、
当該保護ダイオードは、平面視で、前記押込拡散領域、前記第１ウェル領域、前記ソース領域、前記ドレインオフセット領域および前記ドレイン領域が設けられた領域よりも外側に配置されている半導体装置。
【請求項６】
第１導電型の半導体基板上に、第１導電型の半導体層を形成する半導体層形成工程と、
前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第１導電型の押込拡散領域を形成する工程と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第１導電型の第１ウェル領域を形成する工程と、
前記半導体層に平面視で前記第１ウェル領域と接するように、前記第１ウェル領域を挟んで前記押込拡散領域と反対に位置する、第１導電型と逆の第２導電型のドレインオフセット領域を形成する工程と、
前記第１ウェル領域に、第２導電型のソース領域を形成する工程と、
前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第２導電型のドレイン領域を形成する工程と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第２導電型の第２ウェル領域を形成する第２ウェル領域形成工程と、
前記押込拡散領域に、第１導電型のコンタクト領域を形成する工程と、
前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
を備える半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２４４０７４（Ｐ２０１２−２４４０７４Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１５１８７（Ｐ２０１１−１１５１８７）
【出願日】平成２３年５月２３日（２０１１．５．２３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月２３日（２０１１．５．２３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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