【課題】印加されたサージによって破壊されることをより抑制することのできる半導体装置を提供する。
【解決手段】半導体装置１は、薄膜ＳＯＩ基板１０の薄膜ＳＯＩ層４０に、入力保護用のダイオード５を有する。そして、このダイオード５を構成する高濃度Ｐ型領域４１に電気的に接続された電極５０ａと、同じくダイオード５を構成する高濃度Ｎ型領域４２に電気的に接続された電極５０ｂとのいずれか一方を介して印加されたサージが、これら両電極５０ａ及び５０ｂのうちの他方の電極に向けて薄膜ＳＯＩ層４０の内部を流れることに起因して該薄膜ＳＯＩ層４０で発生する熱を、熱吸収部材６０の相変化を通じて吸収する。 （もっと読む）

【課題】電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすこと。
【解決手段】第１主面１２ａを備えた半導体基板１２と、第１主面側に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴのゲート電極２６およびゲート電極に電気的に接続された配線を含む第１配線構造体３６と、第１主面および第１主面に電気的に接続された配線を含む第２配線構造体３８と、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜１６とを備える （もっと読む）

【課題】 製造コストの増大や半導体装置性能を損なうことのなく、静電気放電耐量の高い半導体静電気放電保護装置を提供することを目的とする。
【解決手段】 半導体基板に形成した半導体回路上に導電体を配設し、前記導電体の一部を電源ラインに接続し、残る前記導電体をグランドラインに接続することにより気中放電モデルにおける静電気放電耐量を向上させることができる。さらに、半導体回路に占める導電体面積比を４０％以上とすることで面積効率の良い半導体静電気保護装置とする。 （もっと読む）

【課題】 ゲート抵抗およびオン抵抗が低く、高速スイッチング特性および電流駆動特性に優れた横型短チャネルＤＭＯＳを提供する。
【解決手段】 Ｐ型半導体基体１０６の表面近傍にはＮ⁻型エピタキシャル層１１０が形成され、その表面近傍にはＰ型ウェル１１４およびＮ^＋型ソース領域１１６が形成されている。Ｎ⁻型エピタキシャル層１１０の表面近傍には、オン抵抗低減用Ｎ型ウェル１３４が形成され、その表面近傍にはＮ^＋型ドレイン領域１１８が形成されている。Ｐ型半導体基体１０６とＮ⁻型エピタキシャル層１１０との境界の、上面から見て少なくともＰ型ウェル１１４と重なり合う部分にはＮ型埋め込み層１０８が形成されている。また、このＮ型埋め込み層１０８の少なくとも一部とＮ⁻型エピタキシャル層１１０とが接するように、Ｎ型埋め込み層１０８の上面を覆うようにＰ型埋め込み層１０９が形成されている。 （もっと読む）

【課題】ダミーパターンの面積を大きくしなくても、半導体素子や配線へのプラズマチャージ量を少なくする。
【解決手段】 半導体基板１にトランジスタ１１を形成すると共に、半導体基板１上にＭＮＯＳ素子１０を形成する。ＭＮＯＳ素子１０に電荷を蓄積した後、層間絶縁膜２０を形成する。層間絶縁膜２０に、ゲート電極５ｂ上に位置する第1の接続孔２０ｂ、及びＭＮＯＳ素子１０上に位置する第２の接続孔２０ａを形成する。層間絶縁膜２０上に、第1の接続孔２０ｂを介してゲート電極５ｂに接続する配線２２ｂを形成すると共に、第２の接続孔２０ａを介してＭＮＯＳ素子１０に接続するダミーパターン２２ａを形成する。 （もっと読む）