半導体装置およびその製造方法
【課題】電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすこと。
【解決手段】第１主面１２ａを備えた半導体基板１２と、第１主面側に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴのゲート電極２６およびゲート電極に電気的に接続された配線を含む第１配線構造体３６と、第１主面および第１主面に電気的に接続された配線を含む第２配線構造体３８と、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜１６とを備える
【解決手段】第１主面１２ａを備えた半導体基板１２と、第１主面側に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴのゲート電極２６およびゲート電極に電気的に接続された配線を含む第１配線構造体３６と、第１主面および第１主面に電気的に接続された配線を含む第２配線構造体３８と、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜１６とを備える
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴまたはキャパシタを備えた半導体装置、および、その製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴのゲート酸化膜や、キャパシタのキャパシタ絶縁膜は、製造の過程で行われるプラズマプロセス（ドライエッチング、プラズマスパッタリング、プラズマＣＶＤ、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）等）により、膜質劣化を生じる場合があることが知られている。
【０００３】
詳細には、上述のプラズマプロセスを実施すると、ゲート電極やキャパシタ電極に接続されている電気的にフローティングした配線に電荷が蓄積する。配線に蓄積した電荷量が許容量を超えると、ゲート酸化膜やキャパシタ絶縁膜を介して大電流が流れ、これらの膜を破壊してしまう。また、破壊に至らないまでも、特性を劣化させてしまう（たとえば、非特許文献１参照）。特に、この問題は、素子の微細化、ゲート電極の薄膜化に伴い、顕著となっている。
【非特許文献１】中村 守孝他，「半導体プロセスにおけるチャージング・ダメージ」，リアライズ社，１９９６年，ｐ．３０６−３１３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、この問題の解決のために種々の方策が講じられてきた。たとえば、ゲート面積に対する、配線の側面の面積の比率であるアンテナ比が、所定値を超えないように素子を設計することが行われている。また、上述のフローティングした配線に基板表面と電気的に接続する保護ダイオードを挿入することが行われている。
【０００５】
しかしながら、これら従来の方法は、素子をレイアウトする上で、設計自由度を著しく低下させ、その結果、素子の微細化が妨げてられていた。
【０００６】
この発明は、このような問題点に鑑みなされたものである。したがって、この発明の目的は、素子の設計自由度を低下させることなく、電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすことができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上述の目的を達成するために、この発明の半導体装置の第１の製造方法は、半導体基板の第１主面側にＭＯＳＦＥＴを備えた半導体装置を製造するにあたり、以下の工程を実施する。
【０００８】
（第１工程）ゲート電極が第１主面の上側に形成されたＭＯＳＦＥＴと、ＭＯＳＦＥＴの領域外でＭＯＳＦＥＴとは電気的に分離され、かつ、第１主面側に露出面を有する導電性領域とを含む半導体基板を用意する。
【０００９】
（第２工程）露出面およびゲート電極間を電気的に結合する導電性膜を含む電荷除去構造体を形成する。
【００１０】
（第３工程）第２工程後に行われ、ゲート電極に蓄積する電荷の発生原因となる諸処理工程の終了後に、導電性膜を非導電性膜に変質させるための熱処理を行う。
【００１１】
この発明の半導体装置の第１の製造方法によれば、第２工程において、露出面およびゲート電極間を電気的に結合する導電性膜を含む電荷除去構造体を形成する。これにより、ゲート電極と露出面との間の電気的接続が保たれる。
【００１２】
よって、第２工程の後に、この電荷除去構造体および電荷除去構造体に電気的に接続された構造体の少なくとも一方にプラズマが照射されたとしても、プラズマ照射に由来する電荷は、ゲート電極に蓄積することなく、電荷除去構造体を通じて、露出面から半導体基板へと逃がされる。つまり、プラズマ照射を行ってもゲート電極へ電荷が蓄積することがなく、その結果、ゲート酸化膜の膜質劣化が防止される。
【００１３】
さらに、ゲート電極に蓄積する電荷の発生原因となる諸処理工程（プラズマ処理）が終了した後に、熱処理により、電荷除去配線を構成する導電性膜を選択的に非導電性膜に変質させる。ところで、導電性膜の存在により、ゲート電極と露出面との間の電気的接続が確保されていたので、この導電性膜を、非導電性膜に変質させることにより、ゲート電極と露出面との間が電気的に絶縁される。よって、半導体装置完成後に、この非導電性膜が素子特性に悪影響を及ぼすことがない。
【００１４】
この発明の半導体装置の第２の製造方法は、一対のキャパシタ電極と、一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有するキャパシタを、半導体基板の第１主面側に備えた半導体装置を製造するにあたり、以下の工程を実施する。
【００１５】
（第１工程）第１主面の上側に、一対のキャパシタ電極を露出させるとともに、キャパシタ絶縁膜の一部分を露出させて形成されたキャパシタと、キャパシタと電気的に分離され、かつ、第１主面側に露出面を有する導電性領域とを含む、半導体基板を用意する。
【００１６】
（第２工程）露出面と一方のキャパシタ電極および露出面と他方のキャパシタ電極を電気的に結合する導電性膜を含む電荷除去構造体を形成する。
【００１７】
（第３工程）第２工程後に行われ、キャパシタ電極に蓄積する電荷の発生原因となる諸処理工程の終了後に、導電性膜を非導電性膜に変質させるための熱処理を行う。
【００１８】
この発明の半導体装置の第２の製造方法によれば、第２工程において、露出面と一方のキャパシタ電極および露出面と他方のキャパシタ電極を電気的に結合する導電性膜を含む電荷除去構造体を形成する。これにより、キャパシタ電極の双方と露出面との間の電気的接続が保たれる。
【００１９】
よって、第２工程の後に、この電荷除去構造体および電荷除去構造体に電気的に接続された構造体の少なくとも一方にプラズマが照射されたとしても、プラズマ照射に由来する電荷は、キャパシタ電極に蓄積することなく、電荷除去構造体を通じて、露出面から半導体基板へと逃がされる。つまり、プラズマ照射を行ってもキャパシタ電極の少なくとも一方へ電荷が蓄積することがなく、その結果、キャパシタ絶縁膜の膜質劣化が防止される。
【００２０】
さらに、キャパシタ電極に蓄積する電荷の発生原因となる諸処理工程（プラズマ処理）が終了した後に、熱処理により、電荷除去配線を構成する導電性膜を選択的に非導電性膜に変質させる。ところで、導電性膜の存在により、キャパシタ電極と露出面との間の電気的接続が確保されていたので、この導電性膜を、非導電性膜に変質させることにより、キャパシタ電極と露出面との間が電気的に絶縁される。よって、半導体装置完成後に、この非導電性膜が素子特性に悪影響を及ぼすことがない。
【００２１】
この発明の第１の半導体装置は、半導体基板と、ＭＯＳＦＥＴと、第１配線構造体と、第２配線構造体と、非導電性膜とを備えている。ここで、半導体基板は第１主面側に導電性領域を含む露出面を備えている。また、ＭＯＳＦＥＴは、半導体基板の第１主面側に設けられている。また、第１配線構造体は、ＭＯＳＦＥＴのゲート電極およびゲート電極に電気的に接続された配線を含む。また、第２配線構造体は、露出面および露出面に電気的に接続された配線を含む。そして、非導電性膜は、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続しており、熱処理を受けることにより良導体から絶縁体へと変質されている。
【００２２】
この発明の第１の半導体装置によれば、熱処理前においては、第１および第２配線構造体は、良導体としての導電性膜により電気的に接続されている。よって、ゲート電極を含む第１配線構造体に加えられた電荷は、第２配線構造体を介して露出面から半導体基板へと逃がされる。よって、第１配線構造体に電荷が蓄積することがない。ここで、導電性膜とは、良導体であり、熱処理を受けることにより絶縁体としての非導電性膜に変質される膜のことを示す。
【００２３】
また、熱処理後においては、導電性膜が、絶縁体としての非導電性膜に変質することにより、第１および第２配線構造体の間は、電気的に絶縁された状態となる。よって、非導電性膜が半導体装置の特性等に影響を与えることがない。
【００２４】
この発明の第２の半導体装置は、半導体基板と、キャパシタと、第１配線構造体と、第２配線構造体と、非導電性膜とを備えている。ここで、半導体基板は第１主面側に導電性領域を含む露出面を備えている。また、キャパシタは、半導体基板の第１主面側に設けられており、一対のキャパシタ電極と、一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有している。また、第１配線構造体は、キャパシタ電極の双方、および、キャパシタ電極の双方にそれぞれ電気的に接続された配線を含む。また、第２配線構造体は、露出面および露出面に電気的に接続された配線を含む。そして、非導電性膜は、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続しており、熱処理を受けることにより良導体から絶縁体へと変質されている。
【００２５】
この発明の第２の半導体装置によれば、熱処理前においては、第１および第２配線構造体は、良導体としての導電性膜により電気的に接続されている。よって、キャパシタ電極の双方を含む第１配線構造体に加えられた電荷は、第２配線構造体を介して露出面から半導体基板へと逃がされる。よって、第１配線構造体に電荷が蓄積することがない。ここで、導電性膜とは、良導体であり、熱処理を受けることにより絶縁体としての非導電性膜に変質される膜のことを示す。
【００２６】
また、熱処理後においては、導電性膜が、絶縁体としての非導電性膜に変質することにより、第１および第２配線構造体の間は、電気的に絶縁された状態となる。よって、非導電性膜が半導体装置の特性等に影響を与えることがない。
【００２７】
この発明の第３の半導体装置は、半導体基板と、ＭＯＳＦＥＴと、第１配線構造体と、第２配線構造体と、非導電性膜とを備えている。ここで、半導体基板は、第１主面側に導電性領域を含む露出面を備えている。また、ＭＯＳＦＥＴは、半導体基板の第１主面側に設けられている。また、第１配線構造体は、ＭＯＳＦＥＴのゲート電極およびゲート電極に電気的に接続された配線を含む。また、第２配線構造体は、露出面および露出面に電気的に接続された配線を含む。そして、酸化イットリウムからなる非導電性膜は、第１および第２配線構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している。
【００２８】
この発明の第３の半導体装置によれば、酸化イットリウムからなる非導電性膜は、第１および第２配線構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している。ところで、酸化イットリウムは、良導体である金属イットリウムを３８０〜５５０℃の温度で加熱することで得られる。よって、加熱前においては、第１および第２配線構造体間は、金属イットリウムにより接続されている。よって、ゲート電極を含む第１配線構造体に加えられた電荷は、第２配線構造体を介して露出面から半導体基板へと逃がされる。よって、第１配線構造体に電荷が蓄積することがない。
【００２９】
この発明の第４の半導体装置は、半導体基板と、キャパシタと、第１配線構造体と、第２配線構造体と、非導電性膜とを備えている。ここで、半導体基板は第１主面側に導電性領域を含む露出面を備えている。また、キャパシタは、半導体基板の第１主面側に設けられており、一対のキャパシタ電極と、一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有している。また、第１配線構造体は、キャパシタ電極の双方、および、キャパシタ電極の双方にそれぞれ電気的に接続された配線を含む。また、第２配線構造体は、露出面および露出面に電気的に接続された配線を含む。そして、酸化イットリウムからなる非導電性膜は、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している。
【００３０】
この発明の第４の半導体装置によれば、酸化イットリウムからなる非導電性膜は、第１および第２配線構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している。ところで、酸化イットリウムは、良導体である金属イットリウムを３８０〜５５０℃の温度で加熱することで得られる。よって、加熱前においては、第１および第２配線構造体間は、金属イットリウムにより接続されている。よって、ゲート電極を含む第１配線構造体に加えられた電荷は、第２配線構造体を介して露出面から半導体基板へと逃がされる。よって、第１配線構造体に電荷が蓄積することがない。
【発明の効果】
【００３１】
この発明は、上述したような構成を有している。したがって、この発明の半導体装置および半導体装置の製造方法によれば、素子の設計自由度を低下させることなく、電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすことができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して、この発明の実施の形態について説明する。なお、各図は、各構成要素の形状、大きさ及び配置関係に関して、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例に過ぎない。したがって、この発明は、以下の実施の形態に何ら限定されない。なお、図１〜図１２において、主要な構成要素を除いて、断面を示すハッチングを省略している。
【００３３】
（実施の形態１）
図１〜図３を参照して、実施の形態１の半導体装置の製造方法、および半導体装置につき説明する。図１は、半導体装置の説明に供する断面切り口を示す図である。図２（Ａ）および（Ｂ）ならびに図３は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【００３４】
図１を参照して、半導体装置１０の構造につき説明する。
【００３５】
半導体基板１２の第１主面１２ａ側には、ＭＯＳＦＥＴ１４等の素子が形成されている。そして、これらの素子を覆って、たとえば、厚みが約５０ｎｍの酸化イットリウムからなる非導電性膜１６が形成されている。
【００３６】
この非導電性膜１６上には、たとえば、厚みが約１μｍのＳｉＯ２からなる第１層間絶縁膜１８が形成されている。この第１層間絶縁膜１８上には、たとえば、厚みが約８００ｎｍのＳｉＯ２からなる第２層間絶縁膜２０が形成されている。そして、第２層間絶縁膜２０上には、たとえば、厚みが約８００ｎｍのＳｉ３Ｎ４からなるパッシベーション膜２２が形成されている。
【００３７】
上述した積層構造を有する半導体装置１０は、半導体基板１２と、ＭＯＳＦＥＴ１４と、第１配線構造体３６と、第２配線構造体３８と、非導電性膜１６とを備える。
【００３８】
半導体基板１２は、導電型が、たとえば、ｐ型とされたＳｉ基板とする。
【００３９】
ＭＯＳＦＥＴ１４は、フィールド酸化膜１５により隣接する他の素子と電気的に分離された能動素子であり、半導体基板１２の第１主面１２ａ側に形成されている。ＭＯＳＦＥＴ１４は、第１主面１２ａ上に形成されたゲート酸化膜２４と、ゲート酸化膜２４上に形成されたゲート電極２６と、ソースおよびドレイン（どちらも不図示）とを備えている。
【００４０】
導電性領域４０は、半導体基板１２の第１主面１２ａが露出した領域であり、ＭＯＳＦＥＴ１４の領域外に設けられ、ＭＯＳＦＥＴ１４と電気的に分離している。適当な不純物が導入されることで、この導電性領域４０の導電型は、ｎ型とされている。導電性領域４０の表面を露出面４０ａと称する。
【００４１】
第１配線構造体３６は、ゲート電極２６と電気的に接続されており、第１埋込コンタクト配線２８ａ、第１配線３０ａ、第３埋込コンタクト配線３２ａおよび第３配線３４ａを備える。
【００４２】
第１埋込コンタクト配線２８ａは、第１層間絶縁膜１８および非導電性膜１６を貫通するビアコンタクトであり、ゲート電極２６と電気的に接続している。第１配線３０ａは、第１層間絶縁膜１８の上面１８ａに、所定の平面形状にパターニングされて形成されており、第１埋込コンタクト配線２８ａと電気的に接続している。第３埋込コンタクト配線３２ａは、第２層間絶縁膜２０を貫通するビアコンタクトであり、第１配線３０ａと電気的に接続している。第３配線３４ａは、第２層間絶縁膜２０の上面２０ａに、所定の平面形状にパターニングされており、第３埋込コンタクト配線３２ａと電気的に接続している。そして、パッシベーション膜２２には、第３配線３４ａに至るパッド開口４２ａが設けられている。
【００４３】
第２配線構造体３８は、導電性領域４０の露出面４０ａと電気的に接続されており、第２埋込コンタクト配線２８ｂ、第２配線３０ｂ、第４埋込コンタクト配線３２ｂおよび第４配線３４ｂを備える。
【００４４】
第２埋込コンタクト配線２８ｂは、第１層間絶縁膜１８および非導電性膜１６を貫通するビアコンタクトであり、導電性領域４０と電気的に接続している。第２配線３０ｂは、第１層間絶縁膜１８の上面１８ａに、所定の平面形状にパターニングされて形成されており、第２埋込コンタクト配線２８ｂと電気的に接続している。第４埋込コンタクト配線３２ｂは、第２層間絶縁膜２０を貫通するビアコンタクトであり、第２配線３０ｂと電気的に接続している。第４配線３４ｂは、第２層間絶縁膜２０の上面２０ａに、所定の平面形状にパターニングされており、第４埋込コンタクト配線３２ｂと電気的に接続している。そして、パッシベーション膜２２には、第４配線３４ｂに至るパッド開口４２ｂが設けられている。
【００４５】
非導電性膜１６は、第１および第２配線構造体３６および３８の両者に接触し、かつ、第１および第２配線構造体３６および３８の間を接続している。
【００４６】
より詳細には、非導電性膜１６の側面１６ａは、ゲート電極２６側の第１埋込コンタクト配線２８ａの側面２８ａ１と密着し、かつ、非導電性膜１６の側面１６ｂは、導電性領域４０側の第２埋込コンタクト配線２８ｂの側面２８ｂ１と密着している。
【００４７】
また、非導電性膜１６は、両側面１６ａと１６ｂの間で空間的に連続した膜として形成されている。つまり、非導電性膜１６は、第１埋込コンタクト配線２８ａの側面２８ａ１と、第２埋込コンタクト配線２８ｂの側面２８ｂ１との間を連結する一体の膜として構成されている。
【００４８】
完成された半導体装置１０においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置１０の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【００４９】
つまり、非導電性膜１６は、前駆体としての導電性膜１７を良導体から絶縁体へと変質させることで形成される。
【００５０】
より具体的には、ゲート電極２６に蓄積する電荷の発生原因となる諸処理工程、すなわち第１配線構造体３６に対する全てのプラズマ照射工程が終了した後に、導電性膜１７を、３８０℃〜５５０℃の温度で熱処理する。この結果、金属イットリウム（導電性膜１７）が酸化されて、酸化イットリウムからなる非導電性膜１６に変質する。なお、導電性膜１７および非導電性膜１６については後述する。
【００５１】
つぎに、図２および図３を参照して、半導体装置１０の製造方法につき説明する。なお、以下の説明では、半導体装置１０の製造工程を、大まかに（Ａ）〜（Ｄ）に区分しているが、これらの区分は説明の便宜のためであり、実際の製造工程は、これらの区分になんら限定されない。
【００５２】
（Ａ）図２（Ａ）に示す構造体の製造
（Ａ−１）
まず、導電型がｐ型であるＳｉ基板１２を準備し、Ｓｉ基板の第１主面１２ａの素子形成予定領域４４以外の領域を、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により酸化して、膜厚が約４００ｎｍのフィールド酸化膜１５を形成する。
【００５３】
より詳細には、ＳｉＯ２膜とＳｉ３Ｎ４膜とをこの順序で積層した保護膜（図示せず。）で、素子形成予定領域４４を被覆した上で、約１０００℃の温度で、水蒸気酸化を行うことで、フィールド酸化膜１５を形成する。
【００５４】
（Ａ−２）
つぎに、上述の保護膜を除去した後に、約８５０℃の温度で熱酸化を行うことで、素子形成予定領域４４上に、ゲート酸化膜２４となるＳｉＯ２膜を形成する。
【００５５】
（Ａ−３）
つぎに、ＳｉＨ４とＰＨ３とを所望の比率で混合した原料ガスを用い、圧力が約０．１Ｔｏｒｒ、および温度が約６００℃の条件で、減圧ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚が約２００ｎｍのＰがドープされたポリシリコン膜を、第１主面１２ａ側の全面に堆積する（図示せず）。
【００５６】
（Ａ−４）
つぎに、Ｗ−Ｓｉ合金ターゲットを用いたスパッタ法により、膜厚が約１００ｎｍのタングステンシリサイド膜を、上述のポリシリコン膜上に堆積する（図示せず）。
【００５７】
（Ａ−５）
つぎに、公知のフォトリソグラフィー工程およびエッチング工程を行うことにより、不要な、タングステンシリサイド膜およびポリシリコン膜を除去することにより、ゲート電極２６を形成する。
【００５８】
（Ｂ）図２（Ｂ）に示す構造体の製造
（Ｂ−１）
まず、ゲート電極２６をマスクとして、Ｐのイオン注入を行い、ソースおよびドレイン形成予定領域（いずれも不図示）にＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造（図示せず）を形成する。このときのイオン注入条件は、注入エネルギー：約５０ｋｅＶ、および、注入量：約５×１０１３ｃｍ−２である。
【００５９】
（Ｂ−２）
つぎに、プラズマＣＶＤ法により、第１主面１２ａ側の全面に厚み約２００ｎｍのＳｉＯ２膜を堆積する。その後、反応性スパッタ法（以下、ＲＩＥ法とも称する。）により、このＳｉＯ２膜を除去することにより、ゲート電極２６の側面にサイドウォール５０を残留形成する。
【００６０】
（Ｂ−３）
つぎに、ゲート電極２６およびサイドウォール５０をマスクとして、第１主面１２ａの露出領域に、Ａｓのイオン注入を行う。このときのイオン注入条件は、注入エネルギー：約１００ｋｅＶ、および、注入量：約５×１０１５ｃｍ−２である。
【００６１】
（Ｂ−４）
つぎに、ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）法により、約９００℃の温度で、約３０秒間熱処理を行う。これにより、第１主面１２ａの露出領域に、導電型がｎ型である導電性領域４０を形成する。また、これにより、ソースおよびドレイン形成予定領域においても不純物が活性化され、ソースおよびドレインが形成される（いずれも不図示）。ソースおよびドレインが完成することにより、半導体基板１２の第１主面１２ａ側に、ＭＯＳＦＥＴ１４が形成される。
【００６２】
ここで、ＭＯＳＦＥＴ１４は、半導体基板１２の主面１２ａ上に形成されたゲート酸化膜２４と、ゲート酸化膜２４上に形成されたゲート電極２６と、ソースおよびドレインとを備えた能動素子である。
【００６３】
（Ｂ−５）
そして、金属イットリウムターゲットを用いたスパッタ法により、工程（Ｂ−４）で得られた構造体の第１主面１２ａ側の全面に、導電性膜１７として金属イットリウムを、厚み約５０ｎｍにわたり堆積する。
【００６４】
このようにして堆積された導電性膜１７としての金属イットリウム膜は、露出面４０ａとゲート電極２６の両者に接触しており、露出面４０ａおよびゲート電極２６との間の電気的接続を確保する電荷除去配線５２として機能する。
【００６５】
また、この工程により、露出面４０ａ、ゲート電極２６、および電荷除去配線５２（導電性膜１７）を備えた電荷除去構造体５４が形成される。
【００６６】
よって、工程（Ｂ−５）より後の工程において、電荷除去構造体５４および電荷除去構造体５４に電気的に接続された第１および第２配線構造体３６，３８（図１）に照射されるプラズマに由来する電荷は、ゲート電極２６に蓄積することなく、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。
【００６７】
（Ｃ）図３に示す構造体の製造
（Ｃ−１）
まず、導電性膜１７上の全面に、約３５０℃の温度においてＨＤＰ−ＣＶＤ法により、第１層間絶縁膜１８となるＳｉＯ２膜を、厚み約１．５μｍにわたって堆積する。
【００６８】
なお、ＨＤＰ−ＣＶＤ法によるＳｉＯ２膜の成膜初期段階においては、導電性膜１７が露出した状態であるので、電荷除去配線５２（導電性膜１７）に対してプラズマが照射される。しかし、電荷除去配線５２は、導電性領域４０と電気的に接続されているので、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００６９】
（Ｃ−２）
つぎに、このＳｉＯ２膜を、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法により、平坦化して、厚みが約１μｍの第１層間絶縁膜１８を形成する。
【００７０】
（Ｃ−３）
つぎに、この第１層間絶縁膜１８に、ゲート電極２６および露出面４０ａに至るコンタクトホール５８ａ，５８ｂを形成する。すなわち、フォトリソグラフィー技術を用いて、コンタクトホール形成予定領域以外をフォトレジスト等のエッチング保護膜で被覆する。その上で、ＲＩＥ法により異方性エッチングを行う。これにより、第１層間絶縁膜１８および導電性膜１７を貫通してゲート電極２６および露出面４０ａに至るコンタクトホール５８ａ，５８ｂを形成する。
【００７１】
なお、ＲＩＥ法によるエッチングの末期段階では、露出したゲート電極２６に対して、直接、プラズマが照射される。しかし、上述のように、ゲート電極２６と導電性領域４０とは、電荷除去配線５２を介して電気的に接続されている。よって、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００７２】
（Ｃ−４）
つぎに、上述のエッチング保護膜を公知の方法で除去した後、スパッタ法により厚み約５０ｎｍのＰｔ膜、および、反応性スパッタ法により厚み約５０ｎｍのＴｉＮ膜を、コンタクトホール５８ａ，５８ｂ中に堆積することで、露出面４０ａに白金シリサイドを形成する。
【００７３】
（Ｃ−５）
つぎに、原料ガスとしてＷＦ６を用いたプラズマＣＶＤ法により、温度約３００℃において、上述の工程で得られた構造体の全面に、厚み約１μｍのＷ膜を堆積する。そして、このＷ膜を、ＣＭＰ法により第１層間絶縁膜１８の上面までエッチバックすることで、コンタクトホール５８ａ，５８ｂ中に、Ｗからなる第１および第２埋込コンタクト配線２８ａ，２８ｂを充填形成する。
【００７４】
これにより、第１および第２埋込コンタクト配線２８ａ，２８ｂの側面２８ａ１，２８ｂ１と、導電性膜１７の側面１７ａ，１７ｂとがそれぞれ密着し、電気的に接続される。
【００７５】
なお、この工程において、プラズマＣＶＤの初期段階では、露出したゲート電極２６に対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００７６】
（Ｃ−６）
つぎに、上述の工程で得られた構造体の全面に、スパッタ法により、厚み約５０ｎｍのＴｉ膜および厚み約５００ｎｍのＳｉとＣｕとを含有したＡｌ膜をこの順序で堆積する。そして、フォトリソグラフィー技術を用いて、このＡｌ／Ｔｉ積層膜上に、フォトレジスト等からなるエッチング保護膜を、所望の平面形状にパターニングして堆積する。そして、ＲＩＥ法により、エッチング保護膜で被覆されていない領域のＡｌ／Ｔｉ積層膜を除去することにより、第１および第２配線３０ａ，３０ｂを形成する。
【００７７】
なお、ＲＩＥ法によるエッチングでは、電荷除去構造体５４に電気的に接続された構造体であるＡｌ／Ｔｉ積層膜に対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００７８】
（Ｄ）図１に示す半導体装置１０を完成する
（Ｄ−１）
すなわち、まず、図３に示した構造体の全面に、約３５０℃の温度においてＨＤＰ−ＣＶＤ法により、第２層間絶縁膜２０となるＳｉＯ２膜を、厚み約１．５μｍにわたって堆積する。
【００７９】
なお、この工程の初期段階においても、電荷除去構造体５４に電気的に接続された構造体である第１および第２配線３０ａ，３０ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００８０】
（Ｄ−２）
つぎに、このＳｉＯ２膜を、ＣＭＰ法により、平坦化して、厚み約８００ｎｍの第２層間絶縁膜２０を形成する。
【００８１】
（Ｄ−３）
つぎに、第２層間絶縁膜２０に、第１および第２配線３０ａ，３０ｂに至るビアホール６０ａ，６０ｂを形成する。すなわち、フォトリソグラフィー技術を用いて、ビアホール形成予定領域以外をフォトレジスト等のエッチング保護膜で被覆する。その上で、ＲＩＥ法により異方性エッチングを行うことにより第２層間絶縁膜２０にビアホール６０ａ，６０ｂを形成する。
【００８２】
なお、この工程の末期段階においても、電荷除去構造体５４に電気的に接続された構造体である第１および第２配線３０ａ，３０ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００８３】
（Ｄ−４）
つぎに、反応性スパッタ法により、ビアホール６０ａ，６０ｂ中に、厚み約５０ｎｍのＴｉＮ膜を堆積する。
【００８４】
（Ｄ−５）
つぎに、工程（Ｄ−４）で得られた構造体の全面に、原料ガスとしてＷＦ６を用いたプラズマＣＶＤ法により、温度約３００℃において、厚み約１μｍのＷ膜を堆積する。そして、このＷ膜を、ＣＭＰ法により第２層間絶縁膜２０の上面２０ａまでエッチバックすることで、ビアホール６０ａ，６０ｂ中に、Ｗからなる第３および第４埋込コンタクト配線３２ａ，３２ｂを充填形成する。
【００８５】
なお、この工程の初期段階においても、電荷除去構造体５４に電気的に接続された構造体である第１および第２配線３０ａ，３０ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００８６】
（Ｄ−６）
つぎに、工程（Ｄ−５）で得られた構造体の全面に、スパッタ法により、厚み約５０ｎｍのＴｉ膜および厚み約５００ｎｍのＳｉとＣｕとを含有したＡｌ膜をこの順序で堆積する。そして、フォトリソグラフィー技術を用いて、このＡｌ／Ｔｉ積層膜上に、フォトレジスト等からなるエッチン保護膜を、所望の平面形状にパターニングして堆積する。そして、ＲＩＥ法により、エッチング保護膜で被覆されていない領域のＡｌ／Ｔｉ積層膜を除去することにより、第３および第４配線３４ａ，３４ｂを形成する。
【００８７】
なお、この工程においても、電荷除去構造体５４に電気的に接続された構造体であるＡｌ／Ｔｉ積層膜に対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００８８】
（Ｄ−７）
つぎに、工程（Ｄ−６）で得られた構造体の全面に、プラズマＣＶＤ法により、温度約３００℃において、パッシベーション膜２２としてのＳｉ３Ｎ４膜を、約８００ｎｍの厚みで堆積する。
【００８９】
なお、この工程においても、電荷除去構造体５４に電気的に接続された構造体である第３および第４配線３４ａ，３４ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００９０】
（Ｄ−８）
つぎに、フォトリソグラフィー技術を用いて、このパッシベーション膜２２上に、フォトレジスト等からなるエッチン保護膜を、所望の平面形状にパターニングして堆積する。そして、ＲＩＥ法により、エッチング保護膜で被覆されていない領域のパッシベーション膜２２を除去することにより、パッド開口４２ａ，４２ｂを形成する。
【００９１】
なお、この工程においても、電荷除去構造体５４に電気的に接続された構造体である第３および第４配線３４ａ，３４ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００９２】
（Ｄ−９）
最後に、工程（Ｄ−８）で得られた構造体に温度４５０℃で約６０分の熱処理を行う。これにより導電性膜１７としての金属イットリウム膜が酸化されて、非導電性膜１６としての酸化イットリウム（Ｙ２Ｏ３）膜に変質する。
【００９３】
これらの工程を経ることにより、半導体装置１０が完成する。
【００９４】
つぎに、導電性膜１７として用いる金属イットリウムの性質につき説明する。
【００９５】
金属イットリウムは、電気的な良導体であることが知られている。そして、３８０℃以上、特に４００℃以上の温度においては、真空度が１×１０−５Ｔｏｒｒ以下の雰囲気においても、雰囲気中に存在する微量の酸素により酸化され、電気的な絶縁体である酸化イットリウムとなることが知られている。
【００９６】
以上の知見は、（藤川 久喜 外２名，「はんだ接合用Ａｕ／Ｆｅ／Ｙ積層オーミック電極」，豊田中央研究所Ｒ＆Ｄレビュー，１９９６年３月，Ｖｏｌ．３１，Ｎｏ．１，ｐ．３３−４１）に詳述されている。
【００９７】
つまり、３８０℃以上の温度で熱処理を行えば、良導体としての金属イットリウムを絶縁体としての酸化イットリウムへと選択的に変質させることができる。
【００９８】
実施の形態１は、金属イットリウムのこのような性質を半導体装置１０の製造に応用したものである。
【００９９】
すなわち、工程（Ｂ−５）において、金属イットリウムからなる導電性膜１７を第１主面１２ａ側の全面に堆積する。これにより、ゲート電極２６と露出面４０ａとを電気的に接続する電荷除去配線５２が形成される。
【０１００】
その後の工程（Ｂ−６）〜（Ｄ−８）では、プロセス処理温度を３５０℃以下とすることで、金属イットリウム（導電性膜１７）の酸化を抑制しながら処理を進める。
【０１０１】
ところで、工程（Ｂ−６）〜（Ｄ−８）で行われる諸処理（成膜およびエッチング）においては、電荷除去構造体５４や、第１配線構造体３６へと不可避的にプラズマが照射される。したがって、電荷除去構造体５４や、第１配線構造体３６にプラズマ由来の電荷が導入される。
【０１０２】
しかし、導電性膜１７が良導体の状態に保たれているので、電荷除去構造体５４および第１配線構造体３６に導入された電荷は、導電性膜１７、より詳細には電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。この結果、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【０１０３】
ゲート電極２６に蓄積する電荷の発生原因となる諸処理工程、すなわち、プラズマが照射される全ての工程が終了した後に、工程（Ｄ−９）において、４５０℃の温度で６０分間熱処理を行う。この温度の熱処理において、半導体装置１０の構成要素のうち、導電性膜１７のみが影響を受ける。具体的には、導電性膜１７（金属イットリウム）は、雰囲気の微量な酸素により選択的に酸化され、非導電性膜１６（酸化イットリウム）となる。
【０１０４】
よって、完成した半導体装置１０では、導電性を有する導電性膜１７は絶縁性である非導電性膜１６へと完全に変質する。よって、導電性膜１７を介した素子間リーク等により、半導体装置１０の電気的特性が悪影響を受ける懸念を完全に払拭できる。
【０１０５】
このように、この実施の形態の半導体装置１０の製造方法によれば、金属イットリウムからなる導電性膜１７を、半導体基板１２の第１主面１２ａ側の全面に堆積することにより、ゲート電極２６、露出面４０ａおよび導電性膜１７からなる電荷除去構造体５４を形成した。また、導電性膜１７堆積後の処理温度を３５０℃以下とした。
【０１０６】
この結果、電荷除去構造体５４および第１配線構造体３６に対して照射されるプラズマに由来する電荷は、この導電性膜１７を介して半導体基板１２へと逃がされるので、ゲート電極２６への電荷の蓄積を防止できる。これにより、ゲート酸化膜２４の膜質劣化を防止できる。
【０１０７】
さらに、この導電性膜１７は、半導体装置１０を製造の最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置１０に悪影響を及ぼすことがない。
【０１０８】
また、この実施の形態の半導体装置１０の製造方法によれば、導電性膜１７を第１主面１２ａ側の全面に堆積し、最終工程において３８０℃以上の温度で熱処理を行うことで、導電性膜１７を非導電性膜１６へと変質させるという単純な構成により、ゲート電極２６への電荷の蓄積を防止している。したがって、アンテナ比を制限したり、保護ダイオードを挿入したりするという従来技術に比べて、素子の設計自由度を大きくすることができる。この結果、一層微細な素子を製造することができる。
【０１０９】
また、この実施の形態の半導体装置１０によれば、工程（Ｄ−９）より前の工程では、第１および第２配線構造体３６，３８は、良導体としての導電性膜１７により電気的に接続されている。よって、ゲート電極２６を含む第１配線構造体３６に、プラズマ処理により導入された電荷は、導電性膜１７および第２配線構造体３８を介して半導体基板１２の導電性領域４０へと逃がされる。よって、第１配線構造体３６に電荷が蓄積することがない。この結果、膜質劣化のないゲート酸化膜２４が得られる。
【０１１０】
また、工程（Ｄ−９）の後においては、導電性膜１７が、絶縁体としての非導電性膜１６に変質することにより、第１および第２配線構造体３６，３８の間は、電気的に絶縁された状態となる。よって、非導電性膜１６が半導体装置１０の特性等に影響を与えることがない。
【０１１１】
なお、この実施の形態においては、導電性膜１７の材質として金属イットリウムを採用した。しかし、導電性膜１７は、所定の温度未満で良導体であり、所定の温度以上で絶縁体となるような材料であれば、金属イットリウムに限定されない。
【０１１２】
また、この実施の形態においては、工程（Ｂ−５）で、導電性膜１７を第１主面１２ａ側の全面に堆積していた。しかし、導電性膜１７は、少なくとも、ゲート電極２６と露出面４０ａとを電気的に接続するような平面形状であれば、第１主面１２ａ側の全面に堆積する必要はない。たとえば、導電性膜１７を、ゲート電極２６と露出面４０ａとを接続するような平面形状にパターニングして配置してもよい。
【０１１３】
このようにすることにより、導電性膜１７としての金属イットリウムと半導体基板１２とが直接接触する面積を減少させることができ、金属イットリウムの半導体基板１２への拡散を抑えることができる。
【０１１４】
また、工程（Ｄ−９）の熱処理は、温度が３８０℃〜５５０℃の範囲で行うことが好ましい。熱処理の下限温度が３８０℃以上であれば、金属イットリウム（導電性膜１７）を、半導体装置１０の電気的特性に悪影響を及ぼさない程度に、酸化イットリウム（非導電性膜１６）へと変質させることができる。より好適には、熱処理の下限温度は、４００℃以上である。熱処理の下限温度を４００℃以上とすることにより、金属イットリウム（導電性膜１７）を、ほぼ完全に、酸化イットリウム（非導電性膜１６）へと変質させることができる。
【０１１５】
また、熱処理の上限温度（５５０℃）は、主に、配線（第１および第２配線３０ａ，３０ｂならびに第３および第４配線３４ａ，３４ｂ）として用いられるＡｌ（融点：約６６０℃）に対する熱ダメージを考慮して決定されたものである。つまり、熱処理を５５０℃以下で行えば、Ａｌ配線に熱ダメージを与えることがない。したがって、配線として、Ａｌ以外の材料を用いる場合には、その材料の融点に合わせて、熱処理の上限温度を変更してもよい。
【０１１６】
また、この実施の形態においては、導電性膜１７である金属イットリウムの厚みを５０ｎｍとした。しかし、導電性膜１７の厚みに特に制限はなく、ゲート電極２６と導電性領域４０との間の導電性を勘案して任意好適な値を選択できる。
【０１１７】
また、導電性膜１７を形成する工程（Ｂ−５）は、ゲート電極２６を形成する工程（Ａ−５）に連続して行われる必要はなく、他の工程が介在していてもよい。
【０１１８】
また、この実施の形態においては、３層構造の半導体装置１０を例示した。しかし、半導体装置の積層構造は、２層以下でもよいし、４層以上でもよい。
【０１１９】
（実施の形態２）
図４および図５を参照して実施の形態２の半導体装置の製造方法、および半導体装置につき説明する。図４は、実施の形態２の半導体装置の説明に供する断面切り口を示す図である。図５（Ａ）および（Ｂ）は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【０１２０】
図４において、半導体装置７０は、非導電性膜１６の配置位置が、第１層間絶縁膜１８中に変更された以外は、半導体装置１０と同様の構造である。したがって、図４において、図１と同様の構成要素には同符号を付し、その詳細な説明を適宜省略する。
【０１２１】
半導体装置７０は、第１層間絶縁膜１８が、下層絶縁膜１８ｂと上層絶縁膜１８ｃとの２層からなる。そして、下層絶縁膜１８ｂと上層絶縁膜１８ｃとの間に非導電性膜１６が介在されている。
【０１２２】
ここで、下層絶縁膜１８ｂは、厚みが約５００ｎｍのＨＤＰ−ＣＶＤ法により堆積されたＳｉＯ２膜からなり、ＭＯＳＦＥＴ１４、露出面４０ａおよびその他の素子と直接接触して、半導体基板１２の第１主面１２ａ側の全面を被覆して設けられている。また、上層絶縁膜１８ｃは、厚みが約５００ｎｍのＨＤＰ−ＣＶＤ法により堆積されたＳｉＯ２膜からなる。下層絶縁膜１８ｂと上層絶縁膜１８ｃとの間には、厚みが約５０ｎｍの酸化イットリウムからなる非導電性膜１６が設けられている。
【０１２３】
第１埋込コンタクト配線２８ａは、上層絶縁膜１８ｃ、非導電性膜１６および下層絶縁膜１８ｂからなる積層体を貫通して、ゲート電極２６と第１配線３０ａとを電気的に接続している。
【０１２４】
同様に、第２埋込コンタクト配線２８ｂは、上層絶縁膜１８ｃ、非導電性膜１６および下層絶縁膜１８ｂからなる積層体を貫通して、露出面４０ａと第２配線３０ｂとを電気的に接続している。
【０１２５】
したがって、非導電性膜１６は、第１および第２配線構造体３６および３８の両者に接触し、かつ、第１および第２配線構造体３６および３８の間を接続している。
【０１２６】
より詳細には、非導電性膜１６の側面１６ａは、ゲート電極２６側の第１埋込コンタクト配線２８ａの側面２８ａ１と密着し、かつ、非導電性膜１６の側面１６ｂは、導電性領域４０側の第２埋込コンタクト配線２８ｂの側面２８ｂ１と密着している。
【０１２７】
また、非導電性膜１６は、両側面１６ａと１６ｂの間で空間的に連続した膜として形成されている。つまり、非導電性膜１６は、第１埋込コンタクト配線２８ａの側面２８ａ１と、第２埋込コンタクト配線２８ｂの側面２８ｂ１との間を連結する一体の膜として構成されている。
【０１２８】
実施の形態１の場合と同様に、完成された半導体装置７０においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置７０の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【０１２９】
つぎに、主に図５を参照して、半導体装置７０の製造方法につき説明する。
【０１３０】
ところで、半導体装置７０は、工程（Ｂ−５）〜（Ｃ−５）以外は、半導体装置１０と同様にして製造される。したがって、以下の記述では、適宜、半導体装置１０の製造工程を援用しながら、主に、半導体装置１０と異なる工程を説明する。
【０１３１】
（Ｅ−１）
上述の工程（Ａ−１）〜（Ｂ−４）を経た構造体の第１主面１２ａ側の全面に、約３５０℃の温度においてＨＤＰ−ＣＶＤ法により、下層絶縁膜１８ｂとなるＳｉＯ２膜を、厚み約１μｍにわたって堆積する。そして、このＳｉＯ２膜を、ＣＭＰ法により、平坦化して、厚みが約５００ｎｍの下層絶縁膜１８ｂを形成する。
【０１３２】
（Ｅ−２）
つぎに、図５（Ａ）に示す構造体を製造する。すなわち、下層絶縁膜１８ｂの全面に、上述の工程（Ｂ−５）と同様にして、導電性膜１７として金属イットリウムを、厚み約５０ｎｍにわたり堆積する。
【０１３３】
（Ｅ−３）
つぎに、図５（Ｂ）に示す構造体を製造する。すなわち、導電性膜１７上に、約３５０℃の温度においてＨＤＰ−ＣＶＤ法により、上層絶縁膜１８ｃとなるＳｉＯ２膜を、厚み約１μｍにわたって堆積する。そして、このＳｉＯ２膜を、ＣＭＰ法により、平坦化して、厚みが約５００ｎｍの上層絶縁膜１８ｃを形成する。
【０１３４】
（Ｅ−４）
つぎに、上述の工程（Ｃ−３）と同様にして、下層絶縁膜１８ｂ、導電性膜１７および上層絶縁膜１８ｃがこの順序で主面１２ａ側に堆積された積層構造を貫通して、ゲート電極２６および露出面４０ａに至るコンタクトホール５８ａ，５８ｂを形成する。
【０１３５】
（Ｅ−５）
つぎに、上述の工程（Ｃ−４）と同様にして、露出面４０ａの表面に白金シリサイドを形成する。
【０１３６】
（Ｅ−６）
上述の工程（Ｃ−５）と同様にして、コンタクトホール５８ａ，５８ｂをＷで埋め込み、第１および第２埋込コンタクト配線２８ａ，２８ｂを形成する。
【０１３７】
これにより、ゲート電極２６と導電性領域４０との間の電気的導通を確保する電荷除去配線５５が形成される。電荷除去配線５５は、第１および第２埋込コンタクト配線２８ａ，２８ｂと導電性膜１７とからなる。ここで、導電性膜１７の側面１７ａは、第１埋込コンタクト配線２８ａの側面２８ａ１と電気的に接続し、および、導電性膜１７の側面１７ｂは、第２埋込コンタクト配線２８ｂの側面２８ｂ１と電気的に接続している。
【０１３８】
また、同様に、電荷除去配線５５、ゲート電極２６および露出面４０ａからなる電荷除去構造体５７が形成される。
【０１３９】
この結果、この工程より後の工程で電荷除去構造体５７および電荷除去構造体５７に電気的に接続された第１配線構造体３６（図４）に照射されるプラズマに由来する電荷は、ゲート電極２６に蓄積することなく、電荷除去構造体５７および露出面４０ａを介して半導体基板１２へと逃がされる。
【０１４０】
（Ｅ−７）
つぎに、上述の工程（Ｃ−６）〜（Ｄ−８）を実施する。
【０１４１】
（Ｅ−８）
最後に、上述の工程（Ｄ−９）と同様にして、熱処理を行うことにより、導電性膜１７としての金属イットリウム膜を酸化して、非導電性膜１６としての酸化イットリウム膜に変質させる。
【０１４２】
これらの工程を経ることにより、半導体装置７０が完成する。
【０１４３】
このように、この実施の形態の半導体装置７０の製造方法によれば、工程（Ｅ−６）よりも後の工程において、電荷除去構造体５７および第１配線構造体３６に対して照射されるプラズマに由来する電荷は、電荷除去構造体５７を介して半導体基板１２へと逃がされるので、ゲート電極２６への電荷の蓄積を防止できる。これにより、ゲート酸化膜２４の膜質劣化を防止できる。
【０１４４】
さらに、導電性膜１７は、半導体装置７０を製造する最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置７０に悪影響を及ぼすことがない。
【０１４５】
また、この実施の形態においては、導電性膜１７が、下層絶縁膜１８ｂ上に形成されており、ＭＯＳＦＥＴ１４や露出面４０ａと直接接触することがないので、導電性膜１７を構成する金属イットリウムの半導体基板１２への拡散を抑制することができる。
【０１４６】
なお、導電性膜１７の材料、導電性膜１７の平面形状、熱処理温度、導電性膜１７の膜厚、および、半導体装置７０の多層構造の層数に関しては、実施の形態１と同様の変形が可能である。
【０１４７】
（実施の形態３）
図６および図７を参照して実施の形態３の半導体装置の製造方法、および半導体装置につき説明する。図６は、実施の形態３の半導体装置の説明に供する断面切り口を示す図である。図７（Ａ）および（Ｂ）は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【０１４８】
図６において、半導体装置８０は、非導電性膜１６の配置位置が、第１層間絶縁膜１８の上面１８ａに変更された以外は、半導体装置１０と同様の構造である。したがって、図６において、図１と同様の構成要素には同符号を付し、その詳細な説明を適宜省略する。
【０１４９】
半導体装置８０は、非導電性膜１６が、第１層間絶縁膜１８の上面１８ａに設けられている。
【０１５０】
そして、第１および第２埋込コンタクト配線２８ａ，２８ｂが、非導電性膜１６および第１層間絶縁膜１８を貫通して設けられている。第１および第２埋込コンタクト配線２８ａ，２８ｂは、それぞれ、ゲート電極２６および露出面４０ａと電気的に接続している。
【０１５１】
この非導電性膜１６上には、第１および第２埋込コンタクト配線２８ａ，２８ｂとそれぞれ電気的に接続する、所定の平面形状にパターニングされた第１および第２配線３０ａ，３０ｂが設けられている。
【０１５２】
したがって、非導電性膜１６は、第１および第２配線構造体３６および３８の両者に接触し、かつ、第１および第２配線構造体３６および３８の間を接続している。
【０１５３】
より詳細には、非導電性膜１６の上面１６ｃは、第１および第２配線３０ａ，３０ｂの下面３０ａ１，３０ｂ１と密着している。また、非導電性膜１６の側面１６ａは、ゲート電極２６側の第１埋込コンタクト配線２８ａの側面２８ａ１と密着し、かつ、非導電性膜１６の側面１６ｂは、導電性領域４０側の第２埋込コンタクト配線２８ｂの側面２８ｂ１と密着している。
【０１５４】
つまり、非導電性膜１６は、第１および第２配線構造体３６および３８の間で空間的に連続した一体の膜として形成されている。
【０１５５】
実施の形態１の場合と同様に、完成された半導体装置８０においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置８０の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【０１５６】
つぎに、主に図７を参照して、半導体装置８０の製造方法につき説明する。
【０１５７】
ところで、半導体装置８０は、工程（Ｂ−５）が、工程（Ｃ−２）の後に行われる以外は、半導体装置１０と同様にして製造される。したがって、以下の記述では、適宜、半導体装置１０の製造工程を援用しながら、主に、半導体装置１０と異なる工程を説明する。
【０１５８】
（Ｆ−１）
工程（Ｂ−５）を行わない以外は、工程（Ａ−１）〜（Ｃ−２）と同様の工程を実施し、第１層間絶縁膜１８を形成する。すなわち、工程（Ｃ−１）において、工程（Ｂ−４）で得られた構造体の第１主面１２ａ側の全面に、第１層間絶縁膜１８となるＳｉＯ２膜を堆積する。
【０１５９】
（Ｆ−２）
つぎに、図７（Ａ）に示す構造体を製造する。すなわち、上述の工程（Ｂ−５）と同様にして、第１層間絶縁膜１８の上面１８ａの全面に金属イットリウムからなる導電性膜１７を、厚み約５０ｎｍにわたって堆積する。
【０１６０】
（Ｆ−３）
つぎに、図７（Ｂ）に示す構造体を製造する。すなわち、上述の工程（Ｃ−３）と同様にして、導電性膜１７と第１層間絶縁膜１８とがこの順序で主面１２ａ側に堆積された積層構造を貫通して、ゲート電極２６および導電性領域４０に至るコンタクトホール５８ａ，５８ｂを形成する。
【０１６１】
（Ｆ−４）
つぎに、上述の工程（Ｃ−４）と同様にして、露出面４０ａに白金シリサイドを形成する。
【０１６２】
（Ｆ−５）
つぎに、上述の工程（Ｃ−５）と同様にして、コンタクトホール５８ａ，５８ｂをＷで埋め込み、第１および第２埋込コンタクト配線２８ａ，２８ｂを形成する。
【０１６３】
これにより、ゲート電極２６と露出面４０ａとの間の電気的導通を確保する電荷除去配線５９が形成される。電荷除去配線５９は、第１および第２埋込コンタクト配線２８ａ，２８ｂと導電性膜１７とからなる。ここで、導電性膜１７は、第１埋込コンタクト配線２８ａの側面２８ａ１と、第２埋込コンタクト配線２８ｂの側面２８ｂ１とを電気的に接続している。
【０１６４】
また、同様に、電荷除去配線５９、ゲート電極２６および導電性領域４０からなる電荷除去構造体６１が形成される。
【０１６５】
この結果、この工程より後の工程で電荷除去構造体６１および電荷除去構造体６１に電気的に接続された第１配線構造体３６（図６）に照射されるプラズマに由来する電荷は、ゲート電極２６に蓄積することなく、電荷除去構造体６１および露出面４０ａを介して半導体基板１２へと逃がされる。
【０１６６】
（Ｆ−６）
つぎに、工程（Ｃ−６）と同様にして、導電性膜１７上に、第１および第２配線３０ａ，３０ｂを形成する。
【０１６７】
これにより、導電性膜１７の上面と、第１および第２配線３０ａ，３０ｂの下面３０ａ１，３０ｂ１とは互いに密着し、電気的に接続される。
【０１６８】
第１および第２配線３０ａ，３０ｂと導電性膜１７との接触部（下面３０ａ１，３０ｂ１）は、第１および第２埋込コンタクト配線２８ａ，２８ｂと導電性膜１７との接触部（側面１７ａ，１７ｂ）よりも大面積である。つまり、第１配線構造体３６に導入されるプラズマ由来の電荷のほとんどは、接触面積の大きな、第１配線３０ａ→導電性膜１７という経路を流れる。このように、第１および第２配線３０ａ，３０ｂは、電荷除去構造体６１の必須な構成要素ではないが、電荷除去構造体６１と協働して、プラズマ由来の電荷を半導体基板１２に逃がす際に大きな役割を果たしている。
【０１６９】
（Ｆ−７）
つぎに、上述の工程（Ｄ−１）〜（Ｄ−８）を実施する。
【０１７０】
（Ｆ−８）
最後に、上述の工程（Ｄ−９）と同様にして、熱処理を行うことにより、導電性膜１７としての金属イットリウム膜を酸化して、非導電性膜１６としての酸化イットリウム膜に変質させる。
【０１７１】
これらの工程を経ることにより、半導体装置８０が完成する。
【０１７２】
このように、この実施の形態の半導体装置８０の製造方法によれば、工程（Ｆ−５）よりも後の工程において、電荷除去構造体６１および第１配線構造体３６に対して照射されるプラズマに由来する電荷は、電荷除去構造体６１を介して半導体基板１２へと逃がされるので、ゲート電極２６への電荷の蓄積を防止できる。これにより、ゲート酸化膜２４の膜質劣化を防止できる。
【０１７３】
さらに、導電性膜１７は、半導体装置８０を製造する最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置８０に悪影響を及ぼすことがない。
【０１７４】
また、この実施の形態においては、導電性膜１７が、第１層間絶縁膜１８上に形成されており、ＭＯＳＦＥＴ１４や露出面４０ａと直接接触することがないので、導電性膜１７を構成する金属イットリウムの半導体基板１２への拡散を抑制することができる。
【０１７５】
また、実施の形態１および２では、導電性膜１７の側面１７ａ，１７ｂのみが、第１および第２埋込コンタクト配線２８ａ，２８ｂと電気的に接続されていた。しかし、この実施の形態では、これに加えて導電性膜１７の上面が第１および第２配線３０ａ，３０ｂと電気的に接続している。このように、この実施の形態においては、導電性膜１７と第１配線構造体３６との接触面積が、実施の形態１および２よりも大きい。この結果、導電性膜１７と第１および第２配線構造体３６，３８との間の電気抵抗が減少し、実施の形態１および２よりも、プラズマ由来の電荷を、よりスムーズに半導体基板１２へと逃がすことができる。
【０１７６】
なお、導電性膜１７の材料、導電性膜１７の平面形状、熱処理温度、導電性膜１７の膜厚、および、半導体装置８０の多層構造の層数に関しては、実施の形態１と同様の変形が可能である。
【０１７７】
（実施の形態４）
図８および図９を参照して実施の形態４の半導体装置の製造方法、および半導体装置につき説明する。図８は、実施の形態４の半導体装置の説明に供する断面切り口を示す図である。図９は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【０１７８】
図８において、半導体装置９０は、非導電性膜１６の配置位置が、第１および第２配線３０ａ，３０ｂの上面を被覆するように変更された以外は、半導体装置１０と同様の構造である。したがって、図８において、図１と同様の構成要素には同符号を付し、その詳細な説明を適宜省略する。
【０１７９】
半導体装置９０は、非導電性膜１６を有している。この非導電性膜１６は、第１および第２配線３０ａ，３０ｂの上面、側面、ならびに、第１および第２配線３０ａ，３０ｂ間の第１層間絶縁膜１８上を、連続して被覆する一体の膜として設けられている。
【０１８０】
そして、第３および第４埋込コンタクト配線３２ａ，３２ｂが、第２層間絶縁膜２０および非導電性膜１６を貫通して設けられている。
【０１８１】
実施の形態１の場合と同様に、完成された半導体装置９０においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置９０の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【０１８２】
つぎに、主に図９を参照して、半導体装置９０の製造方法につき説明する。
【０１８３】
ところで、半導体装置９０は、工程（Ｂ−５）が、工程（Ｃ−６）の後に行われる以外は、半導体装置１０と同様にして製造される。したがって、以下の記述では、適宜、半導体装置１０の製造工程を援用しながら、主に、半導体装置１０と異なる工程を説明する。
【０１８４】
（Ｇ−１）
工程（Ｂ−５）を行わない以外は、（Ａ−１）〜（Ｃ−６）と同様の工程を実施し、層間絶縁膜１８上に、第１および第２配線３０ａ，３０ｂを形成する。
【０１８５】
（Ｇ−２）
つぎに、図９に示す構造体を製造する。すなわち、上述の工程（Ｂ−５）と同様にして、第１および第２配線３０ａ，３０ｂの上面、側面、ならびに、第１および第２配線３０ａ，３０ｂ間の第１層間絶縁膜１８上に、連続した一体の膜としての導電性膜１７を堆積する。
【０１８６】
これにより、ゲート電極２６と露出面４０ａとの間の電気的導通を確保する電荷除去配線６３が形成される。電荷除去配線６３は、第１および第２配線３０ａ，３０ｂと、第１および第２埋込コンタクト配線２８ａ，２８ｂと、導電性膜１７とからなる。ここで、導電性膜１７は、第１配線３０ａと、第２配線３０ｂとを電気的に接続している。
【０１８７】
また、同様に、電荷除去配線６３、ゲート電極２６および露出面４０ａからなる電荷除去構造体６５が形成される。
【０１８８】
この結果、この工程より後の工程で電荷除去構造体６５および電荷除去構造体６５に電気的に接続された第１配線構造体３６に照射されるプラズマに由来する電荷は、ゲート電極２６に蓄積することなく、電荷除去構造体６５および露出面４０ａを介して半導体基板１２へと逃がされる。
【０１８９】
（Ｇ−３）
つぎに、上述の工程（Ｄ−１）および（Ｄ−２）と同様にして、導電性膜１７上に、第２層間絶縁膜２０を形成する。
【０１９０】
（Ｇ−４）
つぎに、上述の工程（Ｄ−３）〜（Ｄ−５）と同様にして、第２層間絶縁膜２０および導電性膜１７を貫通して、第１および第２配線３０ａ，３０ｂに接触する第３および第４埋込コンタクト配線３２ａ，３２ｂを形成する。
【０１９１】
（Ｇ−５）
つぎに、上述の工程（Ｄ−６）〜（Ｄ−８）を実施する。
【０１９２】
（Ｇ−６）
最後に、上述の工程（Ｄ−９）と同様にして、熱処理を行うことにより、導電性膜１７としての金属イットリウム膜を酸化して、非導電性膜１６としての酸化イットリウム膜に変質させる。
【０１９３】
これらの工程を経ることにより、半導体装置９０が完成する。
【０１９４】
このように、この実施の形態の半導体装置９０の製造方法によれば、工程（Ｇ−２）よりも後の工程において、電荷除去構造体６５および第１配線構造体３６に対して照射されるプラズマに由来する電荷は、電荷除去構造体６５を介して半導体基板１２へと逃がされるので、ゲート電極２６への電荷の蓄積を防止できる。これにより、ゲート酸化膜２４の膜質劣化を防止できる。
【０１９５】
さらに、導電性膜１７は、半導体装置９０を製造する最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置９０に悪影響を及ぼすことがない。
【０１９６】
また、この実施の形態においては、導電性膜１７が、第１および第２配線３０ａ，３０ｂ上に形成されており、ＭＯＳＦＥＴ１４や導電性領域４０と直接接触することがないので、導電性膜１７を構成する金属イットリウムの半導体基板１２への拡散を抑制することができる。
【０１９７】
また、この実施の形態では、実施の形態３と同様に、導電性膜１７と第１および第２配線３０ａ，３０ｂとの接触面積が、実施の形態１および２よりも大きい。この結果、実施の形態１および２よりも、プラズマ由来の電荷を、よりスムーズに半導体基板１２へと逃がすことができる。
【０１９８】
また、この実施の形態では、第１および第２配線３０ａ，３０ｂ上に導電性膜１７を堆積している。一方、実施の形態３は、導電性膜１７上に第１および第２配線３０ａ，３０ｂ形成している。よって、実施の形態３においては、工程（Ｆ−６）のＲＩＥ法によるエッチングで、導電性膜１７をオーバーエッチしてしまい、電荷除去構造体６１の導電性を損ねてしまう虞があった。
【０１９９】
しかし、この実施の形態においては、工程（Ｇ−１）のＲＩＥ法によるエッチング終了後に、導電性膜１７を堆積するので、導電性膜１７をオーバーエッチする懸念を完全に払拭できる。
【０２００】
なお、導電性膜１７の材料、導電性膜１７の平面形状、熱処理温度、導電性膜１７の膜厚、および、半導体装置９０の多層構造の層数に関しては、実施の形態１と同様の変形が可能である。
【０２０１】
（実施の形態５）
図１０〜図１２を参照して、実施の形態５の半導体装置の製造方法、および半導体装置につき説明する。図１０は、実施の形態５の半導体装置の説明に供する断面切り口を示す図である。図１１および図１２は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【０２０２】
図１０において、半導体装置１００は、ＭＯＳＦＥＴ１４の代わりにキャパシタ７１が形成されている以外は、半導体装置１０とほぼ同様の構造である。しがたって、図１０において、図１と同様の構成要素には同符号を付し、その詳細な説明を適宜省略する。
【０２０３】
半導体装置１００は、半導体基板１２と、キャパシタ７１と、第１配線構造体７３と、第２配線構造体３８と、非導電性膜１６とを備える。
【０２０４】
キャパシタ７１は、フィールド酸化膜１５上に形成されている。キャパシタ７１は、下部電極７１ａ、キャパシタ絶縁膜７１ｂ、および上部電極７１ｃを備える。
【０２０５】
ここで、下部電極７１ａは、多結晶シリコンからなり、たとえば、厚み約２００ｎｍとする。また、キャパシタ絶縁膜７１ｂは、ＳｉＯ２からなり、たとえば、厚み約２０ｎｍとする。また、上部電極７１ｃは、多結晶シリコンからなり、たとえば、厚み約２００ｎｍとする。
【０２０６】
第１配線構造体７３は、第１副構造体７５と第２副構造体７７とを備える。
【０２０７】
第１副構造体７５は、下部電極７１ａと電気的に接続されており、第１埋込コンタクト配線２８ａａ、第１配線３０ａａ、第３埋込コンタクト配線３２ａａおよび第３配線３４ａａを備える。
【０２０８】
第１埋込コンタクト配線２８ａａは、第１層間絶縁膜１８および非導電性膜１６を貫通するビアコンタクトであり、下部電極７１ａと電気的に接続している。第１配線３０ａａは、第１層間絶縁膜１８の上面１８ａに、所定の平面形状にパターニングされて形成されており、第１埋込コンタクト配線２８ａａと電気的に接続している。第３埋込コンタクト配線３２ａａは、第２層間絶縁膜２０を貫通するビアコンタクトであり、第１配線３０ａａと電気的に接続している。第３配線３４ａａは、第２層間絶縁膜２０の上面２０ａに、所定の平面形状にパターニングされており、第３埋込コンタクト配線３２ａａと電気的に接続している。そして、パッシベーション膜２２には、第３配線３４ａａに至るパッド開口４２ａａが設けられている。
【０２０９】
第２副構造体７７は、上部電極７１ｃと電気的に接続されており、第１埋込コンタクト配線２８ａｂ、第１配線３０ａｂ、第３埋込コンタクト配線３２ａｂおよび第３配線３４ａｂを備える。
【０２１０】
第１埋込コンタクト配線２８ａｂは、第１層間絶縁膜１８および非導電性膜１６を貫通するビアコンタクトであり、上部電極７１ｃと電気的に接続している。第１配線３０ａｂは、第１層間絶縁膜１８の上面１８ａに、所定の平面形状にパターニングされて形成されており、第１埋込コンタクト配線２８ａｂと電気的に接続している。第３埋込コンタクト配線３２ａｂは、第２層間絶縁膜２０を貫通するビアコンタクトであり、第１配線３０ａｂと電気的に接続している。第３配線３４ａｂは、第２層間絶縁膜２０の上面２０ａに、所定の平面形状にパターニングされており、第３埋込コンタクト配線３２ａｂと電気的に接続している。そして、パッシベーション膜２２には、第３配線３４ａｂに至るパッド開口４２ａｂが設けられている。
【０２１１】
非導電性膜１６は、第１および第２配線構造体７３および３８の両者に接触し、かつ、第１および第２配線構造体７３および３８の間を接続している。
【０２１２】
より詳細には、下部電極７１ａと接続された第１副構造体７５の第１埋込コンタクト配線２８ａａは、非導電性膜１６を貫通することで、非導電性膜１６の側面と密着している。また、上部電極７１ｃと接続された第２副構造体７７の第１埋込コンタクト配線２８ａｂは、非導電性膜１６を貫通することで、非導電性膜１６の側面と密着している。
【０２１３】
また、露出面４０ａに接続された第２埋込コンタクト配線２８ｂは、非導電性膜１６を貫通することで、非導電性膜１６の側面と密着している。
【０２１４】
これにより、非導電性膜１６は、第１および第２配線構造体７３および３８のどちらとも接触し、かつ、両者７３および３８の間を接続している。
【０２１５】
実施の形態１の場合と同様に、完成された半導体装置１００においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置１００の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【０２１６】
つぎに、図１１および図１２を参照して、半導体装置１００の製造方法につき説明する。
【０２１７】
ところで、半導体装置１００は、実施の形態１の半導体装置１０と類似した工程を経て製造される。したがって、以下の記述では、適宜、半導体装置１０の製造工程を援用しながら、主に、半導体装置１０と異なる工程を説明する。
【０２１８】
（Ｈ）図１１（Ａ）に示す構造体の製造
（Ｈ−１）
（Ａ−１）とほぼ同様の手順により、所望の平面形状にパターニングされたフィールド酸化膜１５を形成する。
【０２１９】
（Ｈ−２）
つぎに、（Ａ−３）とほぼ同様の手順により、下部電極７１ａとなる、膜厚が約２００ｎｍのＰドープポリシリコン膜を、第１主面１２ａ側の全面に堆積する。続いて、このポリシリコン膜の表面を約９００℃の温度で熱酸化することにより、キャパシタ絶縁膜７１ｂとなる、膜厚が約２０ｎｍのＳｉＯ２膜を形成する。
【０２２０】
（Ｈ−３）
つぎに、公知のフォトリソグラフィー工程およびエッチング工程を行うことにより、不要なＳｉＯ２膜およびポリシリコン膜を除去することにより、キャパシタ７１の下部電極７１ａおよびキャパシタ絶縁膜７１ｂを形成する。
【０２２１】
（Ｉ）図１１（Ｂ）に示す構造体の製造
（Ｉ−１）
つぎに、膜厚が約２００ｎｍのＰがドープされたポリシリコン膜を、第１主面１２ａ側の全面に堆積し、続いて、このポリシリコン膜の不要部分を（Ｈ−３）とほぼ同様の手順により除去して、キャパシタ７１の上部電極７１ｃを形成する。
【０２２２】
（Ｉ−２）
つぎに、（Ｂ−３）および（Ｂ−４）とほぼ同様の手順により、フィールド酸化膜１５をマスクとしてＡｓのイオン注入（注入エネルギー：約１００ｋｅＶ、および、注入量：約５×１０１５ｃｍ−２）を行い、その後、９００℃、３０秒間のＲＴＡにより不純物を活性化して、導電性領域４０を形成する。
【０２２３】
（Ｉ−３）
つぎに、（Ｂ−５）とほぼ同様の手順により、工程（Ｉ−２）で得られた構造体の第１主面１２ａ側の全面に、導電性膜１７として金属イットリウムを、厚み約５０ｎｍにわたり堆積する。
【０２２４】
このようにして堆積された導電性膜１７としての金属イットリウム膜は、第１主面１２ａ（導電性領域４０）と、下部および上部電極７１ａ，７１ｃと接触しており、第１主面１２ａ（導電性領域４０）と下部および上部電極７１ａ，７１ｃとの間の電気的接続を確保する電荷除去配線５２として機能する。
【０２２５】
また、この工程により、第１主面１２ａ（導電性領域４０）と、下部および上部電極７１ａ，７１ｃと、電荷除去配線５２（導電性膜１７）とを備えた電荷除去構造体５４が形成される。
【０２２６】
よって、工程（Ｉ−３）より後の工程において、電荷除去構造体５４および電荷除去構造体５４に電気的に接続された第１および第２配線構造体７３，３８（図１０）に照射されるプラズマに由来する電荷は、キャパシタ絶縁膜７１ｂに蓄積することなく、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。
【０２２７】
（Ｊ）図１２に示す構造体の製造
（Ｊ−１）
つぎに、（Ｃ−１）〜（Ｃ−６）とほぼ同様の手順により、第１層間絶縁膜１８、第１および第２埋込コンタクト配線２８ａａ，２８ａｂ，２８ｂ、ならびに、第１および第２配線３０ａａ，３０ａｂ，３０ｂを形成する。
【０２２８】
（Ｋ）図１０に示す半導体装置１００を完成する。
【０２２９】
（Ｋ−１）
つぎに、（Ｄ−１）〜（Ｄ−８）とほぼ同様の手順により、第２層間絶縁膜２０、第３および第４埋込コンタクト配線３２ａａ，３２ａｂ，３２ｂ、第３および第４配線３４ａａ，３４ａｂ，３４ｂ、パッシベーション膜２２、ならびに、パッド開口４２ａａ，４２ａｂ，４２ｂを形成する。
【０２３０】
（Ｋ−２）
最後に、工程（Ｋ−１）で得られた構造体に温度４５０℃で約６０分の熱処理を行う。これにより導電性膜１７としての金属イットリウム膜が酸化されて、非導電性膜１６としての酸化イットリウム（Ｙ２Ｏ３）膜に変質する。
【０２３１】
これらの工程を経ることにより、半導体装置１００が完成する。
【０２３２】
このように、この実施の形態の半導体装置１００の製造方法によれば、金属イットリウムからなる導電性膜１７を、半導体基板１２の第１主面１２ａ側の全面に堆積することにより、下部および上部電極７１ａ，７１ｃと、第１主面１２ａ（導電性領域４０）と、導電性膜１７とからなる電荷除去構造体５４を形成した。また、導電性膜１７堆積後の処理温度を３５０℃未満とした。
【０２３３】
この結果、電荷除去構造体５４および第１配線構造体７３に対して照射されるプラズマに由来する電荷は、この導電性膜１７を介して半導体基板１２へと逃がされるので、キャパシタ絶縁膜７１ｂへの電荷の蓄積を防止できる。これにより、キャパシタ絶縁膜７１ｂの膜質劣化を防止できる。
【０２３４】
さらに、この導電性膜１７は、半導体装置１００を製造する最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置１００に悪影響を及ぼすことがない。
【０２３５】
なお、導電性膜１７の材料、導電性膜１７の平面形状、熱処理温度、導電性膜１７の膜厚、および、半導体装置１００の多層構造の層数に関しては、実施の形態１と同様の変形が可能である。
【図面の簡単な説明】
【０２３６】
【図１】実施の形態１の半導体装置の説明に供する断面切り口を示す図である。
【図２】（Ａ）および（Ｂ）は、実施の形態１の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図３】実施の形態１の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図４】実施の形態２の半導体装置の説明に供する断面切り口を示す図である。
【図５】（Ａ）および（Ｂ）は、実施の形態２の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図６】実施の形態３の半導体装置の説明に供する断面切り口を示す図である。
【図７】（Ａ）および（Ｂ）は、実施の形態３の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図８】実施の形態４の半導体装置の説明に供する断面切り口を示す図である。
【図９】実施の形態４の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図１０】実施の形態５の半導体装置の説明に供する断面切り口を示す図である。
【図１１】（Ａ）および（Ｂ）は、実施の形態５の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図１２】実施の形態５の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【符号の説明】
【０２３７】
１０，７０，８０，９０，１００ 半導体装置
１２ 半導体基板
１２ａ 第１主面
１４ ＭＯＳＦＥＴ
１６ 非導電性膜
１７ 導電性膜
１６ａ，１６ｂ，１７ａ，１７ｂ，２８ａ１，２８ｂ１ 側面
１８ 第１層間絶縁膜
１６ｃ，１８ａ，２０ａ 上面
１８ｂ 下層絶縁膜
１８ｃ 上層絶縁膜
２０ 第２層間絶縁膜
２２ パッシベーション膜
２４ ゲート酸化膜
２６ ゲート電極
２８ａ，２８ａａ，２８ａｂ 第１埋込コンタクト配線
２８ｂ 第２埋込コンタクト配線
３０ａ，３０ａａ，３０ａｂ 第１配線
３０ｂ 第２配線
３２ａ，３２ａａ，３２ａｂ 第３埋込コンタクト配線
３２ｂ 第４埋込コンタクト配線
３４ａ，３４ａａ，３４ａｂ 第３配線
３４ｂ 第４配線
３６，７３ 第１配線構造体
３８ 第２配線構造体
４０ 導電性領域
４２ａ，４２ｂ，４２ａａ，４２ａｂ パッド開口
４４ 素子形成予定領域
５０ サイドウォール
５２，５５，５９，６３ 電化除去配線
５４，５７，６１，６５ 電化除去構造体
５８ａ，５８ｂ コンタクトホール
６０ａ，６０ｂ ビアホール
７１ キャパシタ
７１ａ 下部電極
７１ｂ キャパシタ絶縁膜
７１ｃ 上部電極
７５ 第１副構造体
７７ 第２副構造体
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴまたはキャパシタを備えた半導体装置、および、その製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴのゲート酸化膜や、キャパシタのキャパシタ絶縁膜は、製造の過程で行われるプラズマプロセス（ドライエッチング、プラズマスパッタリング、プラズマＣＶＤ、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）等）により、膜質劣化を生じる場合があることが知られている。
【０００３】
詳細には、上述のプラズマプロセスを実施すると、ゲート電極やキャパシタ電極に接続されている電気的にフローティングした配線に電荷が蓄積する。配線に蓄積した電荷量が許容量を超えると、ゲート酸化膜やキャパシタ絶縁膜を介して大電流が流れ、これらの膜を破壊してしまう。また、破壊に至らないまでも、特性を劣化させてしまう（たとえば、非特許文献１参照）。特に、この問題は、素子の微細化、ゲート電極の薄膜化に伴い、顕著となっている。
【非特許文献１】中村 守孝他，「半導体プロセスにおけるチャージング・ダメージ」，リアライズ社，１９９６年，ｐ．３０６−３１３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、この問題の解決のために種々の方策が講じられてきた。たとえば、ゲート面積に対する、配線の側面の面積の比率であるアンテナ比が、所定値を超えないように素子を設計することが行われている。また、上述のフローティングした配線に基板表面と電気的に接続する保護ダイオードを挿入することが行われている。
【０００５】
しかしながら、これら従来の方法は、素子をレイアウトする上で、設計自由度を著しく低下させ、その結果、素子の微細化が妨げてられていた。
【０００６】
この発明は、このような問題点に鑑みなされたものである。したがって、この発明の目的は、素子の設計自由度を低下させることなく、電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすことができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上述の目的を達成するために、この発明の半導体装置の第１の製造方法は、半導体基板の第１主面側にＭＯＳＦＥＴを備えた半導体装置を製造するにあたり、以下の工程を実施する。
【０００８】
（第１工程）ゲート電極が第１主面の上側に形成されたＭＯＳＦＥＴと、ＭＯＳＦＥＴの領域外でＭＯＳＦＥＴとは電気的に分離され、かつ、第１主面側に露出面を有する導電性領域とを含む半導体基板を用意する。
【０００９】
（第２工程）露出面およびゲート電極間を電気的に結合する導電性膜を含む電荷除去構造体を形成する。
【００１０】
（第３工程）第２工程後に行われ、ゲート電極に蓄積する電荷の発生原因となる諸処理工程の終了後に、導電性膜を非導電性膜に変質させるための熱処理を行う。
【００１１】
この発明の半導体装置の第１の製造方法によれば、第２工程において、露出面およびゲート電極間を電気的に結合する導電性膜を含む電荷除去構造体を形成する。これにより、ゲート電極と露出面との間の電気的接続が保たれる。
【００１２】
よって、第２工程の後に、この電荷除去構造体および電荷除去構造体に電気的に接続された構造体の少なくとも一方にプラズマが照射されたとしても、プラズマ照射に由来する電荷は、ゲート電極に蓄積することなく、電荷除去構造体を通じて、露出面から半導体基板へと逃がされる。つまり、プラズマ照射を行ってもゲート電極へ電荷が蓄積することがなく、その結果、ゲート酸化膜の膜質劣化が防止される。
【００１３】
さらに、ゲート電極に蓄積する電荷の発生原因となる諸処理工程（プラズマ処理）が終了した後に、熱処理により、電荷除去配線を構成する導電性膜を選択的に非導電性膜に変質させる。ところで、導電性膜の存在により、ゲート電極と露出面との間の電気的接続が確保されていたので、この導電性膜を、非導電性膜に変質させることにより、ゲート電極と露出面との間が電気的に絶縁される。よって、半導体装置完成後に、この非導電性膜が素子特性に悪影響を及ぼすことがない。
【００１４】
この発明の半導体装置の第２の製造方法は、一対のキャパシタ電極と、一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有するキャパシタを、半導体基板の第１主面側に備えた半導体装置を製造するにあたり、以下の工程を実施する。
【００１５】
（第１工程）第１主面の上側に、一対のキャパシタ電極を露出させるとともに、キャパシタ絶縁膜の一部分を露出させて形成されたキャパシタと、キャパシタと電気的に分離され、かつ、第１主面側に露出面を有する導電性領域とを含む、半導体基板を用意する。
【００１６】
（第２工程）露出面と一方のキャパシタ電極および露出面と他方のキャパシタ電極を電気的に結合する導電性膜を含む電荷除去構造体を形成する。
【００１７】
（第３工程）第２工程後に行われ、キャパシタ電極に蓄積する電荷の発生原因となる諸処理工程の終了後に、導電性膜を非導電性膜に変質させるための熱処理を行う。
【００１８】
この発明の半導体装置の第２の製造方法によれば、第２工程において、露出面と一方のキャパシタ電極および露出面と他方のキャパシタ電極を電気的に結合する導電性膜を含む電荷除去構造体を形成する。これにより、キャパシタ電極の双方と露出面との間の電気的接続が保たれる。
【００１９】
よって、第２工程の後に、この電荷除去構造体および電荷除去構造体に電気的に接続された構造体の少なくとも一方にプラズマが照射されたとしても、プラズマ照射に由来する電荷は、キャパシタ電極に蓄積することなく、電荷除去構造体を通じて、露出面から半導体基板へと逃がされる。つまり、プラズマ照射を行ってもキャパシタ電極の少なくとも一方へ電荷が蓄積することがなく、その結果、キャパシタ絶縁膜の膜質劣化が防止される。
【００２０】
さらに、キャパシタ電極に蓄積する電荷の発生原因となる諸処理工程（プラズマ処理）が終了した後に、熱処理により、電荷除去配線を構成する導電性膜を選択的に非導電性膜に変質させる。ところで、導電性膜の存在により、キャパシタ電極と露出面との間の電気的接続が確保されていたので、この導電性膜を、非導電性膜に変質させることにより、キャパシタ電極と露出面との間が電気的に絶縁される。よって、半導体装置完成後に、この非導電性膜が素子特性に悪影響を及ぼすことがない。
【００２１】
この発明の第１の半導体装置は、半導体基板と、ＭＯＳＦＥＴと、第１配線構造体と、第２配線構造体と、非導電性膜とを備えている。ここで、半導体基板は第１主面側に導電性領域を含む露出面を備えている。また、ＭＯＳＦＥＴは、半導体基板の第１主面側に設けられている。また、第１配線構造体は、ＭＯＳＦＥＴのゲート電極およびゲート電極に電気的に接続された配線を含む。また、第２配線構造体は、露出面および露出面に電気的に接続された配線を含む。そして、非導電性膜は、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続しており、熱処理を受けることにより良導体から絶縁体へと変質されている。
【００２２】
この発明の第１の半導体装置によれば、熱処理前においては、第１および第２配線構造体は、良導体としての導電性膜により電気的に接続されている。よって、ゲート電極を含む第１配線構造体に加えられた電荷は、第２配線構造体を介して露出面から半導体基板へと逃がされる。よって、第１配線構造体に電荷が蓄積することがない。ここで、導電性膜とは、良導体であり、熱処理を受けることにより絶縁体としての非導電性膜に変質される膜のことを示す。
【００２３】
また、熱処理後においては、導電性膜が、絶縁体としての非導電性膜に変質することにより、第１および第２配線構造体の間は、電気的に絶縁された状態となる。よって、非導電性膜が半導体装置の特性等に影響を与えることがない。
【００２４】
この発明の第２の半導体装置は、半導体基板と、キャパシタと、第１配線構造体と、第２配線構造体と、非導電性膜とを備えている。ここで、半導体基板は第１主面側に導電性領域を含む露出面を備えている。また、キャパシタは、半導体基板の第１主面側に設けられており、一対のキャパシタ電極と、一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有している。また、第１配線構造体は、キャパシタ電極の双方、および、キャパシタ電極の双方にそれぞれ電気的に接続された配線を含む。また、第２配線構造体は、露出面および露出面に電気的に接続された配線を含む。そして、非導電性膜は、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続しており、熱処理を受けることにより良導体から絶縁体へと変質されている。
【００２５】
この発明の第２の半導体装置によれば、熱処理前においては、第１および第２配線構造体は、良導体としての導電性膜により電気的に接続されている。よって、キャパシタ電極の双方を含む第１配線構造体に加えられた電荷は、第２配線構造体を介して露出面から半導体基板へと逃がされる。よって、第１配線構造体に電荷が蓄積することがない。ここで、導電性膜とは、良導体であり、熱処理を受けることにより絶縁体としての非導電性膜に変質される膜のことを示す。
【００２６】
また、熱処理後においては、導電性膜が、絶縁体としての非導電性膜に変質することにより、第１および第２配線構造体の間は、電気的に絶縁された状態となる。よって、非導電性膜が半導体装置の特性等に影響を与えることがない。
【００２７】
この発明の第３の半導体装置は、半導体基板と、ＭＯＳＦＥＴと、第１配線構造体と、第２配線構造体と、非導電性膜とを備えている。ここで、半導体基板は、第１主面側に導電性領域を含む露出面を備えている。また、ＭＯＳＦＥＴは、半導体基板の第１主面側に設けられている。また、第１配線構造体は、ＭＯＳＦＥＴのゲート電極およびゲート電極に電気的に接続された配線を含む。また、第２配線構造体は、露出面および露出面に電気的に接続された配線を含む。そして、酸化イットリウムからなる非導電性膜は、第１および第２配線構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している。
【００２８】
この発明の第３の半導体装置によれば、酸化イットリウムからなる非導電性膜は、第１および第２配線構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している。ところで、酸化イットリウムは、良導体である金属イットリウムを３８０〜５５０℃の温度で加熱することで得られる。よって、加熱前においては、第１および第２配線構造体間は、金属イットリウムにより接続されている。よって、ゲート電極を含む第１配線構造体に加えられた電荷は、第２配線構造体を介して露出面から半導体基板へと逃がされる。よって、第１配線構造体に電荷が蓄積することがない。
【００２９】
この発明の第４の半導体装置は、半導体基板と、キャパシタと、第１配線構造体と、第２配線構造体と、非導電性膜とを備えている。ここで、半導体基板は第１主面側に導電性領域を含む露出面を備えている。また、キャパシタは、半導体基板の第１主面側に設けられており、一対のキャパシタ電極と、一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有している。また、第１配線構造体は、キャパシタ電極の双方、および、キャパシタ電極の双方にそれぞれ電気的に接続された配線を含む。また、第２配線構造体は、露出面および露出面に電気的に接続された配線を含む。そして、酸化イットリウムからなる非導電性膜は、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している。
【００３０】
この発明の第４の半導体装置によれば、酸化イットリウムからなる非導電性膜は、第１および第２配線構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している。ところで、酸化イットリウムは、良導体である金属イットリウムを３８０〜５５０℃の温度で加熱することで得られる。よって、加熱前においては、第１および第２配線構造体間は、金属イットリウムにより接続されている。よって、ゲート電極を含む第１配線構造体に加えられた電荷は、第２配線構造体を介して露出面から半導体基板へと逃がされる。よって、第１配線構造体に電荷が蓄積することがない。
【発明の効果】
【００３１】
この発明は、上述したような構成を有している。したがって、この発明の半導体装置および半導体装置の製造方法によれば、素子の設計自由度を低下させることなく、電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすことができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して、この発明の実施の形態について説明する。なお、各図は、各構成要素の形状、大きさ及び配置関係に関して、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例に過ぎない。したがって、この発明は、以下の実施の形態に何ら限定されない。なお、図１〜図１２において、主要な構成要素を除いて、断面を示すハッチングを省略している。
【００３３】
（実施の形態１）
図１〜図３を参照して、実施の形態１の半導体装置の製造方法、および半導体装置につき説明する。図１は、半導体装置の説明に供する断面切り口を示す図である。図２（Ａ）および（Ｂ）ならびに図３は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【００３４】
図１を参照して、半導体装置１０の構造につき説明する。
【００３５】
半導体基板１２の第１主面１２ａ側には、ＭＯＳＦＥＴ１４等の素子が形成されている。そして、これらの素子を覆って、たとえば、厚みが約５０ｎｍの酸化イットリウムからなる非導電性膜１６が形成されている。
【００３６】
この非導電性膜１６上には、たとえば、厚みが約１μｍのＳｉＯ２からなる第１層間絶縁膜１８が形成されている。この第１層間絶縁膜１８上には、たとえば、厚みが約８００ｎｍのＳｉＯ２からなる第２層間絶縁膜２０が形成されている。そして、第２層間絶縁膜２０上には、たとえば、厚みが約８００ｎｍのＳｉ３Ｎ４からなるパッシベーション膜２２が形成されている。
【００３７】
上述した積層構造を有する半導体装置１０は、半導体基板１２と、ＭＯＳＦＥＴ１４と、第１配線構造体３６と、第２配線構造体３８と、非導電性膜１６とを備える。
【００３８】
半導体基板１２は、導電型が、たとえば、ｐ型とされたＳｉ基板とする。
【００３９】
ＭＯＳＦＥＴ１４は、フィールド酸化膜１５により隣接する他の素子と電気的に分離された能動素子であり、半導体基板１２の第１主面１２ａ側に形成されている。ＭＯＳＦＥＴ１４は、第１主面１２ａ上に形成されたゲート酸化膜２４と、ゲート酸化膜２４上に形成されたゲート電極２６と、ソースおよびドレイン（どちらも不図示）とを備えている。
【００４０】
導電性領域４０は、半導体基板１２の第１主面１２ａが露出した領域であり、ＭＯＳＦＥＴ１４の領域外に設けられ、ＭＯＳＦＥＴ１４と電気的に分離している。適当な不純物が導入されることで、この導電性領域４０の導電型は、ｎ型とされている。導電性領域４０の表面を露出面４０ａと称する。
【００４１】
第１配線構造体３６は、ゲート電極２６と電気的に接続されており、第１埋込コンタクト配線２８ａ、第１配線３０ａ、第３埋込コンタクト配線３２ａおよび第３配線３４ａを備える。
【００４２】
第１埋込コンタクト配線２８ａは、第１層間絶縁膜１８および非導電性膜１６を貫通するビアコンタクトであり、ゲート電極２６と電気的に接続している。第１配線３０ａは、第１層間絶縁膜１８の上面１８ａに、所定の平面形状にパターニングされて形成されており、第１埋込コンタクト配線２８ａと電気的に接続している。第３埋込コンタクト配線３２ａは、第２層間絶縁膜２０を貫通するビアコンタクトであり、第１配線３０ａと電気的に接続している。第３配線３４ａは、第２層間絶縁膜２０の上面２０ａに、所定の平面形状にパターニングされており、第３埋込コンタクト配線３２ａと電気的に接続している。そして、パッシベーション膜２２には、第３配線３４ａに至るパッド開口４２ａが設けられている。
【００４３】
第２配線構造体３８は、導電性領域４０の露出面４０ａと電気的に接続されており、第２埋込コンタクト配線２８ｂ、第２配線３０ｂ、第４埋込コンタクト配線３２ｂおよび第４配線３４ｂを備える。
【００４４】
第２埋込コンタクト配線２８ｂは、第１層間絶縁膜１８および非導電性膜１６を貫通するビアコンタクトであり、導電性領域４０と電気的に接続している。第２配線３０ｂは、第１層間絶縁膜１８の上面１８ａに、所定の平面形状にパターニングされて形成されており、第２埋込コンタクト配線２８ｂと電気的に接続している。第４埋込コンタクト配線３２ｂは、第２層間絶縁膜２０を貫通するビアコンタクトであり、第２配線３０ｂと電気的に接続している。第４配線３４ｂは、第２層間絶縁膜２０の上面２０ａに、所定の平面形状にパターニングされており、第４埋込コンタクト配線３２ｂと電気的に接続している。そして、パッシベーション膜２２には、第４配線３４ｂに至るパッド開口４２ｂが設けられている。
【００４５】
非導電性膜１６は、第１および第２配線構造体３６および３８の両者に接触し、かつ、第１および第２配線構造体３６および３８の間を接続している。
【００４６】
より詳細には、非導電性膜１６の側面１６ａは、ゲート電極２６側の第１埋込コンタクト配線２８ａの側面２８ａ１と密着し、かつ、非導電性膜１６の側面１６ｂは、導電性領域４０側の第２埋込コンタクト配線２８ｂの側面２８ｂ１と密着している。
【００４７】
また、非導電性膜１６は、両側面１６ａと１６ｂの間で空間的に連続した膜として形成されている。つまり、非導電性膜１６は、第１埋込コンタクト配線２８ａの側面２８ａ１と、第２埋込コンタクト配線２８ｂの側面２８ｂ１との間を連結する一体の膜として構成されている。
【００４８】
完成された半導体装置１０においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置１０の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【００４９】
つまり、非導電性膜１６は、前駆体としての導電性膜１７を良導体から絶縁体へと変質させることで形成される。
【００５０】
より具体的には、ゲート電極２６に蓄積する電荷の発生原因となる諸処理工程、すなわち第１配線構造体３６に対する全てのプラズマ照射工程が終了した後に、導電性膜１７を、３８０℃〜５５０℃の温度で熱処理する。この結果、金属イットリウム（導電性膜１７）が酸化されて、酸化イットリウムからなる非導電性膜１６に変質する。なお、導電性膜１７および非導電性膜１６については後述する。
【００５１】
つぎに、図２および図３を参照して、半導体装置１０の製造方法につき説明する。なお、以下の説明では、半導体装置１０の製造工程を、大まかに（Ａ）〜（Ｄ）に区分しているが、これらの区分は説明の便宜のためであり、実際の製造工程は、これらの区分になんら限定されない。
【００５２】
（Ａ）図２（Ａ）に示す構造体の製造
（Ａ−１）
まず、導電型がｐ型であるＳｉ基板１２を準備し、Ｓｉ基板の第１主面１２ａの素子形成予定領域４４以外の領域を、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により酸化して、膜厚が約４００ｎｍのフィールド酸化膜１５を形成する。
【００５３】
より詳細には、ＳｉＯ２膜とＳｉ３Ｎ４膜とをこの順序で積層した保護膜（図示せず。）で、素子形成予定領域４４を被覆した上で、約１０００℃の温度で、水蒸気酸化を行うことで、フィールド酸化膜１５を形成する。
【００５４】
（Ａ−２）
つぎに、上述の保護膜を除去した後に、約８５０℃の温度で熱酸化を行うことで、素子形成予定領域４４上に、ゲート酸化膜２４となるＳｉＯ２膜を形成する。
【００５５】
（Ａ−３）
つぎに、ＳｉＨ４とＰＨ３とを所望の比率で混合した原料ガスを用い、圧力が約０．１Ｔｏｒｒ、および温度が約６００℃の条件で、減圧ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚が約２００ｎｍのＰがドープされたポリシリコン膜を、第１主面１２ａ側の全面に堆積する（図示せず）。
【００５６】
（Ａ−４）
つぎに、Ｗ−Ｓｉ合金ターゲットを用いたスパッタ法により、膜厚が約１００ｎｍのタングステンシリサイド膜を、上述のポリシリコン膜上に堆積する（図示せず）。
【００５７】
（Ａ−５）
つぎに、公知のフォトリソグラフィー工程およびエッチング工程を行うことにより、不要な、タングステンシリサイド膜およびポリシリコン膜を除去することにより、ゲート電極２６を形成する。
【００５８】
（Ｂ）図２（Ｂ）に示す構造体の製造
（Ｂ−１）
まず、ゲート電極２６をマスクとして、Ｐのイオン注入を行い、ソースおよびドレイン形成予定領域（いずれも不図示）にＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造（図示せず）を形成する。このときのイオン注入条件は、注入エネルギー：約５０ｋｅＶ、および、注入量：約５×１０１３ｃｍ−２である。
【００５９】
（Ｂ−２）
つぎに、プラズマＣＶＤ法により、第１主面１２ａ側の全面に厚み約２００ｎｍのＳｉＯ２膜を堆積する。その後、反応性スパッタ法（以下、ＲＩＥ法とも称する。）により、このＳｉＯ２膜を除去することにより、ゲート電極２６の側面にサイドウォール５０を残留形成する。
【００６０】
（Ｂ−３）
つぎに、ゲート電極２６およびサイドウォール５０をマスクとして、第１主面１２ａの露出領域に、Ａｓのイオン注入を行う。このときのイオン注入条件は、注入エネルギー：約１００ｋｅＶ、および、注入量：約５×１０１５ｃｍ−２である。
【００６１】
（Ｂ−４）
つぎに、ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）法により、約９００℃の温度で、約３０秒間熱処理を行う。これにより、第１主面１２ａの露出領域に、導電型がｎ型である導電性領域４０を形成する。また、これにより、ソースおよびドレイン形成予定領域においても不純物が活性化され、ソースおよびドレインが形成される（いずれも不図示）。ソースおよびドレインが完成することにより、半導体基板１２の第１主面１２ａ側に、ＭＯＳＦＥＴ１４が形成される。
【００６２】
ここで、ＭＯＳＦＥＴ１４は、半導体基板１２の主面１２ａ上に形成されたゲート酸化膜２４と、ゲート酸化膜２４上に形成されたゲート電極２６と、ソースおよびドレインとを備えた能動素子である。
【００６３】
（Ｂ−５）
そして、金属イットリウムターゲットを用いたスパッタ法により、工程（Ｂ−４）で得られた構造体の第１主面１２ａ側の全面に、導電性膜１７として金属イットリウムを、厚み約５０ｎｍにわたり堆積する。
【００６４】
このようにして堆積された導電性膜１７としての金属イットリウム膜は、露出面４０ａとゲート電極２６の両者に接触しており、露出面４０ａおよびゲート電極２６との間の電気的接続を確保する電荷除去配線５２として機能する。
【００６５】
また、この工程により、露出面４０ａ、ゲート電極２６、および電荷除去配線５２（導電性膜１７）を備えた電荷除去構造体５４が形成される。
【００６６】
よって、工程（Ｂ−５）より後の工程において、電荷除去構造体５４および電荷除去構造体５４に電気的に接続された第１および第２配線構造体３６，３８（図１）に照射されるプラズマに由来する電荷は、ゲート電極２６に蓄積することなく、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。
【００６７】
（Ｃ）図３に示す構造体の製造
（Ｃ−１）
まず、導電性膜１７上の全面に、約３５０℃の温度においてＨＤＰ−ＣＶＤ法により、第１層間絶縁膜１８となるＳｉＯ２膜を、厚み約１．５μｍにわたって堆積する。
【００６８】
なお、ＨＤＰ−ＣＶＤ法によるＳｉＯ２膜の成膜初期段階においては、導電性膜１７が露出した状態であるので、電荷除去配線５２（導電性膜１７）に対してプラズマが照射される。しかし、電荷除去配線５２は、導電性領域４０と電気的に接続されているので、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００６９】
（Ｃ−２）
つぎに、このＳｉＯ２膜を、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法により、平坦化して、厚みが約１μｍの第１層間絶縁膜１８を形成する。
【００７０】
（Ｃ−３）
つぎに、この第１層間絶縁膜１８に、ゲート電極２６および露出面４０ａに至るコンタクトホール５８ａ，５８ｂを形成する。すなわち、フォトリソグラフィー技術を用いて、コンタクトホール形成予定領域以外をフォトレジスト等のエッチング保護膜で被覆する。その上で、ＲＩＥ法により異方性エッチングを行う。これにより、第１層間絶縁膜１８および導電性膜１７を貫通してゲート電極２６および露出面４０ａに至るコンタクトホール５８ａ，５８ｂを形成する。
【００７１】
なお、ＲＩＥ法によるエッチングの末期段階では、露出したゲート電極２６に対して、直接、プラズマが照射される。しかし、上述のように、ゲート電極２６と導電性領域４０とは、電荷除去配線５２を介して電気的に接続されている。よって、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００７２】
（Ｃ−４）
つぎに、上述のエッチング保護膜を公知の方法で除去した後、スパッタ法により厚み約５０ｎｍのＰｔ膜、および、反応性スパッタ法により厚み約５０ｎｍのＴｉＮ膜を、コンタクトホール５８ａ，５８ｂ中に堆積することで、露出面４０ａに白金シリサイドを形成する。
【００７３】
（Ｃ−５）
つぎに、原料ガスとしてＷＦ６を用いたプラズマＣＶＤ法により、温度約３００℃において、上述の工程で得られた構造体の全面に、厚み約１μｍのＷ膜を堆積する。そして、このＷ膜を、ＣＭＰ法により第１層間絶縁膜１８の上面までエッチバックすることで、コンタクトホール５８ａ，５８ｂ中に、Ｗからなる第１および第２埋込コンタクト配線２８ａ，２８ｂを充填形成する。
【００７４】
これにより、第１および第２埋込コンタクト配線２８ａ，２８ｂの側面２８ａ１，２８ｂ１と、導電性膜１７の側面１７ａ，１７ｂとがそれぞれ密着し、電気的に接続される。
【００７５】
なお、この工程において、プラズマＣＶＤの初期段階では、露出したゲート電極２６に対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００７６】
（Ｃ−６）
つぎに、上述の工程で得られた構造体の全面に、スパッタ法により、厚み約５０ｎｍのＴｉ膜および厚み約５００ｎｍのＳｉとＣｕとを含有したＡｌ膜をこの順序で堆積する。そして、フォトリソグラフィー技術を用いて、このＡｌ／Ｔｉ積層膜上に、フォトレジスト等からなるエッチング保護膜を、所望の平面形状にパターニングして堆積する。そして、ＲＩＥ法により、エッチング保護膜で被覆されていない領域のＡｌ／Ｔｉ積層膜を除去することにより、第１および第２配線３０ａ，３０ｂを形成する。
【００７７】
なお、ＲＩＥ法によるエッチングでは、電荷除去構造体５４に電気的に接続された構造体であるＡｌ／Ｔｉ積層膜に対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００７８】
（Ｄ）図１に示す半導体装置１０を完成する
（Ｄ−１）
すなわち、まず、図３に示した構造体の全面に、約３５０℃の温度においてＨＤＰ−ＣＶＤ法により、第２層間絶縁膜２０となるＳｉＯ２膜を、厚み約１．５μｍにわたって堆積する。
【００７９】
なお、この工程の初期段階においても、電荷除去構造体５４に電気的に接続された構造体である第１および第２配線３０ａ，３０ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００８０】
（Ｄ−２）
つぎに、このＳｉＯ２膜を、ＣＭＰ法により、平坦化して、厚み約８００ｎｍの第２層間絶縁膜２０を形成する。
【００８１】
（Ｄ−３）
つぎに、第２層間絶縁膜２０に、第１および第２配線３０ａ，３０ｂに至るビアホール６０ａ，６０ｂを形成する。すなわち、フォトリソグラフィー技術を用いて、ビアホール形成予定領域以外をフォトレジスト等のエッチング保護膜で被覆する。その上で、ＲＩＥ法により異方性エッチングを行うことにより第２層間絶縁膜２０にビアホール６０ａ，６０ｂを形成する。
【００８２】
なお、この工程の末期段階においても、電荷除去構造体５４に電気的に接続された構造体である第１および第２配線３０ａ，３０ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００８３】
（Ｄ−４）
つぎに、反応性スパッタ法により、ビアホール６０ａ，６０ｂ中に、厚み約５０ｎｍのＴｉＮ膜を堆積する。
【００８４】
（Ｄ−５）
つぎに、工程（Ｄ−４）で得られた構造体の全面に、原料ガスとしてＷＦ６を用いたプラズマＣＶＤ法により、温度約３００℃において、厚み約１μｍのＷ膜を堆積する。そして、このＷ膜を、ＣＭＰ法により第２層間絶縁膜２０の上面２０ａまでエッチバックすることで、ビアホール６０ａ，６０ｂ中に、Ｗからなる第３および第４埋込コンタクト配線３２ａ，３２ｂを充填形成する。
【００８５】
なお、この工程の初期段階においても、電荷除去構造体５４に電気的に接続された構造体である第１および第２配線３０ａ，３０ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００８６】
（Ｄ−６）
つぎに、工程（Ｄ−５）で得られた構造体の全面に、スパッタ法により、厚み約５０ｎｍのＴｉ膜および厚み約５００ｎｍのＳｉとＣｕとを含有したＡｌ膜をこの順序で堆積する。そして、フォトリソグラフィー技術を用いて、このＡｌ／Ｔｉ積層膜上に、フォトレジスト等からなるエッチン保護膜を、所望の平面形状にパターニングして堆積する。そして、ＲＩＥ法により、エッチング保護膜で被覆されていない領域のＡｌ／Ｔｉ積層膜を除去することにより、第３および第４配線３４ａ，３４ｂを形成する。
【００８７】
なお、この工程においても、電荷除去構造体５４に電気的に接続された構造体であるＡｌ／Ｔｉ積層膜に対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００８８】
（Ｄ−７）
つぎに、工程（Ｄ−６）で得られた構造体の全面に、プラズマＣＶＤ法により、温度約３００℃において、パッシベーション膜２２としてのＳｉ３Ｎ４膜を、約８００ｎｍの厚みで堆積する。
【００８９】
なお、この工程においても、電荷除去構造体５４に電気的に接続された構造体である第３および第４配線３４ａ，３４ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００９０】
（Ｄ−８）
つぎに、フォトリソグラフィー技術を用いて、このパッシベーション膜２２上に、フォトレジスト等からなるエッチン保護膜を、所望の平面形状にパターニングして堆積する。そして、ＲＩＥ法により、エッチング保護膜で被覆されていない領域のパッシベーション膜２２を除去することにより、パッド開口４２ａ，４２ｂを形成する。
【００９１】
なお、この工程においても、電荷除去構造体５４に電気的に接続された構造体である第３および第４配線３４ａ，３４ｂに対してプラズマが照射される。しかし上述と同様にして、プラズマ由来の電荷は、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。結果として、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【００９２】
（Ｄ−９）
最後に、工程（Ｄ−８）で得られた構造体に温度４５０℃で約６０分の熱処理を行う。これにより導電性膜１７としての金属イットリウム膜が酸化されて、非導電性膜１６としての酸化イットリウム（Ｙ２Ｏ３）膜に変質する。
【００９３】
これらの工程を経ることにより、半導体装置１０が完成する。
【００９４】
つぎに、導電性膜１７として用いる金属イットリウムの性質につき説明する。
【００９５】
金属イットリウムは、電気的な良導体であることが知られている。そして、３８０℃以上、特に４００℃以上の温度においては、真空度が１×１０−５Ｔｏｒｒ以下の雰囲気においても、雰囲気中に存在する微量の酸素により酸化され、電気的な絶縁体である酸化イットリウムとなることが知られている。
【００９６】
以上の知見は、（藤川 久喜 外２名，「はんだ接合用Ａｕ／Ｆｅ／Ｙ積層オーミック電極」，豊田中央研究所Ｒ＆Ｄレビュー，１９９６年３月，Ｖｏｌ．３１，Ｎｏ．１，ｐ．３３−４１）に詳述されている。
【００９７】
つまり、３８０℃以上の温度で熱処理を行えば、良導体としての金属イットリウムを絶縁体としての酸化イットリウムへと選択的に変質させることができる。
【００９８】
実施の形態１は、金属イットリウムのこのような性質を半導体装置１０の製造に応用したものである。
【００９９】
すなわち、工程（Ｂ−５）において、金属イットリウムからなる導電性膜１７を第１主面１２ａ側の全面に堆積する。これにより、ゲート電極２６と露出面４０ａとを電気的に接続する電荷除去配線５２が形成される。
【０１００】
その後の工程（Ｂ−６）〜（Ｄ−８）では、プロセス処理温度を３５０℃以下とすることで、金属イットリウム（導電性膜１７）の酸化を抑制しながら処理を進める。
【０１０１】
ところで、工程（Ｂ−６）〜（Ｄ−８）で行われる諸処理（成膜およびエッチング）においては、電荷除去構造体５４や、第１配線構造体３６へと不可避的にプラズマが照射される。したがって、電荷除去構造体５４や、第１配線構造体３６にプラズマ由来の電荷が導入される。
【０１０２】
しかし、導電性膜１７が良導体の状態に保たれているので、電荷除去構造体５４および第１配線構造体３６に導入された電荷は、導電性膜１７、より詳細には電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。この結果、ゲート電極２６にプラズマ由来の電荷が蓄積することがない。
【０１０３】
ゲート電極２６に蓄積する電荷の発生原因となる諸処理工程、すなわち、プラズマが照射される全ての工程が終了した後に、工程（Ｄ−９）において、４５０℃の温度で６０分間熱処理を行う。この温度の熱処理において、半導体装置１０の構成要素のうち、導電性膜１７のみが影響を受ける。具体的には、導電性膜１７（金属イットリウム）は、雰囲気の微量な酸素により選択的に酸化され、非導電性膜１６（酸化イットリウム）となる。
【０１０４】
よって、完成した半導体装置１０では、導電性を有する導電性膜１７は絶縁性である非導電性膜１６へと完全に変質する。よって、導電性膜１７を介した素子間リーク等により、半導体装置１０の電気的特性が悪影響を受ける懸念を完全に払拭できる。
【０１０５】
このように、この実施の形態の半導体装置１０の製造方法によれば、金属イットリウムからなる導電性膜１７を、半導体基板１２の第１主面１２ａ側の全面に堆積することにより、ゲート電極２６、露出面４０ａおよび導電性膜１７からなる電荷除去構造体５４を形成した。また、導電性膜１７堆積後の処理温度を３５０℃以下とした。
【０１０６】
この結果、電荷除去構造体５４および第１配線構造体３６に対して照射されるプラズマに由来する電荷は、この導電性膜１７を介して半導体基板１２へと逃がされるので、ゲート電極２６への電荷の蓄積を防止できる。これにより、ゲート酸化膜２４の膜質劣化を防止できる。
【０１０７】
さらに、この導電性膜１７は、半導体装置１０を製造の最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置１０に悪影響を及ぼすことがない。
【０１０８】
また、この実施の形態の半導体装置１０の製造方法によれば、導電性膜１７を第１主面１２ａ側の全面に堆積し、最終工程において３８０℃以上の温度で熱処理を行うことで、導電性膜１７を非導電性膜１６へと変質させるという単純な構成により、ゲート電極２６への電荷の蓄積を防止している。したがって、アンテナ比を制限したり、保護ダイオードを挿入したりするという従来技術に比べて、素子の設計自由度を大きくすることができる。この結果、一層微細な素子を製造することができる。
【０１０９】
また、この実施の形態の半導体装置１０によれば、工程（Ｄ−９）より前の工程では、第１および第２配線構造体３６，３８は、良導体としての導電性膜１７により電気的に接続されている。よって、ゲート電極２６を含む第１配線構造体３６に、プラズマ処理により導入された電荷は、導電性膜１７および第２配線構造体３８を介して半導体基板１２の導電性領域４０へと逃がされる。よって、第１配線構造体３６に電荷が蓄積することがない。この結果、膜質劣化のないゲート酸化膜２４が得られる。
【０１１０】
また、工程（Ｄ−９）の後においては、導電性膜１７が、絶縁体としての非導電性膜１６に変質することにより、第１および第２配線構造体３６，３８の間は、電気的に絶縁された状態となる。よって、非導電性膜１６が半導体装置１０の特性等に影響を与えることがない。
【０１１１】
なお、この実施の形態においては、導電性膜１７の材質として金属イットリウムを採用した。しかし、導電性膜１７は、所定の温度未満で良導体であり、所定の温度以上で絶縁体となるような材料であれば、金属イットリウムに限定されない。
【０１１２】
また、この実施の形態においては、工程（Ｂ−５）で、導電性膜１７を第１主面１２ａ側の全面に堆積していた。しかし、導電性膜１７は、少なくとも、ゲート電極２６と露出面４０ａとを電気的に接続するような平面形状であれば、第１主面１２ａ側の全面に堆積する必要はない。たとえば、導電性膜１７を、ゲート電極２６と露出面４０ａとを接続するような平面形状にパターニングして配置してもよい。
【０１１３】
このようにすることにより、導電性膜１７としての金属イットリウムと半導体基板１２とが直接接触する面積を減少させることができ、金属イットリウムの半導体基板１２への拡散を抑えることができる。
【０１１４】
また、工程（Ｄ−９）の熱処理は、温度が３８０℃〜５５０℃の範囲で行うことが好ましい。熱処理の下限温度が３８０℃以上であれば、金属イットリウム（導電性膜１７）を、半導体装置１０の電気的特性に悪影響を及ぼさない程度に、酸化イットリウム（非導電性膜１６）へと変質させることができる。より好適には、熱処理の下限温度は、４００℃以上である。熱処理の下限温度を４００℃以上とすることにより、金属イットリウム（導電性膜１７）を、ほぼ完全に、酸化イットリウム（非導電性膜１６）へと変質させることができる。
【０１１５】
また、熱処理の上限温度（５５０℃）は、主に、配線（第１および第２配線３０ａ，３０ｂならびに第３および第４配線３４ａ，３４ｂ）として用いられるＡｌ（融点：約６６０℃）に対する熱ダメージを考慮して決定されたものである。つまり、熱処理を５５０℃以下で行えば、Ａｌ配線に熱ダメージを与えることがない。したがって、配線として、Ａｌ以外の材料を用いる場合には、その材料の融点に合わせて、熱処理の上限温度を変更してもよい。
【０１１６】
また、この実施の形態においては、導電性膜１７である金属イットリウムの厚みを５０ｎｍとした。しかし、導電性膜１７の厚みに特に制限はなく、ゲート電極２６と導電性領域４０との間の導電性を勘案して任意好適な値を選択できる。
【０１１７】
また、導電性膜１７を形成する工程（Ｂ−５）は、ゲート電極２６を形成する工程（Ａ−５）に連続して行われる必要はなく、他の工程が介在していてもよい。
【０１１８】
また、この実施の形態においては、３層構造の半導体装置１０を例示した。しかし、半導体装置の積層構造は、２層以下でもよいし、４層以上でもよい。
【０１１９】
（実施の形態２）
図４および図５を参照して実施の形態２の半導体装置の製造方法、および半導体装置につき説明する。図４は、実施の形態２の半導体装置の説明に供する断面切り口を示す図である。図５（Ａ）および（Ｂ）は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【０１２０】
図４において、半導体装置７０は、非導電性膜１６の配置位置が、第１層間絶縁膜１８中に変更された以外は、半導体装置１０と同様の構造である。したがって、図４において、図１と同様の構成要素には同符号を付し、その詳細な説明を適宜省略する。
【０１２１】
半導体装置７０は、第１層間絶縁膜１８が、下層絶縁膜１８ｂと上層絶縁膜１８ｃとの２層からなる。そして、下層絶縁膜１８ｂと上層絶縁膜１８ｃとの間に非導電性膜１６が介在されている。
【０１２２】
ここで、下層絶縁膜１８ｂは、厚みが約５００ｎｍのＨＤＰ−ＣＶＤ法により堆積されたＳｉＯ２膜からなり、ＭＯＳＦＥＴ１４、露出面４０ａおよびその他の素子と直接接触して、半導体基板１２の第１主面１２ａ側の全面を被覆して設けられている。また、上層絶縁膜１８ｃは、厚みが約５００ｎｍのＨＤＰ−ＣＶＤ法により堆積されたＳｉＯ２膜からなる。下層絶縁膜１８ｂと上層絶縁膜１８ｃとの間には、厚みが約５０ｎｍの酸化イットリウムからなる非導電性膜１６が設けられている。
【０１２３】
第１埋込コンタクト配線２８ａは、上層絶縁膜１８ｃ、非導電性膜１６および下層絶縁膜１８ｂからなる積層体を貫通して、ゲート電極２６と第１配線３０ａとを電気的に接続している。
【０１２４】
同様に、第２埋込コンタクト配線２８ｂは、上層絶縁膜１８ｃ、非導電性膜１６および下層絶縁膜１８ｂからなる積層体を貫通して、露出面４０ａと第２配線３０ｂとを電気的に接続している。
【０１２５】
したがって、非導電性膜１６は、第１および第２配線構造体３６および３８の両者に接触し、かつ、第１および第２配線構造体３６および３８の間を接続している。
【０１２６】
より詳細には、非導電性膜１６の側面１６ａは、ゲート電極２６側の第１埋込コンタクト配線２８ａの側面２８ａ１と密着し、かつ、非導電性膜１６の側面１６ｂは、導電性領域４０側の第２埋込コンタクト配線２８ｂの側面２８ｂ１と密着している。
【０１２７】
また、非導電性膜１６は、両側面１６ａと１６ｂの間で空間的に連続した膜として形成されている。つまり、非導電性膜１６は、第１埋込コンタクト配線２８ａの側面２８ａ１と、第２埋込コンタクト配線２８ｂの側面２８ｂ１との間を連結する一体の膜として構成されている。
【０１２８】
実施の形態１の場合と同様に、完成された半導体装置７０においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置７０の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【０１２９】
つぎに、主に図５を参照して、半導体装置７０の製造方法につき説明する。
【０１３０】
ところで、半導体装置７０は、工程（Ｂ−５）〜（Ｃ−５）以外は、半導体装置１０と同様にして製造される。したがって、以下の記述では、適宜、半導体装置１０の製造工程を援用しながら、主に、半導体装置１０と異なる工程を説明する。
【０１３１】
（Ｅ−１）
上述の工程（Ａ−１）〜（Ｂ−４）を経た構造体の第１主面１２ａ側の全面に、約３５０℃の温度においてＨＤＰ−ＣＶＤ法により、下層絶縁膜１８ｂとなるＳｉＯ２膜を、厚み約１μｍにわたって堆積する。そして、このＳｉＯ２膜を、ＣＭＰ法により、平坦化して、厚みが約５００ｎｍの下層絶縁膜１８ｂを形成する。
【０１３２】
（Ｅ−２）
つぎに、図５（Ａ）に示す構造体を製造する。すなわち、下層絶縁膜１８ｂの全面に、上述の工程（Ｂ−５）と同様にして、導電性膜１７として金属イットリウムを、厚み約５０ｎｍにわたり堆積する。
【０１３３】
（Ｅ−３）
つぎに、図５（Ｂ）に示す構造体を製造する。すなわち、導電性膜１７上に、約３５０℃の温度においてＨＤＰ−ＣＶＤ法により、上層絶縁膜１８ｃとなるＳｉＯ２膜を、厚み約１μｍにわたって堆積する。そして、このＳｉＯ２膜を、ＣＭＰ法により、平坦化して、厚みが約５００ｎｍの上層絶縁膜１８ｃを形成する。
【０１３４】
（Ｅ−４）
つぎに、上述の工程（Ｃ−３）と同様にして、下層絶縁膜１８ｂ、導電性膜１７および上層絶縁膜１８ｃがこの順序で主面１２ａ側に堆積された積層構造を貫通して、ゲート電極２６および露出面４０ａに至るコンタクトホール５８ａ，５８ｂを形成する。
【０１３５】
（Ｅ−５）
つぎに、上述の工程（Ｃ−４）と同様にして、露出面４０ａの表面に白金シリサイドを形成する。
【０１３６】
（Ｅ−６）
上述の工程（Ｃ−５）と同様にして、コンタクトホール５８ａ，５８ｂをＷで埋め込み、第１および第２埋込コンタクト配線２８ａ，２８ｂを形成する。
【０１３７】
これにより、ゲート電極２６と導電性領域４０との間の電気的導通を確保する電荷除去配線５５が形成される。電荷除去配線５５は、第１および第２埋込コンタクト配線２８ａ，２８ｂと導電性膜１７とからなる。ここで、導電性膜１７の側面１７ａは、第１埋込コンタクト配線２８ａの側面２８ａ１と電気的に接続し、および、導電性膜１７の側面１７ｂは、第２埋込コンタクト配線２８ｂの側面２８ｂ１と電気的に接続している。
【０１３８】
また、同様に、電荷除去配線５５、ゲート電極２６および露出面４０ａからなる電荷除去構造体５７が形成される。
【０１３９】
この結果、この工程より後の工程で電荷除去構造体５７および電荷除去構造体５７に電気的に接続された第１配線構造体３６（図４）に照射されるプラズマに由来する電荷は、ゲート電極２６に蓄積することなく、電荷除去構造体５７および露出面４０ａを介して半導体基板１２へと逃がされる。
【０１４０】
（Ｅ−７）
つぎに、上述の工程（Ｃ−６）〜（Ｄ−８）を実施する。
【０１４１】
（Ｅ−８）
最後に、上述の工程（Ｄ−９）と同様にして、熱処理を行うことにより、導電性膜１７としての金属イットリウム膜を酸化して、非導電性膜１６としての酸化イットリウム膜に変質させる。
【０１４２】
これらの工程を経ることにより、半導体装置７０が完成する。
【０１４３】
このように、この実施の形態の半導体装置７０の製造方法によれば、工程（Ｅ−６）よりも後の工程において、電荷除去構造体５７および第１配線構造体３６に対して照射されるプラズマに由来する電荷は、電荷除去構造体５７を介して半導体基板１２へと逃がされるので、ゲート電極２６への電荷の蓄積を防止できる。これにより、ゲート酸化膜２４の膜質劣化を防止できる。
【０１４４】
さらに、導電性膜１７は、半導体装置７０を製造する最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置７０に悪影響を及ぼすことがない。
【０１４５】
また、この実施の形態においては、導電性膜１７が、下層絶縁膜１８ｂ上に形成されており、ＭＯＳＦＥＴ１４や露出面４０ａと直接接触することがないので、導電性膜１７を構成する金属イットリウムの半導体基板１２への拡散を抑制することができる。
【０１４６】
なお、導電性膜１７の材料、導電性膜１７の平面形状、熱処理温度、導電性膜１７の膜厚、および、半導体装置７０の多層構造の層数に関しては、実施の形態１と同様の変形が可能である。
【０１４７】
（実施の形態３）
図６および図７を参照して実施の形態３の半導体装置の製造方法、および半導体装置につき説明する。図６は、実施の形態３の半導体装置の説明に供する断面切り口を示す図である。図７（Ａ）および（Ｂ）は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【０１４８】
図６において、半導体装置８０は、非導電性膜１６の配置位置が、第１層間絶縁膜１８の上面１８ａに変更された以外は、半導体装置１０と同様の構造である。したがって、図６において、図１と同様の構成要素には同符号を付し、その詳細な説明を適宜省略する。
【０１４９】
半導体装置８０は、非導電性膜１６が、第１層間絶縁膜１８の上面１８ａに設けられている。
【０１５０】
そして、第１および第２埋込コンタクト配線２８ａ，２８ｂが、非導電性膜１６および第１層間絶縁膜１８を貫通して設けられている。第１および第２埋込コンタクト配線２８ａ，２８ｂは、それぞれ、ゲート電極２６および露出面４０ａと電気的に接続している。
【０１５１】
この非導電性膜１６上には、第１および第２埋込コンタクト配線２８ａ，２８ｂとそれぞれ電気的に接続する、所定の平面形状にパターニングされた第１および第２配線３０ａ，３０ｂが設けられている。
【０１５２】
したがって、非導電性膜１６は、第１および第２配線構造体３６および３８の両者に接触し、かつ、第１および第２配線構造体３６および３８の間を接続している。
【０１５３】
より詳細には、非導電性膜１６の上面１６ｃは、第１および第２配線３０ａ，３０ｂの下面３０ａ１，３０ｂ１と密着している。また、非導電性膜１６の側面１６ａは、ゲート電極２６側の第１埋込コンタクト配線２８ａの側面２８ａ１と密着し、かつ、非導電性膜１６の側面１６ｂは、導電性領域４０側の第２埋込コンタクト配線２８ｂの側面２８ｂ１と密着している。
【０１５４】
つまり、非導電性膜１６は、第１および第２配線構造体３６および３８の間で空間的に連続した一体の膜として形成されている。
【０１５５】
実施の形態１の場合と同様に、完成された半導体装置８０においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置８０の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【０１５６】
つぎに、主に図７を参照して、半導体装置８０の製造方法につき説明する。
【０１５７】
ところで、半導体装置８０は、工程（Ｂ−５）が、工程（Ｃ−２）の後に行われる以外は、半導体装置１０と同様にして製造される。したがって、以下の記述では、適宜、半導体装置１０の製造工程を援用しながら、主に、半導体装置１０と異なる工程を説明する。
【０１５８】
（Ｆ−１）
工程（Ｂ−５）を行わない以外は、工程（Ａ−１）〜（Ｃ−２）と同様の工程を実施し、第１層間絶縁膜１８を形成する。すなわち、工程（Ｃ−１）において、工程（Ｂ−４）で得られた構造体の第１主面１２ａ側の全面に、第１層間絶縁膜１８となるＳｉＯ２膜を堆積する。
【０１５９】
（Ｆ−２）
つぎに、図７（Ａ）に示す構造体を製造する。すなわち、上述の工程（Ｂ−５）と同様にして、第１層間絶縁膜１８の上面１８ａの全面に金属イットリウムからなる導電性膜１７を、厚み約５０ｎｍにわたって堆積する。
【０１６０】
（Ｆ−３）
つぎに、図７（Ｂ）に示す構造体を製造する。すなわち、上述の工程（Ｃ−３）と同様にして、導電性膜１７と第１層間絶縁膜１８とがこの順序で主面１２ａ側に堆積された積層構造を貫通して、ゲート電極２６および導電性領域４０に至るコンタクトホール５８ａ，５８ｂを形成する。
【０１６１】
（Ｆ−４）
つぎに、上述の工程（Ｃ−４）と同様にして、露出面４０ａに白金シリサイドを形成する。
【０１６２】
（Ｆ−５）
つぎに、上述の工程（Ｃ−５）と同様にして、コンタクトホール５８ａ，５８ｂをＷで埋め込み、第１および第２埋込コンタクト配線２８ａ，２８ｂを形成する。
【０１６３】
これにより、ゲート電極２６と露出面４０ａとの間の電気的導通を確保する電荷除去配線５９が形成される。電荷除去配線５９は、第１および第２埋込コンタクト配線２８ａ，２８ｂと導電性膜１７とからなる。ここで、導電性膜１７は、第１埋込コンタクト配線２８ａの側面２８ａ１と、第２埋込コンタクト配線２８ｂの側面２８ｂ１とを電気的に接続している。
【０１６４】
また、同様に、電荷除去配線５９、ゲート電極２６および導電性領域４０からなる電荷除去構造体６１が形成される。
【０１６５】
この結果、この工程より後の工程で電荷除去構造体６１および電荷除去構造体６１に電気的に接続された第１配線構造体３６（図６）に照射されるプラズマに由来する電荷は、ゲート電極２６に蓄積することなく、電荷除去構造体６１および露出面４０ａを介して半導体基板１２へと逃がされる。
【０１６６】
（Ｆ−６）
つぎに、工程（Ｃ−６）と同様にして、導電性膜１７上に、第１および第２配線３０ａ，３０ｂを形成する。
【０１６７】
これにより、導電性膜１７の上面と、第１および第２配線３０ａ，３０ｂの下面３０ａ１，３０ｂ１とは互いに密着し、電気的に接続される。
【０１６８】
第１および第２配線３０ａ，３０ｂと導電性膜１７との接触部（下面３０ａ１，３０ｂ１）は、第１および第２埋込コンタクト配線２８ａ，２８ｂと導電性膜１７との接触部（側面１７ａ，１７ｂ）よりも大面積である。つまり、第１配線構造体３６に導入されるプラズマ由来の電荷のほとんどは、接触面積の大きな、第１配線３０ａ→導電性膜１７という経路を流れる。このように、第１および第２配線３０ａ，３０ｂは、電荷除去構造体６１の必須な構成要素ではないが、電荷除去構造体６１と協働して、プラズマ由来の電荷を半導体基板１２に逃がす際に大きな役割を果たしている。
【０１６９】
（Ｆ−７）
つぎに、上述の工程（Ｄ−１）〜（Ｄ−８）を実施する。
【０１７０】
（Ｆ−８）
最後に、上述の工程（Ｄ−９）と同様にして、熱処理を行うことにより、導電性膜１７としての金属イットリウム膜を酸化して、非導電性膜１６としての酸化イットリウム膜に変質させる。
【０１７１】
これらの工程を経ることにより、半導体装置８０が完成する。
【０１７２】
このように、この実施の形態の半導体装置８０の製造方法によれば、工程（Ｆ−５）よりも後の工程において、電荷除去構造体６１および第１配線構造体３６に対して照射されるプラズマに由来する電荷は、電荷除去構造体６１を介して半導体基板１２へと逃がされるので、ゲート電極２６への電荷の蓄積を防止できる。これにより、ゲート酸化膜２４の膜質劣化を防止できる。
【０１７３】
さらに、導電性膜１７は、半導体装置８０を製造する最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置８０に悪影響を及ぼすことがない。
【０１７４】
また、この実施の形態においては、導電性膜１７が、第１層間絶縁膜１８上に形成されており、ＭＯＳＦＥＴ１４や露出面４０ａと直接接触することがないので、導電性膜１７を構成する金属イットリウムの半導体基板１２への拡散を抑制することができる。
【０１７５】
また、実施の形態１および２では、導電性膜１７の側面１７ａ，１７ｂのみが、第１および第２埋込コンタクト配線２８ａ，２８ｂと電気的に接続されていた。しかし、この実施の形態では、これに加えて導電性膜１７の上面が第１および第２配線３０ａ，３０ｂと電気的に接続している。このように、この実施の形態においては、導電性膜１７と第１配線構造体３６との接触面積が、実施の形態１および２よりも大きい。この結果、導電性膜１７と第１および第２配線構造体３６，３８との間の電気抵抗が減少し、実施の形態１および２よりも、プラズマ由来の電荷を、よりスムーズに半導体基板１２へと逃がすことができる。
【０１７６】
なお、導電性膜１７の材料、導電性膜１７の平面形状、熱処理温度、導電性膜１７の膜厚、および、半導体装置８０の多層構造の層数に関しては、実施の形態１と同様の変形が可能である。
【０１７７】
（実施の形態４）
図８および図９を参照して実施の形態４の半導体装置の製造方法、および半導体装置につき説明する。図８は、実施の形態４の半導体装置の説明に供する断面切り口を示す図である。図９は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【０１７８】
図８において、半導体装置９０は、非導電性膜１６の配置位置が、第１および第２配線３０ａ，３０ｂの上面を被覆するように変更された以外は、半導体装置１０と同様の構造である。したがって、図８において、図１と同様の構成要素には同符号を付し、その詳細な説明を適宜省略する。
【０１７９】
半導体装置９０は、非導電性膜１６を有している。この非導電性膜１６は、第１および第２配線３０ａ，３０ｂの上面、側面、ならびに、第１および第２配線３０ａ，３０ｂ間の第１層間絶縁膜１８上を、連続して被覆する一体の膜として設けられている。
【０１８０】
そして、第３および第４埋込コンタクト配線３２ａ，３２ｂが、第２層間絶縁膜２０および非導電性膜１６を貫通して設けられている。
【０１８１】
実施の形態１の場合と同様に、完成された半導体装置９０においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置９０の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【０１８２】
つぎに、主に図９を参照して、半導体装置９０の製造方法につき説明する。
【０１８３】
ところで、半導体装置９０は、工程（Ｂ−５）が、工程（Ｃ−６）の後に行われる以外は、半導体装置１０と同様にして製造される。したがって、以下の記述では、適宜、半導体装置１０の製造工程を援用しながら、主に、半導体装置１０と異なる工程を説明する。
【０１８４】
（Ｇ−１）
工程（Ｂ−５）を行わない以外は、（Ａ−１）〜（Ｃ−６）と同様の工程を実施し、層間絶縁膜１８上に、第１および第２配線３０ａ，３０ｂを形成する。
【０１８５】
（Ｇ−２）
つぎに、図９に示す構造体を製造する。すなわち、上述の工程（Ｂ−５）と同様にして、第１および第２配線３０ａ，３０ｂの上面、側面、ならびに、第１および第２配線３０ａ，３０ｂ間の第１層間絶縁膜１８上に、連続した一体の膜としての導電性膜１７を堆積する。
【０１８６】
これにより、ゲート電極２６と露出面４０ａとの間の電気的導通を確保する電荷除去配線６３が形成される。電荷除去配線６３は、第１および第２配線３０ａ，３０ｂと、第１および第２埋込コンタクト配線２８ａ，２８ｂと、導電性膜１７とからなる。ここで、導電性膜１７は、第１配線３０ａと、第２配線３０ｂとを電気的に接続している。
【０１８７】
また、同様に、電荷除去配線６３、ゲート電極２６および露出面４０ａからなる電荷除去構造体６５が形成される。
【０１８８】
この結果、この工程より後の工程で電荷除去構造体６５および電荷除去構造体６５に電気的に接続された第１配線構造体３６に照射されるプラズマに由来する電荷は、ゲート電極２６に蓄積することなく、電荷除去構造体６５および露出面４０ａを介して半導体基板１２へと逃がされる。
【０１８９】
（Ｇ−３）
つぎに、上述の工程（Ｄ−１）および（Ｄ−２）と同様にして、導電性膜１７上に、第２層間絶縁膜２０を形成する。
【０１９０】
（Ｇ−４）
つぎに、上述の工程（Ｄ−３）〜（Ｄ−５）と同様にして、第２層間絶縁膜２０および導電性膜１７を貫通して、第１および第２配線３０ａ，３０ｂに接触する第３および第４埋込コンタクト配線３２ａ，３２ｂを形成する。
【０１９１】
（Ｇ−５）
つぎに、上述の工程（Ｄ−６）〜（Ｄ−８）を実施する。
【０１９２】
（Ｇ−６）
最後に、上述の工程（Ｄ−９）と同様にして、熱処理を行うことにより、導電性膜１７としての金属イットリウム膜を酸化して、非導電性膜１６としての酸化イットリウム膜に変質させる。
【０１９３】
これらの工程を経ることにより、半導体装置９０が完成する。
【０１９４】
このように、この実施の形態の半導体装置９０の製造方法によれば、工程（Ｇ−２）よりも後の工程において、電荷除去構造体６５および第１配線構造体３６に対して照射されるプラズマに由来する電荷は、電荷除去構造体６５を介して半導体基板１２へと逃がされるので、ゲート電極２６への電荷の蓄積を防止できる。これにより、ゲート酸化膜２４の膜質劣化を防止できる。
【０１９５】
さらに、導電性膜１７は、半導体装置９０を製造する最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置９０に悪影響を及ぼすことがない。
【０１９６】
また、この実施の形態においては、導電性膜１７が、第１および第２配線３０ａ，３０ｂ上に形成されており、ＭＯＳＦＥＴ１４や導電性領域４０と直接接触することがないので、導電性膜１７を構成する金属イットリウムの半導体基板１２への拡散を抑制することができる。
【０１９７】
また、この実施の形態では、実施の形態３と同様に、導電性膜１７と第１および第２配線３０ａ，３０ｂとの接触面積が、実施の形態１および２よりも大きい。この結果、実施の形態１および２よりも、プラズマ由来の電荷を、よりスムーズに半導体基板１２へと逃がすことができる。
【０１９８】
また、この実施の形態では、第１および第２配線３０ａ，３０ｂ上に導電性膜１７を堆積している。一方、実施の形態３は、導電性膜１７上に第１および第２配線３０ａ，３０ｂ形成している。よって、実施の形態３においては、工程（Ｆ−６）のＲＩＥ法によるエッチングで、導電性膜１７をオーバーエッチしてしまい、電荷除去構造体６１の導電性を損ねてしまう虞があった。
【０１９９】
しかし、この実施の形態においては、工程（Ｇ−１）のＲＩＥ法によるエッチング終了後に、導電性膜１７を堆積するので、導電性膜１７をオーバーエッチする懸念を完全に払拭できる。
【０２００】
なお、導電性膜１７の材料、導電性膜１７の平面形状、熱処理温度、導電性膜１７の膜厚、および、半導体装置９０の多層構造の層数に関しては、実施の形態１と同様の変形が可能である。
【０２０１】
（実施の形態５）
図１０〜図１２を参照して、実施の形態５の半導体装置の製造方法、および半導体装置につき説明する。図１０は、実施の形態５の半導体装置の説明に供する断面切り口を示す図である。図１１および図１２は、半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【０２０２】
図１０において、半導体装置１００は、ＭＯＳＦＥＴ１４の代わりにキャパシタ７１が形成されている以外は、半導体装置１０とほぼ同様の構造である。しがたって、図１０において、図１と同様の構成要素には同符号を付し、その詳細な説明を適宜省略する。
【０２０３】
半導体装置１００は、半導体基板１２と、キャパシタ７１と、第１配線構造体７３と、第２配線構造体３８と、非導電性膜１６とを備える。
【０２０４】
キャパシタ７１は、フィールド酸化膜１５上に形成されている。キャパシタ７１は、下部電極７１ａ、キャパシタ絶縁膜７１ｂ、および上部電極７１ｃを備える。
【０２０５】
ここで、下部電極７１ａは、多結晶シリコンからなり、たとえば、厚み約２００ｎｍとする。また、キャパシタ絶縁膜７１ｂは、ＳｉＯ２からなり、たとえば、厚み約２０ｎｍとする。また、上部電極７１ｃは、多結晶シリコンからなり、たとえば、厚み約２００ｎｍとする。
【０２０６】
第１配線構造体７３は、第１副構造体７５と第２副構造体７７とを備える。
【０２０７】
第１副構造体７５は、下部電極７１ａと電気的に接続されており、第１埋込コンタクト配線２８ａａ、第１配線３０ａａ、第３埋込コンタクト配線３２ａａおよび第３配線３４ａａを備える。
【０２０８】
第１埋込コンタクト配線２８ａａは、第１層間絶縁膜１８および非導電性膜１６を貫通するビアコンタクトであり、下部電極７１ａと電気的に接続している。第１配線３０ａａは、第１層間絶縁膜１８の上面１８ａに、所定の平面形状にパターニングされて形成されており、第１埋込コンタクト配線２８ａａと電気的に接続している。第３埋込コンタクト配線３２ａａは、第２層間絶縁膜２０を貫通するビアコンタクトであり、第１配線３０ａａと電気的に接続している。第３配線３４ａａは、第２層間絶縁膜２０の上面２０ａに、所定の平面形状にパターニングされており、第３埋込コンタクト配線３２ａａと電気的に接続している。そして、パッシベーション膜２２には、第３配線３４ａａに至るパッド開口４２ａａが設けられている。
【０２０９】
第２副構造体７７は、上部電極７１ｃと電気的に接続されており、第１埋込コンタクト配線２８ａｂ、第１配線３０ａｂ、第３埋込コンタクト配線３２ａｂおよび第３配線３４ａｂを備える。
【０２１０】
第１埋込コンタクト配線２８ａｂは、第１層間絶縁膜１８および非導電性膜１６を貫通するビアコンタクトであり、上部電極７１ｃと電気的に接続している。第１配線３０ａｂは、第１層間絶縁膜１８の上面１８ａに、所定の平面形状にパターニングされて形成されており、第１埋込コンタクト配線２８ａｂと電気的に接続している。第３埋込コンタクト配線３２ａｂは、第２層間絶縁膜２０を貫通するビアコンタクトであり、第１配線３０ａｂと電気的に接続している。第３配線３４ａｂは、第２層間絶縁膜２０の上面２０ａに、所定の平面形状にパターニングされており、第３埋込コンタクト配線３２ａｂと電気的に接続している。そして、パッシベーション膜２２には、第３配線３４ａｂに至るパッド開口４２ａｂが設けられている。
【０２１１】
非導電性膜１６は、第１および第２配線構造体７３および３８の両者に接触し、かつ、第１および第２配線構造体７３および３８の間を接続している。
【０２１２】
より詳細には、下部電極７１ａと接続された第１副構造体７５の第１埋込コンタクト配線２８ａａは、非導電性膜１６を貫通することで、非導電性膜１６の側面と密着している。また、上部電極７１ｃと接続された第２副構造体７７の第１埋込コンタクト配線２８ａｂは、非導電性膜１６を貫通することで、非導電性膜１６の側面と密着している。
【０２１３】
また、露出面４０ａに接続された第２埋込コンタクト配線２８ｂは、非導電性膜１６を貫通することで、非導電性膜１６の側面と密着している。
【０２１４】
これにより、非導電性膜１６は、第１および第２配線構造体７３および３８のどちらとも接触し、かつ、両者７３および３８の間を接続している。
【０２１５】
実施の形態１の場合と同様に、完成された半導体装置１００においては、非導電性膜１６は、電気的な絶縁体である酸化イットリウムからなる。しかし、半導体装置１００の製造途上においては、非導電性膜１６は、非導電性膜１６の前駆体としての導電性膜１７として存在している。導電性膜１７は、電気的な良導体である金属イットリウムからなる。
【０２１６】
つぎに、図１１および図１２を参照して、半導体装置１００の製造方法につき説明する。
【０２１７】
ところで、半導体装置１００は、実施の形態１の半導体装置１０と類似した工程を経て製造される。したがって、以下の記述では、適宜、半導体装置１０の製造工程を援用しながら、主に、半導体装置１０と異なる工程を説明する。
【０２１８】
（Ｈ）図１１（Ａ）に示す構造体の製造
（Ｈ−１）
（Ａ−１）とほぼ同様の手順により、所望の平面形状にパターニングされたフィールド酸化膜１５を形成する。
【０２１９】
（Ｈ−２）
つぎに、（Ａ−３）とほぼ同様の手順により、下部電極７１ａとなる、膜厚が約２００ｎｍのＰドープポリシリコン膜を、第１主面１２ａ側の全面に堆積する。続いて、このポリシリコン膜の表面を約９００℃の温度で熱酸化することにより、キャパシタ絶縁膜７１ｂとなる、膜厚が約２０ｎｍのＳｉＯ２膜を形成する。
【０２２０】
（Ｈ−３）
つぎに、公知のフォトリソグラフィー工程およびエッチング工程を行うことにより、不要なＳｉＯ２膜およびポリシリコン膜を除去することにより、キャパシタ７１の下部電極７１ａおよびキャパシタ絶縁膜７１ｂを形成する。
【０２２１】
（Ｉ）図１１（Ｂ）に示す構造体の製造
（Ｉ−１）
つぎに、膜厚が約２００ｎｍのＰがドープされたポリシリコン膜を、第１主面１２ａ側の全面に堆積し、続いて、このポリシリコン膜の不要部分を（Ｈ−３）とほぼ同様の手順により除去して、キャパシタ７１の上部電極７１ｃを形成する。
【０２２２】
（Ｉ−２）
つぎに、（Ｂ−３）および（Ｂ−４）とほぼ同様の手順により、フィールド酸化膜１５をマスクとしてＡｓのイオン注入（注入エネルギー：約１００ｋｅＶ、および、注入量：約５×１０１５ｃｍ−２）を行い、その後、９００℃、３０秒間のＲＴＡにより不純物を活性化して、導電性領域４０を形成する。
【０２２３】
（Ｉ−３）
つぎに、（Ｂ−５）とほぼ同様の手順により、工程（Ｉ−２）で得られた構造体の第１主面１２ａ側の全面に、導電性膜１７として金属イットリウムを、厚み約５０ｎｍにわたり堆積する。
【０２２４】
このようにして堆積された導電性膜１７としての金属イットリウム膜は、第１主面１２ａ（導電性領域４０）と、下部および上部電極７１ａ，７１ｃと接触しており、第１主面１２ａ（導電性領域４０）と下部および上部電極７１ａ，７１ｃとの間の電気的接続を確保する電荷除去配線５２として機能する。
【０２２５】
また、この工程により、第１主面１２ａ（導電性領域４０）と、下部および上部電極７１ａ，７１ｃと、電荷除去配線５２（導電性膜１７）とを備えた電荷除去構造体５４が形成される。
【０２２６】
よって、工程（Ｉ−３）より後の工程において、電荷除去構造体５４および電荷除去構造体５４に電気的に接続された第１および第２配線構造体７３，３８（図１０）に照射されるプラズマに由来する電荷は、キャパシタ絶縁膜７１ｂに蓄積することなく、電荷除去構造体５４および露出面４０ａを介して半導体基板１２へと逃がされる。
【０２２７】
（Ｊ）図１２に示す構造体の製造
（Ｊ−１）
つぎに、（Ｃ−１）〜（Ｃ−６）とほぼ同様の手順により、第１層間絶縁膜１８、第１および第２埋込コンタクト配線２８ａａ，２８ａｂ，２８ｂ、ならびに、第１および第２配線３０ａａ，３０ａｂ，３０ｂを形成する。
【０２２８】
（Ｋ）図１０に示す半導体装置１００を完成する。
【０２２９】
（Ｋ−１）
つぎに、（Ｄ−１）〜（Ｄ−８）とほぼ同様の手順により、第２層間絶縁膜２０、第３および第４埋込コンタクト配線３２ａａ，３２ａｂ，３２ｂ、第３および第４配線３４ａａ，３４ａｂ，３４ｂ、パッシベーション膜２２、ならびに、パッド開口４２ａａ，４２ａｂ，４２ｂを形成する。
【０２３０】
（Ｋ−２）
最後に、工程（Ｋ−１）で得られた構造体に温度４５０℃で約６０分の熱処理を行う。これにより導電性膜１７としての金属イットリウム膜が酸化されて、非導電性膜１６としての酸化イットリウム（Ｙ２Ｏ３）膜に変質する。
【０２３１】
これらの工程を経ることにより、半導体装置１００が完成する。
【０２３２】
このように、この実施の形態の半導体装置１００の製造方法によれば、金属イットリウムからなる導電性膜１７を、半導体基板１２の第１主面１２ａ側の全面に堆積することにより、下部および上部電極７１ａ，７１ｃと、第１主面１２ａ（導電性領域４０）と、導電性膜１７とからなる電荷除去構造体５４を形成した。また、導電性膜１７堆積後の処理温度を３５０℃未満とした。
【０２３３】
この結果、電荷除去構造体５４および第１配線構造体７３に対して照射されるプラズマに由来する電荷は、この導電性膜１７を介して半導体基板１２へと逃がされるので、キャパシタ絶縁膜７１ｂへの電荷の蓄積を防止できる。これにより、キャパシタ絶縁膜７１ｂの膜質劣化を防止できる。
【０２３４】
さらに、この導電性膜１７は、半導体装置１００を製造する最終工程における４５０℃の熱処理により、非導電性膜１６へと変質するので、導電性膜１７が、完成した半導体装置１００に悪影響を及ぼすことがない。
【０２３５】
なお、導電性膜１７の材料、導電性膜１７の平面形状、熱処理温度、導電性膜１７の膜厚、および、半導体装置１００の多層構造の層数に関しては、実施の形態１と同様の変形が可能である。
【図面の簡単な説明】
【０２３６】
【図１】実施の形態１の半導体装置の説明に供する断面切り口を示す図である。
【図２】（Ａ）および（Ｂ）は、実施の形態１の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図３】実施の形態１の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図４】実施の形態２の半導体装置の説明に供する断面切り口を示す図である。
【図５】（Ａ）および（Ｂ）は、実施の形態２の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図６】実施の形態３の半導体装置の説明に供する断面切り口を示す図である。
【図７】（Ａ）および（Ｂ）は、実施の形態３の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図８】実施の形態４の半導体装置の説明に供する断面切り口を示す図である。
【図９】実施の形態４の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図１０】実施の形態５の半導体装置の説明に供する断面切り口を示す図である。
【図１１】（Ａ）および（Ｂ）は、実施の形態５の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【図１２】実施の形態５の半導体装置の製造方法の説明に供する、断面切り口を示す工程図である。
【符号の説明】
【０２３７】
１０，７０，８０，９０，１００ 半導体装置
１２ 半導体基板
１２ａ 第１主面
１４ ＭＯＳＦＥＴ
１６ 非導電性膜
１７ 導電性膜
１６ａ，１６ｂ，１７ａ，１７ｂ，２８ａ１，２８ｂ１ 側面
１８ 第１層間絶縁膜
１６ｃ，１８ａ，２０ａ 上面
１８ｂ 下層絶縁膜
１８ｃ 上層絶縁膜
２０ 第２層間絶縁膜
２２ パッシベーション膜
２４ ゲート酸化膜
２６ ゲート電極
２８ａ，２８ａａ，２８ａｂ 第１埋込コンタクト配線
２８ｂ 第２埋込コンタクト配線
３０ａ，３０ａａ，３０ａｂ 第１配線
３０ｂ 第２配線
３２ａ，３２ａａ，３２ａｂ 第３埋込コンタクト配線
３２ｂ 第４埋込コンタクト配線
３４ａ，３４ａａ，３４ａｂ 第３配線
３４ｂ 第４配線
３６，７３ 第１配線構造体
３８ 第２配線構造体
４０ 導電性領域
４２ａ，４２ｂ，４２ａａ，４２ａｂ パッド開口
４４ 素子形成予定領域
５０ サイドウォール
５２，５５，５９，６３ 電化除去配線
５４，５７，６１，６５ 電化除去構造体
５８ａ，５８ｂ コンタクトホール
６０ａ，６０ｂ ビアホール
７１ キャパシタ
７１ａ 下部電極
７１ｂ キャパシタ絶縁膜
７１ｃ 上部電極
７５ 第１副構造体
７７ 第２副構造体
【特許請求の範囲】
【請求項１】
半導体基板の第１主面側にＭＯＳＦＥＴを備える半導体装置を製造するにあたり、
ゲート電極が前記第１主面の上側に形成されたＭＯＳＦＥＴと、該ＭＯＳＦＥＴの領域外で該ＭＯＳＦＥＴとは電気的に分離され、かつ、第１主面側に露出面を有する導電性領域とを含む半導体基板を用意する第１工程と、
前記露出面および前記ゲート電極間を電気的に結合する導電性膜を含む電荷除去構造体を形成する第２工程と、
該第２工程後に行われ、前記ゲート電極に蓄積する電荷の発生原因となる諸処理工程の終了後に、前記導電性膜を非導電性膜に変質させるための熱処理を行う第３工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程が、
前記導電性膜を前記電荷除去構造体として、前記ゲート電極を含む前記第１主面の上側の全面に、前記ゲート電極および前記露出面に接触させて形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２工程が、
前記ゲート電極を含む前記第１主面の上側の全面に下層絶縁膜を形成する工程と、
該下層絶縁膜上の全面に前記導電性膜を形成する工程と、
該導電性膜上の全面に上層絶縁膜を形成する工程と、
該上層絶縁膜、前記導電性膜、および前記下層絶縁膜をそれぞれ貫通し、前記ゲート電極および前記導電性膜を電気的に接続する第１埋込コンタクト配線と、該上層絶縁膜、前記導電性膜、および前記下層絶縁膜をそれぞれ貫通し、前記露出面および前記導電性膜を電気的に接続する第２埋込コンタクト配線とを形成することによって、
前記電荷除去構造体を前記第１埋込コンタクト配線、前記導電性膜および前記第２埋込コンタクト配線の直列接続構造体として形成する工程と
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２工程が、
前記ゲート電極を含む前記第１主面の上側の全面に層間絶縁膜を形成する工程と、
該層間絶縁膜上の全面に前記導電性膜を形成する工程と、
該導電性膜および前記層間絶縁膜をそれぞれ貫通し、前記ゲート電極および前記導電性膜を電気的に接続する第１埋込コンタクト配線と、前記露出面および前記導電性膜を電気的に接続する第２埋込コンタクト配線とを形成することによって、
前記電荷除去構造体を前記第１埋込コンタクト配線、前記導電性膜および前記第２埋込コンタクト配線の直列接続構造体として形成する工程と
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２工程が、
前記ゲート電極を含む前記第１主面の上側の全面に層間絶縁膜を形成する工程と、
該層間絶縁膜をそれぞれ貫通し、前記ゲート電極と電気的に接続された第１埋込コンタクト配線と、前記露出面と電気的に接続された第２埋込コンタクト配線とを形成する工程と、
前記層間絶縁膜上に、前記第１埋込コンタクト配線と電気的に接続された第１配線層と、該第１配線層とは電気的に分離されていて、前記第２埋込コンタクト配線と電気的に接続された第２配線層とを、それぞれ配線層パターンとして形成する工程と、
前記第１および第２配線層を含む、前記層間絶縁膜の上側全面を被覆して、前記導電性膜を形成することによって、
前記電荷除去構造体を前記第１埋込コンタクト配線、前記第１配線層、前記導電性膜、前記第２配線層および前記第２埋込コンタクト配線の直列接続構造体として形成する工程と
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
一対のキャパシタ電極と、該一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有するキャパシタを、半導体基板の第１主面側に備えた半導体装置を製造するにあたり、
前記第１主面の上側に、一対の前記キャパシタ電極を露出させるとともに、前記キャパシタ絶縁膜の一部分を露出させて形成されたキャパシタと、該キャパシタと電気的に分離され、かつ、前記第１主面側に露出面を有する導電性領域とを含む、半導体基板を用意する第１工程と、
前記露出面と一方の前記キャパシタ電極および前記露出面と他方の前記キャパシタ電極を電気的に結合する導電性膜を含む電荷除去構造体を形成する第２工程と、
第２工程後に行われ、前記キャパシタ電極に蓄積する電荷の発生原因となる諸処理工程の終了後に、前記導電性膜を非導電性膜に変質させるための熱処理を行う第３工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記導電性膜として、金属イットリウムを用い、前記熱処理により、前記金属イットリウムを、前記非導電性膜としての酸化イットリウムに変質させることを特徴とする請求項１〜６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記熱処理を、３８０℃〜５５０℃の温度で行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
第１主面側に導電性領域を含む露出面を備えた半導体基板と、
前記第１主面側に設けられたＭＯＳＦＥＴと、
該ＭＯＳＦＥＴのゲート電極および該ゲート電極に電気的に接続された配線を含む第１配線構造体と、
前記露出面および該露出面に電気的に接続された配線を含む第２配線構造体と、
前記第１および第２配線構造体のどちらとも接触し、かつ、前記第１および第２配線構造体間を接続している、熱処理を受けることにより良導体から絶縁体へと変質された非導電性膜と
を備えることを特徴とする半導体装置。
【請求項１０】
第１主面側に導電性領域を含む露出面を備えた半導体基板と、
前記第１主面側に設けられた、一対のキャパシタ電極と、該一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有するキャパシタと、
前記キャパシタ電極の双方、および、該キャパシタ電極の双方にそれぞれ電気的に接続された配線を含む第１配線構造体と、
前記露出面および該露出面に電気的に接続された配線を含む第２配線構造体と、
前記第１および第２配線構造体のどちらとも接触し、かつ、前記第１および第２配線構造体間を接続している、熱処理を受けることにより良導体から絶縁体へと変質された非導電性膜と
を備えることを特徴とする半導体装置。
【請求項１１】
前記非導電性膜が、前記良導体としての金属イットリウムを３８０℃〜５５０℃の前記熱処理の温度で酸化することで得られる、前記絶縁体としての酸化イットリウムからなることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
第１主面側に導電性領域を含む露出面を備えた半導体基板と、
前記第１主面側に設けられたＭＯＳＦＥＴと、
該ＭＯＳＦＥＴのゲート電極および該ゲート電極に電気的に接続された配線を含む第１配線構造体と、
前記露出面および該露出面に電気的に接続された配線を含む第２配線構造体と、
前記第１および第２構造体のどちらとも接触し、かつ、前記第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜と
を備えることを特徴とする半導体装置。
【請求項１３】
第１主面側に導電性領域を含む露出面を備えた半導体基板と、
前記第１主面側に設けられた、一対のキャパシタ電極と、該一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有するキャパシタと、
前記キャパシタ電極の双方、および、該キャパシタ電極の双方にそれぞれ電気的に接続された配線を含む第１配線構造体と、
前記露出面および該露出面に電気的に接続された配線を含む第２配線構造体と、
前記第１および第２配線構造体のどちらとも接触し、かつ、前記第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜と
を備えることを特徴とする半導体装置。
【請求項１】
半導体基板の第１主面側にＭＯＳＦＥＴを備える半導体装置を製造するにあたり、
ゲート電極が前記第１主面の上側に形成されたＭＯＳＦＥＴと、該ＭＯＳＦＥＴの領域外で該ＭＯＳＦＥＴとは電気的に分離され、かつ、第１主面側に露出面を有する導電性領域とを含む半導体基板を用意する第１工程と、
前記露出面および前記ゲート電極間を電気的に結合する導電性膜を含む電荷除去構造体を形成する第２工程と、
該第２工程後に行われ、前記ゲート電極に蓄積する電荷の発生原因となる諸処理工程の終了後に、前記導電性膜を非導電性膜に変質させるための熱処理を行う第３工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程が、
前記導電性膜を前記電荷除去構造体として、前記ゲート電極を含む前記第１主面の上側の全面に、前記ゲート電極および前記露出面に接触させて形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２工程が、
前記ゲート電極を含む前記第１主面の上側の全面に下層絶縁膜を形成する工程と、
該下層絶縁膜上の全面に前記導電性膜を形成する工程と、
該導電性膜上の全面に上層絶縁膜を形成する工程と、
該上層絶縁膜、前記導電性膜、および前記下層絶縁膜をそれぞれ貫通し、前記ゲート電極および前記導電性膜を電気的に接続する第１埋込コンタクト配線と、該上層絶縁膜、前記導電性膜、および前記下層絶縁膜をそれぞれ貫通し、前記露出面および前記導電性膜を電気的に接続する第２埋込コンタクト配線とを形成することによって、
前記電荷除去構造体を前記第１埋込コンタクト配線、前記導電性膜および前記第２埋込コンタクト配線の直列接続構造体として形成する工程と
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２工程が、
前記ゲート電極を含む前記第１主面の上側の全面に層間絶縁膜を形成する工程と、
該層間絶縁膜上の全面に前記導電性膜を形成する工程と、
該導電性膜および前記層間絶縁膜をそれぞれ貫通し、前記ゲート電極および前記導電性膜を電気的に接続する第１埋込コンタクト配線と、前記露出面および前記導電性膜を電気的に接続する第２埋込コンタクト配線とを形成することによって、
前記電荷除去構造体を前記第１埋込コンタクト配線、前記導電性膜および前記第２埋込コンタクト配線の直列接続構造体として形成する工程と
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２工程が、
前記ゲート電極を含む前記第１主面の上側の全面に層間絶縁膜を形成する工程と、
該層間絶縁膜をそれぞれ貫通し、前記ゲート電極と電気的に接続された第１埋込コンタクト配線と、前記露出面と電気的に接続された第２埋込コンタクト配線とを形成する工程と、
前記層間絶縁膜上に、前記第１埋込コンタクト配線と電気的に接続された第１配線層と、該第１配線層とは電気的に分離されていて、前記第２埋込コンタクト配線と電気的に接続された第２配線層とを、それぞれ配線層パターンとして形成する工程と、
前記第１および第２配線層を含む、前記層間絶縁膜の上側全面を被覆して、前記導電性膜を形成することによって、
前記電荷除去構造体を前記第１埋込コンタクト配線、前記第１配線層、前記導電性膜、前記第２配線層および前記第２埋込コンタクト配線の直列接続構造体として形成する工程と
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
一対のキャパシタ電極と、該一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有するキャパシタを、半導体基板の第１主面側に備えた半導体装置を製造するにあたり、
前記第１主面の上側に、一対の前記キャパシタ電極を露出させるとともに、前記キャパシタ絶縁膜の一部分を露出させて形成されたキャパシタと、該キャパシタと電気的に分離され、かつ、前記第１主面側に露出面を有する導電性領域とを含む、半導体基板を用意する第１工程と、
前記露出面と一方の前記キャパシタ電極および前記露出面と他方の前記キャパシタ電極を電気的に結合する導電性膜を含む電荷除去構造体を形成する第２工程と、
第２工程後に行われ、前記キャパシタ電極に蓄積する電荷の発生原因となる諸処理工程の終了後に、前記導電性膜を非導電性膜に変質させるための熱処理を行う第３工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記導電性膜として、金属イットリウムを用い、前記熱処理により、前記金属イットリウムを、前記非導電性膜としての酸化イットリウムに変質させることを特徴とする請求項１〜６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記熱処理を、３８０℃〜５５０℃の温度で行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
第１主面側に導電性領域を含む露出面を備えた半導体基板と、
前記第１主面側に設けられたＭＯＳＦＥＴと、
該ＭＯＳＦＥＴのゲート電極および該ゲート電極に電気的に接続された配線を含む第１配線構造体と、
前記露出面および該露出面に電気的に接続された配線を含む第２配線構造体と、
前記第１および第２配線構造体のどちらとも接触し、かつ、前記第１および第２配線構造体間を接続している、熱処理を受けることにより良導体から絶縁体へと変質された非導電性膜と
を備えることを特徴とする半導体装置。
【請求項１０】
第１主面側に導電性領域を含む露出面を備えた半導体基板と、
前記第１主面側に設けられた、一対のキャパシタ電極と、該一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有するキャパシタと、
前記キャパシタ電極の双方、および、該キャパシタ電極の双方にそれぞれ電気的に接続された配線を含む第１配線構造体と、
前記露出面および該露出面に電気的に接続された配線を含む第２配線構造体と、
前記第１および第２配線構造体のどちらとも接触し、かつ、前記第１および第２配線構造体間を接続している、熱処理を受けることにより良導体から絶縁体へと変質された非導電性膜と
を備えることを特徴とする半導体装置。
【請求項１１】
前記非導電性膜が、前記良導体としての金属イットリウムを３８０℃〜５５０℃の前記熱処理の温度で酸化することで得られる、前記絶縁体としての酸化イットリウムからなることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
第１主面側に導電性領域を含む露出面を備えた半導体基板と、
前記第１主面側に設けられたＭＯＳＦＥＴと、
該ＭＯＳＦＥＴのゲート電極および該ゲート電極に電気的に接続された配線を含む第１配線構造体と、
前記露出面および該露出面に電気的に接続された配線を含む第２配線構造体と、
前記第１および第２構造体のどちらとも接触し、かつ、前記第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜と
を備えることを特徴とする半導体装置。
【請求項１３】
第１主面側に導電性領域を含む露出面を備えた半導体基板と、
前記第１主面側に設けられた、一対のキャパシタ電極と、該一対のキャパシタ電極の間に設けられたキャパシタ絶縁膜とを有するキャパシタと、
前記キャパシタ電極の双方、および、該キャパシタ電極の双方にそれぞれ電気的に接続された配線を含む第１配線構造体と、
前記露出面および該露出面に電気的に接続された配線を含む第２配線構造体と、
前記第１および第２配線構造体のどちらとも接触し、かつ、前記第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜と
を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−７３７４９（Ｐ２００７−７３７４９Ａ）
【公開日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願番号】特願２００５−２５９４１１（Ｐ２００５−２５９４１１）
【出願日】平成１７年９月７日（２００５．９．７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願日】平成１７年９月７日（２００５．９．７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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