半導体チップ、半導体装置、及び半導体チップの製造方法
【課題】２次電池パックの保護回路を更に小型化すること。
【解決手段】本発明に係る半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。
【解決手段】本発明に係る半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ、半導体装置、及び半導体チップの製造方法に関する。特に、本発明は、２次電池パックの保護回路などに用いられる双方向スイッチ素子を備える半導体チップ、その半導体チップを備える半導体装置、及び半導体チップの製造方法に関する。
【背景技術】
【０００２】
充電することにより繰り返し使用可能な２次電池として、リチウムイオン電池などが知られている。そのような２次電池を使用した電池パックには、一般的に、過充電、過放電及び過電流を検出して２次電池の破損を防止する保護回路が搭載されている（例えば、特許文献１参照）。
【０００３】
図１は、典型的な電池パック用保護回路の構成を示す回路図である。図１において、“ＬｉＢ”は、典型的な２次電池としてのリチウムイオン電池を表している。リチウムイオン電池ＬｉＢの正極及び負極は、それぞれ端子Ｔ１及びＴ２に接続される。保護回路は、端子Ｔ１、Ｔ２を通して、リチウムイオン電池ＬｉＢに接続される。
【０００４】
より詳細には、保護回路は、双方向スイッチを構成する２個のパワーＭＯＳＦＥＴ（パワートランジスタ）Ｑ１、Ｑ２、及びそれらパワーＭＯＳＦＥＴＱ１、Ｑ２をＯＮ／ＯＦＦ制御する制御ＩＣを備えている。パワーＭＯＳＦＥＴＱ１、Ｑ２のドレイン（Ｄ）同士は接続されている。一方のパワーＭＯＳＦＥＴＱ１のソース（Ｓ）は、端子Ｔ２に接続されている。他方のパワーＭＯＳＦＥＴＱ２のソース（Ｓ）は、端子Ｔ３に接続されている。すなわち、リチウムイオン電池ＬｉＢ及びパワーＭＯＳＦＥＴＱ１、Ｑ２は、端子Ｔ１、Ｔ３間に直列に接続されている。また、パワーＭＯＳＦＥＴＱ１、Ｑ２のそれぞれのゲート（Ｇ）は、制御ＩＣに接続されている。更に、パワーＭＯＳＦＥＴＱ１、Ｑ２の各々において、ソース（Ｓ）−ゲート（Ｇ）間には双方向ツェナーダイオードＺＤが接続されている。
【０００５】
保護回路は更に、容量素子Ｃ１、Ｃ２、抵抗素子Ｒ１、Ｒ２を備えている。容量素子Ｃ１、Ｃ２は、ノイズ除去用である。抵抗素子Ｒ１の一端は、端子Ｔ１（リチウムイオン電池ＬｉＢの正極）に接続されており、その他端は、制御ＩＣのＶｄｄ端子に接続されている。抵抗素子Ｒ２の一端は、端子Ｔ３（パワーＭＯＳＦＥＴＱ２のソース）に接続されており、その他端は、制御ＩＣのＶ−端子に接続されている。制御ＩＣのＶｓｓ端子は、端子Ｔ２（リチウムイオン電池ＬｉＢの負極）に接続されている。
【０００６】
制御ＩＣは、Ｖｄｄ端子とＶｓｓ端子との間の電圧を動作電圧として動作する。この制御ＩＣは、リチウムイオン電池ＬｉＢの充放電時、パワーＭＯＳＦＥＴＱ１、Ｑ２を状況に応じて適切にＯＮ／ＯＦＦ制御する。より詳細には、次の通りである。
【０００７】
リチウムイオン電池ＬｉＢの充電時、端子Ｔ１及びＴ３は外部電源の正極及び負極にそれぞれ接続される。制御ＩＣは、パワーＭＯＳＦＥＴＱ１、Ｑ２のゲート電圧をハイレベルに設定し、それら両者をＯＮする。その結果、充電電流（図１中、実線矢印で表されている）が供給され、リチウムイオン電池ＬｉＢが充電される。その一方で、制御ＩＣは、Ｖｄｄ端子及びＶｓｓ端子を通してリチウムイオン電池ＬｉＢの電圧をモニタし、過充電状態の発生を検出する。リチウムイオン電池ＬｉＢが過充電状態になると、制御ＩＣは、パワーＭＯＳＦＥＴＱ２のゲート電圧をローレベルに変化させ、パワーＭＯＳＦＥＴＱ２をＯＦＦする。これにより、充電回路が遮断されるため、過充電からリチウムイオン電池ＬｉＢを保護することができる。
【０００８】
リチウムイオン電池ＬｉＢの放電時、端子Ｔ１及びＴ３は負荷の両端にそれぞれ接続される。制御ＩＣは、パワーＭＯＳＦＥＴＱ１、Ｑ２のゲート電圧をハイレベルに設定し、それら両者をＯＮする。その結果、放電電流（図１中、白抜矢印で表されている）が流れ、リチウムイオン電池ＬｉＢが放電される。その一方で、制御ＩＣは、Ｖｄｄ端子及びＶｓｓ端子を通してリチウムイオン電池ＬｉＢの電圧をモニタし、過放電状態の発生を検出する。リチウムイオン電池ＬｉＢが過放電状態になると、制御ＩＣは、パワーＭＯＳＦＥＴＱ１のゲート電圧をローレベルに変化させ、パワーＭＯＳＦＥＴＱ１をＯＦＦする。これにより、放電回路が遮断されるため、過放電からリチウムイオン電池ＬｉＢを保護することができる。
【０００９】
また、制御ＩＣは、Ｖｓｓ端子とＶ−端子との間の電圧をモニタし、負荷ショートや過電流等の異常の発生を検出する。Ｖｓｓ端子とＶ−端子との間の電圧が所定値を超えた場合、制御ＩＣは、負荷ショートや過電流等の異常が発生したと判断する。この場合、制御ＩＣは、パワーＭＯＳＦＥＴＱ１のゲート電圧をローレベルに変化させ、パワーＭＯＳＦＥＴＱ１をＯＦＦする。これにより、回路が遮断されるため、負荷ショートや過電流からリチウムイオン電池ＬｉＢを保護することができる。ここで、抵抗素子Ｒ２は、制御ＩＣを過電流破壊から保護するための“保護抵抗”の役割と共に、過電流を検出するための“検出抵抗”の役割も果たしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−３６８２１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年、２次電池パックに対して、更なる小型化が要求されている。しかしながら、特許文献１では、パワーＭＯＳＦＥＴＱ１，Ｑ２が形成される半導体チップは、他の部品のチップとは別に用意される。このことは、チップ配置スペースやチップ間配線スペースの観点から、２次電池パックの保護回路の小型化の妨げとなる。
【課題を解決するための手段】
【００１２】
本発明の１つの観点において、半導体チップが提供される。その半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。
【００１３】
本発明の他の観点において、半導体チップの製造方法が提供される。その製造方法は、（Ａ）双方向スイッチを構成する２個のパワートランジスタの各々のゲート電極を形成する工程と、（Ｂ）抵抗素子を形成する工程と、（Ｃ）２個のパワートランジスタのうち一方のソース電極と抵抗素子の一端とが電気的に接続されるように、２個のパワートランジスタの各々のソース電極を形成する工程と、（Ｄ）抵抗素子の他端と接続されるように第１外部パッドを形成する工程と、（Ｅ）２個のパワートランジスタに対して共通のドレイン電極を形成する工程と、を含む。
【発明の効果】
【００１４】
本発明によれば、双方向スイッチ及び抵抗素子が同じ半導体チップに集積形成される。この半導体チップを２次電池パックの保護回路に利用することにより、当該保護回路の小型化、更には低コスト化が可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、典型的な電池パック用保護回路の構成を示す回路図である。
【図２】図２は、本発明の第１の実施の形態に係る半導体チップのレイアウト例を概略的に示す平面図である。
【図３】図３は、図２中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図４】図４は、第１の実施の形態に係る半導体チップのパッド領域の分解斜視図である。
【図５】図５は、第１の実施の形態に係る半導体チップのパッド領域の平面図である。
【図６Ａ】図６Ａは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｂ】図６Ｂは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｃ】図６Ｃは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｄ】図６Ｄは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｅ】図６Ｅは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｆ】図６Ｆは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｇ】図６Ｇは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｈ】図６Ｈは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｉ】図６Ｉは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｊ】図６Ｊは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｋ】図６Ｋは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｌ】図６Ｌは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｍ】図６Ｍは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｎ】図６Ｎは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｏ】図６Ｏは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図７】図７は、本実施の形態に係る半導体チップが搭載された半導体装置の構成例を示す概略図である。
【図８】図８は、本発明の第２の実施の形態に係る半導体チップのレイアウトの一例を概略的に示す平面図である。
【図９】図９は、本発明の第２の実施の形態に係る半導体チップのレイアウトの他の例を概略的に示す平面図である。
【図１０】図１０は、本発明の第３の実施の形態に係る半導体チップのレイアウト例を概略的に示す平面図である。
【図１１】図１１は、本発明の第４の実施の形態に係る半導体チップのレイアウト例を概略的に示す平面図である。
【図１２】図１２は、図１１中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図１３】図１３は、図１２中の抵抗素子周辺の構造を示す断面図である。
【図１４Ａ】図１４Ａは、第４の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図１４Ｂ】図１４Ｂは、第４の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図１４Ｃ】図１４Ｃは、第４の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図１５】図１５は、第５の実施の形態に係る半導体チップのパッド領域の分解斜視図である。
【図１６】図１６は、第５の実施の形態における抵抗素子の構造の一例を示す斜視図である。
【発明を実施するための形態】
【００１６】
添付図面を参照して、本発明の実施の形態を説明する。
【００１７】
本発明の実施の形態では、２次電池パックにおいて使用される保護回路を考える。その保護回路の回路構成は、既出の図１で示されたものと同様である。但し、その保護回路を構成するために利用される半導体チップに特徴がある。本発明の実施の形態によれば、少なくともパワーＭＯＳＦＥＴＱ１、Ｑ２及び抵抗素子Ｒ２が、同じ半導体チップ１００上に集積形成される。以下、本発明の様々な実施の形態を説明する。
【００１８】
１．第１の実施の形態
１−１．半導体チップの構造
図２は、本発明の第１の実施の形態に係る半導体チップ１００のレイアウト例を概略的に示す平面図である。半導体チップ１００は、２個のパワーＭＯＳＦＥＴ（パワートランジスタ）Ｑ１、Ｑ２を備えている。上述の通り、２個のパワーＭＯＳＦＥＴＱ１、Ｑ２は、２次電池パックの保護回路において充電電流と放電電流とを切り替える双方向スイッチ素子を構成する。各パワーＭＯＳＦＥＴＱ１、Ｑ２は、複数のトランジスタセルＣＥＬＬを含んでいる。トランジスタセルＣＥＬＬが形成される領域は、以下、「セル領域」と参照される。
【００１９】
本実施の形態に係る半導体チップ１００は、更に、図１中の抵抗素子Ｒ２に相当する抵抗素子２３も備えている。すなわち、少なくともパワーＭＯＳＦＥＴＱ１、Ｑ２と抵抗素子２３は、同一の半導体チップ１００上に形成されている。図２に示されるように、抵抗素子２３は、パワーＭＯＳＦＥＴＱ２側のセル領域以外の領域に形成されている。抵抗素子２３が形成される領域は、以下、「パッド領域」と参照される。
【００２０】
図３は、図２中でパワーＭＯＳＦＥＴＱ２側のセル領域及びパッド領域を横切る線Ａ−Ａ’に沿った断面構造を示している。図３を参照して、まず、パワーＭＯＳＦＥＴＱ２側の構造を詳しく説明する。
【００２１】
Ｎ＋型半導体基板１の上に、Ｎ−型エピタキシャル層であるドレイン層２が形成されている。セル領域では、ドレイン層２上に、Ｐ型ベース層３２及びＮ＋型ソース層３３が順番に形成されている。更に、Ｎ＋型ソース層３３及びＰ型ベース層３２を貫通してドレイン層２に達するゲートトレンチ１０が、トランジスタセルＣＥＬＬ毎に形成されている。各ゲートトレンチ１０の内壁上には、ゲート絶縁膜１１を介してゲート電極２１が形成されている。ゲート電極２１は、例えば、Ｎ＋型ドープトポリシリコンで形成される。
【００２２】
更に、ゲート電極２１やＮ＋型ソース層３３を覆うように、絶縁膜３１（例えば、ＳｉＯ２膜）が形成されている。絶縁膜３１上には、層間絶縁膜４０（例えば、ＢＰＳＧ膜）が形成されている。セル領域の層間絶縁膜４０上には、パワーＭＯＳＦＥＴＱ２のソース電極７１が形成されている。ソース電極７１は、低抵抗金属で形成される。更に、ソース電極７１の上面を部分的に覆うように被覆膜８０（例えば、窒化膜）が形成されている。被覆膜８０で覆われていないソース電極７１の露出面が、外部との接続に用いられるソースパッドＰＤ１である。
【００２３】
更に、層間絶縁膜４０、絶縁膜３１及びＮ＋型ソース層３３を貫通してＰ型ベース層３２に達するコンタクトホール５０が形成されている。各コンタクトホール５０の底部下方には、Ｐ＋型コンタクト領域５１が形成されている。また、各コンタクトホール５０の内部には、コンタクトプラグ６１が形成されている。コンタクトプラグ６１は、例えば、Ｔｉ／ＴｉＮ膜（バリアメタル膜）とＷ膜の積層膜である。Ｎ＋型ソース層３３及びＰ＋型コンタクト領域５１は、このコンタクトプラグ６１を介して、層間絶縁膜４０上のソース電極７１に電気的に接続されている。
【００２４】
一方、パッド領域では、ドレイン層２上にＰ型ウェル５が形成され、そのＰ型ウェル５上にＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜６が形成されている。ＬＯＣＯＳ膜６上には、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４が形成されている。好適には、これらツェナーダイオード２２、抵抗素子２３及び下部パッド２４は、共通のポリシリコン膜に基づいて、同じ層に形成される。
【００２５】
更に、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４を覆うように、絶縁膜３１（例えば、ＳｉＯ２膜）が形成されている。絶縁膜３１上には、層間絶縁膜４０（例えば、ＢＰＳＧ膜）が形成されている。パッド領域の層間絶縁膜４０上には、ゲート接続外部電極７２及び抵抗接続外部電極７３が形成されている。これらゲート接続外部電極７２及び抵抗接続外部電極７３は、低抵抗金属で形成され、外部との接続に用いられる。
【００２６】
より詳細には、ゲート接続外部電極７２は、図示されないコンタクトプラグを介して、パワーＭＯＳＦＥＴＱ２の各ゲート電極２１に電気的に接続されており、各ゲート電極２１と外部との間をつなぐ外部電極として機能する。更に、ゲート接続外部電極７２の上面を部分的に覆うように被覆膜８０（例えば、窒化膜）が形成されている。被覆膜８０で覆われていないゲート接続外部電極７２の露出面が、外部との接続に用いられるゲートパッドＰＤ２である。
【００２７】
一方、抵抗接続外部電極７３は、抵抗素子２３と外部との間をつなぐ外部電極として機能する。より詳細には、抵抗接続外部電極７３の下方には、層間絶縁膜４０及び絶縁膜３１を貫通して抵抗素子２３に達するコンタクトプラグ６３ａが形成されている。コンタクトプラグ６３ａは、例えば、Ｔｉ／ＴｉＮ膜（バリアメタル膜）とＷ膜の積層膜である。抵抗素子２３の一端は、このコンタクトプラグ６３ａを介して、層間絶縁膜４０上の抵抗接続外部電極７３に接続されている。尚、抵抗素子２３の他端は、後述されるコンタクトプラグ６３ｂを介して、層間絶縁膜４０上のソース電極７１に電気的に接続されている。すなわち、抵抗素子２３は、抵抗接続外部電極７３とパワーＭＯＳＦＥＴＱ２のソース電極７１との間を電気的に接続するように形成されている。
【００２８】
抵抗素子２３は、例えば、ボロン等のＰ型不純物が導入されたＰ型ドープトポリシリコンで形成される。ここで、Ｐ型ドープトポリシリコンは負の温度特性を有しており、抵抗素子２３の抵抗値は温度上昇に従って減少することに留意されたい。そこで、導入されるＰ型不純物の濃度は、半導体チップ１００の温度上昇による抵抗素子２３の抵抗値の変動を見込んで設定される。例えば、１５０℃の温度下において抵抗値が１．３ｋΩ〜３ｋΩの範囲になるように、Ｐ型不純物濃度が設定される。これは、常温（２５℃）下において抵抗値が２ｋΩ〜４ｋΩの範囲になる状況に相当する。例えば、Ｐ型不純物濃度は、３×１０１４／ｃｍ２に設定される。尚、抵抗素子２３は、図１中の抵抗素子Ｒ２に相当しており、制御ＩＣを過電流破壊から保護するための“保護抵抗”の役割と共に、過電流を検出するための“検出抵抗”の役割も果たす。従って、抵抗素子２３の抵抗値に対しては、ある程度の精度が要求される。このような観点から、温度上昇による抵抗値変動を見込んで上述のようにＰ型不純物濃度を設定することは好適である。
【００２９】
更に、抵抗接続外部電極７３の上面を部分的に覆うように被覆膜８０（例えば、窒化膜）が形成されている。被覆膜８０で覆われていない抵抗接続外部電極７３の露出面が、外部との接続に用いられる抵抗素子パッドＰＤ３（第１外部パッド）である。すなわち、抵抗素子パッドＰＤ３にボンディングワイヤ等が接続されることにより、抵抗素子２３が他のチップに電気的に接続される。
【００３０】
下部パッド２４は、抵抗接続外部電極７３の下方において、抵抗素子パッドＰＤ３とオーバーラップするように形成されている。この下部パッド２４は、抵抗素子パッドＰＤ３へのワイヤボンディング時の衝撃を緩和する役割を果たす。また、下部パッド２４は、抵抗接続外部電極７３の表面に大きな段差が形成されることを防止する役割も果たす。下部パッド２４は、例えば、Ｎ型ドープトポリシリコンで形成される。好適には、下部パッド２４と抵抗素子２３は、共通のポリシリコン膜に基づいて、同じ層に形成される。
【００３１】
ツェナーダイオード２２は、図１においてパワーＭＯＳＦＥＴＱ２のソース電極とゲート電極との間に接続された双方向ツェナーダイオードＺＤに相当する。より詳細には、ソース電極７１及びゲート接続外部電極７２の下方に、層間絶縁膜４０及び絶縁膜３１を貫通してツェナーダイオード２２に達するコンタクトプラグ６２ａ、６２ｂがそれぞれ形成されている。コンタクトプラグ６２ａ、６２ｂの各々は、例えば、Ｔｉ／ＴｉＮ膜（バリアメタル膜）とＷ膜の積層膜である。ツェナーダイオード２２の一端は、コンタクトプラグ６２ａを介してパワーＭＯＳＦＥＴＱ２のソース電極７１に電気的に接続されており、その他端は、コンタクトプラグ６２ｂを介してゲート接続外部電極７２に電気的に接続されている。
【００３２】
ツェナーダイオード２２は、Ｐ型ドープトポリシリコン部２２（ｐ）とＮ＋型ドープトポリシリコン部２２（ｎ）とが同心円状に交互に配置されたＰＮ接合ダイオードである。好適には、ツェナーダイオード２２と抵抗素子２３は、共通のポリシリコン膜に基づいて、同じ層に形成される。特に、抵抗素子２３とツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）は、同一の不純物注入工程において同時に形成される。この場合、抵抗素子２３のＰ型ドープトポリシリコンとツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）とは、Ｐ型不純物の種類及び濃度において同じである。
【００３３】
また、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３に関しても、共通の電極膜に基づいて形成されることが好適である。
【００３４】
パワーＭＯＳＦＥＴＱ１側の構造に関しては、抵抗素子２３、下部パッド２４及び抵抗接続外部電極７３が無い点以外、図３で示された構造と同様である。そして、Ｎ＋型半導体基板１の裏面上には、パワーＭＯＳＦＥＴＱ１、Ｑ２とで共通のドレイン電極９０が形成されている。すなわち、パワーＭＯＳＦＥＴＱ１、Ｑ２のドレイン同士は互いに接続されている。
【００３５】
図４は、図３で示されたパッド領域周辺の分解斜視図である。ＬＯＣＯＳ膜６と層間絶縁膜４０との間に挟まれた同一層に、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４が形成されている。また、層間絶縁膜４０上の同一層に、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３が形成されている。
【００３６】
ツェナーダイオード２２の配置及び接続は、次の通りである。図４に示されるように、ソース電極７１は、ゲート接続外部電極７２と隣接する位置に延在部７１ｘａを有している。ツェナーダイオード２２は、その延在部７１ｘａ及びゲート接続外部電極７２とオーバーラップするように配置されている。そして、ツェナーダイオード２２の一端は、コンタクトプラグ６２ａを介してソース電極７１の延在部７１ｘａに接続されており、その他端は、コンタクトプラグ６２ｂを介してゲート接続外部電極７２に接続されている。
【００３７】
抵抗素子２３の配置及び接続は、次の通りである。図４に示されるように、抵抗素子２３は、Ｘ方向においてツェナーダイオード２２と下部パッド２４との間に挟まれるように配置されている。この抵抗素子２３は、長方形状の平面レイアウトを有しており、その長手方向は、Ｘ方向と直交するＹ方向である。つまり、抵抗素子２３の一端２３ａから他端２３ｂへの延在方向はＹ方向である。そして、それら抵抗素子２３の一端２３ａ及び他端２３ｂが、それぞれ、抵抗接続外部電極７３及びソース電極７１に電気的に接続されている。より詳細には、抵抗接続外部電極７３は、抵抗素子パッドＰＤ３が形成されるパッド部７３ｐと、そのパッド部７３ｐからＸ方向に延びる延在部７３ｘとを備えている。延在部７３ｘは、抵抗素子２３の一端２３ａとオーバーラップするように形成されている。また、ソース電極７１は、抵抗接続外部電極７３の延在部７３ｘと対向する位置に、延在部７１ｘｂを有している。延在部７１ｘｂは、抵抗素子２３の他端２３ｂとオーバーラップするように形成されている。そして、抵抗素子２３の一端２３ａは、コンタクトプラグ６３ａを介して抵抗接続外部電極７３の延在部７３ｘに接続されており、その他端２３ｂは、コンタクトプラグ６３ｂを介してソース電極７１の延在部７１ｘｂに接続されている。
【００３８】
下部パッド２４の配置は、次の通りである。図４に示されるように、下部パッド２４は、抵抗素子パッドＰＤ３が形成されるパッド部７３ｐとオーバーラップするように配置されている。この下部パッド２４は、抵抗素子パッドＰＤ３へのワイヤボンディング時の衝撃を緩和する役割を果たす。また、下部パッド２４は、抵抗接続外部電極７３の表面に大きな段差が形成されることを防止する役割も果たす。
【００３９】
再度図２を参照して、本実施の形態における平面レイアウトを説明する。
【００４０】
パワーＭＯＳＦＥＴＱ２側の平面レイアウトは、次の通りである。抵抗素子２３は、ゲートパッドＰＤ２（ゲート接続外部電極７２）と抵抗素子パッドＰＤ３（抵抗接続外部電極７３のパッド部７３ｐ）との間に挟まれた領域に形成されている。より詳細には、抵抗素子パッドＰＤ３は、半導体チップ１００のコーナー部近傍に配置されている。抵抗素子２３は、その抵抗素子パッドＰＤ３に対してＸ方向に隣接して配置されている。この抵抗素子２３の一端は、パワーＭＯＳＦＥＴＱ２のソース電極７１と電気的に接続され、その他端は、抵抗素子パッドＰＤ３と電気的に接続されている。更に、Ｘ方向において抵抗素子２３とソース電極７１との間に挟まれる領域には、ゲートパッドＰＤ２（ゲート接続外部電極７２）が配置されている。このように、ゲートパッドＰＤ２、抵抗素子２３、及び抵抗素子パッドＰＤ３が、半導体チップ１００の一辺１０１に沿ってＸ方向に配置されている。そして、それらゲートパッドＰＤ２、抵抗素子２３及び抵抗素子パッドＰＤ３を囲むように、パワーＭＯＳＦＥＴＱ２のソース電極７１がＬ字状に形成されている。但し、ソース電極７１の形状はこれに限定されない。
【００４１】
パワーＭＯＳＦＥＴＱ１側の平面レイアウトは、次の通りである。ゲートパッドＰＤ２（ゲート接続外部電極７２）が、半導体チップ１００の一辺１０１近傍に配置されている。そして、そのゲートパッドＰＤ２を囲むように、パワーＭＯＳＦＥＴＱ１のソース電極７１がＵ字状に形成されている。但し、ソース電極７１の形状はこれに限定されない。
【００４２】
尚、パワーＭＯＳＦＥＴＱ１、Ｑ２の各々に関して、能動素子領域ＲＡ（図２中、一点鎖線で表されている）は、ソース電極７１直下の領域であって複数のトランジスタセルＣＥＬＬが配列されている領域と定義される。ここで、２個のパワーＭＯＳＦＥＴＱ１、Ｑ２のそれぞれの能動素子領域ＲＡの面積は、実質的に同じであることが好適である。その場合、２個のパワーＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗値が同じになり、充電電流と放電電流とが同じ大きさになる。その結果、充電時と放電時とで、ジュール発熱量が同等となり、チップ上昇温度もほぼ同じになり、好適である。
【００４３】
以上に説明されたように、本実施の形態によれば、少なくともパワーＭＯＳＦＥＴＱ１、Ｑ２及び抵抗素子２３（Ｒ２）が、同一の半導体チップ１００上に集積形成される。抵抗素子２３（Ｒ２）が形成されたチップが、パワーＭＯＳＦＥＴＱ１、Ｑ２が形成されたチップとは別に用意されるわけではない。従って、チップ配置スペースやチップ間配線スペースが削減される。本実施の形態に係る半導体チップ１００を２次電池パックの保護回路に利用することにより、当該保護回路の小型化が可能となる。更に、部品点数が削減されるため、製造コストも削減される。
【００４４】
更に、本実施の形態によれば、図２で示されたように、ゲートパッドＰＤ２（ゲート接続外部電極７２）が、Ｘ方向において抵抗素子２３とソース電極７１との間に介在するように配置されている。すなわち、抵抗素子２３の長手方向（Ｙ方向）に沿った辺であってソース電極７１に対向する辺は、ソース電極７１に隣接することなく、ソース電極７１から離れている。これによる効果は、次の通りである。上述の通り、抵抗素子２３の抵抗値は、温度に依存して変動する傾向にある。その一方で、ソース電極７１（セル領域）では、ソース電流により発熱量が大きい。このセル領域での発熱が、抵抗素子２３の抵抗値に影響を及ぼす恐れがある。しかしながら、本実施の形態によれば、抵抗素子２３の長手方向に沿った辺が、ソース電極７１（セル領域）から離れているため、抵抗素子２３は発熱の影響を受けにくい。言い換えれば、セル領域から抵抗素子２３への急激で不要な熱伝導が防止される。その結果、抵抗素子２３の抵抗値の温度安定性が向上する。このことは、“保護抵抗”及び“検出抵抗”として機能する抵抗素子２３（Ｒ２）の精度の観点から好ましい。
【００４５】
また、後の組み立て工程では、図５に示されるように、ゲートパッドＰＤ２及び抵抗素子パッドＰＤ３は、それぞれ、ボンディングワイヤ１１２、１１３に接続される。図５中の矢印で表されるように、これらボンディングワイヤ１１２、１１３を通した放熱も発生する。この放熱によっても、抵抗素子２３に対する熱の影響が緩和され、抵抗素子２３の抵抗値の温度安定性が向上する。また、抵抗素子２３がゲートパッドＰＤ２と抵抗素子パッドＰＤ３との間に配置されているため、ボンディングワイヤ１１２、１１３間の距離が十分に得られる。その結果、ボンディングワイヤ１１２、１１３同士が接触しショートが発生することが防止される。
【００４６】
１−２．半導体チップの製造方法
次に、図６Ａ〜図６Ｏを参照して、本実施の形態に係る半導体チップ１００の製造方法を説明する。図６Ａ〜図６Ｏは、既出の図３に相当する断面構造を示している。
【００４７】
まず、図６Ａに示されるように、Ｎ＋型半導体基板１の上に、Ｎ−型エピタキシャル層であるドレイン層２が形成される。続いて、酸化膜３（例：ＳｉＯ２膜）及び窒化膜４（例：ＳｉＮ）が全面に形成される。その後、窒化膜４の上に、所定パターンの開口部ＯＰ１を有するようにレジストマスクＭ１が形成される。そして、そのレジストマスクＭ１を用いてエッチングが実施され、開口部ＯＰ１における窒化膜４及び酸化膜３が除去される。その後、レジストマスクＭ１は除去される。
【００４８】
次に、図６Ｂに示されるように、窒化膜４の上に、所定パターンの開口部ＯＰ２を有するようにレジストマスクＭ２が形成される。そして、そのレジストマスクＭ２を用いてＰ型不純物（例：ボロン）の注入が実施され、開口部ＯＰ２に相当する領域にＰ型ウェル５が形成される。その後、レジストマスクＭ２は除去される。
【００４９】
次に、図６Ｃに示されるように、酸化膜３及び窒化膜４をマスクとして用いて選択酸化が実施され、開口部ＯＰ１に相当する領域にＬＯＣＯＳ膜６が形成される。
【００５０】
次に、図６Ｄに示されるように、全面に酸化膜７（例：ＳｉＯ２膜）が形成される。続いて、酸化膜７の上に、所定パターンの開口部ＯＰ３を有するようにレジストマスクＭ３が形成される。そして、そのレジストマスクＭ３を用いてプラズマエッチングが実施され、開口部ＯＰ３における酸化膜７、窒化膜４及び酸化膜３が除去される。その後、レジストマスクＭ３は除去される。
【００５１】
次に、図６Ｅに示されるように、シリコンエッチングが実施され、開口部ＯＰ３に相当する領域に、所定深さのゲートトレンチ１０が形成される。
【００５２】
次に、図６Ｆに示されるように、酸化膜７、窒化膜４及び酸化膜３が除去される。また、丸め酸化処理が実施されてもよい。その後、全面にゲート絶縁膜１１（例：ＳｉＯ２膜）が形成される。
【００５３】
次に、図６Ｇに示されるように、ポリシリコン膜２０が全面に形成される。ゲートトレンチ１０において、ポリシリコン膜２０は、ゲート絶縁膜１１上に形成され、且つ、そのゲートトレンチ１０の内部を埋めている。また、ポリシリコン膜２０は、ＬＯＣＯＳ膜６上も覆っている。続いて、ポリシリコン膜２０上に、所定パターンの開口部ＯＰ４を有するようにレジストマスクＭ４が形成される。より詳細には、レジストマスクＭ４は、後にツェナーダイオード２２及び抵抗素子２３が形成される領域を少なくとも覆うように形成される。そして、そのレジストマスクＭ４を用いて高濃度Ｎ型不純物（例：リン）の注入が実施され、開口部ＯＰ４に相当する領域にＮ＋型ドープトポリシリコン部２０（ｎ）が形成される。レジストマスクＭ４に覆われている領域、すなわち、後にツェナーダイオード２２及び抵抗素子２３が形成される領域は、ノンドープのままである。その後、レジストマスクＭ４は除去される。
【００５４】
次に、図６Ｈに示されるように、全面に低濃度Ｐ型不純物（例：ボロン）が注入される。これにより、ツェナーダイオード２２及び抵抗素子２３が形成される領域に、Ｐ型ドープトポリシリコン部２０（ｐ）が形成される。この時のＰ型不純物濃度は、上述の通り、半導体チップ１００の温度上昇による抵抗素子２３の抵抗値の変動を見込んで設定される。例えば、Ｐ型不純物濃度は、３×１０１４／ｃｍ２に設定される。尚、Ｐ型不純物濃度は比較的低いため、Ｎ＋型ドープトポリシリコン部２０（ｎ）はＮ＋型のままである。
【００５５】
次に、図６Ｉに示されるように、所定パターンの開口部ＯＰ５を有するようにレジストマスクＭ５が形成される。より詳細には、レジストマスクＭ５は、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４が形成される領域を覆うように形成される。そして、そのレジストマスクＭ５を用いて、ポリシリコン膜２０のエッチングが行われる。その結果、各ゲートトレンチ１０内には、Ｎ＋型ドープトポリシリコン部２０（ｎ）からなるゲート電極２１が形成される。同時に、ＬＯＣＯＳ膜６上には、ツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）、抵抗素子２３、及び下部パッド２４が形成される。ツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）及び抵抗素子２３は、ポリシリコン膜２０のＰ型ドープトポリシリコン部２０（ｐ）から形成される。一方、下部パッド２４は、ポリシリコン膜２０のＮ＋型ドープトポリシリコン部２０（ｎ）から形成される。その後、レジストマスクＭ５は除去される。
【００５６】
次に、図６Ｊに示されるように、全面に絶縁膜３１（例：ＳｉＯ２膜）が形成される。更に、Ｐ型不純物（例：ボロン）の注入が実施され、所定深さのＰ型ベース層３２が形成される。
【００５７】
次に、図６Ｋに示されるように、所定パターンの開口部ＯＰ６を有するようにレジストマスクＭ６が形成される。この開口部ＯＰ６は、Ｎ＋型ソース層３３が形成される領域と、ツェナーダイオード２２のＮ＋型ドープトポリシリコン部２２（ｎ）が形成される領域を含んでいる。そして、そのレジストマスクＭ６を用いて、Ｎ型不純物（例：ヒ素）の注入が実施される。その結果、セル領域において、所定深さのＮ＋型ソース層３３が形成される。同時に、ツェナーダイオード２２のＮ＋型ドープトポリシリコン部２２（ｎ）も形成される。これにより、ＰＮ接合からなる双方向ツェナーダイオード２２が出来上がる。その後、レジストマスクＭ６は除去される。
【００５８】
次に、図６Ｌに示されるように、層間絶縁膜４０（例：ＢＰＳＧ膜）が形成される。続いて、層間絶縁膜４０の上に、所定パターンの開口部ＯＰ７を有するようにレジストマスクＭ７が形成される。この開口部ＯＰ７は、コンタクトプラグ６１〜６３が形成される領域に相当する。そして、そのレジストマスクＭ７を用いてエッチングが実施され、層間絶縁膜４０及び絶縁膜３１を貫通するコンタクトホール５０が形成される。レジストマスクＭ７が除去された後、所定のマスクを用いたシリコンエッチングが更に実施され、Ｐ型ベース層３２に達するコンタクトホール５０が形成される。更に、高濃度Ｐ型不純物（例：ボロン）が注入され、当該コンタクトホール５０の底部下方にＰ＋型コンタクト領域５１が形成される。
【００５９】
次に、図６Ｍに示されるように、バリアメタル膜（Ｔｉ／ＴｉＮ膜）及びＷ膜が順次形成され、各コンタクトホール５０を埋めるコンタクトプラグが形成される。具体的には、Ｎ＋型ソース層３３及びＰ＋型コンタクト領域５１につながるコンタクトプラグ６１が形成される。また、ツェナーダイオード２２の両端にそれぞれつながるコンタクトプラグ６２ａ、６２ｂが形成される。更に、抵抗素子２３の両端にそれぞれつながるコンタクトプラグ６３ａ、６３ｂ（図示されていない）が形成される。
【００６０】
次に、図６Ｎに示されるように、低抵抗金属膜である電極膜が全面に形成される。続いて、その電極膜の上に、所定のパターンの開口部ＯＰ８を有するようにレジストマスクＭ８が形成される。より詳細には、レジストマスクＭ８は、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３が形成される領域を覆うように形成される。そして、そのレジストマスクＭ８を用いてエッチングが実施され、開口部ＯＰ８における電極膜が除去される。これにより、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３が同時に形成される。ソース電極７１は、コンタクトプラグ６２ａを介してツェナーダイオード２２の一端に電気的に接続され、また、コンタクトプラグ６３ｂ（図示されない）を介して抵抗素子２３の一端に電気的に接続される。ゲート接続外部電極７２は、図示されないコンタクトプラグを介してゲート電極２１に電気的に接続され、また、コンタクトプラグ６２ｂを介してツェナーダイオード２２の他端に電気的に接続される。抵抗接続外部電極７３は、コンタクトプラグ６３ａを介して抵抗素子２３の他端に電気的に接続される。その後、レジストマスクＭ８は除去される。
【００６１】
次に、図６Ｏに示されるように、全面に被覆膜８０（例：ＳｉＮ膜）が形成される。その被覆膜８０をパターニングすることにより、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３の上面に、それぞれ、ソースパッドＰＤ１、ゲートパッドＰＤ２及び抵抗素子パッドＰＤ３が形成される。ツェナーダイオード２２、抵抗素子２３、下部パッド２４、ソース電極７１、ゲートパッドＰＤ２（ゲート接続外部電極７２）及び抵抗素子パッドＰＤ３（抵抗接続外部電極７３）の配置関係は、既出の図２や図４で示された通りである。最後に、Ｎ＋型半導体基板１の裏面全面に、金などからなるドレイン電極９０が形成される。このドレイン電極９０は、パワーＭＯＳＦＥＴＱ１、Ｑ２とで共通である。
【００６２】
尚、パワーＭＯＳＦＥＴＱ１側の構造は、抵抗素子２３、下部パッド２４及び抵抗接続外部電極７３が無い点以外、パワーＭＯＳＦＥＴＱ２側の構造と同じである。従って、パワーＭＯＳＦＥＴＱ１側の構造も、上記図６Ａ〜図６Ｏで示された製造工程によって同時に形成される。
【００６３】
本実施の形態によれば、ゲート電極２１やツェナーダイオード２２を形成する製造工程（図６Ｇ〜図６Ｋ参照）において、抵抗素子２３及び下部パッド２４をも同時に形成することが可能である。また、ソース電極７１やゲート接続外部電極７２を形成する製造工程（図６Ｎ参照）において、抵抗接続外部電極７３をも同時に形成することが可能である。更に、ソースパッドＰＤ１やゲートパッドＰＤ２を形成する製造工程（図６Ｏ参照）において、抵抗素子パッドＰＤ３をも同時に形成することが可能である。すなわち、本実施の形態に係る抵抗素子２３、下部パッド２４、抵抗接続外部電極７３及び抵抗素子パッドＰＤ３を形成するために、新たな製造工程を追加する必要はない。
【００６４】
１−３．半導体装置
図７は、本実施の形態に係る半導体チップ１００が搭載された半導体装置の一例として、２次電池パックにおいて使用される保護回路を示している。当該保護回路の回路構成は、既出の図１で示されたものと同様である。
【００６５】
図７に示されるように、配線基板上に、本実施の形態に係る半導体チップ１００、制御ＩＣチップ２００、容量素子Ｃ１、Ｃ２等が実装されている。制御ＩＣチップ２００は、図１で示された制御ＩＣが形成された半導体チップである。パワーＭＯＳＦＥＴＱ１、Ｑ２の各々のゲートパッドＰＤ２は、ボンディングワイヤ１１２を介して、制御ＩＣチップ２００の外部パッドと電気的に接続されている。また、抵抗素子Ｒ２に電気的に接続されている抵抗素子パッドＰＤ３は、ボンディングワイヤ１１３を介して、制御ＩＣチップ２００の外部パッドに電気的に接続されている。制御ＩＣチップ２００は、半導体チップ１００のパワーＭＯＳＦＥＴＱ１、Ｑ２をＯＮ／ＯＦＦ制御する。
【００６６】
本実施の形態に係る半導体チップ１００を利用することにより、保護回路の小型化及び低コスト化が可能となる。
【００６７】
２．第２の実施の形態
ゲートパッドＰＤ２、抵抗素子２３及び抵抗素子パッドＰＤ３の配置は、図２で示されたものに限られない。
【００６８】
図８で示される例では、図２で示された配置と比較して、ゲートパッドＰＤ２（ゲート接続外部電極７２）と抵抗素子パッドＰＤ３（抵抗接続外部電極７３）が入れ替えられている。本例では、ゲートパッドＰＤ２の代わりに抵抗素子パッドＰＤ３が、Ｘ方向において抵抗素子２３とソース電極７１との間に介在している。従って、第１の実施の形態と同様の効果が得られる。
【００６９】
図９で示される例では、図２で示された配置と比較して、抵抗素子２３と抵抗素子パッドＰＤ３（抵抗接続外部電極７３）が入れ替えられている。本例では、ゲートパッドＰＤ２及び抵抗素子パッドＰＤ３が、Ｘ方向において抵抗素子２３とソース電極７１との間に介在している。従って、第１の実施の形態と同様の効果が得られる。
【００７０】
尚、図８及び図９で示された半導体チップ１００の製造方法は、マスクパターンが異なること以外、第１の実施の形態で説明されたものと同じである。ゲートパッドＰＤ２、抵抗素子２３及び抵抗素子パッドＰＤ３の配置位置に応じて、マスクパターンを適宜変更するだけでよい。
【００７１】
３．第３の実施の形態
図１０は、本発明の第３の実施の形態に係る半導体チップ１００のレイアウト例を概略的に示す平面図である。既出の実施の形態と重複する説明は、適宜省略される。
【００７２】
本実施の形態によれば、抵抗素子２３は、２個のパワーＭＯＳＦＥＴＱ１、Ｑ２間の素子分離領域ＲＩに形成されている。パワーＭＯＳＦＥＴＱ２側に関して、Ｘ方向において抵抗素子２３とソース電極７１との間に挟まれる領域には、抵抗素子パッドＰＤ３及びゲートパッドＰＤ２が配置されている。また、パワーＭＯＳＦＥＴＱ１側に関して、Ｘ方向において抵抗素子２３とソース電極７１との間に挟まれる領域には、ゲートパッドＰＤ２が配置されている。従って、第１の実施の形態と同様の効果が得られる。
【００７３】
更に、本実施の形態によれば、素子分離領域ＲＩが有効活用されている。従って、更なる省スペース化が可能となる。また、既出の図５で説明された場合と同様に、ボンディングワイヤを通した放熱も利用可能である。本実施の形態によれば、パワーＭＯＳＦＥＴＱ１側のゲートパッドＰＤ２に接続されるボンディングワイヤを通した放熱も追加的に利用可能であるため、第１の実施の形態と比較して放熱性が更に向上する。
【００７４】
尚、図１０で示された半導体チップ１００の製造方法は、マスクパターンが異なること以外、第１の実施の形態で説明されたものと同じである。ゲートパッドＰＤ２、抵抗素子２３及び抵抗素子パッドＰＤ３の配置位置に応じて、マスクパターンを適宜変更するだけでよい。
【００７５】
４．第４の実施の形態
図１１は、本発明の第４の実施の形態に係る半導体チップ１００のレイアウト例を概略的に示す平面図である。図１２は、図１１中の線Ａ−Ａ’に沿った構造を示す断面図である。図１３は、図１２中の抵抗素子２３周辺の構造を示す断面図である。既出の実施の形態と重複する説明は、適宜省略される。
【００７６】
本実施の形態によれば、抵抗素子２３は、抵抗素子パッドＰＤ３の下方において抵抗素子パッドＰＤ３とオーバーラップするように形成されている。従って、抵抗接続外部電極７３の延在部７３ｘは必ずしも必要ない。また、既出の実施の形態と同様に、抵抗素子パッドＰＤ３とオーバーラップする下部パッド２４’が形成されていてもよい。その場合、図１２及び図１３に示されるように、抵抗素子２３（Ｐ型ドープトポリシリコン）は、下部パッド２４’と隣接して形成されることになる。従って、既出の実施の形態においてＮ＋型ドープトポリシリコンで形成された下部パッド２４とは異なり、下部パッド２４’はノンドープポリシリコンで形成される。
【００７７】
本実施の形態に係る半導体チップ１００の製造方法は、抵抗素子２３及び下部パッド２４’を形成する工程を除いて、第１の実施の形態と同様である。第１の実施の形態では、図６Ｇ〜図６Ｉで示された製造工程により抵抗素子２３及び下部パッド２４が形成されたが、本実施の形態では、その代わりに、次の図１４Ａ〜図１４Ｃで示される製造工程により抵抗素子２３及び下部パッド２４’が形成される。
【００７８】
図１４Ａに示されるように、ポリシリコン膜２０上に、所定パターンの開口部ＯＰ４を有するようにレジストマスクＭ４が形成される。本実施の形態では、レジストマスクＭ４は、後にツェナーダイオード２２、抵抗素子２３及び下部パッド２４’が形成される領域を覆うように形成される。そして、そのレジストマスクＭ４を用いて高濃度Ｎ型不純物（例：リン）の注入が実施され、開口部ＯＰ４に相当する領域にＮ＋型ドープトポリシリコン部２０（ｎ）が形成される。レジストマスクＭ４に覆われている領域、すなわち、後にツェナーダイオード２２、抵抗素子２３及び下部パッド２４’が形成される領域は、ノンドープのままである。その後、レジストマスクＭ４は除去される。
【００７９】
次に、図１４Ｂに示されるように、ポリシリコン膜２０上にレジストマスクＭ４’が形成される。このレジストマスクＭ４’は、下部パッド２４’が形成される領域を覆うように形成される。そして、そのレジストマスクＭ４’を用いて低濃度Ｐ型不純物（例：ボロン）が注入される。これにより、ツェナーダイオード２２及び抵抗素子２３が形成される領域に、Ｐ型ドープトポリシリコン部２０（ｐ）が形成される。一方、レジストマスクＭ４’に覆われている領域、すなわち、後に下部パッド２４’が形成される領域は、ノンドープのままである。その後、レジストマスクＭ４’は除去される。
【００８０】
次に、図１４Ｃに示されるように、所定パターンの開口部ＯＰ５を有するようにレジストマスクＭ５が形成される。より詳細には、レジストマスクＭ５は、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４’が形成される領域を覆うように形成される。そして、そのレジストマスクＭ５を用いて、ポリシリコン膜２０のエッチングが行われる。その結果、各ゲートトレンチ１０内には、Ｎ＋型ドープトポリシリコン部２０（ｎ）からなるゲート電極２１が形成される。同時に、ＬＯＣＯＳ膜６上には、ツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）、抵抗素子２３、及び下部パッド２４’が形成される。ツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）及び抵抗素子２３は、ポリシリコン膜２０のＰ型ドープトポリシリコン部２０（ｐ）から形成される。一方、下部パッド２４’は、ノンドープトポリシリコンから形成される。その後、レジストマスクＭ５は除去される。
【００８１】
本実施の形態によれば、既出の実施の形態と同様の効果が得られる。更に、下部パッド領域が有効活用されるため、更なる省スペース化が可能となる。
【００８２】
５．第５の実施の形態
図１５は、本発明の第５の実施の形態に係る半導体チップ１００のパッド領域の分解斜視図である。図１６は、第５の実施の形態における抵抗素子２３の構造の一例を示す斜視図である。既出の実施の形態と重複する説明は、適宜省略される。
【００８３】
本実施の形態によれば、抵抗素子２３は、抵抗値がトリミング調整可能なように形成される。より詳細には、本実施の形態に係る抵抗素子２３は、固定抵抗部２３−Ｆと複数のトリミング抵抗部２３−Ｔを備えている。複数のトリミング抵抗部２３−Ｔは、固定抵抗部２３−Ｆの一端に接続されており、Ｙ方向に沿って互いに並行に延びている。各トリミング抵抗部２３−Ｔは、コンタクトプラグ６３ａを介して、抵抗接続外部電極７３の延在部７３ｘに接続されている。固定抵抗部２３−Ｆは、コンタクトプラグ６３ｂを介して、ソース電極７１の延在部７１ｘｂに接続されている。
【００８４】
抵抗素子２３の抵抗値のトリミングは、図１６に示されるように、複数のトリミング抵抗部２３−Ｔのうち適切なものをレーザ照射で溶断することによって行われる。図１６で示される例では、３本のトリミング抵抗部２３−Ｔ１〜２３−Ｔ３のうち、１本のトリミング抵抗部２３−Ｔ３が溶断される。溶断するトリミング抵抗部２３−Ｔの本数を変えることにより、抵抗素子２３全体としての抵抗値を様々にトリミングすることが可能である。また、トリミング抵抗部２３−Ｔの本数を増やしたり、様々な幅のトリミング抵抗部２３−Ｔを用意したりすることによって、更に細やかなトリミングも可能となる。
【００８５】
本実施の形態では、レーザトリミングが容易になるように、トリミング抵抗部２３−Ｔの上方の層間絶縁膜４０に開口部４１が形成される（図１５参照）。このような開口部４１を形成するためには、図６Ｌで示されたレジストマスクＭ７のパターンを変更すればよい。
【００８６】
尚、矛盾しない限りにおいて、上述の実施の形態同士を適宜組み合わせることも可能である。
【００８７】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００８８】
１ 半導体基板
２ ドレイン層
３ 酸化膜
４ 窒化膜
５ Ｐ型ウェル
６ ＬＯＣＯＳ膜
７ 酸化膜
１０ ゲートトレンチ
１１ ゲート絶縁膜
２０ ポリシリコン膜
２０（ｐ） Ｐ型ドープトポリシリコン部
２０（ｎ） Ｎ＋型ドープトポリシリコン部
２１ ゲート電極
２２ ツェナーダイオード
２２（ｐ） Ｐ型ドープトポリシリコン部
２２（ｎ） Ｎ＋型ドープトポリシリコン部
２３ 抵抗素子
２３−Ｆ 固定抵抗部
２３−Ｔ トリミング抵抗部
２４、２４’ 下部パッド
３１ 絶縁膜
３２ Ｐ型ベース層
３３ Ｎ＋型ソース層
４０ 層間絶縁膜
４１ 開口部
５０ コンタクトホール
５１ コンタクト領域
６１ コンタクトプラグ
６２ａ、６２ｂ コンタクトプラグ
６３ａ、６３ｂ コンタクトプラグ
７１ ソース電極
７１ｘａ 延在部
７１ｘｂ 延在部
７２ ゲート接続外部電極
７３ 抵抗接続外部電極
７３ｐ パッド部
７３ｘ 延在部
８０ 被覆膜
９０ ドレイン電極
１００ 半導体チップ
１１２ ボンディングワイヤ
１１３ ボンディングワイヤ
２００ 制御ＩＣチップ
ＬｉＢ リチウムイオン電池
ＰＤ１ ソースパッド
ＰＤ２ ゲートパッド
ＰＤ３ 抵抗素子パッド
Ｑ１、Ｑ２ パワーＭＯＳＦＥＴ
ＲＡ 能動素子領域
ＲＩ 素子分離領域
ＺＤ ツェナーダイオード
【技術分野】
【０００１】
本発明は、半導体チップ、半導体装置、及び半導体チップの製造方法に関する。特に、本発明は、２次電池パックの保護回路などに用いられる双方向スイッチ素子を備える半導体チップ、その半導体チップを備える半導体装置、及び半導体チップの製造方法に関する。
【背景技術】
【０００２】
充電することにより繰り返し使用可能な２次電池として、リチウムイオン電池などが知られている。そのような２次電池を使用した電池パックには、一般的に、過充電、過放電及び過電流を検出して２次電池の破損を防止する保護回路が搭載されている（例えば、特許文献１参照）。
【０００３】
図１は、典型的な電池パック用保護回路の構成を示す回路図である。図１において、“ＬｉＢ”は、典型的な２次電池としてのリチウムイオン電池を表している。リチウムイオン電池ＬｉＢの正極及び負極は、それぞれ端子Ｔ１及びＴ２に接続される。保護回路は、端子Ｔ１、Ｔ２を通して、リチウムイオン電池ＬｉＢに接続される。
【０００４】
より詳細には、保護回路は、双方向スイッチを構成する２個のパワーＭＯＳＦＥＴ（パワートランジスタ）Ｑ１、Ｑ２、及びそれらパワーＭＯＳＦＥＴＱ１、Ｑ２をＯＮ／ＯＦＦ制御する制御ＩＣを備えている。パワーＭＯＳＦＥＴＱ１、Ｑ２のドレイン（Ｄ）同士は接続されている。一方のパワーＭＯＳＦＥＴＱ１のソース（Ｓ）は、端子Ｔ２に接続されている。他方のパワーＭＯＳＦＥＴＱ２のソース（Ｓ）は、端子Ｔ３に接続されている。すなわち、リチウムイオン電池ＬｉＢ及びパワーＭＯＳＦＥＴＱ１、Ｑ２は、端子Ｔ１、Ｔ３間に直列に接続されている。また、パワーＭＯＳＦＥＴＱ１、Ｑ２のそれぞれのゲート（Ｇ）は、制御ＩＣに接続されている。更に、パワーＭＯＳＦＥＴＱ１、Ｑ２の各々において、ソース（Ｓ）−ゲート（Ｇ）間には双方向ツェナーダイオードＺＤが接続されている。
【０００５】
保護回路は更に、容量素子Ｃ１、Ｃ２、抵抗素子Ｒ１、Ｒ２を備えている。容量素子Ｃ１、Ｃ２は、ノイズ除去用である。抵抗素子Ｒ１の一端は、端子Ｔ１（リチウムイオン電池ＬｉＢの正極）に接続されており、その他端は、制御ＩＣのＶｄｄ端子に接続されている。抵抗素子Ｒ２の一端は、端子Ｔ３（パワーＭＯＳＦＥＴＱ２のソース）に接続されており、その他端は、制御ＩＣのＶ−端子に接続されている。制御ＩＣのＶｓｓ端子は、端子Ｔ２（リチウムイオン電池ＬｉＢの負極）に接続されている。
【０００６】
制御ＩＣは、Ｖｄｄ端子とＶｓｓ端子との間の電圧を動作電圧として動作する。この制御ＩＣは、リチウムイオン電池ＬｉＢの充放電時、パワーＭＯＳＦＥＴＱ１、Ｑ２を状況に応じて適切にＯＮ／ＯＦＦ制御する。より詳細には、次の通りである。
【０００７】
リチウムイオン電池ＬｉＢの充電時、端子Ｔ１及びＴ３は外部電源の正極及び負極にそれぞれ接続される。制御ＩＣは、パワーＭＯＳＦＥＴＱ１、Ｑ２のゲート電圧をハイレベルに設定し、それら両者をＯＮする。その結果、充電電流（図１中、実線矢印で表されている）が供給され、リチウムイオン電池ＬｉＢが充電される。その一方で、制御ＩＣは、Ｖｄｄ端子及びＶｓｓ端子を通してリチウムイオン電池ＬｉＢの電圧をモニタし、過充電状態の発生を検出する。リチウムイオン電池ＬｉＢが過充電状態になると、制御ＩＣは、パワーＭＯＳＦＥＴＱ２のゲート電圧をローレベルに変化させ、パワーＭＯＳＦＥＴＱ２をＯＦＦする。これにより、充電回路が遮断されるため、過充電からリチウムイオン電池ＬｉＢを保護することができる。
【０００８】
リチウムイオン電池ＬｉＢの放電時、端子Ｔ１及びＴ３は負荷の両端にそれぞれ接続される。制御ＩＣは、パワーＭＯＳＦＥＴＱ１、Ｑ２のゲート電圧をハイレベルに設定し、それら両者をＯＮする。その結果、放電電流（図１中、白抜矢印で表されている）が流れ、リチウムイオン電池ＬｉＢが放電される。その一方で、制御ＩＣは、Ｖｄｄ端子及びＶｓｓ端子を通してリチウムイオン電池ＬｉＢの電圧をモニタし、過放電状態の発生を検出する。リチウムイオン電池ＬｉＢが過放電状態になると、制御ＩＣは、パワーＭＯＳＦＥＴＱ１のゲート電圧をローレベルに変化させ、パワーＭＯＳＦＥＴＱ１をＯＦＦする。これにより、放電回路が遮断されるため、過放電からリチウムイオン電池ＬｉＢを保護することができる。
【０００９】
また、制御ＩＣは、Ｖｓｓ端子とＶ−端子との間の電圧をモニタし、負荷ショートや過電流等の異常の発生を検出する。Ｖｓｓ端子とＶ−端子との間の電圧が所定値を超えた場合、制御ＩＣは、負荷ショートや過電流等の異常が発生したと判断する。この場合、制御ＩＣは、パワーＭＯＳＦＥＴＱ１のゲート電圧をローレベルに変化させ、パワーＭＯＳＦＥＴＱ１をＯＦＦする。これにより、回路が遮断されるため、負荷ショートや過電流からリチウムイオン電池ＬｉＢを保護することができる。ここで、抵抗素子Ｒ２は、制御ＩＣを過電流破壊から保護するための“保護抵抗”の役割と共に、過電流を検出するための“検出抵抗”の役割も果たしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−３６８２１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年、２次電池パックに対して、更なる小型化が要求されている。しかしながら、特許文献１では、パワーＭＯＳＦＥＴＱ１，Ｑ２が形成される半導体チップは、他の部品のチップとは別に用意される。このことは、チップ配置スペースやチップ間配線スペースの観点から、２次電池パックの保護回路の小型化の妨げとなる。
【課題を解決するための手段】
【００１２】
本発明の１つの観点において、半導体チップが提供される。その半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。
【００１３】
本発明の他の観点において、半導体チップの製造方法が提供される。その製造方法は、（Ａ）双方向スイッチを構成する２個のパワートランジスタの各々のゲート電極を形成する工程と、（Ｂ）抵抗素子を形成する工程と、（Ｃ）２個のパワートランジスタのうち一方のソース電極と抵抗素子の一端とが電気的に接続されるように、２個のパワートランジスタの各々のソース電極を形成する工程と、（Ｄ）抵抗素子の他端と接続されるように第１外部パッドを形成する工程と、（Ｅ）２個のパワートランジスタに対して共通のドレイン電極を形成する工程と、を含む。
【発明の効果】
【００１４】
本発明によれば、双方向スイッチ及び抵抗素子が同じ半導体チップに集積形成される。この半導体チップを２次電池パックの保護回路に利用することにより、当該保護回路の小型化、更には低コスト化が可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、典型的な電池パック用保護回路の構成を示す回路図である。
【図２】図２は、本発明の第１の実施の形態に係る半導体チップのレイアウト例を概略的に示す平面図である。
【図３】図３は、図２中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図４】図４は、第１の実施の形態に係る半導体チップのパッド領域の分解斜視図である。
【図５】図５は、第１の実施の形態に係る半導体チップのパッド領域の平面図である。
【図６Ａ】図６Ａは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｂ】図６Ｂは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｃ】図６Ｃは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｄ】図６Ｄは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｅ】図６Ｅは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｆ】図６Ｆは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｇ】図６Ｇは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｈ】図６Ｈは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｉ】図６Ｉは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｊ】図６Ｊは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｋ】図６Ｋは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｌ】図６Ｌは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｍ】図６Ｍは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｎ】図６Ｎは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図６Ｏ】図６Ｏは、第１の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図７】図７は、本実施の形態に係る半導体チップが搭載された半導体装置の構成例を示す概略図である。
【図８】図８は、本発明の第２の実施の形態に係る半導体チップのレイアウトの一例を概略的に示す平面図である。
【図９】図９は、本発明の第２の実施の形態に係る半導体チップのレイアウトの他の例を概略的に示す平面図である。
【図１０】図１０は、本発明の第３の実施の形態に係る半導体チップのレイアウト例を概略的に示す平面図である。
【図１１】図１１は、本発明の第４の実施の形態に係る半導体チップのレイアウト例を概略的に示す平面図である。
【図１２】図１２は、図１１中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図１３】図１３は、図１２中の抵抗素子周辺の構造を示す断面図である。
【図１４Ａ】図１４Ａは、第４の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図１４Ｂ】図１４Ｂは、第４の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図１４Ｃ】図１４Ｃは、第４の実施の形態に係る半導体チップの製造工程を示す断面図である。
【図１５】図１５は、第５の実施の形態に係る半導体チップのパッド領域の分解斜視図である。
【図１６】図１６は、第５の実施の形態における抵抗素子の構造の一例を示す斜視図である。
【発明を実施するための形態】
【００１６】
添付図面を参照して、本発明の実施の形態を説明する。
【００１７】
本発明の実施の形態では、２次電池パックにおいて使用される保護回路を考える。その保護回路の回路構成は、既出の図１で示されたものと同様である。但し、その保護回路を構成するために利用される半導体チップに特徴がある。本発明の実施の形態によれば、少なくともパワーＭＯＳＦＥＴＱ１、Ｑ２及び抵抗素子Ｒ２が、同じ半導体チップ１００上に集積形成される。以下、本発明の様々な実施の形態を説明する。
【００１８】
１．第１の実施の形態
１−１．半導体チップの構造
図２は、本発明の第１の実施の形態に係る半導体チップ１００のレイアウト例を概略的に示す平面図である。半導体チップ１００は、２個のパワーＭＯＳＦＥＴ（パワートランジスタ）Ｑ１、Ｑ２を備えている。上述の通り、２個のパワーＭＯＳＦＥＴＱ１、Ｑ２は、２次電池パックの保護回路において充電電流と放電電流とを切り替える双方向スイッチ素子を構成する。各パワーＭＯＳＦＥＴＱ１、Ｑ２は、複数のトランジスタセルＣＥＬＬを含んでいる。トランジスタセルＣＥＬＬが形成される領域は、以下、「セル領域」と参照される。
【００１９】
本実施の形態に係る半導体チップ１００は、更に、図１中の抵抗素子Ｒ２に相当する抵抗素子２３も備えている。すなわち、少なくともパワーＭＯＳＦＥＴＱ１、Ｑ２と抵抗素子２３は、同一の半導体チップ１００上に形成されている。図２に示されるように、抵抗素子２３は、パワーＭＯＳＦＥＴＱ２側のセル領域以外の領域に形成されている。抵抗素子２３が形成される領域は、以下、「パッド領域」と参照される。
【００２０】
図３は、図２中でパワーＭＯＳＦＥＴＱ２側のセル領域及びパッド領域を横切る線Ａ−Ａ’に沿った断面構造を示している。図３を参照して、まず、パワーＭＯＳＦＥＴＱ２側の構造を詳しく説明する。
【００２１】
Ｎ＋型半導体基板１の上に、Ｎ−型エピタキシャル層であるドレイン層２が形成されている。セル領域では、ドレイン層２上に、Ｐ型ベース層３２及びＮ＋型ソース層３３が順番に形成されている。更に、Ｎ＋型ソース層３３及びＰ型ベース層３２を貫通してドレイン層２に達するゲートトレンチ１０が、トランジスタセルＣＥＬＬ毎に形成されている。各ゲートトレンチ１０の内壁上には、ゲート絶縁膜１１を介してゲート電極２１が形成されている。ゲート電極２１は、例えば、Ｎ＋型ドープトポリシリコンで形成される。
【００２２】
更に、ゲート電極２１やＮ＋型ソース層３３を覆うように、絶縁膜３１（例えば、ＳｉＯ２膜）が形成されている。絶縁膜３１上には、層間絶縁膜４０（例えば、ＢＰＳＧ膜）が形成されている。セル領域の層間絶縁膜４０上には、パワーＭＯＳＦＥＴＱ２のソース電極７１が形成されている。ソース電極７１は、低抵抗金属で形成される。更に、ソース電極７１の上面を部分的に覆うように被覆膜８０（例えば、窒化膜）が形成されている。被覆膜８０で覆われていないソース電極７１の露出面が、外部との接続に用いられるソースパッドＰＤ１である。
【００２３】
更に、層間絶縁膜４０、絶縁膜３１及びＮ＋型ソース層３３を貫通してＰ型ベース層３２に達するコンタクトホール５０が形成されている。各コンタクトホール５０の底部下方には、Ｐ＋型コンタクト領域５１が形成されている。また、各コンタクトホール５０の内部には、コンタクトプラグ６１が形成されている。コンタクトプラグ６１は、例えば、Ｔｉ／ＴｉＮ膜（バリアメタル膜）とＷ膜の積層膜である。Ｎ＋型ソース層３３及びＰ＋型コンタクト領域５１は、このコンタクトプラグ６１を介して、層間絶縁膜４０上のソース電極７１に電気的に接続されている。
【００２４】
一方、パッド領域では、ドレイン層２上にＰ型ウェル５が形成され、そのＰ型ウェル５上にＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜６が形成されている。ＬＯＣＯＳ膜６上には、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４が形成されている。好適には、これらツェナーダイオード２２、抵抗素子２３及び下部パッド２４は、共通のポリシリコン膜に基づいて、同じ層に形成される。
【００２５】
更に、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４を覆うように、絶縁膜３１（例えば、ＳｉＯ２膜）が形成されている。絶縁膜３１上には、層間絶縁膜４０（例えば、ＢＰＳＧ膜）が形成されている。パッド領域の層間絶縁膜４０上には、ゲート接続外部電極７２及び抵抗接続外部電極７３が形成されている。これらゲート接続外部電極７２及び抵抗接続外部電極７３は、低抵抗金属で形成され、外部との接続に用いられる。
【００２６】
より詳細には、ゲート接続外部電極７２は、図示されないコンタクトプラグを介して、パワーＭＯＳＦＥＴＱ２の各ゲート電極２１に電気的に接続されており、各ゲート電極２１と外部との間をつなぐ外部電極として機能する。更に、ゲート接続外部電極７２の上面を部分的に覆うように被覆膜８０（例えば、窒化膜）が形成されている。被覆膜８０で覆われていないゲート接続外部電極７２の露出面が、外部との接続に用いられるゲートパッドＰＤ２である。
【００２７】
一方、抵抗接続外部電極７３は、抵抗素子２３と外部との間をつなぐ外部電極として機能する。より詳細には、抵抗接続外部電極７３の下方には、層間絶縁膜４０及び絶縁膜３１を貫通して抵抗素子２３に達するコンタクトプラグ６３ａが形成されている。コンタクトプラグ６３ａは、例えば、Ｔｉ／ＴｉＮ膜（バリアメタル膜）とＷ膜の積層膜である。抵抗素子２３の一端は、このコンタクトプラグ６３ａを介して、層間絶縁膜４０上の抵抗接続外部電極７３に接続されている。尚、抵抗素子２３の他端は、後述されるコンタクトプラグ６３ｂを介して、層間絶縁膜４０上のソース電極７１に電気的に接続されている。すなわち、抵抗素子２３は、抵抗接続外部電極７３とパワーＭＯＳＦＥＴＱ２のソース電極７１との間を電気的に接続するように形成されている。
【００２８】
抵抗素子２３は、例えば、ボロン等のＰ型不純物が導入されたＰ型ドープトポリシリコンで形成される。ここで、Ｐ型ドープトポリシリコンは負の温度特性を有しており、抵抗素子２３の抵抗値は温度上昇に従って減少することに留意されたい。そこで、導入されるＰ型不純物の濃度は、半導体チップ１００の温度上昇による抵抗素子２３の抵抗値の変動を見込んで設定される。例えば、１５０℃の温度下において抵抗値が１．３ｋΩ〜３ｋΩの範囲になるように、Ｐ型不純物濃度が設定される。これは、常温（２５℃）下において抵抗値が２ｋΩ〜４ｋΩの範囲になる状況に相当する。例えば、Ｐ型不純物濃度は、３×１０１４／ｃｍ２に設定される。尚、抵抗素子２３は、図１中の抵抗素子Ｒ２に相当しており、制御ＩＣを過電流破壊から保護するための“保護抵抗”の役割と共に、過電流を検出するための“検出抵抗”の役割も果たす。従って、抵抗素子２３の抵抗値に対しては、ある程度の精度が要求される。このような観点から、温度上昇による抵抗値変動を見込んで上述のようにＰ型不純物濃度を設定することは好適である。
【００２９】
更に、抵抗接続外部電極７３の上面を部分的に覆うように被覆膜８０（例えば、窒化膜）が形成されている。被覆膜８０で覆われていない抵抗接続外部電極７３の露出面が、外部との接続に用いられる抵抗素子パッドＰＤ３（第１外部パッド）である。すなわち、抵抗素子パッドＰＤ３にボンディングワイヤ等が接続されることにより、抵抗素子２３が他のチップに電気的に接続される。
【００３０】
下部パッド２４は、抵抗接続外部電極７３の下方において、抵抗素子パッドＰＤ３とオーバーラップするように形成されている。この下部パッド２４は、抵抗素子パッドＰＤ３へのワイヤボンディング時の衝撃を緩和する役割を果たす。また、下部パッド２４は、抵抗接続外部電極７３の表面に大きな段差が形成されることを防止する役割も果たす。下部パッド２４は、例えば、Ｎ型ドープトポリシリコンで形成される。好適には、下部パッド２４と抵抗素子２３は、共通のポリシリコン膜に基づいて、同じ層に形成される。
【００３１】
ツェナーダイオード２２は、図１においてパワーＭＯＳＦＥＴＱ２のソース電極とゲート電極との間に接続された双方向ツェナーダイオードＺＤに相当する。より詳細には、ソース電極７１及びゲート接続外部電極７２の下方に、層間絶縁膜４０及び絶縁膜３１を貫通してツェナーダイオード２２に達するコンタクトプラグ６２ａ、６２ｂがそれぞれ形成されている。コンタクトプラグ６２ａ、６２ｂの各々は、例えば、Ｔｉ／ＴｉＮ膜（バリアメタル膜）とＷ膜の積層膜である。ツェナーダイオード２２の一端は、コンタクトプラグ６２ａを介してパワーＭＯＳＦＥＴＱ２のソース電極７１に電気的に接続されており、その他端は、コンタクトプラグ６２ｂを介してゲート接続外部電極７２に電気的に接続されている。
【００３２】
ツェナーダイオード２２は、Ｐ型ドープトポリシリコン部２２（ｐ）とＮ＋型ドープトポリシリコン部２２（ｎ）とが同心円状に交互に配置されたＰＮ接合ダイオードである。好適には、ツェナーダイオード２２と抵抗素子２３は、共通のポリシリコン膜に基づいて、同じ層に形成される。特に、抵抗素子２３とツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）は、同一の不純物注入工程において同時に形成される。この場合、抵抗素子２３のＰ型ドープトポリシリコンとツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）とは、Ｐ型不純物の種類及び濃度において同じである。
【００３３】
また、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３に関しても、共通の電極膜に基づいて形成されることが好適である。
【００３４】
パワーＭＯＳＦＥＴＱ１側の構造に関しては、抵抗素子２３、下部パッド２４及び抵抗接続外部電極７３が無い点以外、図３で示された構造と同様である。そして、Ｎ＋型半導体基板１の裏面上には、パワーＭＯＳＦＥＴＱ１、Ｑ２とで共通のドレイン電極９０が形成されている。すなわち、パワーＭＯＳＦＥＴＱ１、Ｑ２のドレイン同士は互いに接続されている。
【００３５】
図４は、図３で示されたパッド領域周辺の分解斜視図である。ＬＯＣＯＳ膜６と層間絶縁膜４０との間に挟まれた同一層に、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４が形成されている。また、層間絶縁膜４０上の同一層に、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３が形成されている。
【００３６】
ツェナーダイオード２２の配置及び接続は、次の通りである。図４に示されるように、ソース電極７１は、ゲート接続外部電極７２と隣接する位置に延在部７１ｘａを有している。ツェナーダイオード２２は、その延在部７１ｘａ及びゲート接続外部電極７２とオーバーラップするように配置されている。そして、ツェナーダイオード２２の一端は、コンタクトプラグ６２ａを介してソース電極７１の延在部７１ｘａに接続されており、その他端は、コンタクトプラグ６２ｂを介してゲート接続外部電極７２に接続されている。
【００３７】
抵抗素子２３の配置及び接続は、次の通りである。図４に示されるように、抵抗素子２３は、Ｘ方向においてツェナーダイオード２２と下部パッド２４との間に挟まれるように配置されている。この抵抗素子２３は、長方形状の平面レイアウトを有しており、その長手方向は、Ｘ方向と直交するＹ方向である。つまり、抵抗素子２３の一端２３ａから他端２３ｂへの延在方向はＹ方向である。そして、それら抵抗素子２３の一端２３ａ及び他端２３ｂが、それぞれ、抵抗接続外部電極７３及びソース電極７１に電気的に接続されている。より詳細には、抵抗接続外部電極７３は、抵抗素子パッドＰＤ３が形成されるパッド部７３ｐと、そのパッド部７３ｐからＸ方向に延びる延在部７３ｘとを備えている。延在部７３ｘは、抵抗素子２３の一端２３ａとオーバーラップするように形成されている。また、ソース電極７１は、抵抗接続外部電極７３の延在部７３ｘと対向する位置に、延在部７１ｘｂを有している。延在部７１ｘｂは、抵抗素子２３の他端２３ｂとオーバーラップするように形成されている。そして、抵抗素子２３の一端２３ａは、コンタクトプラグ６３ａを介して抵抗接続外部電極７３の延在部７３ｘに接続されており、その他端２３ｂは、コンタクトプラグ６３ｂを介してソース電極７１の延在部７１ｘｂに接続されている。
【００３８】
下部パッド２４の配置は、次の通りである。図４に示されるように、下部パッド２４は、抵抗素子パッドＰＤ３が形成されるパッド部７３ｐとオーバーラップするように配置されている。この下部パッド２４は、抵抗素子パッドＰＤ３へのワイヤボンディング時の衝撃を緩和する役割を果たす。また、下部パッド２４は、抵抗接続外部電極７３の表面に大きな段差が形成されることを防止する役割も果たす。
【００３９】
再度図２を参照して、本実施の形態における平面レイアウトを説明する。
【００４０】
パワーＭＯＳＦＥＴＱ２側の平面レイアウトは、次の通りである。抵抗素子２３は、ゲートパッドＰＤ２（ゲート接続外部電極７２）と抵抗素子パッドＰＤ３（抵抗接続外部電極７３のパッド部７３ｐ）との間に挟まれた領域に形成されている。より詳細には、抵抗素子パッドＰＤ３は、半導体チップ１００のコーナー部近傍に配置されている。抵抗素子２３は、その抵抗素子パッドＰＤ３に対してＸ方向に隣接して配置されている。この抵抗素子２３の一端は、パワーＭＯＳＦＥＴＱ２のソース電極７１と電気的に接続され、その他端は、抵抗素子パッドＰＤ３と電気的に接続されている。更に、Ｘ方向において抵抗素子２３とソース電極７１との間に挟まれる領域には、ゲートパッドＰＤ２（ゲート接続外部電極７２）が配置されている。このように、ゲートパッドＰＤ２、抵抗素子２３、及び抵抗素子パッドＰＤ３が、半導体チップ１００の一辺１０１に沿ってＸ方向に配置されている。そして、それらゲートパッドＰＤ２、抵抗素子２３及び抵抗素子パッドＰＤ３を囲むように、パワーＭＯＳＦＥＴＱ２のソース電極７１がＬ字状に形成されている。但し、ソース電極７１の形状はこれに限定されない。
【００４１】
パワーＭＯＳＦＥＴＱ１側の平面レイアウトは、次の通りである。ゲートパッドＰＤ２（ゲート接続外部電極７２）が、半導体チップ１００の一辺１０１近傍に配置されている。そして、そのゲートパッドＰＤ２を囲むように、パワーＭＯＳＦＥＴＱ１のソース電極７１がＵ字状に形成されている。但し、ソース電極７１の形状はこれに限定されない。
【００４２】
尚、パワーＭＯＳＦＥＴＱ１、Ｑ２の各々に関して、能動素子領域ＲＡ（図２中、一点鎖線で表されている）は、ソース電極７１直下の領域であって複数のトランジスタセルＣＥＬＬが配列されている領域と定義される。ここで、２個のパワーＭＯＳＦＥＴＱ１、Ｑ２のそれぞれの能動素子領域ＲＡの面積は、実質的に同じであることが好適である。その場合、２個のパワーＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗値が同じになり、充電電流と放電電流とが同じ大きさになる。その結果、充電時と放電時とで、ジュール発熱量が同等となり、チップ上昇温度もほぼ同じになり、好適である。
【００４３】
以上に説明されたように、本実施の形態によれば、少なくともパワーＭＯＳＦＥＴＱ１、Ｑ２及び抵抗素子２３（Ｒ２）が、同一の半導体チップ１００上に集積形成される。抵抗素子２３（Ｒ２）が形成されたチップが、パワーＭＯＳＦＥＴＱ１、Ｑ２が形成されたチップとは別に用意されるわけではない。従って、チップ配置スペースやチップ間配線スペースが削減される。本実施の形態に係る半導体チップ１００を２次電池パックの保護回路に利用することにより、当該保護回路の小型化が可能となる。更に、部品点数が削減されるため、製造コストも削減される。
【００４４】
更に、本実施の形態によれば、図２で示されたように、ゲートパッドＰＤ２（ゲート接続外部電極７２）が、Ｘ方向において抵抗素子２３とソース電極７１との間に介在するように配置されている。すなわち、抵抗素子２３の長手方向（Ｙ方向）に沿った辺であってソース電極７１に対向する辺は、ソース電極７１に隣接することなく、ソース電極７１から離れている。これによる効果は、次の通りである。上述の通り、抵抗素子２３の抵抗値は、温度に依存して変動する傾向にある。その一方で、ソース電極７１（セル領域）では、ソース電流により発熱量が大きい。このセル領域での発熱が、抵抗素子２３の抵抗値に影響を及ぼす恐れがある。しかしながら、本実施の形態によれば、抵抗素子２３の長手方向に沿った辺が、ソース電極７１（セル領域）から離れているため、抵抗素子２３は発熱の影響を受けにくい。言い換えれば、セル領域から抵抗素子２３への急激で不要な熱伝導が防止される。その結果、抵抗素子２３の抵抗値の温度安定性が向上する。このことは、“保護抵抗”及び“検出抵抗”として機能する抵抗素子２３（Ｒ２）の精度の観点から好ましい。
【００４５】
また、後の組み立て工程では、図５に示されるように、ゲートパッドＰＤ２及び抵抗素子パッドＰＤ３は、それぞれ、ボンディングワイヤ１１２、１１３に接続される。図５中の矢印で表されるように、これらボンディングワイヤ１１２、１１３を通した放熱も発生する。この放熱によっても、抵抗素子２３に対する熱の影響が緩和され、抵抗素子２３の抵抗値の温度安定性が向上する。また、抵抗素子２３がゲートパッドＰＤ２と抵抗素子パッドＰＤ３との間に配置されているため、ボンディングワイヤ１１２、１１３間の距離が十分に得られる。その結果、ボンディングワイヤ１１２、１１３同士が接触しショートが発生することが防止される。
【００４６】
１−２．半導体チップの製造方法
次に、図６Ａ〜図６Ｏを参照して、本実施の形態に係る半導体チップ１００の製造方法を説明する。図６Ａ〜図６Ｏは、既出の図３に相当する断面構造を示している。
【００４７】
まず、図６Ａに示されるように、Ｎ＋型半導体基板１の上に、Ｎ−型エピタキシャル層であるドレイン層２が形成される。続いて、酸化膜３（例：ＳｉＯ２膜）及び窒化膜４（例：ＳｉＮ）が全面に形成される。その後、窒化膜４の上に、所定パターンの開口部ＯＰ１を有するようにレジストマスクＭ１が形成される。そして、そのレジストマスクＭ１を用いてエッチングが実施され、開口部ＯＰ１における窒化膜４及び酸化膜３が除去される。その後、レジストマスクＭ１は除去される。
【００４８】
次に、図６Ｂに示されるように、窒化膜４の上に、所定パターンの開口部ＯＰ２を有するようにレジストマスクＭ２が形成される。そして、そのレジストマスクＭ２を用いてＰ型不純物（例：ボロン）の注入が実施され、開口部ＯＰ２に相当する領域にＰ型ウェル５が形成される。その後、レジストマスクＭ２は除去される。
【００４９】
次に、図６Ｃに示されるように、酸化膜３及び窒化膜４をマスクとして用いて選択酸化が実施され、開口部ＯＰ１に相当する領域にＬＯＣＯＳ膜６が形成される。
【００５０】
次に、図６Ｄに示されるように、全面に酸化膜７（例：ＳｉＯ２膜）が形成される。続いて、酸化膜７の上に、所定パターンの開口部ＯＰ３を有するようにレジストマスクＭ３が形成される。そして、そのレジストマスクＭ３を用いてプラズマエッチングが実施され、開口部ＯＰ３における酸化膜７、窒化膜４及び酸化膜３が除去される。その後、レジストマスクＭ３は除去される。
【００５１】
次に、図６Ｅに示されるように、シリコンエッチングが実施され、開口部ＯＰ３に相当する領域に、所定深さのゲートトレンチ１０が形成される。
【００５２】
次に、図６Ｆに示されるように、酸化膜７、窒化膜４及び酸化膜３が除去される。また、丸め酸化処理が実施されてもよい。その後、全面にゲート絶縁膜１１（例：ＳｉＯ２膜）が形成される。
【００５３】
次に、図６Ｇに示されるように、ポリシリコン膜２０が全面に形成される。ゲートトレンチ１０において、ポリシリコン膜２０は、ゲート絶縁膜１１上に形成され、且つ、そのゲートトレンチ１０の内部を埋めている。また、ポリシリコン膜２０は、ＬＯＣＯＳ膜６上も覆っている。続いて、ポリシリコン膜２０上に、所定パターンの開口部ＯＰ４を有するようにレジストマスクＭ４が形成される。より詳細には、レジストマスクＭ４は、後にツェナーダイオード２２及び抵抗素子２３が形成される領域を少なくとも覆うように形成される。そして、そのレジストマスクＭ４を用いて高濃度Ｎ型不純物（例：リン）の注入が実施され、開口部ＯＰ４に相当する領域にＮ＋型ドープトポリシリコン部２０（ｎ）が形成される。レジストマスクＭ４に覆われている領域、すなわち、後にツェナーダイオード２２及び抵抗素子２３が形成される領域は、ノンドープのままである。その後、レジストマスクＭ４は除去される。
【００５４】
次に、図６Ｈに示されるように、全面に低濃度Ｐ型不純物（例：ボロン）が注入される。これにより、ツェナーダイオード２２及び抵抗素子２３が形成される領域に、Ｐ型ドープトポリシリコン部２０（ｐ）が形成される。この時のＰ型不純物濃度は、上述の通り、半導体チップ１００の温度上昇による抵抗素子２３の抵抗値の変動を見込んで設定される。例えば、Ｐ型不純物濃度は、３×１０１４／ｃｍ２に設定される。尚、Ｐ型不純物濃度は比較的低いため、Ｎ＋型ドープトポリシリコン部２０（ｎ）はＮ＋型のままである。
【００５５】
次に、図６Ｉに示されるように、所定パターンの開口部ＯＰ５を有するようにレジストマスクＭ５が形成される。より詳細には、レジストマスクＭ５は、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４が形成される領域を覆うように形成される。そして、そのレジストマスクＭ５を用いて、ポリシリコン膜２０のエッチングが行われる。その結果、各ゲートトレンチ１０内には、Ｎ＋型ドープトポリシリコン部２０（ｎ）からなるゲート電極２１が形成される。同時に、ＬＯＣＯＳ膜６上には、ツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）、抵抗素子２３、及び下部パッド２４が形成される。ツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）及び抵抗素子２３は、ポリシリコン膜２０のＰ型ドープトポリシリコン部２０（ｐ）から形成される。一方、下部パッド２４は、ポリシリコン膜２０のＮ＋型ドープトポリシリコン部２０（ｎ）から形成される。その後、レジストマスクＭ５は除去される。
【００５６】
次に、図６Ｊに示されるように、全面に絶縁膜３１（例：ＳｉＯ２膜）が形成される。更に、Ｐ型不純物（例：ボロン）の注入が実施され、所定深さのＰ型ベース層３２が形成される。
【００５７】
次に、図６Ｋに示されるように、所定パターンの開口部ＯＰ６を有するようにレジストマスクＭ６が形成される。この開口部ＯＰ６は、Ｎ＋型ソース層３３が形成される領域と、ツェナーダイオード２２のＮ＋型ドープトポリシリコン部２２（ｎ）が形成される領域を含んでいる。そして、そのレジストマスクＭ６を用いて、Ｎ型不純物（例：ヒ素）の注入が実施される。その結果、セル領域において、所定深さのＮ＋型ソース層３３が形成される。同時に、ツェナーダイオード２２のＮ＋型ドープトポリシリコン部２２（ｎ）も形成される。これにより、ＰＮ接合からなる双方向ツェナーダイオード２２が出来上がる。その後、レジストマスクＭ６は除去される。
【００５８】
次に、図６Ｌに示されるように、層間絶縁膜４０（例：ＢＰＳＧ膜）が形成される。続いて、層間絶縁膜４０の上に、所定パターンの開口部ＯＰ７を有するようにレジストマスクＭ７が形成される。この開口部ＯＰ７は、コンタクトプラグ６１〜６３が形成される領域に相当する。そして、そのレジストマスクＭ７を用いてエッチングが実施され、層間絶縁膜４０及び絶縁膜３１を貫通するコンタクトホール５０が形成される。レジストマスクＭ７が除去された後、所定のマスクを用いたシリコンエッチングが更に実施され、Ｐ型ベース層３２に達するコンタクトホール５０が形成される。更に、高濃度Ｐ型不純物（例：ボロン）が注入され、当該コンタクトホール５０の底部下方にＰ＋型コンタクト領域５１が形成される。
【００５９】
次に、図６Ｍに示されるように、バリアメタル膜（Ｔｉ／ＴｉＮ膜）及びＷ膜が順次形成され、各コンタクトホール５０を埋めるコンタクトプラグが形成される。具体的には、Ｎ＋型ソース層３３及びＰ＋型コンタクト領域５１につながるコンタクトプラグ６１が形成される。また、ツェナーダイオード２２の両端にそれぞれつながるコンタクトプラグ６２ａ、６２ｂが形成される。更に、抵抗素子２３の両端にそれぞれつながるコンタクトプラグ６３ａ、６３ｂ（図示されていない）が形成される。
【００６０】
次に、図６Ｎに示されるように、低抵抗金属膜である電極膜が全面に形成される。続いて、その電極膜の上に、所定のパターンの開口部ＯＰ８を有するようにレジストマスクＭ８が形成される。より詳細には、レジストマスクＭ８は、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３が形成される領域を覆うように形成される。そして、そのレジストマスクＭ８を用いてエッチングが実施され、開口部ＯＰ８における電極膜が除去される。これにより、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３が同時に形成される。ソース電極７１は、コンタクトプラグ６２ａを介してツェナーダイオード２２の一端に電気的に接続され、また、コンタクトプラグ６３ｂ（図示されない）を介して抵抗素子２３の一端に電気的に接続される。ゲート接続外部電極７２は、図示されないコンタクトプラグを介してゲート電極２１に電気的に接続され、また、コンタクトプラグ６２ｂを介してツェナーダイオード２２の他端に電気的に接続される。抵抗接続外部電極７３は、コンタクトプラグ６３ａを介して抵抗素子２３の他端に電気的に接続される。その後、レジストマスクＭ８は除去される。
【００６１】
次に、図６Ｏに示されるように、全面に被覆膜８０（例：ＳｉＮ膜）が形成される。その被覆膜８０をパターニングすることにより、ソース電極７１、ゲート接続外部電極７２及び抵抗接続外部電極７３の上面に、それぞれ、ソースパッドＰＤ１、ゲートパッドＰＤ２及び抵抗素子パッドＰＤ３が形成される。ツェナーダイオード２２、抵抗素子２３、下部パッド２４、ソース電極７１、ゲートパッドＰＤ２（ゲート接続外部電極７２）及び抵抗素子パッドＰＤ３（抵抗接続外部電極７３）の配置関係は、既出の図２や図４で示された通りである。最後に、Ｎ＋型半導体基板１の裏面全面に、金などからなるドレイン電極９０が形成される。このドレイン電極９０は、パワーＭＯＳＦＥＴＱ１、Ｑ２とで共通である。
【００６２】
尚、パワーＭＯＳＦＥＴＱ１側の構造は、抵抗素子２３、下部パッド２４及び抵抗接続外部電極７３が無い点以外、パワーＭＯＳＦＥＴＱ２側の構造と同じである。従って、パワーＭＯＳＦＥＴＱ１側の構造も、上記図６Ａ〜図６Ｏで示された製造工程によって同時に形成される。
【００６３】
本実施の形態によれば、ゲート電極２１やツェナーダイオード２２を形成する製造工程（図６Ｇ〜図６Ｋ参照）において、抵抗素子２３及び下部パッド２４をも同時に形成することが可能である。また、ソース電極７１やゲート接続外部電極７２を形成する製造工程（図６Ｎ参照）において、抵抗接続外部電極７３をも同時に形成することが可能である。更に、ソースパッドＰＤ１やゲートパッドＰＤ２を形成する製造工程（図６Ｏ参照）において、抵抗素子パッドＰＤ３をも同時に形成することが可能である。すなわち、本実施の形態に係る抵抗素子２３、下部パッド２４、抵抗接続外部電極７３及び抵抗素子パッドＰＤ３を形成するために、新たな製造工程を追加する必要はない。
【００６４】
１−３．半導体装置
図７は、本実施の形態に係る半導体チップ１００が搭載された半導体装置の一例として、２次電池パックにおいて使用される保護回路を示している。当該保護回路の回路構成は、既出の図１で示されたものと同様である。
【００６５】
図７に示されるように、配線基板上に、本実施の形態に係る半導体チップ１００、制御ＩＣチップ２００、容量素子Ｃ１、Ｃ２等が実装されている。制御ＩＣチップ２００は、図１で示された制御ＩＣが形成された半導体チップである。パワーＭＯＳＦＥＴＱ１、Ｑ２の各々のゲートパッドＰＤ２は、ボンディングワイヤ１１２を介して、制御ＩＣチップ２００の外部パッドと電気的に接続されている。また、抵抗素子Ｒ２に電気的に接続されている抵抗素子パッドＰＤ３は、ボンディングワイヤ１１３を介して、制御ＩＣチップ２００の外部パッドに電気的に接続されている。制御ＩＣチップ２００は、半導体チップ１００のパワーＭＯＳＦＥＴＱ１、Ｑ２をＯＮ／ＯＦＦ制御する。
【００６６】
本実施の形態に係る半導体チップ１００を利用することにより、保護回路の小型化及び低コスト化が可能となる。
【００６７】
２．第２の実施の形態
ゲートパッドＰＤ２、抵抗素子２３及び抵抗素子パッドＰＤ３の配置は、図２で示されたものに限られない。
【００６８】
図８で示される例では、図２で示された配置と比較して、ゲートパッドＰＤ２（ゲート接続外部電極７２）と抵抗素子パッドＰＤ３（抵抗接続外部電極７３）が入れ替えられている。本例では、ゲートパッドＰＤ２の代わりに抵抗素子パッドＰＤ３が、Ｘ方向において抵抗素子２３とソース電極７１との間に介在している。従って、第１の実施の形態と同様の効果が得られる。
【００６９】
図９で示される例では、図２で示された配置と比較して、抵抗素子２３と抵抗素子パッドＰＤ３（抵抗接続外部電極７３）が入れ替えられている。本例では、ゲートパッドＰＤ２及び抵抗素子パッドＰＤ３が、Ｘ方向において抵抗素子２３とソース電極７１との間に介在している。従って、第１の実施の形態と同様の効果が得られる。
【００７０】
尚、図８及び図９で示された半導体チップ１００の製造方法は、マスクパターンが異なること以外、第１の実施の形態で説明されたものと同じである。ゲートパッドＰＤ２、抵抗素子２３及び抵抗素子パッドＰＤ３の配置位置に応じて、マスクパターンを適宜変更するだけでよい。
【００７１】
３．第３の実施の形態
図１０は、本発明の第３の実施の形態に係る半導体チップ１００のレイアウト例を概略的に示す平面図である。既出の実施の形態と重複する説明は、適宜省略される。
【００７２】
本実施の形態によれば、抵抗素子２３は、２個のパワーＭＯＳＦＥＴＱ１、Ｑ２間の素子分離領域ＲＩに形成されている。パワーＭＯＳＦＥＴＱ２側に関して、Ｘ方向において抵抗素子２３とソース電極７１との間に挟まれる領域には、抵抗素子パッドＰＤ３及びゲートパッドＰＤ２が配置されている。また、パワーＭＯＳＦＥＴＱ１側に関して、Ｘ方向において抵抗素子２３とソース電極７１との間に挟まれる領域には、ゲートパッドＰＤ２が配置されている。従って、第１の実施の形態と同様の効果が得られる。
【００７３】
更に、本実施の形態によれば、素子分離領域ＲＩが有効活用されている。従って、更なる省スペース化が可能となる。また、既出の図５で説明された場合と同様に、ボンディングワイヤを通した放熱も利用可能である。本実施の形態によれば、パワーＭＯＳＦＥＴＱ１側のゲートパッドＰＤ２に接続されるボンディングワイヤを通した放熱も追加的に利用可能であるため、第１の実施の形態と比較して放熱性が更に向上する。
【００７４】
尚、図１０で示された半導体チップ１００の製造方法は、マスクパターンが異なること以外、第１の実施の形態で説明されたものと同じである。ゲートパッドＰＤ２、抵抗素子２３及び抵抗素子パッドＰＤ３の配置位置に応じて、マスクパターンを適宜変更するだけでよい。
【００７５】
４．第４の実施の形態
図１１は、本発明の第４の実施の形態に係る半導体チップ１００のレイアウト例を概略的に示す平面図である。図１２は、図１１中の線Ａ−Ａ’に沿った構造を示す断面図である。図１３は、図１２中の抵抗素子２３周辺の構造を示す断面図である。既出の実施の形態と重複する説明は、適宜省略される。
【００７６】
本実施の形態によれば、抵抗素子２３は、抵抗素子パッドＰＤ３の下方において抵抗素子パッドＰＤ３とオーバーラップするように形成されている。従って、抵抗接続外部電極７３の延在部７３ｘは必ずしも必要ない。また、既出の実施の形態と同様に、抵抗素子パッドＰＤ３とオーバーラップする下部パッド２４’が形成されていてもよい。その場合、図１２及び図１３に示されるように、抵抗素子２３（Ｐ型ドープトポリシリコン）は、下部パッド２４’と隣接して形成されることになる。従って、既出の実施の形態においてＮ＋型ドープトポリシリコンで形成された下部パッド２４とは異なり、下部パッド２４’はノンドープポリシリコンで形成される。
【００７７】
本実施の形態に係る半導体チップ１００の製造方法は、抵抗素子２３及び下部パッド２４’を形成する工程を除いて、第１の実施の形態と同様である。第１の実施の形態では、図６Ｇ〜図６Ｉで示された製造工程により抵抗素子２３及び下部パッド２４が形成されたが、本実施の形態では、その代わりに、次の図１４Ａ〜図１４Ｃで示される製造工程により抵抗素子２３及び下部パッド２４’が形成される。
【００７８】
図１４Ａに示されるように、ポリシリコン膜２０上に、所定パターンの開口部ＯＰ４を有するようにレジストマスクＭ４が形成される。本実施の形態では、レジストマスクＭ４は、後にツェナーダイオード２２、抵抗素子２３及び下部パッド２４’が形成される領域を覆うように形成される。そして、そのレジストマスクＭ４を用いて高濃度Ｎ型不純物（例：リン）の注入が実施され、開口部ＯＰ４に相当する領域にＮ＋型ドープトポリシリコン部２０（ｎ）が形成される。レジストマスクＭ４に覆われている領域、すなわち、後にツェナーダイオード２２、抵抗素子２３及び下部パッド２４’が形成される領域は、ノンドープのままである。その後、レジストマスクＭ４は除去される。
【００７９】
次に、図１４Ｂに示されるように、ポリシリコン膜２０上にレジストマスクＭ４’が形成される。このレジストマスクＭ４’は、下部パッド２４’が形成される領域を覆うように形成される。そして、そのレジストマスクＭ４’を用いて低濃度Ｐ型不純物（例：ボロン）が注入される。これにより、ツェナーダイオード２２及び抵抗素子２３が形成される領域に、Ｐ型ドープトポリシリコン部２０（ｐ）が形成される。一方、レジストマスクＭ４’に覆われている領域、すなわち、後に下部パッド２４’が形成される領域は、ノンドープのままである。その後、レジストマスクＭ４’は除去される。
【００８０】
次に、図１４Ｃに示されるように、所定パターンの開口部ＯＰ５を有するようにレジストマスクＭ５が形成される。より詳細には、レジストマスクＭ５は、ツェナーダイオード２２、抵抗素子２３及び下部パッド２４’が形成される領域を覆うように形成される。そして、そのレジストマスクＭ５を用いて、ポリシリコン膜２０のエッチングが行われる。その結果、各ゲートトレンチ１０内には、Ｎ＋型ドープトポリシリコン部２０（ｎ）からなるゲート電極２１が形成される。同時に、ＬＯＣＯＳ膜６上には、ツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）、抵抗素子２３、及び下部パッド２４’が形成される。ツェナーダイオード２２のＰ型ドープトポリシリコン部２２（ｐ）及び抵抗素子２３は、ポリシリコン膜２０のＰ型ドープトポリシリコン部２０（ｐ）から形成される。一方、下部パッド２４’は、ノンドープトポリシリコンから形成される。その後、レジストマスクＭ５は除去される。
【００８１】
本実施の形態によれば、既出の実施の形態と同様の効果が得られる。更に、下部パッド領域が有効活用されるため、更なる省スペース化が可能となる。
【００８２】
５．第５の実施の形態
図１５は、本発明の第５の実施の形態に係る半導体チップ１００のパッド領域の分解斜視図である。図１６は、第５の実施の形態における抵抗素子２３の構造の一例を示す斜視図である。既出の実施の形態と重複する説明は、適宜省略される。
【００８３】
本実施の形態によれば、抵抗素子２３は、抵抗値がトリミング調整可能なように形成される。より詳細には、本実施の形態に係る抵抗素子２３は、固定抵抗部２３−Ｆと複数のトリミング抵抗部２３−Ｔを備えている。複数のトリミング抵抗部２３−Ｔは、固定抵抗部２３−Ｆの一端に接続されており、Ｙ方向に沿って互いに並行に延びている。各トリミング抵抗部２３−Ｔは、コンタクトプラグ６３ａを介して、抵抗接続外部電極７３の延在部７３ｘに接続されている。固定抵抗部２３−Ｆは、コンタクトプラグ６３ｂを介して、ソース電極７１の延在部７１ｘｂに接続されている。
【００８４】
抵抗素子２３の抵抗値のトリミングは、図１６に示されるように、複数のトリミング抵抗部２３−Ｔのうち適切なものをレーザ照射で溶断することによって行われる。図１６で示される例では、３本のトリミング抵抗部２３−Ｔ１〜２３−Ｔ３のうち、１本のトリミング抵抗部２３−Ｔ３が溶断される。溶断するトリミング抵抗部２３−Ｔの本数を変えることにより、抵抗素子２３全体としての抵抗値を様々にトリミングすることが可能である。また、トリミング抵抗部２３−Ｔの本数を増やしたり、様々な幅のトリミング抵抗部２３−Ｔを用意したりすることによって、更に細やかなトリミングも可能となる。
【００８５】
本実施の形態では、レーザトリミングが容易になるように、トリミング抵抗部２３−Ｔの上方の層間絶縁膜４０に開口部４１が形成される（図１５参照）。このような開口部４１を形成するためには、図６Ｌで示されたレジストマスクＭ７のパターンを変更すればよい。
【００８６】
尚、矛盾しない限りにおいて、上述の実施の形態同士を適宜組み合わせることも可能である。
【００８７】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００８８】
１ 半導体基板
２ ドレイン層
３ 酸化膜
４ 窒化膜
５ Ｐ型ウェル
６ ＬＯＣＯＳ膜
７ 酸化膜
１０ ゲートトレンチ
１１ ゲート絶縁膜
２０ ポリシリコン膜
２０（ｐ） Ｐ型ドープトポリシリコン部
２０（ｎ） Ｎ＋型ドープトポリシリコン部
２１ ゲート電極
２２ ツェナーダイオード
２２（ｐ） Ｐ型ドープトポリシリコン部
２２（ｎ） Ｎ＋型ドープトポリシリコン部
２３ 抵抗素子
２３−Ｆ 固定抵抗部
２３−Ｔ トリミング抵抗部
２４、２４’ 下部パッド
３１ 絶縁膜
３２ Ｐ型ベース層
３３ Ｎ＋型ソース層
４０ 層間絶縁膜
４１ 開口部
５０ コンタクトホール
５１ コンタクト領域
６１ コンタクトプラグ
６２ａ、６２ｂ コンタクトプラグ
６３ａ、６３ｂ コンタクトプラグ
７１ ソース電極
７１ｘａ 延在部
７１ｘｂ 延在部
７２ ゲート接続外部電極
７３ 抵抗接続外部電極
７３ｐ パッド部
７３ｘ 延在部
８０ 被覆膜
９０ ドレイン電極
１００ 半導体チップ
１１２ ボンディングワイヤ
１１３ ボンディングワイヤ
２００ 制御ＩＣチップ
ＬｉＢ リチウムイオン電池
ＰＤ１ ソースパッド
ＰＤ２ ゲートパッド
ＰＤ３ 抵抗素子パッド
Ｑ１、Ｑ２ パワーＭＯＳＦＥＴ
ＲＡ 能動素子領域
ＲＩ 素子分離領域
ＺＤ ツェナーダイオード
【特許請求の範囲】
【請求項１】
ドレイン同士が接続され、双方向スイッチを構成する２個のパワートランジスタと、
一端が前記２個のパワートランジスタのうち一方のソース電極と電気的に接続され、他端が第１外部パッドと電気的に接続された抵抗素子と
を備え、
前記２個のパワートランジスタと前記抵抗素子が、同一の半導体チップ上に形成されている
半導体チップ。
【請求項２】
請求項１に記載の半導体チップであって、
前記抵抗素子の前記一端から前記他端への延在方向は、第１方向であり、
前記第１方向と直交する平面方向は第２方向であり、
前記第２方向において前記抵抗素子と前記ソース電極との間に挟まれる領域には、少なくとも第２外部パッドが配置されている
半導体チップ。
【請求項３】
請求項２に記載の半導体チップであって、
前記第２外部パッドは、前記一方のパワートランジスタのゲート電極に電気的に接続されるゲートパッドである
半導体チップ。
【請求項４】
請求項３に記載の半導体チップであって、
前記抵抗素子は、前記ゲートパッドと前記第１外部パッドとの間に挟まれた領域に形成されている
半導体チップ。
【請求項５】
請求項３に記載の半導体チップであって、
前記抵抗素子は、前記第１外部パッドとオーバーラップするように形成されている
半導体チップ。
【請求項６】
請求項２に記載の半導体チップであって、
前記第２外部パッドは、前記第１外部パッドである
半導体チップ。
【請求項７】
請求項１又は２に記載の半導体チップであって、
前記抵抗素子は、前記２個のパワートランジスタ間の素子分離領域に形成されている
半導体チップ。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体チップであって、
前記抵抗素子は、ドープトポリシリコンで形成されている
半導体チップ。
【請求項９】
請求項８に記載の半導体チップであって、
更に、前記一方のパワートランジスタの前記ソース電極とゲート電極との間に接続されたツェナーダイオードを備え、
前記ツェナーダイオードは、Ｐ型ドープトポリシリコンを含み、
前記抵抗素子を形成する前記ドープトポリシリコンは、前記ツェナーダイオードの前記Ｐ型ドープトポリシリコンと同じ不純物種及び不純物濃度を有する
半導体チップ。
【請求項１０】
請求項９に記載の半導体チップであって、
前記抵抗素子と前記ツェナーダイオードとは、同一層に形成されている
半導体チップ。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の半導体チップであって、
更に、前記第１外部パッドとオーバーラップするように形成された下部パッドを備え、
前記抵抗素子と前記下部パッドとは、同一層に形成されている
半導体チップ。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の半導体チップであって、
前記２個のパワートランジスタのそれぞれの能動素子領域の面積は、互いに同じである
半導体チップ。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の半導体チップと、
前記２個のパワートランジスタをＯＮ／ＯＦＦ制御する制御ＩＣチップと
を備え、
前記半導体チップの前記第１外部パッドは、前記制御ＩＣチップの外部パッドと電気的に接続される
半導体装置。
【請求項１４】
双方向スイッチを構成する２個のパワートランジスタの各々のゲート電極を形成する工程と、
抵抗素子を形成する工程と、
前記２個のパワートランジスタのうち一方のソース電極と前記抵抗素子の一端とが電気的に接続されるように、前記２個のパワートランジスタの各々のソース電極を形成する工程と、
前記抵抗素子の他端と接続されるように第１外部パッドを形成する工程と、
前記２個のパワートランジスタに対して共通のドレイン電極を形成する工程と
を含む
半導体チップの製造方法。
【請求項１５】
請求項１４に記載の半導体チップの製造方法であって、
第２外部パッドを形成する工程
を更に含み、
前記抵抗素子の前記一端から前記他端への延在方向は、第１方向であり、
前記第１方向と直交する平面方向は第２方向であり、
前記第２方向において前記抵抗素子と前記ソース電極との間に挟まれる領域には、少なくとも前記第２外部パッドが配置される
半導体チップの製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体チップの製造方法であって、
前記抵抗素子は、ドープトポリシリコンで形成される
半導体チップの製造方法。
【請求項１７】
請求項１６に記載の半導体チップの製造方法であって、
前記一方のパワートランジスタの前記ソース電極と前記ゲート電極との間に接続されるツェナーダイオードを形成する工程
を更に含み、
前記ツェナーダイオード及び前記抵抗素子は、共通のポリシリコン膜に基づいて形成される
半導体チップの製造方法。
【請求項１８】
請求項１７に記載の半導体チップの製造方法であって、
前記ツェナーダイオードは、Ｐ型ドープトポリシリコンを含み、
前記抵抗素子を形成する前記ドープトポリシリコンは、前記ツェナーダイオードの前記Ｐ型ドープトポリシリコンと同じＰ型ドープトポリシリコンである
半導体チップの製造方法。
【請求項１９】
請求項１７又は１８に記載の半導体チップの製造方法であって、
前記第１外部パッドとオーバーラップするように下部パッドを形成する工程
を更に含み、
前記下部パッド及び前記抵抗素子は、前記共通のポリシリコン膜に基づいて形成される
半導体チップの製造方法。
【請求項２０】
請求項１４乃至１９のいずれか一項に記載の半導体チップの製造方法であって、
前記第１外部パッド用の第１外部電極を形成する工程
を更に含み、
前記第１外部電極及び前記ソース電極は、共通の電極膜に基づいて形成される
半導体チップの製造方法。
【請求項１】
ドレイン同士が接続され、双方向スイッチを構成する２個のパワートランジスタと、
一端が前記２個のパワートランジスタのうち一方のソース電極と電気的に接続され、他端が第１外部パッドと電気的に接続された抵抗素子と
を備え、
前記２個のパワートランジスタと前記抵抗素子が、同一の半導体チップ上に形成されている
半導体チップ。
【請求項２】
請求項１に記載の半導体チップであって、
前記抵抗素子の前記一端から前記他端への延在方向は、第１方向であり、
前記第１方向と直交する平面方向は第２方向であり、
前記第２方向において前記抵抗素子と前記ソース電極との間に挟まれる領域には、少なくとも第２外部パッドが配置されている
半導体チップ。
【請求項３】
請求項２に記載の半導体チップであって、
前記第２外部パッドは、前記一方のパワートランジスタのゲート電極に電気的に接続されるゲートパッドである
半導体チップ。
【請求項４】
請求項３に記載の半導体チップであって、
前記抵抗素子は、前記ゲートパッドと前記第１外部パッドとの間に挟まれた領域に形成されている
半導体チップ。
【請求項５】
請求項３に記載の半導体チップであって、
前記抵抗素子は、前記第１外部パッドとオーバーラップするように形成されている
半導体チップ。
【請求項６】
請求項２に記載の半導体チップであって、
前記第２外部パッドは、前記第１外部パッドである
半導体チップ。
【請求項７】
請求項１又は２に記載の半導体チップであって、
前記抵抗素子は、前記２個のパワートランジスタ間の素子分離領域に形成されている
半導体チップ。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体チップであって、
前記抵抗素子は、ドープトポリシリコンで形成されている
半導体チップ。
【請求項９】
請求項８に記載の半導体チップであって、
更に、前記一方のパワートランジスタの前記ソース電極とゲート電極との間に接続されたツェナーダイオードを備え、
前記ツェナーダイオードは、Ｐ型ドープトポリシリコンを含み、
前記抵抗素子を形成する前記ドープトポリシリコンは、前記ツェナーダイオードの前記Ｐ型ドープトポリシリコンと同じ不純物種及び不純物濃度を有する
半導体チップ。
【請求項１０】
請求項９に記載の半導体チップであって、
前記抵抗素子と前記ツェナーダイオードとは、同一層に形成されている
半導体チップ。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の半導体チップであって、
更に、前記第１外部パッドとオーバーラップするように形成された下部パッドを備え、
前記抵抗素子と前記下部パッドとは、同一層に形成されている
半導体チップ。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の半導体チップであって、
前記２個のパワートランジスタのそれぞれの能動素子領域の面積は、互いに同じである
半導体チップ。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の半導体チップと、
前記２個のパワートランジスタをＯＮ／ＯＦＦ制御する制御ＩＣチップと
を備え、
前記半導体チップの前記第１外部パッドは、前記制御ＩＣチップの外部パッドと電気的に接続される
半導体装置。
【請求項１４】
双方向スイッチを構成する２個のパワートランジスタの各々のゲート電極を形成する工程と、
抵抗素子を形成する工程と、
前記２個のパワートランジスタのうち一方のソース電極と前記抵抗素子の一端とが電気的に接続されるように、前記２個のパワートランジスタの各々のソース電極を形成する工程と、
前記抵抗素子の他端と接続されるように第１外部パッドを形成する工程と、
前記２個のパワートランジスタに対して共通のドレイン電極を形成する工程と
を含む
半導体チップの製造方法。
【請求項１５】
請求項１４に記載の半導体チップの製造方法であって、
第２外部パッドを形成する工程
を更に含み、
前記抵抗素子の前記一端から前記他端への延在方向は、第１方向であり、
前記第１方向と直交する平面方向は第２方向であり、
前記第２方向において前記抵抗素子と前記ソース電極との間に挟まれる領域には、少なくとも前記第２外部パッドが配置される
半導体チップの製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体チップの製造方法であって、
前記抵抗素子は、ドープトポリシリコンで形成される
半導体チップの製造方法。
【請求項１７】
請求項１６に記載の半導体チップの製造方法であって、
前記一方のパワートランジスタの前記ソース電極と前記ゲート電極との間に接続されるツェナーダイオードを形成する工程
を更に含み、
前記ツェナーダイオード及び前記抵抗素子は、共通のポリシリコン膜に基づいて形成される
半導体チップの製造方法。
【請求項１８】
請求項１７に記載の半導体チップの製造方法であって、
前記ツェナーダイオードは、Ｐ型ドープトポリシリコンを含み、
前記抵抗素子を形成する前記ドープトポリシリコンは、前記ツェナーダイオードの前記Ｐ型ドープトポリシリコンと同じＰ型ドープトポリシリコンである
半導体チップの製造方法。
【請求項１９】
請求項１７又は１８に記載の半導体チップの製造方法であって、
前記第１外部パッドとオーバーラップするように下部パッドを形成する工程
を更に含み、
前記下部パッド及び前記抵抗素子は、前記共通のポリシリコン膜に基づいて形成される
半導体チップの製造方法。
【請求項２０】
請求項１４乃至１９のいずれか一項に記載の半導体チップの製造方法であって、
前記第１外部パッド用の第１外部電極を形成する工程
を更に含み、
前記第１外部電極及び前記ソース電極は、共通の電極膜に基づいて形成される
半導体チップの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図６Ｋ】
【図６Ｌ】
【図６Ｍ】
【図６Ｎ】
【図６Ｏ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図６Ｋ】
【図６Ｌ】
【図６Ｍ】
【図６Ｎ】
【図６Ｏ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５】
【図１６】
【公開番号】特開２０１２−１１９５７７（Ｐ２０１２−１１９５７７Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２６９５６４（Ｐ２０１０−２６９５６４）
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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