【課題】結晶性の高い酸化物半導体をチャネル層に用いて、優れた特性を有する半導体装置を提供することを課題の一つとする。また、下地膜の平坦性を向上させた半導体装置を提供する。
【解決手段】トランジスタの下地膜に化学機械研磨処理を行い、化学機械研磨処理した後、プラズマ処理を行うことで、下地膜の中心線平均粗さＲａ_７５値を、０．１ｎｍ未満とすることができる。プラズマ処理及び化学機械研磨処理の組み合わせにより得られた平坦性を有する下地膜上に結晶性の高い酸化物半導体層を形成することで、半導体装置の特性向上を図る。 （もっと読む）

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】ＦＥＴデバイスにおける閾値電圧をより良く制御できるデバイスの提供。
【解決手段】基板１０１と、基板１０１の上のＳｉＧｅ層１０３と、ＳｉＧｅ層上の半導体層１０５と、基板、ＳｉＧｅ層及び半導体層に隣接した絶縁層１０９ａと、絶縁層に隣接した一対の第１のゲート構造体１１１と、絶縁層上の第２のゲート構造体１１３とを含む電界効果トランジスタ（ＦＥＴ）と、ＦＥＴを形成する方法である。絶縁層は、ＳｉＧｅ層の側面、並びに半導体層の上面、半導体層の下面及び導体層の側面に隣接していることが好ましい。ＳｉＧｅ層は、炭素を含むことが好ましい。一対の第１のゲート構造体が、第２のゲート構造体に対して実質的に横断方向にあることが好ましい。さらに、第１のゲート構造体の対は、絶縁層によりカプセル封入されることが好ましい。 （もっと読む）

【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

【課題】基板を介したクロストークを抑制でき、放熱性が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置１は、半導体基板１０を備える。前記半導体基板の内部には空洞１１が形成されている。また、前記半導体基板の内部には、前記空洞を前記半導体基板の上面に連通させる連通孔１２も形成されている。前記半導体装置は、さらに、前記空洞及び前記連通孔の内面上に設けられた絶縁膜１３と、前記空洞及び前記連通孔の内部に埋め込まれ、熱伝導率が前記絶縁膜の熱伝導率よりも高い伝熱部材１４と、前記半導体基板における前記空洞の直上域に形成された素子２１，２２と、を備える。 （もっと読む）

【課題】半導体電子素子を含む電子装置の微細化、及び低コスト化を実現する。
【解決手段】半導体膜を含む電子素子を複数備える電子装置であって、電子素子の素子間に素子分離領域が存在し、素子分離領域は、バンドギャップが１．９５ｅＶ以上である半導体膜と、絶縁体膜と、素子分離電極と、を含み、素子分離電極は、絶縁体膜によって素子分離領域の半導体膜と隔てられ、電圧が印加されて素子分離領域の半導体膜を高抵抗化し、電子素子間を電気的に分離するための電極であることを特徴とする電子装置。 （もっと読む）

【課題】アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】界面キャリア層ＳＣＬを構成する電子の移動抑制手段として、ＭＩＳＦＥＴＱ_Ｎ１とＭＩＳＦＥＴＱ_Ｎ２の間に電極層ＥＬを設けて電極層ＥＬと界面キャリア層ＳＣＬとの間に容量素子Ｃを形成する手段をとっている。そして、この容量素子Ｃの上部電極となる電極層ＥＬに正電位を印加することにより、電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定している。 （もっと読む）

【課題】第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【解決手段】第１、第２素子形成領域２０、３０に形成された半導体素子のうち、第１素子形成領域２０に形成された半導体素子を外部機器と接続し、第１素子形成領域２０と第２素子形成領域３０との間に、第１導電型層６０と、当該第１導電型層６０に挟まれる第２導電型層６１とを配置し、第１、第２導電型層６０、６１の間に、オフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０との間を仕切る空乏層６３、６４を構成する。 （もっと読む）

【課題】浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））により形成されたメモリセル、複数のメモリセルから成るメモリアレイの提供。
【解決手段】絶縁層ＢＯＸによってベース基板から隔てられた半導体材料の薄層を含むセミコンダクタ・オン・インシュレータ基板と、少なくとも基本的にセミコンダクタ・オン・インシュレータ基板の薄層中に配列されたソース領域Ｓ、ドレイン領域Ｄ、トレンチがその中に作られているチャネルＣ、トレンチ中のゲート領域Ｇを含むＦＥＴトランジスタを備え、トレンチが、絶縁層ＢＯＸを越えベース基板の深さの中に延びていること、チャネルが、絶縁層の下でソース領域とドレイン領域の間に延びていることを特徴とするメモリセル。複数のメモリセルを備えるメモリアレイ、およびメモリセルを製作するプロセス。 （もっと読む）

【課題】リソグラフィーパターン転写に存在する変動性によって発生する問題の解決、ＳＴＩを使用せず、構造を厳密化して空間を節約すること、転写されるべきより規則的かつ緻密な構造の提供。
【解決手段】ＳｅＯＩ基板上に形成された半導体デバイスであり、電界効果トランジスタから形成された行の形で配置されパターンのアレイを備え、電界効果トランジスタのチャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、各行に含まれるソース領域およびドレイン領域も同じ寸法を有し、かつ所定の寸法を有するフロント・コントロール・ゲート領域だけ隔てられ、パターンに含まれる少なくとも１つのトランジスタＴ_１〜Ｔ_４がチャンネル領域の下方に存在するベース基板内に形成されたバック・コントロール・ゲート領域を有し、トランジスタのしきい電圧をシフトさせて、バック・コントロール・ゲート領域がバイアスされることを可能とする。 （もっと読む）

【課題】絶縁耐圧の向上、電位ノイズマージンの強化、および多結晶シリコン配線の微細化を実現したＩＧＢＴやＭＯＳトランジスタ等の半導体集積回路装置を提供する。
【解決手段】埋め込み酸化膜１０２を有するＳＯＩ基板１００のＳＯＩ層９９に、埋め込み酸化膜１０２に達する深さまで第１絶縁分離トレンチ１０９を形成し、第１絶縁分離トレンチ１０９に取り囲まれて絶縁分離された素子領域１０３にＩＧＢＴを形成する。さらに、第１絶縁分離トレンチ１０９を取り囲んで、埋め込み酸化膜１０２に達する深さまで第２絶縁分離トレンチ１１０を形成する。そして、第１絶縁分離トレンチ１０９と第２絶縁分離トレンチ１１０との間にＳＯＩ層からなる電位固定領域１０４を形成し、その電位固定領域１０４は、ＩＧＢＴのコレクタ電位と同電位になるように設定（接続）する。 （もっと読む）

【課題】パワーゲーティングの適用に困難さをもたらすコストアップと性能低下のトレードオフを打開する。
【解決手段】Ｐ型基板２と、Ｐ型基板２に互いに離れて形成されている第１のＰウェル４および第２のＰウェル５と、を有し、第１のＰウェル４にＮ型ロジックトランジスタＬＴｎが形成され、第２のＰウェル５に電源遮断トランジスタＰＧＴが形成され、第１のＰウェル４と第２のＰウェル５との間に、Ｐ型基板２内の電位干渉を遮蔽する遮蔽部（例えば２つのＰＮ接合）が形成されている。遮蔽部により電位干渉が遮蔽された２つの基板領域のうち、第２のＰウェル５側の基板領域に、電源遮断トランジスタＰＧＴに基板バイアス電圧ＶＢＢを印加するための基板コンタクト領域１１が形成されている。 （もっと読む）

薄膜トランジスタが、絶縁基板上の半導体アイランド内に形成される。このトランジスタは、第１の伝導型のソース（１５０２）およびドレイン（１５０４）と、逆の第２の伝導型のチャネル（１５０８）とを備えている。チャネルは、１つまたは複数の絶縁ゲート（１５１０）と重なっており、分離ダイオードを備えている。各分離ダイオードは、低濃度にドープされた第１の領域（１５０６）と、高濃度にドープされ、第２の伝導型である第２の領域（１５１２）とを備えている。ダイオードは、絶縁ゲート（１５１０）とは重なっていない。第１の領域（１５０６）および第２の領域（１５１２）は、隣接するソースまたはドレインの長さよりも短い距離だけ、チャネル（１５０８）から延びている。低濃度にドープされた領域（１５０６）は、ソースまたはドレインから延びており、高濃度にドープされた領域（１５１２）は、低濃度にドープされた領域から延びているため、第１の領域（１５０６）および第２の領域（１５１２）は、トランジスタの主要伝導経路に直角の方向においては、隣接するソースまたはドレインとｐｎ接合を形成するが、主要伝導経路に平行な方向においては形成しない。
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【課題】窒化ガリウム系の高電子移動度トランジスタについて、２次元電子濃度及び電子移動度を高くするとともに、ショートチャネル効果を生じさせない。
【解決手段】下地２０上に順次に積層されたチャネル層４０である第１ＧａＮ層と、電子供給層５０であるＡｌＮ層と、キャップ層６０である第２ＧａＮ層とを備える。ＡｌＮ層の厚みが２．５ｎｍ以上８ｎｍ以下である。 （もっと読む）

【課題】複数の回路を搭載する場合において、回路間のノイズ伝播などの誤動作を抑制することが可能な半導体装置を提供すること。
【解決手段】支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられ第１回路を有する第１半導体層と、前記絶縁層上に設けられ、前記第１半導体層と絶縁され、第２回路を有する第２半導体層と、前記絶縁層上のうち前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層及び前記第２半導体層とそれぞれ絶縁された分離層と、前記分離層との間で静電容量を保持するように前記分離層の上層に設けられ、電気的に接地された容量層とを備える。 （もっと読む）

【課題】高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を提供する。
【解決手段】ＭＯＳ−ＦＥＴＱ１，Ｑ２により構成される論理回路１を有した半導体回路において、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbを供給する電圧供給手段１５，１３と、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧を、電圧Ｖ_cc，Ｖ_SSと電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbとに切り換えるスイッチング手段１０とを備えた構成となっている。 （もっと読む）

【課題】分離領域幅を拡大することなく、ＬＤＭＯＳトランジスタのスイッチング電圧波形を滑らかにする。
【解決手段】素子領域１５を分断用トレンチ１６で囲むと共に、分断用トレンチ１６で囲まれた素子領域１５のうちのいずれかに、当該素子領域１５をさらに絶縁分離する分離用トレンチ１７を設ける。この場合、素子形成基板１のうち、絶縁膜３とドレイン電極１４との間に絶縁膜３に達する分離用トレンチ１７を設ける。これにより、１つの分断用トレンチ１６内で電気的に絶縁された領域を複数形成し、各領域に接続される各ゲート抵抗２０〜２２、２４の抵抗値を調節することで、各領域を絶縁分離するための分離領域幅を拡大することなく、ＬＤＭＯＳトランジスタ５のスイッチング電圧波形を滑らかにする。 （もっと読む）

【課題】本発明は、オフ電流を低下させることが可能な有機トランジスタ、該有機トランジスタを有する有機トランジスタアレイ及び該有機トランジスタアレイを有する表示装置を提供することを目的とする。
【解決手段】有機トランジスタ１０ａは、基板１、ゲート電極２、分離用電極３、ゲート絶縁膜４、ソース電極５、ドレイン電極６及び有機半導体層７を有し、ゲート絶縁膜４を介して、分離用電極３と、有機半導体層７が積層されている領域を有し、分離用電極３に電源が接続されている。 （もっと読む）

【課題】セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板（１２０）のバルク半導体領域（１１６）とコンタクトする導電素子（１１０、３１０、４１０ａ、４１０ｂ、５１０）を形成する方法が提供される。
【解決手段】第１の開口部（２２８）は、トレンチ分離領域（１２４）の上を覆う共形層（１２６）に形成される。トレンチ分離領域（１２４）は、基板（１２０）のＳＯＩ層（１０８）と端部を共有してもよい。誘電体層（１１４）は、共形層（１２６）およびトレンチ分離領域（１２４）の上面を覆って付着されるのが望ましい。次に、誘電体層（１１４）および共形層（１２６）の第１の開口部（２２８）を通って延びる第２の開口部（４１６）を形成することができる。バルク半導体領域（１１６）の一部および共形層の上面（１２８、３２８、４１４ａ、４１４ｂ、５１４）は、第２の開口部（４１６）内に露出されるのが望ましい。その後、第２の開口部（４１６）は、金属または半導体のうちの少なくとも１つで充填されて、バルク半導体領域（１１６）および共形層（１２６）の上面（１２８、３２８、４１４ａ、４１４ｂ、５１４）の露出部分とコンタクトする導電素子（１１０、３１０、４１０ａ、４１０ｂ、５１０）を形成することができる。 （もっと読む）

【課題】 デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としないＳＯＩ基板及び半導体集積回路装置を提供する。
【解決手段】 Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）