電源遮断トランジスタを有する半導体装置
【課題】パワーゲーティングの適用に困難さをもたらすコストアップと性能低下のトレードオフを打開する。
【解決手段】Ｐ型基板２と、Ｐ型基板２に互いに離れて形成されている第１のＰウェル４および第２のＰウェル５と、を有し、第１のＰウェル４にＮ型ロジックトランジスタＬＴｎが形成され、第２のＰウェル５に電源遮断トランジスタＰＧＴが形成され、第１のＰウェル４と第２のＰウェル５との間に、Ｐ型基板２内の電位干渉を遮蔽する遮蔽部（例えば２つのＰＮ接合）が形成されている。遮蔽部により電位干渉が遮蔽された２つの基板領域のうち、第２のＰウェル５側の基板領域に、電源遮断トランジスタＰＧＴに基板バイアス電圧ＶＢＢを印加するための基板コンタクト領域１１が形成されている。
【解決手段】Ｐ型基板２と、Ｐ型基板２に互いに離れて形成されている第１のＰウェル４および第２のＰウェル５と、を有し、第１のＰウェル４にＮ型ロジックトランジスタＬＴｎが形成され、第２のＰウェル５に電源遮断トランジスタＰＧＴが形成され、第１のＰウェル４と第２のＰウェル５との間に、Ｐ型基板２内の電位干渉を遮蔽する遮蔽部（例えば２つのＰＮ接合）が形成されている。遮蔽部により電位干渉が遮蔽された２つの基板領域のうち、第２のＰウェル５側の基板領域に、電源遮断トランジスタＰＧＴに基板バイアス電圧ＶＢＢを印加するための基板コンタクト領域１１が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧または基準電圧の論理回路への供給と遮断を制御する電源遮断トランジスタを、論理回路のロジックトランジスタと同一半導体基板に形成している半導体装置に関する。
【背景技術】
【０００２】
近年、半導体デバイス製造のウェハプロセス（以下、単に「プロセス」という）で規定される最小寸法の微細化により、オフ状態におけるトランジスタのリーク電流が増加している。このため、リーク電流による無駄な電力消費が、半導体集積回路（チップ）全体の消費電力に占める比率を増やし、近年では、その割合が無視できないレベルにまで達してきている。
この無駄な電力消費を削減するための一手法として、パワーゲーティングが採用されている。パワーゲーティングは、ＭＴＣＭＯＳ（multi-threshold complementary metal oxide semiconductor）と称される回路技術としても知られている。
【０００３】
パワーゲーティングの適用に際しては、閾値電圧が高いトランジスタ（電源遮断トランジスタ）を論理回路に電源電流を供給する経路に直列に挿入する。論理回路が休止可能な時間に、電源遮断トランジスタをオフすることにより、電源電流の供給経路を遮断し、結果として、リーク電流を低減する。
【０００４】
しかし、論理回路向けのロジックトランジスタと、閾値が高い電源遮断トランジスタを、同じ半導体基板上で作り分ける必要がある。このため、プロセスに関するコストアップが発生する。
【０００５】
このコストアップを極力抑制するには、ロジックトランジスタと電源遮断トランジスタのプロセスの親和性（共通性）を高める必要がある。
そのためには、異なるプロセスの構造や製造条件のパラメータを極力同じにする、つまり、一括形成する比率を高める。例えば、閾値電圧はチャネル濃度のみの制御で変えることとし、その他のパラメータは両トランジスタで同じにする。同じにするパラメータとしては、ソース領域およびドレイン領域の不純物の種類と濃度、ゲート絶縁膜の材質と厚さ、ゲート電極の材質と厚さなどを挙げることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、以下のように、プロセスの共通を高めることに伴う不利益もある。
【０００７】
チャネル濃度以外、構造上ほとんど同じトランジスタは、電圧に対する耐性もほとんど同じであるため、ゲート制御電圧の上限に対する制約が同じである。
ここで、ロジックトランジスタは閾値電圧が比較的小さく設定されている。よって、ゲート制御電圧も比較的小さくて済む（例えば１.２[V]程度）。
【０００８】
ところで、通常、圧倒的に数が多く、回路特性を決めるロジックトランジスタにあわせて、その速度が出るようにプロセスが決められる。このため、閾値電圧が大きな電源遮断トランジスタを同じプロセスで作製すると、ロジックトランジスタと同じ、比較的低いゲート制御電圧レベル（１.２[V]程度）では、オン抵抗が大きい。このため、動作時に論理回路に電源を供給する経路で直列抵抗が増加し、論理回路に実効的に与えられる電源電圧振幅（電源電圧と基準電圧との差）が低下する。このため論理回路の速度が低下する。また、直列抵抗を低減するためには、電源遮断トランジスタのサイズ（いわゆるゲート幅）を大きくする必要があるが、その場合、回路全体の面積が増加して、プロセスとは別の面からコストアップが発生する。
【０００９】
このように、パワーゲーティングの適用においては、コストアップを抑制するためにプロセスの共通性を高めると、論理回路の速度が低下するか、あるいは、回路面積増大という別の面からコストアップが発生するという開発上の行き詰まりに遭遇する。
本発明は、このパワーゲーティングの適用に困難さをもたらすコストアップと性能低下のトレードオフを打開するためのものである。
【課題を解決するための手段】
【００１０】
本発明に関わる半導体装置は、第１導電型の半導体基板と、前記半導体基板に互いに離れて形成されている第１導電型の第１および第２ウェルと、を有し、前記第１ウェルに論理回路部のトランジスタが形成され、前記第２ウェルに、前記論理回路部を駆動する電源電流の経路に接続されて、入力される制御信号に応じてオフし、前記経路を電気的に遮断する電源遮断トランジスタが形成され、前記第１ウェルと前記第２ウェルとの間に、前記半導体基板内の電位干渉を遮蔽する遮蔽部が形成され、前記遮蔽部により電位干渉が遮蔽された２つの基板領域のうち、前記第２ウェル側の基板領域に、前記電源遮断トランジスタに基板バイアスを印加するための基板コンタクト領域が形成されている。
【００１１】
ここで「遮蔽」とは完全な電位干渉がないという意味ではなく、動作時に与えられる電位で動作に支障がないほど十分に電位干渉が抑圧されるという意味での遮蔽である。
【００１２】
本発明では好適に、前記半導体基板と逆の第２導電型を有し、基板表面を除く前記第１ウェルの周囲を囲む逆導電型ウェルを導入することにより、当該逆導電型ウェルと前記第１ウェル間、および、当該逆導電型ウェルと前記半導体基板間に形成された互いに逆向きの２つのＰＮ接合を、前記遮蔽部が含む。
本発明では好適に、前記基板コンタクト領域が第１導電型を有し、共に第１導電型である前記基板コンタクト領域と前記第２ウェル間が、同じ第１導電型の半導体基板領域によって接続されている。
【００１３】
本発明では好適に、前記基板コンタクト領域が、前記半導体基板のトランジスタ形成面を平面でみたときに、前記論理回路の形成領域と、当該論理回路の形成領域に接する前記電源遮断トランジスタの形成領域とからなる回路形成領域の周囲に配置されている。
【００１４】
本発明では好適に、前記第１ウェル内にロジックトランジスタが形成され、前記ロジックトランジスタと前記電源遮断トランジスタとは、閾値電圧が同じとなるトランジスタ構造を有する。
好適に、前記ロジックトランジスタと前記電源遮断トランジスタについて、ソース領域とドレイン領域は不純物の種類と濃度が同じ第２導電型半導体領域から形成され、前記ソース領域と前記ドレイン領域間の第１導電型のウェル領域は不純物の種類と濃度が同じに設定され、前記ウェル領域上に形成されているゲート絶縁膜の材質と厚さが同じに設定され、前記ゲート絶縁膜上のゲート電極の材質が同じであり、かつ、前記ソース領域と前記ドレイン領域間の離間方向における前記ゲート電極のサイズが同じに設定されている。
【００１５】
本発明では好適に、前記基板コンタクト領域が、前記半導体基板のトランジスタが形成されている表面と反対の裏面に形成されている。
あるいは好適に、前記基板コンタクト領域が、前記半導体基板のトランジスタが形成されている表面と裏面にともに接する側面に形成されている。
【発明の効果】
【００１６】
本発明によれば、パワーゲーティングの適用に困難さをもたらすコストアップと性能低下のトレードオフを打開することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を、図面を参照して説明する。
【００１８】
《第１実施形態》
図１に、第１実施形態に関わる半導体集積回路の断面構造を示す。また、図２に、半導体集積回路の部分的な平面配置を示す。半導体集積回路は、半導体装置のチップ部分を指す。よって半導体装置はベアチップで供給される形態と、パッケージ化された形態がある。
第１実施形態は、電源供給経路を遮断するためのトランジスタ（以下、遮断トランジスタ）を有する半導体装置において、論理回路部分にディープＮウェルを有することを特徴の１つとする。
【００１９】
図１に図解する半導体集積回路１−１は、Ｐ型の半導体基板として、たとえばＰ型のシリコンウェハを有する。以下、このＰ型の半導体基板を「Ｐ型基板(ＰＳＵＢ)２」と称する。
【００２０】
Ｐ型基板２は、一方の主面をトランジスタ形成面（または基板表面）と呼び、他の主面を裏面と呼ぶ。
基板表面から見ると、たとえば図２に示すように、ある機能を実現するための回路形成領域１Ｃが、論理回路の形成領域１Ａと、論理回路の形成領域１Ａに接して設けられ、論理回路の電源供給経路を遮断する電源遮断トランジスタＰＧＴを含むパワーゲート領域（ＰＧＲ）１Ｂとから形成されている。
なお、図２において論理回路の形成領域１Ａとパワーゲート領域１Ｂの配置関係は、図示のように限定されず、縦長のパワーゲート領域１Ｂ、あるいは、不規則に孤立した複数のパワーゲート領域１Ｂの配置も可能である。
【００２１】
図１は、互いに隣接した論理回路の形成領域１Ａとパワーゲート領域１Ｂの箇所の断面を示す。
図１に示すように、Ｐ型基板２内の基板表面側にＮ型のウェル（Ｎウェル）３が形成されている。Ｎウェル３は、基板表面より深い位置に形成されているＮウェル部分（以下、ディープＮウェル）３Ａと、ディープＮウェル３Ａから基板表面までに形成されている浅いＮウェル３Ｂとから構成されている。
【００２２】
一般に、ディープＮウェルは、Ｐ型基板から伝達するノイズを低減するために、アナログ回路の形成領域（不図示）に設けられることが多い。
本実施形態では、ディープＮウェル３Ａを論理回路の形成領域１Ａに設けている。浅いＮウェル３ＢとディープＮウェル３Ａによって形成されているＮウェル３は、「逆導電型ウェル」の実施例に該当する。
【００２３】
Ｎウェル３内に、Ｐ型のウェル（以下、第１のＰウェル）４が形成されている。第１のＰウェル４は、基板表面を除く周囲を逆導電型ウェル、すなわちＮウェル３に囲まれている。
【００２４】
このような論理回路の形成領域１Ａ側のウェル構造に対して、パワーゲート領域１Ｂでは、逆導電側ウェルが形成されてない。したがって、Ｐ型基板２内の基板表面側に直接、Ｐ型のウェル（以下、第２のＰウェル）５が形成されている。
第２のＰウェル５は、第１のＰウェル４と別々に形成してもよいが、プロセスコスト削減のためには同時形成が好ましい。同時形成では、ウェル内のＰ型不純物の種類と深さ方向の濃度プロファイルが２つのウェル（第１のＰウェル４と第２のＰウェル５）でほぼ同じになる。
【００２５】
このように形成されている第１のＰウェル４と第２のＰウェル５間は、「遮蔽部」により電位干渉が遮蔽されている。本明細書で「遮蔽」とは完全な電位干渉がないという意味ではなく、動作時に与えられる電位で動作に支障がないほど十分に電位干渉が抑圧されるという意味での遮蔽である。
具体的に「遮蔽部」は、Ｎウェル３の形成によって導入されたものである。図１で分かりやすさのためにダイオードの記号で示すように、第１のＰウェル４とＮウェル３間のＰＮ接合（ＰＮ１）と、Ｎウェル３とＰ型基板２間のＰＮ接合（ＰＮ２）とが形成されている。この２つのＰＮ接合は、互いに逆向きのダイオードを形成するため電位遮蔽の効果がある。つまり、本実施形態における「遮蔽部」には、このような２つのＰＮ接合を含む。
【００２６】
第１のＰウェル４内にＮ型ロジックトランジスタＬＴｎが形成され、浅いＮウェル３Ｂ内にＰ型ロジックトランジスタＬＴｐが形成されている。
Ｎ型ロジックトランジスタＬＴｎは、互いに離れたＮ型のソース領域６ＳとＮ型のドレイン領域６Ｄと、その間のＰウェル領域上に形成されているゲート絶縁膜Ｆｎおよびゲート電極Ｇｎとを有する。
導電型が逆であるが、Ｐ型ロジックトランジスタＬＴｐも同様に、ソース領域８Ｓ、ドレイン領域８Ｄ、ゲート絶縁膜Ｆｐおよびゲート電極Ｇｐを有する。
【００２７】
一方、第２のＰウェル５内に、Ｎ型の電源遮断トランジスタＰＧＴが形成されている。
電源遮断トランジスタＰＧＴは、互いに離れたＮ型のソース領域１０ＳとＮ型のドレイン領域１０Ｄと、その間のＰウェル領域上に形成されているゲート絶縁膜Ｆｇおよびゲート電極Ｇｇとを有する。
【００２８】
ここで、Ｎ型ロジックトランジスタＬＴｎと電源遮断トランジスタＰＧＴは同時に形成されることで、構造およびプロセスのパラメータがほぼ同じに設定されている。
そのため、Ｎ型ロジックトランジスタＬＴｎと電源遮断トランジスタＰＧＴは、ソースやドレインの不純物の種類と濃度、チャネルの不純物の種類と濃度、ゲート絶縁膜の材質と厚さ、ゲート電極の材質と厚さにおいて同じに設定されている。もちろん、同じといってもバラツキがあるが、本発明で「同じ」というときバラツキ程度の差があることを前提とし、かつ、意図的な差を設けていないことを意味する。
【００２９】
たとえば図１に示すように、トランジスタ間が不図示の上層配線等で接続されている。図１に示す例では、電源電圧ＶＤＤの供給線と基準電圧ＶＳＳ（例えば接地電圧ＧＮＤ）の供給線との間に、Ｐ型ロジックトランジスタＬＴｐ、Ｎ型ロジックトランジスタＬＴｎ、電源遮断トランジスタＰＧＴが、この順で互いに直列に接続されている。２つのロジックトランジスタは、例えば、ゲートが共通に接続されてインバータを構成する。Ｎ型ロジックトランジスタＬＴｎのソースと基準電圧ＶＳＳ間に、電源遮断トランジスタＰＧＴが接続されている。電源遮断トランジスタＰＧＴは、このように論理回路の構成要素であるゲート回路の電源電流の供給経路に挿入されることで、論理回路への電源供給を制御する。電源遮断トランジスタＰＧＴのゲート信号は不図示の制御回路から与えられる。
【００３０】
本実施形態の特徴の１つは、遮蔽部（２つのＰＮ接合）により区分される２つの基板領域、すなわち、第１のＰウェル４内領域と、その他の基板領域のうち、第２のＰウェル５側に基板コンタクト領域１１を有することである。基板コンタクト領域１１は、Ｐ型の不純物領域であり、外部から基板バイアス電圧ＶＢＢが与えられる。
この基板バイアス電圧ＶＢＢは、第２のＰウェル５内に形成されている電源遮断トランジスタＰＧＴのチャネル領域にバックバイアスとして作用する。なぜなら、基板バイアス電圧ＶＢＢの供給経路が全てＰ型の半導体から形成され、多少の抵抗はあるが、遮蔽部の効果はないためである。一方、基板バイアス電圧ＶＢＢは遮蔽部でブロックされ、Ｎ型ロジックトランジスタＬＴｎのバックバイアスとして作用しない。
【００３１】
基板バイアス電圧ＶＢＢの大きさによって、電源遮断トランジスタＰＧＴの閾値電圧を上げ下げできる。通常、基板バイアス電圧ＶＢＢを基準電圧ＶＳＳより下げると、電源遮断トランジスタＰＧＴの閾値電圧が上昇する。よって、論理回路の非動作時に、電源遮断トランジスタＰＧＴに印加するゲート電圧等を同じにしたまま、閾値電圧を実効的に上げ、これによりリーク電流を低減できる。また、閾値電圧が上がることから、ロジックトランジスタと同じゲート電圧でも、電源遮断トランジスタＰＧＴのオン抵抗が下がり、その分、論理回路に与えられる実効的な電源電圧振幅が増大する。よって、論理回路の動作速度が向上する。
また、そのために電源遮断トランジスタＰＧＴのサイズが増大することはない。むしろ、動作速度が十分で余裕が生じれば、その分、サイズを小さくできて基板等の材料を節約し、また、収率を上げてコストを削減できる。
【００３２】
図２に示すように、基板コンタクト領域１１を設ける位置は、回路形成領域１Ｃより外側の領域とすることが望ましい。これにより、パワーゲート領域１Ｂに基板コンタクト領域を設けて、基板バイアス電圧ＶＢＢの供給配線をパワーゲート領域１Ｂ内に通すより、パワーゲート領域１Ｂの面積を大幅に小さくできる。よって、この面でもコスト削減効果が大きい。
【００３３】
以下に述べる第２実施形態以降の実施形態は、第１実施形態の変形に該当する。よって、以上の説明と同一構成は、図面に同一符号を付して説明を省略または簡略化する。
【００３４】
《第２実施形態》
図３に、第２実施形態に関わる半導体集積回路の断面構造図を示す。
本実施形態では、基板裏面に基板コンタクト領域１１Ａを設ける。この領域に接続する端子の数は、１つ以上の任意である。
チップ（半導体集積回路１−２）を組み立て時に、ダイパッドに対し、導電性のペーストを介してダイボンドすることがある。その場合、ダイパッドは接地電圧ＧＮＤ用ではなくて、基板バイアス電圧ＶＢＢ用の外部端子（パッケージの端子）に接続されるようにする。通常の基準電圧ＶＳＳは、ワイヤボンドなどチップ表面からの接続のみとする。
また、３次元ＩＣの場合、第１のチップ上に第２のチップを電気的、機械的に接合する場合がある。この場合、第２のチップの裏面を、第１のチップの表面に形成されている基板バイアス電圧ＶＢＢの印加パターンに接合する。これにより複雑なビアホール等の経路を経ることなく、第２のチップへの基板バイアス供給が容易に実現できる。
また、表面側の面積が節約できるので、実質的にチップサイズを小さくでき、その分、基板等の材料費の節約、収率の向上によるコスト削減が可能である。
【００３５】
《第３実施形態》
図４に、第３実施形態に関わる半導体集積回路の断面構造図を示す。
本実施形態では、基板側面に基板コンタクト領域１１Ｃを設ける。この領域に接続する端子の数は、１つ以上任意である。
ウェハをダイシングしてチップ（半導体集積回路１−３）にする前に、例えば、スクライブラインの一部を裏からエッチングして側面を露出させ、そこにＰ型領域（基板コンタクト領域１１Ｃ）と電極を形成する。スクライブラインをカットすると、側面に基板コンタクト領域１１Ｃが形成された半導体集積回路１−３が形成される。
第２実施形態と同様、本実施形態においても、表面側の面積が節約できるので、実質的にチップサイズを小さくでき、その分、基板等の材料費の節約、収率の向上によるコスト削減が可能である。また、３次元ＩＣにおいて、チップの側面の有効利用ができるので、基板バイアス電圧ＶＢＢの配線資源を節約できる。半導体集積回路１−３を、３次元の中間のチップとすると、側面を介して上のチップの裏面接続構造（図３）と、下のチップの表面接続構造（図１）との接続が容易となる。
【００３６】
《第４実施形態》
図５に、第４実施形態に関わる半導体集積回路の断面構造図を示す。
本実施形態では、基板側面に基板コンタクト領域１１Ｃを設ける。この領域に接続する端子の数は、１つ以上の任意である。
ただし、半導体集積回路１−４は、いわゆるＳＯＩ構造を有する。半導体集積回路１−４は、Ｐ型基板２上に基板分離絶縁層２０が形成され、その上の半導体層（ＳＯＩ層）を有する。ＳＯＩ層に、その厚さ方向に貫く絶縁材料により素子分離絶縁層２１が形成され、これにより、ＳＯＩ層が論理回路の形成領域１Ａとパワーゲート領域１Ｂに分けられている。
この場合、他の実施形態と同様、第２のＰウェル５外側のＳＯＩ層に基板コンタクト領域１１を形成してもよいが、図示のように第２のＰウェル５内に基板コンタクト領域１１を形成してもよい。
あるいは、第２のＰウェル５が露出する側面に基板コンタクト領域１１Ｃを形成してもよい。
【００３７】
なお、上記第１〜第４実施形態で、全ての導電型と不純物導電型を逆にし、かつ、電源遮断トランジスタＰＧＴを、電源電圧ＶＤＤとＰ型ロジックトランジスタＬＴｐのソース間に接続する変形を可能である。
【００３８】
以上のように、第１〜第４の実施形態によれば、パワーゲーティングを実装する上で、プロセス工程の追加によるコストアップを回避しつつ、また動作速度劣化を抑制することができる。
通常のパワーゲートでは、閾値電圧の違う２種類のトランジスタを作り分けるが、本件では、閾値電圧の低い、１種類のトランジスタのみを使用する。一般的に、トランジスタの閾値電圧はプロセスのバラツキなどによって変化するが、トランジスタのチャネルに作用するように基板電位（基板バイアス電圧）を調整することによっても、閾値電圧を変化させることができる。Ｎチャネルトランジスタでは、トランジスタ直下のＰウェルの電位を負電位にすることで、閾値を上昇させることができる。この特性を利用して、電源経路遮断用として挿入されているトランジスタの閾値電圧を上昇させて、オフ状態でのリーク電流を低減する。
【００３９】
特に第１および第４実施形態では、Ｐ型基板２を通じて、バックゲートバイアスを供給するため、電源遮断トランジスタＰＧＴの形成領域における金属配線部分の面積を削減することができる。
第２実施形態では、基板裏面からバックゲートバイアスを供給するため、直接Ｐウェルに接続する端子面積を削減できる。
第３実施形態では、基板側面からバックゲートバイアスを供給するため、直接Ｐウェルに接続する端子面積を削減できる。また３次元実装を行う場合、表面、裏面への接続性が制限されるため、それを解決する手法として、有効となる。
【図面の簡単な説明】
【００４０】
【図１】第１実施形態に関わる半導体集積回路の断面構造図である。
【図２】第１実施形態に関わる半導体集積回路の部分的な平面配置図である。
【図３】第２実施形態に関わる半導体集積回路の断面構造図である。
【図４】第３実施形態に関わる半導体集積回路の断面構造図である。
【図５】第４実施形態に関わる半導体集積回路の断面構造図である。
【符号の説明】
【００４１】
１−１〜１−４…半導体集積回路、１Ａ…論理回路の形成領域、１Ｂ…パワーゲート領域、２…Ｐ型基板、３…Ｎウェル、３Ａ…ディープＮウェル、３Ｂ…浅いＮウェル、４…第１のＰウェル、５…第２のＰウェル、１１、１１Ａ〜１１Ｃ…基板コンタクト領域、ＰＧＴ…電源遮断トランジスタ、ＬＴｎ…Ｎ型ロジックトランジスタ、ＬＴｐ…Ｐ型ロジックトランジスタ、ＶＢＢ…基板バイアス電圧、ＶＤＤ…電源電圧、ＶＳＳ…基準電圧
【技術分野】
【０００１】
本発明は、電源電圧または基準電圧の論理回路への供給と遮断を制御する電源遮断トランジスタを、論理回路のロジックトランジスタと同一半導体基板に形成している半導体装置に関する。
【背景技術】
【０００２】
近年、半導体デバイス製造のウェハプロセス（以下、単に「プロセス」という）で規定される最小寸法の微細化により、オフ状態におけるトランジスタのリーク電流が増加している。このため、リーク電流による無駄な電力消費が、半導体集積回路（チップ）全体の消費電力に占める比率を増やし、近年では、その割合が無視できないレベルにまで達してきている。
この無駄な電力消費を削減するための一手法として、パワーゲーティングが採用されている。パワーゲーティングは、ＭＴＣＭＯＳ（multi-threshold complementary metal oxide semiconductor）と称される回路技術としても知られている。
【０００３】
パワーゲーティングの適用に際しては、閾値電圧が高いトランジスタ（電源遮断トランジスタ）を論理回路に電源電流を供給する経路に直列に挿入する。論理回路が休止可能な時間に、電源遮断トランジスタをオフすることにより、電源電流の供給経路を遮断し、結果として、リーク電流を低減する。
【０００４】
しかし、論理回路向けのロジックトランジスタと、閾値が高い電源遮断トランジスタを、同じ半導体基板上で作り分ける必要がある。このため、プロセスに関するコストアップが発生する。
【０００５】
このコストアップを極力抑制するには、ロジックトランジスタと電源遮断トランジスタのプロセスの親和性（共通性）を高める必要がある。
そのためには、異なるプロセスの構造や製造条件のパラメータを極力同じにする、つまり、一括形成する比率を高める。例えば、閾値電圧はチャネル濃度のみの制御で変えることとし、その他のパラメータは両トランジスタで同じにする。同じにするパラメータとしては、ソース領域およびドレイン領域の不純物の種類と濃度、ゲート絶縁膜の材質と厚さ、ゲート電極の材質と厚さなどを挙げることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、以下のように、プロセスの共通を高めることに伴う不利益もある。
【０００７】
チャネル濃度以外、構造上ほとんど同じトランジスタは、電圧に対する耐性もほとんど同じであるため、ゲート制御電圧の上限に対する制約が同じである。
ここで、ロジックトランジスタは閾値電圧が比較的小さく設定されている。よって、ゲート制御電圧も比較的小さくて済む（例えば１.２[V]程度）。
【０００８】
ところで、通常、圧倒的に数が多く、回路特性を決めるロジックトランジスタにあわせて、その速度が出るようにプロセスが決められる。このため、閾値電圧が大きな電源遮断トランジスタを同じプロセスで作製すると、ロジックトランジスタと同じ、比較的低いゲート制御電圧レベル（１.２[V]程度）では、オン抵抗が大きい。このため、動作時に論理回路に電源を供給する経路で直列抵抗が増加し、論理回路に実効的に与えられる電源電圧振幅（電源電圧と基準電圧との差）が低下する。このため論理回路の速度が低下する。また、直列抵抗を低減するためには、電源遮断トランジスタのサイズ（いわゆるゲート幅）を大きくする必要があるが、その場合、回路全体の面積が増加して、プロセスとは別の面からコストアップが発生する。
【０００９】
このように、パワーゲーティングの適用においては、コストアップを抑制するためにプロセスの共通性を高めると、論理回路の速度が低下するか、あるいは、回路面積増大という別の面からコストアップが発生するという開発上の行き詰まりに遭遇する。
本発明は、このパワーゲーティングの適用に困難さをもたらすコストアップと性能低下のトレードオフを打開するためのものである。
【課題を解決するための手段】
【００１０】
本発明に関わる半導体装置は、第１導電型の半導体基板と、前記半導体基板に互いに離れて形成されている第１導電型の第１および第２ウェルと、を有し、前記第１ウェルに論理回路部のトランジスタが形成され、前記第２ウェルに、前記論理回路部を駆動する電源電流の経路に接続されて、入力される制御信号に応じてオフし、前記経路を電気的に遮断する電源遮断トランジスタが形成され、前記第１ウェルと前記第２ウェルとの間に、前記半導体基板内の電位干渉を遮蔽する遮蔽部が形成され、前記遮蔽部により電位干渉が遮蔽された２つの基板領域のうち、前記第２ウェル側の基板領域に、前記電源遮断トランジスタに基板バイアスを印加するための基板コンタクト領域が形成されている。
【００１１】
ここで「遮蔽」とは完全な電位干渉がないという意味ではなく、動作時に与えられる電位で動作に支障がないほど十分に電位干渉が抑圧されるという意味での遮蔽である。
【００１２】
本発明では好適に、前記半導体基板と逆の第２導電型を有し、基板表面を除く前記第１ウェルの周囲を囲む逆導電型ウェルを導入することにより、当該逆導電型ウェルと前記第１ウェル間、および、当該逆導電型ウェルと前記半導体基板間に形成された互いに逆向きの２つのＰＮ接合を、前記遮蔽部が含む。
本発明では好適に、前記基板コンタクト領域が第１導電型を有し、共に第１導電型である前記基板コンタクト領域と前記第２ウェル間が、同じ第１導電型の半導体基板領域によって接続されている。
【００１３】
本発明では好適に、前記基板コンタクト領域が、前記半導体基板のトランジスタ形成面を平面でみたときに、前記論理回路の形成領域と、当該論理回路の形成領域に接する前記電源遮断トランジスタの形成領域とからなる回路形成領域の周囲に配置されている。
【００１４】
本発明では好適に、前記第１ウェル内にロジックトランジスタが形成され、前記ロジックトランジスタと前記電源遮断トランジスタとは、閾値電圧が同じとなるトランジスタ構造を有する。
好適に、前記ロジックトランジスタと前記電源遮断トランジスタについて、ソース領域とドレイン領域は不純物の種類と濃度が同じ第２導電型半導体領域から形成され、前記ソース領域と前記ドレイン領域間の第１導電型のウェル領域は不純物の種類と濃度が同じに設定され、前記ウェル領域上に形成されているゲート絶縁膜の材質と厚さが同じに設定され、前記ゲート絶縁膜上のゲート電極の材質が同じであり、かつ、前記ソース領域と前記ドレイン領域間の離間方向における前記ゲート電極のサイズが同じに設定されている。
【００１５】
本発明では好適に、前記基板コンタクト領域が、前記半導体基板のトランジスタが形成されている表面と反対の裏面に形成されている。
あるいは好適に、前記基板コンタクト領域が、前記半導体基板のトランジスタが形成されている表面と裏面にともに接する側面に形成されている。
【発明の効果】
【００１６】
本発明によれば、パワーゲーティングの適用に困難さをもたらすコストアップと性能低下のトレードオフを打開することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を、図面を参照して説明する。
【００１８】
《第１実施形態》
図１に、第１実施形態に関わる半導体集積回路の断面構造を示す。また、図２に、半導体集積回路の部分的な平面配置を示す。半導体集積回路は、半導体装置のチップ部分を指す。よって半導体装置はベアチップで供給される形態と、パッケージ化された形態がある。
第１実施形態は、電源供給経路を遮断するためのトランジスタ（以下、遮断トランジスタ）を有する半導体装置において、論理回路部分にディープＮウェルを有することを特徴の１つとする。
【００１９】
図１に図解する半導体集積回路１−１は、Ｐ型の半導体基板として、たとえばＰ型のシリコンウェハを有する。以下、このＰ型の半導体基板を「Ｐ型基板(ＰＳＵＢ)２」と称する。
【００２０】
Ｐ型基板２は、一方の主面をトランジスタ形成面（または基板表面）と呼び、他の主面を裏面と呼ぶ。
基板表面から見ると、たとえば図２に示すように、ある機能を実現するための回路形成領域１Ｃが、論理回路の形成領域１Ａと、論理回路の形成領域１Ａに接して設けられ、論理回路の電源供給経路を遮断する電源遮断トランジスタＰＧＴを含むパワーゲート領域（ＰＧＲ）１Ｂとから形成されている。
なお、図２において論理回路の形成領域１Ａとパワーゲート領域１Ｂの配置関係は、図示のように限定されず、縦長のパワーゲート領域１Ｂ、あるいは、不規則に孤立した複数のパワーゲート領域１Ｂの配置も可能である。
【００２１】
図１は、互いに隣接した論理回路の形成領域１Ａとパワーゲート領域１Ｂの箇所の断面を示す。
図１に示すように、Ｐ型基板２内の基板表面側にＮ型のウェル（Ｎウェル）３が形成されている。Ｎウェル３は、基板表面より深い位置に形成されているＮウェル部分（以下、ディープＮウェル）３Ａと、ディープＮウェル３Ａから基板表面までに形成されている浅いＮウェル３Ｂとから構成されている。
【００２２】
一般に、ディープＮウェルは、Ｐ型基板から伝達するノイズを低減するために、アナログ回路の形成領域（不図示）に設けられることが多い。
本実施形態では、ディープＮウェル３Ａを論理回路の形成領域１Ａに設けている。浅いＮウェル３ＢとディープＮウェル３Ａによって形成されているＮウェル３は、「逆導電型ウェル」の実施例に該当する。
【００２３】
Ｎウェル３内に、Ｐ型のウェル（以下、第１のＰウェル）４が形成されている。第１のＰウェル４は、基板表面を除く周囲を逆導電型ウェル、すなわちＮウェル３に囲まれている。
【００２４】
このような論理回路の形成領域１Ａ側のウェル構造に対して、パワーゲート領域１Ｂでは、逆導電側ウェルが形成されてない。したがって、Ｐ型基板２内の基板表面側に直接、Ｐ型のウェル（以下、第２のＰウェル）５が形成されている。
第２のＰウェル５は、第１のＰウェル４と別々に形成してもよいが、プロセスコスト削減のためには同時形成が好ましい。同時形成では、ウェル内のＰ型不純物の種類と深さ方向の濃度プロファイルが２つのウェル（第１のＰウェル４と第２のＰウェル５）でほぼ同じになる。
【００２５】
このように形成されている第１のＰウェル４と第２のＰウェル５間は、「遮蔽部」により電位干渉が遮蔽されている。本明細書で「遮蔽」とは完全な電位干渉がないという意味ではなく、動作時に与えられる電位で動作に支障がないほど十分に電位干渉が抑圧されるという意味での遮蔽である。
具体的に「遮蔽部」は、Ｎウェル３の形成によって導入されたものである。図１で分かりやすさのためにダイオードの記号で示すように、第１のＰウェル４とＮウェル３間のＰＮ接合（ＰＮ１）と、Ｎウェル３とＰ型基板２間のＰＮ接合（ＰＮ２）とが形成されている。この２つのＰＮ接合は、互いに逆向きのダイオードを形成するため電位遮蔽の効果がある。つまり、本実施形態における「遮蔽部」には、このような２つのＰＮ接合を含む。
【００２６】
第１のＰウェル４内にＮ型ロジックトランジスタＬＴｎが形成され、浅いＮウェル３Ｂ内にＰ型ロジックトランジスタＬＴｐが形成されている。
Ｎ型ロジックトランジスタＬＴｎは、互いに離れたＮ型のソース領域６ＳとＮ型のドレイン領域６Ｄと、その間のＰウェル領域上に形成されているゲート絶縁膜Ｆｎおよびゲート電極Ｇｎとを有する。
導電型が逆であるが、Ｐ型ロジックトランジスタＬＴｐも同様に、ソース領域８Ｓ、ドレイン領域８Ｄ、ゲート絶縁膜Ｆｐおよびゲート電極Ｇｐを有する。
【００２７】
一方、第２のＰウェル５内に、Ｎ型の電源遮断トランジスタＰＧＴが形成されている。
電源遮断トランジスタＰＧＴは、互いに離れたＮ型のソース領域１０ＳとＮ型のドレイン領域１０Ｄと、その間のＰウェル領域上に形成されているゲート絶縁膜Ｆｇおよびゲート電極Ｇｇとを有する。
【００２８】
ここで、Ｎ型ロジックトランジスタＬＴｎと電源遮断トランジスタＰＧＴは同時に形成されることで、構造およびプロセスのパラメータがほぼ同じに設定されている。
そのため、Ｎ型ロジックトランジスタＬＴｎと電源遮断トランジスタＰＧＴは、ソースやドレインの不純物の種類と濃度、チャネルの不純物の種類と濃度、ゲート絶縁膜の材質と厚さ、ゲート電極の材質と厚さにおいて同じに設定されている。もちろん、同じといってもバラツキがあるが、本発明で「同じ」というときバラツキ程度の差があることを前提とし、かつ、意図的な差を設けていないことを意味する。
【００２９】
たとえば図１に示すように、トランジスタ間が不図示の上層配線等で接続されている。図１に示す例では、電源電圧ＶＤＤの供給線と基準電圧ＶＳＳ（例えば接地電圧ＧＮＤ）の供給線との間に、Ｐ型ロジックトランジスタＬＴｐ、Ｎ型ロジックトランジスタＬＴｎ、電源遮断トランジスタＰＧＴが、この順で互いに直列に接続されている。２つのロジックトランジスタは、例えば、ゲートが共通に接続されてインバータを構成する。Ｎ型ロジックトランジスタＬＴｎのソースと基準電圧ＶＳＳ間に、電源遮断トランジスタＰＧＴが接続されている。電源遮断トランジスタＰＧＴは、このように論理回路の構成要素であるゲート回路の電源電流の供給経路に挿入されることで、論理回路への電源供給を制御する。電源遮断トランジスタＰＧＴのゲート信号は不図示の制御回路から与えられる。
【００３０】
本実施形態の特徴の１つは、遮蔽部（２つのＰＮ接合）により区分される２つの基板領域、すなわち、第１のＰウェル４内領域と、その他の基板領域のうち、第２のＰウェル５側に基板コンタクト領域１１を有することである。基板コンタクト領域１１は、Ｐ型の不純物領域であり、外部から基板バイアス電圧ＶＢＢが与えられる。
この基板バイアス電圧ＶＢＢは、第２のＰウェル５内に形成されている電源遮断トランジスタＰＧＴのチャネル領域にバックバイアスとして作用する。なぜなら、基板バイアス電圧ＶＢＢの供給経路が全てＰ型の半導体から形成され、多少の抵抗はあるが、遮蔽部の効果はないためである。一方、基板バイアス電圧ＶＢＢは遮蔽部でブロックされ、Ｎ型ロジックトランジスタＬＴｎのバックバイアスとして作用しない。
【００３１】
基板バイアス電圧ＶＢＢの大きさによって、電源遮断トランジスタＰＧＴの閾値電圧を上げ下げできる。通常、基板バイアス電圧ＶＢＢを基準電圧ＶＳＳより下げると、電源遮断トランジスタＰＧＴの閾値電圧が上昇する。よって、論理回路の非動作時に、電源遮断トランジスタＰＧＴに印加するゲート電圧等を同じにしたまま、閾値電圧を実効的に上げ、これによりリーク電流を低減できる。また、閾値電圧が上がることから、ロジックトランジスタと同じゲート電圧でも、電源遮断トランジスタＰＧＴのオン抵抗が下がり、その分、論理回路に与えられる実効的な電源電圧振幅が増大する。よって、論理回路の動作速度が向上する。
また、そのために電源遮断トランジスタＰＧＴのサイズが増大することはない。むしろ、動作速度が十分で余裕が生じれば、その分、サイズを小さくできて基板等の材料を節約し、また、収率を上げてコストを削減できる。
【００３２】
図２に示すように、基板コンタクト領域１１を設ける位置は、回路形成領域１Ｃより外側の領域とすることが望ましい。これにより、パワーゲート領域１Ｂに基板コンタクト領域を設けて、基板バイアス電圧ＶＢＢの供給配線をパワーゲート領域１Ｂ内に通すより、パワーゲート領域１Ｂの面積を大幅に小さくできる。よって、この面でもコスト削減効果が大きい。
【００３３】
以下に述べる第２実施形態以降の実施形態は、第１実施形態の変形に該当する。よって、以上の説明と同一構成は、図面に同一符号を付して説明を省略または簡略化する。
【００３４】
《第２実施形態》
図３に、第２実施形態に関わる半導体集積回路の断面構造図を示す。
本実施形態では、基板裏面に基板コンタクト領域１１Ａを設ける。この領域に接続する端子の数は、１つ以上の任意である。
チップ（半導体集積回路１−２）を組み立て時に、ダイパッドに対し、導電性のペーストを介してダイボンドすることがある。その場合、ダイパッドは接地電圧ＧＮＤ用ではなくて、基板バイアス電圧ＶＢＢ用の外部端子（パッケージの端子）に接続されるようにする。通常の基準電圧ＶＳＳは、ワイヤボンドなどチップ表面からの接続のみとする。
また、３次元ＩＣの場合、第１のチップ上に第２のチップを電気的、機械的に接合する場合がある。この場合、第２のチップの裏面を、第１のチップの表面に形成されている基板バイアス電圧ＶＢＢの印加パターンに接合する。これにより複雑なビアホール等の経路を経ることなく、第２のチップへの基板バイアス供給が容易に実現できる。
また、表面側の面積が節約できるので、実質的にチップサイズを小さくでき、その分、基板等の材料費の節約、収率の向上によるコスト削減が可能である。
【００３５】
《第３実施形態》
図４に、第３実施形態に関わる半導体集積回路の断面構造図を示す。
本実施形態では、基板側面に基板コンタクト領域１１Ｃを設ける。この領域に接続する端子の数は、１つ以上任意である。
ウェハをダイシングしてチップ（半導体集積回路１−３）にする前に、例えば、スクライブラインの一部を裏からエッチングして側面を露出させ、そこにＰ型領域（基板コンタクト領域１１Ｃ）と電極を形成する。スクライブラインをカットすると、側面に基板コンタクト領域１１Ｃが形成された半導体集積回路１−３が形成される。
第２実施形態と同様、本実施形態においても、表面側の面積が節約できるので、実質的にチップサイズを小さくでき、その分、基板等の材料費の節約、収率の向上によるコスト削減が可能である。また、３次元ＩＣにおいて、チップの側面の有効利用ができるので、基板バイアス電圧ＶＢＢの配線資源を節約できる。半導体集積回路１−３を、３次元の中間のチップとすると、側面を介して上のチップの裏面接続構造（図３）と、下のチップの表面接続構造（図１）との接続が容易となる。
【００３６】
《第４実施形態》
図５に、第４実施形態に関わる半導体集積回路の断面構造図を示す。
本実施形態では、基板側面に基板コンタクト領域１１Ｃを設ける。この領域に接続する端子の数は、１つ以上の任意である。
ただし、半導体集積回路１−４は、いわゆるＳＯＩ構造を有する。半導体集積回路１−４は、Ｐ型基板２上に基板分離絶縁層２０が形成され、その上の半導体層（ＳＯＩ層）を有する。ＳＯＩ層に、その厚さ方向に貫く絶縁材料により素子分離絶縁層２１が形成され、これにより、ＳＯＩ層が論理回路の形成領域１Ａとパワーゲート領域１Ｂに分けられている。
この場合、他の実施形態と同様、第２のＰウェル５外側のＳＯＩ層に基板コンタクト領域１１を形成してもよいが、図示のように第２のＰウェル５内に基板コンタクト領域１１を形成してもよい。
あるいは、第２のＰウェル５が露出する側面に基板コンタクト領域１１Ｃを形成してもよい。
【００３７】
なお、上記第１〜第４実施形態で、全ての導電型と不純物導電型を逆にし、かつ、電源遮断トランジスタＰＧＴを、電源電圧ＶＤＤとＰ型ロジックトランジスタＬＴｐのソース間に接続する変形を可能である。
【００３８】
以上のように、第１〜第４の実施形態によれば、パワーゲーティングを実装する上で、プロセス工程の追加によるコストアップを回避しつつ、また動作速度劣化を抑制することができる。
通常のパワーゲートでは、閾値電圧の違う２種類のトランジスタを作り分けるが、本件では、閾値電圧の低い、１種類のトランジスタのみを使用する。一般的に、トランジスタの閾値電圧はプロセスのバラツキなどによって変化するが、トランジスタのチャネルに作用するように基板電位（基板バイアス電圧）を調整することによっても、閾値電圧を変化させることができる。Ｎチャネルトランジスタでは、トランジスタ直下のＰウェルの電位を負電位にすることで、閾値を上昇させることができる。この特性を利用して、電源経路遮断用として挿入されているトランジスタの閾値電圧を上昇させて、オフ状態でのリーク電流を低減する。
【００３９】
特に第１および第４実施形態では、Ｐ型基板２を通じて、バックゲートバイアスを供給するため、電源遮断トランジスタＰＧＴの形成領域における金属配線部分の面積を削減することができる。
第２実施形態では、基板裏面からバックゲートバイアスを供給するため、直接Ｐウェルに接続する端子面積を削減できる。
第３実施形態では、基板側面からバックゲートバイアスを供給するため、直接Ｐウェルに接続する端子面積を削減できる。また３次元実装を行う場合、表面、裏面への接続性が制限されるため、それを解決する手法として、有効となる。
【図面の簡単な説明】
【００４０】
【図１】第１実施形態に関わる半導体集積回路の断面構造図である。
【図２】第１実施形態に関わる半導体集積回路の部分的な平面配置図である。
【図３】第２実施形態に関わる半導体集積回路の断面構造図である。
【図４】第３実施形態に関わる半導体集積回路の断面構造図である。
【図５】第４実施形態に関わる半導体集積回路の断面構造図である。
【符号の説明】
【００４１】
１−１〜１−４…半導体集積回路、１Ａ…論理回路の形成領域、１Ｂ…パワーゲート領域、２…Ｐ型基板、３…Ｎウェル、３Ａ…ディープＮウェル、３Ｂ…浅いＮウェル、４…第１のＰウェル、５…第２のＰウェル、１１、１１Ａ〜１１Ｃ…基板コンタクト領域、ＰＧＴ…電源遮断トランジスタ、ＬＴｎ…Ｎ型ロジックトランジスタ、ＬＴｐ…Ｐ型ロジックトランジスタ、ＶＢＢ…基板バイアス電圧、ＶＤＤ…電源電圧、ＶＳＳ…基準電圧
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に互いに離れて形成されている第１導電型の第１および第２ウェルと、
を有し、
前記第１ウェルに論理回路部のトランジスタが形成され、
前記第２ウェルに、前記論理回路部を駆動する電源電流の経路に接続されて、入力される制御信号に応じてオフし、前記経路を電気的に遮断する電源遮断トランジスタが形成され、
前記第１ウェルと前記第２ウェルとの間に、前記半導体基板内の電位干渉を遮蔽する遮蔽部が形成され、
前記遮蔽部により電位干渉が遮蔽された２つの基板領域のうち、前記第２ウェル側の基板領域に、前記電源遮断トランジスタに基板バイアスを印加するための基板コンタクト領域が形成されている、
電源遮断トランジスタを有する半導体装置。
【請求項２】
前記半導体基板と逆の第２導電型を有し、基板表面を除く前記第１ウェルの周囲を囲む逆導電型ウェルを導入することにより、当該逆導電型ウェルと前記第１ウェル間、および、当該逆導電型ウェルと前記半導体基板間に形成された互いに逆向きの２つのＰＮ接合を、前記遮蔽部が含む
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項３】
前記基板コンタクト領域が第１導電型を有し、共に第１導電型である前記基板コンタクト領域と前記第２ウェル間が、同じ第１導電型の半導体基板領域によって接続されている
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項４】
前記基板コンタクト領域が、前記半導体基板のトランジスタ形成面を平面でみたときに、前記論理回路の形成領域と、当該論理回路の形成領域に接する前記電源遮断トランジスタの形成領域とからなる回路形成領域の周囲に配置されている
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項５】
前記第１ウェル内にロジックトランジスタが形成され、
前記ロジックトランジスタと前記電源遮断トランジスタとは、閾値電圧が同じとなるトランジスタ構造を有する
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項６】
前記ロジックトランジスタと前記電源遮断トランジスタについて、ソース領域とドレイン領域は不純物の種類と濃度が同じ第２導電型半導体領域から形成され、前記ソース領域と前記ドレイン領域間の第１導電型のウェル領域は不純物の種類と濃度が同じに設定され、前記ウェル領域上に形成されているゲート絶縁膜の材質と厚さが同じに設定され、前記ゲート絶縁膜上のゲート電極の材質が同じであり、かつ、前記ソース領域と前記ドレイン領域間の離間方向における前記ゲート電極のサイズが同じに設定されている
請求項５に記載の、電源遮断トランジスタを有する半導体装置。
【請求項７】
前記基板コンタクト領域が、前記半導体基板のトランジスタが形成されている表面と反対の裏面に形成されている
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項８】
前記基板コンタクト領域が、前記半導体基板のトランジスタが形成されている表面と裏面にともに接する側面に形成されている
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に互いに離れて形成されている第１導電型の第１および第２ウェルと、
を有し、
前記第１ウェルに論理回路部のトランジスタが形成され、
前記第２ウェルに、前記論理回路部を駆動する電源電流の経路に接続されて、入力される制御信号に応じてオフし、前記経路を電気的に遮断する電源遮断トランジスタが形成され、
前記第１ウェルと前記第２ウェルとの間に、前記半導体基板内の電位干渉を遮蔽する遮蔽部が形成され、
前記遮蔽部により電位干渉が遮蔽された２つの基板領域のうち、前記第２ウェル側の基板領域に、前記電源遮断トランジスタに基板バイアスを印加するための基板コンタクト領域が形成されている、
電源遮断トランジスタを有する半導体装置。
【請求項２】
前記半導体基板と逆の第２導電型を有し、基板表面を除く前記第１ウェルの周囲を囲む逆導電型ウェルを導入することにより、当該逆導電型ウェルと前記第１ウェル間、および、当該逆導電型ウェルと前記半導体基板間に形成された互いに逆向きの２つのＰＮ接合を、前記遮蔽部が含む
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項３】
前記基板コンタクト領域が第１導電型を有し、共に第１導電型である前記基板コンタクト領域と前記第２ウェル間が、同じ第１導電型の半導体基板領域によって接続されている
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項４】
前記基板コンタクト領域が、前記半導体基板のトランジスタ形成面を平面でみたときに、前記論理回路の形成領域と、当該論理回路の形成領域に接する前記電源遮断トランジスタの形成領域とからなる回路形成領域の周囲に配置されている
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項５】
前記第１ウェル内にロジックトランジスタが形成され、
前記ロジックトランジスタと前記電源遮断トランジスタとは、閾値電圧が同じとなるトランジスタ構造を有する
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項６】
前記ロジックトランジスタと前記電源遮断トランジスタについて、ソース領域とドレイン領域は不純物の種類と濃度が同じ第２導電型半導体領域から形成され、前記ソース領域と前記ドレイン領域間の第１導電型のウェル領域は不純物の種類と濃度が同じに設定され、前記ウェル領域上に形成されているゲート絶縁膜の材質と厚さが同じに設定され、前記ゲート絶縁膜上のゲート電極の材質が同じであり、かつ、前記ソース領域と前記ドレイン領域間の離間方向における前記ゲート電極のサイズが同じに設定されている
請求項５に記載の、電源遮断トランジスタを有する半導体装置。
【請求項７】
前記基板コンタクト領域が、前記半導体基板のトランジスタが形成されている表面と反対の裏面に形成されている
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【請求項８】
前記基板コンタクト領域が、前記半導体基板のトランジスタが形成されている表面と裏面にともに接する側面に形成されている
請求項１に記載の、電源遮断トランジスタを有する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−３０２１９４（Ｐ２００９−３０２１９４Ａ）
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願番号】特願２００８−１５３０８３（Ｐ２００８−１５３０８３）
【出願日】平成２０年６月１１日（２００８．６．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願日】平成２０年６月１１日（２００８．６．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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