半導体装置、半導体ウエハ、及びこれらの製造方法
【課題】トランジスタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】ＳＯＩ基板１０１は、Ｐ型半導体層１０２の上にＮ型半導体層１０４が形成された半導体基板１２、その上に形成されたＢＯＸ層１０６、及びＢＯＸ層上に形成されたＳＯＩ層１０８を有する。第１素子分離絶縁層１１０ｂは、ＳＯＩ基板１０１に埋め込まれ、下端１６がＰ型半導体層１０２に達し、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。Ｐ型トランジスタ１３０ｂは、第１素子領域４０に位置し、チャネル領域１２０ｂを有し、Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０に位置し、チャネル領域１２０ａを有する。第１バックゲートコンタクト１３４ｂは、第１素子領域４０に位置する第２導電型層層１０４に、第２バックゲートコンタクト１３４ａは、第２素子領域３０に位置する第２導電型層１０４に接続される。
【解決手段】ＳＯＩ基板１０１は、Ｐ型半導体層１０２の上にＮ型半導体層１０４が形成された半導体基板１２、その上に形成されたＢＯＸ層１０６、及びＢＯＸ層上に形成されたＳＯＩ層１０８を有する。第１素子分離絶縁層１１０ｂは、ＳＯＩ基板１０１に埋め込まれ、下端１６がＰ型半導体層１０２に達し、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。Ｐ型トランジスタ１３０ｂは、第１素子領域４０に位置し、チャネル領域１２０ｂを有し、Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０に位置し、チャネル領域１２０ａを有する。第１バックゲートコンタクト１３４ｂは、第１素子領域４０に位置する第２導電型層層１０４に、第２バックゲートコンタクト１３４ａは、第２素子領域３０に位置する第２導電型層１０４に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体ウエハ、及びこれらの製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳデバイスの微細化により、チャネル中の不純物の離散性に起因したトランジスタ特性のバラツキが問題となっている。ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造におけるＭＯＳデバイスは短チャネル効果を抑えつつ、チャネル中の不純物濃度を低くしてバラツキを小さくできるという利点がある。さらにＳＯＩデバイスでは、チャネル不純物濃度でトランジスタの閾値を制御せずに、ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層下の電圧を印加することで閾値を調整することができる。
【０００３】
この種の技術としては、例えば、特許文献１に記載されている。特許文献１に記載の半導体装置は、Ｐ基板と、Ｐ基板内に設けられたＮウェルと、Ｎウェル上に形成されたＢＯＸ層、ＮＭＯＳ及びＰＭＯＳとを有する。ＮＭＯＳ及びＰＭＯＳのＢＯＸ層下のＮウェルは、同一極性を有する。互いに隣合うＮウェルは、Ｐ基板とのＰＮ接合により分離されていて、互いに電気的に接合しないように、充分な離間距離を有している。
【０００４】
また、特許文献２に記載の半導体装置は、ＮＭＯＳのＢＯＸ層下に設けられたＰウェルと、ＰＭＯＳのＢＯＸ層下に設けられたＮウェルと、これらのＮウェルとＰウェルを電気的に分離するトリプルウェル構造とを有する。これらのウェルは、ＳＯＩ基板に素子分離膜を形成することによりＮチャネル領域とＰチャネル領域とを形成した後、各チャネル領域となるＳＯＩ層を介して基板の内部に不純物をイオン注入することにより形成される。
【０００５】
また、特許文献３には、支持基板、ＢＯＸ層、及びＳＯＩ層がこの順で積層したＳＯＩ基板が記載されている。この支持基板には、予め回路パターンに応じたＮウェルとＰウェルとのウェルパターンが形成される。このため、特許文献３に記載の技術では、回路パターンが設計変更すれば、それに適合した別パターンを有するＳＯＩ基板が必要となるとされる。また、素子分離膜は、ＳＯＩ層を貫通するがＢＯＸ層の上面でとどまる。このため、同じ導電型のウェルパターン同士は、互いに電気的に接合しないように、充分離間していることが必要となる。また、非特許文献１には、支持基板上に第１ＢＯＸ層、第２ＢＯＸ層及びＳＯＩ層がこの順で形成されたＳＯＩ基板が記載されている。同文献によれば、第１及び第２のＢＯＸ層の間に、ポリシリコンから成る電極が埋め込まれた構造が記載されている。この埋め込み電極は、第２ＢＯＸ層により下方の支持基板と電気的に分離される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２６３５３号公報
【特許文献２】特開２００９−１３５１４０号公報
【特許文献３】特開２００４−１７９５０６号公報
【非特許文献】
【０００７】
【非特許文献１】Ｍ． Ｋｈａｔｅｒ ｅｔ ａｌ．， Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２０１０， ｐ．４３．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
通常の半導体装置において、ＳＯＩ基板を構成するＢＯＸ層下の基板内部のウェルはイオン注入により形成される。このため、イオン注入により、不純物は、トランジスタのチャネル領域となるＳＯＩ層を通って基板内部に到達する。
しかしながら、本発明者らが検討した結果、イオン注入された不純物の一部がＳＯＩ層に残留することにより、トランジスタ特性にバラツキが生じる虞がある。
【課題を解決するための手段】
【０００９】
そこで、本発明者らは、半導体基板上にＳＯＩ層を形成する前に、半導体基板内にバックゲートとなる不純物層を形成することにより、チャネル領域となるＳＯＩ層にイオン注入する必要がなくなり、トランジスタ特性のバラツキを抑制できる、と考えた。
以下、検討の結果、以下の構成のものが好適であることを見出した。
【００１０】
本発明によれば、
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、
前記ＳＯＩ基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型のトランジスタと、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型のトランジスタと、
第１素子領域に位置する前記第２導電型層に接続する第１バックゲートコンタクトと、
第２素子領域に位置する前記第２導電型層に接続する第２バックゲートコンタクトと、
を備え、
前記第２導電型層の第２導電型の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上であり、
前記第１導電型のトランジスタが形成されている前記半導体層における第２導電型の不純物濃度は、前記第２導電型層の前記第２導電型の不純物濃度の１／１０以下である、半導体装置が提供される。
【００１１】
また、本発明によれば、
第１導電型層の上に第２導電型層が形成された半導体基板と、
前記半導体基板に埋め込まれていて、下端が前記第１導電型層に達しており、前記半導体基板上に形成された絶縁層及び前記絶縁層上に形成された半導体層をさらに有するＳＯＩ領域と、バルク領域とを分離する第２素子分離層と、
前記ＳＯＩ領域に位置している前記半導体基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型の第１トランジスタと、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型の第１トランジスタと、
前記バルク領域に位置し、前記第２導電型層上に形成された第１導電型の第２トランジスタと、
第１素子領域に位置する前記第２導電型層に接続する第１バックゲートコンタクトと、
第２素子領域に位置する前記第２導電型層に接続する第２バックゲートコンタクトと、
を備え、
前記第２導電型層の第２導電型の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上であり、
前記第１導電型のトランジスタが形成されている前記半導体層における第２導電型の不純物濃度は、前記第２導電型層の前記第２導電型の不純物濃度の１／１０以下である、半導体装置が提供される。
【００１２】
また、本発明によれば、
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板を備え、
平面視において、前記第１導電型層の面積をＳ１とし、前記第２導電型層の面積をＳ２としたとき、
Ｓ２／Ｓ１が８０％以上である、
半導体ウエハが提供される。
【００１３】
また、本発明によれば、
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板を準備する工程と、
前記ＳＯＩ基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層を形成する工程と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型の第１トランジスタを形成する工程と、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型の第１トランジスタを形成する工程と、
第１素子領域に位置する前記第２導電型層に第１バックゲートコンタクトを接続する工程と、
第２素子領域に位置する前記第２導電型層に第２バックゲートコンタクトを接続する工程と、
を有する、半導体装置の製造方法が提供される。
【００１４】
また、本発明によれば、
第１導電型層上に第２導電型層を形成することにより、第１半導体基板を得る工程と、
半導体層上に絶縁層を形成することにより、第２半導体基板を得る工程と、
前記第２導電型層と前記絶縁層とを対向させて、前記第１半導体層と前記第２半導体層とを接合する工程と、
を有する半導体ウエハの製造方法が提供される。
【００１５】
なお、本発明の半導体ウエハ及び半導体装置の製造方法は、複数の工程を順番に記載してあるが、明示の場合を除き、その記載の順番は複数の工程を実行する順番を必ずしも限定するものではない。このため、本発明の半導体ウエハ及び半導体装置の製造方法を実施するときには、その複数の工程の順番は内容的に支障しない範囲で変更することができる。
さらに、本発明の半導体ウエハ及び半導体装置の製造方法は、複数の工程が個々に相違するタイミングで実行されることに限定されない。このため、ある工程の実行中に他の工程が発生すること、ある工程の実行タイミングと他の工程の実行タイミングとの一部ないし全部が重複していること、等でもよい。
【発明の効果】
【００１６】
本発明によれば、トランジスタ特性のバラツキが低減された半導体装置が提供される。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】本実施形態に係る半導体ウエハの構成を示す断面図である。
【図３】本実施形態に係る半導体ウエハの製造手順を示す工程断面図である。
【図４】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図５】第１の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図６】第１の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図７】第１の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図８】第１の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図９】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１０】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図１１】第２の実施形態に係る半導体装置の平面レイアウトを示す平面図である。
【図１２】第２の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図１３】第２の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図１４】第２の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図１５】第２の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図１６】本実施の形態に係るＢＯＸ層下の不純物分布を示す図である。
【図１７】第２の実施形態に係る半導体装置の構成の変形例を示す平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１９】
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の構成を示す断面図である。図２は、本実施の形態の半導体ウエハの構造を示す断面図である。
本実施の形態の半導体装置１００は、ＳＯＩ基板、第１素子分離絶縁層、第１導電型のトランジスタ、第２導電型のトランジスタ、第１バックゲートコンタクト及び第２バックゲートコンタクトを備える。
【００２０】
ＳＯＩ基板１０１は、第１導電型層（Ｐ型半導体層１０２）の上に第２導電型層（Ｎ型半導体層１０４）が形成された半導体基板１２、半導体基板１２上に形成された絶縁層１０６（ＢＯＸ層）、及び絶縁層１０６上に形成された半導体層（ＳＯＩ層１０８）を有する。第１素子分離絶縁層（素子分離層１１０ｂ）は、ＳＯＩ基板１０１に埋め込まれ、下端１６が第１導電型層（Ｐ型半導体層１０２）に達しており、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。第１導電型のトランジスタ（Ｐ型トランジスタ１３０ｂ）は、第１素子領域（ＰＦＥＴ領域４０）に位置し、半導体層（ＳＯＩ層１０８）に形成されたチャネル領域１２０ｂを有する。第２導電型のトランジスタ（Ｎ型トランジスタ１３０ａ）は、第２素子領域（ＮＦＥＴ領域３０）に位置し、半導体層（ＳＯＩ層１０８）に形成されたチャネル領域１２０ａを有する。第１バックゲートコンタクト（バックゲートコンタクト１３４ｂ）は、第１素子領域（ＰＦＥＴ領域４０）に位置する第２導電型層（Ｎ型半導体層１０４）に接続する。第２バックゲートコンタクト（バックゲートコンタクト１３４ａ）は、第２素子領域（ＮＦＥＴ領域３０）に位置する第２導電型層（Ｎ型半導体層１０４）に接続する。
【００２１】
本実施の形態では、第１導電型はＰ型であり、第２導電型はＮ型である場合について説明するが、第１導電型がＮ型であり第２導電型がＰ型でも同様の効果が得られる。
まず、概要を説明する。
【００２２】
本実施の形態の半導体装置１００において、ＮＦＥＴ領域３０とＰＦＥＴ領域４０（以下、ＰＮ領域と呼称することもある）とは、Ｐ型半導体層１０２とＮ型半導体層１０４とのＰＮ接合、及び素子分離層１１０ａにより電気的に分離した領域に区画される。区画されたＮＦＥＴ領域３０にバックゲートコンタクト１３４ａが形成され、一方のＰＦＥＴ領域４０にバックゲートコンタクト１３４ｂが形成される。これらのバックゲートコンタクトに独自の電位を付与することにより、相異なる導電型の領域の基板電位を独立して制御可能となる。なお、バックゲートコンタクトのそれぞれの電位は同一又は異なってもよい。
【００２３】
また、本実施の形態によれば、ＰＮ領域が区画された構造は、図２に示す半導体ウエハ１０を用いることにより、簡単に形成できる。この点を説明する。
本実施の形態の半導体ウエハ１０は、第１導電型層（Ｐ型半導体層１０２）、第２導電型層（Ｎ型半導体層１０４）、絶縁層１０６及び半導体層（ＳＯＩ層１０８）を有する。Ｎ型半導体層１０４は、Ｐ型半導体層１０２とはＰＮ接合を形成する。このため、Ｎ型半導体層１０４のうちＰＮ領域の境界となる位置に素子分離層を形成すると、簡単に、Ｎ型半導体層１０４を複数に区画できる。
【００２４】
一方、半導体ウエハ１０のＮ型半導体層１０４は、バックゲートとして機能することになる。このため、Ｎ型半導体層１０４を区画すると同時に、ＰＮ領域ごとにバックゲートが形成される。そして、区画されたＮ型半導体層１０４に、対応するバックゲートコンタクトを形成する。これにより、バックゲートコンタクトに独立した電位を付与することにより、それぞれの領域の基板電位を自在に制御できる。
【００２５】
一般的に、ＰＮ領域を電気分離するために、ＳＯＩ基板中の半導体基板内にウェルが形成される。このような構造は、通常の手法に従えば、次の手順により得られる。まず、半導体基板上に絶縁層、及びＳＯＩ層がこの順で積層する。この後、イオン注入により、ＳＯＩ層を介して半導体基板内にウェルを形成する。
通常、不純物を半導体基板内に深く打ち込むので、素子分離層の深さを超えた不純物が基板横方向に拡散することがある。このため、微細化が困難となり得る。また、不純物を深く打ち込むために、その表面にダメージが発生することがある。このため、歩留まりが低下し得る。この種の事情を改善するために、不純物を半導体基板内に浅く打ち込むことが考えられる。しかしながら、浅く打ち込むと、不純物がＳＯＩ層に残留しやすくなる。この場合、例えば、絶縁層下の半導体基板には、１０１８ａｔｏｍｓ／ｃｍ３以上のウェルが形成される。通常、この程度の濃度は、バックゲートを有効に機能させるために必要である。この場合には、イオン注入方法を用いているので、絶縁層上のＳＯＩ層には、少なくとも１０１８ａｔｏｍｓ／ｃｍ３と同程度の不純物が残留することになる。
しかしながら、通常のウェルの形成方法において、イオン注入の過程で、このような濃度の不純物がＳＯＩ層に残留すると、トランジスタ特性にバラツキが発生することがある虞がある。
【００２６】
これに対して、本実施の形態では、ＳＯＩ基板として、ＳＯＩ層を形成する前に、不純物層（第２導電型層）が半導体基板内に形成されたものが利用される。この様なＳＯＩ基板（例えば、半導体ウエハ１０）は、後述の半導体ウエハ１０の工程にて得られる。これにより、ＳＯＩ層を形成した後、ＳＯＩ層を介して半導体基板内に不純物をイオン注入する必要がなくなることになる。従って、本実施の形態によれば、前述のようなＳＯＩ層に不純物が残留することによるトランジスタ特性のバラツキを抑制できる。
【００２７】
ここで、本実施の形態の半導体装置１００は、第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度が、１０１８ａｔｏｍｓ／ｃｍ３以上であり、かつ、第１導電型のトランジスタ（Ｐ型トランジスタ１３０ｂ）が形成されている半導体層（ＳＯＩ層１０８）における第２導電型の不純物濃度が、第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度の１／１０以下であることにより特定される（本実施の形態では、ＰＦＥＴ領域４０に位置する第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度の１／１０以下であることにより特定されることが好ましい）。
【００２８】
本実施の形態では、ＳＯＩ層１０８の第２導電型（Ｎ型半導体層１０４を構成する不純物と同じ導電型であるＮ型）の不純物濃度が、第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度の１／１０以下であることは、ＳＯＩ層を形成する前に、半導体基板内に不純物層（第２導電型層）が形成されたＳＯＩ基板を用いていることを意味する。言い換えると、半導体基板内にウェルが形成されると同時にＳＯＩ層１０８に不純物が導入されないことを意味する。この第２導電型の不純物濃度は、ＰＦＥＴ領域４０に形成されたＳＯＩ層１０８を測定することにより特定されることが好ましい。ＰＦＥＴ領域４０は第２導電型層と異種型を有する。このため、同電型のＮＦＥＴ領域３０を測定する場合よりも、有意な第２導電型の不純物濃度を得ることが可能となる。
【００２９】
ＳＯＩ層１０８の第２導電型の不純物濃度は低いほうがバラツキを抑制しやすいが、例えば、好ましくは１０１７ａｔｏｍｓ／ｃｍ３以下であり、より好ましくは１０１６ａｔｏｍｓ／ｃｍ３以下であり、さらに好ましくは１０１５ａｔｏｍｓ／ｃｍ３以下とすることができる。すなわち、ＰＦＥＴ領域４０において、ＳＯＩ層１０８のＰ型不純物濃度は、バラツキに概ね寄与しない範囲（１０１７ａｔｏｍｓ／ｃｍ３〜１０１５ａｔｏｍｓ／ｃｍ３程度）としてもよいが、逆型のＮ型不純物がほとんど存在しない濃度（１０１５ａｔｏｍｓ／ｃｍ３以下）であってもよい。この第２導電型の不純物濃度は、平均値又は最大値のいずれでもよいが、最大値（言い換えるとピーク濃度）で特定されることが好ましい。また、第２導電型の不純物濃度は、特に限定されないが、例えば、ＳＯＩ層１０８（チャネル領域１２０ｂ）の中央部において膜厚方向に測定することにより、測定されてもよい（ここで、中央部とは、ＳＯＩ層１０８の両端から等しい距離に位置する部分である。ただし、等しい距離は、測定手法の誤差を許容する）。
本実施の形態では、不純物濃度を測定する手法としては、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により測定することができる。
【００３０】
このようなＳＯＩ層１０８は、本実施の形態の半導体ウエハ１０を用いて形成される。
次いで、本実施の形態の半導体ウエハ１０の製造方法を説明する。図３は、図２に示す半導体ウエハの製造手順を示す工程断面図である。
【００３１】
本実施の形態の半導体ウエハ１０は、次の工程を有する。まず、第１導電型層（Ｐ型半導体層１０２）上に第２導電型層（Ｎ型半導体層１０４）を形成することにより、第１半導体基板（半導体基板１２）を得る。次いで、半導体層１８上に絶縁層１０６を形成することにより、第２半導体基板（半導体基板２０）を得る。次いで、第２導電型層（Ｎ型半導体層１０４）と絶縁層１０６とを対向させて、半導体基板１２と半導体基板２０とを接合する。
以下、詳述する。
【００３２】
まず、図３（ａ）に示すように、Ｐ型半導体層１０２を準備する。Ｐ型半導体層１０２は、例えば、シリコン基板にＰ型不純物を導入することにより得られる。次いで、Ｐ型半導体層１０２の上面に、Ｎ型半導体層１０４を形成する。Ｎ型半導体層１０４は、例えば、エピタキシャル成長またはイオン注入により形成される。これにより、半導体基板１２が得られる。
【００３３】
次いで、図３（ｂ）に示すように、半導体層１８（例えば、シリコン基板）の表面に絶縁層１０６（ＢＯＸ層）を形成する。絶縁層１０６は、例えば、熱酸化法により形成される。これにより、半導体基板２０が得られる。次いで、ＳＯＩ層１０８の任意の位置に、例えば、水素イオン注入により欠陥が形成された面（欠陥形成面１４）を形成する。
【００３４】
次いで、図３（ｃ）に示すように、半導体基板２０を裏返して、絶縁層１０６とＮ型半導体層１０４とが接触するように、半導体基板２０と半導体基板１２とを接着する。次いで、欠陥形成面１４において、半導体層１８の一部を分離する。半導体基板１２上に残された半導体層１８の表面を研削する。例えば、エッチングやＣＭＰを用いて研削できる。これにより、半導体層１８の膜厚を調整し、ＳＯＩ層１０８を形成する。この後、図３（ｄ）に示すように、リフロー処理により、ＳＯＩ層１０８の表面を平坦化する。以上により、図１に示す半導体ウエハ１０が得られる。
【００３５】
本実施の形態の半導体ウエハ１０の製造方法においては、Ｎ型半導体層１０４とＳＯＩ層１０８とは別部材の半導体基板で形成される。すなわち、Ｎ型半導体層１０４は、表面が露出したＰ型半導体層１０２上に形成することが可能となる。このため、Ｎ型半導体層１０４の形成工程において、工程中に注入された不純物は、ＳＯＩ層１０８に導入することがない。これにより、ＳＯＩ層１０８に依存しないで、Ｎ型半導体層１０４の不純物濃度、ピーク濃度深さ、接合深さ及び注入エネルギーなどを所望の値に制御することが可能となる。
【００３６】
このような製造工程で得られた図２に示す半導体ウエハ１０は、第１導電型層（Ｐ型半導体層１０２）の上に第２導電型層（Ｎ型半導体層１０４）が形成された半導体基板１２、半導体基板１２上に形成された絶縁層１０６、及び絶縁層１０６上に形成された半導体層（ＳＯＩ層１０８）を有するＳＯＩ基板を備える。
この半導体ウエハ１０は、平面視において、第１導電型層（Ｐ型半導体層１０２）の面積をＳ１とし、第２導電型層（Ｎ型半導体層１０４）の面積をＳ２としたとき、Ｓ２／Ｓ１が８０％以上であることにより特定される。
【００３７】
本実施の形態では、Ｓ２／Ｓ１は、好ましくは８０％以上であり、より好ましくは９０％以上であり、さらに好ましくは９５％以上である。上限値は特に限定されないが、例えば１００％でもよいが、平面視において、Ｎ型半導体層１０４の周囲にＮ型不純物が導入されないマージンが形成されていてもよいし、スクライブラインに沿ってＮ型不純物が導入されてなくてもよい。また、本実施の形態では、Ｎ型半導体層１０４は、平面視において、一部が互いに離間してもよいが、部分的に連続して形成されていることが好ましく、全体が連続していることがさらに好ましい。Ｎ型半導体層１０４が連続して形成していることで、事後的に、Ｎ型半導体層１０４の区画が容易となる。言い換えると、同一構造の半導体ウエハ１０から、回路パターンに応じて、複数のレイアウトのバックゲートを作製することが可能となる。
【００３８】
なお、本実施の形態では、Ｓ２／Ｓ１が８０％以上であることは、半導体基板内に形成された複数のウェルのすべてが、電気的に接続しない様に互いに離間している態様を除外していることを意味する。
【００３９】
また、本実施の形態の半導体ウエハ１０において、ＢＯＸ層（絶縁層１０６）の下方にＰＮ接合が広範囲又は全面に形成される。また、Ｎ型半導体層１０４を充分に薄くしておく。これにより、Ｎ型半導体層１０４を任意の領域に分離する溝を形成するという簡単なプロセスにより、溝に分離されたＮ型半導体層１０４をＳＯＩデバイスのバックゲートとして機能させることが可能となる。このように分離されたＮ型半導体層１０４はＰ型半導体層１０２により電気的に分離されることになる。このため、分離された各Ｎ型半導体層１０４には独立の電圧を印加することができる。また半導体ウエハ１０又は半導体ウエハ１０から得られるＳＯＩ基板の製造コストは、従来のスマートカットＳＯＩ基板と同等に低く抑えることが可能となる。
【００４０】
次いで、図１に戻り、本実施の形態の半導体装置１００の各構成を詳述する。また、図４は、図１に示す半導体装置１００の平面図である。
図１に示すように、半導体装置１００は、ＮＦＥＴ領域３０、ＰＦＥＴ領域４０、基板コンタクト領域５０を有する。ＮＦＥＴ領域３０とＰＦＥＴ領域４０とは素子分離層１１０ａで区画される。また、ＰＦＥＴ領域４０と基板コンタクト領域５０とは素子分離層１１０ｂで区画される。ＮＦＥＴ領域３０には、Ｎ型トランジスタ１３０ａ、バックゲートコンタクト１３４ａが形成される。また、ＰＦＥＴ領域４０には、Ｐ型トランジスタ１３０ｂ、バックゲートコンタクト１３４ｂが形成される。また、基板コンタクト領域５０には、コンタクト１３６が形成される。Ｎ型トランジスタ１３０ａ及びＰ型トランジスタ１３０ｂは、同一の半導体基板１２上に形成されており、ＣＭＯＳ回路を構成する。また、領域を区画する素子分離層１１０ａ，１１０ｂの下端１６は、Ｐ型半導体層１０２とＮ型半導体層１０４との接合面に達していればよく、Ｐ型半導体層１０２の中に位置することが好ましい。
【００４１】
Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０の半導体基板１２上に形成される。Ｎ型トランジスタ１３０ａは、同じＮＦＥＴ領域３０内に、単独で形成されても良いが、複数形成されてもよい。複数のＮ型トランジスタ１３０ａは、ＳＯＩ層１０８が互いに離間していることにより、電気的に分離される。本実施の形態では、Ｎ型トランジスタ１３０ａは、Ｎ型拡散領域１１６ａ、チャネル領域１２０ａ、ゲート絶縁層１２２ａ、ゲート電極１２４ａ、スペーサ１２６ａを備える。
【００４２】
Ｎ型拡散領域１１６ａは、ＳＯＩ層１０８に形成されていて、チャネル領域１２０ａの両端に形成される。チャネル領域１２０ａの上部にはコンタクト１２８ａが形成される。コンタクト１２８ａは、層間絶縁層１３２貫通し、例えば、上層の多層配線を介して電位印加手段に接続する。ＳＯＩ層１０８のうちゲート絶縁層１２２ａが形成された領域上に、ゲート絶縁層１２２ａ及びゲート電極１２４ａがこの順で形成される。ＳＯＩ層１０８は、ゲート電極１２４ａの延在方向と直交する方向に形成される。ＳＯＩ層１０８は、上面視において、ゲート電極１２４ａとは一部が重なってもよいが、ゲート電極１２４ａの下部の全面に形成されていてもよい。ゲート電極１２４ａ上にはコンタクト１３８ａが形成される。ゲート電極１２４ａの両側にはスペーサ１２６ａが形成される。スペーサ１２６ａは、ゲート電極１２４ａの延在方向に沿って形成される。
【００４３】
バックゲートコンタクト１３４ａは、ＮＦＥＴ領域３０の半導体基板１２上に形成されていて、Ｎ型トランジスタ１３０ａとは離間して形成される。バックゲートコンタクト１３４ａは、絶縁層１０６を貫通し、Ｎ型半導体層１０４に接続する。本実施の形態では、バックゲートコンタクト１３４ａは、Ｎ型拡散層１１８ａを介してＮ型半導体層１０４と電気的に接続する。Ｎ型拡散層１１８ａは、Ｎ型半導体層１０４内に形成されていて、第２導電型層と同じ導電型の不純物層であり、第２導電型層よりも高濃度であることが好ましい。これにより、バックゲートコンタクト１３４ａとＮ型半導体層１０４との接続抵抗が低減される。なお、本実施の形態では、バックゲートコンタクト１３４ａの周囲には、ＳＯＩ層１０８が除去されているが、これに限定されず、Ｎ型トランジスタ１３０ａを構成するＳＯＩ層１０８と離間していればＳＯＩ層１０８が形成されていてもよい（言い換えると、バックゲートコンタクト１３４ａは、ＳＯＩ層１０８及び絶縁層１０６を貫通してＮ型半導体層１０４に接続してもよい）。
また、本実施の形態のコンタクトは、Ｗ若しくはＣｕを含む合金、これらを主成分として含む合金、又はこれらからなる金属で構成される。コンタクトは、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ法）又はダマシン法により形成される。
【００４４】
一方、Ｐ型トランジスタ１３０ｂは、Ｐ型拡散領域１１６ｂ、チャネル領域１２０ｂ、ゲート絶縁層１２２ｂ、ゲート電極１２４ｂ、スペーサ１２６ｂを備える。Ｐ型トランジスタ１３０ｂの構成は、Ｎ型トランジスタ１３０ａと同様の構造を有してもよい。また、バックゲートコンタクト１３４ｂは、バックゲートコンタクト１３４ａと同様の構造を有してもよい。
【００４５】
本実施の形態では、例えば、Ｐ型半導体層１０２は、Ｐ型シリコン基板であり、絶縁層１０６（ＢＯＸ層）は、ＳｉＯ２から構成される埋め込み絶縁層であり、ＳＯＩ層１０８は、シリコン単結晶で構成される。また、ゲート絶縁層１２２ａ，１２２ｂは、シリコン酸窒化膜や、ハフニウムシリケート含有膜等のＨｉｇｈ−ｋ膜でもよい。また、ゲート電極１２４ａ，１２４ｂは、多結晶シリコン電極、又はメタルゲート電極でもよく、例えば、ポリシリコンとＴｉＮとの多層構造を有してもよい。
【００４６】
また、基板コンタクト（コンタクト１３６）は、基板コンタクト領域５０に位置する第１導電型の第２ウェル（Ｐウェル１１２）に接続する。第１導電型の第２ウェル（Ｐウェル１１２）は、基板コンタクト領域５０に位置する半導体基板１２（Ｐ型半導体層１０２及びＮ型半導体層１０４）の上層に形成される。基板コンタクト領域５０は、第１素子領域（ＰＦＥＴ領域４０）及び第２素子領域（ＮＦＥＴ領域３０）を含む素子領域と第３素子分離絶縁層（素子分離層１１０ｂ）により分離される。素子分離層１１０ｂは、ＳＯＩ基板１０１又はＳＯＩ領域（ＮＦＥＴ領域３０及びＰＦＥＴ領域４０）に位置している半導体基板１２に埋め込まれ、下端が第１導電型層（Ｐ型半導体層１０２）に達している。
【００４７】
また、コンタクト１３６は、Ｐ型拡散層１１４を介してＰウェル１１２と接続する。Ｐ型拡散層１１４は、Ｎ型半導体層１０４よりもＰ型不純物の濃度が高くてもよい。また、Ｐ型拡散層１１４のＰ型不純物濃度は、下層のＰウェル１１２のＰ型不純物濃度よりも高くてもよい。例えば、Ｐ型拡散層１１４がイオン注入で形成され、かつＰウェル１１２がエピタキシャル成長で形成される場合には、Ｐ型拡散層１１４の不純物濃度プロファイルは釣鐘型となり、Ｐウェル１１２の不純物濃度プロファイルは均一となる。すなわち、Ｐ型拡散層１１４が形成された領域には、釣鐘型のプロファイルと、同伝導型の不純物の均一なプロファイルとが重なる領域が存在する。
【００４８】
また、基板コンタクト領域５０において、絶縁層１０６は、完全に除去されていてもよいが、一部残存するか、すべて残存していてもよい。言い換えると、基板コンタクト領域５０に位置する半導体基板１２の全面に絶縁層１０６が形成されていなくてもよい。また、基板コンタクト領域５０に位置する半導体基板１２の全面又は一部上に絶縁層１０６が形成されてもよい。例えば、コンタクト１３６は、絶縁層１０６を貫通して、Ｐウェル１１２と接続してもよい。
【００４９】
本実施の形態では、Ｎ型半導体層１０４とＰ型半導体層１０２との間は常に逆バイアスとなり、電気的に絶縁されることが好ましい。従って、Ｐ型半導体層１０２には負電位を印加することが望ましい。これにより、バックゲート（以下、ＢＧと称することもある）となるＮ型半導体層１０４にもＰＮ接合を逆バイアスとしたまま負の電圧が印加できる。さらには、印加電圧の自由度を増加させることができる。Ｐ型半導体層１０２の電位は基板裏面から与えても良いが、図１に示すように、基板コンタクト（コンタクト１３６）を設けることで上方から供給することも可能である。
【００５０】
本実施の形態のＳＯＩ基板１０１は、例えば、２２ｎｍ以下のＬＳＩで利用することが可能となる。この場合、半導体装置１００において、電源電圧は１Ｖ程度であり、Ｖｔｈを０．１Ｖ以上変調できることが望ましい。これを電源電圧と同等の１Ｖ程度の基板バイアスで実現するには、ゲート絶縁膜（ゲート絶縁層１２２ａ，１２２ｂ）の膜厚が２ｎｍ以下（ＳｉＯ２換算、以下同様）の場合、ＢＯＸ層（絶縁層１０６）の厚さは２０ｎｍ以下が好ましい。ゲート絶縁膜厚が１ｎｍ程度に薄膜化される場合には、ＢＯＸ層の厚さは１０ｎｍ以下が好ましい。また、絶縁層１０６（ＢＯＸ層）の厚さは、例えば、第１素子領域（ＰＦＥＴ領域４０）に位置する第１導電型のトランジスタ（Ｐ型トランジスタ１３０ｂ）のゲート電極１３０ｂの最小線幅の１０倍以下であることが好ましく、１倍以下であることがより好ましい。絶縁層１０６の膜厚を薄くすることにより、半導体基板１２上の素子領域以外の領域に絶縁層１０６が存在しないバルク領域を形成する場合に、素子領域とバルク領域との高低差が低減されて、歩留まりに優れた半導体装置が得られる。
【００５１】
Ｎ型半導体層１０４は、素子分離層１１０ａにより分離される。素子領域が相異なるウェル（Ｎ型半導体層１０４）間の距離は、十分な集積度確保のため、好ましくは５０ｎｍ以下であり、より好ましくは３０ｎｍ以下である。一方、素子分離層１１０ａのアスペクト比は、製造を容易とするため、好ましくは１０以下であり、より好ましくは５以下である。
以上より、ＢＯＸ層（絶縁層１０６）下のＮ型半導体層１０４の厚さは、好ましくは５００ｎｍ以下であり、より好ましくは３００ｎｍ以下であり、さらに好ましくは１５０ｎｍ以下である。
【００５２】
また、Ｎ型半導体層１０４の不純物濃度は、空乏層の伸びがその厚さを超えないようにする。空乏層幅をＷ、Ｎ型Ｓｉ層の濃度をＮ、空乏層に印加される電圧をＶ（内蔵電位を含む）としたとき、下記一般式の関係を満たす（数値例はＶ＝１Ｖのときを示す）。一般式中の単位はＳＩ単位系とする。
【数１】
【００５３】
Ｎ型半導体層１０４の不純物濃度は、上記一般式で算出されるＷが少なくともその厚さを超えないよう十分濃くする必要がある。さらにＶｔｈ変調効率の観点からは、空乏層幅（ＳｉＯ２換算）は、ＢＯＸ層の厚さより小さいことが好ましい。すなわち、ＢＯＸ層の厚さが１０ｎｍであれば、Ｗは実膜厚３０ｎｍ（Ｓｉは誘電率がＳｉＯ２の３倍なのでこれで１０ｎｍと等価となる）以下であることが好ましく、その場合のＮは１０１８ａｔｏｍｓ／ｃｍ３以上とすればよい。
【００５４】
ここで、本実施の形態では、ＢＯＸ層の電気的厚さを次のように定義する。
以下、ゲート絶縁の電気的膜厚の定義と比較して説明する。まず、ゲート絶縁の電気的膜厚の定義を説明する。ＳｉＯ２換算の電気的な膜厚ＴＩＮＶで説明する。反転時の面積あたりの電気的容量をＣＩＮＶ、真空の誘電率をｅ０としたとき、ＣＩＮＶ＝３．９ｅ０／ＴＩＮＶである。ここで、３．９はＳｉＯ２の比誘電率である。
ゲートのゲート絶縁膜と接する部分が金属であり、ゲート絶縁膜が１以上の層から成り、各層の厚さと比誘電率がＴ１とｋ１、Ｔ２とｋ２、...であるとき、ＴＩＮＶは概ねＴ１ｘ３．９／ｋ１＋Ｔ２ｘ３．９／ｋ２＋...＋０．４ｎｍとなる。ここで０．４ｎｍは反転層が有限の厚さを持つことに起因する。ゲートのゲート絶縁膜と接する部分が半導体（典型的にはポリシリコン）である場合、ゲート中での電位降下（所謂空乏化）により、ＴＩＮＶは概ねさらに０．４ｎｍ程度加算される。
次に例を示す。
金属ゲートＭＯＳＦＥＴのゲート絶縁膜が２ｎｍの純粋なＳｉＯ２の単層膜であれば、その電気的膜厚は２．４ｎｍとなる。
３ｎｍ、ｋ１＝２０の高誘電率膜（ＨｆＳｉＯＮ、ＨｆＯ２など）の単層膜であれば、その電気的膜厚は０．９９ｎｍとなる。
３ｎｍ、ｋ１＝２０の高誘電率膜と０．５ｎｍのＳｉＯ２の積層膜であれば、その電気的膜厚は１．５ｎｍとなる。
【００５５】
一方、ＢＯＸ層の場合、上下のＳｉに生じる空乏層の厚さがその電気的厚さに影響するが、空乏層厚さはデバイスの動作状態や基板の濃度に大きく依存するため、ＢＯＸ層の厚さをゲート絶縁膜の膜厚と同様に定義することは難しい。
そこで、本実施の形態では、ＢＯＸ層そのものの電気的厚さで定義することにする。つまり、ＢＯＸ層の電気的厚さは、Ｔ１ｘ３．９／ｋ１＋Ｔ２ｘ３．９／ｋ２＋...と定義する。特にＢＯＸ層がＳｉＯ２であれば、実際の膜厚と一致する。ＢＯＸ層はゲート絶縁膜よりおよそ１桁厚いことをその理由として挙げてよい。この定義は電気的厚さの下限を与える。
【００５６】
また、Ｎ型半導体層１０４（第２導電型層）は、形成方法に応じて図１６に示すような濃度プロファイルを有する。図１６は、ＢＯＸ層（絶縁層１０６）下の不純物分布を示す図である。
図１６（ａ）は、Ｎ型半導体層１０４がエピタキシャル成長により形成された場合の不純物濃度プロファイルを示す。また、図１６（ｂ）は、Ｎ型半導体層１０４が、１回のイオン注入により形成された場合の不純物濃度プロファイルを示す。また、図１６（ｃ）は、Ｎ型半導体層１０４が、２回のイオン注入により形成された場合の不純物濃度プロファイルを示す。第１面２４は、絶縁層１０６と接するＮ型半導体層１０４の上面である。ＰＮ接合面２８は、Ｎ型半導体層１０４のＮ型不純物濃度とＰ型半導体層１０２のＰ型不純物濃度が一致した部分を示す。すなわち、このようなＮ型半導体層１０４は、層厚方向において均一濃度を有する領域を有することになる。図１６（ａ）に示すように、エピタキシャル成長の場合、プロファイルは第１面２４からＰＮ接合面２８まで均一な分布を有する。一方、図１６（ｂ）及び（ｃ）に示すように、一回のイオン注入では１つ山を有する釣鐘型となり、二回のイオン注入では２つの山を有する分布となる。
ここで、Ｎ型半導体層１０４の深さ（膜厚）は、表面（第１面２４）からｐｎ接合（ＰＮ接合面２８）までの距離とする。また、Ｎ型半導体層１０４の不純物濃度は、例えば、深さの範囲内での濃度の平均値とする。このように定義した上で、上記一般式において、Ｎ型半導体層１０４の深さ＞Ｗを満たすことが有効である。
【００５７】
Ｎ型半導体層１０４は、前述のとおり、トランジスタに影響を与えずに、不純物濃度を高くなるように形成される。このため、Ｎ型半導体層１０４は、低抵抗かつ空乏化が抑制されることになる。そして、Ｎ型半導体層１０４は、実効膜厚が増加するように形成され得る。
【００５８】
なお、本実施の形態では、Ｐ型半導体層１０２、Ｎ型半導体層１０４、絶縁層１０６及びＳＯＩ層１０８の半導体装置１００の各構成は、半導体ウエハ１０の各構成から得られる。ＳＯＩ層の上には適宜ＳｉＯ２などの保護膜を設けても良い。Ｎ型とＰ型は入れ替えても良い。
【００５９】
次いで、本実施の形態の半導体装置の製造方法について説明する。
図５〜８は、半導体装置の製造手順を示す工程断面図である。
本実施の形態の半導体装置の製造方法は、次の工程を有する。すなわち、まず、第１導電型層（Ｐ型半導体層１０２）の上に第２導電型層（Ｎ型半導体層１０４）が形成された半導体基板１２、半導体基板１２上に形成された絶縁層（絶縁層１０６）、及び絶縁層（絶縁層１０６）上に形成された半導体層（ＳＯＩ層１０８）を有するＳＯＩ基板１０１を準備する。次いで、ＳＯＩ基板１０１に埋め込まれ、下端１６が第１導電型層（Ｐ型半導体層１０２）に達しており、第１素子領域（ＰＦＥＴ領域４０）と第２素子領域（ＮＦＥＴ領域３０）とを分離する第１素子分離絶縁層を形成する。次いで、第１素子領域（ＰＦＥＴ領域４０）に位置し、半導体層（ＳＯＩ層１０８）にチャネル領域１２０ｂが形成された第１導電型の第１トランジスタ（Ｐ型トランジスタ１３０ｂ）を形成する。次いで、第２素子領域（ＮＦＥＴ領域３０）に位置し、半導体層（ＳＯＩ層１０８）にチャネル領域１２０ａが形成された第２導電型の第１トランジスタ（Ｎ型トランジスタ１３０ａ）を形成する。次いで、第１素子領域（ＰＦＥＴ領域４０）に位置する第２導電型層（Ｎ型半導体層１０４）に第１バックゲートコンタクト（バックゲートコンタクト１３４ｂ）を接続する。この後、第２素子領域（ＮＦＥＴ領域３０）に位置する第２導電型層（Ｎ型半導体層１０４）に第２バックゲートコンタクト（バックゲートコンタクト１３４ａ）を接続する。
【００６０】
また、本実施の形態の半導体装置１００の製造方法は、さらに次の工程を有してもよい。すなわち、選択的に絶縁層（絶縁層１０６）及び第２半導体層（Ｎ型半導体層１０４）を除去することにより、基板コンタクト領域５０を形成する。次いで、素子分離膜（素子分離層１１０ｂ）により、ＳＯＩ領域（ＮＦＥＴ領域３０及びＰＦＥＴ領域４０）と基板コンタクト領域５０とを分離する。次いで、基板コンタクト領域５０の半導体基板１２上に第１導電型を有する第３ウェル（Ｐウェル１１２）を形成する。この後、第３ウェル（Ｐウェル１１２）上に基板コンタクト（コンタクト１３６）を形成する。
以下、詳述する。
【００６１】
まず、前述した半導体ウエハ１０を準備する。次いで、図５（ａ）に示すように、素子分離層１１０ａ，１１０ｂ（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））を半導体基板１２内に形成する。例えば、リソグラフィとエッチング工程を用いて、溝を形成する。溝の深さを、Ｎ型半導体層１０４よりも深くする。これにより、Ｎ型半導体層１０４は複数の領域（上から見た形状は通常矩形や多角形とする）に分離される。これら各領域はバックゲート（ＢＧ）として機能する。次に、溝中に絶縁体（ＳｉＯ２など）を埋め込む。次いで、ＣＭＰによる平坦化を行なって、絶縁体を溝内部にのみ残す。これにより、図５（ａ）に示す構造を得る。なお、ＳＯＩ層１０８をＣＭＰのダメージから保護するため、溝形成前に全面をＳｉＮ／ＳｉＯ２積層膜などの保護膜で覆っておくことが好ましい。この場合、保護膜はＣＭＰ後に除去することで、図５（ａ）に示す構造を得る。以上より、ＳＯＩ層を貫通するイオン注入を行なうことなくＢＧを形成できる。
【００６２】
次いで、図５（ｂ）に示すように、ＳＯＩ層１０８を適宜トランジスタの形状にパターニングする。ＳＯＩ層１０８は、凹部（溝部）により空間的に離間させてもよいが、素子分離により物理的に離間させてもよい。すなわち、本工程には、一般的なメサ分離技術やＳＴＩ技術を用いることができる。本実施の形態では、メサ分離技術を使用した例を示す。
【００６３】
次いで、基板コンタクト領域５０に位置するＮ型半導体層１０４及び絶縁層１０６を選択的に除去する。これにより、Ｎ型半導体層１０４の上面を露出させる。なお、本工程では、絶縁層１０６の全部または一部が残存していてもよい。また、基板コンタクト領域５０のみ、Ｎ型半導体層１０４を選択的に除去し、次いで基板高さをそろえるために選択Ｓｉ成長を実施してもよい。
【００６４】
次いで、図６（ａ）に示すように、基板コンタクト領域５０の半導体基板１２内部に、選択的にＰ型拡散層１１４及びＰウェル１１２を形成する。例えば、イオン注入又はエピタキシャル成長により、Ｐ型拡散層１１４及びＰウェル１１２を形成する。
【００６５】
次いで、図６（ｂ）に示すように、ＮＦＥＴ領域３０のＳＯＩ層１０８上に、ゲート絶縁層１２２ａ及びゲート電極１２４ａを形成する。また、ＰＦＥＴ領域４０のＳＯＩ層１０８上に、ゲート絶縁層１２２ｂ及びゲート電極１２４ｂを形成する。例えば、ＳＯＩ層１０８上にシリコン酸窒化膜と多結晶シリコン膜とを順に形成する。そして、リソグラフィ技術とドライエッチング技術を用いて、ゲート電極に加工する。
【００６６】
次いで、図７（ａ）に示すように、ゲート電極１２４ａ，１２４ｂの両側のＳＯＩ層１０８に、それぞれ、ソースドレイン拡散層（Ｎ型拡散領域１１６ａ，Ｐ型拡散領域１１６ｂ）を形成する。例えば、イオン注入や気相ドーピングなどの手法を用いる。
本工程と同時に、Ｎ型半導体層１０４のうち、ＢＧとのコンタクトを形成する領域に高濃度のＮ型拡散層（Ｎ型拡散層１１８ａ，１１８ｂ）を形成してもよい。Ｎ型拡散層１１８ａ，１１８ｂは、Ｎ型半導体層１０４の表面の不純物濃度が十分高ければ省略してもよい。なお、本工程と同時に、基板コンタクト領域５０の半導体基板１２に、前述のＰ型拡散層１１４を形成してもよい。また、ソースドレイン拡散層を形成後、ソースドレイン拡散層の上面にシリサイドを形成し、低抵抗化してもよい。
【００６７】
次いで、図７（ｂ）に示すように、ゲート電極１２４ａ，１２４ｂの両壁上にスペーサ１２６ａ，１２６ｂを形成する。
【００６８】
次いで、図８及び図４に示すように、半導体基板１２上に層間絶縁層１３２を形成し、この層間絶縁層１３２を貫通して、ソースドレイン拡散層、バックゲート（エンドプレート１１８ａ，１１８ｂ）、ゲート電極（ゲート電極１２４ａ，１２４ｂ）及び、基板コンタクト領域５０の半導体基板１２に接続するコンタクト（コンタクト１２８ａ，１２８ｂ、バックゲートコンタクト１３４ａ，１３４ｂ、コンタクト１３８ａ，１３８ｂ、及びコンタクト１３６）を形成する。以上により、半導体装置１００が得られる。
【００６９】
本実施の形態の作用効果について説明する。
特許文献１〜３に記載のように、ＰＮ接合のみでＰＮ領域を分離する方法は、ＢＧ間の距離を縮めることが困難である。すなわち、特許文献１及び２の構成では、ウェルとウェルの分離距離を短くできないため、集積度が劣化する（文献１の場合はウェル間にＳＴＩが存在しない、文献２の場合はＮＦＥＴとＰＦＥＴでウェルの極性がことなるため）。また、特許文献１、２及び非特許文献１のように、ウェルをＳＯＩ層を貫通するイオン注入で形成する場合、不純物がＳＯＩ層に残留し、トランジスタ特性（ばらつき）を劣化させることになる。
【００７０】
これに対して、本実施の形態では、異なるＢＧ間の距離は加工可能なＳＴＩの最小幅によって決定されるから、高い集積度が実現できる。また、ＢＧは予め基板に埋め込まれているため、イオン注入によりＢＧを形成する必要がない。このためイオン注入した不純物がＦＥＴのＳＯＩ層に混入する恐れがなく、高性能なＦＥＴが実現できる。
したがって、本実施の形態によれば、ＢＯＸ層下のＢＧを有するＬＳＩを容易かつ高集積に形成できる。
【００７１】
また、薄膜ＳＯＩ層を有するＳＯＩ基板を備える半導体装置においては、薄層ＳＯＩ層中に不純物を導入しないことでばらつきを低減する必要がある。このような半導体装置には、不純物によってＶｔｈを制御することが困難となり得る。
【００７２】
これに対して、本実施の形態では、図１に示すように、ＮＦＥＴとＰＦＥＴのＢＧには、独立な電位を与えることができる。これにより、ＮＦＥＴとＰＦＥＴのしきい値Ｖｔｈを独立に制御し、それぞれのＶｔｈを最適な値に設定できる。互いに分離されたＢＧどうしは、ＰＮ接合により電気的に分離される。また、分離を確実にするため、ＳＴＩ深さはＮ型層下面より十分深くすることが望ましい。ＢＧは全ＮＦＥＴで共通、あるいは全ＰＦＥＴで共通としても良いが、ＢＧをＮＦＥＴ間、あるいはＰＦＥＴ間で分離することで、ＢＧの電位をＮＦＥＴ間で異なる、あるいはＰＦＥＴ間で異なるようにすることもできる。これにより、マルチＶｔｈを実現できる。さらにＢＧの電位は固定されている必要はなく、回路の動作状態に応じて適宜変化させることができる。これにより可変Ｖｔｈを実現できる。
【００７３】
（第２の実施の形態）
第２の実施の形態の半導体装置１００は、バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０を有する点を除いて、基本的には第１の実施の形態と同様である。
以下、第１の実施の形態の相違点を詳述する。
【００７４】
図９は、第２の実施の形態の半導体装置の構成を示す断面図である。図１０は、第２の実施の形態の半導体装置の構成を示す平面図である。また、図１１は、第２の実施の形態の半導体装置のレイアウト配置の一例を示す図である。
第２の実施の形態の半導体装置１００は、半導体基板、第１素子分離絶縁層、第２素子分離絶縁層、第１導電型の第１トランジスタ、第２導電型の第１トランジスタ、第２導電型の第２トランジスタ、第１バックゲートコンタクト、及び第２バックゲートコンタクトを備える。
【００７５】
半導体基板１２は、第１導電型層（Ｐ型半導体層１０２）の上に形成された第２導電型層（Ｎ型半導体層１０４）を有する。第２素子分離層（素子分離層１１０ｃ）は、半導体基板１２に埋め込まれていて、下端がＰ型半導体層１０２に達しており、ＳＯＩ領域６０とバルク領域（バルクＰＦＥＴ領域７０）とを分離する。ＳＯＩ領域６０は、半導体基板１２上に形成された絶縁層（絶縁層１０６）及び絶縁層１０６上に形成された半導体層（ＳＯＩ層１０８）をさらに有する。第１素子分離絶縁層（素子分離層１１０ａ）は、ＳＯＩ領域６０に位置している半導体基板１２に埋め込まれ、下端がＰ型半導体層１０２に達しており、第１素子領域（ＰＦＥＴ領域４０）と第２素子領域（ＮＦＥＴ領域３０）とを分離する。
【００７６】
第１導電型の第１トランジスタ（Ｐ型トランジスタ１３０ｂ）は、ＰＦＥＴ領域４０に位置し、ＳＯＩ層１０８に形成されたチャネル領域１２０ｂを備える。第２導電型の第１トランジスタ（Ｎ型トランジスタ１３０ａ）は、ＮＦＥＴ領域３０に位置し、ＳＯＩ層１０８に形成されたチャネル領域１２０ａを備える。第１バックゲートコンタクト（バックゲートコンタクト１３４ｂ）は、第１素子領域（ＰＦＥＴ領域４０）に位置する第２導電型層（ＳＯＩ層１０８）に接続する。第２バックゲートコンタクトは、第２素子領域（ＮＦＥＴ領域３０）に位置する第２導電型層（ＳＯＩ層１０８）に接続する。
【００７７】
また、第１導電型の第２トランジスタ（Ｐ型トランジスタ１３０ｃ）は、バルクＰＦＥＴ領域７０に位置し、第２導電型層（Ｎウェル１５２）上に形成される。
このような半導体装置１００は、第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度が１０１８ａｔｏｍｓ／ｃｍ３以上であり、第１導電型のトランジスタ（Ｐ型トランジスタ１３０ｂ）が形成されている半導体層（ＳＯＩ層１０８）における第２導電型の不純物濃度が、ＰＦＥＴ領域４０に位置する第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度の１／１０以下により特定される。
【００７８】
また、第２の実施の形態の半導体装置１００は、図９に示す以下の構成をさらに備えてもよい。すなわち、本実施の形態の半導体装置１００は、バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０から構成されるバルク領域、及び基板コンタクト領域５０をさらに備える。
バルク領域において、半導体基板１２に埋め込まれており、第３素子領域（バルクＰＦＥＴ領域７０）と第４素子領域（バルクＮＦＥＴ領域８０）とは第３素子分離絶縁層（素子分離層１１０ｄ）により分離される。
【００７９】
バルクＰＦＥＴ領域７０には、Ｐ型トランジスタ１３０ｃが形成される。Ｐ型トランジスタ１３０ｃは、Ｎウェル１５２上に形成されたゲート絶縁層１２２ｃ及びゲート電極１２４ｃ、ゲート電極１２４ｃの両側であって、Ｎウェル１５２の表面近傍に形成されたＰ型拡散領域１１６ｃ及びＰ型エクステンション領域１５６ｃを備える。ゲート電極１２４ｃの両壁上にはスペーサ１２６ｃが形成される。Ｐ型エクステンション領域１５６ｃにはコンタクト１２８ｃが接続される。また、Ｎウェル１５２とＰ型半導体層１０２との間にＮウェル１５０（第２導電型のウェル）が形成される。また、本実施の形態では、バルクＰＦＥＴ領域７０（バルク領域）に位置する第２導電型層は、Ｎウェル１５２でもよいが、ＳＯＩ領域６０に位置するＮ型半導体層１０４と同一でもよい。本実施の形態では、同一であるとは、同じ導電型の不純物及び同じ傾向の濃度プロファイルを有することを意味する。
【００８０】
バルクＮＦＥＴ領域８０には、Ｎ型トランジスタ１３０ｄ（第２導電型の第２トランジスタ）が形成される。Ｎ型トランジスタ１３０ｄは、バルクＮＦＥＴ領域８０に位置する半導体基板１２の上層にＰウェル１５４（第１導電型の第１ウェル）が形成されており、このＰウェル１５４上に形成される。Ｐ型トランジスタ１３０ｃは、Ｐウェル１５４上に形成されたゲート絶縁層１２２ｄ及びゲート電極１２４ｄ、ゲート電極１２４ｄの両側であって、Ｐウェル１５４の表面近傍に形成されたＮ型拡散領域１１６ｄ及びＮ型エクステンション領域１５６ｄを備える。ゲート電極１２４ｄの両壁上にはスペーサ１２６ｄが形成される。Ｎ型エクステンション領域１５６ｄにはコンタクト１２８ｄが接続される。
【００８１】
また、例えば、Ｎウェル１５０がイオン注入で形成され、かつＰウェル１５４がエピタキシャル成長で形成される場合には、Ｎ型不純物の濃度プロファイルは釣鐘型となり、Ｐ型不純物のプロファイルは均一となる。すなわち、Ｐウェル１５４が形成された領域には、釣鐘型のフロファイルと、逆伝導型の不純物の均一なプロファイルとが重なる領域が存在する。
【００８２】
また、図１０に示すように、平面視において、ＳＯＩ層１０８及び絶縁層１０６は、Ｐ型拡散領域１１６ｃ及びＮ型拡散領域１１６ｄ上の全面に形成されていないが、除去工程のバラツキにより、トランジスタの動作に不具合を生じない程度に残存していてもよい。
【００８３】
また、バルク領域と基板コンタクト領域５０とは素子分離層１１０ｅにより分離される。基板コンタクト領域５０には、コンタクト１３６が形成される。コンタクト１３６は、基板コンタクト領域５０のＰウェル１１２にＰ型拡散層１１４を介して接続する。
【００８４】
第２の実施の形態の作用効果について説明する。
第２の実施の形態のＳＯＩデバイスは、バルクデバイスと混載することができる。ＳＯＩ層とＢＯＸ層が薄ければ、大きな段差を生じることなく、これらを一部領域のみ除去し、ＢＯＸ下の基板中に通常のバルクＭＯＳＦＥＴを形成することができる。また、第２の実施の形態の半導体装置は、第１の実施の形態と同様の効果が得られる。
【００８５】
また、本実施の形態では、図１１に示すように、チップ上には複数のＳＯＩ ＮＦＥＴ領域（ＮＦＥＴ領域３０）とＳＯＩ ＰＦＥＴ領域（ＰＦＥＴ領域４０）が配置される。ＳＯＩ ＮＦＥＴとＳＯＩ ＰＦＥＴの組合せによりＣＭＯＳ回路が形成される。これら各領域のＢＯＸ層下にはそれぞれＢＧが設けられ、その電位は独立に設定し得る。加えて、バルクＣＭＯＳ形成領域が設けられ、バルクＣＭＯＳ形成領域には、複数のバルクＰＦＥＴ領域７０（Ｐウェル領域）とバルクＮＦＥＴ領域８０（Ｎウェル領域）が設けられる。バルクＮＦＥＴとバルクＰＦＥＴの組合せによりバルクＣＭＯＳ回路が形成される。バルクＦＥＴはＩ／Ｏ回路、アナログ回路に好適に用いられる。
【００８６】
次いで、第２の実施の形態の半導体装置の製造方法について説明する。
図１２〜図１５は、本実施の形態の製造方法の工程手順を示す工程断面図である。
本実施の形態の半導体装置の製造方法は、次の工程を含む。すなわち、第１の実施の形態と同様にして、ＳＯＩ領域６０に位置する半導体基板１２上において、第１導電型の第１トランジスタ（Ｐ型トランジスタ１３０ｂ）を形成する工程、第２導電型の第１トランジスタを形成する工程（Ｎ型トランジスタ１３０ａ）、第１バックゲートコンタクト（バックゲートコンタクト１３４ｂ）を接続する工程、及び第２バックゲートコンタクト（バックゲートコンタクト１３４ａ）を接続する前記工程を行う。また、選択的に絶縁層１０６及び半導体層（ＳＯＩ層１０８）を除去することにより、半導体基板１２上にバルク領域を形成する。次いで、半導体基板１２に埋め込まれていて、下端が第１導電型層（Ｐ型半導体層１０２）に達しており、バルク領域とＳＯＩ領域とを分離する第２素子分離層（素子分離層１１０ｄ）を形成する。次いで、バルク領域に位置し、第２導電型層（Ｎウェル１５２）上に第１導電型の第２トランジスタ（Ｐ型トランジスタ１３０ｃ）を形成する。
さらに、本実施の形態の半導体装置の製造方法は、次の工程を有してもよい。すなわち、記バルク領域において、半導体基板１２に埋め込まれており、第３素子領域（バルクＰＦＥＴ領域７０）と第４素子領域（バルクＮＦＥＴ領域８０）とを分離する第３素子分離絶縁層（素子分離層１１０ｄ）を形成する。次いで、バルクＮＦＥＴ領域８０に位置する半導体基板１２の上層に第１導電型の第１ウェル（Ｐウェル１５４）を形成する。次いで、ＰＦＥＴ領域４０に位置し、Ｐウェル１５４上に第２導電型の第２トランジスタ（Ｐ型トランジスタ１３０ｃ）を形成する。また、バルクＰＦＥＴ領域７０に位置する半導体基板１２中であって、第２導電型層（Ｎウェル１５２）と第１導電型層（Ｐ型半導体層１０２）との間に第２導電型のウェル（Ｎウェル１５０）を形成してもよい。
以下、詳述する。
【００８７】
まず、図１２（ａ）に示すように、ＳＯＩ基板１０１に各領域を分離する素子分離層１１０ａ，１１０ｃ〜１１０ｄを形成する。これにより、ＳＯＩ基板１０１は、ＮＦＥＴ領域３０、ＰＦＥＴ領域４０、バルクＰＦＥＴ領域７０、バルクＮＦＥＴ領域８０、及び基板コンタクト領域５０に区画される。
【００８８】
次いで、図１２（ｂ）に示すように、バルク領域とともに、基板コンタクト領域５０において、絶縁層１０６及びＳＯＩ層１０８を選択的に除去する。一方、ＳＯＩ領域６０では、図１３（ａ）に示すように、ＳＯＩ層１０８を所定の形状にパターニングする。
【００８９】
次いで、図１３（ｂ）に示すように、バルク領域の半導体基板１２内にウェルを形成する。例えば、バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０を覆うＮウェル１５０が形成される。バルクＰＦＥＴ領域７０のＮウェル１５０上にＮウェル１５２が形成される。また、バルクＮＦＥＴ領域８０のＮウェル１５０上にＰウェル１５４が形成される。Ｎウェル１５２の不純物濃度は、Ｎウェル１５０よりも高くすることが好ましい。また、Ｐウェル１５４の不純物濃度は、Ｎウェル１５０よりも高くすることが好ましい。
【００９０】
また、望ましくはバルクＦＥＴ領域のみ、Ｎ型Ｓｉ層を選択的に除去し、次いで基板高さをそろえるために選択Ｓｉ成長を行なうのが良い。これらＮウェルとＰウェルはイオン注入により形成できる。Ｎ型半導体層１０４を除去せず、もともと存在したＮ型Ｓｉ層をＮウェルとして流用しても良い。このときＰウェルはＰ型不純物をイオン注入などにより導入することで形成できる。なお、ＢＯＸ層下のＮ型Ｓｉ層（Ｎ型半導体層１０４）の濃度が高すぎる場合、その濃度を外方拡散により低減してから、上記したウェル形成を実施しても良い。加えて図１３（ａ）に示す深いＮウェル（Ｎウェル１５０）を形成し、バルクＦＥＴ用のＰウェルと、Ｐ型Ｓｉ基板を電気的に分離し、それぞれの電位を別々の値とすることを可能としても良い。
【００９１】
本工程では、基板コンタクト領域５０の半導体基板１２内に、Ｐウェル１１２及びＰ型拡散層１１４を形成する。Ｐウェル１１２は、Ｐウェル１５４と同一工程で形成されてもよいが、後述のＰ型拡散領域１１６ｃを形成する工程と同時に形成されてもよい。また、Ｐ型拡散層１１４は、後述のＰ型拡散領域１１６ｄと同時に形成されてもよい。後述のとおり、Ｐ型拡散層１１４は任意のタイミングで形成される。
【００９２】
次いで、図１４（ａ）に示すように、ＮＦＥＴ領域３０のＳＯＩ層１０８上に、ゲート絶縁層１２２ａ及びゲート電極１２４ａを形成する。また、ＰＦＥＴ領域４０のＳＯＩ層１０８上に、ゲート絶縁層１２２ｂ及びゲート電極１２４ｂを形成する。また、ＳＯＩ領域６０とともに、バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０においても、ゲート絶縁膜及びゲート電極を形成する。すなわち、バルクＰＦＥＴ領域７０のＮウェル１５２上に、ゲート絶縁層１２２ｃ及びゲート電極１２４ｃを形成する。また、バルクＮＦＥＴ領域８０のＰウェル１５４上に、ゲート絶縁層１２２ｄ及びゲート電極１２４ｄを形成する。例えば、ＳＯＩ層１０８、Ｎウェル１５２及びＰウェル１５４上にシリコン酸窒化膜と多結晶シリコン膜とを順に形成する。そして、リソグラフィ技術とドライエッチング技術を用いて、ゲート電極に加工する。
【００９３】
次いで、図１４（ｂ）に示すように、ゲート電極１２４ｃ，１２４ｄの両側のＮウェル１５２及びＰウェル１５４内に、それぞれ、エクステンション領域（Ｐ型エクステンション領域１５６ｃ、Ｎ型エクステンション領域１５６ｄ）を形成する。本工程と同時に、ゲート電極１２４ａ，１２４ｂの両側のＳＯＩ層１０８内に、それぞれ、ソースドレイン拡散層（Ｎ型拡散領域１１６ａ，Ｐ型拡散領域１１６ｂ）を形成することができる。例えば、イオン注入や気相ドーピングなどの手法を用いる。本工程と同時に、基板コンタクト領域５０のＰ型拡散層１１４を形成してもよい。
【００９４】
次いで、ゲート電極１２４〜ｄの両壁上にスペーサ１２６〜ｄを形成する。続いて、ゲート電極１２４ｃ、１２４ｄの両側のＮウェル１５２及びＰウェル１５４内に、それぞれ、ソースドレイン拡散層（Ｐ型拡散領域１１６ｃ、Ｎ型拡散領域１１６ｄ）を形成する。例えば、イオン注入や気相ドーピングなどの手法を用いる。また、ソースドレイン拡散層の上面にシリサイドを形成し、低抵抗化してもよい。
このようなエクステンション領域形成工程又はソースドレイン拡散層形成工程と同時に、Ｎ型半導体層１０４のうち、ＢＧとのコンタクトを形成する領域に高濃度のＮ型拡散層（Ｎ型拡散層１１８ａ，１１８ｂ）を形成してもよい。Ｎ型拡散層１１８ａ，１１８ｂは、Ｎ型半導体層１０４の表面の不純物濃度が十分高ければ省略してもよい。
【００９５】
次いで、図１５に示すように、半導体基板１２上に層間絶縁層１３２を形成し、この層間絶縁層１３２を貫通して、ソースドレイン拡散層、バックゲート（エンドプレート１１８ａ，１１８ｂ）、ゲート電極（ゲート電極１２４ａ，１２４ｂ）及び、バルクＭＯＳＦＥＴ領域（バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０）並びに基板コンタクト領域５０の半導体基板１２に接続するコンタクト（コンタクト１２８ａ，１２８ｂ、バックゲートコンタクト１３４ａ，１３４ｂ、コンタクト１３８ａ，１３８ｂ、コンタクト１２８ｃ,１２８ｄ及びコンタクト１３６）を形成する。以上により、第２の実施の形態の半導体装置１００が得られる。
【００９６】
また、図１７は、第２の実施形態に係る半導体装置の構成の変形例を示す平面図である。
図１７に示すように、Ｎウェル１５０及びＰウェル１５４の電位をそれぞれ調整するために、ウェルコンタクトを形成してもよい。ウェルコンタクト１３４ｃはバルクＰＦＥＴ領域７０に存在するトランジスタ１３０ｃと素子分離層１１０ｆで分離され、Ｎ型拡散層１１８ｃを介してＮウェル１５０に接続される。ウェルコンタクト１３４ｄはバルクＮＦＥＴ領域８０に存在するトランジスタ１３０ｄと素子分離層１１０ｇで分離され、Ｐ型拡散層１１８ｄを介してＰウェル１５４に接続される。また、Ｎ型拡散層１１８ｃはＮウェル１５０の表面の不純物濃度が十分高ければ省略してもよく、Ｐ型拡散層１１８ｄはＰウェル１５４の表面の不純物濃度が十分高ければ省略してもよい。
【００９７】
なお、以上の説明でＮ型とＰ型をすべて入れ替えた構成としても良い。その場合、印加電圧については極性を反転させる読み替えを行なう。
【００９８】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００９９】
１０ 半導体ウエハ
１２ 半導体基板
１４ 欠陥形成面
１６ 下面
１８ 半導体層
２０ 半導体基板
２２ 第１面
２４ 第１面
２６ 第２面
２８ ＰＮ接合面
３０ ＮＦＥＴ領域
４０ ＰＦＥＴ領域
５０ 基板コンタクト領域
６０ ＳＯＩ領域
７０ バルクＰＦＥＴ領域
８０ バルクＮＦＥＴ領域
１００ 半導体装置
１０１ ＳＯＩ基板
１０２ Ｐ型半導体層
１０４ Ｎ型半導体層
１０６ 絶縁層
１０８ ＳＯＩ層
１１０、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、１１０ｇ 素子分離層
１１２ Ｐウェル
１１４ Ｐ型拡散層
１１６ａ Ｎ型拡散領域
１１６ｂ Ｐ型拡散領域
１１６ｃ Ｐ型拡散領域
１１６ｄ Ｎ型拡散領域
１１８ａ、１１８ｂ、１１８ｃ Ｎ型拡散層
１１８ｄ Ｐ型拡散層
１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ チャネル領域
１２２ａ、１２２ｂ ゲート絶縁層
１２４ａ、１２４ｂ ゲート電極
１２６ａ、１２６ｂ、１２６ｃ、１２６ｄ スペーサ
１２８ａ、１２８ｂ、１２８ｃ、１２８ｄ コンタクト
１３０ａ Ｎ型トランジスタ
１３０ｂ Ｐ型トランジスタ
１３０ｃ Ｐ型トランジスタ
１３０ｄ Ｎ型トランジスタ
１３２ 層間絶縁層
１３４ａ、１３４ｂ バックゲートコンタクト
１３４ｃ、１３４ｄ ウェルコンタクト
１３６ コンタクト
１３８ａ、１３８ｂ、１３８ｃ、１３８ｄ コンタクト
１５０ Ｎウェル
１５２ Ｎウェル
１５４ Ｐウェル
１５６ｃ Ｐ型エクステンション領域
１５６ｄ Ｎ型エクステンション領域
【技術分野】
【０００１】
本発明は、半導体装置、半導体ウエハ、及びこれらの製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳデバイスの微細化により、チャネル中の不純物の離散性に起因したトランジスタ特性のバラツキが問題となっている。ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造におけるＭＯＳデバイスは短チャネル効果を抑えつつ、チャネル中の不純物濃度を低くしてバラツキを小さくできるという利点がある。さらにＳＯＩデバイスでは、チャネル不純物濃度でトランジスタの閾値を制御せずに、ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層下の電圧を印加することで閾値を調整することができる。
【０００３】
この種の技術としては、例えば、特許文献１に記載されている。特許文献１に記載の半導体装置は、Ｐ基板と、Ｐ基板内に設けられたＮウェルと、Ｎウェル上に形成されたＢＯＸ層、ＮＭＯＳ及びＰＭＯＳとを有する。ＮＭＯＳ及びＰＭＯＳのＢＯＸ層下のＮウェルは、同一極性を有する。互いに隣合うＮウェルは、Ｐ基板とのＰＮ接合により分離されていて、互いに電気的に接合しないように、充分な離間距離を有している。
【０００４】
また、特許文献２に記載の半導体装置は、ＮＭＯＳのＢＯＸ層下に設けられたＰウェルと、ＰＭＯＳのＢＯＸ層下に設けられたＮウェルと、これらのＮウェルとＰウェルを電気的に分離するトリプルウェル構造とを有する。これらのウェルは、ＳＯＩ基板に素子分離膜を形成することによりＮチャネル領域とＰチャネル領域とを形成した後、各チャネル領域となるＳＯＩ層を介して基板の内部に不純物をイオン注入することにより形成される。
【０００５】
また、特許文献３には、支持基板、ＢＯＸ層、及びＳＯＩ層がこの順で積層したＳＯＩ基板が記載されている。この支持基板には、予め回路パターンに応じたＮウェルとＰウェルとのウェルパターンが形成される。このため、特許文献３に記載の技術では、回路パターンが設計変更すれば、それに適合した別パターンを有するＳＯＩ基板が必要となるとされる。また、素子分離膜は、ＳＯＩ層を貫通するがＢＯＸ層の上面でとどまる。このため、同じ導電型のウェルパターン同士は、互いに電気的に接合しないように、充分離間していることが必要となる。また、非特許文献１には、支持基板上に第１ＢＯＸ層、第２ＢＯＸ層及びＳＯＩ層がこの順で形成されたＳＯＩ基板が記載されている。同文献によれば、第１及び第２のＢＯＸ層の間に、ポリシリコンから成る電極が埋め込まれた構造が記載されている。この埋め込み電極は、第２ＢＯＸ層により下方の支持基板と電気的に分離される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２６３５３号公報
【特許文献２】特開２００９−１３５１４０号公報
【特許文献３】特開２００４−１７９５０６号公報
【非特許文献】
【０００７】
【非特許文献１】Ｍ． Ｋｈａｔｅｒ ｅｔ ａｌ．， Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２０１０， ｐ．４３．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
通常の半導体装置において、ＳＯＩ基板を構成するＢＯＸ層下の基板内部のウェルはイオン注入により形成される。このため、イオン注入により、不純物は、トランジスタのチャネル領域となるＳＯＩ層を通って基板内部に到達する。
しかしながら、本発明者らが検討した結果、イオン注入された不純物の一部がＳＯＩ層に残留することにより、トランジスタ特性にバラツキが生じる虞がある。
【課題を解決するための手段】
【０００９】
そこで、本発明者らは、半導体基板上にＳＯＩ層を形成する前に、半導体基板内にバックゲートとなる不純物層を形成することにより、チャネル領域となるＳＯＩ層にイオン注入する必要がなくなり、トランジスタ特性のバラツキを抑制できる、と考えた。
以下、検討の結果、以下の構成のものが好適であることを見出した。
【００１０】
本発明によれば、
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、
前記ＳＯＩ基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型のトランジスタと、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型のトランジスタと、
第１素子領域に位置する前記第２導電型層に接続する第１バックゲートコンタクトと、
第２素子領域に位置する前記第２導電型層に接続する第２バックゲートコンタクトと、
を備え、
前記第２導電型層の第２導電型の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上であり、
前記第１導電型のトランジスタが形成されている前記半導体層における第２導電型の不純物濃度は、前記第２導電型層の前記第２導電型の不純物濃度の１／１０以下である、半導体装置が提供される。
【００１１】
また、本発明によれば、
第１導電型層の上に第２導電型層が形成された半導体基板と、
前記半導体基板に埋め込まれていて、下端が前記第１導電型層に達しており、前記半導体基板上に形成された絶縁層及び前記絶縁層上に形成された半導体層をさらに有するＳＯＩ領域と、バルク領域とを分離する第２素子分離層と、
前記ＳＯＩ領域に位置している前記半導体基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型の第１トランジスタと、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型の第１トランジスタと、
前記バルク領域に位置し、前記第２導電型層上に形成された第１導電型の第２トランジスタと、
第１素子領域に位置する前記第２導電型層に接続する第１バックゲートコンタクトと、
第２素子領域に位置する前記第２導電型層に接続する第２バックゲートコンタクトと、
を備え、
前記第２導電型層の第２導電型の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上であり、
前記第１導電型のトランジスタが形成されている前記半導体層における第２導電型の不純物濃度は、前記第２導電型層の前記第２導電型の不純物濃度の１／１０以下である、半導体装置が提供される。
【００１２】
また、本発明によれば、
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板を備え、
平面視において、前記第１導電型層の面積をＳ１とし、前記第２導電型層の面積をＳ２としたとき、
Ｓ２／Ｓ１が８０％以上である、
半導体ウエハが提供される。
【００１３】
また、本発明によれば、
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板を準備する工程と、
前記ＳＯＩ基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層を形成する工程と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型の第１トランジスタを形成する工程と、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型の第１トランジスタを形成する工程と、
第１素子領域に位置する前記第２導電型層に第１バックゲートコンタクトを接続する工程と、
第２素子領域に位置する前記第２導電型層に第２バックゲートコンタクトを接続する工程と、
を有する、半導体装置の製造方法が提供される。
【００１４】
また、本発明によれば、
第１導電型層上に第２導電型層を形成することにより、第１半導体基板を得る工程と、
半導体層上に絶縁層を形成することにより、第２半導体基板を得る工程と、
前記第２導電型層と前記絶縁層とを対向させて、前記第１半導体層と前記第２半導体層とを接合する工程と、
を有する半導体ウエハの製造方法が提供される。
【００１５】
なお、本発明の半導体ウエハ及び半導体装置の製造方法は、複数の工程を順番に記載してあるが、明示の場合を除き、その記載の順番は複数の工程を実行する順番を必ずしも限定するものではない。このため、本発明の半導体ウエハ及び半導体装置の製造方法を実施するときには、その複数の工程の順番は内容的に支障しない範囲で変更することができる。
さらに、本発明の半導体ウエハ及び半導体装置の製造方法は、複数の工程が個々に相違するタイミングで実行されることに限定されない。このため、ある工程の実行中に他の工程が発生すること、ある工程の実行タイミングと他の工程の実行タイミングとの一部ないし全部が重複していること、等でもよい。
【発明の効果】
【００１６】
本発明によれば、トランジスタ特性のバラツキが低減された半導体装置が提供される。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】本実施形態に係る半導体ウエハの構成を示す断面図である。
【図３】本実施形態に係る半導体ウエハの製造手順を示す工程断面図である。
【図４】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図５】第１の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図６】第１の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図７】第１の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図８】第１の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図９】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１０】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図１１】第２の実施形態に係る半導体装置の平面レイアウトを示す平面図である。
【図１２】第２の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図１３】第２の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図１４】第２の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図１５】第２の実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図１６】本実施の形態に係るＢＯＸ層下の不純物分布を示す図である。
【図１７】第２の実施形態に係る半導体装置の構成の変形例を示す平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１９】
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の構成を示す断面図である。図２は、本実施の形態の半導体ウエハの構造を示す断面図である。
本実施の形態の半導体装置１００は、ＳＯＩ基板、第１素子分離絶縁層、第１導電型のトランジスタ、第２導電型のトランジスタ、第１バックゲートコンタクト及び第２バックゲートコンタクトを備える。
【００２０】
ＳＯＩ基板１０１は、第１導電型層（Ｐ型半導体層１０２）の上に第２導電型層（Ｎ型半導体層１０４）が形成された半導体基板１２、半導体基板１２上に形成された絶縁層１０６（ＢＯＸ層）、及び絶縁層１０６上に形成された半導体層（ＳＯＩ層１０８）を有する。第１素子分離絶縁層（素子分離層１１０ｂ）は、ＳＯＩ基板１０１に埋め込まれ、下端１６が第１導電型層（Ｐ型半導体層１０２）に達しており、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。第１導電型のトランジスタ（Ｐ型トランジスタ１３０ｂ）は、第１素子領域（ＰＦＥＴ領域４０）に位置し、半導体層（ＳＯＩ層１０８）に形成されたチャネル領域１２０ｂを有する。第２導電型のトランジスタ（Ｎ型トランジスタ１３０ａ）は、第２素子領域（ＮＦＥＴ領域３０）に位置し、半導体層（ＳＯＩ層１０８）に形成されたチャネル領域１２０ａを有する。第１バックゲートコンタクト（バックゲートコンタクト１３４ｂ）は、第１素子領域（ＰＦＥＴ領域４０）に位置する第２導電型層（Ｎ型半導体層１０４）に接続する。第２バックゲートコンタクト（バックゲートコンタクト１３４ａ）は、第２素子領域（ＮＦＥＴ領域３０）に位置する第２導電型層（Ｎ型半導体層１０４）に接続する。
【００２１】
本実施の形態では、第１導電型はＰ型であり、第２導電型はＮ型である場合について説明するが、第１導電型がＮ型であり第２導電型がＰ型でも同様の効果が得られる。
まず、概要を説明する。
【００２２】
本実施の形態の半導体装置１００において、ＮＦＥＴ領域３０とＰＦＥＴ領域４０（以下、ＰＮ領域と呼称することもある）とは、Ｐ型半導体層１０２とＮ型半導体層１０４とのＰＮ接合、及び素子分離層１１０ａにより電気的に分離した領域に区画される。区画されたＮＦＥＴ領域３０にバックゲートコンタクト１３４ａが形成され、一方のＰＦＥＴ領域４０にバックゲートコンタクト１３４ｂが形成される。これらのバックゲートコンタクトに独自の電位を付与することにより、相異なる導電型の領域の基板電位を独立して制御可能となる。なお、バックゲートコンタクトのそれぞれの電位は同一又は異なってもよい。
【００２３】
また、本実施の形態によれば、ＰＮ領域が区画された構造は、図２に示す半導体ウエハ１０を用いることにより、簡単に形成できる。この点を説明する。
本実施の形態の半導体ウエハ１０は、第１導電型層（Ｐ型半導体層１０２）、第２導電型層（Ｎ型半導体層１０４）、絶縁層１０６及び半導体層（ＳＯＩ層１０８）を有する。Ｎ型半導体層１０４は、Ｐ型半導体層１０２とはＰＮ接合を形成する。このため、Ｎ型半導体層１０４のうちＰＮ領域の境界となる位置に素子分離層を形成すると、簡単に、Ｎ型半導体層１０４を複数に区画できる。
【００２４】
一方、半導体ウエハ１０のＮ型半導体層１０４は、バックゲートとして機能することになる。このため、Ｎ型半導体層１０４を区画すると同時に、ＰＮ領域ごとにバックゲートが形成される。そして、区画されたＮ型半導体層１０４に、対応するバックゲートコンタクトを形成する。これにより、バックゲートコンタクトに独立した電位を付与することにより、それぞれの領域の基板電位を自在に制御できる。
【００２５】
一般的に、ＰＮ領域を電気分離するために、ＳＯＩ基板中の半導体基板内にウェルが形成される。このような構造は、通常の手法に従えば、次の手順により得られる。まず、半導体基板上に絶縁層、及びＳＯＩ層がこの順で積層する。この後、イオン注入により、ＳＯＩ層を介して半導体基板内にウェルを形成する。
通常、不純物を半導体基板内に深く打ち込むので、素子分離層の深さを超えた不純物が基板横方向に拡散することがある。このため、微細化が困難となり得る。また、不純物を深く打ち込むために、その表面にダメージが発生することがある。このため、歩留まりが低下し得る。この種の事情を改善するために、不純物を半導体基板内に浅く打ち込むことが考えられる。しかしながら、浅く打ち込むと、不純物がＳＯＩ層に残留しやすくなる。この場合、例えば、絶縁層下の半導体基板には、１０１８ａｔｏｍｓ／ｃｍ３以上のウェルが形成される。通常、この程度の濃度は、バックゲートを有効に機能させるために必要である。この場合には、イオン注入方法を用いているので、絶縁層上のＳＯＩ層には、少なくとも１０１８ａｔｏｍｓ／ｃｍ３と同程度の不純物が残留することになる。
しかしながら、通常のウェルの形成方法において、イオン注入の過程で、このような濃度の不純物がＳＯＩ層に残留すると、トランジスタ特性にバラツキが発生することがある虞がある。
【００２６】
これに対して、本実施の形態では、ＳＯＩ基板として、ＳＯＩ層を形成する前に、不純物層（第２導電型層）が半導体基板内に形成されたものが利用される。この様なＳＯＩ基板（例えば、半導体ウエハ１０）は、後述の半導体ウエハ１０の工程にて得られる。これにより、ＳＯＩ層を形成した後、ＳＯＩ層を介して半導体基板内に不純物をイオン注入する必要がなくなることになる。従って、本実施の形態によれば、前述のようなＳＯＩ層に不純物が残留することによるトランジスタ特性のバラツキを抑制できる。
【００２７】
ここで、本実施の形態の半導体装置１００は、第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度が、１０１８ａｔｏｍｓ／ｃｍ３以上であり、かつ、第１導電型のトランジスタ（Ｐ型トランジスタ１３０ｂ）が形成されている半導体層（ＳＯＩ層１０８）における第２導電型の不純物濃度が、第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度の１／１０以下であることにより特定される（本実施の形態では、ＰＦＥＴ領域４０に位置する第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度の１／１０以下であることにより特定されることが好ましい）。
【００２８】
本実施の形態では、ＳＯＩ層１０８の第２導電型（Ｎ型半導体層１０４を構成する不純物と同じ導電型であるＮ型）の不純物濃度が、第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度の１／１０以下であることは、ＳＯＩ層を形成する前に、半導体基板内に不純物層（第２導電型層）が形成されたＳＯＩ基板を用いていることを意味する。言い換えると、半導体基板内にウェルが形成されると同時にＳＯＩ層１０８に不純物が導入されないことを意味する。この第２導電型の不純物濃度は、ＰＦＥＴ領域４０に形成されたＳＯＩ層１０８を測定することにより特定されることが好ましい。ＰＦＥＴ領域４０は第２導電型層と異種型を有する。このため、同電型のＮＦＥＴ領域３０を測定する場合よりも、有意な第２導電型の不純物濃度を得ることが可能となる。
【００２９】
ＳＯＩ層１０８の第２導電型の不純物濃度は低いほうがバラツキを抑制しやすいが、例えば、好ましくは１０１７ａｔｏｍｓ／ｃｍ３以下であり、より好ましくは１０１６ａｔｏｍｓ／ｃｍ３以下であり、さらに好ましくは１０１５ａｔｏｍｓ／ｃｍ３以下とすることができる。すなわち、ＰＦＥＴ領域４０において、ＳＯＩ層１０８のＰ型不純物濃度は、バラツキに概ね寄与しない範囲（１０１７ａｔｏｍｓ／ｃｍ３〜１０１５ａｔｏｍｓ／ｃｍ３程度）としてもよいが、逆型のＮ型不純物がほとんど存在しない濃度（１０１５ａｔｏｍｓ／ｃｍ３以下）であってもよい。この第２導電型の不純物濃度は、平均値又は最大値のいずれでもよいが、最大値（言い換えるとピーク濃度）で特定されることが好ましい。また、第２導電型の不純物濃度は、特に限定されないが、例えば、ＳＯＩ層１０８（チャネル領域１２０ｂ）の中央部において膜厚方向に測定することにより、測定されてもよい（ここで、中央部とは、ＳＯＩ層１０８の両端から等しい距離に位置する部分である。ただし、等しい距離は、測定手法の誤差を許容する）。
本実施の形態では、不純物濃度を測定する手法としては、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により測定することができる。
【００３０】
このようなＳＯＩ層１０８は、本実施の形態の半導体ウエハ１０を用いて形成される。
次いで、本実施の形態の半導体ウエハ１０の製造方法を説明する。図３は、図２に示す半導体ウエハの製造手順を示す工程断面図である。
【００３１】
本実施の形態の半導体ウエハ１０は、次の工程を有する。まず、第１導電型層（Ｐ型半導体層１０２）上に第２導電型層（Ｎ型半導体層１０４）を形成することにより、第１半導体基板（半導体基板１２）を得る。次いで、半導体層１８上に絶縁層１０６を形成することにより、第２半導体基板（半導体基板２０）を得る。次いで、第２導電型層（Ｎ型半導体層１０４）と絶縁層１０６とを対向させて、半導体基板１２と半導体基板２０とを接合する。
以下、詳述する。
【００３２】
まず、図３（ａ）に示すように、Ｐ型半導体層１０２を準備する。Ｐ型半導体層１０２は、例えば、シリコン基板にＰ型不純物を導入することにより得られる。次いで、Ｐ型半導体層１０２の上面に、Ｎ型半導体層１０４を形成する。Ｎ型半導体層１０４は、例えば、エピタキシャル成長またはイオン注入により形成される。これにより、半導体基板１２が得られる。
【００３３】
次いで、図３（ｂ）に示すように、半導体層１８（例えば、シリコン基板）の表面に絶縁層１０６（ＢＯＸ層）を形成する。絶縁層１０６は、例えば、熱酸化法により形成される。これにより、半導体基板２０が得られる。次いで、ＳＯＩ層１０８の任意の位置に、例えば、水素イオン注入により欠陥が形成された面（欠陥形成面１４）を形成する。
【００３４】
次いで、図３（ｃ）に示すように、半導体基板２０を裏返して、絶縁層１０６とＮ型半導体層１０４とが接触するように、半導体基板２０と半導体基板１２とを接着する。次いで、欠陥形成面１４において、半導体層１８の一部を分離する。半導体基板１２上に残された半導体層１８の表面を研削する。例えば、エッチングやＣＭＰを用いて研削できる。これにより、半導体層１８の膜厚を調整し、ＳＯＩ層１０８を形成する。この後、図３（ｄ）に示すように、リフロー処理により、ＳＯＩ層１０８の表面を平坦化する。以上により、図１に示す半導体ウエハ１０が得られる。
【００３５】
本実施の形態の半導体ウエハ１０の製造方法においては、Ｎ型半導体層１０４とＳＯＩ層１０８とは別部材の半導体基板で形成される。すなわち、Ｎ型半導体層１０４は、表面が露出したＰ型半導体層１０２上に形成することが可能となる。このため、Ｎ型半導体層１０４の形成工程において、工程中に注入された不純物は、ＳＯＩ層１０８に導入することがない。これにより、ＳＯＩ層１０８に依存しないで、Ｎ型半導体層１０４の不純物濃度、ピーク濃度深さ、接合深さ及び注入エネルギーなどを所望の値に制御することが可能となる。
【００３６】
このような製造工程で得られた図２に示す半導体ウエハ１０は、第１導電型層（Ｐ型半導体層１０２）の上に第２導電型層（Ｎ型半導体層１０４）が形成された半導体基板１２、半導体基板１２上に形成された絶縁層１０６、及び絶縁層１０６上に形成された半導体層（ＳＯＩ層１０８）を有するＳＯＩ基板を備える。
この半導体ウエハ１０は、平面視において、第１導電型層（Ｐ型半導体層１０２）の面積をＳ１とし、第２導電型層（Ｎ型半導体層１０４）の面積をＳ２としたとき、Ｓ２／Ｓ１が８０％以上であることにより特定される。
【００３７】
本実施の形態では、Ｓ２／Ｓ１は、好ましくは８０％以上であり、より好ましくは９０％以上であり、さらに好ましくは９５％以上である。上限値は特に限定されないが、例えば１００％でもよいが、平面視において、Ｎ型半導体層１０４の周囲にＮ型不純物が導入されないマージンが形成されていてもよいし、スクライブラインに沿ってＮ型不純物が導入されてなくてもよい。また、本実施の形態では、Ｎ型半導体層１０４は、平面視において、一部が互いに離間してもよいが、部分的に連続して形成されていることが好ましく、全体が連続していることがさらに好ましい。Ｎ型半導体層１０４が連続して形成していることで、事後的に、Ｎ型半導体層１０４の区画が容易となる。言い換えると、同一構造の半導体ウエハ１０から、回路パターンに応じて、複数のレイアウトのバックゲートを作製することが可能となる。
【００３８】
なお、本実施の形態では、Ｓ２／Ｓ１が８０％以上であることは、半導体基板内に形成された複数のウェルのすべてが、電気的に接続しない様に互いに離間している態様を除外していることを意味する。
【００３９】
また、本実施の形態の半導体ウエハ１０において、ＢＯＸ層（絶縁層１０６）の下方にＰＮ接合が広範囲又は全面に形成される。また、Ｎ型半導体層１０４を充分に薄くしておく。これにより、Ｎ型半導体層１０４を任意の領域に分離する溝を形成するという簡単なプロセスにより、溝に分離されたＮ型半導体層１０４をＳＯＩデバイスのバックゲートとして機能させることが可能となる。このように分離されたＮ型半導体層１０４はＰ型半導体層１０２により電気的に分離されることになる。このため、分離された各Ｎ型半導体層１０４には独立の電圧を印加することができる。また半導体ウエハ１０又は半導体ウエハ１０から得られるＳＯＩ基板の製造コストは、従来のスマートカットＳＯＩ基板と同等に低く抑えることが可能となる。
【００４０】
次いで、図１に戻り、本実施の形態の半導体装置１００の各構成を詳述する。また、図４は、図１に示す半導体装置１００の平面図である。
図１に示すように、半導体装置１００は、ＮＦＥＴ領域３０、ＰＦＥＴ領域４０、基板コンタクト領域５０を有する。ＮＦＥＴ領域３０とＰＦＥＴ領域４０とは素子分離層１１０ａで区画される。また、ＰＦＥＴ領域４０と基板コンタクト領域５０とは素子分離層１１０ｂで区画される。ＮＦＥＴ領域３０には、Ｎ型トランジスタ１３０ａ、バックゲートコンタクト１３４ａが形成される。また、ＰＦＥＴ領域４０には、Ｐ型トランジスタ１３０ｂ、バックゲートコンタクト１３４ｂが形成される。また、基板コンタクト領域５０には、コンタクト１３６が形成される。Ｎ型トランジスタ１３０ａ及びＰ型トランジスタ１３０ｂは、同一の半導体基板１２上に形成されており、ＣＭＯＳ回路を構成する。また、領域を区画する素子分離層１１０ａ，１１０ｂの下端１６は、Ｐ型半導体層１０２とＮ型半導体層１０４との接合面に達していればよく、Ｐ型半導体層１０２の中に位置することが好ましい。
【００４１】
Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０の半導体基板１２上に形成される。Ｎ型トランジスタ１３０ａは、同じＮＦＥＴ領域３０内に、単独で形成されても良いが、複数形成されてもよい。複数のＮ型トランジスタ１３０ａは、ＳＯＩ層１０８が互いに離間していることにより、電気的に分離される。本実施の形態では、Ｎ型トランジスタ１３０ａは、Ｎ型拡散領域１１６ａ、チャネル領域１２０ａ、ゲート絶縁層１２２ａ、ゲート電極１２４ａ、スペーサ１２６ａを備える。
【００４２】
Ｎ型拡散領域１１６ａは、ＳＯＩ層１０８に形成されていて、チャネル領域１２０ａの両端に形成される。チャネル領域１２０ａの上部にはコンタクト１２８ａが形成される。コンタクト１２８ａは、層間絶縁層１３２貫通し、例えば、上層の多層配線を介して電位印加手段に接続する。ＳＯＩ層１０８のうちゲート絶縁層１２２ａが形成された領域上に、ゲート絶縁層１２２ａ及びゲート電極１２４ａがこの順で形成される。ＳＯＩ層１０８は、ゲート電極１２４ａの延在方向と直交する方向に形成される。ＳＯＩ層１０８は、上面視において、ゲート電極１２４ａとは一部が重なってもよいが、ゲート電極１２４ａの下部の全面に形成されていてもよい。ゲート電極１２４ａ上にはコンタクト１３８ａが形成される。ゲート電極１２４ａの両側にはスペーサ１２６ａが形成される。スペーサ１２６ａは、ゲート電極１２４ａの延在方向に沿って形成される。
【００４３】
バックゲートコンタクト１３４ａは、ＮＦＥＴ領域３０の半導体基板１２上に形成されていて、Ｎ型トランジスタ１３０ａとは離間して形成される。バックゲートコンタクト１３４ａは、絶縁層１０６を貫通し、Ｎ型半導体層１０４に接続する。本実施の形態では、バックゲートコンタクト１３４ａは、Ｎ型拡散層１１８ａを介してＮ型半導体層１０４と電気的に接続する。Ｎ型拡散層１１８ａは、Ｎ型半導体層１０４内に形成されていて、第２導電型層と同じ導電型の不純物層であり、第２導電型層よりも高濃度であることが好ましい。これにより、バックゲートコンタクト１３４ａとＮ型半導体層１０４との接続抵抗が低減される。なお、本実施の形態では、バックゲートコンタクト１３４ａの周囲には、ＳＯＩ層１０８が除去されているが、これに限定されず、Ｎ型トランジスタ１３０ａを構成するＳＯＩ層１０８と離間していればＳＯＩ層１０８が形成されていてもよい（言い換えると、バックゲートコンタクト１３４ａは、ＳＯＩ層１０８及び絶縁層１０６を貫通してＮ型半導体層１０４に接続してもよい）。
また、本実施の形態のコンタクトは、Ｗ若しくはＣｕを含む合金、これらを主成分として含む合金、又はこれらからなる金属で構成される。コンタクトは、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ法）又はダマシン法により形成される。
【００４４】
一方、Ｐ型トランジスタ１３０ｂは、Ｐ型拡散領域１１６ｂ、チャネル領域１２０ｂ、ゲート絶縁層１２２ｂ、ゲート電極１２４ｂ、スペーサ１２６ｂを備える。Ｐ型トランジスタ１３０ｂの構成は、Ｎ型トランジスタ１３０ａと同様の構造を有してもよい。また、バックゲートコンタクト１３４ｂは、バックゲートコンタクト１３４ａと同様の構造を有してもよい。
【００４５】
本実施の形態では、例えば、Ｐ型半導体層１０２は、Ｐ型シリコン基板であり、絶縁層１０６（ＢＯＸ層）は、ＳｉＯ２から構成される埋め込み絶縁層であり、ＳＯＩ層１０８は、シリコン単結晶で構成される。また、ゲート絶縁層１２２ａ，１２２ｂは、シリコン酸窒化膜や、ハフニウムシリケート含有膜等のＨｉｇｈ−ｋ膜でもよい。また、ゲート電極１２４ａ，１２４ｂは、多結晶シリコン電極、又はメタルゲート電極でもよく、例えば、ポリシリコンとＴｉＮとの多層構造を有してもよい。
【００４６】
また、基板コンタクト（コンタクト１３６）は、基板コンタクト領域５０に位置する第１導電型の第２ウェル（Ｐウェル１１２）に接続する。第１導電型の第２ウェル（Ｐウェル１１２）は、基板コンタクト領域５０に位置する半導体基板１２（Ｐ型半導体層１０２及びＮ型半導体層１０４）の上層に形成される。基板コンタクト領域５０は、第１素子領域（ＰＦＥＴ領域４０）及び第２素子領域（ＮＦＥＴ領域３０）を含む素子領域と第３素子分離絶縁層（素子分離層１１０ｂ）により分離される。素子分離層１１０ｂは、ＳＯＩ基板１０１又はＳＯＩ領域（ＮＦＥＴ領域３０及びＰＦＥＴ領域４０）に位置している半導体基板１２に埋め込まれ、下端が第１導電型層（Ｐ型半導体層１０２）に達している。
【００４７】
また、コンタクト１３６は、Ｐ型拡散層１１４を介してＰウェル１１２と接続する。Ｐ型拡散層１１４は、Ｎ型半導体層１０４よりもＰ型不純物の濃度が高くてもよい。また、Ｐ型拡散層１１４のＰ型不純物濃度は、下層のＰウェル１１２のＰ型不純物濃度よりも高くてもよい。例えば、Ｐ型拡散層１１４がイオン注入で形成され、かつＰウェル１１２がエピタキシャル成長で形成される場合には、Ｐ型拡散層１１４の不純物濃度プロファイルは釣鐘型となり、Ｐウェル１１２の不純物濃度プロファイルは均一となる。すなわち、Ｐ型拡散層１１４が形成された領域には、釣鐘型のプロファイルと、同伝導型の不純物の均一なプロファイルとが重なる領域が存在する。
【００４８】
また、基板コンタクト領域５０において、絶縁層１０６は、完全に除去されていてもよいが、一部残存するか、すべて残存していてもよい。言い換えると、基板コンタクト領域５０に位置する半導体基板１２の全面に絶縁層１０６が形成されていなくてもよい。また、基板コンタクト領域５０に位置する半導体基板１２の全面又は一部上に絶縁層１０６が形成されてもよい。例えば、コンタクト１３６は、絶縁層１０６を貫通して、Ｐウェル１１２と接続してもよい。
【００４９】
本実施の形態では、Ｎ型半導体層１０４とＰ型半導体層１０２との間は常に逆バイアスとなり、電気的に絶縁されることが好ましい。従って、Ｐ型半導体層１０２には負電位を印加することが望ましい。これにより、バックゲート（以下、ＢＧと称することもある）となるＮ型半導体層１０４にもＰＮ接合を逆バイアスとしたまま負の電圧が印加できる。さらには、印加電圧の自由度を増加させることができる。Ｐ型半導体層１０２の電位は基板裏面から与えても良いが、図１に示すように、基板コンタクト（コンタクト１３６）を設けることで上方から供給することも可能である。
【００５０】
本実施の形態のＳＯＩ基板１０１は、例えば、２２ｎｍ以下のＬＳＩで利用することが可能となる。この場合、半導体装置１００において、電源電圧は１Ｖ程度であり、Ｖｔｈを０．１Ｖ以上変調できることが望ましい。これを電源電圧と同等の１Ｖ程度の基板バイアスで実現するには、ゲート絶縁膜（ゲート絶縁層１２２ａ，１２２ｂ）の膜厚が２ｎｍ以下（ＳｉＯ２換算、以下同様）の場合、ＢＯＸ層（絶縁層１０６）の厚さは２０ｎｍ以下が好ましい。ゲート絶縁膜厚が１ｎｍ程度に薄膜化される場合には、ＢＯＸ層の厚さは１０ｎｍ以下が好ましい。また、絶縁層１０６（ＢＯＸ層）の厚さは、例えば、第１素子領域（ＰＦＥＴ領域４０）に位置する第１導電型のトランジスタ（Ｐ型トランジスタ１３０ｂ）のゲート電極１３０ｂの最小線幅の１０倍以下であることが好ましく、１倍以下であることがより好ましい。絶縁層１０６の膜厚を薄くすることにより、半導体基板１２上の素子領域以外の領域に絶縁層１０６が存在しないバルク領域を形成する場合に、素子領域とバルク領域との高低差が低減されて、歩留まりに優れた半導体装置が得られる。
【００５１】
Ｎ型半導体層１０４は、素子分離層１１０ａにより分離される。素子領域が相異なるウェル（Ｎ型半導体層１０４）間の距離は、十分な集積度確保のため、好ましくは５０ｎｍ以下であり、より好ましくは３０ｎｍ以下である。一方、素子分離層１１０ａのアスペクト比は、製造を容易とするため、好ましくは１０以下であり、より好ましくは５以下である。
以上より、ＢＯＸ層（絶縁層１０６）下のＮ型半導体層１０４の厚さは、好ましくは５００ｎｍ以下であり、より好ましくは３００ｎｍ以下であり、さらに好ましくは１５０ｎｍ以下である。
【００５２】
また、Ｎ型半導体層１０４の不純物濃度は、空乏層の伸びがその厚さを超えないようにする。空乏層幅をＷ、Ｎ型Ｓｉ層の濃度をＮ、空乏層に印加される電圧をＶ（内蔵電位を含む）としたとき、下記一般式の関係を満たす（数値例はＶ＝１Ｖのときを示す）。一般式中の単位はＳＩ単位系とする。
【数１】
【００５３】
Ｎ型半導体層１０４の不純物濃度は、上記一般式で算出されるＷが少なくともその厚さを超えないよう十分濃くする必要がある。さらにＶｔｈ変調効率の観点からは、空乏層幅（ＳｉＯ２換算）は、ＢＯＸ層の厚さより小さいことが好ましい。すなわち、ＢＯＸ層の厚さが１０ｎｍであれば、Ｗは実膜厚３０ｎｍ（Ｓｉは誘電率がＳｉＯ２の３倍なのでこれで１０ｎｍと等価となる）以下であることが好ましく、その場合のＮは１０１８ａｔｏｍｓ／ｃｍ３以上とすればよい。
【００５４】
ここで、本実施の形態では、ＢＯＸ層の電気的厚さを次のように定義する。
以下、ゲート絶縁の電気的膜厚の定義と比較して説明する。まず、ゲート絶縁の電気的膜厚の定義を説明する。ＳｉＯ２換算の電気的な膜厚ＴＩＮＶで説明する。反転時の面積あたりの電気的容量をＣＩＮＶ、真空の誘電率をｅ０としたとき、ＣＩＮＶ＝３．９ｅ０／ＴＩＮＶである。ここで、３．９はＳｉＯ２の比誘電率である。
ゲートのゲート絶縁膜と接する部分が金属であり、ゲート絶縁膜が１以上の層から成り、各層の厚さと比誘電率がＴ１とｋ１、Ｔ２とｋ２、...であるとき、ＴＩＮＶは概ねＴ１ｘ３．９／ｋ１＋Ｔ２ｘ３．９／ｋ２＋...＋０．４ｎｍとなる。ここで０．４ｎｍは反転層が有限の厚さを持つことに起因する。ゲートのゲート絶縁膜と接する部分が半導体（典型的にはポリシリコン）である場合、ゲート中での電位降下（所謂空乏化）により、ＴＩＮＶは概ねさらに０．４ｎｍ程度加算される。
次に例を示す。
金属ゲートＭＯＳＦＥＴのゲート絶縁膜が２ｎｍの純粋なＳｉＯ２の単層膜であれば、その電気的膜厚は２．４ｎｍとなる。
３ｎｍ、ｋ１＝２０の高誘電率膜（ＨｆＳｉＯＮ、ＨｆＯ２など）の単層膜であれば、その電気的膜厚は０．９９ｎｍとなる。
３ｎｍ、ｋ１＝２０の高誘電率膜と０．５ｎｍのＳｉＯ２の積層膜であれば、その電気的膜厚は１．５ｎｍとなる。
【００５５】
一方、ＢＯＸ層の場合、上下のＳｉに生じる空乏層の厚さがその電気的厚さに影響するが、空乏層厚さはデバイスの動作状態や基板の濃度に大きく依存するため、ＢＯＸ層の厚さをゲート絶縁膜の膜厚と同様に定義することは難しい。
そこで、本実施の形態では、ＢＯＸ層そのものの電気的厚さで定義することにする。つまり、ＢＯＸ層の電気的厚さは、Ｔ１ｘ３．９／ｋ１＋Ｔ２ｘ３．９／ｋ２＋...と定義する。特にＢＯＸ層がＳｉＯ２であれば、実際の膜厚と一致する。ＢＯＸ層はゲート絶縁膜よりおよそ１桁厚いことをその理由として挙げてよい。この定義は電気的厚さの下限を与える。
【００５６】
また、Ｎ型半導体層１０４（第２導電型層）は、形成方法に応じて図１６に示すような濃度プロファイルを有する。図１６は、ＢＯＸ層（絶縁層１０６）下の不純物分布を示す図である。
図１６（ａ）は、Ｎ型半導体層１０４がエピタキシャル成長により形成された場合の不純物濃度プロファイルを示す。また、図１６（ｂ）は、Ｎ型半導体層１０４が、１回のイオン注入により形成された場合の不純物濃度プロファイルを示す。また、図１６（ｃ）は、Ｎ型半導体層１０４が、２回のイオン注入により形成された場合の不純物濃度プロファイルを示す。第１面２４は、絶縁層１０６と接するＮ型半導体層１０４の上面である。ＰＮ接合面２８は、Ｎ型半導体層１０４のＮ型不純物濃度とＰ型半導体層１０２のＰ型不純物濃度が一致した部分を示す。すなわち、このようなＮ型半導体層１０４は、層厚方向において均一濃度を有する領域を有することになる。図１６（ａ）に示すように、エピタキシャル成長の場合、プロファイルは第１面２４からＰＮ接合面２８まで均一な分布を有する。一方、図１６（ｂ）及び（ｃ）に示すように、一回のイオン注入では１つ山を有する釣鐘型となり、二回のイオン注入では２つの山を有する分布となる。
ここで、Ｎ型半導体層１０４の深さ（膜厚）は、表面（第１面２４）からｐｎ接合（ＰＮ接合面２８）までの距離とする。また、Ｎ型半導体層１０４の不純物濃度は、例えば、深さの範囲内での濃度の平均値とする。このように定義した上で、上記一般式において、Ｎ型半導体層１０４の深さ＞Ｗを満たすことが有効である。
【００５７】
Ｎ型半導体層１０４は、前述のとおり、トランジスタに影響を与えずに、不純物濃度を高くなるように形成される。このため、Ｎ型半導体層１０４は、低抵抗かつ空乏化が抑制されることになる。そして、Ｎ型半導体層１０４は、実効膜厚が増加するように形成され得る。
【００５８】
なお、本実施の形態では、Ｐ型半導体層１０２、Ｎ型半導体層１０４、絶縁層１０６及びＳＯＩ層１０８の半導体装置１００の各構成は、半導体ウエハ１０の各構成から得られる。ＳＯＩ層の上には適宜ＳｉＯ２などの保護膜を設けても良い。Ｎ型とＰ型は入れ替えても良い。
【００５９】
次いで、本実施の形態の半導体装置の製造方法について説明する。
図５〜８は、半導体装置の製造手順を示す工程断面図である。
本実施の形態の半導体装置の製造方法は、次の工程を有する。すなわち、まず、第１導電型層（Ｐ型半導体層１０２）の上に第２導電型層（Ｎ型半導体層１０４）が形成された半導体基板１２、半導体基板１２上に形成された絶縁層（絶縁層１０６）、及び絶縁層（絶縁層１０６）上に形成された半導体層（ＳＯＩ層１０８）を有するＳＯＩ基板１０１を準備する。次いで、ＳＯＩ基板１０１に埋め込まれ、下端１６が第１導電型層（Ｐ型半導体層１０２）に達しており、第１素子領域（ＰＦＥＴ領域４０）と第２素子領域（ＮＦＥＴ領域３０）とを分離する第１素子分離絶縁層を形成する。次いで、第１素子領域（ＰＦＥＴ領域４０）に位置し、半導体層（ＳＯＩ層１０８）にチャネル領域１２０ｂが形成された第１導電型の第１トランジスタ（Ｐ型トランジスタ１３０ｂ）を形成する。次いで、第２素子領域（ＮＦＥＴ領域３０）に位置し、半導体層（ＳＯＩ層１０８）にチャネル領域１２０ａが形成された第２導電型の第１トランジスタ（Ｎ型トランジスタ１３０ａ）を形成する。次いで、第１素子領域（ＰＦＥＴ領域４０）に位置する第２導電型層（Ｎ型半導体層１０４）に第１バックゲートコンタクト（バックゲートコンタクト１３４ｂ）を接続する。この後、第２素子領域（ＮＦＥＴ領域３０）に位置する第２導電型層（Ｎ型半導体層１０４）に第２バックゲートコンタクト（バックゲートコンタクト１３４ａ）を接続する。
【００６０】
また、本実施の形態の半導体装置１００の製造方法は、さらに次の工程を有してもよい。すなわち、選択的に絶縁層（絶縁層１０６）及び第２半導体層（Ｎ型半導体層１０４）を除去することにより、基板コンタクト領域５０を形成する。次いで、素子分離膜（素子分離層１１０ｂ）により、ＳＯＩ領域（ＮＦＥＴ領域３０及びＰＦＥＴ領域４０）と基板コンタクト領域５０とを分離する。次いで、基板コンタクト領域５０の半導体基板１２上に第１導電型を有する第３ウェル（Ｐウェル１１２）を形成する。この後、第３ウェル（Ｐウェル１１２）上に基板コンタクト（コンタクト１３６）を形成する。
以下、詳述する。
【００６１】
まず、前述した半導体ウエハ１０を準備する。次いで、図５（ａ）に示すように、素子分離層１１０ａ，１１０ｂ（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））を半導体基板１２内に形成する。例えば、リソグラフィとエッチング工程を用いて、溝を形成する。溝の深さを、Ｎ型半導体層１０４よりも深くする。これにより、Ｎ型半導体層１０４は複数の領域（上から見た形状は通常矩形や多角形とする）に分離される。これら各領域はバックゲート（ＢＧ）として機能する。次に、溝中に絶縁体（ＳｉＯ２など）を埋め込む。次いで、ＣＭＰによる平坦化を行なって、絶縁体を溝内部にのみ残す。これにより、図５（ａ）に示す構造を得る。なお、ＳＯＩ層１０８をＣＭＰのダメージから保護するため、溝形成前に全面をＳｉＮ／ＳｉＯ２積層膜などの保護膜で覆っておくことが好ましい。この場合、保護膜はＣＭＰ後に除去することで、図５（ａ）に示す構造を得る。以上より、ＳＯＩ層を貫通するイオン注入を行なうことなくＢＧを形成できる。
【００６２】
次いで、図５（ｂ）に示すように、ＳＯＩ層１０８を適宜トランジスタの形状にパターニングする。ＳＯＩ層１０８は、凹部（溝部）により空間的に離間させてもよいが、素子分離により物理的に離間させてもよい。すなわち、本工程には、一般的なメサ分離技術やＳＴＩ技術を用いることができる。本実施の形態では、メサ分離技術を使用した例を示す。
【００６３】
次いで、基板コンタクト領域５０に位置するＮ型半導体層１０４及び絶縁層１０６を選択的に除去する。これにより、Ｎ型半導体層１０４の上面を露出させる。なお、本工程では、絶縁層１０６の全部または一部が残存していてもよい。また、基板コンタクト領域５０のみ、Ｎ型半導体層１０４を選択的に除去し、次いで基板高さをそろえるために選択Ｓｉ成長を実施してもよい。
【００６４】
次いで、図６（ａ）に示すように、基板コンタクト領域５０の半導体基板１２内部に、選択的にＰ型拡散層１１４及びＰウェル１１２を形成する。例えば、イオン注入又はエピタキシャル成長により、Ｐ型拡散層１１４及びＰウェル１１２を形成する。
【００６５】
次いで、図６（ｂ）に示すように、ＮＦＥＴ領域３０のＳＯＩ層１０８上に、ゲート絶縁層１２２ａ及びゲート電極１２４ａを形成する。また、ＰＦＥＴ領域４０のＳＯＩ層１０８上に、ゲート絶縁層１２２ｂ及びゲート電極１２４ｂを形成する。例えば、ＳＯＩ層１０８上にシリコン酸窒化膜と多結晶シリコン膜とを順に形成する。そして、リソグラフィ技術とドライエッチング技術を用いて、ゲート電極に加工する。
【００６６】
次いで、図７（ａ）に示すように、ゲート電極１２４ａ，１２４ｂの両側のＳＯＩ層１０８に、それぞれ、ソースドレイン拡散層（Ｎ型拡散領域１１６ａ，Ｐ型拡散領域１１６ｂ）を形成する。例えば、イオン注入や気相ドーピングなどの手法を用いる。
本工程と同時に、Ｎ型半導体層１０４のうち、ＢＧとのコンタクトを形成する領域に高濃度のＮ型拡散層（Ｎ型拡散層１１８ａ，１１８ｂ）を形成してもよい。Ｎ型拡散層１１８ａ，１１８ｂは、Ｎ型半導体層１０４の表面の不純物濃度が十分高ければ省略してもよい。なお、本工程と同時に、基板コンタクト領域５０の半導体基板１２に、前述のＰ型拡散層１１４を形成してもよい。また、ソースドレイン拡散層を形成後、ソースドレイン拡散層の上面にシリサイドを形成し、低抵抗化してもよい。
【００６７】
次いで、図７（ｂ）に示すように、ゲート電極１２４ａ，１２４ｂの両壁上にスペーサ１２６ａ，１２６ｂを形成する。
【００６８】
次いで、図８及び図４に示すように、半導体基板１２上に層間絶縁層１３２を形成し、この層間絶縁層１３２を貫通して、ソースドレイン拡散層、バックゲート（エンドプレート１１８ａ，１１８ｂ）、ゲート電極（ゲート電極１２４ａ，１２４ｂ）及び、基板コンタクト領域５０の半導体基板１２に接続するコンタクト（コンタクト１２８ａ，１２８ｂ、バックゲートコンタクト１３４ａ，１３４ｂ、コンタクト１３８ａ，１３８ｂ、及びコンタクト１３６）を形成する。以上により、半導体装置１００が得られる。
【００６９】
本実施の形態の作用効果について説明する。
特許文献１〜３に記載のように、ＰＮ接合のみでＰＮ領域を分離する方法は、ＢＧ間の距離を縮めることが困難である。すなわち、特許文献１及び２の構成では、ウェルとウェルの分離距離を短くできないため、集積度が劣化する（文献１の場合はウェル間にＳＴＩが存在しない、文献２の場合はＮＦＥＴとＰＦＥＴでウェルの極性がことなるため）。また、特許文献１、２及び非特許文献１のように、ウェルをＳＯＩ層を貫通するイオン注入で形成する場合、不純物がＳＯＩ層に残留し、トランジスタ特性（ばらつき）を劣化させることになる。
【００７０】
これに対して、本実施の形態では、異なるＢＧ間の距離は加工可能なＳＴＩの最小幅によって決定されるから、高い集積度が実現できる。また、ＢＧは予め基板に埋め込まれているため、イオン注入によりＢＧを形成する必要がない。このためイオン注入した不純物がＦＥＴのＳＯＩ層に混入する恐れがなく、高性能なＦＥＴが実現できる。
したがって、本実施の形態によれば、ＢＯＸ層下のＢＧを有するＬＳＩを容易かつ高集積に形成できる。
【００７１】
また、薄膜ＳＯＩ層を有するＳＯＩ基板を備える半導体装置においては、薄層ＳＯＩ層中に不純物を導入しないことでばらつきを低減する必要がある。このような半導体装置には、不純物によってＶｔｈを制御することが困難となり得る。
【００７２】
これに対して、本実施の形態では、図１に示すように、ＮＦＥＴとＰＦＥＴのＢＧには、独立な電位を与えることができる。これにより、ＮＦＥＴとＰＦＥＴのしきい値Ｖｔｈを独立に制御し、それぞれのＶｔｈを最適な値に設定できる。互いに分離されたＢＧどうしは、ＰＮ接合により電気的に分離される。また、分離を確実にするため、ＳＴＩ深さはＮ型層下面より十分深くすることが望ましい。ＢＧは全ＮＦＥＴで共通、あるいは全ＰＦＥＴで共通としても良いが、ＢＧをＮＦＥＴ間、あるいはＰＦＥＴ間で分離することで、ＢＧの電位をＮＦＥＴ間で異なる、あるいはＰＦＥＴ間で異なるようにすることもできる。これにより、マルチＶｔｈを実現できる。さらにＢＧの電位は固定されている必要はなく、回路の動作状態に応じて適宜変化させることができる。これにより可変Ｖｔｈを実現できる。
【００７３】
（第２の実施の形態）
第２の実施の形態の半導体装置１００は、バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０を有する点を除いて、基本的には第１の実施の形態と同様である。
以下、第１の実施の形態の相違点を詳述する。
【００７４】
図９は、第２の実施の形態の半導体装置の構成を示す断面図である。図１０は、第２の実施の形態の半導体装置の構成を示す平面図である。また、図１１は、第２の実施の形態の半導体装置のレイアウト配置の一例を示す図である。
第２の実施の形態の半導体装置１００は、半導体基板、第１素子分離絶縁層、第２素子分離絶縁層、第１導電型の第１トランジスタ、第２導電型の第１トランジスタ、第２導電型の第２トランジスタ、第１バックゲートコンタクト、及び第２バックゲートコンタクトを備える。
【００７５】
半導体基板１２は、第１導電型層（Ｐ型半導体層１０２）の上に形成された第２導電型層（Ｎ型半導体層１０４）を有する。第２素子分離層（素子分離層１１０ｃ）は、半導体基板１２に埋め込まれていて、下端がＰ型半導体層１０２に達しており、ＳＯＩ領域６０とバルク領域（バルクＰＦＥＴ領域７０）とを分離する。ＳＯＩ領域６０は、半導体基板１２上に形成された絶縁層（絶縁層１０６）及び絶縁層１０６上に形成された半導体層（ＳＯＩ層１０８）をさらに有する。第１素子分離絶縁層（素子分離層１１０ａ）は、ＳＯＩ領域６０に位置している半導体基板１２に埋め込まれ、下端がＰ型半導体層１０２に達しており、第１素子領域（ＰＦＥＴ領域４０）と第２素子領域（ＮＦＥＴ領域３０）とを分離する。
【００７６】
第１導電型の第１トランジスタ（Ｐ型トランジスタ１３０ｂ）は、ＰＦＥＴ領域４０に位置し、ＳＯＩ層１０８に形成されたチャネル領域１２０ｂを備える。第２導電型の第１トランジスタ（Ｎ型トランジスタ１３０ａ）は、ＮＦＥＴ領域３０に位置し、ＳＯＩ層１０８に形成されたチャネル領域１２０ａを備える。第１バックゲートコンタクト（バックゲートコンタクト１３４ｂ）は、第１素子領域（ＰＦＥＴ領域４０）に位置する第２導電型層（ＳＯＩ層１０８）に接続する。第２バックゲートコンタクトは、第２素子領域（ＮＦＥＴ領域３０）に位置する第２導電型層（ＳＯＩ層１０８）に接続する。
【００７７】
また、第１導電型の第２トランジスタ（Ｐ型トランジスタ１３０ｃ）は、バルクＰＦＥＴ領域７０に位置し、第２導電型層（Ｎウェル１５２）上に形成される。
このような半導体装置１００は、第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度が１０１８ａｔｏｍｓ／ｃｍ３以上であり、第１導電型のトランジスタ（Ｐ型トランジスタ１３０ｂ）が形成されている半導体層（ＳＯＩ層１０８）における第２導電型の不純物濃度が、ＰＦＥＴ領域４０に位置する第２導電型層（Ｎ型半導体層１０４）の第２導電型の不純物濃度の１／１０以下により特定される。
【００７８】
また、第２の実施の形態の半導体装置１００は、図９に示す以下の構成をさらに備えてもよい。すなわち、本実施の形態の半導体装置１００は、バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０から構成されるバルク領域、及び基板コンタクト領域５０をさらに備える。
バルク領域において、半導体基板１２に埋め込まれており、第３素子領域（バルクＰＦＥＴ領域７０）と第４素子領域（バルクＮＦＥＴ領域８０）とは第３素子分離絶縁層（素子分離層１１０ｄ）により分離される。
【００７９】
バルクＰＦＥＴ領域７０には、Ｐ型トランジスタ１３０ｃが形成される。Ｐ型トランジスタ１３０ｃは、Ｎウェル１５２上に形成されたゲート絶縁層１２２ｃ及びゲート電極１２４ｃ、ゲート電極１２４ｃの両側であって、Ｎウェル１５２の表面近傍に形成されたＰ型拡散領域１１６ｃ及びＰ型エクステンション領域１５６ｃを備える。ゲート電極１２４ｃの両壁上にはスペーサ１２６ｃが形成される。Ｐ型エクステンション領域１５６ｃにはコンタクト１２８ｃが接続される。また、Ｎウェル１５２とＰ型半導体層１０２との間にＮウェル１５０（第２導電型のウェル）が形成される。また、本実施の形態では、バルクＰＦＥＴ領域７０（バルク領域）に位置する第２導電型層は、Ｎウェル１５２でもよいが、ＳＯＩ領域６０に位置するＮ型半導体層１０４と同一でもよい。本実施の形態では、同一であるとは、同じ導電型の不純物及び同じ傾向の濃度プロファイルを有することを意味する。
【００８０】
バルクＮＦＥＴ領域８０には、Ｎ型トランジスタ１３０ｄ（第２導電型の第２トランジスタ）が形成される。Ｎ型トランジスタ１３０ｄは、バルクＮＦＥＴ領域８０に位置する半導体基板１２の上層にＰウェル１５４（第１導電型の第１ウェル）が形成されており、このＰウェル１５４上に形成される。Ｐ型トランジスタ１３０ｃは、Ｐウェル１５４上に形成されたゲート絶縁層１２２ｄ及びゲート電極１２４ｄ、ゲート電極１２４ｄの両側であって、Ｐウェル１５４の表面近傍に形成されたＮ型拡散領域１１６ｄ及びＮ型エクステンション領域１５６ｄを備える。ゲート電極１２４ｄの両壁上にはスペーサ１２６ｄが形成される。Ｎ型エクステンション領域１５６ｄにはコンタクト１２８ｄが接続される。
【００８１】
また、例えば、Ｎウェル１５０がイオン注入で形成され、かつＰウェル１５４がエピタキシャル成長で形成される場合には、Ｎ型不純物の濃度プロファイルは釣鐘型となり、Ｐ型不純物のプロファイルは均一となる。すなわち、Ｐウェル１５４が形成された領域には、釣鐘型のフロファイルと、逆伝導型の不純物の均一なプロファイルとが重なる領域が存在する。
【００８２】
また、図１０に示すように、平面視において、ＳＯＩ層１０８及び絶縁層１０６は、Ｐ型拡散領域１１６ｃ及びＮ型拡散領域１１６ｄ上の全面に形成されていないが、除去工程のバラツキにより、トランジスタの動作に不具合を生じない程度に残存していてもよい。
【００８３】
また、バルク領域と基板コンタクト領域５０とは素子分離層１１０ｅにより分離される。基板コンタクト領域５０には、コンタクト１３６が形成される。コンタクト１３６は、基板コンタクト領域５０のＰウェル１１２にＰ型拡散層１１４を介して接続する。
【００８４】
第２の実施の形態の作用効果について説明する。
第２の実施の形態のＳＯＩデバイスは、バルクデバイスと混載することができる。ＳＯＩ層とＢＯＸ層が薄ければ、大きな段差を生じることなく、これらを一部領域のみ除去し、ＢＯＸ下の基板中に通常のバルクＭＯＳＦＥＴを形成することができる。また、第２の実施の形態の半導体装置は、第１の実施の形態と同様の効果が得られる。
【００８５】
また、本実施の形態では、図１１に示すように、チップ上には複数のＳＯＩ ＮＦＥＴ領域（ＮＦＥＴ領域３０）とＳＯＩ ＰＦＥＴ領域（ＰＦＥＴ領域４０）が配置される。ＳＯＩ ＮＦＥＴとＳＯＩ ＰＦＥＴの組合せによりＣＭＯＳ回路が形成される。これら各領域のＢＯＸ層下にはそれぞれＢＧが設けられ、その電位は独立に設定し得る。加えて、バルクＣＭＯＳ形成領域が設けられ、バルクＣＭＯＳ形成領域には、複数のバルクＰＦＥＴ領域７０（Ｐウェル領域）とバルクＮＦＥＴ領域８０（Ｎウェル領域）が設けられる。バルクＮＦＥＴとバルクＰＦＥＴの組合せによりバルクＣＭＯＳ回路が形成される。バルクＦＥＴはＩ／Ｏ回路、アナログ回路に好適に用いられる。
【００８６】
次いで、第２の実施の形態の半導体装置の製造方法について説明する。
図１２〜図１５は、本実施の形態の製造方法の工程手順を示す工程断面図である。
本実施の形態の半導体装置の製造方法は、次の工程を含む。すなわち、第１の実施の形態と同様にして、ＳＯＩ領域６０に位置する半導体基板１２上において、第１導電型の第１トランジスタ（Ｐ型トランジスタ１３０ｂ）を形成する工程、第２導電型の第１トランジスタを形成する工程（Ｎ型トランジスタ１３０ａ）、第１バックゲートコンタクト（バックゲートコンタクト１３４ｂ）を接続する工程、及び第２バックゲートコンタクト（バックゲートコンタクト１３４ａ）を接続する前記工程を行う。また、選択的に絶縁層１０６及び半導体層（ＳＯＩ層１０８）を除去することにより、半導体基板１２上にバルク領域を形成する。次いで、半導体基板１２に埋め込まれていて、下端が第１導電型層（Ｐ型半導体層１０２）に達しており、バルク領域とＳＯＩ領域とを分離する第２素子分離層（素子分離層１１０ｄ）を形成する。次いで、バルク領域に位置し、第２導電型層（Ｎウェル１５２）上に第１導電型の第２トランジスタ（Ｐ型トランジスタ１３０ｃ）を形成する。
さらに、本実施の形態の半導体装置の製造方法は、次の工程を有してもよい。すなわち、記バルク領域において、半導体基板１２に埋め込まれており、第３素子領域（バルクＰＦＥＴ領域７０）と第４素子領域（バルクＮＦＥＴ領域８０）とを分離する第３素子分離絶縁層（素子分離層１１０ｄ）を形成する。次いで、バルクＮＦＥＴ領域８０に位置する半導体基板１２の上層に第１導電型の第１ウェル（Ｐウェル１５４）を形成する。次いで、ＰＦＥＴ領域４０に位置し、Ｐウェル１５４上に第２導電型の第２トランジスタ（Ｐ型トランジスタ１３０ｃ）を形成する。また、バルクＰＦＥＴ領域７０に位置する半導体基板１２中であって、第２導電型層（Ｎウェル１５２）と第１導電型層（Ｐ型半導体層１０２）との間に第２導電型のウェル（Ｎウェル１５０）を形成してもよい。
以下、詳述する。
【００８７】
まず、図１２（ａ）に示すように、ＳＯＩ基板１０１に各領域を分離する素子分離層１１０ａ，１１０ｃ〜１１０ｄを形成する。これにより、ＳＯＩ基板１０１は、ＮＦＥＴ領域３０、ＰＦＥＴ領域４０、バルクＰＦＥＴ領域７０、バルクＮＦＥＴ領域８０、及び基板コンタクト領域５０に区画される。
【００８８】
次いで、図１２（ｂ）に示すように、バルク領域とともに、基板コンタクト領域５０において、絶縁層１０６及びＳＯＩ層１０８を選択的に除去する。一方、ＳＯＩ領域６０では、図１３（ａ）に示すように、ＳＯＩ層１０８を所定の形状にパターニングする。
【００８９】
次いで、図１３（ｂ）に示すように、バルク領域の半導体基板１２内にウェルを形成する。例えば、バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０を覆うＮウェル１５０が形成される。バルクＰＦＥＴ領域７０のＮウェル１５０上にＮウェル１５２が形成される。また、バルクＮＦＥＴ領域８０のＮウェル１５０上にＰウェル１５４が形成される。Ｎウェル１５２の不純物濃度は、Ｎウェル１５０よりも高くすることが好ましい。また、Ｐウェル１５４の不純物濃度は、Ｎウェル１５０よりも高くすることが好ましい。
【００９０】
また、望ましくはバルクＦＥＴ領域のみ、Ｎ型Ｓｉ層を選択的に除去し、次いで基板高さをそろえるために選択Ｓｉ成長を行なうのが良い。これらＮウェルとＰウェルはイオン注入により形成できる。Ｎ型半導体層１０４を除去せず、もともと存在したＮ型Ｓｉ層をＮウェルとして流用しても良い。このときＰウェルはＰ型不純物をイオン注入などにより導入することで形成できる。なお、ＢＯＸ層下のＮ型Ｓｉ層（Ｎ型半導体層１０４）の濃度が高すぎる場合、その濃度を外方拡散により低減してから、上記したウェル形成を実施しても良い。加えて図１３（ａ）に示す深いＮウェル（Ｎウェル１５０）を形成し、バルクＦＥＴ用のＰウェルと、Ｐ型Ｓｉ基板を電気的に分離し、それぞれの電位を別々の値とすることを可能としても良い。
【００９１】
本工程では、基板コンタクト領域５０の半導体基板１２内に、Ｐウェル１１２及びＰ型拡散層１１４を形成する。Ｐウェル１１２は、Ｐウェル１５４と同一工程で形成されてもよいが、後述のＰ型拡散領域１１６ｃを形成する工程と同時に形成されてもよい。また、Ｐ型拡散層１１４は、後述のＰ型拡散領域１１６ｄと同時に形成されてもよい。後述のとおり、Ｐ型拡散層１１４は任意のタイミングで形成される。
【００９２】
次いで、図１４（ａ）に示すように、ＮＦＥＴ領域３０のＳＯＩ層１０８上に、ゲート絶縁層１２２ａ及びゲート電極１２４ａを形成する。また、ＰＦＥＴ領域４０のＳＯＩ層１０８上に、ゲート絶縁層１２２ｂ及びゲート電極１２４ｂを形成する。また、ＳＯＩ領域６０とともに、バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０においても、ゲート絶縁膜及びゲート電極を形成する。すなわち、バルクＰＦＥＴ領域７０のＮウェル１５２上に、ゲート絶縁層１２２ｃ及びゲート電極１２４ｃを形成する。また、バルクＮＦＥＴ領域８０のＰウェル１５４上に、ゲート絶縁層１２２ｄ及びゲート電極１２４ｄを形成する。例えば、ＳＯＩ層１０８、Ｎウェル１５２及びＰウェル１５４上にシリコン酸窒化膜と多結晶シリコン膜とを順に形成する。そして、リソグラフィ技術とドライエッチング技術を用いて、ゲート電極に加工する。
【００９３】
次いで、図１４（ｂ）に示すように、ゲート電極１２４ｃ，１２４ｄの両側のＮウェル１５２及びＰウェル１５４内に、それぞれ、エクステンション領域（Ｐ型エクステンション領域１５６ｃ、Ｎ型エクステンション領域１５６ｄ）を形成する。本工程と同時に、ゲート電極１２４ａ，１２４ｂの両側のＳＯＩ層１０８内に、それぞれ、ソースドレイン拡散層（Ｎ型拡散領域１１６ａ，Ｐ型拡散領域１１６ｂ）を形成することができる。例えば、イオン注入や気相ドーピングなどの手法を用いる。本工程と同時に、基板コンタクト領域５０のＰ型拡散層１１４を形成してもよい。
【００９４】
次いで、ゲート電極１２４〜ｄの両壁上にスペーサ１２６〜ｄを形成する。続いて、ゲート電極１２４ｃ、１２４ｄの両側のＮウェル１５２及びＰウェル１５４内に、それぞれ、ソースドレイン拡散層（Ｐ型拡散領域１１６ｃ、Ｎ型拡散領域１１６ｄ）を形成する。例えば、イオン注入や気相ドーピングなどの手法を用いる。また、ソースドレイン拡散層の上面にシリサイドを形成し、低抵抗化してもよい。
このようなエクステンション領域形成工程又はソースドレイン拡散層形成工程と同時に、Ｎ型半導体層１０４のうち、ＢＧとのコンタクトを形成する領域に高濃度のＮ型拡散層（Ｎ型拡散層１１８ａ，１１８ｂ）を形成してもよい。Ｎ型拡散層１１８ａ，１１８ｂは、Ｎ型半導体層１０４の表面の不純物濃度が十分高ければ省略してもよい。
【００９５】
次いで、図１５に示すように、半導体基板１２上に層間絶縁層１３２を形成し、この層間絶縁層１３２を貫通して、ソースドレイン拡散層、バックゲート（エンドプレート１１８ａ，１１８ｂ）、ゲート電極（ゲート電極１２４ａ，１２４ｂ）及び、バルクＭＯＳＦＥＴ領域（バルクＰＦＥＴ領域７０及びバルクＮＦＥＴ領域８０）並びに基板コンタクト領域５０の半導体基板１２に接続するコンタクト（コンタクト１２８ａ，１２８ｂ、バックゲートコンタクト１３４ａ，１３４ｂ、コンタクト１３８ａ，１３８ｂ、コンタクト１２８ｃ,１２８ｄ及びコンタクト１３６）を形成する。以上により、第２の実施の形態の半導体装置１００が得られる。
【００９６】
また、図１７は、第２の実施形態に係る半導体装置の構成の変形例を示す平面図である。
図１７に示すように、Ｎウェル１５０及びＰウェル１５４の電位をそれぞれ調整するために、ウェルコンタクトを形成してもよい。ウェルコンタクト１３４ｃはバルクＰＦＥＴ領域７０に存在するトランジスタ１３０ｃと素子分離層１１０ｆで分離され、Ｎ型拡散層１１８ｃを介してＮウェル１５０に接続される。ウェルコンタクト１３４ｄはバルクＮＦＥＴ領域８０に存在するトランジスタ１３０ｄと素子分離層１１０ｇで分離され、Ｐ型拡散層１１８ｄを介してＰウェル１５４に接続される。また、Ｎ型拡散層１１８ｃはＮウェル１５０の表面の不純物濃度が十分高ければ省略してもよく、Ｐ型拡散層１１８ｄはＰウェル１５４の表面の不純物濃度が十分高ければ省略してもよい。
【００９７】
なお、以上の説明でＮ型とＰ型をすべて入れ替えた構成としても良い。その場合、印加電圧については極性を反転させる読み替えを行なう。
【００９８】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００９９】
１０ 半導体ウエハ
１２ 半導体基板
１４ 欠陥形成面
１６ 下面
１８ 半導体層
２０ 半導体基板
２２ 第１面
２４ 第１面
２６ 第２面
２８ ＰＮ接合面
３０ ＮＦＥＴ領域
４０ ＰＦＥＴ領域
５０ 基板コンタクト領域
６０ ＳＯＩ領域
７０ バルクＰＦＥＴ領域
８０ バルクＮＦＥＴ領域
１００ 半導体装置
１０１ ＳＯＩ基板
１０２ Ｐ型半導体層
１０４ Ｎ型半導体層
１０６ 絶縁層
１０８ ＳＯＩ層
１１０、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、１１０ｇ 素子分離層
１１２ Ｐウェル
１１４ Ｐ型拡散層
１１６ａ Ｎ型拡散領域
１１６ｂ Ｐ型拡散領域
１１６ｃ Ｐ型拡散領域
１１６ｄ Ｎ型拡散領域
１１８ａ、１１８ｂ、１１８ｃ Ｎ型拡散層
１１８ｄ Ｐ型拡散層
１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ チャネル領域
１２２ａ、１２２ｂ ゲート絶縁層
１２４ａ、１２４ｂ ゲート電極
１２６ａ、１２６ｂ、１２６ｃ、１２６ｄ スペーサ
１２８ａ、１２８ｂ、１２８ｃ、１２８ｄ コンタクト
１３０ａ Ｎ型トランジスタ
１３０ｂ Ｐ型トランジスタ
１３０ｃ Ｐ型トランジスタ
１３０ｄ Ｎ型トランジスタ
１３２ 層間絶縁層
１３４ａ、１３４ｂ バックゲートコンタクト
１３４ｃ、１３４ｄ ウェルコンタクト
１３６ コンタクト
１３８ａ、１３８ｂ、１３８ｃ、１３８ｄ コンタクト
１５０ Ｎウェル
１５２ Ｎウェル
１５４ Ｐウェル
１５６ｃ Ｐ型エクステンション領域
１５６ｄ Ｎ型エクステンション領域
【特許請求の範囲】
【請求項１】
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、
前記ＳＯＩ基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型のトランジスタと、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型のトランジスタと、
第１素子領域に位置する前記第２導電型層に接続する第１バックゲートコンタクトと、
第２素子領域に位置する前記第２導電型層に接続する第２バックゲートコンタクトと、
を備え、
前記第２導電型層の第２導電型の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上であり、
前記第１導電型のトランジスタが形成されている前記半導体層における第２導電型の不純物濃度は、前記第２導電型層の第２導電型の前記不純物濃度の１／１０以下である、半導体装置。
【請求項２】
第１導電型層の上に第２導電型層が形成された半導体基板と、
前記半導体基板に埋め込まれていて、下端が前記第１導電型層に達しており、前記半導体基板上に形成された絶縁層及び前記絶縁層上に形成された半導体層をさらに有するＳＯＩ領域と、バルク領域とを分離する第２素子分離層と、
前記ＳＯＩ領域に位置している前記半導体基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型の第１トランジスタと、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型の第１トランジスタと、
前記バルク領域に位置し、前記第２導電型層上に形成された第１導電型の第２トランジスタと、
第１素子領域に位置する前記第２導電型層に接続する第１バックゲートコンタクトと、
第２素子領域に位置する前記第２導電型層に接続する第２バックゲートコンタクトと、
を備え、
前記第２導電型層の第２導電型の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上であり、
前記第１導電型のトランジスタが形成されている前記半導体層における第２導電型の不純物濃度は、前記第２導電型層の第２導電型の前記不純物濃度の１／１０以下である、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ＳＯＩ領域に位置する前記第２導電型層と前記バルク領域に位置する前記第２導電型層とが同一である、半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記バルク領域において、前記半導体基板に埋め込まれており、第３素子領域と第４素子領域とを分離する第３素子分離絶縁層と、
前記第４素子領域に位置する前記半導体基板の上層に形成された第２導電型の第１ウェルと、
前記第３素子領域に位置し、前記第２導電型層上に形成された前記第１導電型の第２トランジスタと、
前記第４素子領域に位置し、前記第１導電型のウェル上に形成された第２導電型の第２トランジスタと、
を備える、半導体装置。
【請求項５】
請求項２から４のいずれか１項に記載の半導体装置において、
前記バルク領域に位置する前記半導体基板中に形成されていて、前記第２導電型層と前記第１導電型層の間に形成された第２導電型のウェルを備える、半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記絶縁層の膜厚は２０ｎｍ以下である、半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
前記絶縁層の厚さは、前記第１素子領域に位置する前記第１導電型のトランジスタのゲート電極の最小線幅の１０倍以下である、半導体装置。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置において、
前記ＳＯＩ基板又は前記ＳＯＩ領域に位置している前記半導体基板に埋め込まれ、下端が前記第１導電型層に達しており、前記第１素子領域及び前記第２素子領域を含む素子領域と基板コンタクト領域とを分離する第３素子分離絶縁層と、
前記基板コンタクト領域に位置する前記半導体基板の上層に形成された第１導電型の第２ウェルと、
前記基板コンタクト領域に位置する前記第１導電型の第２ウェルに接続する基板コンタクトと、備える、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記基板コンタクト領域に位置する前記半導体基板上に前記絶縁層が形成されていない、半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記基板コンタクト領域に位置する前記半導体基板上に前記絶縁層が形成されており、
前記基板コンタクトは、前記絶縁層を貫通して前記第１導電型ウェルに接続する、半導体装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体装置において、
前記第１素子分離絶縁層の下端は前記第１導電型層の中に位置する、半導体装置。
【請求項１２】
請求項１から１１のいずれか１項に記載の半導体装置において、
前記素子分離絶縁層のアスペクト比が１０以下である、半導体装置。
【請求項１３】
請求項１から１２のいずれか１項に記載の半導体装置において、
前記第２導電型層は、層厚方向において均一濃度を有する領域を有する、半導体装置。
【請求項１４】
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板を備え、
平面視において、前記第１導電型層の面積をＳ１とし、前記第２導電型層の面積をＳ２としたとき、
Ｓ２／Ｓ１が８０％以上である、
半導体ウエハ。
【請求項１５】
請求項１４に記載の半導体ウエハにおいて、
前記第２導電型層は、平面視において、連続して形成されており、かつ、
Ｓ２／Ｓ１が９５％以上である、
半導体ウエハ。
【請求項１６】
請求項１４または１５に記載の半導体ウエハにおいて、
前記絶縁層の膜厚は２０ｎｍ以下である、半導体ウエハ。
【請求項１７】
請求項１４から１６のいずれか１項に記載の半導体ウエハにおいて、
前記第２導電型層の膜厚は５００ｎｍ以下である、半導体ウエハ。
【請求項１８】
請求項１４から１７のいずれか１項に記載の半導体ウエハにおいて、
前記第２導電型層の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上である半導体ウエハ。
【請求項１９】
請求項１４から１８のいずれか１項に記載の半導体ウエハにおいて、
前記半導体層の不純物濃度は、前記第２導電型層の第２導電型の不純物濃度の１／１０以下である半導体ウエハ。
【請求項２０】
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板を準備する工程と、
前記ＳＯＩ基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層を形成する工程と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型の第１トランジスタを形成する工程と、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型の第１トランジスタを形成する工程と、
第１素子領域に位置する前記第２導電型層に第１バックゲートコンタクトを接続する工程と、
第２素子領域に位置する前記第２導電型層に第２バックゲートコンタクトを接続する工程と、
を有する、半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法の製造方法において、
選択的に前記絶縁層及び前記半導体層を除去することにより、前記半導体基板上にバルク領域を形成する工程と、
前記半導体基板に埋め込まれていて、下端が前記第１導電型層に達しており、前記バルク領域とＳＯＩ領域とを分離する第２素子分離層を形成する工程と、
前記バルク領域に位置し、前記第２導電型層上に第１導電型の第２トランジスタを形成する工程と、
を含み、
前記ＳＯＩ領域に位置する前記半導体基板上において、前記第１導電型の第１トランジスタを形成する前記工程、前記第２導電型の第１トランジスタを形成する工程、前記第１バックゲートコンタクトを接続する前記工程、及び前記第２バックゲートコンタクトを接続する前記工程を行う、半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記バルク領域において、前記半導体基板に埋め込まれており、第３素子領域と第４素子領域とを分離する第３素子分離絶縁層を形成する工程と、
前記第４素子領域に位置する前記半導体基板の上層に第１導電型の第１ウェルを形成する工程と、
前記第３素子領域に位置し、前記第２導電型層上に前記第１導電型の第２トランジスタを形成する工程と、
前記第４素子領域に位置し、前記第１導電型のウェル上に第２導電型の第２トランジスタを形成する工程と、
をさらに含む、半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法において、
前記バルク領域に位置する前記半導体基板中であって、前記第２導電型層と前記第１導電型層との間に第２導電型のウェルを形成する工程を含む、半導体装置の製造方法。
【請求項２４】
請求項２０から２３のいずれか１項に記載の半導体装置の製造方法において、
選択的に前記絶縁層及び前記第２半導体層を除去することにより、基板コンタクト領域を形成する工程と、
前記素子分離膜により、ＳＯＩ領域と前記基板コンタクト領域とを分離する工程と、
前記基板コンタクト領域の前記半導体基板上に第１導電型を有する第３ウェルを形成する工程と、
前記第３ウェル上に基板コンタクトを形成する工程と、を有する、半導体ウエハの製造方法。
【請求項２５】
第１導電型層上に第２導電型層を形成することにより、第１半導体基板を得る工程と、
半導体層上に絶縁層を形成することにより、第２半導体基板を得る工程と、
前記第２導電型層と前記絶縁層とを対向させて、前記第１半導体層と前記第２半導体層とを接合する工程と、
を有する半導体ウエハの製造方法。
【請求項２６】
請求項２５に記載の半導体ウエハの製造方法において、
前記第２導電型層は、エピタキシャル成長又はイオン注入により形成される、半導体ウエハの製造方法。
【請求項１】
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、
前記ＳＯＩ基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型のトランジスタと、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型のトランジスタと、
第１素子領域に位置する前記第２導電型層に接続する第１バックゲートコンタクトと、
第２素子領域に位置する前記第２導電型層に接続する第２バックゲートコンタクトと、
を備え、
前記第２導電型層の第２導電型の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上であり、
前記第１導電型のトランジスタが形成されている前記半導体層における第２導電型の不純物濃度は、前記第２導電型層の第２導電型の前記不純物濃度の１／１０以下である、半導体装置。
【請求項２】
第１導電型層の上に第２導電型層が形成された半導体基板と、
前記半導体基板に埋め込まれていて、下端が前記第１導電型層に達しており、前記半導体基板上に形成された絶縁層及び前記絶縁層上に形成された半導体層をさらに有するＳＯＩ領域と、バルク領域とを分離する第２素子分離層と、
前記ＳＯＩ領域に位置している前記半導体基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型の第１トランジスタと、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型の第１トランジスタと、
前記バルク領域に位置し、前記第２導電型層上に形成された第１導電型の第２トランジスタと、
第１素子領域に位置する前記第２導電型層に接続する第１バックゲートコンタクトと、
第２素子領域に位置する前記第２導電型層に接続する第２バックゲートコンタクトと、
を備え、
前記第２導電型層の第２導電型の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上であり、
前記第１導電型のトランジスタが形成されている前記半導体層における第２導電型の不純物濃度は、前記第２導電型層の第２導電型の前記不純物濃度の１／１０以下である、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ＳＯＩ領域に位置する前記第２導電型層と前記バルク領域に位置する前記第２導電型層とが同一である、半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記バルク領域において、前記半導体基板に埋め込まれており、第３素子領域と第４素子領域とを分離する第３素子分離絶縁層と、
前記第４素子領域に位置する前記半導体基板の上層に形成された第２導電型の第１ウェルと、
前記第３素子領域に位置し、前記第２導電型層上に形成された前記第１導電型の第２トランジスタと、
前記第４素子領域に位置し、前記第１導電型のウェル上に形成された第２導電型の第２トランジスタと、
を備える、半導体装置。
【請求項５】
請求項２から４のいずれか１項に記載の半導体装置において、
前記バルク領域に位置する前記半導体基板中に形成されていて、前記第２導電型層と前記第１導電型層の間に形成された第２導電型のウェルを備える、半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記絶縁層の膜厚は２０ｎｍ以下である、半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
前記絶縁層の厚さは、前記第１素子領域に位置する前記第１導電型のトランジスタのゲート電極の最小線幅の１０倍以下である、半導体装置。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置において、
前記ＳＯＩ基板又は前記ＳＯＩ領域に位置している前記半導体基板に埋め込まれ、下端が前記第１導電型層に達しており、前記第１素子領域及び前記第２素子領域を含む素子領域と基板コンタクト領域とを分離する第３素子分離絶縁層と、
前記基板コンタクト領域に位置する前記半導体基板の上層に形成された第１導電型の第２ウェルと、
前記基板コンタクト領域に位置する前記第１導電型の第２ウェルに接続する基板コンタクトと、備える、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記基板コンタクト領域に位置する前記半導体基板上に前記絶縁層が形成されていない、半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記基板コンタクト領域に位置する前記半導体基板上に前記絶縁層が形成されており、
前記基板コンタクトは、前記絶縁層を貫通して前記第１導電型ウェルに接続する、半導体装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体装置において、
前記第１素子分離絶縁層の下端は前記第１導電型層の中に位置する、半導体装置。
【請求項１２】
請求項１から１１のいずれか１項に記載の半導体装置において、
前記素子分離絶縁層のアスペクト比が１０以下である、半導体装置。
【請求項１３】
請求項１から１２のいずれか１項に記載の半導体装置において、
前記第２導電型層は、層厚方向において均一濃度を有する領域を有する、半導体装置。
【請求項１４】
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板を備え、
平面視において、前記第１導電型層の面積をＳ１とし、前記第２導電型層の面積をＳ２としたとき、
Ｓ２／Ｓ１が８０％以上である、
半導体ウエハ。
【請求項１５】
請求項１４に記載の半導体ウエハにおいて、
前記第２導電型層は、平面視において、連続して形成されており、かつ、
Ｓ２／Ｓ１が９５％以上である、
半導体ウエハ。
【請求項１６】
請求項１４または１５に記載の半導体ウエハにおいて、
前記絶縁層の膜厚は２０ｎｍ以下である、半導体ウエハ。
【請求項１７】
請求項１４から１６のいずれか１項に記載の半導体ウエハにおいて、
前記第２導電型層の膜厚は５００ｎｍ以下である、半導体ウエハ。
【請求項１８】
請求項１４から１７のいずれか１項に記載の半導体ウエハにおいて、
前記第２導電型層の不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上である半導体ウエハ。
【請求項１９】
請求項１４から１８のいずれか１項に記載の半導体ウエハにおいて、
前記半導体層の不純物濃度は、前記第２導電型層の第２導電型の不純物濃度の１／１０以下である半導体ウエハ。
【請求項２０】
第１導電型層の上に第２導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するＳＯＩ基板を準備する工程と、
前記ＳＯＩ基板に埋め込まれ、下端が前記第１導電型層に達しており、第１素子領域と第２素子領域とを分離する第１素子分離絶縁層を形成する工程と、
前記第１素子領域に位置し、前記半導体層にチャネル領域が形成された第１導電型の第１トランジスタを形成する工程と、
前記第２素子領域に位置し、前記半導体層にチャネル領域が形成された第２導電型の第１トランジスタを形成する工程と、
第１素子領域に位置する前記第２導電型層に第１バックゲートコンタクトを接続する工程と、
第２素子領域に位置する前記第２導電型層に第２バックゲートコンタクトを接続する工程と、
を有する、半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法の製造方法において、
選択的に前記絶縁層及び前記半導体層を除去することにより、前記半導体基板上にバルク領域を形成する工程と、
前記半導体基板に埋め込まれていて、下端が前記第１導電型層に達しており、前記バルク領域とＳＯＩ領域とを分離する第２素子分離層を形成する工程と、
前記バルク領域に位置し、前記第２導電型層上に第１導電型の第２トランジスタを形成する工程と、
を含み、
前記ＳＯＩ領域に位置する前記半導体基板上において、前記第１導電型の第１トランジスタを形成する前記工程、前記第２導電型の第１トランジスタを形成する工程、前記第１バックゲートコンタクトを接続する前記工程、及び前記第２バックゲートコンタクトを接続する前記工程を行う、半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記バルク領域において、前記半導体基板に埋め込まれており、第３素子領域と第４素子領域とを分離する第３素子分離絶縁層を形成する工程と、
前記第４素子領域に位置する前記半導体基板の上層に第１導電型の第１ウェルを形成する工程と、
前記第３素子領域に位置し、前記第２導電型層上に前記第１導電型の第２トランジスタを形成する工程と、
前記第４素子領域に位置し、前記第１導電型のウェル上に第２導電型の第２トランジスタを形成する工程と、
をさらに含む、半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法において、
前記バルク領域に位置する前記半導体基板中であって、前記第２導電型層と前記第１導電型層との間に第２導電型のウェルを形成する工程を含む、半導体装置の製造方法。
【請求項２４】
請求項２０から２３のいずれか１項に記載の半導体装置の製造方法において、
選択的に前記絶縁層及び前記第２半導体層を除去することにより、基板コンタクト領域を形成する工程と、
前記素子分離膜により、ＳＯＩ領域と前記基板コンタクト領域とを分離する工程と、
前記基板コンタクト領域の前記半導体基板上に第１導電型を有する第３ウェルを形成する工程と、
前記第３ウェル上に基板コンタクトを形成する工程と、を有する、半導体ウエハの製造方法。
【請求項２５】
第１導電型層上に第２導電型層を形成することにより、第１半導体基板を得る工程と、
半導体層上に絶縁層を形成することにより、第２半導体基板を得る工程と、
前記第２導電型層と前記絶縁層とを対向させて、前記第１半導体層と前記第２半導体層とを接合する工程と、
を有する半導体ウエハの製造方法。
【請求項２６】
請求項２５に記載の半導体ウエハの製造方法において、
前記第２導電型層は、エピタキシャル成長又はイオン注入により形成される、半導体ウエハの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２５６６４９（Ｐ２０１２−２５６６４９Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２７６２９（Ｐ２０１１−１２７６２９）
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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