【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。
【解決手段】ＳＯＩ基板ＳＢ上に形成されたマットＭＴ内に複数のＭＯＳＦＥＴを有する半導体装置において、ＢＯＸ膜を貫き支持基板に達するコンタクトプラグＣＴ２を形成することで、マットＭＴの周囲を、ＳＯＩ基板ＳＢの主面に沿う第１方向または第１方向に直交する第２方向に延在する複数のコンタクトプラグＣＴ２により囲む。これにより、コンタクトプラグＣＴ２をガードリングとして用い、マットＭＴの外部に流れる高周波信号に起因してマットＭＴ内にノイズが発生することを防ぐ。 （もっと読む）

【課題】高電圧駆動素子の為にＳｉＣやＧａＮの基板の簡素化が重要な課題となっている。Ｓｉ基板上のシリコン酸化膜の上に単結晶のＳｉＣ膜を形成し、トレンチによる絶縁物分離構造とし、その中に結晶欠陥が多くてもその影響を避ける新構造の素子の発明である。
【解決手段】ＳｉＣ膜に形成したＭＯＳＦＥＴなどの半導体素子を構成しているＰＮ接合面において基板面と並行となる面にあるＰＮ接合に印加される電界が、ＳｉＣ膜が形成されているシリコン酸化膜や基板となるＳｉ層により緩和されて、さらには基板電位をドレイン電圧とは逆方向の電位とすることにより大きく電界緩和されて、ＳｉＣ膜に発生している基板と垂直方向の結晶欠陥の結晶欠陥降伏電圧以下とすることを特徴とする素子構造を持った半導体装置。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】隣接するＳＯＩ領域とバルクシリコン領域とが短絡することを防止する。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。 （もっと読む）

【課題】本発明は、接続電極のピッチを大きくせずにゲートの寄生容量を小さくすることができ、回路の高速化と層間接続の高密度化の両立が図れる積層型半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第１のゲート６０と、該第１のゲートよりも下層に形成された第１及び第２の不純物拡散領域３１、３３とを有する第１の半導体素子７０と、
前記第１のゲートと対向して接合された第２のゲート６５と、該第２のゲートよりも上層に形成された第３及び第４の不純物拡散領域３６、３８とを有する第２の半導体素子７５と、を有することを特徴とする。 （もっと読む）

【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】フォトダイオードとトランジスタとが絶縁膜を介して同一の半導体基板に形成された半導体装置の、フォトダイオードを形成する半導体層と絶縁膜との界面のリーク電流を小さくする。
【解決手段】一導電型の半導体層１１と、半導体層の主面１５１に設けられた反対導電型の半導体領域１８２と、半導体層１１の主面１５１に半導体領域１８２と離間して設けられた一導電型で半導体層１１より高不純物濃度の半導体領域１９１、１９２と、少なくとも半導体領域１８２と半導体領域と１９１、１９２の間の半導体層１１の主面１５１に設けられた一導電型で半導体層１１より高不純物濃度で半導体領域１９１、１９２よりも低不純物濃度の半導体領域９９と、を備えるフォトダイオード３０と、半導体層１１の主面１５１上に設けられた絶縁層１０と、絶縁層１０上に設けられ、トランジスタ素子４０が形成された半導体層９と、を備える。 （もっと読む）

【課題】チューナブルバリアを備えるグラフェンスイッチング素子を提供する。
【解決手段】バックゲート基板と、基板上のゲート絶縁層と、ゲート絶縁層上のグラフェン層と、グラフェン層の第１領域上に順次に積層された半導体層及び第１電極と、グラフェン層で第１領域と離隔している第２領域上の第２電極と、を備え、バックゲート基板とグラフェン層とは、半導体層を介して対向し、半導体層は、ｎ型またはｐ型にドーピングされたチューナブルバリアを備えるグラフェンスイッチング素子。 （もっと読む）

【課題】静電破壊を防止して歩留まり良く製造できる電気装置の製造方法、半導体基板の製造方法、電気装置用形成基板、及び電子機器を提供する。
【解決手段】支持体上に、樹脂材料からなる基材を複数積層することで第１基板を形成する工程と、素子基板から前記支持体を剥離する工程と、素子基板との間で機能素子を挟持するように第２基板を貼り付ける工程と、を有する電気装置の製造方法に関する。素子基板の形成工程においては、複数の基材間のいずれかに挟持するように電極層を配置するとともに、電極層よりも上層であって複数の前記基材間のいずれかに挟持する或いは基板本体の表面に配置するように機能素子を駆動するための半導体素子を設ける。 （もっと読む）

【課題】高電子移動度トランジスタ及びその製造方法を提供する。
【解決手段】基板と、基板上に形成されたＨＥＭＴ積層物と、を備え、ＨＥＭＴ積層物は、２ＤＥＧを含む化合物半導体層と、化合物半導体層より分極率の大きい上部化合物半導体層と、上部化合物半導体層上に備えられたソース電極、ドレイン電極及びゲートと、を備え、基板は、シリコン基板より誘電率及び熱伝導度の高い窒化物基板であるＨＥＭＴ。該基板は、シリコン基板より誘電率及び熱伝導度の高い絶縁層、この絶縁層に蒸着された金属層及びこの金属層に付着されたプレートを備える。 （もっと読む）

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。 （もっと読む）

【課題】トランジスタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】ＳＯＩ基板１０１は、Ｐ型半導体層１０２の上にＮ型半導体層１０４が形成された半導体基板１２、その上に形成されたＢＯＸ層１０６、及びＢＯＸ層上に形成されたＳＯＩ層１０８を有する。第１素子分離絶縁層１１０ｂは、ＳＯＩ基板１０１に埋め込まれ、下端１６がＰ型半導体層１０２に達し、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。Ｐ型トランジスタ１３０ｂは、第１素子領域４０に位置し、チャネル領域１２０ｂを有し、Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０に位置し、チャネル領域１２０ａを有する。第１バックゲートコンタクト１３４ｂは、第１素子領域４０に位置する第２導電型層層１０４に、第２バックゲートコンタクト１３４ａは、第２素子領域３０に位置する第２導電型層１０４に接続される。 （もっと読む）

【課題】動作速度の低下を抑制しつつ、消費電力を低減する。
【解決手段】第１の半導体領域の上に絶縁領域を有し、且つ絶縁領域の上に第２の半導体領域を有する基板に設けられた第１の電界効果トランジスタと、基板の上に設けられた絶縁層と、絶縁層の一平面に設けられ、酸化物半導体層を含む第２の電界効果トランジスタと、第２の電界効果トランジスタのソース及びドレインと同一工程により形成され、第１の電界効果トランジスタの閾値電圧を制御するための電圧が供給される制御端子と、を備える。 （もっと読む）

【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得る。
【解決手段】ソース領域１，ドレイン領域２及びゲート電極３で形成されるＭＯＳトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。 （もっと読む）

【課題】デバイスの破壊電圧を大きく低下させずにＬＤＭＯＳデバイスのオン抵抗を減少可能にすること。
【解決手段】半導体デバイスが、第１導電型の基板、基板の少なくとも一部分上に形成された絶縁層、および絶縁層の少なくとも一部分上に形成された第２導電型のエピタキシャル層を備える。第１、第２導電型のソース／ドレイン領域が、エピタキシャル層内でその上面に近接して形成され、第１、第２ソース／ドレイン領域は互いに横に間隔を置いて設置される。ゲートは、エピタキシャル層の上でその上面に近接して、少なくとも部分的に第１および第２ソース／ドレイン領域の間に形成される。このデバイスはさらに、エピタキシャル層と、絶縁層を貫通して形成され、基板、第１ソース／ドレイン領域、およびエピタキシャル層と直接に電気的に接続するように構成された第１のソース／ドレイン接点と、エピタキシャル層を貫通して形成され、第２ソース／ドレイン領域に直接に電気的に接続できるように構成された第２ソース／ドレイン接点とを備える。 （もっと読む）

【課題】急峻なＳ値特性を有するとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有する電界効果トランジスタを提供する。
【解決手段】本実施形態による電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れている。 （もっと読む）

【課題】微細化が容易で、短チャネル効果が生じにくい半導体装置を提供する。
【解決手段】トランジスタのチャネル長方向の断面形状において、アスペクト比の大きいゲート電極上に半導体層を形成することで、トランジスタを微細化しても短チャネル効果が生じにくいチャネル長を確保できる。また、半導体層と重畳し、ゲート電極より下層に絶縁層を介して下部電極を設ける。下部電極と重畳する半導体層は、下部電極の電位（電界）により導電型が付与され、ソース領域及びドレイン領域が形成される。半導体層の、ゲート絶縁層を介してゲート電極と対向する領域は、ゲート電極がシールドとして機能し、下部電極の電界の影響を受けない。すなわち、不純物導入工程を用いることなく、自己整合によりチャネル形成領域、ソース領域及びドレイン領域を形成することができる。これにより、微細化が容易で、短チャネル効果が生じにくい半導体装置が実現できる。 （もっと読む）

【課題】低いオン抵抗を有するドリフト経路／ドリフト領域を有する、半導体素子、特にパワー半導体素子を提供する。
【解決手段】半導体基材１００と、上記半導体基材１００内の、半導体材料からなるドリフト領域２と、ドリフト領域２に対し、少なくとも部分的に隣り合って配置され、接続電極１９を含む、半導体材料からなるドリフト制御領域３と、ドリフト領域２とドリフト制御領域３との間に配置された蓄積誘電体４と、第１素子領域８と、第１素子領域８との間にドリフト領域２が配置され、第１素子領域８から離れて配置された第２素子領域５と、ドリフト制御領域３の接続電極１９および第１素子領域８の間に接続された容量性素子５０とを含む。 （もっと読む）

【課題】小型化と出力容量の低下を同時に図る。
【解決手段】従来の半導体装置では、ドレイン領域やソース領域の深さが活性層の厚みよりも浅く(薄く)なっていた。これに対して本実施形態の半導体装置１では、活性層３の厚みを薄くしてドレイン領域４Ａ，４Ｂやソース領域５Ａ，５Ｂの深さを活性層３の厚みと同じにしている。その結果、Ｎ型のドレイン領域４Ａ，４Ｂ及びソース領域５Ａ，５ＢとＰ型のベース領域７Ａ，７ＢとのＰＮ接合の接合面積が従来よりも減少するので、当該ＰＮ接合に生じる出力容量Cossの低下を図ることができる。しかも、特許文献１記載の従来例に比べて、２つのダイオードや配線パターンが不要であるから小型化を図ることもできる。 （もっと読む）

【課題】埋め込み絶縁層により活性層と支持基板とが電気的に絶縁された半導体基板において、支持基板の電位を活性層の表面から取り出すための基板コンタクトの低抵抗化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】活性層１６に素子領域４およびコンタクト領域５が形成された厚膜ＳＯＩ基板２において、ＣＭＯＳトランジスタ７のＢ／Ｌ層２９およびＬ／Ｉ層３７、ｎｐｎバイポーラトランジスタ８のコレクタ層４９と同一層に、ｎ型基板コンタクト１２の貫通コンタクト５８を取り囲むｎ型コンタクト埋め込み層５７を形成する。 （もっと読む）