化合物半導体
【課題】高電圧駆動素子の為にＳｉＣやＧａＮの基板の簡素化が重要な課題となっている。Ｓｉ基板上のシリコン酸化膜の上に単結晶のＳｉＣ膜を形成し、トレンチによる絶縁物分離構造とし、その中に結晶欠陥が多くてもその影響を避ける新構造の素子の発明である。
【解決手段】ＳｉＣ膜に形成したＭＯＳＦＥＴなどの半導体素子を構成しているＰＮ接合面において基板面と並行となる面にあるＰＮ接合に印加される電界が、ＳｉＣ膜が形成されているシリコン酸化膜や基板となるＳｉ層により緩和されて、さらには基板電位をドレイン電圧とは逆方向の電位とすることにより大きく電界緩和されて、ＳｉＣ膜に発生している基板と垂直方向の結晶欠陥の結晶欠陥降伏電圧以下とすることを特徴とする素子構造を持った半導体装置。
【解決手段】ＳｉＣ膜に形成したＭＯＳＦＥＴなどの半導体素子を構成しているＰＮ接合面において基板面と並行となる面にあるＰＮ接合に印加される電界が、ＳｉＣ膜が形成されているシリコン酸化膜や基板となるＳｉ層により緩和されて、さらには基板電位をドレイン電圧とは逆方向の電位とすることにより大きく電界緩和されて、ＳｉＣ膜に発生している基板と垂直方向の結晶欠陥の結晶欠陥降伏電圧以下とすることを特徴とする素子構造を持った半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワー系化合物半導体、とりわけＳｉＣ基板やＧａＮ基板を用いる半導体装置の基板構造と素子構造に関するものである。
【背景技術】
【０００２】
図１において、従来から公表されている単結晶ＳｉＣ基板の形成方法を示す。図１−ａの様にＳｉ基板１の上にＳｉＣ膜２を成長させた後に、図１−ｂの様にＳｉ基板１を除去したＳｉＣ膜２の上にさらにＳｉＣ膜３を成長させて必要な厚さ得る方法である。その上に図１−ｃに示すようにソース１１、ドレイン１２、ゲート膜１３、ゲート電極１４などからなるＭＯＳＦＥＴを形成する。しかしながらこの様な基板形成方法では、成長速度が遅いＳｉＣ薄膜を厚く形成するために時間を要する。
【０００３】
また、図２−ａに示すようにＳｉ基板５の上にＳｉＣ膜３を形成した状態でそこに図２−ｂの様に素子を形成する構造もあるがＳｉＣ層３とＳｉ層５がともに導電性材料であり、これらが接しているためにＳｉＣが高電圧に耐えるという特徴がＳｉ層の為に損なわれてしまいＳｉＣの特徴が発揮できない。また、図２−ｂの構造では、Ｓｉ基板とＳｉＣ層の間から発生する結晶欠陥によりリーク電流が発生して好ましくない。また、図２−ｃの構造の様にシリコン酸化膜の上にＳｉＣ膜が形成できればＳｉＣが高電圧に耐えるという特徴を活かすことも考えられるが、シリコン酸化膜の上に単結晶ＳｉＣを成長させることはできない。
【０００４】
図３においてこの結晶欠陥の発生の様子を概念的に示す。各論文で報告されているように、結品欠陥はＳｉ基板の界面から垂直方向へ発生して、ＳｉＣがＳｉ基板界面から離れるに従い、急激に減少するが、ゼロにはならない。一部にはＳｉＣの表層まで到達する。一つの事例として、界面では１０２０個／ｃｍ２程度と大きな密度であり、ＳｉＣ膜厚５０μｍの表面では １０１０個／ｃｍ２ 程度の密度と減少する。
【０００５】
図４において、図２−ｂのＭＯＳＦＥＴの詳細構造の事例を示す。ＭＯＳＦＥＴの構造としては、Ｓｉ基板で普及している構造と類似である。ＭＯＳＦＥＴがオンの時にはドレイン電極から電流がＮ−層経由でゲート下のチャンネルを経由してソース電極へ流れる。図４−ｃにおいてＭＯＳＦＥＴとして重要ファクターを示す。図４−ｃのようにオンの時にはチャンネル抵抗、Ｎ−抵抗ともに小さくしたい。特にパワー素子においてはＮ−抵抗が支配的になり、この為にＮ−層の厚さや不純物濃度が重要な要素となる。結晶欠陥は大きな影響は無い。オフ時にはソース電極が接地、ドレイン電極に数百Ｖ以上の負荷電圧が印加される。図４−ｂにおいてゲート電圧が接地電位でＭＯＳＦＥＴがオフの時にはＮ−Ｐ−間に高電圧が印加される。図４−ｄのようにオフの時にはリーク電流が重要なファクターであり、特にＳｉＣ基板を用いる素子では縦方向の結晶欠陥によるリーク電流が結晶欠陥の存在により大きな値である。すなわちＭＯＳＦＥＴのゲート部のリーク電流が問題になるのではなく、結晶欠陥によりＰＮ接合部のリークが問題になっている。
【０００６】
図５−ａにおいてその実際の事例を示す。図は逆バイアスのＰＮ接合に流れる電流とＰＮ接合に印加する逆バイアス電圧との関係の実測値であり、図５−ｂはそれをモデル化したものである。一定の電圧まではリークは発生せずに、結晶欠陥降伏電圧Ｖａを越えると欠陥に沿った電流が増加し始める。そして、ＰＮ接合の降伏電圧に到達すると電子雪崩の為に大電流が流れ始める。このようにＰＮの逆バイアス電圧が印加され、結晶欠陥降伏電圧Ｖａを越えるとリーク電流が流れ始めて、このリーク電流よりＰＮ接合降伏電圧Ｖｂに到達する前に大きなリーク電流が発生しているのが現実である。この結晶欠陥により発生するリーク電流が化合物半導体をパワー素子に用いるためには大きな障害となっている。素子として欲しいはＰＮ接合の降伏電圧Ｖｂまでリーク電流はゼロであるが、ＳｉＣ基板特有の大量の縦型の結晶欠陥のために基板と並行方向のＰＮ接合面で結晶欠陥降伏電圧Ｖａ以上の印加電圧によりリーク電流が発生し始めるのが現実である。
【０００７】
このデータから考察できることは、（Ａ）結晶欠陥に電界がかからない方向だけにＰＮ接合面があれば欠陥によるリーク電流は発生しないということ、（Ｂ）結晶欠陥の方向と垂直に方向にＰＮ接合がありそこに電圧が印加される場合において、結晶欠陥に沿って電界が発生してもそれが何らかの手段で緩和されれば結晶欠陥によるリーク電流は激減する可能性があるということである。
【０００８】
パワー素子の大きなニーズの一つは大電流のオンオフを制御することであり、その為にはオン時の抵抗値を小さくすることであり、その為にはＮ−層の厚さを厚くする必要があり、一方で縦方向の欠陥によるリーク電流を減少させるためには前考察の（Ｂ）の様な何らかの手段によりＰＮ接合面に印加される電界を緩和することである。この様な構造を成立させる手段が望まれる。
【０００９】
【非特許文献１】ＦＥＤレビュー Ｖｏｌ．１ Ｎｏ．１６ ２００１
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとしている課題は、結晶欠陥があってもそれがリーク電流につながらない状態を作り、パワー素子の実用化を図るものである。その着眼点は実動作時に逆バイアスのかかるＰＮ接合で結晶欠陥と垂直方向のＰＮ接合面の電界を緩和して結晶欠陥があってもリーク電流につながらない構造を創出することである。その構造が実現できれば、化合物半導体のパワー素子の実用化に大きな可能性を生み出すことになる。
【課題を解決するための手段】
【００１１】
本発明の構成は、図４、図５の考察に基づく絶縁膜上に形成する単結晶ＳｉＣ層に形成するＭＯＳＦＥＴの実用化と、絶縁膜による電界緩和によるＭＯＳＦＥＴのリーク電流の低減構造の実用化と、絶縁膜上に単結晶ＳｉＣ膜を形成する手法の開発にある。
【００１２】
本発明の要点は、絶縁膜上に形成されたＭＯＳＦＥＴのＰウエルなどのＰＮ接合面に印加される電界強度をシリコン酸化膜経由で印加される基板電圧により緩和させ、その部位の電界により結晶欠陥に沿って発生する結晶欠陥リーク電流を減少させるという構造を実現するものである。酸化膜の下のベース基板の電位をドレイン電位に対してできる限り逆方向に大きくすることにより緩和効果を大きくするものである。すなわち、図４に示すＮチャンネルＭＯＳＦＥＴがオフの場合にはソースが接地電位でありドレインがプラス数百ボルトの電位である実用状態において、ベース基板にマイナス１００ボルト程度以下の電圧を加えることにより電界緩和を大きくするものである。この様なマイナス電圧を印加する為の電源は外部にて形成して印加することもできるし、本発明の様にＳｉＣ基板に形成した回路により自己の素子の組み合わせにて形成することもできる。後者の様に自己の素子内にて形成できれば自立型の画期的なリーク電流の低減手段となる。
【００１３】
このような絶縁分離構造の為の素子基板としては、Ｓｉなどからなるベース基板の上の酸化膜の上のＳｉＣ膜が酸化膜とＰＮ接合面の空乏層で電界緩和ができる厚さであり、ＳｉＣ膜をできるだけ厚くすることがオン抵抗を小さくする為に好ましい。
【００１４】
高電圧駆動の横型素子では、その耐圧を保持するために、ＰＮの距離が必要になるが、単に寄生で発生する部位のＰＮ接合の距離はデッドスペースとして無駄となる。この部分をトレンチ酸化膜により絶縁分離構造とすることによりデッドスペースを少なくすることができ面積当たりのオン抵抗の低減を実現することができる。
【００１５】
このような構造の素子基板の作成方法としては、まずは結晶欠陥の少ない種基板を作成し、これを用いて約１μｍの厚さのＳｉＣ層をスマートカット技術によりベース基板の上のシリコン酸化膜の上に形成することである。Ｓｉで実用化が始まっているスマートカット技術と貼り合わせ技術をＳｉＣ基板に適用するものである。厚いＳｉＣ層の形成には、スマートカットで薄いＳｉＣ層をベース基板のシリコン酸化膜上に形成した素子基板のＳｉＣ面にＳｉＣ膜を成長させることで可能である。
【００１６】
また、ＳｉＣ基板にＰＮ接合を形成するにあたってはＳｉＣ層に形成するＰ型層、Ｎ型層は活性化のためには１６００℃程度の高温度処理が必要であること、接合の深さは熱拡散では不純物は殆ど拡散しないため、イオン注入の深さで決まる１ミクロン程度であるという制約がある。ベース基板がＳｉの場合には、活性化の温度はＳｉの溶融温度である１２００℃程度に制限されるため、低温度で活性できる不純物を選択することが必要になる。コンタクト抵抗などの低減に制約があるが、用途次第では利用可能である。一方、シリコンの融点或いはシリコン酸化膜の融点を越えるような温度で活性化が必要な不純物に対してはベース基板にポリＳｉＣを用いて、さらに必要に応じて絶縁膜としてシリコン酸化膜の代わりにアルミナを用いることにより１６００℃以上での活性化処理が可能となる。このように必要なコンタクト抵抗により、活性化温度とベース基板材料を選択することができる。コンタクト抵抗を小さくする場合にはアルミやリンを用いて高温度で活性化できるようなポリＳｉＣをベース基板として選び、コンタクト抵抗が多少大きくても良い場合には、ボロンやリンを用いることにより１２００℃程度の温度で活性化できるようなＳｉをベース基板として選ぶことができる。
【００１７】
この様に素子基板はＳｉ基板において実用化されて実績のある基板の貼り合わせ技術、トレンチ技術、実用化が始まっているスマートカット技術などをＳｉＣへ転用をすることにより可能となる。酸化膜分離構造についてはＳｉＣ膜をトレンチエッチング技術により溝を作りＳｉＣを除去し、トレンチ溝の底にシリコン酸化膜を露出させ、そのトレンチ溝にシリコン酸化膜を充填することによりＳｉＣ膜がシリコン酸化膜で周囲、底面を囲われた状態を作ることができる。そこにＭＯＳＦＥＴなどの素子を形成することにより、個々の素子が完全分離となり複数の高電圧素子を組み合わせて集積回路を形成することができる。その集積回路を用いてベース基板に逆方向電位を自己素子内に形成することができることも画期的な手段である。
【発明の効果】
【００１８】
高電圧駆動に適したＳｉＣ基板の実用化の期待は大きい、これまで縦方向の結晶欠陥が大きくその影響を排除することができなくて結晶欠陥の低減が課題となっている。結晶欠陥を減らすために素子基板の作成工程が複雑になり、コストアップの要因となっている。本発明によるＭＯＳＦＥＴのＰＮ接合にかかる電界を緩和する構造、特にベース基板電位を使用する電圧系とは逆の方向の電位とすることにより緩和をさせる手法と、それを実現する手段として横型素子とベース基板に絶縁膜を介してＳｉＣ層を形成し酸化膜分離によりＳｉＣ面積の有効利用を図った高電圧駆動素子基板と素子構造は、製造方法も簡素である。
【図面の簡単な説明】
【００１９】
【図１】 公知のＳｉＣ基板の構造を示す断面図
【図２】 Ｓｉ基板上のＳｉＣ膜の構成の断面図
【図３】 Ｓｉ基板上のＳｉＣ膜に発生する結晶欠陥の概念図
【図４】 Ｓｉ基板上のＳｉＣ膜に形成したＭＯＳＦＥＴの構造の断面図と印加電圧とリーク電流の関係図
【図５】 逆バイアス印加時の電流の実際とリーク電流発生モデル
【図６】 本発明のＳｉ基板上のシリコン酸化膜の上の厚いＳｉＣ膜に形成したＭＯＳトランジスタの構造の断面図
【図７】 本発明のＳｉ基板上のシリコン酸化膜の上の厚いＳｉＣ膜に形成したＰＮ接合の電界の方向と電界強度シミュレーション例
【図８】 本発明の構造によるリーク電流と結晶欠陥降伏電圧の関係を示す図とベース基板電位との関係、ベース基板の電位を発生するための回路図
【図９】 本発明のスマートカット手法を用いる事例によるＳｉ基板上のシリコン酸化膜と厚いＳｉＣ膜の構造とトレンチ構造の素子基板の形成方法とＭＯＳトランジスタの構造の断面図
【図１０】 図９の素子基板に形成するトレンチ構造の形成方法とＭＯＳトランジスタの構造の断面図
【発明を実施するための形態】
【００２０】
図６に本発明の実施例としてＳｉ基板上にシリコン酸化膜を介して形成された厚い単結晶ＳｉＣ膜３８にＭＯＳＦＥＴを形成した構造を示す。図４−ｂの構造においてＰウエルの下面にＮ−層とシリコン酸化膜層４とベース基板５が存在する構造である。また、図においてトレンチ酸化膜５２により絶縁分離されたＳｉＣ膜上にＭＯＳＦＥＴを形成した事例を示す。横方向の周囲がトレンチ酸化膜５２により絶縁分離されている構造である。事例ではＳｉＣ膜３８の厚さは１０μｍでありソースＮ＋層６５、ドレインＮ＋層６６の深さは０．５μｍ、チャンネル部となるＰウエル５８の深さは１μｍ、トレンチ幅は１μｍである。この様な構造においてＭＯＳＦＥＴのオフ時にドレインに負荷電圧が印加される時、すなわちＰＮ接合に逆バイアスがかかる時には、Ｐウエル５８の下のＮ−層において、ＰＮ逆バイアスによる空乏層と酸化膜からの電界による空乏層との相乗効果により電界緩和が発生する。その為に縦方向の結晶欠陥が存在しても結晶欠陥に印加される電圧が緩和されて図５で開示した結晶欠陥降伏電圧Ｖａ点には到達しにくいために、高い負荷電圧になるまでリーク電流とはならない構造とすることができる。すなわち、図５−ｂのＶａ電圧が高電圧側へシフトする。本発明では、ベース基板に負荷電圧とは逆方向の電圧を印加して、該Ｐウエル５８の下のＮ−層における電界緩和をさらに大きくするものである。
【００２１】
図７−ａにおいて、電界緩和の状況を示す。Ｐウエル５８へはドレインからの電界が、いろいろなルートで印加されるが、Ｐウエル５８の下には酸化膜からの電界で緩和される。ＳＯＩ（ＳｉＣ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造における電界緩和の状況を図７−ｂにおいて示す。ｂ１の従来型構造においてはＰウエルの下にはドレインからの電界が回り込み、高い電界の領域が存在する。ＳＯＩ構造においてはｂ２の様に、Ｐウエル下の空欠乏層はＰウエルと酸化膜で挟まれて、Ｐウエル下から押出されて緩和されるようになる。図では、ソースＮ＋層６５、ドレインＮ＋層６６が０・５μｍ、チャンネル部Ｐウエル層５８が１μｍとなっている。酸化膜上が全て１０μｍ厚のＮ−層５９からなっている。ＰＮ接合面は存在するが、その下の酸化膜とベース基板面からの電界の影響で空乏層が大きくなるという特徴を生み出すことができる。シミュレーション図においてこの領域の空乏層が広がっている様子が分かる。これにより電界強度が弱まり結晶欠陥降伏電圧に至りにくくなっている。ｂ３において、ベース基板に負電圧を印加することによりＰウエル下の電界はさらに弱まり基板面の垂直な結晶欠陥１０５が存在しても、結晶欠陥に沿って流れる欠陥電流にはらない状態となる。理想的には、図５−ｂのＶａ点が高電圧側へシフトして、Ｖｂ電圧と同じになることである。
【００２２】
図８において図５−ｂと同様な図が８−ａであり、ベース基板の電位を負の電位とすることによりＶａ電圧がより高電圧側にシフトする様子を示している。図８−ｂにその実際の値を示す。ベース基板電位に−２００ボルトを印加することにより、Ｖａ点は３００Ｖとなり、結晶欠陥電流の発生が大きく抑制できることを示している。また、図８−ｃにおいてその様な負の電圧を簡素に形成する手段を示している。接地電位であるソース電位１６０を基準として、ＳｉＣ素子内にて作った自己発振の１００ｋＨｚの図ｃ−１に示す電圧波形を電圧印加点１６１に与え、コンデンサ１５０経由で負電圧バイアス点１６２に供給する。負電圧バイアス点の電位はソース電位１６０に接続されたダイオード１５１によりクランプされて負電圧バイアス点１６２に図ｃ−２で示す負電圧のパルス信号を与え、ダイオード１５２によりＶｓｕｂ点１６３に安定した負電圧を形成する手段である。Ｖｓｕｂ点１６３は寄生コンデンサ１５３の容量が大きくコンデンサ１５０経由で与えられる印加電圧が平滑される。Ｖｓｕｂ点１６３はＳｉＣ素子のベース基板であるが、全ての素子とは酸化膜分離構造となっており、リーク電流は無いため、自己発振の振幅電圧であるΔＶに近い値の負電圧が発生する。ここで必要な発振回路、ダイオード、コンデンサなどを酸化膜分離したＳｉＣ内にて形成することができる。
【００２３】
図６、図７、図８においてはＮチャンネルＭＯＳＦＥＴの事例を示したが、ＰチャンネルＭＯＳＦＥＴも同様な考え方で形成できることは容易に理解できる。また、図１０に示した絶縁分離されたＳｉＣ層にはＭＯＳＦＥＴのみならず、ダイオードやバイポーラ素子も可能である。これらにより絶縁分離されたＳｉＣ素子の組み合わせによる集積回路を形成することができる。
【００２４】
図９において厚い単結晶ＳｉＣ膜をシリコン酸化膜の上に形成する素子基板の作成手順を示す。図９−ａは結晶欠陥をできるだけ少なくした種ＳｉＣ基板８である。図９−ｂはＳｉ基板５にシリコン酸化膜４を形成したベース基板の断面図である。図９−ｃは合う９−ａの種ＳｉＣ基板８の表面から水素イオンを約１μｍの深さイオン注入した状態を示している。これは後にこの水素イオンの注入層の界面でＳｉＣ基板を分離するためのものであり、近年普及してきたスマートカットと呼ばれているウエーハの薄膜剥離の手法である。この水素イオンが高濃度の層がＳｉＣの薄い膜と種ＳｉＣ基板とを分離する劈開面であり本発明ではスマートカット面３４と称する。この図９−ｃの状態の表面と図９−ｂのＳｉ基板５に形成したシリコン酸化膜４の表面を貼りあわせた状態が図９−ｄである。ＳｉＣ基板は内部の欠陥密度の差などにより反っている為に、平坦化ステージ２０を使用するなどの平坦化処理が必要である。反りの大きさによっては平坦化ステージに素子基板を置き、吸引孔２１からの吸引では力不足の場合もある。その場合は、図の上から加圧して平坦化を図ることも必要である。貼りあわせの後に貼りあわせたウエーハを約５００℃にすることにより先に注入した水素イオンが集中している層であるスマートカット層３４において貼り合わせた基板が劈開し、図９−ｅと種ＳｉＣ基板８に分離される。図９−ｅは種ＳｉＣ基板の表層の薄いＳｉＣ膜３５がスマートカットによりベース基板であるＳｉ基板５の上のシリコン酸化膜４の上に移された状態を示している。図９−ｅの基板は、表面をＣＭＰ（ケミカル・メカニカル・ポリッシング）などにより結晶欠陥層の除去、表層を平坦化して、その上にＳｉＣ層を積層する。ＳｉＣ層を厚くした状態が図９−ｆである。図９−ｅの段階では１μｍの厚さであったＳｉＣ層がこの図の状態では１０μｍと厚くなっている。
【００２５】
Ｐ型層、Ｎ型層の活性化は基板がシリコンの場合には、ＳｉＣの表面だけを高温度にしてベースとなるＳｉ基板は強制液冷をする手法で活性化することができる。或いはＳｉの融点以下で活性化できる不純物材料を選ぶことにより活性化することができる。また、Ｓｉの融点を上回る様な高温度で活性化したい場合には、ベース基板としてポリＳｉＣ基板やサファイア基板を用いることができる。
【００２６】
図９−ｄからスマートカット技術により分離した種ＳｉＣ基板８は再生ができる。すなわちＣＭＰ（ケミカル・メカニカル・ポリッシング）した後に図９−ａとして再利用することができる。また、薄くなれば種ＳｉＣ基板８にＳｉＣをエピタキシャル成長をさせて厚さを増やすことができる。結晶欠陥の少ない種結晶基板の上へのＳｉＣ膜の成長であり、成長したＳｉＣ基板はさらに結晶欠陥が少なくできることは周知の事実である。このように結晶欠陥の少ない種結晶を再利用することができるのが本手法の特徴でもある。
【００２７】
図９の事例においては、シリコン酸化膜を介してＳｉ基板５と種ＳｉＣ基板８との貼り合わせをＳｉ基板上にシリコン酸化膜を形成した後に貼り合わせたが、このほか、シリコン酸化膜をＳｉＣ基板に形成して、Ｓｉ基板と貼り合わせることも可能であり、また、シリコン酸化膜をＳｉＣ基板に形成して、Ｓｉ基板にもシリコン酸化膜を形成して、そのシリコン酸化膜同士を貼り合わせることも可能である。
【００２８】
図９の事例においては、シリコン酸化膜を介してＳｉ基板１を素子基板のベース基板として用いる事例を示したが、ベース基板としてはポリＳｉＣ基板も低コスト基板として使用可能である。図９の説明の中でＳｉ基板をポリＳｉＣ基板と置き換えるだけで同様である。ポリＳｉＣをベース基板として用いる場合には、種ＳｉＣと貼り合わせ、スマートカットで単結晶化合物半導体膜をポリＳｉＣベース基板の上の酸化膜の上に形成した後の最高保持温度はＳｉ材料で制約されることは無いためＰ型半導体層、Ｎ型半導体層の形成と活性化処理は図９−ｆ の状態で高温度で行うことも可能となる。また、図９の事例においては、絶縁物としてはシリコン酸化膜を用いる事例を説明したが、アルミナの様な融点の高い材料を使用することも可能である。このベース基板としてポリＳｉＣを用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
【００２９】
図９ではスマートカットした薄いＳｉＣ層３５に厚いＳｉＣ層３８を積層する手法を示したが、その厚みの制限は無い。一方で水素イオンを注入してスマートカットできる厚さの限界は加速エネルギーの限界から１０μｍ弱である。従って、必要なＳｉＣの厚さによりスマートカット手法だけでＳｉＣ膜を形成するのか、図９の手法を選ぶのかを選択することができる。
【００３０】
図１０において、ＳｉＣ膜部に複数個のＭＯＳＦＥＴなどの素子を形成するため、素子を形成する周囲を酸化膜で囲うことにより周囲と底面とを全てシリコン酸化膜で囲う構造を形成する手順を示す。これは素子を形成する周囲のＳｉＣをトレンチエッチング技術で除去し、トレンチ溝を形成して、そのトレンチ溝の部分にシリコン酸化膜を充填することにより実現するものである。図１０−ａは、図９−ｆで示したＳｉ基板５の上のシリコン酸化膜４の上の厚いＳｉＣ膜３８を示している。種ＳｉＣ結晶基板から貼り合わせで移した薄いＳｉＣ膜３５はそこへ成長させた厚いＳｉＣ膜と同質であるため図１０における表示は厚いＳｉＣ膜３８だけとしている。図１０−ｂは、この状態にトレンチを作成するためのレジストマスク５０を形成した状態を示す。図１０−ｃはトレンチエッチングで厚いＳｉＣ膜３８を溝状にエッチングしてトレンチ溝５１を形成した状態を表す。トレンチ部では下地のシリコン酸化膜が露出している。図１０−ｄは、レジストマスク５０を剥離し、その後トレンチ溝５１にシリコン酸化膜を充填してトレンチ酸化膜５２を形成して、その後、表面を研磨して平坦にした状態を示している。この一連のトレンチ形成、シリコン酸化膜充填、平坦化処理は公知の手順である。これはＳｉ基板上のシリコン酸化膜上のＳｉ膜では実用化されている手法である。これによりＳｉＣ膜がシリコン酸化膜で周囲、底面を囲われて絶縁分離された状態となる。図１０−ｅはこの基板上にＭＯＳＦＥＴを形成した事例である。ＭＯＳＦＥＴの詳細構造は図６にて示す。このようにして個々の素子が酸化膜で完全に絶縁分離された素子を形成するこができる。これにより、複数個のＭＯＳトランジスタが絶縁分離された状態となり、ＳｉＣ膜に集積回路を形成することができる画期的な構造とすることが可能である。
【００３１】
図９、１０の事例においては、シリコン酸化膜を介してＳｉ基板５を素子基板のベース基板として用いる事例を示したが、ベース基板としてはポリＳｉＣ基板も低コスト基板として使用可能である。図９，１０の説明の中でＳｉ基板をポリＳｉＣ基板と置き換えるだけで同様である。ポリＳｉＣをベース基板として用いる場合には、種ＳｉＣ基板と貼り合わせ、スマートカットで単結晶化合物半導体膜をポリＳｉＣのベース基板の上の酸化膜の上に形成した後の最高保持温度はＳｉ材料で制約されることは無いため、図９−ｃで述べたＰ型半導体層、Ｎ型半導体層の形成と活性化処理は、図１０−ｅ の状態で高温度で行うことが可能となる。
【００３２】
図９，１０の事例においては、絶縁物としてはシリコン酸化膜を用いる事例を説明したが、アルミナの様な融点の高い材料を使用することも可能である。トレンチ部の絶縁物としてもシリコン酸化膜のみならずアルミナやその他の絶縁物を使用することも可能である。これらはベース基板としてポリＳｉＣ基板を用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
【００３３】
以上の図６〜１０の事例では単結晶化合物半導体としてＳｉＣを事例に説明したがＧａＮなど他の化合物半導体においても同様である。また基板としてはＳｉやＳｉＣの他にＧｅなど格子定数が化合物半導体に近い材料の使用も可能であり、サファイア基板のような絶縁基板の使用も可能である。
【産業上の利用の可能性】
【００３４】
ＳｉＣ基板やＧａＮ基板などを用いた高電圧駆動素子は、車においてはハイブリッド車普及、電気自動車の普及に伴ってますます重要度が増してくる。また、家庭においてはスマートグリッド化の普及に伴って家電製品の電動化やエネルギー管理のために高電圧素子の役割が重要になってくる。一方でこれらの高電圧駆動素子は結晶欠陥によるリーク電流の為に実用化が進んでいない。本発明によればＳｉ基板上に酸化膜を介して単結晶ＳｉＣ薄膜を形成しその上に素子を形成した素子において、逆バイアスとなる平面方向のＰＮ接合には結晶欠陥よるリークが発生しないという大きな効果を生み出すことができ、当該分野の素子の普及に大きく貢献するものとなる。ＧａＮなどの他の化合物半導体においても同様な期待がある。また、酸化膜分離構造により絶縁分離の素子を形成できる手法はＳｉＣやＧａＮなどの化合物半導体としては画期的であり、化合物半導体の集積回路の実用化のベースとなるものである。
【符号の説明】
【００３５】
１・・・種基板となるＳｉ基板 ２・・・ＳｉＣ膜 ３・・・ＳｉＣ膜
４・・・シリコン酸化膜 ５・・・Ｓｉ基板 ８・・・種結晶
１０・・・第２のＳｉＣ基板 １１・・・ＭＯＳＦＥＴのソース部
１２・・・ＭＯＳＦＥＴのドレイン部 １３・・・ＭＯＳＦＥＴのゲート絶縁膜
１４・・・ＭＯＳＦＥＴのゲート電極 １５・・・Ｎ＋層 １６・・・Ｐ＋層
２０・・・平坦化ステージ ２１・・・平坦化ステージの吸気孔
３２・・・結晶欠陥の多いＳｉＣ層 ３３・・・結晶欠陥の少ないＳｉＣ層
３４・・・スマートカット層 ３５・・・薄膜ＳｉＣ層
３７・・・薄いＳｉＣ層 ３８・・・厚いＳｉＣ層
４０・・・シリコン酸化膜 ４１・・・シリコン酸化膜
５０・・・レジストマスク ５１・・・トレンチ溝 ５２・・・トレンチ酸化膜
５８・・・Ｐウエル ５９・・・Ｎ−層 ６１・・・ＭＯＳＦＥＴのソース電極
６２・・・ＭＯＳＦＥＴのドレイン電極 ６３・・・ＭＯＳＦＥＴのゲート膜
６４・・・ＭＯＳＦＥＴのゲート電極 ６５・・・ソースＮ型層
６６・・・ドレインＮ型層 ６８・・・素子分離部 ６９・・・オン電流経路
１０１・・・短い結晶欠陥 １０２・・・長い結晶欠陥 １０４・・・結晶欠陥
１０５・・・ＰＮ接合面の結晶欠陥 １１０・・・チャンネル電流
１１１・・・空乏層リーク電流 １１２・・・結晶欠陥電流
１５０・・・コンデンサ １５１・・・クランプダイオード
１５２・・・平滑ダイオード １５３・・・寄生ダイオード
１６０・・・ソース電位 １６１・・・電圧印加点
１６２・・・負電圧バイアス点 １６３・・・Ｖｓｕｂ点
【技術分野】
【０００１】
本発明はパワー系化合物半導体、とりわけＳｉＣ基板やＧａＮ基板を用いる半導体装置の基板構造と素子構造に関するものである。
【背景技術】
【０００２】
図１において、従来から公表されている単結晶ＳｉＣ基板の形成方法を示す。図１−ａの様にＳｉ基板１の上にＳｉＣ膜２を成長させた後に、図１−ｂの様にＳｉ基板１を除去したＳｉＣ膜２の上にさらにＳｉＣ膜３を成長させて必要な厚さ得る方法である。その上に図１−ｃに示すようにソース１１、ドレイン１２、ゲート膜１３、ゲート電極１４などからなるＭＯＳＦＥＴを形成する。しかしながらこの様な基板形成方法では、成長速度が遅いＳｉＣ薄膜を厚く形成するために時間を要する。
【０００３】
また、図２−ａに示すようにＳｉ基板５の上にＳｉＣ膜３を形成した状態でそこに図２−ｂの様に素子を形成する構造もあるがＳｉＣ層３とＳｉ層５がともに導電性材料であり、これらが接しているためにＳｉＣが高電圧に耐えるという特徴がＳｉ層の為に損なわれてしまいＳｉＣの特徴が発揮できない。また、図２−ｂの構造では、Ｓｉ基板とＳｉＣ層の間から発生する結晶欠陥によりリーク電流が発生して好ましくない。また、図２−ｃの構造の様にシリコン酸化膜の上にＳｉＣ膜が形成できればＳｉＣが高電圧に耐えるという特徴を活かすことも考えられるが、シリコン酸化膜の上に単結晶ＳｉＣを成長させることはできない。
【０００４】
図３においてこの結晶欠陥の発生の様子を概念的に示す。各論文で報告されているように、結品欠陥はＳｉ基板の界面から垂直方向へ発生して、ＳｉＣがＳｉ基板界面から離れるに従い、急激に減少するが、ゼロにはならない。一部にはＳｉＣの表層まで到達する。一つの事例として、界面では１０２０個／ｃｍ２程度と大きな密度であり、ＳｉＣ膜厚５０μｍの表面では １０１０個／ｃｍ２ 程度の密度と減少する。
【０００５】
図４において、図２−ｂのＭＯＳＦＥＴの詳細構造の事例を示す。ＭＯＳＦＥＴの構造としては、Ｓｉ基板で普及している構造と類似である。ＭＯＳＦＥＴがオンの時にはドレイン電極から電流がＮ−層経由でゲート下のチャンネルを経由してソース電極へ流れる。図４−ｃにおいてＭＯＳＦＥＴとして重要ファクターを示す。図４−ｃのようにオンの時にはチャンネル抵抗、Ｎ−抵抗ともに小さくしたい。特にパワー素子においてはＮ−抵抗が支配的になり、この為にＮ−層の厚さや不純物濃度が重要な要素となる。結晶欠陥は大きな影響は無い。オフ時にはソース電極が接地、ドレイン電極に数百Ｖ以上の負荷電圧が印加される。図４−ｂにおいてゲート電圧が接地電位でＭＯＳＦＥＴがオフの時にはＮ−Ｐ−間に高電圧が印加される。図４−ｄのようにオフの時にはリーク電流が重要なファクターであり、特にＳｉＣ基板を用いる素子では縦方向の結晶欠陥によるリーク電流が結晶欠陥の存在により大きな値である。すなわちＭＯＳＦＥＴのゲート部のリーク電流が問題になるのではなく、結晶欠陥によりＰＮ接合部のリークが問題になっている。
【０００６】
図５−ａにおいてその実際の事例を示す。図は逆バイアスのＰＮ接合に流れる電流とＰＮ接合に印加する逆バイアス電圧との関係の実測値であり、図５−ｂはそれをモデル化したものである。一定の電圧まではリークは発生せずに、結晶欠陥降伏電圧Ｖａを越えると欠陥に沿った電流が増加し始める。そして、ＰＮ接合の降伏電圧に到達すると電子雪崩の為に大電流が流れ始める。このようにＰＮの逆バイアス電圧が印加され、結晶欠陥降伏電圧Ｖａを越えるとリーク電流が流れ始めて、このリーク電流よりＰＮ接合降伏電圧Ｖｂに到達する前に大きなリーク電流が発生しているのが現実である。この結晶欠陥により発生するリーク電流が化合物半導体をパワー素子に用いるためには大きな障害となっている。素子として欲しいはＰＮ接合の降伏電圧Ｖｂまでリーク電流はゼロであるが、ＳｉＣ基板特有の大量の縦型の結晶欠陥のために基板と並行方向のＰＮ接合面で結晶欠陥降伏電圧Ｖａ以上の印加電圧によりリーク電流が発生し始めるのが現実である。
【０００７】
このデータから考察できることは、（Ａ）結晶欠陥に電界がかからない方向だけにＰＮ接合面があれば欠陥によるリーク電流は発生しないということ、（Ｂ）結晶欠陥の方向と垂直に方向にＰＮ接合がありそこに電圧が印加される場合において、結晶欠陥に沿って電界が発生してもそれが何らかの手段で緩和されれば結晶欠陥によるリーク電流は激減する可能性があるということである。
【０００８】
パワー素子の大きなニーズの一つは大電流のオンオフを制御することであり、その為にはオン時の抵抗値を小さくすることであり、その為にはＮ−層の厚さを厚くする必要があり、一方で縦方向の欠陥によるリーク電流を減少させるためには前考察の（Ｂ）の様な何らかの手段によりＰＮ接合面に印加される電界を緩和することである。この様な構造を成立させる手段が望まれる。
【０００９】
【非特許文献１】ＦＥＤレビュー Ｖｏｌ．１ Ｎｏ．１６ ２００１
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとしている課題は、結晶欠陥があってもそれがリーク電流につながらない状態を作り、パワー素子の実用化を図るものである。その着眼点は実動作時に逆バイアスのかかるＰＮ接合で結晶欠陥と垂直方向のＰＮ接合面の電界を緩和して結晶欠陥があってもリーク電流につながらない構造を創出することである。その構造が実現できれば、化合物半導体のパワー素子の実用化に大きな可能性を生み出すことになる。
【課題を解決するための手段】
【００１１】
本発明の構成は、図４、図５の考察に基づく絶縁膜上に形成する単結晶ＳｉＣ層に形成するＭＯＳＦＥＴの実用化と、絶縁膜による電界緩和によるＭＯＳＦＥＴのリーク電流の低減構造の実用化と、絶縁膜上に単結晶ＳｉＣ膜を形成する手法の開発にある。
【００１２】
本発明の要点は、絶縁膜上に形成されたＭＯＳＦＥＴのＰウエルなどのＰＮ接合面に印加される電界強度をシリコン酸化膜経由で印加される基板電圧により緩和させ、その部位の電界により結晶欠陥に沿って発生する結晶欠陥リーク電流を減少させるという構造を実現するものである。酸化膜の下のベース基板の電位をドレイン電位に対してできる限り逆方向に大きくすることにより緩和効果を大きくするものである。すなわち、図４に示すＮチャンネルＭＯＳＦＥＴがオフの場合にはソースが接地電位でありドレインがプラス数百ボルトの電位である実用状態において、ベース基板にマイナス１００ボルト程度以下の電圧を加えることにより電界緩和を大きくするものである。この様なマイナス電圧を印加する為の電源は外部にて形成して印加することもできるし、本発明の様にＳｉＣ基板に形成した回路により自己の素子の組み合わせにて形成することもできる。後者の様に自己の素子内にて形成できれば自立型の画期的なリーク電流の低減手段となる。
【００１３】
このような絶縁分離構造の為の素子基板としては、Ｓｉなどからなるベース基板の上の酸化膜の上のＳｉＣ膜が酸化膜とＰＮ接合面の空乏層で電界緩和ができる厚さであり、ＳｉＣ膜をできるだけ厚くすることがオン抵抗を小さくする為に好ましい。
【００１４】
高電圧駆動の横型素子では、その耐圧を保持するために、ＰＮの距離が必要になるが、単に寄生で発生する部位のＰＮ接合の距離はデッドスペースとして無駄となる。この部分をトレンチ酸化膜により絶縁分離構造とすることによりデッドスペースを少なくすることができ面積当たりのオン抵抗の低減を実現することができる。
【００１５】
このような構造の素子基板の作成方法としては、まずは結晶欠陥の少ない種基板を作成し、これを用いて約１μｍの厚さのＳｉＣ層をスマートカット技術によりベース基板の上のシリコン酸化膜の上に形成することである。Ｓｉで実用化が始まっているスマートカット技術と貼り合わせ技術をＳｉＣ基板に適用するものである。厚いＳｉＣ層の形成には、スマートカットで薄いＳｉＣ層をベース基板のシリコン酸化膜上に形成した素子基板のＳｉＣ面にＳｉＣ膜を成長させることで可能である。
【００１６】
また、ＳｉＣ基板にＰＮ接合を形成するにあたってはＳｉＣ層に形成するＰ型層、Ｎ型層は活性化のためには１６００℃程度の高温度処理が必要であること、接合の深さは熱拡散では不純物は殆ど拡散しないため、イオン注入の深さで決まる１ミクロン程度であるという制約がある。ベース基板がＳｉの場合には、活性化の温度はＳｉの溶融温度である１２００℃程度に制限されるため、低温度で活性できる不純物を選択することが必要になる。コンタクト抵抗などの低減に制約があるが、用途次第では利用可能である。一方、シリコンの融点或いはシリコン酸化膜の融点を越えるような温度で活性化が必要な不純物に対してはベース基板にポリＳｉＣを用いて、さらに必要に応じて絶縁膜としてシリコン酸化膜の代わりにアルミナを用いることにより１６００℃以上での活性化処理が可能となる。このように必要なコンタクト抵抗により、活性化温度とベース基板材料を選択することができる。コンタクト抵抗を小さくする場合にはアルミやリンを用いて高温度で活性化できるようなポリＳｉＣをベース基板として選び、コンタクト抵抗が多少大きくても良い場合には、ボロンやリンを用いることにより１２００℃程度の温度で活性化できるようなＳｉをベース基板として選ぶことができる。
【００１７】
この様に素子基板はＳｉ基板において実用化されて実績のある基板の貼り合わせ技術、トレンチ技術、実用化が始まっているスマートカット技術などをＳｉＣへ転用をすることにより可能となる。酸化膜分離構造についてはＳｉＣ膜をトレンチエッチング技術により溝を作りＳｉＣを除去し、トレンチ溝の底にシリコン酸化膜を露出させ、そのトレンチ溝にシリコン酸化膜を充填することによりＳｉＣ膜がシリコン酸化膜で周囲、底面を囲われた状態を作ることができる。そこにＭＯＳＦＥＴなどの素子を形成することにより、個々の素子が完全分離となり複数の高電圧素子を組み合わせて集積回路を形成することができる。その集積回路を用いてベース基板に逆方向電位を自己素子内に形成することができることも画期的な手段である。
【発明の効果】
【００１８】
高電圧駆動に適したＳｉＣ基板の実用化の期待は大きい、これまで縦方向の結晶欠陥が大きくその影響を排除することができなくて結晶欠陥の低減が課題となっている。結晶欠陥を減らすために素子基板の作成工程が複雑になり、コストアップの要因となっている。本発明によるＭＯＳＦＥＴのＰＮ接合にかかる電界を緩和する構造、特にベース基板電位を使用する電圧系とは逆の方向の電位とすることにより緩和をさせる手法と、それを実現する手段として横型素子とベース基板に絶縁膜を介してＳｉＣ層を形成し酸化膜分離によりＳｉＣ面積の有効利用を図った高電圧駆動素子基板と素子構造は、製造方法も簡素である。
【図面の簡単な説明】
【００１９】
【図１】 公知のＳｉＣ基板の構造を示す断面図
【図２】 Ｓｉ基板上のＳｉＣ膜の構成の断面図
【図３】 Ｓｉ基板上のＳｉＣ膜に発生する結晶欠陥の概念図
【図４】 Ｓｉ基板上のＳｉＣ膜に形成したＭＯＳＦＥＴの構造の断面図と印加電圧とリーク電流の関係図
【図５】 逆バイアス印加時の電流の実際とリーク電流発生モデル
【図６】 本発明のＳｉ基板上のシリコン酸化膜の上の厚いＳｉＣ膜に形成したＭＯＳトランジスタの構造の断面図
【図７】 本発明のＳｉ基板上のシリコン酸化膜の上の厚いＳｉＣ膜に形成したＰＮ接合の電界の方向と電界強度シミュレーション例
【図８】 本発明の構造によるリーク電流と結晶欠陥降伏電圧の関係を示す図とベース基板電位との関係、ベース基板の電位を発生するための回路図
【図９】 本発明のスマートカット手法を用いる事例によるＳｉ基板上のシリコン酸化膜と厚いＳｉＣ膜の構造とトレンチ構造の素子基板の形成方法とＭＯＳトランジスタの構造の断面図
【図１０】 図９の素子基板に形成するトレンチ構造の形成方法とＭＯＳトランジスタの構造の断面図
【発明を実施するための形態】
【００２０】
図６に本発明の実施例としてＳｉ基板上にシリコン酸化膜を介して形成された厚い単結晶ＳｉＣ膜３８にＭＯＳＦＥＴを形成した構造を示す。図４−ｂの構造においてＰウエルの下面にＮ−層とシリコン酸化膜層４とベース基板５が存在する構造である。また、図においてトレンチ酸化膜５２により絶縁分離されたＳｉＣ膜上にＭＯＳＦＥＴを形成した事例を示す。横方向の周囲がトレンチ酸化膜５２により絶縁分離されている構造である。事例ではＳｉＣ膜３８の厚さは１０μｍでありソースＮ＋層６５、ドレインＮ＋層６６の深さは０．５μｍ、チャンネル部となるＰウエル５８の深さは１μｍ、トレンチ幅は１μｍである。この様な構造においてＭＯＳＦＥＴのオフ時にドレインに負荷電圧が印加される時、すなわちＰＮ接合に逆バイアスがかかる時には、Ｐウエル５８の下のＮ−層において、ＰＮ逆バイアスによる空乏層と酸化膜からの電界による空乏層との相乗効果により電界緩和が発生する。その為に縦方向の結晶欠陥が存在しても結晶欠陥に印加される電圧が緩和されて図５で開示した結晶欠陥降伏電圧Ｖａ点には到達しにくいために、高い負荷電圧になるまでリーク電流とはならない構造とすることができる。すなわち、図５−ｂのＶａ電圧が高電圧側へシフトする。本発明では、ベース基板に負荷電圧とは逆方向の電圧を印加して、該Ｐウエル５８の下のＮ−層における電界緩和をさらに大きくするものである。
【００２１】
図７−ａにおいて、電界緩和の状況を示す。Ｐウエル５８へはドレインからの電界が、いろいろなルートで印加されるが、Ｐウエル５８の下には酸化膜からの電界で緩和される。ＳＯＩ（ＳｉＣ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造における電界緩和の状況を図７−ｂにおいて示す。ｂ１の従来型構造においてはＰウエルの下にはドレインからの電界が回り込み、高い電界の領域が存在する。ＳＯＩ構造においてはｂ２の様に、Ｐウエル下の空欠乏層はＰウエルと酸化膜で挟まれて、Ｐウエル下から押出されて緩和されるようになる。図では、ソースＮ＋層６５、ドレインＮ＋層６６が０・５μｍ、チャンネル部Ｐウエル層５８が１μｍとなっている。酸化膜上が全て１０μｍ厚のＮ−層５９からなっている。ＰＮ接合面は存在するが、その下の酸化膜とベース基板面からの電界の影響で空乏層が大きくなるという特徴を生み出すことができる。シミュレーション図においてこの領域の空乏層が広がっている様子が分かる。これにより電界強度が弱まり結晶欠陥降伏電圧に至りにくくなっている。ｂ３において、ベース基板に負電圧を印加することによりＰウエル下の電界はさらに弱まり基板面の垂直な結晶欠陥１０５が存在しても、結晶欠陥に沿って流れる欠陥電流にはらない状態となる。理想的には、図５−ｂのＶａ点が高電圧側へシフトして、Ｖｂ電圧と同じになることである。
【００２２】
図８において図５−ｂと同様な図が８−ａであり、ベース基板の電位を負の電位とすることによりＶａ電圧がより高電圧側にシフトする様子を示している。図８−ｂにその実際の値を示す。ベース基板電位に−２００ボルトを印加することにより、Ｖａ点は３００Ｖとなり、結晶欠陥電流の発生が大きく抑制できることを示している。また、図８−ｃにおいてその様な負の電圧を簡素に形成する手段を示している。接地電位であるソース電位１６０を基準として、ＳｉＣ素子内にて作った自己発振の１００ｋＨｚの図ｃ−１に示す電圧波形を電圧印加点１６１に与え、コンデンサ１５０経由で負電圧バイアス点１６２に供給する。負電圧バイアス点の電位はソース電位１６０に接続されたダイオード１５１によりクランプされて負電圧バイアス点１６２に図ｃ−２で示す負電圧のパルス信号を与え、ダイオード１５２によりＶｓｕｂ点１６３に安定した負電圧を形成する手段である。Ｖｓｕｂ点１６３は寄生コンデンサ１５３の容量が大きくコンデンサ１５０経由で与えられる印加電圧が平滑される。Ｖｓｕｂ点１６３はＳｉＣ素子のベース基板であるが、全ての素子とは酸化膜分離構造となっており、リーク電流は無いため、自己発振の振幅電圧であるΔＶに近い値の負電圧が発生する。ここで必要な発振回路、ダイオード、コンデンサなどを酸化膜分離したＳｉＣ内にて形成することができる。
【００２３】
図６、図７、図８においてはＮチャンネルＭＯＳＦＥＴの事例を示したが、ＰチャンネルＭＯＳＦＥＴも同様な考え方で形成できることは容易に理解できる。また、図１０に示した絶縁分離されたＳｉＣ層にはＭＯＳＦＥＴのみならず、ダイオードやバイポーラ素子も可能である。これらにより絶縁分離されたＳｉＣ素子の組み合わせによる集積回路を形成することができる。
【００２４】
図９において厚い単結晶ＳｉＣ膜をシリコン酸化膜の上に形成する素子基板の作成手順を示す。図９−ａは結晶欠陥をできるだけ少なくした種ＳｉＣ基板８である。図９−ｂはＳｉ基板５にシリコン酸化膜４を形成したベース基板の断面図である。図９−ｃは合う９−ａの種ＳｉＣ基板８の表面から水素イオンを約１μｍの深さイオン注入した状態を示している。これは後にこの水素イオンの注入層の界面でＳｉＣ基板を分離するためのものであり、近年普及してきたスマートカットと呼ばれているウエーハの薄膜剥離の手法である。この水素イオンが高濃度の層がＳｉＣの薄い膜と種ＳｉＣ基板とを分離する劈開面であり本発明ではスマートカット面３４と称する。この図９−ｃの状態の表面と図９−ｂのＳｉ基板５に形成したシリコン酸化膜４の表面を貼りあわせた状態が図９−ｄである。ＳｉＣ基板は内部の欠陥密度の差などにより反っている為に、平坦化ステージ２０を使用するなどの平坦化処理が必要である。反りの大きさによっては平坦化ステージに素子基板を置き、吸引孔２１からの吸引では力不足の場合もある。その場合は、図の上から加圧して平坦化を図ることも必要である。貼りあわせの後に貼りあわせたウエーハを約５００℃にすることにより先に注入した水素イオンが集中している層であるスマートカット層３４において貼り合わせた基板が劈開し、図９−ｅと種ＳｉＣ基板８に分離される。図９−ｅは種ＳｉＣ基板の表層の薄いＳｉＣ膜３５がスマートカットによりベース基板であるＳｉ基板５の上のシリコン酸化膜４の上に移された状態を示している。図９−ｅの基板は、表面をＣＭＰ（ケミカル・メカニカル・ポリッシング）などにより結晶欠陥層の除去、表層を平坦化して、その上にＳｉＣ層を積層する。ＳｉＣ層を厚くした状態が図９−ｆである。図９−ｅの段階では１μｍの厚さであったＳｉＣ層がこの図の状態では１０μｍと厚くなっている。
【００２５】
Ｐ型層、Ｎ型層の活性化は基板がシリコンの場合には、ＳｉＣの表面だけを高温度にしてベースとなるＳｉ基板は強制液冷をする手法で活性化することができる。或いはＳｉの融点以下で活性化できる不純物材料を選ぶことにより活性化することができる。また、Ｓｉの融点を上回る様な高温度で活性化したい場合には、ベース基板としてポリＳｉＣ基板やサファイア基板を用いることができる。
【００２６】
図９−ｄからスマートカット技術により分離した種ＳｉＣ基板８は再生ができる。すなわちＣＭＰ（ケミカル・メカニカル・ポリッシング）した後に図９−ａとして再利用することができる。また、薄くなれば種ＳｉＣ基板８にＳｉＣをエピタキシャル成長をさせて厚さを増やすことができる。結晶欠陥の少ない種結晶基板の上へのＳｉＣ膜の成長であり、成長したＳｉＣ基板はさらに結晶欠陥が少なくできることは周知の事実である。このように結晶欠陥の少ない種結晶を再利用することができるのが本手法の特徴でもある。
【００２７】
図９の事例においては、シリコン酸化膜を介してＳｉ基板５と種ＳｉＣ基板８との貼り合わせをＳｉ基板上にシリコン酸化膜を形成した後に貼り合わせたが、このほか、シリコン酸化膜をＳｉＣ基板に形成して、Ｓｉ基板と貼り合わせることも可能であり、また、シリコン酸化膜をＳｉＣ基板に形成して、Ｓｉ基板にもシリコン酸化膜を形成して、そのシリコン酸化膜同士を貼り合わせることも可能である。
【００２８】
図９の事例においては、シリコン酸化膜を介してＳｉ基板１を素子基板のベース基板として用いる事例を示したが、ベース基板としてはポリＳｉＣ基板も低コスト基板として使用可能である。図９の説明の中でＳｉ基板をポリＳｉＣ基板と置き換えるだけで同様である。ポリＳｉＣをベース基板として用いる場合には、種ＳｉＣと貼り合わせ、スマートカットで単結晶化合物半導体膜をポリＳｉＣベース基板の上の酸化膜の上に形成した後の最高保持温度はＳｉ材料で制約されることは無いためＰ型半導体層、Ｎ型半導体層の形成と活性化処理は図９−ｆ の状態で高温度で行うことも可能となる。また、図９の事例においては、絶縁物としてはシリコン酸化膜を用いる事例を説明したが、アルミナの様な融点の高い材料を使用することも可能である。このベース基板としてポリＳｉＣを用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
【００２９】
図９ではスマートカットした薄いＳｉＣ層３５に厚いＳｉＣ層３８を積層する手法を示したが、その厚みの制限は無い。一方で水素イオンを注入してスマートカットできる厚さの限界は加速エネルギーの限界から１０μｍ弱である。従って、必要なＳｉＣの厚さによりスマートカット手法だけでＳｉＣ膜を形成するのか、図９の手法を選ぶのかを選択することができる。
【００３０】
図１０において、ＳｉＣ膜部に複数個のＭＯＳＦＥＴなどの素子を形成するため、素子を形成する周囲を酸化膜で囲うことにより周囲と底面とを全てシリコン酸化膜で囲う構造を形成する手順を示す。これは素子を形成する周囲のＳｉＣをトレンチエッチング技術で除去し、トレンチ溝を形成して、そのトレンチ溝の部分にシリコン酸化膜を充填することにより実現するものである。図１０−ａは、図９−ｆで示したＳｉ基板５の上のシリコン酸化膜４の上の厚いＳｉＣ膜３８を示している。種ＳｉＣ結晶基板から貼り合わせで移した薄いＳｉＣ膜３５はそこへ成長させた厚いＳｉＣ膜と同質であるため図１０における表示は厚いＳｉＣ膜３８だけとしている。図１０−ｂは、この状態にトレンチを作成するためのレジストマスク５０を形成した状態を示す。図１０−ｃはトレンチエッチングで厚いＳｉＣ膜３８を溝状にエッチングしてトレンチ溝５１を形成した状態を表す。トレンチ部では下地のシリコン酸化膜が露出している。図１０−ｄは、レジストマスク５０を剥離し、その後トレンチ溝５１にシリコン酸化膜を充填してトレンチ酸化膜５２を形成して、その後、表面を研磨して平坦にした状態を示している。この一連のトレンチ形成、シリコン酸化膜充填、平坦化処理は公知の手順である。これはＳｉ基板上のシリコン酸化膜上のＳｉ膜では実用化されている手法である。これによりＳｉＣ膜がシリコン酸化膜で周囲、底面を囲われて絶縁分離された状態となる。図１０−ｅはこの基板上にＭＯＳＦＥＴを形成した事例である。ＭＯＳＦＥＴの詳細構造は図６にて示す。このようにして個々の素子が酸化膜で完全に絶縁分離された素子を形成するこができる。これにより、複数個のＭＯＳトランジスタが絶縁分離された状態となり、ＳｉＣ膜に集積回路を形成することができる画期的な構造とすることが可能である。
【００３１】
図９、１０の事例においては、シリコン酸化膜を介してＳｉ基板５を素子基板のベース基板として用いる事例を示したが、ベース基板としてはポリＳｉＣ基板も低コスト基板として使用可能である。図９，１０の説明の中でＳｉ基板をポリＳｉＣ基板と置き換えるだけで同様である。ポリＳｉＣをベース基板として用いる場合には、種ＳｉＣ基板と貼り合わせ、スマートカットで単結晶化合物半導体膜をポリＳｉＣのベース基板の上の酸化膜の上に形成した後の最高保持温度はＳｉ材料で制約されることは無いため、図９−ｃで述べたＰ型半導体層、Ｎ型半導体層の形成と活性化処理は、図１０−ｅ の状態で高温度で行うことが可能となる。
【００３２】
図９，１０の事例においては、絶縁物としてはシリコン酸化膜を用いる事例を説明したが、アルミナの様な融点の高い材料を使用することも可能である。トレンチ部の絶縁物としてもシリコン酸化膜のみならずアルミナやその他の絶縁物を使用することも可能である。これらはベース基板としてポリＳｉＣ基板を用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
【００３３】
以上の図６〜１０の事例では単結晶化合物半導体としてＳｉＣを事例に説明したがＧａＮなど他の化合物半導体においても同様である。また基板としてはＳｉやＳｉＣの他にＧｅなど格子定数が化合物半導体に近い材料の使用も可能であり、サファイア基板のような絶縁基板の使用も可能である。
【産業上の利用の可能性】
【００３４】
ＳｉＣ基板やＧａＮ基板などを用いた高電圧駆動素子は、車においてはハイブリッド車普及、電気自動車の普及に伴ってますます重要度が増してくる。また、家庭においてはスマートグリッド化の普及に伴って家電製品の電動化やエネルギー管理のために高電圧素子の役割が重要になってくる。一方でこれらの高電圧駆動素子は結晶欠陥によるリーク電流の為に実用化が進んでいない。本発明によればＳｉ基板上に酸化膜を介して単結晶ＳｉＣ薄膜を形成しその上に素子を形成した素子において、逆バイアスとなる平面方向のＰＮ接合には結晶欠陥よるリークが発生しないという大きな効果を生み出すことができ、当該分野の素子の普及に大きく貢献するものとなる。ＧａＮなどの他の化合物半導体においても同様な期待がある。また、酸化膜分離構造により絶縁分離の素子を形成できる手法はＳｉＣやＧａＮなどの化合物半導体としては画期的であり、化合物半導体の集積回路の実用化のベースとなるものである。
【符号の説明】
【００３５】
１・・・種基板となるＳｉ基板 ２・・・ＳｉＣ膜 ３・・・ＳｉＣ膜
４・・・シリコン酸化膜 ５・・・Ｓｉ基板 ８・・・種結晶
１０・・・第２のＳｉＣ基板 １１・・・ＭＯＳＦＥＴのソース部
１２・・・ＭＯＳＦＥＴのドレイン部 １３・・・ＭＯＳＦＥＴのゲート絶縁膜
１４・・・ＭＯＳＦＥＴのゲート電極 １５・・・Ｎ＋層 １６・・・Ｐ＋層
２０・・・平坦化ステージ ２１・・・平坦化ステージの吸気孔
３２・・・結晶欠陥の多いＳｉＣ層 ３３・・・結晶欠陥の少ないＳｉＣ層
３４・・・スマートカット層 ３５・・・薄膜ＳｉＣ層
３７・・・薄いＳｉＣ層 ３８・・・厚いＳｉＣ層
４０・・・シリコン酸化膜 ４１・・・シリコン酸化膜
５０・・・レジストマスク ５１・・・トレンチ溝 ５２・・・トレンチ酸化膜
５８・・・Ｐウエル ５９・・・Ｎ−層 ６１・・・ＭＯＳＦＥＴのソース電極
６２・・・ＭＯＳＦＥＴのドレイン電極 ６３・・・ＭＯＳＦＥＴのゲート膜
６４・・・ＭＯＳＦＥＴのゲート電極 ６５・・・ソースＮ型層
６６・・・ドレインＮ型層 ６８・・・素子分離部 ６９・・・オン電流経路
１０１・・・短い結晶欠陥 １０２・・・長い結晶欠陥 １０４・・・結晶欠陥
１０５・・・ＰＮ接合面の結晶欠陥 １１０・・・チャンネル電流
１１１・・・空乏層リーク電流 １１２・・・結晶欠陥電流
１５０・・・コンデンサ １５１・・・クランプダイオード
１５２・・・平滑ダイオード １５３・・・寄生ダイオード
１６０・・・ソース電位 １６１・・・電圧印加点
１６２・・・負電圧バイアス点 １６３・・・Ｖｓｕｂ点
【特許請求の範囲】
【請求項１】
化合物半導体において、絶縁膜上に形成する単結晶化合物半導体層の格子定数と近いＳｉ基板、ＳｉＣ基板、Ｇｅ基板など材料をベース基板として絶縁膜層を介して単結晶化合物半導体層を有することを特徴とした素子基板を用いて、或いはこの基板の絶縁膜層の上に形成する単結晶化合物半導体層にトレンチを形成してそのトレンチが絶縁膜層まで到達しそのトレンチ部分に絶縁膜を形成して単結晶化合物半導体層を一個或いは複数個の絶縁分離形状とした素子基板を用いて、単結晶化合物半導体層に形成されたＰ型半導体、Ｎ型半導体の組み合わせの半導体素子からなり、基板面と並行方向で逆バイアスのかかるＰＮ接合面において、ＰＮ接合面には絶縁膜、或いはベース基板により電界強度が緩和されて印加されるようにした素子構造を特徴とする半導体装置。
【請求項２】
請求項１において、化合物半導体層に形成されたＰ型半導体、Ｎ型半導体の組み合わせの半導体素子からなり、基板面と並行方向で逆バイアスのかかるＰＮ接合面において、ＰＮ接合面には絶縁膜、或いはベース基板により電界強度が緩和されて印加されるようにした素子構造であり、ベース基板に素子が動作する電源系の電圧とは逆の極性の電圧を印加して電界緩和を大きくして、素子全体の印加電圧が高い値であっても、基板面と並行方向で逆バイアスのかかるＰＮ接合面には存在する縦方向の結晶欠陥による欠陥降伏電圧より低くなるように電界緩和されるような構成とされた半導体素子。
【請求項３】
請求項１において、単結晶化合物半導体層に形成されたＰ型半導体、Ｎ型半導体の組み合わせからなる半導体素子において、ベース基板面と並行方向で逆バイアスのかかるＰＮ接合面において、ＰＮ接合面には絶縁膜層、或いはベース基板により電界強度が緩和されて印加されるようにした素子構造を持つ半導体素子において、素子全体の印加電圧がＰＮ接合の真性降伏電圧より決まるような高い値であっても、ベース基板面と並行方向で逆バイアスのかかるＰＮ接合面には縦方向の結晶欠陥による欠陥降伏電圧より低くなるように電界緩和された構造を特徴とする半導体装置。
【請求項４】
請求項１，２、３において、逆の極性の電圧を印加する手段として ＳｉＣ部の回路により形成することを特徴とする半導体素子。
【請求項５】
請求項１、２、３、４において素子基板作成方法として、単結晶化合物半導体層のもととなる種単結晶化合物半導体基板の表面層に水素などのイオンを注入しスマートカット層を形成した種単結晶化合物半導体基板の表面とベース基板となるＳｉ或いは化合物半導体の表面とを絶縁膜を介して貼り合わせ、その後スマートカット層において劈開せしめ種単結晶化合物半導体基板を除去した後、ベース基板の上の絶縁膜層に残った単結晶化合物半導体層を研磨して作成すること特徴とする素子基板とそれを用いた半導体装置。
【請求項６】
請求項１、２、３、４において素子基板作成方法として、単結晶化合物半導体層のもととなる種単結晶化合物半導体基板の表面層に水素などのイオンを注入しスマートカット層を形成した種単結晶化合物半導体基板の表面とベース基板となるＳｉ或いは化合物半導体の表面とを絶縁膜を介して貼り合わせ、その後スマートカット層において劈開せしめ種単結晶化合物半導体基板を除去した後、ベース基板の上の絶縁膜の上に残った単結晶化合物半導体層に同じ単結晶化合物半導体を成長させて形成することを特徴とした素子基板とそれを用いた半導体装置。
【請求項７】
請求項５，６において、絶縁膜を介して貼り合わせる手法として、種単結晶化合物半導体基板とベース基板の双方、或いはいずれかの一方に、予め絶縁物を設けておいて活性化処理により貼り合わせることを特徴とする素子基板とそれを用いた半導体装置。
【請求項１】
化合物半導体において、絶縁膜上に形成する単結晶化合物半導体層の格子定数と近いＳｉ基板、ＳｉＣ基板、Ｇｅ基板など材料をベース基板として絶縁膜層を介して単結晶化合物半導体層を有することを特徴とした素子基板を用いて、或いはこの基板の絶縁膜層の上に形成する単結晶化合物半導体層にトレンチを形成してそのトレンチが絶縁膜層まで到達しそのトレンチ部分に絶縁膜を形成して単結晶化合物半導体層を一個或いは複数個の絶縁分離形状とした素子基板を用いて、単結晶化合物半導体層に形成されたＰ型半導体、Ｎ型半導体の組み合わせの半導体素子からなり、基板面と並行方向で逆バイアスのかかるＰＮ接合面において、ＰＮ接合面には絶縁膜、或いはベース基板により電界強度が緩和されて印加されるようにした素子構造を特徴とする半導体装置。
【請求項２】
請求項１において、化合物半導体層に形成されたＰ型半導体、Ｎ型半導体の組み合わせの半導体素子からなり、基板面と並行方向で逆バイアスのかかるＰＮ接合面において、ＰＮ接合面には絶縁膜、或いはベース基板により電界強度が緩和されて印加されるようにした素子構造であり、ベース基板に素子が動作する電源系の電圧とは逆の極性の電圧を印加して電界緩和を大きくして、素子全体の印加電圧が高い値であっても、基板面と並行方向で逆バイアスのかかるＰＮ接合面には存在する縦方向の結晶欠陥による欠陥降伏電圧より低くなるように電界緩和されるような構成とされた半導体素子。
【請求項３】
請求項１において、単結晶化合物半導体層に形成されたＰ型半導体、Ｎ型半導体の組み合わせからなる半導体素子において、ベース基板面と並行方向で逆バイアスのかかるＰＮ接合面において、ＰＮ接合面には絶縁膜層、或いはベース基板により電界強度が緩和されて印加されるようにした素子構造を持つ半導体素子において、素子全体の印加電圧がＰＮ接合の真性降伏電圧より決まるような高い値であっても、ベース基板面と並行方向で逆バイアスのかかるＰＮ接合面には縦方向の結晶欠陥による欠陥降伏電圧より低くなるように電界緩和された構造を特徴とする半導体装置。
【請求項４】
請求項１，２、３において、逆の極性の電圧を印加する手段として ＳｉＣ部の回路により形成することを特徴とする半導体素子。
【請求項５】
請求項１、２、３、４において素子基板作成方法として、単結晶化合物半導体層のもととなる種単結晶化合物半導体基板の表面層に水素などのイオンを注入しスマートカット層を形成した種単結晶化合物半導体基板の表面とベース基板となるＳｉ或いは化合物半導体の表面とを絶縁膜を介して貼り合わせ、その後スマートカット層において劈開せしめ種単結晶化合物半導体基板を除去した後、ベース基板の上の絶縁膜層に残った単結晶化合物半導体層を研磨して作成すること特徴とする素子基板とそれを用いた半導体装置。
【請求項６】
請求項１、２、３、４において素子基板作成方法として、単結晶化合物半導体層のもととなる種単結晶化合物半導体基板の表面層に水素などのイオンを注入しスマートカット層を形成した種単結晶化合物半導体基板の表面とベース基板となるＳｉ或いは化合物半導体の表面とを絶縁膜を介して貼り合わせ、その後スマートカット層において劈開せしめ種単結晶化合物半導体基板を除去した後、ベース基板の上の絶縁膜の上に残った単結晶化合物半導体層に同じ単結晶化合物半導体を成長させて形成することを特徴とした素子基板とそれを用いた半導体装置。
【請求項７】
請求項５，６において、絶縁膜を介して貼り合わせる手法として、種単結晶化合物半導体基板とベース基板の双方、或いはいずれかの一方に、予め絶縁物を設けておいて活性化処理により貼り合わせることを特徴とする素子基板とそれを用いた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−１０６０２７（Ｐ２０１３−１０６０２７Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２６４０８９（Ｐ２０１１−２６４０８９）
【出願日】平成２３年１１月１４日（２０１１．１１．１４）
【出願人】（５０９０１２５７７）有限会社ＭＴＥＣ (14)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１４日（２０１１．１１．１４）
【出願人】（５０９０１２５７７）有限会社ＭＴＥＣ (14)
【Ｆターム（参考）】
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