電界効果トランジスタ
【課題】急峻なＳ値特性を有するとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有する電界効果トランジスタを提供する。
【解決手段】本実施形態による電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れている。
【解決手段】本実施形態による電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、トンネル型電界効果トランジスタ（以下、ＴＦＥＴともいう）等の急峻なＳ値を有する電界効果トランジスタ（ＦＥＴ）は、ソース／ドレイン領域が伝導型の異なる非対称なソース／ドレイン構造（ｐ＋−ｉ−ｎ＋）を有している。この非対称なソース／ドレイン構造は、イオン注入によって形成されるｐ−ｉ−ｎ接合により、ソース領域、チャネル領域、ドレイン領域が構成される。ソース接合におけるＢＴＢＴ(Band To Band Tunneling)が電流駆動能力を決定するため、駆動電流を向上させるには、ソース接合において、高濃度かつ急峻な接合を形成することで、トンネルバリアを１ｎｍ〜３ｎｍに薄膜化することが必須となる。
【０００３】
一方、オフリーク電流はドレイン接合でのＢＴＢＴによって決定されるため、低消費電力化を志向する素子では、チャネル領域とドレイン領域との接合は、低濃度かつ緩やかな接合を形成することで、トンネルバリアを厚膜化し、リーク電流を低減することが要求される。
【０００４】
ＣＭＯＳロジックの基本回路であるインバータ回路および２入力ＮＡＮＤ回路を構成するＦＥＴを、ソース領域およびドレイン領域が伝導型の等しい対称構造を有するＦＥＴで構成した場合と比較して、ソース領域およびドレイン領域が伝導型の異なる非対称構造を有するＦＥＴにより構成した場合には、以下の問題がある。
【０００５】
ソース／ドレイン構造が対称である場合では、イオン注入マスクは縦積みされたｐＦＥＴとｎＦＥＴ領域を大きく分離することでｐＦＥＴ、ｎＦＥＴの作りわけが容易に可能である。
【０００６】
これに対して、ソース／ドレイン構造が非対称である場合はゲート領域を境界にしてｎ型領域とｐ型領域を作り別ける必要がある。このような構成をとる場合、レジストの膜厚、位置合わせ露光精度の観点からゲート長が５０ｎｍ以下での作り別けは現実的ではないと考えられる。また、ソース接合において高濃度かつ急峻な接合を、ドレイン接合において低濃度かつ緩やかな接合を形成するためにはイオン注入の注入方向を揃える必要があり、このため、回路を構成するＦＥＴのソース領域とドレイン領域との向きを揃える必要が生じる。さらに、２入力ＮＡＮＤ回路を形成する場合にはｎＦＥＴを縦積みする構成をとり、２つのｎＦＥＴのソース領域とドレイン領域を共用する領域が発生する。このような回路レイアウトは、ソース／ドレイン領域が非対称構造となる場合には形成することができない。なお、ソース／ドレイン領域が対称構造となる場合は、２つのｎＦＥＴのソース領域とドレイン領域を共用する領域が発生しても問題とならない、
このように、ソース／ドレイン領域が非対称構造である場合は、従来の回路の設計技術をそのまま、素子レイアウトに流用することが不可能な構造であり、設計変更に伴う面積の増大、コストの増大が問題となる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】K. Nishiguchi and A. Fujiwara : SSDM (2010) pp. 1261.
【非特許文献２】Z. Lu et. al. : IEDM (2010) pp. 407.
【非特許文献３】Z. Lu et. al. : IEDM (2010) pp. 288.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、急峻なＳ値特性を有するとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有する電界効果トランジスタを提供することである。
【課題を解決するための手段】
【０００９】
本実施形態の電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れていることを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）、１（ｂ）は第１実施形態によるトランジスタを示す断面図。
【図２】図２（ａ）、２（ｂ）は第１実施形態によるトランジスタの動作を説明する図。
【図３】図３（ａ）、３（ｂ）は第１実施形態によるトランジスタの動作を説明する図。
【図４】第１実施形態の変形例によるトランジスタの断面図。
【図５】図２（ａ）、２（ｂ）は第２実施形態によるトランジスタを説明する図。
【図６】比較例のトランジスタの断面図。
【図７】比較例のＩ−Ｖ特性を示す図。
【図８】第１または第２実施形態のトランジスタのオフリーク電流を説明する図。
【図９】第３実施形態によるトランジスタを示す断面図。
【図１０】第３実施形態のトランジスタのＩ−Ｖ特性を説明する図。
【図１１】第４実施形態によるトランジスタを示す断面図。
【図１２】第４実施形態によるトランジスタの製造方法の一例を説明する断面図。
【図１３】第４実施形態によるトランジスタの製造方法の他の例を説明する断面図。
【図１４】第５実施形態によるトランジスタを示す断面図。
【図１５】第６実施形態によるトランジスタを示す断面図。
【図１６】図１６（ａ）、１６（ｂ）は、第６実施形態によるトランジスタの製造方法の一例を説明する断面図。
【図１７】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図１８】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図１９】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２０】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２１】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２２】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２３】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２４】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【発明を実施するための形態】
【００１１】
以下に図面を参照して実施形態を説明する。
【００１２】
（第１実施形態）
第１実施形態による電界効果トランジスタ（以下、トランジスタともいう）を図１（ａ）、１（ｂ）に示す。図１（ａ）は、第１実施形態のトランジスタの断面図を示し、図１（ｂ）は、図１（ａ）に示す波線で囲まれた領域２０の拡大図である。第１実施形態のトランジスタは、半導体層２と、この半導体層２上に形成された絶縁膜４と、この絶縁膜４上に形成された半導体層６とを有する半導体基板に形成される。半導体層２としては、例えばＳｉ層が用いられる。また、半導体層６としては、Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）層が用いられる。なお、半導体層６がＳｉ層である場合以外、すなわち半導体層６がＧｅを含む場合は、半導体層６は歪みを有することが好ましい。以下の説明では、半導体層６はＧｅ層であるとして説明する。このＧｅ層６上にゲート絶縁膜８が設けられ、このゲート絶縁膜８上にゲート電極１０が設けられている。ゲート絶縁膜８としては、例えばＳｉＯ２、ＳｉＯＮ、ＧｅＯ２、ＧｅＯＮ、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、ＨｆＬａＯ、またはＬａｘＯｙ等、もしくはこれらの積層膜が用いられる。
【００１３】
ゲート電極１０の側面には、高誘電体、例えば誘電率が１８以上の誘電体からなる第１ゲート側壁（以下、第１側壁ともいう）１２が設けられている。第１側壁１２に用いられる高誘電体としては、Ｈｆ、Ｚｒ、Ａｌ、Ｙ、Ｌａ、Ｔａ、Ｐｒ、Ｃｅ、Ｄｙの群から選択された少なくとも１つの元素を含む酸化物、酸窒化物、シリケート、またはアルミネート等が用いられる。例えば、ＨｆＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＬａＺｒＯ３、ＬａＡｌＯ３、ＨｆＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＨｆＳｉＧｅＯｘ、ＨｆＳｉＧｅＯｘ、ＨｆＳｉＧｅＯＮ、ＨｆＧｅＯｘ、ＨｆＳｉＧｅＯＮ、ＺｒＯＮ、ＺｒＳｉＯｘ、ＺｒＳｉＯＮ、ＺｒＳｉＧｅＯｘ、ＺｒＳｉＧｅＯｘ、ＺｒＳｉＧｅＯＮ、ＺｒＧｅＯｘ、ＺｒＳｉＧｅＯＮ、ＨｆＡｌｘＯｙ、ＨｆＬａＯ、またはＬａｘＯｙ等が挙げられる。
【００１４】
さらに、ゲート電極１０とは反対側の第１側壁１２の面には絶縁体からなる第２ゲート側壁（以下、第２側壁ともいう）１６が設けられている。なお、この第２側壁１６の材料は高誘電体でなくとも良く、ＳｉＯ２、ＳｉＮまたはＧｅＮ等を用いてもよい。また、この第２側壁１６は、後述するソース電極１８ａおよびドレイン電極１８ｂを自己整合的に形成するために用いるものであって、ソース電極１８ａおよびドレイン電極１８ｂを第１側壁１２の端部から離して形成することができれば、なくともよい。
【００１５】
そして、第１側壁１２に対してゲート電極１０と反対側の半導体層６には、ソース領域１４ａおよびドレイン領域１４ｂが設けられている。すなわち、ソース領域１４ａおよびドレイン領域１４ｂは、ゲート電極１０に対してオフセットした構成となっている（図１（ａ））。このオフセット量Ｌｏｆｆは０ｎｍより大きく１０ｎｍ以下未満であることが好ましく、第１側壁の誘電率が２０程度の場合、ゲート電極端からのフリンジ電界によってエクステンションとなる領域を十分に反転させて、寄生抵抗を低減させるためには、０ｎｍより大きく５ｎｍ未満であることが更に好ましい。また、第２側壁１６に対してゲート電極１０と反対側のソース領域１４ａにはソース電極１８ａが設けられ、第２側壁１６に対してゲート電極１０と反対側のドレイン領域１４ｂにはドレイン電極１８ｂが設けられている。すなわち、半導体層６にはソース領域１４ａおよびドレイン領域１４ｂがそれぞれゲート電極１０から離間して設けられるとともに、ソース電極１８ａおよびドレイン電極１８ｂがそれぞれゲート電極１０からさらに離間して設けられている。したがって、ソース電極１８ａは、ソース領域１４ａよりもゲート電極１０から見て遠い位置に設けられ、ドレイン電極１８ｂは、ドレイン領域１４ｂよりもゲート電極１０から見て遠い位置に設けられている。
【００１６】
そして、ソース領域１４ａおよびドレイン領域１４ｂは、ゲート電極１０に対して対称となるように配置されるとともに、ソース電極１８ａおよびドレイン電極１８ｂもゲート電極１０に対して対称となるように配置される。なお、本実施形態のトランジスタがｎチャネルトランジスタの場合は、ソース領域１４ａおよびドレイン領域１４ｂは、半導体層６にｎ型のドーパント、例えばＰ、Ａｓ、Ｓｂが導入された構成である。また、本実施形態のトランジスタがｐチャネルトランジスタの場合は、ソース領域１４ａおよびドレイン領域１４ｂは、半導体層６にｐ型のドーパント、例えばＢ、Ｇａ、Ｉｎが導入された構成である。なお、これらのドーパントの濃度は、１×１０１５ｃｍ−２である。なお、ドーパントの好ましい濃度の範囲は、５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２である。また、ソース電極１８ａおよびドレイン電極１８ｂは、半導体層６とＥｒ、Ｙ、Ｙｂ、Ｄｙなどの遷移金属、もしくはＮｉ、Ｐｔ、Ｎｉ合金、またはＰｔ合金等との金属間化合物である。例えば、半導体層６がＧｅである場合は、ソース電極１８ａおよびドレイン電極１８ｂは、例えばＮｉＧｅ、またはＰｔＧｅを含む金属間化合物である。
【００１７】
この第１実施形態においては、半導体層６にはエクステンション領域は設けられていないが、第１ゲート側壁１２に高誘電体を用いている。このため、図１（ｂ）に示すように、トランジスタのオン時に発生するゲート電極１０のフリンジ電界を、高誘電体からなる第１側壁１２が半導体層６のチャネル領域に効率的に伝達し、チャネル領域に反転層１５を誘起する。そして、トランジスタがオンしている状態では、反転層をエクステンション領域とする構成となっている。なお、チャネル領域はソース領域１４ａとドレイン領域１４ｂとの間の半導体層６の領域を意味する。
【００１８】
次に、第１実施形態によるトランジスタの動作原理について図２（ａ）、２（ｂ）、３（ａ）、３（ｂ）を参照して説明する。図２（ａ）は、第１実施形態のトランジスタのゲート電極１０に電圧を印加し始めた直後におけるチャネル領域における状態を示す断面図であり、図２（ｂ）はこのときのドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示す図である。図３（ａ）は図２（ａ）、２（ｂ）に示す状態からゲート電極１０に印加する電圧を更に上げた場合におけるチャネル領域における状態を示す断面図であり、図３（ｂ）はこのときのドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示す図である。図２（ｂ）、図３（ｂ）において、Ｉｏｎはトランジスタがオン状態となるときの電流を示し、Ｉｏｆｆはトランジスタが完全にオフ状態にあるときの電流を示す。
【００１９】
図２（ａ）、２（ｂ）に示すように、トランジスタがオフ状態からゲート電圧を上げ始めた初期には、通常のＭＯＳＦＥＴの動作を行う。すなわち、図２（ｂ）に示すように、ドレイン電流Ｉｄの絶対値はゲート電圧Ｖｇの絶対値が大きくなるにつれて、６０ｍＶ／ｄｅｃ．の傾きで上昇する。なお、通常のＭＯＳＦＥＴとは、ゲート側壁１２に高誘電体を用いないとともに、ソース領域およびドレイン領域にそれぞれエクステンション領域を設けた構成を有しているトランジスタである。
【００２０】
図２（ａ）、２（ｂ）に示す状態からゲート電極１０に印加する電圧の絶対値を更に上げると、図３（ａ）、３（ｂ）に示すように、ソース領域１４ａから注入されたキャリア（例えば、ｐチャネルトランジスタの場合は正孔）がドレイン電界によって加速され、ドレイン領域１４ｂの端部に衝突することによって、インパクトイオン化現象が起こる。このインパクトイオン化現象によって生成された少数キャリア（例えば電子）の一部は半導体層６と絶縁膜４との界面近傍に蓄積する。この蓄積した少数キャリアによって、ドレイン領域１４ｂ、チャネル領域、およびソース領域１４ａからなる寄生バイポーラトランジスタがオンする。この寄生バイポーラトランジスタによる電流増幅作用によってサブスレッショルド領域の電流が増幅される。このサブスレッショルド領域での電流増幅によって６０ｍＶ／ｄｅｃ．を超えるＳ値を実現することができる（図３（ｂ）参照）。すなわち、トランジスタがオン電流Ｉｏｎに到達するに必要なゲート電圧Ｖｇの絶対値を、通常のＭＯＳＦＥＴよりも低くすることができる。なお、この際、半導体層２にバックゲート電圧を印加することにより蓄積を促進することがより好ましい。
【００２１】
以上説明したように、第１実施形態によれば、急峻なＳ値特性を得ることができるとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００２２】
なお、第１実施形態においては、金属間化合物であるソース電極１８ａおよびドレイン電極１８ｂを、ソース領域１４ａおよびドレイン領域１４ｂ内にそれぞれ設けたが、図４に示す変形例のように、金属間化合物であるソース電極１８ａおよびドレイン電極１８ｂを、ソース領域１４ａおよびドレイン領域１４ｂ内にそれぞれ設けない構成としてもよい。この場合、第２側壁１６は不要となる。この変形例も第１実施形態と同様の効果を得ることができる。
【００２３】
（第２実施形態）
次に、第２実施形態によるトランジスタについて図５（ａ）、５（ｂ）を参照して説明する。図５（ａ）は第２実施形態によるトランジスタの断面図を示し、図５（ｂ）は第２実施形態によるトランジスタのＩ−Ｖ特性を示す図である。
【００２４】
この第２実施形態のトランジスタは、図１（ａ）に示す第１実施形態のトランジスタにおいて、ソース領域およびドレイン領域をそれぞれ金属間化合物で形成した構成となっている。すなわち、ソース領域およびドレイン領域はメタル（金属間化合物）からなるソース領域１７ａおよびドレイン領域１７ｂとなり、それぞれ半導体層６とショットキー接合を形成する構成となっている。このようなメタルソース／ドレイン構造を構成することで、メタルのソース領域１７ａからチャネル領域へトンネルによるキャリア注入を行う。これにより、図５（ｂ）に示すように、トンネルによるキャリア注入によってキャリアの熱拡散に起因する６０ｍＶ／ｄｅｖの限界値を超えるＳ値を実現することが可能となり、立ち上がり初期のＳ値を、第１実施形態の場合に比べて更に改善することができる。
【００２５】
なお、この第２実施形態においてトランジスタがｎチャネルトランジスタである場合には、半導体層６と、ソース領域１７ａおよびドレイン領域１７ｂとの界面には、ショットキー障壁変調用のドーパント、例えばＳおよびＳｅのうちの少なくとも一つ元素が偏析していることが好ましい。
【００２６】
この第２実施形態も第１実施形態と同様に、急峻なＳ値特性を得ることができるとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００２７】
（比較例）
第１および第２実施形態の比較例として、図６に示すトランジスタを作製する。この比較例のトランジスタは、図５（ａ）に示す第２実施形態のトランジスタにおいて、高誘電体からなる側壁１２を誘電率の低い絶縁体、例えばＳｉＮからなる側壁１３とするとともに、ソース領域１７ａおよびドレイン領域１７ｂとチャネル領域との間に、それぞれ半導体層６にドーパントが導入されたエクステンション領域１９ａ、１９ｂを設け、これらのエクステンション領域１９ａ、１９ｂがゲート電極１０直下のチャネル領域まで延在するように構成されている。すなわち、エクステンション領域１９ａ、１９ｂとゲート電極１０は、上方から見た場合に、一部分がオーバーラップした構成となっている。なお、エクステンション領域１９ａとメタルからなるソース領域１７ａとが広義のソース領域を構成し、エクステンション領域１９ｂとメタルからなるドレイン領域１７ｂとが広義のドレイン領域を構成する。
【００２８】
この比較例のトランジスタにおいては、図６に示すようにトランジスタのオフ時には、ゲート電極とのオーバーラップするドレイン領域でＧＩＤＬ(Gate Induced Drain Leakage)が発生する。このため、図７に示すように、ゲート電極に印加する電圧Ｖｇを、トランジスタがオフとなる電圧よりも更に小さくすると、前述の寄生バイポーラ効果によってオフリーク電流も増幅されてしまう。特に、半導体層６としてバンドギャップの小さいＧｅを用いた場合には、ＧＩＤＬの発生が大きいことから、オフリーク電流の増幅が顕著に現れる。
【００２９】
これに対して、第１および第２実施形態においては、ソース領域およびドレイン領域がゲート電極からオフセットした構造を有しており、ドーパントの導入によって形成されるエクステンション領域を設けない構成となっている。このため、図８に示すように、ゲート電極１０に印加する電圧Ｖｇを、トランジスタがオフとなる電圧よりも更に小さくしても、チャネル領域にはゲート電極１０のフリンジ電界によって蓄積層が形成されるのみで、トランジスタのオフ時には反転層が形成されない。このため、図８に示すように、ＧＩＤＬ電流が発生するのを抑制することができる。ＧＩＤＬ電流の発生を抑制することが可能となるので、ＧＩＤＬ電流が、寄生バイポーラトランジスタによって電流増幅されず、図７に示すような急激なオフリーク電流の増加は起こらない（図８）。
【００３０】
（第３実施形態）
第３実施形態のトランジスタを図９に示す。この第３実施形態のトランジスタは、第２実施形態のトランジスタにおいて、図９に示すように、ソース領域１７ａ側に、ドーパントの導入によって形成されるエクステンション領域１９ａを設け、ドレイン側の側壁としては高誘電体からなる側壁１２と、ソース側の側壁としては低誘電体（例えばＳｉＯ２やＳｉＮ）からなる側壁１３とした構成を有している。なお、この構成は、図１に示す第１実施形態にも適用することができる。すなわち、ソース電極１８ａおよびドレイン電極１８ｂと、半導体層６との間にドーパントの導入によって形成されるソース領域１４ａおよびドレイン領域１４ｂを設けたトランジスタに対しても、ソース領域１４ａ側に、ドーパントの導入によって形成されるエクステンション領域を設け、ドレイン側の側壁としては高誘電体からなる側壁と、ソース側の側壁としては低誘電体からなる側壁とした構成としてもよい。
【００３１】
このような構成を用いたトランジスタのＩ−Ｖ特性を図１０に示す。図１０からわかるように、トランジスタのオフ時には反転層が形成されず、ＧＩＤＬ電流の発生が抑制される。ＧＩＤＬ電流の発生が抑制されるので、オフリーク電流が、寄生バイポーラトランジスタによって電流増幅されず、急激なオフリーク電流の増加は起こらない
また、ソース領域側にエクステンション領域が設けられているので、トランジスタがオン時のソース端の寄生抵抗を低減することができる。
【００３２】
なお、第３実施形態も第１または第２実施形態と同様に、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００３３】
（第４実施形態）
第４実施形態のトランジスタを図１１に示す。この第４実施形態のトランジスタは、図５に示す第２実施形態のトランジスタにおいて、半導体層６の代わりＳｉＧｅからなる半導体層６Ａを用い、この半導体層６Ａは、酸化膜４側にＳｉ層６Ａ１が配置され、ゲート絶縁膜８側にＳｉ層６Ａ３が配置され、その間の層がＳｉ１−ｘＧｅｘ（０＜ｘ≦１）層となる３層構造を有している。なお、以下ではＳｉ１−ｘＧｅｘ（０＜ｘ≦１）層がＧｅ層６Ａ２であるとして説明する。この場合、Ｓｉ層６Ａ１とＧｅ層６Ａ２との界面近傍、およびＳｉ層６Ａ３とＧｅ層６Ａ２との界面近傍は、ＳｉとＧｅが混在した層となっている。
【００３４】
このような３層構造を有する半導体層６Ａの製造方法としては、２通りの方法がある。１つの方法としては、図１２に示すように、半導体層２上に酸化膜４が形成され、さらにその上にＳｉ層６Ａ１が形成されているＳＯＩ（Si-On-Insulator）基板上にＧｅ層６Ａ２、Ｓｉ層６Ａ３を順次、ＵＨＶＣＶＤ（Ultra High Vacuum Chemical Vapor Deposition）法、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法、またはＭＢＥ（Molecular Beam Epitaxy）法などを用いてエピタキシャル成長により形成する。もう一つの方法としては、図１３に示すように、ＳＯＩ基板上に、ＳＴＩ（Shallow Trench Isolation）３０を形成し、その後にＳｉ層６Ａ１上にＧｅ層６Ａ２、Ｓｉ層６Ａ３を順次、ＵＨＶＣＶＤ法、ＬＰＣＶＤ法、またはＭＢＥ法などを用いてエピタキシャル成長により形成する。
【００３５】
半導体層６Ａをこのような構成とすることにより、ゲート絶縁膜８と半導体層６ＡのＳｉ層との界面、および酸化膜４と半導体層６ＡのＳｉ層６Ａ１との界面の信頼性を確保することができるとともに、Ｇｅ層６Ｂ２からなるチャネル層によるインパクトイオン化効率を向上させることができる。
【００３６】
また、この第４実施形態の構成を第１実施形態のトランジスタに適用してもよい。
【００３７】
この第４実施形態も第１または第２実施形態と同様に、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００３８】
（第５実施形態）
第５実施形態のトランジスタを図１４に示す。この第５実施形態のトランジスタは、図５に示す第２実施形態のトランジスタにおいて、半導体層６の代わりＳｉＧｅからなる半導体層６Ｂを用い、この半導体層６Ｂは、酸化膜４側にＳｉ層６Ｂ１が配置され、ゲート絶縁膜８側にＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層が配置された２層構造を有している。なお、以下ではＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層がＧｅ層６Ｂ２であるとして説明する。このようなＧｅのプロファイルを有する半導体層６Ｂは、ＳｉＧｅ層をエピタキシャル成長または酸化濃縮することにより、可能となる。また、第４実施形態で説明したように、ＳＯＩ基板を用いて、ＳＴＩ（Shallow Trench Isolation）３０を形成する前または後で、Ｓｉ層６Ｂ１上にＧｅ層６Ｂ２を順次、ＵＨＶＣＶＤ法、ＬＰＣＶＤ法、またはＭＢＥ法などを用いてエピタキシャル成長により形成してもよい。
【００３９】
半導体層６Ｂをこのような構成とすることにより、酸化膜４と半導体層６ＢのＳｉ層６Ｂ１との界面の信頼性を確保することができるとともに、Ｇｅ層６Ｂ２からなるチャネル層によるインパクトイオン化効率を向上させることができる。
【００４０】
また、この第５実施形態の構成を第１実施形態のトランジスタに適用してもよい。
【００４１】
この第５実施形態も第１または第２実施形態と同様に、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００４２】
（第６実施形態）
第６実施形態のトランジスタを図１５に示す。この第６実施形態のトランジスタは、図５に示す第２実施形態のトランジスタにおいて、半導体層６の代わりＳｉＧｅからなる半導体層６Ｃを用い、この半導体層６Ｃは、ゲート電極１０直下のチャネル領域はＳｉ層６Ｃ１であり、このＳｉ層６Ｃ１の両側にＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層が設けられた構成を有している。以下では、Ｓｉ層６Ｃ１の両側に設けられたＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層がＧｅ層６Ｃ２、６Ｃ３であるとして説明する。なお、Ｇｅ層６Ｃ２、６Ｃ３は側壁１２の直下まで延在している。このような構成のトランジスタは、図１６（ａ）、１６（ｂ）に示すように形成される。Ｓｉからなる半導体層２と、この半導体層２上に形成された酸化膜４と、Ｓｉ層２２とを有するＳＯＩ(Silicon On Insulator)基板を用意し、Ｓｉ層２２上にゲート絶縁膜８、ゲート電極１０を形成する。続いて、ゲート電極１０の側部に高誘電体からなる側壁１２を形成する。その後、ソース領域およびドレイン領域となる領域、すなわちゲート電極１０の両側のＳｉ層２２の領域上にＳｉＧｅ層またはＧｅ層２４を選択エピタキシャル成長により、形成する（図１６（ａ））。続いて、酸化濃縮によりソース領域およびドレイン領域となる領域にＧｅを拡散させＧｅ層２４を形成する（図１６（ｂ））。
【００４３】
このような第６実施形態においては、ゲート絶縁膜８側にＳｉ層６Ｃ１が配置されているので、Ｇｅが混入することによる、ゲート絶縁膜８とＳｉ層６Ｃ１との界面特性の劣化を抑制することができる。また、ドレイン端がＧｅ層６Ｃ３からなっているので、インパクトイオン化効率を向上させることができる。
【００４４】
また、この第６実施形態の構成を第１実施形態のトランジスタに適用してもよい。
【００４５】
この第６実施形態も第１または第２実施形態と同様に、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００４６】
なお、第１乃至第６実施形態のトランジスタはＦＢＣ(Floating Body Cell)として知られるメモリに用いることも可能である。この場合、デバイス構造を変更することなく、超高集積、超低消費電力のメモリ混載ロジックＬＳＩの実現が可能となる。
【００４７】
また、第１乃至第６実施形態のトランジスタを用いることで、従来の回路設計のレイアウトを変更することなく、ロジック回路の電源電圧を大幅に低減可能することが可能となる。
【００４８】
（第７実施形態）
次に、第７実施形態によるＣＭＯＳトランジスタの製造方法について図１７乃至図２４を参照して説明する。
【００４９】
まず、半導体層４２、酸化膜４４、およびＧｅ層４６を有するひずみＧＯＩ(Ge-On-Insulator)基板４０を用意する。続いて、ＧＯＩ基板４０に素子分離領域となるＳＴＩ４８を形成し、ｎチャネルトランジスタ（ｎＦＥＴともいう）を形成するための領域５０ａ、ｎＦＥＴ用のバックゲートコンタクトを形成するための領域５０ｂ、ｐチャネルトランジスタ（ｐＦＥＴともいう）を形成するための領域５０ｃ、ｐＦＥＴ用のバックゲートコンタクトを形成するための領域５０ｄにそれぞれ素子分離する。領域５０ｃおよび５０ｄ上に開口を有しかつ領域５０ａおよび領域５０ｂ上を覆う例えばフォトレジストからなるマスク５２を形成し、このマスク５２を用いて領域５０ｃおよび５０ｄに、ｎ型のドーパント、例えば、Ｐ、Ａｓ、またはＳｂのいずれかを導入し、半導体層４２にｎウェル領域４３ａを形成する（図１７）。このとき、領域５０ｃおよび５０ｄの半導体層４６はｎ型の半導体層４６ａとなる。
【００５０】
次に、マスク５２を除去した後、領域５０ａおよび５０ｂ上に開口を有しかつ領域５０ｃおよび領域５０ｄ上を覆う例えばフォトレジストからなるマスク５４を形成し、このマスク５４を用いて領域５０ａおよび５０ｂに、ｐ型のドーパント、例えば、Ｂ、Ｇａ、またはＩｎのいずれかを導入し、半導体層４２にｐウェル領域４３ｂを形成する（図１８）。このとき、領域５０ａおよび５０ｂの半導体層４６はｐ型の半導体層４６ｂとなる。
【００５１】
次に、マスク５４を除去した後、領域５０ｂおよび５０ｄ上に開口を有しかつ領域５０ａおよび領域５０ｃ上を覆う例えばフォトレジストからなるマスク５６を形成し、このマスク５６を用いて、領域５０ｂおよび５０ｄの半導体層４６ａおよび４６ｂと酸化膜４４とをエッチングすることにより除去する。これにより、領域５０ｂおよび領域５０ｄのｐウェル領域４３ｂおよびｎウェル領域４３ａが露出する（図１９）。
【００５２】
次に、マスク５６を除去した後、公知の技術を用いて、領域５０ａの半導体層４６ｂおよび領域５０ｃの半導体層４６ａ上にそれぞれ、ゲート絶縁膜８、ゲート電極１０、およびゲート側壁１２を有するゲート構造を形成する（図２０）。ゲート絶縁膜８としては、例えば、ＳｉＯ２、ＳｉＯＮ、ＧｅＯ２、ＧｅＯＮ、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、ＨｆＬａＯ、またはＬａｘＯｙ等が用いられる。また、ゲート電極１０としては、ポリシリコン、金属、もしくはその積層構造が用いられる。ゲート側壁１２としては高誘電体が用いられる。
【００５３】
次に、領域５０ｂおよび５０ｃに開口を有し、領域５０ａおよび５０ｄを覆う例えばフォトレジストからなるマスク５６を形成する。そして、このマスク５６を用いて、領域５０ｂのｐウェル領域４３ｂにｐ型のドーパントを導入するとともに、領域５０ｃのｎ型半導体層４６ａにｐ型のドーパントを導入する。このとき導入されたｐ型のドーパントは例えば１×１０１５ｃｍ２程度である。これにより、領域５０ｂのｐウェル領域４３ｂは高濃度のｐウェル領域４３ｃとなるとともに、領域５０ｃのｎ型半導体層４６ａにｐ型のソース領域およびドレイン領域５８が形成される（図２１）。
【００５４】
次に、マスク５６を除去した後、領域５０ａおよび５０ｄに開口を有し、領域５０ｂおよび５０ｃを覆う例えばフォトレジストからなるマスク６０を形成する。そして、このマスク６０を用いて、領域５０ｄのｎウェル領域４３ａにｎ型のドーパントを導入するとともに、領域５０ａのｐ型半導体層４６ｂにｎ型のドーパントを導入する。このとき導入されたｎ型のドーパントは例えば１×１０１５ｃｍ２程度である。なお、このとき、ｎ型のドーパントとともに、ショットキー障壁変調用にＳおよびＳｅの少なくとも一つ元素を例えば１×１０１５ｃｍ２程度導入する。これにより、領域５０ｄのｎウェル領域４３ａは高濃度のｎウェル領域４３ｄとなるとともに、領域５０ａのｐ型半導体層４６ｂにｎ型のソース領域およびドレイン領域６２が形成される（図２２）。
【００５５】
次に、マスク６０を除去した後、全面にスパッタによりＮｉを例えば１０ｎｍ堆積し、ＲＴＡ(Rapid Thermal Annealing)によって２５０℃、１分間の熱処理を行う。続いて、薬液処理によって未反応のＮｉを除去した後、再びＲＴＡによって３５０℃、１分間の熱処理を行う。これにより、領域５０ａのｎ型のソースおよびドレイン領域６２にシリサイドが形成されメタルのソースおよびドレイン電極６４となる。また、領域５０ｃのｐ型のソースおよびドレイン領域５８にシリサイドが形成されメタルのソースおよびドレイン電極６６となる。また、領域５０ｃのｐウェル領域４３ｃおよび領域５０ｄのｎウェル領域４３ｄにシリサイドが形成され、それぞれバックゲート用電極６８、７０となる（図２３）。なお、このとき、ｎ型のソースおよびドレイン領域を形成する際に導入された、ショットキー障壁変調用ドーパントは、ソースおよびドレイン電極６４と、ソースおよびドレイン領域６２との界面に偏析し、ショットキー障壁が変調される。
【００５６】
次に、図２４に示すように、層間絶縁膜７２を堆積し、この層間絶縁膜７２に、ｎＦＥＴおよびｐＦＥＴのそれぞれのゲート電極１０、ソースおよびドレイン電極６４、６６、およびバックゲート用電極６８、７０に接続する開口を形成し、これらの開口を金属で埋め込むことにより、コンタクト７４および配線７６を形成し、ＣＯＭＳトランジスタを完成する。
【００５７】
このように形成された本実施形態のＣＯＭＳトランジスタも、第１実施形態と同様に、急峻なＳ値特性を得ることができるとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５９】
２ 半導体層
４ 酸化膜
６ 半導体層
８ ゲート絶縁膜
１０ ゲート電極
１２ 側壁
１４ａ ソース領域
１４ｂ ドレイン領域
１５ 反転層
１６ 側壁
１７ａ メタルソース領域
１７ｂ メタルドレイン領域
１８ａ ソース電極
１８ｂ ドレイン電極
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、トンネル型電界効果トランジスタ（以下、ＴＦＥＴともいう）等の急峻なＳ値を有する電界効果トランジスタ（ＦＥＴ）は、ソース／ドレイン領域が伝導型の異なる非対称なソース／ドレイン構造（ｐ＋−ｉ−ｎ＋）を有している。この非対称なソース／ドレイン構造は、イオン注入によって形成されるｐ−ｉ−ｎ接合により、ソース領域、チャネル領域、ドレイン領域が構成される。ソース接合におけるＢＴＢＴ(Band To Band Tunneling)が電流駆動能力を決定するため、駆動電流を向上させるには、ソース接合において、高濃度かつ急峻な接合を形成することで、トンネルバリアを１ｎｍ〜３ｎｍに薄膜化することが必須となる。
【０００３】
一方、オフリーク電流はドレイン接合でのＢＴＢＴによって決定されるため、低消費電力化を志向する素子では、チャネル領域とドレイン領域との接合は、低濃度かつ緩やかな接合を形成することで、トンネルバリアを厚膜化し、リーク電流を低減することが要求される。
【０００４】
ＣＭＯＳロジックの基本回路であるインバータ回路および２入力ＮＡＮＤ回路を構成するＦＥＴを、ソース領域およびドレイン領域が伝導型の等しい対称構造を有するＦＥＴで構成した場合と比較して、ソース領域およびドレイン領域が伝導型の異なる非対称構造を有するＦＥＴにより構成した場合には、以下の問題がある。
【０００５】
ソース／ドレイン構造が対称である場合では、イオン注入マスクは縦積みされたｐＦＥＴとｎＦＥＴ領域を大きく分離することでｐＦＥＴ、ｎＦＥＴの作りわけが容易に可能である。
【０００６】
これに対して、ソース／ドレイン構造が非対称である場合はゲート領域を境界にしてｎ型領域とｐ型領域を作り別ける必要がある。このような構成をとる場合、レジストの膜厚、位置合わせ露光精度の観点からゲート長が５０ｎｍ以下での作り別けは現実的ではないと考えられる。また、ソース接合において高濃度かつ急峻な接合を、ドレイン接合において低濃度かつ緩やかな接合を形成するためにはイオン注入の注入方向を揃える必要があり、このため、回路を構成するＦＥＴのソース領域とドレイン領域との向きを揃える必要が生じる。さらに、２入力ＮＡＮＤ回路を形成する場合にはｎＦＥＴを縦積みする構成をとり、２つのｎＦＥＴのソース領域とドレイン領域を共用する領域が発生する。このような回路レイアウトは、ソース／ドレイン領域が非対称構造となる場合には形成することができない。なお、ソース／ドレイン領域が対称構造となる場合は、２つのｎＦＥＴのソース領域とドレイン領域を共用する領域が発生しても問題とならない、
このように、ソース／ドレイン領域が非対称構造である場合は、従来の回路の設計技術をそのまま、素子レイアウトに流用することが不可能な構造であり、設計変更に伴う面積の増大、コストの増大が問題となる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】K. Nishiguchi and A. Fujiwara : SSDM (2010) pp. 1261.
【非特許文献２】Z. Lu et. al. : IEDM (2010) pp. 407.
【非特許文献３】Z. Lu et. al. : IEDM (2010) pp. 288.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、急峻なＳ値特性を有するとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有する電界効果トランジスタを提供することである。
【課題を解決するための手段】
【０００９】
本実施形態の電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れていることを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）、１（ｂ）は第１実施形態によるトランジスタを示す断面図。
【図２】図２（ａ）、２（ｂ）は第１実施形態によるトランジスタの動作を説明する図。
【図３】図３（ａ）、３（ｂ）は第１実施形態によるトランジスタの動作を説明する図。
【図４】第１実施形態の変形例によるトランジスタの断面図。
【図５】図２（ａ）、２（ｂ）は第２実施形態によるトランジスタを説明する図。
【図６】比較例のトランジスタの断面図。
【図７】比較例のＩ−Ｖ特性を示す図。
【図８】第１または第２実施形態のトランジスタのオフリーク電流を説明する図。
【図９】第３実施形態によるトランジスタを示す断面図。
【図１０】第３実施形態のトランジスタのＩ−Ｖ特性を説明する図。
【図１１】第４実施形態によるトランジスタを示す断面図。
【図１２】第４実施形態によるトランジスタの製造方法の一例を説明する断面図。
【図１３】第４実施形態によるトランジスタの製造方法の他の例を説明する断面図。
【図１４】第５実施形態によるトランジスタを示す断面図。
【図１５】第６実施形態によるトランジスタを示す断面図。
【図１６】図１６（ａ）、１６（ｂ）は、第６実施形態によるトランジスタの製造方法の一例を説明する断面図。
【図１７】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図１８】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図１９】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２０】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２１】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２２】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２３】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【図２４】第７実施形態によるＣＯＭＳトランジスタの製造方法を示す断面図。
【発明を実施するための形態】
【００１１】
以下に図面を参照して実施形態を説明する。
【００１２】
（第１実施形態）
第１実施形態による電界効果トランジスタ（以下、トランジスタともいう）を図１（ａ）、１（ｂ）に示す。図１（ａ）は、第１実施形態のトランジスタの断面図を示し、図１（ｂ）は、図１（ａ）に示す波線で囲まれた領域２０の拡大図である。第１実施形態のトランジスタは、半導体層２と、この半導体層２上に形成された絶縁膜４と、この絶縁膜４上に形成された半導体層６とを有する半導体基板に形成される。半導体層２としては、例えばＳｉ層が用いられる。また、半導体層６としては、Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）層が用いられる。なお、半導体層６がＳｉ層である場合以外、すなわち半導体層６がＧｅを含む場合は、半導体層６は歪みを有することが好ましい。以下の説明では、半導体層６はＧｅ層であるとして説明する。このＧｅ層６上にゲート絶縁膜８が設けられ、このゲート絶縁膜８上にゲート電極１０が設けられている。ゲート絶縁膜８としては、例えばＳｉＯ２、ＳｉＯＮ、ＧｅＯ２、ＧｅＯＮ、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、ＨｆＬａＯ、またはＬａｘＯｙ等、もしくはこれらの積層膜が用いられる。
【００１３】
ゲート電極１０の側面には、高誘電体、例えば誘電率が１８以上の誘電体からなる第１ゲート側壁（以下、第１側壁ともいう）１２が設けられている。第１側壁１２に用いられる高誘電体としては、Ｈｆ、Ｚｒ、Ａｌ、Ｙ、Ｌａ、Ｔａ、Ｐｒ、Ｃｅ、Ｄｙの群から選択された少なくとも１つの元素を含む酸化物、酸窒化物、シリケート、またはアルミネート等が用いられる。例えば、ＨｆＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＬａＺｒＯ３、ＬａＡｌＯ３、ＨｆＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＨｆＳｉＧｅＯｘ、ＨｆＳｉＧｅＯｘ、ＨｆＳｉＧｅＯＮ、ＨｆＧｅＯｘ、ＨｆＳｉＧｅＯＮ、ＺｒＯＮ、ＺｒＳｉＯｘ、ＺｒＳｉＯＮ、ＺｒＳｉＧｅＯｘ、ＺｒＳｉＧｅＯｘ、ＺｒＳｉＧｅＯＮ、ＺｒＧｅＯｘ、ＺｒＳｉＧｅＯＮ、ＨｆＡｌｘＯｙ、ＨｆＬａＯ、またはＬａｘＯｙ等が挙げられる。
【００１４】
さらに、ゲート電極１０とは反対側の第１側壁１２の面には絶縁体からなる第２ゲート側壁（以下、第２側壁ともいう）１６が設けられている。なお、この第２側壁１６の材料は高誘電体でなくとも良く、ＳｉＯ２、ＳｉＮまたはＧｅＮ等を用いてもよい。また、この第２側壁１６は、後述するソース電極１８ａおよびドレイン電極１８ｂを自己整合的に形成するために用いるものであって、ソース電極１８ａおよびドレイン電極１８ｂを第１側壁１２の端部から離して形成することができれば、なくともよい。
【００１５】
そして、第１側壁１２に対してゲート電極１０と反対側の半導体層６には、ソース領域１４ａおよびドレイン領域１４ｂが設けられている。すなわち、ソース領域１４ａおよびドレイン領域１４ｂは、ゲート電極１０に対してオフセットした構成となっている（図１（ａ））。このオフセット量Ｌｏｆｆは０ｎｍより大きく１０ｎｍ以下未満であることが好ましく、第１側壁の誘電率が２０程度の場合、ゲート電極端からのフリンジ電界によってエクステンションとなる領域を十分に反転させて、寄生抵抗を低減させるためには、０ｎｍより大きく５ｎｍ未満であることが更に好ましい。また、第２側壁１６に対してゲート電極１０と反対側のソース領域１４ａにはソース電極１８ａが設けられ、第２側壁１６に対してゲート電極１０と反対側のドレイン領域１４ｂにはドレイン電極１８ｂが設けられている。すなわち、半導体層６にはソース領域１４ａおよびドレイン領域１４ｂがそれぞれゲート電極１０から離間して設けられるとともに、ソース電極１８ａおよびドレイン電極１８ｂがそれぞれゲート電極１０からさらに離間して設けられている。したがって、ソース電極１８ａは、ソース領域１４ａよりもゲート電極１０から見て遠い位置に設けられ、ドレイン電極１８ｂは、ドレイン領域１４ｂよりもゲート電極１０から見て遠い位置に設けられている。
【００１６】
そして、ソース領域１４ａおよびドレイン領域１４ｂは、ゲート電極１０に対して対称となるように配置されるとともに、ソース電極１８ａおよびドレイン電極１８ｂもゲート電極１０に対して対称となるように配置される。なお、本実施形態のトランジスタがｎチャネルトランジスタの場合は、ソース領域１４ａおよびドレイン領域１４ｂは、半導体層６にｎ型のドーパント、例えばＰ、Ａｓ、Ｓｂが導入された構成である。また、本実施形態のトランジスタがｐチャネルトランジスタの場合は、ソース領域１４ａおよびドレイン領域１４ｂは、半導体層６にｐ型のドーパント、例えばＢ、Ｇａ、Ｉｎが導入された構成である。なお、これらのドーパントの濃度は、１×１０１５ｃｍ−２である。なお、ドーパントの好ましい濃度の範囲は、５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２である。また、ソース電極１８ａおよびドレイン電極１８ｂは、半導体層６とＥｒ、Ｙ、Ｙｂ、Ｄｙなどの遷移金属、もしくはＮｉ、Ｐｔ、Ｎｉ合金、またはＰｔ合金等との金属間化合物である。例えば、半導体層６がＧｅである場合は、ソース電極１８ａおよびドレイン電極１８ｂは、例えばＮｉＧｅ、またはＰｔＧｅを含む金属間化合物である。
【００１７】
この第１実施形態においては、半導体層６にはエクステンション領域は設けられていないが、第１ゲート側壁１２に高誘電体を用いている。このため、図１（ｂ）に示すように、トランジスタのオン時に発生するゲート電極１０のフリンジ電界を、高誘電体からなる第１側壁１２が半導体層６のチャネル領域に効率的に伝達し、チャネル領域に反転層１５を誘起する。そして、トランジスタがオンしている状態では、反転層をエクステンション領域とする構成となっている。なお、チャネル領域はソース領域１４ａとドレイン領域１４ｂとの間の半導体層６の領域を意味する。
【００１８】
次に、第１実施形態によるトランジスタの動作原理について図２（ａ）、２（ｂ）、３（ａ）、３（ｂ）を参照して説明する。図２（ａ）は、第１実施形態のトランジスタのゲート電極１０に電圧を印加し始めた直後におけるチャネル領域における状態を示す断面図であり、図２（ｂ）はこのときのドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示す図である。図３（ａ）は図２（ａ）、２（ｂ）に示す状態からゲート電極１０に印加する電圧を更に上げた場合におけるチャネル領域における状態を示す断面図であり、図３（ｂ）はこのときのドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示す図である。図２（ｂ）、図３（ｂ）において、Ｉｏｎはトランジスタがオン状態となるときの電流を示し、Ｉｏｆｆはトランジスタが完全にオフ状態にあるときの電流を示す。
【００１９】
図２（ａ）、２（ｂ）に示すように、トランジスタがオフ状態からゲート電圧を上げ始めた初期には、通常のＭＯＳＦＥＴの動作を行う。すなわち、図２（ｂ）に示すように、ドレイン電流Ｉｄの絶対値はゲート電圧Ｖｇの絶対値が大きくなるにつれて、６０ｍＶ／ｄｅｃ．の傾きで上昇する。なお、通常のＭＯＳＦＥＴとは、ゲート側壁１２に高誘電体を用いないとともに、ソース領域およびドレイン領域にそれぞれエクステンション領域を設けた構成を有しているトランジスタである。
【００２０】
図２（ａ）、２（ｂ）に示す状態からゲート電極１０に印加する電圧の絶対値を更に上げると、図３（ａ）、３（ｂ）に示すように、ソース領域１４ａから注入されたキャリア（例えば、ｐチャネルトランジスタの場合は正孔）がドレイン電界によって加速され、ドレイン領域１４ｂの端部に衝突することによって、インパクトイオン化現象が起こる。このインパクトイオン化現象によって生成された少数キャリア（例えば電子）の一部は半導体層６と絶縁膜４との界面近傍に蓄積する。この蓄積した少数キャリアによって、ドレイン領域１４ｂ、チャネル領域、およびソース領域１４ａからなる寄生バイポーラトランジスタがオンする。この寄生バイポーラトランジスタによる電流増幅作用によってサブスレッショルド領域の電流が増幅される。このサブスレッショルド領域での電流増幅によって６０ｍＶ／ｄｅｃ．を超えるＳ値を実現することができる（図３（ｂ）参照）。すなわち、トランジスタがオン電流Ｉｏｎに到達するに必要なゲート電圧Ｖｇの絶対値を、通常のＭＯＳＦＥＴよりも低くすることができる。なお、この際、半導体層２にバックゲート電圧を印加することにより蓄積を促進することがより好ましい。
【００２１】
以上説明したように、第１実施形態によれば、急峻なＳ値特性を得ることができるとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００２２】
なお、第１実施形態においては、金属間化合物であるソース電極１８ａおよびドレイン電極１８ｂを、ソース領域１４ａおよびドレイン領域１４ｂ内にそれぞれ設けたが、図４に示す変形例のように、金属間化合物であるソース電極１８ａおよびドレイン電極１８ｂを、ソース領域１４ａおよびドレイン領域１４ｂ内にそれぞれ設けない構成としてもよい。この場合、第２側壁１６は不要となる。この変形例も第１実施形態と同様の効果を得ることができる。
【００２３】
（第２実施形態）
次に、第２実施形態によるトランジスタについて図５（ａ）、５（ｂ）を参照して説明する。図５（ａ）は第２実施形態によるトランジスタの断面図を示し、図５（ｂ）は第２実施形態によるトランジスタのＩ−Ｖ特性を示す図である。
【００２４】
この第２実施形態のトランジスタは、図１（ａ）に示す第１実施形態のトランジスタにおいて、ソース領域およびドレイン領域をそれぞれ金属間化合物で形成した構成となっている。すなわち、ソース領域およびドレイン領域はメタル（金属間化合物）からなるソース領域１７ａおよびドレイン領域１７ｂとなり、それぞれ半導体層６とショットキー接合を形成する構成となっている。このようなメタルソース／ドレイン構造を構成することで、メタルのソース領域１７ａからチャネル領域へトンネルによるキャリア注入を行う。これにより、図５（ｂ）に示すように、トンネルによるキャリア注入によってキャリアの熱拡散に起因する６０ｍＶ／ｄｅｖの限界値を超えるＳ値を実現することが可能となり、立ち上がり初期のＳ値を、第１実施形態の場合に比べて更に改善することができる。
【００２５】
なお、この第２実施形態においてトランジスタがｎチャネルトランジスタである場合には、半導体層６と、ソース領域１７ａおよびドレイン領域１７ｂとの界面には、ショットキー障壁変調用のドーパント、例えばＳおよびＳｅのうちの少なくとも一つ元素が偏析していることが好ましい。
【００２６】
この第２実施形態も第１実施形態と同様に、急峻なＳ値特性を得ることができるとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００２７】
（比較例）
第１および第２実施形態の比較例として、図６に示すトランジスタを作製する。この比較例のトランジスタは、図５（ａ）に示す第２実施形態のトランジスタにおいて、高誘電体からなる側壁１２を誘電率の低い絶縁体、例えばＳｉＮからなる側壁１３とするとともに、ソース領域１７ａおよびドレイン領域１７ｂとチャネル領域との間に、それぞれ半導体層６にドーパントが導入されたエクステンション領域１９ａ、１９ｂを設け、これらのエクステンション領域１９ａ、１９ｂがゲート電極１０直下のチャネル領域まで延在するように構成されている。すなわち、エクステンション領域１９ａ、１９ｂとゲート電極１０は、上方から見た場合に、一部分がオーバーラップした構成となっている。なお、エクステンション領域１９ａとメタルからなるソース領域１７ａとが広義のソース領域を構成し、エクステンション領域１９ｂとメタルからなるドレイン領域１７ｂとが広義のドレイン領域を構成する。
【００２８】
この比較例のトランジスタにおいては、図６に示すようにトランジスタのオフ時には、ゲート電極とのオーバーラップするドレイン領域でＧＩＤＬ(Gate Induced Drain Leakage)が発生する。このため、図７に示すように、ゲート電極に印加する電圧Ｖｇを、トランジスタがオフとなる電圧よりも更に小さくすると、前述の寄生バイポーラ効果によってオフリーク電流も増幅されてしまう。特に、半導体層６としてバンドギャップの小さいＧｅを用いた場合には、ＧＩＤＬの発生が大きいことから、オフリーク電流の増幅が顕著に現れる。
【００２９】
これに対して、第１および第２実施形態においては、ソース領域およびドレイン領域がゲート電極からオフセットした構造を有しており、ドーパントの導入によって形成されるエクステンション領域を設けない構成となっている。このため、図８に示すように、ゲート電極１０に印加する電圧Ｖｇを、トランジスタがオフとなる電圧よりも更に小さくしても、チャネル領域にはゲート電極１０のフリンジ電界によって蓄積層が形成されるのみで、トランジスタのオフ時には反転層が形成されない。このため、図８に示すように、ＧＩＤＬ電流が発生するのを抑制することができる。ＧＩＤＬ電流の発生を抑制することが可能となるので、ＧＩＤＬ電流が、寄生バイポーラトランジスタによって電流増幅されず、図７に示すような急激なオフリーク電流の増加は起こらない（図８）。
【００３０】
（第３実施形態）
第３実施形態のトランジスタを図９に示す。この第３実施形態のトランジスタは、第２実施形態のトランジスタにおいて、図９に示すように、ソース領域１７ａ側に、ドーパントの導入によって形成されるエクステンション領域１９ａを設け、ドレイン側の側壁としては高誘電体からなる側壁１２と、ソース側の側壁としては低誘電体（例えばＳｉＯ２やＳｉＮ）からなる側壁１３とした構成を有している。なお、この構成は、図１に示す第１実施形態にも適用することができる。すなわち、ソース電極１８ａおよびドレイン電極１８ｂと、半導体層６との間にドーパントの導入によって形成されるソース領域１４ａおよびドレイン領域１４ｂを設けたトランジスタに対しても、ソース領域１４ａ側に、ドーパントの導入によって形成されるエクステンション領域を設け、ドレイン側の側壁としては高誘電体からなる側壁と、ソース側の側壁としては低誘電体からなる側壁とした構成としてもよい。
【００３１】
このような構成を用いたトランジスタのＩ−Ｖ特性を図１０に示す。図１０からわかるように、トランジスタのオフ時には反転層が形成されず、ＧＩＤＬ電流の発生が抑制される。ＧＩＤＬ電流の発生が抑制されるので、オフリーク電流が、寄生バイポーラトランジスタによって電流増幅されず、急激なオフリーク電流の増加は起こらない
また、ソース領域側にエクステンション領域が設けられているので、トランジスタがオン時のソース端の寄生抵抗を低減することができる。
【００３２】
なお、第３実施形態も第１または第２実施形態と同様に、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００３３】
（第４実施形態）
第４実施形態のトランジスタを図１１に示す。この第４実施形態のトランジスタは、図５に示す第２実施形態のトランジスタにおいて、半導体層６の代わりＳｉＧｅからなる半導体層６Ａを用い、この半導体層６Ａは、酸化膜４側にＳｉ層６Ａ１が配置され、ゲート絶縁膜８側にＳｉ層６Ａ３が配置され、その間の層がＳｉ１−ｘＧｅｘ（０＜ｘ≦１）層となる３層構造を有している。なお、以下ではＳｉ１−ｘＧｅｘ（０＜ｘ≦１）層がＧｅ層６Ａ２であるとして説明する。この場合、Ｓｉ層６Ａ１とＧｅ層６Ａ２との界面近傍、およびＳｉ層６Ａ３とＧｅ層６Ａ２との界面近傍は、ＳｉとＧｅが混在した層となっている。
【００３４】
このような３層構造を有する半導体層６Ａの製造方法としては、２通りの方法がある。１つの方法としては、図１２に示すように、半導体層２上に酸化膜４が形成され、さらにその上にＳｉ層６Ａ１が形成されているＳＯＩ（Si-On-Insulator）基板上にＧｅ層６Ａ２、Ｓｉ層６Ａ３を順次、ＵＨＶＣＶＤ（Ultra High Vacuum Chemical Vapor Deposition）法、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法、またはＭＢＥ（Molecular Beam Epitaxy）法などを用いてエピタキシャル成長により形成する。もう一つの方法としては、図１３に示すように、ＳＯＩ基板上に、ＳＴＩ（Shallow Trench Isolation）３０を形成し、その後にＳｉ層６Ａ１上にＧｅ層６Ａ２、Ｓｉ層６Ａ３を順次、ＵＨＶＣＶＤ法、ＬＰＣＶＤ法、またはＭＢＥ法などを用いてエピタキシャル成長により形成する。
【００３５】
半導体層６Ａをこのような構成とすることにより、ゲート絶縁膜８と半導体層６ＡのＳｉ層との界面、および酸化膜４と半導体層６ＡのＳｉ層６Ａ１との界面の信頼性を確保することができるとともに、Ｇｅ層６Ｂ２からなるチャネル層によるインパクトイオン化効率を向上させることができる。
【００３６】
また、この第４実施形態の構成を第１実施形態のトランジスタに適用してもよい。
【００３７】
この第４実施形態も第１または第２実施形態と同様に、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００３８】
（第５実施形態）
第５実施形態のトランジスタを図１４に示す。この第５実施形態のトランジスタは、図５に示す第２実施形態のトランジスタにおいて、半導体層６の代わりＳｉＧｅからなる半導体層６Ｂを用い、この半導体層６Ｂは、酸化膜４側にＳｉ層６Ｂ１が配置され、ゲート絶縁膜８側にＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層が配置された２層構造を有している。なお、以下ではＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層がＧｅ層６Ｂ２であるとして説明する。このようなＧｅのプロファイルを有する半導体層６Ｂは、ＳｉＧｅ層をエピタキシャル成長または酸化濃縮することにより、可能となる。また、第４実施形態で説明したように、ＳＯＩ基板を用いて、ＳＴＩ（Shallow Trench Isolation）３０を形成する前または後で、Ｓｉ層６Ｂ１上にＧｅ層６Ｂ２を順次、ＵＨＶＣＶＤ法、ＬＰＣＶＤ法、またはＭＢＥ法などを用いてエピタキシャル成長により形成してもよい。
【００３９】
半導体層６Ｂをこのような構成とすることにより、酸化膜４と半導体層６ＢのＳｉ層６Ｂ１との界面の信頼性を確保することができるとともに、Ｇｅ層６Ｂ２からなるチャネル層によるインパクトイオン化効率を向上させることができる。
【００４０】
また、この第５実施形態の構成を第１実施形態のトランジスタに適用してもよい。
【００４１】
この第５実施形態も第１または第２実施形態と同様に、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００４２】
（第６実施形態）
第６実施形態のトランジスタを図１５に示す。この第６実施形態のトランジスタは、図５に示す第２実施形態のトランジスタにおいて、半導体層６の代わりＳｉＧｅからなる半導体層６Ｃを用い、この半導体層６Ｃは、ゲート電極１０直下のチャネル領域はＳｉ層６Ｃ１であり、このＳｉ層６Ｃ１の両側にＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層が設けられた構成を有している。以下では、Ｓｉ層６Ｃ１の両側に設けられたＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層がＧｅ層６Ｃ２、６Ｃ３であるとして説明する。なお、Ｇｅ層６Ｃ２、６Ｃ３は側壁１２の直下まで延在している。このような構成のトランジスタは、図１６（ａ）、１６（ｂ）に示すように形成される。Ｓｉからなる半導体層２と、この半導体層２上に形成された酸化膜４と、Ｓｉ層２２とを有するＳＯＩ(Silicon On Insulator)基板を用意し、Ｓｉ層２２上にゲート絶縁膜８、ゲート電極１０を形成する。続いて、ゲート電極１０の側部に高誘電体からなる側壁１２を形成する。その後、ソース領域およびドレイン領域となる領域、すなわちゲート電極１０の両側のＳｉ層２２の領域上にＳｉＧｅ層またはＧｅ層２４を選択エピタキシャル成長により、形成する（図１６（ａ））。続いて、酸化濃縮によりソース領域およびドレイン領域となる領域にＧｅを拡散させＧｅ層２４を形成する（図１６（ｂ））。
【００４３】
このような第６実施形態においては、ゲート絶縁膜８側にＳｉ層６Ｃ１が配置されているので、Ｇｅが混入することによる、ゲート絶縁膜８とＳｉ層６Ｃ１との界面特性の劣化を抑制することができる。また、ドレイン端がＧｅ層６Ｃ３からなっているので、インパクトイオン化効率を向上させることができる。
【００４４】
また、この第６実施形態の構成を第１実施形態のトランジスタに適用してもよい。
【００４５】
この第６実施形態も第１または第２実施形態と同様に、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００４６】
なお、第１乃至第６実施形態のトランジスタはＦＢＣ(Floating Body Cell)として知られるメモリに用いることも可能である。この場合、デバイス構造を変更することなく、超高集積、超低消費電力のメモリ混載ロジックＬＳＩの実現が可能となる。
【００４７】
また、第１乃至第６実施形態のトランジスタを用いることで、従来の回路設計のレイアウトを変更することなく、ロジック回路の電源電圧を大幅に低減可能することが可能となる。
【００４８】
（第７実施形態）
次に、第７実施形態によるＣＭＯＳトランジスタの製造方法について図１７乃至図２４を参照して説明する。
【００４９】
まず、半導体層４２、酸化膜４４、およびＧｅ層４６を有するひずみＧＯＩ(Ge-On-Insulator)基板４０を用意する。続いて、ＧＯＩ基板４０に素子分離領域となるＳＴＩ４８を形成し、ｎチャネルトランジスタ（ｎＦＥＴともいう）を形成するための領域５０ａ、ｎＦＥＴ用のバックゲートコンタクトを形成するための領域５０ｂ、ｐチャネルトランジスタ（ｐＦＥＴともいう）を形成するための領域５０ｃ、ｐＦＥＴ用のバックゲートコンタクトを形成するための領域５０ｄにそれぞれ素子分離する。領域５０ｃおよび５０ｄ上に開口を有しかつ領域５０ａおよび領域５０ｂ上を覆う例えばフォトレジストからなるマスク５２を形成し、このマスク５２を用いて領域５０ｃおよび５０ｄに、ｎ型のドーパント、例えば、Ｐ、Ａｓ、またはＳｂのいずれかを導入し、半導体層４２にｎウェル領域４３ａを形成する（図１７）。このとき、領域５０ｃおよび５０ｄの半導体層４６はｎ型の半導体層４６ａとなる。
【００５０】
次に、マスク５２を除去した後、領域５０ａおよび５０ｂ上に開口を有しかつ領域５０ｃおよび領域５０ｄ上を覆う例えばフォトレジストからなるマスク５４を形成し、このマスク５４を用いて領域５０ａおよび５０ｂに、ｐ型のドーパント、例えば、Ｂ、Ｇａ、またはＩｎのいずれかを導入し、半導体層４２にｐウェル領域４３ｂを形成する（図１８）。このとき、領域５０ａおよび５０ｂの半導体層４６はｐ型の半導体層４６ｂとなる。
【００５１】
次に、マスク５４を除去した後、領域５０ｂおよび５０ｄ上に開口を有しかつ領域５０ａおよび領域５０ｃ上を覆う例えばフォトレジストからなるマスク５６を形成し、このマスク５６を用いて、領域５０ｂおよび５０ｄの半導体層４６ａおよび４６ｂと酸化膜４４とをエッチングすることにより除去する。これにより、領域５０ｂおよび領域５０ｄのｐウェル領域４３ｂおよびｎウェル領域４３ａが露出する（図１９）。
【００５２】
次に、マスク５６を除去した後、公知の技術を用いて、領域５０ａの半導体層４６ｂおよび領域５０ｃの半導体層４６ａ上にそれぞれ、ゲート絶縁膜８、ゲート電極１０、およびゲート側壁１２を有するゲート構造を形成する（図２０）。ゲート絶縁膜８としては、例えば、ＳｉＯ２、ＳｉＯＮ、ＧｅＯ２、ＧｅＯＮ、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、ＨｆＬａＯ、またはＬａｘＯｙ等が用いられる。また、ゲート電極１０としては、ポリシリコン、金属、もしくはその積層構造が用いられる。ゲート側壁１２としては高誘電体が用いられる。
【００５３】
次に、領域５０ｂおよび５０ｃに開口を有し、領域５０ａおよび５０ｄを覆う例えばフォトレジストからなるマスク５６を形成する。そして、このマスク５６を用いて、領域５０ｂのｐウェル領域４３ｂにｐ型のドーパントを導入するとともに、領域５０ｃのｎ型半導体層４６ａにｐ型のドーパントを導入する。このとき導入されたｐ型のドーパントは例えば１×１０１５ｃｍ２程度である。これにより、領域５０ｂのｐウェル領域４３ｂは高濃度のｐウェル領域４３ｃとなるとともに、領域５０ｃのｎ型半導体層４６ａにｐ型のソース領域およびドレイン領域５８が形成される（図２１）。
【００５４】
次に、マスク５６を除去した後、領域５０ａおよび５０ｄに開口を有し、領域５０ｂおよび５０ｃを覆う例えばフォトレジストからなるマスク６０を形成する。そして、このマスク６０を用いて、領域５０ｄのｎウェル領域４３ａにｎ型のドーパントを導入するとともに、領域５０ａのｐ型半導体層４６ｂにｎ型のドーパントを導入する。このとき導入されたｎ型のドーパントは例えば１×１０１５ｃｍ２程度である。なお、このとき、ｎ型のドーパントとともに、ショットキー障壁変調用にＳおよびＳｅの少なくとも一つ元素を例えば１×１０１５ｃｍ２程度導入する。これにより、領域５０ｄのｎウェル領域４３ａは高濃度のｎウェル領域４３ｄとなるとともに、領域５０ａのｐ型半導体層４６ｂにｎ型のソース領域およびドレイン領域６２が形成される（図２２）。
【００５５】
次に、マスク６０を除去した後、全面にスパッタによりＮｉを例えば１０ｎｍ堆積し、ＲＴＡ(Rapid Thermal Annealing)によって２５０℃、１分間の熱処理を行う。続いて、薬液処理によって未反応のＮｉを除去した後、再びＲＴＡによって３５０℃、１分間の熱処理を行う。これにより、領域５０ａのｎ型のソースおよびドレイン領域６２にシリサイドが形成されメタルのソースおよびドレイン電極６４となる。また、領域５０ｃのｐ型のソースおよびドレイン領域５８にシリサイドが形成されメタルのソースおよびドレイン電極６６となる。また、領域５０ｃのｐウェル領域４３ｃおよび領域５０ｄのｎウェル領域４３ｄにシリサイドが形成され、それぞれバックゲート用電極６８、７０となる（図２３）。なお、このとき、ｎ型のソースおよびドレイン領域を形成する際に導入された、ショットキー障壁変調用ドーパントは、ソースおよびドレイン電極６４と、ソースおよびドレイン領域６２との界面に偏析し、ショットキー障壁が変調される。
【００５６】
次に、図２４に示すように、層間絶縁膜７２を堆積し、この層間絶縁膜７２に、ｎＦＥＴおよびｐＦＥＴのそれぞれのゲート電極１０、ソースおよびドレイン電極６４、６６、およびバックゲート用電極６８、７０に接続する開口を形成し、これらの開口を金属で埋め込むことにより、コンタクト７４および配線７６を形成し、ＣＯＭＳトランジスタを完成する。
【００５７】
このように形成された本実施形態のＣＯＭＳトランジスタも、第１実施形態と同様に、急峻なＳ値特性を得ることができるとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５９】
２ 半導体層
４ 酸化膜
６ 半導体層
８ ゲート絶縁膜
１０ ゲート電極
１２ 側壁
１４ａ ソース領域
１４ｂ ドレイン領域
１５ 反転層
１６ 側壁
１７ａ メタルソース領域
１７ｂ メタルドレイン領域
１８ａ ソース電極
１８ｂ ドレイン電極
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に離間して設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、
を備え、
前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れていることを特徴とする電界効果トランジスタ。
【請求項２】
前記ソース領域および前記ドレイン領域にそれぞれ、前記半導体層と金属との金属間化合物を含むソース電極およびドレイン電極が設けられていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記ソース電極と前記ゲート電極との最短距離は前記ソース領域と前記ゲート電極との最短距離よりも長く、前記ドレイン電極と前記ゲート電極との最短距離は前記ドレイン領域と前記ゲート電極との最短距離よりも長いことを特徴とする請求項２記載の電界効果トランジスタ。
【請求項４】
前記ソース領域および前記ドレイン領域はそれぞれ、前記半導体層と金属との金属間化合物であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項５】
前記半導体層はｐ型半導体であり、前記ソース領域および前記ドレイン領域のそれぞれと前記半導体層との界面に、ＳおよびＳｅの少なくとも一方の元素が偏析していることを特徴とする請求項４記載の電界効果トランジスタ。
【請求項６】
前記ソース領域と、前記ゲート電極直下の前記半導体層の領域との間に、ドーパントを含むエクステンション領域が設けられていることを特徴とする請求項１乃至４のいずれかに記載の電界効果トランジスタ。
【請求項７】
前記半導体層は歪みを有するＳｉ１−ｘＧｅｘ（０≦ｘ≦１）であることを特徴とする請求項１乃至６のいずれかに記載の電界効果トランジスタ。
【請求項８】
前記半導体層は絶縁膜上に設けられ、前記絶縁膜側に設けられた第１のＳｉ層と、前記ゲート絶縁膜側に設けられた第２のＳｉ層と、前記第１および第２のＳｉ層の間に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ≦１）層を備えていることを特徴とする請求項７記載の電界効果トランジスタ。
【請求項９】
前記半導体層は絶縁膜上に設けられ、前記絶縁膜側に設けられた第１のＳｉ層と、前記ゲート絶縁膜側に設けられたＳｉ１−ｘＧｅｘ（０≦ｘ≦１）とを備えていることを特徴とする請求項７記載の電界効果トランジスタ。
【請求項１０】
前記半導体層は、前記ゲート電極直下の第１の領域がＳｉであり、前記第１の領域の両側の第２および第３の領域がＳｉ１−ｘＧｅｘ（０≦ｘ≦１）であることを特徴とする請求項７記載の電界効果トランジスタ。
【請求項１】
半導体層と、
前記半導体層に離間して設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、
を備え、
前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れていることを特徴とする電界効果トランジスタ。
【請求項２】
前記ソース領域および前記ドレイン領域にそれぞれ、前記半導体層と金属との金属間化合物を含むソース電極およびドレイン電極が設けられていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記ソース電極と前記ゲート電極との最短距離は前記ソース領域と前記ゲート電極との最短距離よりも長く、前記ドレイン電極と前記ゲート電極との最短距離は前記ドレイン領域と前記ゲート電極との最短距離よりも長いことを特徴とする請求項２記載の電界効果トランジスタ。
【請求項４】
前記ソース領域および前記ドレイン領域はそれぞれ、前記半導体層と金属との金属間化合物であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項５】
前記半導体層はｐ型半導体であり、前記ソース領域および前記ドレイン領域のそれぞれと前記半導体層との界面に、ＳおよびＳｅの少なくとも一方の元素が偏析していることを特徴とする請求項４記載の電界効果トランジスタ。
【請求項６】
前記ソース領域と、前記ゲート電極直下の前記半導体層の領域との間に、ドーパントを含むエクステンション領域が設けられていることを特徴とする請求項１乃至４のいずれかに記載の電界効果トランジスタ。
【請求項７】
前記半導体層は歪みを有するＳｉ１−ｘＧｅｘ（０≦ｘ≦１）であることを特徴とする請求項１乃至６のいずれかに記載の電界効果トランジスタ。
【請求項８】
前記半導体層は絶縁膜上に設けられ、前記絶縁膜側に設けられた第１のＳｉ層と、前記ゲート絶縁膜側に設けられた第２のＳｉ層と、前記第１および第２のＳｉ層の間に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ≦１）層を備えていることを特徴とする請求項７記載の電界効果トランジスタ。
【請求項９】
前記半導体層は絶縁膜上に設けられ、前記絶縁膜側に設けられた第１のＳｉ層と、前記ゲート絶縁膜側に設けられたＳｉ１−ｘＧｅｘ（０≦ｘ≦１）とを備えていることを特徴とする請求項７記載の電界効果トランジスタ。
【請求項１０】
前記半導体層は、前記ゲート電極直下の第１の領域がＳｉであり、前記第１の領域の両側の第２および第３の領域がＳｉ１−ｘＧｅｘ（０≦ｘ≦１）であることを特徴とする請求項７記載の電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−２０４５９５（Ｐ２０１２−２０４５９５Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６７６５５（Ｐ２０１１−６７６５５）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成２１年度 独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト／次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（一般会計）／新構造極限ＣＭＯＳトランジスタ「関連技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成２１年度 独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト／次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（一般会計）／新構造極限ＣＭＯＳトランジスタ「関連技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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