半導体装置およびその製造方法
【課題】半導体基板の表面に導入された不純物を、前記表面の浅い領域に高精度かつ高濃度で分布させ、不純物が半導体基板の深い領域に拡散することを防ぐことで、半導体装置の歩留まりおよび性能を向上させ、装置の微細化を容易にする。
【解決手段】Ｎ型ＭＩＳトランジスタにおいて、半導体基板３００に打ち込まれた炭素が、同じ領域に打ち込まれたホウ素を引き寄せる性質を利用し、ホウ素をＮ型の不純物として注入したハロー領域３０６に炭素を共注入して炭素注入層３０７を形成する。これにより、ホウ素が増速拡散することを防ぎ、ハロー領域３０６を高い精度で形成することを可能とすることで、微細化された半導体素子の短チャネル効果の発生を抑制する。
【解決手段】Ｎ型ＭＩＳトランジスタにおいて、半導体基板３００に打ち込まれた炭素が、同じ領域に打ち込まれたホウ素を引き寄せる性質を利用し、ホウ素をＮ型の不純物として注入したハロー領域３０６に炭素を共注入して炭素注入層３０７を形成する。これにより、ホウ素が増速拡散することを防ぎ、ハロー領域３０６を高い精度で形成することを可能とすることで、微細化された半導体素子の短チャネル効果の発生を抑制する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ホウ素などの拡散しやすい不純物を導入した半導体領域を有する半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
近年では、ＭＩＳ（Metal Insulator Semiconductor）型のトランジスタ（ＦＥＴ：Field Effect Transistor）のゲート電極のゲート長などの寸法を縮小することで、ＬＳＩ（Large Scale Integration）の性能向上またはコスト低減などを実現する研究が行われている。ゲート長を縮小する場合に生じるＭＩＳ型のトランジスタ（以下単にＭＩＳトランジスタという）の短チャネル効果を抑制する方法として、ソース・ドレインのエクステンション領域を構成する不純物の拡散を短時間の熱処理で抑制する方法、あるいはＨａｌｏ構造と呼ばれるパンチスルーストッパーを導入する方法が採用されている。
【０００３】
特許文献１（特開２０１０−１６１２２３号公報）には、炭素含有シリコン領域を有するＮ型ＭＩＳトランジスタ（Ｎチャネル型ＭＩＳＦＥＴ、ＮＭＩＳ）を備えた半導体装置において、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを効果的に増大させることが記載されている。
【０００４】
特許文献２（特開平１０−１２５９１６号公報）には、ＭＩＳトランジスタの微細化に際し、スケーリング則に沿って各不純物拡散層の深さ等を縮小することが記載されている。具体的には、ＭＩＳトランジスタの形成工程において、ソース・ドレイン用不純物拡散領域を形成する工程と同様の工程により炭素イオンの注入を行うことで、ソース・ドレイン用不純物拡散領域とオーバーラップする炭素ドープ領域を形成する。これにより、炭素により熱処理時の不純物（ヒ素）の拡散を抑制し、ソース・ドレイン領域等の不純物拡散層の深さ方向の広がりを抑制することが記載されている。ここでは、炭素ドープ領域をソース・ドレイン領域内およびその周囲の領域に形成することを特徴としている。
【０００５】
特許文献３（特開２００２−１４１５０４号公報）には、ドーパントの過渡な増速拡散を実質的に排除し、極浅い接合（ドープト領域）を有するＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを作製することが記載されている。ここでは、シリサイド層を形成するシリサイド化の工程で行うアニールによって、同時に基板表面のドープト領域を活性化することで、ドープト領域のドーパントの過渡拡散を実質的に排除することができるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６１２２３号公報
【特許文献２】特開平１０−１２５９１６号公報
【特許文献３】特開２００２−１４１５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の微細化に伴い、短チャネル効果の劣化が顕著になることで、ＭＩＳトランジスタがオフの状態でのリーク電流が増大し、これにより、しきい値電圧（以下単に「しきい値」ともいう）を上げることによるオンオフ比が確保できない問題が生じ、デバイスの性能維持が困難になってきている。例えばＮ型のＭＩＳトランジスタの場合、ソース・ドレインのエクステンション領域には通常Ａｓ（ヒ素）の低エネルギーイオン注入を用いて、高濃度のＮ型半導体領域を形成し、ソースとドレインとが短絡しないように、Ｂ（ホウ素）をパンチスルーストッパーとして用いる、いわゆるＨａｌｏ構造を形成する方法が採用されている。注入した不純物の活性化のために高温の熱処理が必要になるが、シリコン基板中でホウ素は拡散係数が大きいため、ソースとドレイン間の短絡現象を抑制することが困難となる。一方、Ｐ型のＭＩＳトランジスタの場合、ＨａｌｏにはＡｓ（ヒ素）またはＰ（リン）などシリコン中において拡散係数が小さい不純物を用いることができるが、ソース・ドレインのエクステンション領域には一般的にはＢ（ホウ素）や、二フッ化ホウ素（ＢＦ２）イオンを低エネルギーで注入するため、Ｎ型ＭＩＳトランジスタのＨａｌｏ構造とは異なり、Ｐ型ＭＩＳトランジスタではエクステンション領域での不純物拡散が問題となる。
【０００８】
このように、ＭＩＳトランジスタの短チャネル効果が抑制できないと、製品としてのスイッチング動作に不具合を生じるだけでなく、オフ状態のスタンバイ電流増大によって消費電力が増大するため、駆動のための電源電圧を低減して低消費電力化したメリットがなくなる。
【０００９】
また、Ｎ型ＭＩＳトランジスタのＨａｌｏ構造のホウ素およびＰ型ＭＩＳトランジスタのエクステンション領域のホウ素は、シリコン（Ｓｉ）中で格子間シリコン（インタースティシャルシリコン：Interstitial silicon）を介して拡散する。このため、例えばエクステンション領域を形成する際に不純物が注入される半導体基板の格子間シリコンが、注入された前記不純物の活性化のための熱処理中にＭＩＳトランジスタのチャネル中に拡散し、チャネル領域におけるホウ素の拡散を増速させるため、ソース・ドレイン・チャネル領域間の横方向のホウ素の不均一性が高まる原因となる。また、Ｎ型ＭＩＳトランジスタはチャネルにホウ素を添加するため、特に格子間シリコンの拡散で不純物濃度分布が乱れやすく、その結果ホウ素のばらつきが大きくなり、その結果ＭＩＳトランジスタのしきい値ばらつきが大きくなる。
【００１０】
このしきい値の大きなばらつきにより、上記した待機電力が増大する。また、増大するＭＩＳトランジスタのしきい値ばらつきによって、隣接するＭＩＳトランジスタ同士の間でも大きくしきい値が異なることになり、製品の歩留まりが低下する。ＭＩＳトランジスタのしきい値ばらつきの主な原因は、ＭＩＳトランジスタのしきい値を決めるチャネル不純物の離散分布ばらつきであり、このばらつきはランダムばらつきと呼ばれ、ランダムばらつきはゲート長とゲート幅の積（ゲート面積）の平方根分に反比例することが知られている。微細化プロセスを適用した半導体装置では、ゲート長、ゲート幅が最小のＭＩＳトランジスタをＳＲＡＭ（Static Random Access Memory）などのメモリに用いるために、微細化が進むとランダムばらつきが大きくなり、状態保持できず、半導体装置が正常に動作しなくなってくる。また、微細化により、ゲート長、ゲート幅が縮小するのに加え、ゲート絶縁膜の薄膜に伴うチャネル不純物濃度の増大が、ＭＩＳトランジスタのしきい値ばらつきをさらに大きくする。
【００１１】
したがって、上記した先行技術文献では、ホウ素などの拡散しやすい不純物を注入した領域に炭素などを共に注入する共注入を用いて、不純物そのものの増速拡散（ＴＥＤ：Transient Enhanced Diffusion）を抑制し、浅い接合を形成することで対策をしている。これは、イオン注入時に導入される格子間原子や原子空孔をトラップすることでなしえるものと考えられている。しかしながら、これらの方法では、不純物濃度が低濃度の領域での不純物拡散を抑制することはできるが、半導体装置のより高い性能を実現するための施策にはなり得ない。すなわち、高濃度領域の不純物の拡散を抑制し、浅く低抵抗な半導体領域の形成を実現することが大きな課題となる。
【００１２】
本発明は、これらの不純物の分布の精密な制御を実現し、その特性向上に寄与するものであり、またＭＩＳトランジスタの特性ばらつきを抑制し、設計マージンを拡大するとともに、製造歩留まりを向上すること、ならびに周辺部には従来のバルクＭＩＳトランジスタを用いることで既存のライブラリを有効利用することを目的とする半導体装置の製造方法、ならびに半導体装置に関するものである。
【００１３】
本発明の目的は、半導体領域の不純物分布の精密な制御を実現することで、半導体装置の性能を向上させることにある。
【００１４】
本発明の他の目的は、ＭＩＳトランジスタの特性ばらつきを抑制することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の好ましい一態様である半導体装置は、半導体素子を構成するホウ素注入領域に、炭素が共注入された炭素注入層が形成されているものである。
【００１８】
また、本発明の好ましい一態様である半導体装置の製造方法は、半導体素子を構成するホウ素注入領域に、炭素が共注入された炭素注入層を有する半導体装置の製造方法であって、
（ａ）半導体基板にホウ素を注入して前記ホウ素注入領域を形成する工程と、
（ｂ）前記半導体基板に炭素を注入して前記炭素注入層を形成する工程と、
を有するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
代表的な実施の形態によれば、半導体領域の不純物分布の精密な制御を実現することで、半導体装置の性能を向上させることができる。
【００２１】
また、ＭＩＳトランジスタの特性ばらつきを抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】深さ方向におけるホウ素の濃度分布を示すグラフである。
【図３】深さ方向における炭素の濃度分布を示すグラフである。
【図４】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】本発明の実施の形態２である半導体装置の断面図である。
【図８】本発明の実施の形態３である半導体装置の断面図である。
【図９】本発明の実施の形態４である半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】本発明の実施の形態４であるＳＯＣチップの平面図である。
【図２１】本発明の実施の形態５であるＳＲＡＭチップの平面図である。
【図２２】本発明の実施の形態６である半導体イメージセンサーの断面図である。
【図２３】本発明の実施の形態６である半導体イメージセンサーの断面図である。
【図２４】比較例である半導体領域の深さ方向におけるホウ素の濃度分布を示すグラフである。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２４】
また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２５】
（実施の形態１）
まず、図１を用いて、本発明の実施の形態の半導体装置を説明する。図１は、一般的に製造されるＮ型ＭＩＳトランジスタの断面図を示している。図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなる半導体基板３００の主面にはＰ型の不純物が比較的低濃度で導入された半導体領域であるＰウエルＰＷが形成されており、半導体基板３００の主面上には、例えば酸化シリコンからなるゲート絶縁膜３０２を介して、多結晶シリコンからなるゲート電極３０３が形成されている。ゲート電極３０３の側壁には酸化シリコンなどからなるオフセットスペーサー３０４を介して、例えば窒化シリコン膜および酸化シリコン膜の積層膜などからなるサイドウォール（ゲート側壁絶縁膜）３０８が形成されている。ゲート電極３０３の直下の半導体基板３００の主面にはＰ型の不純物（例えばＢ（ホウ素））が導入されたチャネル注入層３０１が形成されており、チャネル注入層３０１を挟むように、半導体基板３００の主面には、チャネル注入層３０１側から順にハロー領域３０６およびエクステンション領域３０５を介して拡散層３０９が形成されている。
【００２６】
ハロー領域３０６はエクステンション領域３０５よりも接合深さ（半導体基板３００の主面に対して垂直な深さ方向において不純物濃度がピークとなる位置までの距離）が深く、拡散層３０９よりも接合深さが浅い半導体領域であり、Ｐ型の不純物（例えばＢ（ホウ素））が比較的高濃度で導入された領域である。ハロー領域３０６は短チャネル効果の抑制を目的として形成された、ソース・ドレイン領域とは逆の導電型を有する半導体層である。
【００２７】
エクステンション領域３０５はＮ型の不純物（例えばＡｓ（ヒ素））が低濃度で導入された半導体領域であり、拡散層３０９よりも接合深さが浅く形成されてる。拡散層３０９はＮ型の不純物（例えばＡｓ（ヒ素））が比較的高濃度で導入された半導体領域であり、ゲート電極３０３の直下のチャネル注入層３０１を挟むようにチャネル注入層３０１の両側に形成されたエクステンション領域３０５および拡散層３０９はそれぞれソース・ドレイン領域を構成している。このように、図１に示すＮ型ＭＩＳトランジスタはＬＤＤ（Lightly Doped Drain）構造を有している。
【００２８】
なお、拡散層３０９およびゲート電極３０３の上面にはシリサイド層が形成され、シリサイド層上には層間絶縁膜、コンタクトプラグおよび金属配線などが形成されているが、図１では示していない。
【００２９】
半導体基板３００の主面には、ハロー領域３０６に含まれるホウ素を高精度に分布させ、精度良くハロー領域３０６を形成するために、不純物としてＣ（炭素）が注入された炭素注入層３０７が形成されている。炭素はエクステンション領域３０５とほぼ同じ領域に注入されている。ただし、エクステンション領域３０５よりも炭素注入層３０７の方が深い領域にまで注入されている。つまり、エクステンション領域３０５を構成するＮ型の不純物（例えばＡｓ（ヒ素））の濃度ピーク（濃度が最も高い位置）よりも、炭素注入層３０７内の炭素の濃度ピークの方が、半導体基板３００の主面から反対側の裏面に向かう深さ方向において深い位置に形成されている。図１では、炭素注入層３０７を破線で示しており、破線と半導体基板３００の主面との間の領域に炭素が共注入（ｃｏ−ｉｍｐｌａ）されているものとする。図１に示すように、炭素注入層３０７の接合深さはエクステンション領域３０５よりも深く、拡散層３０９よりも浅く、ハロー領域３０６よりも浅く形成されている。
【００３０】
なお、ここでいう共注入とは、一つの半導体領域に複数の種類の不純物（例えばホウ素と炭素）を共に導入することを指し、共注入により不純物が導入された半導体領域の一部は、複数の種類の不純物が混在している状態となる。共注入はホウ素および炭素などの複数の種類の不純物を時間的に全く同時に注入することを含むが、これに限られず、いずれかの不純物を先に注入し、他の不純物を後から注入することも含むものとする。
【００３１】
このようにｃｏ−ｉｍｐｌａとは、活性の低い不純物ドーパント（例えば炭素）を半導体基板に打ち込むことにより、前記不純物ドーパントをイオン注入することにより発生した過飽和点欠陥のトラップサイトとして機能させることで、半導体基板に打ち込んだ不純物（例えばホウ素）が過度に拡散することを防ぎ、またはアモルファス層を形成することで、半導体基板に打ち込んだ不純物（例えばホウ素）が過度に拡散することを防ぐ技術である。前記不純物ドーパント（炭素）の打ち込みによりアモルファス層を形成することでホウ素の拡散を防ぐことができるのは、ホウ素を打ち込む対象である半導体基板の表面がアモルファス状態ではなく結晶構造を有する場合、イオン注入されたホウ素が、隣り合う結晶同士の界面に沿って半導体基板の表面から深い領域に達しやすくなることを、基板表面のアモルファス化によって防ぐことができるためである。
【００３２】
例えば、図２４に示すように、炭素を共注入せず、ホウ素を単独でシリコン中に注入し、熱処理を行った場合、低濃度領域(基板の深い領域であって濃度が低い領域)で増速拡散が生じる。図２４は横軸を半導体基板の主面からの深さ方向の距離とし、縦軸をホウ素濃度としたグラフである。つまり、図２４は比較例の半導体領域内の深さ方向におけるホウ素の濃度分布を示すグラフであり、ホウ素を半導体基板に注入した直後のホウ素の分布を破線のグラフで示し、熱処理後のホウ素の分布を実線のグラフで示している。
【００３３】
図２４に示すように、熱処理後の炭素の分布は、熱処理前の炭素の分布に比べ、ホウ素により半導体領域を形成する半導体基板の主面近傍では濃度が下がっているのに対し、深さ０．１μｍよりも深い領域ではホウ素の濃度が上昇し、大きく尾を引く状態となり、グラフのテールの拡散が大きくなる傾向がある。この場合、ホウ素により形成する半導体領域（例えばＰ型ＭＩＳトランジスタのエクステンション領域）が所望の深さよりも深い領域に意図せず拡散してしまうため、前記半導体領域の不純物濃度は低下し、また前記半導体領域と他の領域との境目が曖昧になり、前記半導体領域を高い濃度で、かつ高精度で形成することできない。
【００３４】
図２４は深さ方向の不純物濃度を示したグラフであるので横方向の分布に関しては示されていないが、半導体基板の主面に沿う横方向においても同様に不純物拡散が起こるため、例えばＰ型ＭＩＳトランジスタのエクステンション領域を構成する不純物がチャネル注入層に多く拡散すると、短チャネル効果の劣化が顕著になることでオフ状態でのリーク電流が増大し、これにより、しきい値を上げることによるオンオフ比が確保できない問題が生じ、デバイスの性能維持が困難になる。また、ＭＩＳトランジスタがオフ状態のときのリーク電流が増大することは、半導体装置の消費電力の増大に繋がる。
【００３５】
Ｎ型ＭＩＳトランジスタの場合は、拡散が起こりやすいホウ素はハロー領域を形成するために導入されていることが考えられる。上記拡散が起こることでハロー領域の濃度が低下し、深さ方向および横方向に広範囲に薄くホウ素が拡散するため、ハロー領域を形成したことによる短チャネル効果の抑制効果が低下し、上記したようにオフ状態でのリーク電流が増大するなどの問題が発生する。
【００３６】
また、上記拡散は制御が困難であるため、半導体基板上に形成された複数の半導体素子同士または複数の半導体装置同士において半導体素子（例えばＭＩＳトランジスタ）の特性ばらつきが大きくなり、半導体装置の製造歩留まりが低下する。
【００３７】
これらの問題は半導体装置が微細化するほど顕著になるため、上記拡散によって半導体基板の主面に浅く高濃度な半導体領域を高精度で形成することが困難になることは、半導体装置の微細化および性能向上の妨げとなる。また、半導体装置の微細化により上記拡散が顕著になれば、半導体素子の特性ばらつきもより大きくなるため、半導体装置の歩留まりがさらに低下する。
【００３８】
この拡散現象を抑える対策として他の不純物元素を共注入する方法では、ホウ素を注入して形成するハロー領域の不純物（Ｂ（ホウ素））の濃度ピークの深さよりも更に深い領域に共注入元素（Ｃ（炭素））を注入することが考えられる。これは、ハロー領域を形成した後に、ソース・ドレイン領域の活性化またはシリサイド層の形成を目的として行われる熱処理時において、ホウ素が半導体基板内の主面近傍からより深い方向または半導体基板の主面に沿う横方向に拡散することを防ぐために、ホウ素が拡散することを防ぎたい領域に予め熱処理の前に炭素を共注入しておくものである。ホウ素がイオン注入されたシリコン基板内では、格子状に規則正しく並ぶシリコンのうちの一部のシリコン原子が格子間シリコン（インタースティシャルシリコン）としてシリコンの配列から飛び出し、この格子間シリコンとホウ素と結びついたホウ素イオンが格子間シリコンを介してシリコン基板の深い領域にまで拡散しやすくなり、ホウ素を注入した不純物領域が拡大する現象が起こる。これに対し、炭素を共注入した場合は、シリコン基板内に発生した格子間シリコンに炭素イオンが結びつくため、ホウ素イオンが結びつく格子間シリコンが減少することでホウ素の拡散が抑制される。
【００３９】
したがって上記の共注入工程は、ハロー領域を形成した領域よりも深い領域にホウ素が拡散することを抑えることを目的として、ハロー領域を形成するためにホウ素が注入される領域よりも深い領域に炭素の共注入を行うものである。このため、ハロー領域を構成するホウ素の濃度ピークよりも深い位置に炭素の濃度ピークを形成することになる。つまり、炭素注入層の接合深さはＰ型ＭＩＳトランジスタではエクステンション領域よりも深くなり、Ｎ型ＭＩＳトランジスタではハロー領域よりも深くなる。
【００４０】
しかし、このような方法はハロー領域を浅く高精度に形成することが困難である問題がある。すなわち、この方法では、炭素をハロー領域よりも深い領域に打ち込むことによってある程度テールの拡散を防いだとしても、ホウ素の濃度ピークの低下を抑えることはできず、また、所望の浅い領域（位置）に精度良くホウ素の濃度ピークを高い濃度で形成することは困難である。
【００４１】
これに対し、本発明者らは、炭素がホウ素を捉えるトラップサイトとして作用し、炭素注入層の炭素の濃度分布に合わせてホウ素の濃度分布が形成されることを見出し、これを利用することで熱処理後のホウ素の濃度ピークにおける濃度の低下を防ぎ、また、より深い領域でのホウ素の拡散（テールの拡散）を抑えることを見出した。本実施の形態では、上記した炭素の注入方法とは異なり、ホウ素のイオン注入により形成する半導体領域（例えばハロー領域）を形成する領域とほぼ同様の領域に炭素を導入する。具体的には、上述したようにホウ素の濃度ピークよりも深い領域に炭素の濃度ピークが位置するように共注入を行うのではなく、ホウ素の濃度ピークよりも浅い領域に炭素の濃度ピークが位置するように共注入を行う。つまり、図１に示すように、半導体基板３００の主面から反対側の裏面に向かう深さ方向において、ハロー領域３０６を構成するＰ型の不純物であるホウ素の濃度ピークよりも、炭素注入層３０７内の炭素の濃度ピークが浅い領域に位置するようにハロー領域３０６および炭素注入層３０７を形成する。
【００４２】
炭素は、上述したように格子間シリコンを捕らえ、ホウ素の増速拡散を抑える性質を有するが、ホウ素を捕らえ、炭素の注入層にホウ素を集める性質も有している。本実施の形態の半導体装置では、このように炭素がホウ素を引き寄せる性質を利用して、ホウ素の注入により形成される半導体領域を精度良く高濃度かつ浅い接合深さで形成することを可能としている。このように、ホウ素の注入層よりも共注入する炭素の濃度ピークを浅い位置に形成し、ホウ素を含む不純物拡散層を形成したい領域に炭素を打ち込む本実施の形態の半導体装置は、上述したようにホウ素の注入層よりも深い位置に炭素を共注入することによりホウ素の拡散を防ぐ技術とは異なるものである。
【００４３】
以上に説明したように、本実施の形態の半導体装置は、半導体装置を構成するＭＩＳトランジスタの不純物拡散層を高精度に設計するために、前記不純物拡散層に炭素（不純物）を共注入し、炭素の高濃度領域に前記不純物拡散層を構成する不純物が集まるという特徴を利用して、高濃度で浅い接合を形成し、半導体装置の性能を向上させるものである。また、不純物拡散層を構成する不純物（ホウ素）が広く拡散することを防ぎ、不純物拡散層の濃度分布を精度よく制御して前記不純物拡散層を形成することを可能とすることで、半導体装置の歩留まりを向上させることができる。
【００４４】
ここで、本実施の形態の半導体装置において注入されたホウ素の濃度分布のグラフを図２に示し、また、炭素の濃度分布のグラフを図３に示す。図２および図３では、比較例として示した図２４と同様に、本実施の形態の半導体基板の深さ方向に対する不純物の濃度分布を、不純物の注入直後（破線で示すグラフ）の場合と熱処理後（実線で示すグラフ）の場合とで示している。
【００４５】
図２に示すように、本実施の形態の半導体装置のホウ素の濃度ピークは、比較例である図２４の濃度ピークよりも高くなり、ホウ素により半導体領域を形成する所望の領域よりも深い領域（図２４、図２では深さ０．１μｍよりも深い領域）において拡散による濃度上昇が抑制されている。これは、形成する不純物層よりも浅い領域に炭素の共注入層を形成し、熱処理で不純物を再分布させることで、炭素を共注入した層が濃度ピークを有する領域に前記不純物層を形成するために添加する不純物（ホウ素）を集め、低濃度領域(基板の深い領域であって濃度が低い領域)で増速拡散が生じることを防いでいるためである。
【００４６】
つまり、本実施の形態の半導体装置においてホウ素の導入された領域に炭素を共注入している目的は、炭素がホウ素を捕らえる性質を利用し、炭素の注入領域にホウ素を集めることで、Ｐ型の半導体領域を浅い領域に高濃度かつ高精度に形成することにある。図２に示すように、ホウ素は共注入された炭素に引き寄せられるため、ホウ素の濃度分布（プロファイル）は炭素の濃度分布（プロファイル）の形に近付くように構成されている。つまり、炭素のプロファイルによってホウ素のプロファイルを規定することができる点が、本発明の大きな特徴である。また、このように炭素の濃度ピークがある領域にホウ素の濃度ピークが引き寄せられて形成されるほか、図２に示すように、炭素の濃度ピークよりもより深い領域であって、ホウ素が多量に導入されることが望ましくないテールの領域（例えば深さ０．１μｍ以上の領域）でのホウ素の濃度の上昇を抑えることができる。
【００４７】
本実施の形態の半導体装置では、半導体基板の主面の浅い領域に、高い濃度でホウ素を導入した不純物拡散層、例えばＮ型ＭＩＳトランジスタのハロー領域またはＰ型ＭＩＳトランジスタのエクステンション領域などを精度良く高濃度で形成することを可能としているため、半導体装置の微細化に伴う特性ばらつきを抑えて半導体装置を高性能化し、またオフ状態でのリーク電流の発生を防いで半導体装置を低消費電力化することができる。
【００４８】
以下に、図４〜図６を用いて本実施の形態の半導体装置を構成するＮ型ＭＩＳトランジスタの製造方法を説明する。
【００４９】
まず、図４に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなる半導体基板３００の主面に酸化シリコン膜などからなる素子分離領域（図示しない）を形成した後、半導体基板３００の主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入することにより低濃度のＰ型半導体領域であるＰウエルＰＷを形成する。その後、半導体基板３００の主面に、ＭＩＳトランジスタのしきい値を決めるチャネル注入層３０１をＰ型の不純物（例えばＢ（ホウ素））イオンを１０ｋｅＶの加速エネルギーにて所望のしきい値となる注入量（イオン注入のドーズ量を１×１０１２ｃｍ−２から５×１０１３ｃｍ−２とする条件）で形成する。続いて、半導体基板上に酸化シリコン膜およびポリシリコン膜を順次ＣＶＤ（Chemical Vapor Deposition）法などにより形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、前記ポリシリコン膜および前記酸化シリコン膜を加工（パターニング）することで、前記酸化シリコン膜からなるゲート絶縁膜３０２と、前記ポリシリコン膜からなるゲート電極３０３を形成する。続いて、ゲート電極３０３を覆うように半導体基板３００の主面上にＣＶＤ法により酸化シリコン膜を形成（堆積）し、前記酸化シリコン膜をドライエッチング法により一部除去することで、ゲート絶縁膜３０２およびゲート電極３０３の側壁に前記酸化シリコン膜からなるオフセットスペーサー３０４を形成する。
【００５０】
次に、図５に示すように、ゲート電極３０３およびオフセットスペーサー３０４をマスクとして、半導体基板３００の主面にＮ型の不純物（例えばＡｓ（ヒ素））を低エネルギーかつ高濃度でイオン注入する。ここでのヒ素のイオン注入は、例えば注入エネルギーを例えば２．５ｋｅＶ以上５ｋｅＶ未満の条件とし、１×１０１５ｃｍ−２の注入量で実施することにより、エクステンション領域３０５を形成する。ここではゲート電極３０３およびオフセットスペーサー３０４をマスクとしてイオン注入を行うため、エクステンション領域３０５はゲート電極３０３およびオフセットスペーサー３０４の直下のチャネル注入層３０１を挟んで、ゲート電極３０３の左右の半導体基板３００の主面に形成される。
【００５１】
続いて、ＭＩＳトランジスタの短チャネル効果抑制のためのＰ型の導電型を有するハロー領域を形成する前に、不活性な元素である炭素を、ハロー領域を構成するＰ型の不純物であるホウ素が増速拡散することを防ぐために半導体基板３００の主面にイオン注入し、炭素注入層３０７を形成する。後の工程で形成するハロー領域はエクステンション領域３０５の外側、すなわちエクステンション領域３０５よりも深い領域であって、エクステンション領域３０５よりもチャネル注入層３０１に近い領域に高精度で配置する必要があり、ハロー領域の形成される位置が揺らいだり、ハロー領域の濃度が揺らいだりしてしまうと、形成するＭＩＳトランジスタの特性ばらつきの発生に直結する。このため、本実施の形態では、後の工程でハロー領域を形成する際にイオン注入されるホウ素が増速拡散することを防ぎ、さらにホウ素を引き寄せる働きをする炭素を半導体領域に打ち込むことにより、炭素注入層３０７を形成する。これにより、後の工程においてハロー領域を高い精度で浅い領域に高濃度で形成し、ＭＩＳトランジスタの短チャネル効果の劣化を防ぎ、また、ＭＩＳトランジスタの特性ばらつきの発生を抑えることができる。
【００５２】
図５に破線で示す炭素注入層３０７を形成する際は、ゲート電極３０３およびオフセットスペーサー３０４をマスクとして炭素を半導体基板３００の主面に５ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入する。これにより、炭素注入層３０７を、エクステンション領域３０５よりも深い接合深さで形成する。つまり、エクステンション領域３０５の近傍であってエクステンション領域３０５よりも比較的深い領域に共注入不純物（炭素）の濃度ピークが配置される条件にて炭素注入層３０７を形成する。
【００５３】
次に、半導体基板３００の主面に対し、ゲート電極３０３およびオフセットスペーサー３０４をマスクとしてホウ素をイオン注入することで、エクステンション領域３０５よりも深い領域であって、炭素注入層３０７よりも深い領域にＰ型のハロー領域３０６を形成する。前述したとおり、共注入（ｃｏ−ｉｍｐｌａ）した炭素にハロー領域を構成するホウ素が引き寄せられるため、ハロー領域３０６を形成する際に、ハロー領域３０６に導入した不純物の熱的な再分布が抑制される。これにより、短チャネル効果抑制にもっとも効果的な領域、すなわち、エクステンション領域３０５の近傍であってエクステンション領域３０５よりも比較的深い領域に高い精度で高濃度のハロー領域３０６を形成することができる。ハロー領域３０６を形成する際は、ホウ素を１０ｋｅＶ、２×１０１３ｃｍ−２の条件にて半導体基板３００の主面にイオン注入する。
【００５４】
上記のように、エクステンション領域３０５を形成する際の不純物（例えばＡｓ（ヒ素））のイオン注入、炭素注入層３０７を形成する際の炭素のイオン注入、ハロー領域３０６を形成する際のホウ素のイオン注入のエネルギー条件はそれぞれ５ｋｅＶ、８ｋｅＶ、１０ｋｅＶとなっている。これに従って、それぞれの不純物拡散領域の接合深さ、すなわち半導体基板３００の主面からの深さ方向の距離（投影飛程：Ｒｐ）は、以下のような関係になる。つまり、エクステンション領域３０５、炭素注入層３０７、ハロー領域３０６の投影飛程をそれぞれＲｐ（Ａｓ）、Ｒｐ（Ｃ）、Ｒｐ（Ｂ）とすれば、それらの関係はＲｐ（Ａｓ）＜Ｒｐ（Ｃ）≦Ｒｐ（Ｂ）となる。なお、投影飛程（Ｒｐ）は、イオンの入射エネルギー（加速電圧）とはほぼ比例関係にある距離である。
【００５５】
つまり、ハロー領域３０６を形成するためのホウ素よりも、炭素注入層３０７を形成するための炭素の方が浅い接合深さで形成される条件でイオン注入を行うことで、それぞれの不純物拡散層を形成する。ホウ素の濃度ピークよりも炭素の濃度ピークの方が浅い領域に位置するようにイオン注入を行っているのは、ホウ素が炭素よりも拡散しやすい性質を有しているためであり、ホウ素がより深い領域に広がらないように、ハロー領域３０６を形成したい所望の領域よりも浅い領域に炭素注入層３０７を形成することで、ハロー領域３０６を所望の接合深さで精度良く形成することができるためである。これにより、微細化された半導体装置であっても浅い位置に高精度かつ高濃度にホウ素を導入することができるため、パンチスルーストッパーとして特に良好に機能する濃度分布でハロー領域３０６を形成することができる。
【００５６】
なお、炭素はホウ素を打ち込みたい領域に共注入するものであるので、上記のようにＲｐ（Ｃ）＝Ｒｐ（Ｂ）となる場合であっても本実施の形態の効果を得ることができる。これにより、炭素注入層３０７の濃度ピークとハロー領域３０６の濃度ピークは半導体基板３００内においてほぼ同じ深さに位置することとなる。
【００５７】
続いて、ゲート電極３０３を覆うように半導体基板３００の主面上に例えば窒化シリコン膜および酸化シリコン膜を順に形成した後、ドライエッチング法により窒化シリコン膜および酸化シリコン膜を一部除去して半導体基板３００の主面を露出させることで、ゲート電極３０３の側壁に、オフセットスペーサー３０４を介して窒化シリコン膜および酸化シリコン膜からなるサイドウォール３０８を形成する。
【００５８】
次に、図６に示すように、ゲート電極３０３、オフセットスペーサー３０４およびサイドウォール３０８をマスクとして半導体基板３００の主面にＮ型の不純物（例えばＡｓ（ヒ素））を比較的高濃度でイオン注入することで、エクステンション領域３０５よりも不純物濃度が高い拡散層３０９を形成する。その後、エクステンション領域３０５および拡散層３０９からなるソース・ドレイン領域内の不純物（例えばＡｓ（ヒ素））を活性化させるために、半導体基板３００を例えば１０５０℃程度の温度でアニールする。
【００５９】
このとき、各不純物注入層の接合深さ（濃度ピークがある位置の深さ）の関係としては、エクステンション領域３０５が一番浅く、炭素注入層３０７はエクステンション領域３０５よりも深く、ハロー領域３０６は炭素注入層３０７よりも深く、拡散層３０９はハロー領域３０６よりも深く形成される。なお、拡散層３０９はサイドウォール３０８を形成した後に形成されているため、半導体基板３００の主面に沿う方向において、チャネル注入層３０１に対してエクステンション領域３０５よりも離れた位置に形成される。
【００６０】
前述したように、炭素を共注入しないことで炭素注入層３０７を形成せず、ハロー領域３０６をホウ素単独の注入で形成した場合、ソース・ドレイン領域の活性化のための前記アニール工程での加熱により、ハロー領域３０６内のホウ素は増速拡散し、ハロー領域３０６のホウ素の濃度は低くなり、所望の領域よりも広く深い領域にハロー領域３０６内のホウ素が拡散してしまうことで、短チャネル効果の抑制効果が低下する。また、これを防ぐために炭素を共注入した場合であっても、ハロー領域３０６の濃度ピーク位置よりも深い位置に炭素注入層の濃度ピークが位置するように炭素を注入した場合には、ハロー領域内のホウ素が半導体基板３００のより深い領域に拡散することを防げても、ハロー領域３０６の不純物濃度の低下を防ぐことは困難であり、また、高精度で所望の領域にハロー領域３０６を形成することは難しい。これは、炭素の共注入を、ホウ素の深さ方向への増速拡散を防ぐためだけにハロー領域３０６より深い領域に打ち込んでおり、炭素の注入層にホウ素を集めることを目的としていないためである。
【００６１】
本実施の形態では、炭素注入層３０７をエクステンション領域３０５よりも深い領域であってハロー領域３０６よりも浅い領域に形成することにより、ハロー領域３０６を構成する不純物（ホウ素）が、上記アニール処理および後述するシリサイド層の形成工程におけるアニール処理などで半導体基板３００が高温に晒された際に広範囲に拡散することを防ぐことを可能としている。また、炭素注入層３０７の近傍にホウ素を集めることができるため、半導体基板３００の主面の浅い領域に高濃度かつ高精度にホウ素を分布させたハロー領域３０６を形成することを可能としている。これにより、ホウ素の増速拡散に起因するＭＩＳトランジスタの特性ばらつきの発生を防ぐことができるため、半導体装置の歩留まりを向上させることができる。また、半導体基板３００の主面の浅い領域に高濃度かつ高精度にホウ素を分布させたハロー領域３０６を形成することができるため、ＭＩＳトランジスタの短チャネル効果を抑制し、半導体装置をより微細化し、半導体装置の性能を向上させることを可能としている。
【００６２】
続いて、例えばＮｉ（ニッケル）を主に含む金属膜をスパッタリング法などを用いて半導体基板３００の主面上に形成した後、複数回（例えば２回）のアニール処理を行うことで半導体基板３００の主面上シリコンと前記金属膜を反応させることでシリサイド化させ、拡散層３０９の上面およびゲート電極３０３の上面のそれぞれにＮｉＳｉ（ニッケルシリサイド）からなるシリサイド層３１０を形成する。シリサイド層３１０は後の工程で形成するコンタクトプラグとソース・ドレイン領域との間の接触抵抗を低減するために設けるものである。
【００６３】
その後、半導体基板３００の主面上に例えば窒化シリコン膜からなるライナー絶縁膜と、例えば酸化シリコン膜からなる絶縁膜を積層し、前記絶縁膜の上面をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法を用いて研磨することで平坦化することで、前記ライナー絶縁膜および前記絶縁膜からなる層間絶縁膜３１１を形成する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、前記層間絶縁膜３１１の上面からシリサイド層３１０の上面に達するコンタクトホールを形成する。その後、半導体基板３００上にＴｉＮ（窒化チタン）などからなるバリア導体膜およびＷ（タングステン）からなる主導体膜を積層することでコンタクトホールを埋め込み、ＣＭＰ法によりバリア導体膜および主導体膜を研磨して層間絶縁膜３１１の上面を露出させることで、コンタクトホール内に残ったバリア導体膜および主導体膜からなるコンタクトプラグ３１２を形成する。なお、コンタクトホールおよびコンタクトプラグ３１２はゲート電極３０３の直上にも形成されているが、図６の断面とは異なる位置に形成されているため図示していない。
【００６４】
続いて、層間絶縁膜３１１上およびコンタクトプラグ３１２上に例えば窒化シリコン膜からなるライナー絶縁膜と、例えば炭化シリコン膜からなる絶縁膜を積層することで層間絶縁膜３１３を形成し、フォトリソグラフィ技術およびエッチング法を用いて層間絶縁膜３１３を貫通してコンタクトプラグ３１２の上面を露出する配線溝を形成する。その後、半導体基板３００上にＴａ（タンタル）を含むバリア導体膜およびＣｕ（銅）からなる主導体膜を積層することで配線溝を埋め込み、ＣＭＰ法によりバリア導体膜および主導体膜を研磨して層間絶縁膜３１３の上面を露出させることで、配線溝内に残ったバリア導体膜および主導体膜からなる金属配線３１４を形成する。以上の工程により、本実施の形態のＮ型ＭＩＳトランジスタが完成する。
【００６５】
本実施の形態の半導体装置の製造方法では、ヒ素注入により形成したエクステンション領域３０５の外側に共注入不純物（炭素）のピークを配置することにより、ハロー領域３０６に注入したホウ素が炭素注入層のある浅い領域に集中するため、形成したＮ型ＭＩＳトランジスタのパンチスルー耐性を向上させ、かつ短チャネル効果によるデバイス特性ばらつきの発生を抑制することが可能となる。
【００６６】
また、上記の製造工程では、通常の半導体装置の製造工程に加えて炭素を共注入する工程のみを増やせば本実施の形態の効果を得ることができるため、マスクを追加するなど製造コストが大幅に増大する工程を必要とせず、少ないプロセスで半導体装置の性能を向上させることができる。
【００６７】
なお、本実施の形態の半導体装置の製造方法ではハロー領域３０６を形成する前に炭素注入層３０７を形成したが、逆にハロー領域３０６を形成してから炭素注入層３０７を形成してもよい。ただし、ハロー領域３０６を形成する際に打ち込むホウ素は、半導体基板３００の主面の結晶界面を通じて半導体基板３００の主面から深い方向に打ち込まれやすい性質を有している。このため、ホウ素よりも先に炭素をイオン注入して半導体基板３００の主面にダメージを与えることで、半導体基板３００の上面の結晶構造をアモルファス状態に変えれば、後のホウ素の注入の際にホウ素が基板の結晶界面に沿って深く拡散することを防ぐことができる。したがって、ホウ素の深さ方向の拡散を防ぐ観点から、ハロー領域３０６を形成する前に炭素注入層３０７を形成することが望ましい。
【００６８】
（実施の形態２）
図７を用いて、本実施の形態２を説明する。図７はＰ型ＭＩＳトランジスタの断面図を示している。図７に示すＰ型ＭＩＳトランジスタは図１に示すＮ型ＭＩＳトランジスタとほぼ同様の構造を有しているが、Ｎ型ＭＩＳトランジスタとは導電型が異なるトランジスタであるので各不純物拡散層の導電型が異なり、また、炭素注入層４０７の形成領域が図１の炭素注入層３０７と異なる点で前記実施の形態１とは違いがある。
【００６９】
具体的には、半導体基板４００の主面にはＮ型の導電型を有する低濃度の不純物濃度を有するＮウエルＮＷが形成され、半導体基板４００の主面上には図１と同様にゲート絶縁膜４０２、ゲート電極４０３、オフセットスペーサー４０４およびサイドウォール４０８が形成されている。ゲート電極４０３の直下の半導体基板４００の主面にはＮ型のチャネル注入層４０１が形成され、チャネル注入層４０１の横方向の半導体基板３００の主面には、チャネル注入層４０１側から順にＮ型のハロー領域４０６、Ｐ型のエクステンション領域４０５およびＰ型の拡散層４０９が形成されている。エクステンション領域４０５および拡散層４０９はＰ型の不純物（Ｂ（ホウ素））が導入された半導体領域であり、ソース・ドレイン領域を構成している。エクステンション領域４０５は拡散層４０９よりも不純物濃度が薄い高抵抗な半導体領域であり、エクステンション領域４０５および拡散層４０９はＬＤＤ構造を有している。ハロー領域４０６は図１のハロー領域３０６と同様にＭＩＳトランジスタの短チャネル効果を抑制し、ソース・ドレイン領域間のパンチスルーを抑制する機能を有する半導体領域であり、例えばＡｓ（ヒ素）が比較的高濃度で導入されている。
【００７０】
前記実施の形態１では、Ｎ型ＭＩＳトランジスタでは炭素注入層をエクステンション領域よりも深くハロー領域よりも浅い位置に形成した構造について説明したが、本実施の形態の半導体装置であるＰ型ＭＩＳトランジスタでは炭素注入層４０７をエクステンション領域４０５よりも浅い領域にＣ（炭素）を共注入することで形成している。これは、炭素注入層を形成する目的がＰ型不純物であるホウ素の拡散を抑制することであり、Ｎ型ＭＩＳトランジスタではホウ素が浅い領域にハロー領域を形成しているのに対し、Ｐ型ＭＩＳトランジスタではホウ素が浅い領域にエクステンション領域４０５を形成しているためである。本実施の形態では、半導体基板３００の主面からその深さ方向において浅い領域にエクステンション領域４０５をより高精度かつ高濃度で形成することと、不純物の増速拡散を防ぐことを目的として炭素注入層４０７を形成している。
【００７１】
このため、炭素注入層４０７の濃度ピークはエクステンション領域４０５の濃度ピークの位置よりも浅い領域に位置し、エクステンション領域４０５を構成するホウ素が炭素注入層４０７に集まることでエクステンション領域４０５が所望の領域よりも深い領域に拡散することを防ぐことができる。エクステンション領域４０５が所望の深さよりも深い領域に意図せず拡散すれば、エクステンション領域４０５の不純物濃度は低下し、またエクステンション領域４０５と他の領域との境目が曖昧になり、前記半導体領域を高い濃度で、かつ高精度で形成することできず、半導体装置の微細化の妨げとなる。また、半導体基板４００の主面に沿う横方向においても同様に不純物拡散が起こるため、Ｐ型ＭＩＳトランジスタのエクステンション領域４０５を構成する不純物がチャネル注入層４０１に多く拡散すると、短チャネル効果の劣化が顕著になることでオフ状態でのリーク電流が増大する。これにより、しきい値を上げることによるオンオフ比が確保できない問題が生じ、デバイスの性能維持が困難になる。また、ＭＩＳトランジスタがオフ状態のときのリーク電流が増大することは、半導体装置の消費電力の増大に繋がる。これに対し、本実施の形態では炭素注入層４０７を形成することで、エクステンション領域４０５内のホウ素がエクステンション領域４０５の形成後の熱処理工程などによりチャネル注入層４０１内に拡散し、トランジスタがオフ状態のときにリーク電流が流れることを防ぐことができる。また、ホウ素を炭素注入層４０７の近傍に集め、ホウ素の拡散を防ぐことでエクステンション領域４０５を高精度かつ高濃度で形成し、半導体装置の微細化の際に発生するＭＩＳトランジスタの特性ばらつきの発生および短チャネル効果の劣化を防ぐことができる。
【００７２】
以下に、本実施の形態の半導体装置の製造工程を説明する。ただし、製造工程の図は図４〜図６とほぼ同様なので省略する。半導体装置の製造工程は、半導体領域に注入する不純物を異なる導電型の不純物とすることで、前記実施の形態１とほぼ同様に行うことができる。つまり、まず半導体基板４００の主面にＮ型の不純物（例えばＡｓ（ヒ素））をイオン注入してＮウエルＮＷを形成した後、Ｐ型ＭＩＳトランジスタのしきい値を決めるチャネル注入層４０１を、ヒ素をイオン注入することで形成する。ここでは、例えばヒ素イオンを７０ｋｅＶの加速エネルギーにて所望のしきい値となる注入量（例えば１×１０１２ｃｍ−２から５×１０１３ｃｍ−２の条件）でイオン注入し、その後ゲート絶縁膜４０２、ゲート電極４０３およびオフセットスペーサー４０４を形成した後に、炭素注入層４０７を形成する。炭素注入層４０７を形成する際は、炭素を半導体基板４００の主面に５ｋｅＶ、１×１０１５ｃｍ−２の条件にてイオン注入する。
【００７３】
次に、半導体基板４００の主面に二フッ化ボロンを低エネルギーかつ高濃度で注入することでエクステンション領域４０５を形成する。ここでは、例えば注入エネルギーを２０ｋｅＶとし、１×１０１５ｃｍ−２の注入量で二フッ化ボロンをイオン注入する。エクステンション領域４０５を構成するホウ素は炭素注入層４０７に引き寄せられて分布され、エクステンション領域４０５は炭素注入層４０７の近傍であって炭素注入層４０７よりも深い領域に接合深さを有する半導体領域として形成される。
【００７４】
前記実施の形態１でハロー領域をホウ素のイオン注入のより形成し、炭素の共注入により炭素注入層を形成したように、本実施の形態の半導体装置の製造工程では、炭素注入層４０７を形成する際の炭素のイオン注入、エクステンション領域４０５を形成する際のホウ素のイオン注入のエネルギー条件はそれぞれ５ｋｅＶ、２０ｋｅＶとなっている。これにより、それぞれの不純物拡散領域の接合深さの距離（投影飛程：Ｒｐ）は、エクステンション領域４０５、炭素注入層４０７の投影飛程をそれぞれＲｐ（Ｂ）、Ｒｐ（Ｃ）とすれば、それらの関係はＲｐ（Ｃ）≦Ｒｐ（Ｂ）となる。
【００７５】
つまり、エクステンション領域４０５を形成するためのホウ素よりも、炭素注入層４０７を形成するための炭素の方が浅い接合深さで形成される条件でイオン注入を行うことでそれぞれの不純物拡散層を形成する。ここでは、前記実施の形態１と同様に、ホウ素の濃度ピークよりも炭素の濃度ピークの方が浅い領域に位置するようにイオン注入を行う。
【００７６】
続いて、短チャネル効果抑制のためにＮ型のハロー領域４０６をホウ素の注入によって形成した後、ゲート電極４０３の側壁にサイドウォール４０８を形成し、続いて半導体基板４００の主面にＮ型の不純物（例えばＢ（ホウ素））を比較的高濃度でイオン注入することにより拡散層４０９を形成する。その後、エクステンション領域４０５内および拡散層４０９内の不純物の活性化のための熱処理（アニール）を行う。この後は、前記実施の形態１で図６を用いて説明した工程と同様にして半導体基板４００上にシリサイド層、層間絶縁膜、コンタクトプラグおよび金属配線を形成することで本実施の形態のＰ型ＭＩＳトランジスタが完成する。
【００７７】
本実施の形態では、エクステンション領域４０５の内側、すなわちエクステンション領域４０５よりも浅い領域であって、チャネル注入層４０１に対してエクステンション領域４０５よりも離れた位置に炭素を共注入し、炭素注入層４０７を形成している。前述したように、共注入した炭素にエクステンション領域４０５を形成するために注入したホウ素が引き寄せられるため、短チャネル効果を抑制するのにより効果的な領域であって、かつ、より効果的な濃度分布でエクステンション領域４０５の接合を形成することが可能となる。
【００７８】
これにより、二フッ化ボロンの注入により形成したエクステンション領域４０５を高濃度で形成し、かつ非常に浅い領域に形成することが可能であるため、形成したＰ型ＭＩＳトランジスタのパンチスルー耐性が向上させ、また、短チャネル効果によるデバイス特性ばらつきの抑制が可能となる。
【００７９】
（実施の形態３）
次に、図８を用いて、本実施の形態３の半導体装置を説明する。図８には、Ｎ型ＭＩＳトランジスタの断面図を示している。図８に示すＮ型ＭＩＳトランジスタは図１に示すＮ型ＭＩＳトランジスタとほぼ同様の構造を有しているが、炭素注入層の形成している領域が前記実施の形態１とは異なる。本実施の形態では、Ｎ型ＭＩＳトランジスタのチャネル注入層５０１に注入したホウ素を精度良く所望の領域に分布させるために、前記実施の形態１とは異なりゲート電極５０３の直下であってソース・ドレイン領域間の連続的な領域に炭素注入層５０７を形成している。
【００８０】
製造工程は図４〜図６を用いて説明した工程とほぼ同様であるが、ゲート電極５０３の直下にも炭素を注入するためにゲート絶縁膜３０２を形成する前に炭素注入層５０７を形成する点で前記実施の形態１とは製造工程が異なる。すなわち、半導体基板５００の主面にＰウエルＰＷを形成した後に、半導体基板５００の主面にＮ型ＭＩＳトランジスタのしきい値を決めるチャネル注入層５０１を、１５ｋｅＶの加速エネルギーにてホウ素をイオン注入し、所望のしきい値となる注入量で形成する。ここでは、１×１０１２ｃｍ−２から５×１０１３ｃｍ−２の条件でホウ素のイオン注入を行う。
【００８１】
続いて、チャネル注入層５０１に導入した不純物（ホウ素）の再分布を抑制するために、炭素の共注入を行う。チャネル不純物（ホウ素）は基板の表面付近に存在する場合が最もしきい値に影響するが、ばらつき抑制の観点からは表面から離れた分布、いわゆるレトログレード分布とする方が有利である。なお、レトログレード分布とは、例えば図２４に示すグラフのように、注入した物質が注入対象である基板の表面近傍での濃度が低く、その領域よりも深い領域において高い濃度で多量に分布している状態のことをいう。
【００８２】
このため、炭素注入層５０７を形成する際の炭素の共注入は１０ｋｅＶのエネルギーで、１×１０１５ｃｍ−２の条件にて注入し、共注入した炭素の濃度ピークを基板の内側、すなわち半導体基板５００の主面近傍よりも深い領域に配置し、その領域にチャネルのホウ素が集まるようにする。つまり、炭素注入層５０７はチャネル注入層５０１よりも浅い領域に形成する。その後、半導体基板５００上にゲート絶縁膜５０２およびゲート電極５０３を形成し、この後の工程は前記実施の形態１と同様とする。その際、前記実施の形態１と同様にハロー領域５０６を形成する際に炭素注入層（図示しない）をさらに形成すれば、前記実施の形態１と同様の効果を得ることができる。つまり、ハロー領域５０６を浅い領域に高精度かつ高濃度で形成することができる。
【００８３】
本実施の形態のＮ型ＭＩＳトランジスタでは、チャネル注入層５０１のホウ素が拡散することを防ぎ、浅い領域に高精度でチャネル注入層５０１を形成することを可能とすることで、ＭＩＳトランジスタの特性ばらつきを抑制し、また、半導体装置の微細化に有利な不純物拡散層を形成することを可能としている。これにより、半導体装置の歩留まりを向上させ、さらに半導体装置の性能を向上させることができる。
【００８４】
つまり、本実施の形態の半導体装置では、チャネル注入層５０１共注入した炭素のピークにチャネル注入層５０１のホウ素が引き寄せられるために、効果的にしきい値制御をすることが可能となり、かつチャネル注入層５０１のホウ素のレトログレードな分布の実現が可能となるために、しきい値ばらつきを小さくすることが可能となる。また、ソース・ドレイン領域へのイオン注入により導入される格子間シリコンの拡散を炭素注入層５０７でトラップできることが可能となるために、チャネル不純物の平面方向の再分布（拡散）の抑制が可能となり、短チャネル効果による半導体装置の特性ばらつきの抑制とともに、ランダム成分による特性ばらつきの抑制が可能となる。
【００８５】
（実施の形態４）
図９〜図２０を用いて、本実施の形態４の半導体装置の製造方法を説明する。図９〜図１９は、複数のＭＩＳトランジスタを有する本実施の形態の半導体装置であるＳＯＣ（System on a chip）製品の製造方法を示す断面図である。
【００８６】
まず、図９に示すように、半導体基板６００の主面に表面保護酸化膜６０１を形成する。
【００８７】
次に、図１０に示すように、フォトリソグラフィ技術、ドライエッチング法およびＣＭＰ法を用いて、半導体基板６００の主面に素子分離領域（浅溝素子分離構造）６０２を複数形成することで、半導体基板６００の主面上の素子形成領域である周辺回路領域６０３のＮＭＯＳ領域６０５、ＰＭＯＳ領域６０６、メモリセル領域６０４のＮＭＯＳ領域６０７およびＰＭＯＳ領域６０８をそれぞれ規定する。
【００８８】
次に、図１１に示すように、フォトリソグラフィ技術を用いてイオン注入を行い、半導体基板６００の主面にＮＭＯＳ用のＰウエル６１３、ＰＭＯＳ用のＮウエル６１２、深いウエル６１１を形成する。ウエル６１１はリンまたはヒ素を１〜数ＭｅＶで１×１０１2ｃｍ−２から５×１０１２ｃｍ−3の条件のイオン注入で形成する。Ｎウエル６１２はリンまたはヒ素を１００〜数百ｋｅＶで１×１０１2ｃｍ−２から５×１０１２ｃｍ−3の範囲の条件でイオン注入することで形成する。Ｐウエル６１３はホウ素を数十〜数百ｋｅＶで１×１０１2ｃｍ−２から５×１０１２ｃｍ−3の条件でイオン注入して形成する。図１１に示すように、上ウエルを形成する際には、例えばフォトレジスト膜６１０をマスクとしてイオン注入を行う。
【００８９】
次に、図１２に示すように、しきい値を決める役割を有するチャネル層を形成するためのイオン注入を行う。このイオン注入により、３．３Ｖ系デバイスＨＤのＮＭＯＳチャネル層６２０、３．３Ｖ系デバイスＨＤのＰＭＯＳチャネル層６２１、１．８Ｖ系デバイスＬＤのＮＭＯＳチャネル層６２３および１．８Ｖ系デバイスＬＤのＰＭＯＳチャネル層６２２を形成する。同様に、上記イオン注入により、ＣｏｒｅデバイスＣＤのＮＭＯＳチャネル層６２４、ＣｏｒｅデバイスＣＤのＰＭＯＳチャネル層６２５、メモリセルのＮＭＯＳチャネル層６２７、およびメモリセルのＰＭＯＳチャネル層６２６をＣｏｒｅデバイスＣＤの領域に形成する。ＰＭＯＳチャネル層６２１、６２２、６２５および６２６はＮウエル６１２上に形成し、ＮＭＯＳチャネル層６２０、６２３、６２４および６２７はＰウエル６１３上に形成する。
【００９０】
ここで、各ＮＭＯＳチャネル層はホウ素を１０ｋｅＶで、しきい値によって１×１０１２〜４×１０１３ｃｍ−２の条件で注入する。各ＰＭＯＳチャネル層はヒ素を７０ｋｅＶ、あるいはリンを３０ｋｅＶで、しきい値によって１×１０１２〜４×１０１３ｃｍ−２の条件で注入する。低しきい値のＭＯＳトランジスタが必要な場合には、ＮＭＯＳにはヒ素、あるいはリンをイオン注入し、ＰＭＯＳにはホウ素をイオン注入することで実現することが可能である。
【００９１】
次に、図１３に示すように、半導体基板６００の表面を洗浄し、フォトリソグラフィ技術、ウエットエッチ法および酸化法により、膜厚約７ｎｍの３．３Ｖ系デバイスＨＤ用のゲート絶縁膜６３１、膜厚約３．２ｎｍの１．８Ｖ系デバイスＬＤ用のゲート絶縁膜６３２および膜厚約２．０ｎｍのＣｏｒｅデバイスＣＤ用のゲート絶縁膜６３３を形成し、続いて半導体基板６００の主面の全面にゲート電極用の膜厚１５０〜２００ｎｍの多結晶シリコン膜６３４を成膜する。
【００９２】
次に、図１４に示すように、フォトリソグラフィ技術を用いたイオン注入を行い、多結晶シリコン膜６３４の一部にＮ型不純物を注入し、他の一部にＰ型不純物を注入することで、Ｎ型不純物添加領域６４１およびＰ型不純物添加領域６４２をそれぞれ形成する。Ｎ型の不純物添加としてはリンイオンを、３０ｋｅＶ、４×１０１５ｃｍ−２の条件で注入し、Ｐ型の不純物添加としてはホウ素イオンを、１０ｋｅＶ、２×１０１５ｃｍ−２の条件で注入する。
【００９３】
次に、図１５に示すように、フォトリソグラフィ技術、ドライエッチング法を用いてＮ型不純物添加領域６４１およびＰ型不純物添加領域６４２をパターニングする。これにより、Ｎ型不純物添加領域６４１からなる３．３Ｖ系ＮＭＯＳゲート電極６５０、１．８Ｖ系ＰＭＯＳゲート電極６５３、Ｃｏｒｅ−ＮＭＯＳゲート電極６５４、およびメモリＰＭＯＳゲート電極６５７を形成する。また、同工程により、Ｐ型不純物添加領域６４２からなる３．３Ｖ系ＰＭＯＳゲート電極６５１、１．８Ｖ系ＮＭＯＳゲート電極６５２、Ｃｏｒｅ−ＰＭＯＳゲート電極６５５およびメモリＮＭＯＳゲート電極６５６を形成する。
【００９４】
次に、図１６に示すように、フォトリソグラフィ技術を用いたイオン注入により、半導体基板６００の主面にＮ型ＬＤＤ領域（エクステンション領域）６６１、Ｐ型ＬＤＤ領域６６２、ＮＭＯＳエクステンション領域６６５、ＮＭＯＳのハロー領域６６６、ＰＭＯＳエクステンション領域６６３およびＰＭＯＳのハロー領域６６４を形成する。Ｎ型ＬＤＤ領域６６１はリンイオンを１０ｋｅＶ、１×１０１３ｃｍ−２の条件でイオン注入して形成する。Ｐ型ＬＤＤ領域６６２はホウ素イオンを５ｋｅＶ、１×１０１３ｃｍ−２の条件でイオン注入して形成する。ＮＭＯＳエクステンション領域６６５はヒ素イオンを５ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入して形成する。ＮＭＯＳのハロー領域６６６はホウ素イオンを１０ｋｅＶ、２×１０１３ｃｍ−２の条件でイオン注入して形成する。ＰＭＯＳエクステンション領域６６３は二フッ化ホウ素イオンを３ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入して形成する。ＰＭＯＳのハロー領域６６４はリンイオンを１０ｋｅＶ、２×１０１３ｃｍ−２の条件でイオン注入することで形成する。
【００９５】
続いて、前記実施の形態１で説明したように、ＮＭＯＳのハロー領域６６６を形成し、また、炭素を８ｋｅＶ、１×１０１５ｃｍ−２の条件で半導体基板６００の主面に共注入することで、炭素注入層６６７を形成する。なお、炭素の共注入はＮＭＯＳのハロー領域６６６を形成する前に行うことが好ましい。
【００９６】
次に、図１７に示すように、各ゲート電極の側壁にサイドウォール６７１を形成した後、フォトリソグラフィ技術を用いたイオン注入を行い、ＮＭＯＳの拡散層６７２およびＰＭＯＳの拡散層６７３を形成する。拡散層６７２は、ヒ素を７０ｋｅＶ、２×１０１５ｃｍ−２の条件でイオン注入して形成し、拡散層６７３は、ホウ素を３０ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入して形成し、不純物活性化のための熱処理を行う。
【００９７】
次に、図１８に示すように、シリサイド層６８０を形成した後に、ライナー絶縁膜６８１、層間絶縁膜６８２を順次形成し、表面平坦化のためにＣＭＰ法を用いて層間絶縁膜６８２の上面を平坦化する。
【００９８】
次に、図１９に示すように、フォトリソグラフィ技術、ドライエッチング法にてライナー絶縁膜６８１および層間絶縁膜６８２を貫通してシリサイド層６８０を露出するコンタクトホールを形成し、窒化チタンからなるバリア導体膜、タングステン膜を順次成膜することでコンタクトホール内を埋め込む。続いて、バリア導体膜およびタングステン膜をＣＭＰ法で研磨して層間絶縁膜６８２の上面を露出させることで、分離した複数のコンタクトプラグ６９１を形成する。続いて、層間絶縁膜６８２上に線間絶縁膜６９２を形成し、フォトリソフラフィ技術、ドライエッチング法にて線間絶縁膜６９２を貫通してコンタクトプラグ６９１を露出する配線溝を形成した後、バリア導体膜および銅からなるメッキ膜により配線溝を埋め込み、ＣＭＰ法により線間絶縁膜６９２を露出させることで、バリア導体膜およびメッキ膜からなる複数の第１配線６９３を形成する。
【００９９】
その後、線間絶縁膜６９２上に層間絶縁膜を形成し、フォトリソグラフィ技術、ドライエッチング法を用いて前記層間絶縁膜に配線溝および第１配線６９３に達するビアホールを形成した後、配線溝内およびビアホール内をバリア導体膜および銅のメッキ膜により埋め込み、バリア導体膜およびメッキ膜を研磨することにより、第２配線６９５と第１ビア（図示しない）とを同時に形成する。第１ビアは、第１配線６９３と第２配線６９５を接続する接続部材である。続いて、第２配線６９５を覆うように層間絶縁膜６９６を形成する。その後の工程の図示は省略するが、先の配線形成プロセスを繰り返し用い、必要な層数を積層した多層配線構造を形成することで本実施の形態の半導体装置が完成する。
【０１００】
図２０は、上記プロセスを用いて形成したＳＯＣチップＳＣの平面図である。ＳＯＣチップＳＣの周縁部には複数のパッドＰＤが配置され、ＳＯＣチップＳＣの中央の領域にはアナログ回路領域ＡＣ、メモリ（ＳＲＡＭ）領域ＭＡ、周辺回路部ＯＣ、配線領域ＬＲなどがある。特に半導体素子の特性ばらつきが問題になるのは、ハッチングを付したアナログ回路領域ＡＣおよびメモリ領域ＭＡであり、これらの領域の素子には優先的に本発明の方法を適用することが望ましいが、それ以外の周辺回路部ＯＣ等にも本発明を適用することも可能である。
【０１０１】
本実施の形態では、前記実施の形態１に示した方法をＳＯＣ製品に適用した例を示したが、前記実施の形態２、および前記実施の形態３の方法を適用することも可能であり、またそれらを組み合わせて使用することも可能である。
【０１０２】
本実施の形態の製造方法を用いた製品を実現することで、ＭＩＳトランジスタの短チャネル効果を効果的に抑制することが可能となり、短チャネル効果に起因して起こる特性ばらつきが小さくなるとともに、共注入した炭素が半導体装置の製造プロセスで導入される格子間シリコンのトラップとして働くため、半導体基板の主面に沿う方向である横方向の不純物分布の擾乱が小さくなる。このため、特性ばらつきによる待機電力または消費電力などの増大を防ぎ、特性ばらつきの増大によるマージン性不良増大を抑制することが可能となる。
【０１０３】
（実施の形態５）
図２１を用いて、本実施の形態５の半導体装置を説明する。図２１は、一般的に製造されるＳＲＡＭ製品であるＳＲＡＭチップ７００の平面図である。ＳＲＡＭチップ７００は、情報を記憶するメモリセル領域７０１を有し、メモリセル領域７０１の情報を読み出したり、書き込んだりする回路および電源回路を含む周辺回路領域７０２から構成される。ＳＲＡＭチップ７００上で最も面積が大きいメモリセル領域７０１を形成する素子は、低コスト化のために微細化されることが多く、最小プロセスを用いて設計される。このため、短チャネル効果およびランダムばらつきによる影響を受けやすく、前記実施の形態１〜３で説明した本発明を単独または組み合わせて適用することで、短チャネル効果およびランダムばらつきを抑制することができる。ＳＲＡＭチップ７００の製造工程に関しては、前記実施の形態４で示した一般的なＳＯＣ製品の製造方法と同様であるため、ここでは説明を省略する。
【０１０４】
本実施の形態のＳＲＡＭチップ７００では、前記実施の形態１〜４と同様に、ホウ素を注入する領域に炭素を共注入することにより、効果的に短チャネル効果を抑制することが可能となる。これにより、短チャネル効果に起因する特性ばらつきが小さくなるとともに、製造工程で導入される格子間シリコンのトラップとして共注入層の炭素が働くため、横方向の不純物分布の擾乱が小さくなる。このため、特性ばらつきによる待機電力または消費電力などの増大を防ぎ、特性ばらつきの増大によるマージン性不良増大を抑制することが可能となる。
【０１０５】
（実施の形態６）
図２２および図２３を用いて、本実施の形態６の半導体装置を説明する。図２２および図２３は、本実施の形態の半導体イメージセンサーの断面図であり、フォトダイオードを含む領域を示している。図２２では、半導体基板の主面に形成された半導体素子よりも上層の配線などを含む積層構造の図示は省略している。
【０１０６】
図２２に示すように、半導体イメージセンサーは半導体基板８００の主面に形成されており、半導体基板８００の主面に形成された複数の素子分離領域８０１などにより複数の領域に区切られている。すなわち、半導体基板８００の主面には周辺領域８０３、フォトダイオード領域８０４および画素トランジスタ領域８０６により構成された画素領域８０２と周辺回路領域８０５とがあり、周辺回路領域８０５には、前記実施の形態１および前記実施の形態２で説明したようなＮ型ＭＩＳトランジスタおよびＰ型ＭＩＳトランジスタが形成されている。周辺回路領域８０５のＮ型ＭＩＳトランジスタはＰウエル８１２上に形成されたゲート電極８２２と、ソース・ドレイン領域であるＮ＋領域８３０とを有しており、周辺回路領域８０５のＰ型ＭＩＳトランジスタはＮウエル８１３上に形成されたゲート電極８２３と、ソース・ドレイン領域であるＰ＋領域８３１とを有している。
【０１０７】
また、画素トランジスタ領域８０６には、Ｎ型のトランジスタである転送トランジスタと、Ｎ型のトランジスタであるＡＭＰトランジスタ（増幅トランジスタ）とが形成されている。フォトダイオード領域８０４にはフォトダイオードが形成されている。フォトダイオードおよび転送トランジスタは周辺回路領域８０５のトランジスタが形成されているＰウエル８１２およびＮウエル８１３よりも深いＰウエル８１１上に形成されており、フォトダイオードは、半導体基板の主面に高濃度でＰ型の不純物（ホウ素）が導入されたＰ＋領域８２５と、Ｐ＋領域８２５の直下に形成され、周辺回路領域８０５のトランジスタのソース・ドレイン領域よりも深い接合深さを有するＮ型の半導体領域であるＮ型領域８１５とを有している。フォトダイオードは、Ｐ＋領域８２５とＮ型領域８１５とのＰＮ接合によりダイオードとして機能する受光素子（光検出装置）である。つまり、Ｎ型領域８１５はＰ＋領域８２５よりも深い接合深さを有している。
【０１０８】
転送トランジスタは、周辺回路領域８０５のトランジスタのゲート電極よりも長いゲート長を有する転送トランジスタゲート電極８２０を有し、Ｎ型領域８１５およびＮ＋領域８３０をソース・ドレイン領域とするＭＩＳトランジスタである。ＡＭＰトランジスタはゲート電極８２１と、ソース・ドレイン領域であるＮ＋領域８３０とを有している。
【０１０９】
ここで、フォトダイオードを構成するＰ＋領域８２５はホウ素を有する半導体領域である。本実施の形態では、Ｐ＋領域８２５を構成するホウ素の拡散を防ぎ、高精度にＰ＋領域８２５を配置することを目的として、Ｐ＋領域８２５の近傍には炭素を共注入して形成した炭素注入層８２６が形成されている。前記実施の形態１、２と同様に、ホウ素を浅い領域に集めるため、炭素注入層８２６はＰ＋領域８２５よりも浅い領域に形成されている。すなわち、炭素注入層８２６はＰ＋領域８２５よりも浅い接合深さを有し、その濃度ピークはＰ＋領域８２５よりも浅い領域に位置している。図２２では、炭素注入層８２６の形成領域を破線で示している。
【０１１０】
半導体イメージセンサーは、フォトダイオードの高精度なＰＮ接合の形成がその性能に非常に重要な影響を与える。このため、本実施の形態では、このＰＮ接合を構成するＰ＋領域８２５を形成する際に、炭素を共注入した炭素注入層８２６を同時に形成することで、高精度なＰ＋領域８２５の濃度分布を実現することを可能とし、フォトダイオードの性能を向上させている。なお、半導体イメージセンサーの製造工程に関しては、前記実施の形態４で示した一般的なＳＯＣ製品と同様であるため、ここでは説明を省略する。
【０１１１】
図２３には、図２２において図示を省略した、半導体基板８００の主面よりも上層の積層構造と、図２２で示した半導体基板８００およびその主面の半導体素子とを共に示している。図２３に示すように、フォトダイオードを構成するＰ＋領域８２５の上面は保護膜８２７により覆われており、フォトダイオードが光を受光する際は、保護膜８２７を介して光を感知する。保護膜８２７に覆われていないソース・ドレイン領域などの半導体領域およびゲート電極の上面にはシリサイド層が形成され、フォトダイオードおよびその他のトランジスタなどを覆うように形成された層間絶縁膜８５０を貫通するコンタクトホール内には、コンタクトプラグ８５２が形成されている。シリサイド層上にはコンタクトプラグ８５２を介して金属配線８５３が形成されている。金属配線８５３の同層には線間絶縁膜８５１が形成され、線間絶縁膜８５１上および金属配線８５３上には層間絶縁膜８６０および線間絶縁膜８６１が順に形成されており、金属配線８５３の上面は、層間絶縁膜８６０を貫通するビア８６４を介して、線間絶縁膜８６１と同層に形成された金属配線８６３に電気的に接続されている。なお、ここではソース・ドレイン領域上のコンタクトプラグの図示を省略している。
【０１１２】
同様に、金属配線８６３上には層間絶縁膜、ビア、線間絶縁膜および金属配線を含む層が複数層積層されており、その積層構造には、上面から下面まで貫通し、保護膜８２７の上面を露出させてフォトダイオードに光を透過させるための開口部８５４が形成されている。開口部８５４は光の透過性のある絶縁膜により埋め込まれ、フォトダイオードの直上であって前記絶縁膜の上面には半球状の凸型のレンズ８５５が形成されている。
【０１１３】
本実施の形態の半導体イメージセンサーでは、形成位置を高精度に制御され、かつより急峻なＰＮ接合界面を有するフォトダイオードを形成することができる。これにより、フォトダイオード領域８０４（図２２参照）に蓄積可能な電荷量を確保することが可能となる。また、本発明の方法の実施の形態１〜３の手法を単独、あるいは組み合わせて半導体イメージセンサーに適用することで、半導体イメージセンサーの周辺回路領域において、効果的に短チャネル効果を抑制することが可能となる。これは、共注入層内の炭素が、製造工程で導入される格子間シリコンのトラップとして働くためであり、これによって横方向の不純物分布の擾乱が小さくなる。このため、周辺回路を微細プロセスを用いて製造した場合に、半導体装置の特性ばらつきを抑え、待機電力および消費電力の増大を防ぎ、歩留まりを向上させ、結果としてチップ面積を低減することが可能となり、製品の低コスト化が可能となる。
【０１１４】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１５】
例えば、前記実施の形態１〜５では、本発明をＭＩＳトランジスタに半導体基板上に適用した例について説明したが、本発明はホウ素のような拡散しやすい不純物を導入した半導体領域を形成する半導体装置を微細化する際に、前記半導体領域を高い精度で微細化することが可能であるため、パワーＭＯＳＦＥＴや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの縦型トランジスタなどにも適用することも可能である。
【産業上の利用可能性】
【０１１６】
本発明は、ホウ素などの拡散しやすい不純物を含む半導体領域を有する装置の製造技術に適用して有効である。
【符号の説明】
【０１１７】
３００、４００、５００、６００、８００ 半導体基板
３０１、４０１、５０１ チャネル注入層
３０２、４０２、５０２、６３１〜６３３ ゲート絶縁膜
３０３、４０３、５０３、８２１〜８２３ ゲート電極
３０４、４０４ オフセットスペーサー
３０５、４０５ エクステンション領域
３０６、４０６、５０６、６６４、６６６ ハロー領域
３０７、４０７、５０７、６６７、８２６ 炭素注入層
３０８、４０８、６７１ サイドウォール
３０９、４０９、６７２、６７３ 拡散層
３１０、６８０ シリサイド層
３１１、３１３、６８２、６９６、８５０、８６０ 層間絶縁膜
３１２、６９１、８５２ コンタクトプラグ
３１４、８５３、８６３ 金属配線
６０１ 表面保護酸化膜
６０２、８０１ 素子分離領域
６０３、７０２ 周辺回路領域
６０４、７０１、８０５ メモリセル領域
６０５、６０７ ＮＭＯＳ領域
６０６、６０８ ＰＭＯＳ領域
６１０ フォトレジスト膜
６１１ ウエル
６１２、８１３、ＮＷ Ｎウエル
６１３、８１１、８１２、ＰＷ Ｐウエル
６２０、６２３、６２４、６２７ ＮＭＯＳチャネル層
６２１、６２２、６２５、６２６ ＰＭＯＳチャネル層
６３４ 多結晶シリコン膜
６４１ Ｎ型不純物添加領域
６４２ Ｐ型不純物添加領域
６５０ ３．３Ｖ系ＮＭＯＳゲート電極
６５１ ３．３Ｖ系ＰＭＯＳゲート電極
６５２ １．８Ｖ系ＮＭＯＳゲート電極
６５３ １．８Ｖ系ＰＭＯＳゲート電極
６５４ Ｃｏｒｅ−ＮＭＯＳゲート電極
６５５ Ｃｏｒｅ−ＰＭＯＳゲート電極
６５６ メモリＮＭＯＳゲート電極
６５７ メモリＰＭＯＳゲート電極
６６１ Ｎ型ＬＤＤ領域
６６２ Ｐ型ＬＤＤ領域
６６３ ＰＭＯＳエクステンション領域
６６５ ＮＭＯＳエクステンション領域
６８１ ライナー絶縁膜
６９２、８５１、８６１ 線間絶縁膜
６９３ 第１配線
６９５ 第２配線
７００ ＳＲＡＭチップ
８０２ 画素領域
８０３ 周辺領域
８０４ フォトダイオード領域
８０６ 画素トランジスタ領域
８１５ Ｎ型領域
８２０ 転送トランジスタゲート電極
８２５、８３１ Ｐ＋領域
８２７ 保護膜
８３０ Ｎ＋領域
８５４ 開口部
８５５ レンズ
８６４ ビア
ＡＣ アナログ回路領域、
ＣＤ Ｃｏｒｅデバイス
ＨＤ ３．３Ｖ系デバイス
ＩＲ 配線領域
ＬＤ １．８Ｖ系デバイス
ＭＡ メモリ領域
ＯＣ 周辺回路部
ＰＤ パッド
ＳＣ ＳＯＣチップ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ホウ素などの拡散しやすい不純物を導入した半導体領域を有する半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
近年では、ＭＩＳ（Metal Insulator Semiconductor）型のトランジスタ（ＦＥＴ：Field Effect Transistor）のゲート電極のゲート長などの寸法を縮小することで、ＬＳＩ（Large Scale Integration）の性能向上またはコスト低減などを実現する研究が行われている。ゲート長を縮小する場合に生じるＭＩＳ型のトランジスタ（以下単にＭＩＳトランジスタという）の短チャネル効果を抑制する方法として、ソース・ドレインのエクステンション領域を構成する不純物の拡散を短時間の熱処理で抑制する方法、あるいはＨａｌｏ構造と呼ばれるパンチスルーストッパーを導入する方法が採用されている。
【０００３】
特許文献１（特開２０１０−１６１２２３号公報）には、炭素含有シリコン領域を有するＮ型ＭＩＳトランジスタ（Ｎチャネル型ＭＩＳＦＥＴ、ＮＭＩＳ）を備えた半導体装置において、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを効果的に増大させることが記載されている。
【０００４】
特許文献２（特開平１０−１２５９１６号公報）には、ＭＩＳトランジスタの微細化に際し、スケーリング則に沿って各不純物拡散層の深さ等を縮小することが記載されている。具体的には、ＭＩＳトランジスタの形成工程において、ソース・ドレイン用不純物拡散領域を形成する工程と同様の工程により炭素イオンの注入を行うことで、ソース・ドレイン用不純物拡散領域とオーバーラップする炭素ドープ領域を形成する。これにより、炭素により熱処理時の不純物（ヒ素）の拡散を抑制し、ソース・ドレイン領域等の不純物拡散層の深さ方向の広がりを抑制することが記載されている。ここでは、炭素ドープ領域をソース・ドレイン領域内およびその周囲の領域に形成することを特徴としている。
【０００５】
特許文献３（特開２００２−１４１５０４号公報）には、ドーパントの過渡な増速拡散を実質的に排除し、極浅い接合（ドープト領域）を有するＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを作製することが記載されている。ここでは、シリサイド層を形成するシリサイド化の工程で行うアニールによって、同時に基板表面のドープト領域を活性化することで、ドープト領域のドーパントの過渡拡散を実質的に排除することができるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６１２２３号公報
【特許文献２】特開平１０−１２５９１６号公報
【特許文献３】特開２００２−１４１５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の微細化に伴い、短チャネル効果の劣化が顕著になることで、ＭＩＳトランジスタがオフの状態でのリーク電流が増大し、これにより、しきい値電圧（以下単に「しきい値」ともいう）を上げることによるオンオフ比が確保できない問題が生じ、デバイスの性能維持が困難になってきている。例えばＮ型のＭＩＳトランジスタの場合、ソース・ドレインのエクステンション領域には通常Ａｓ（ヒ素）の低エネルギーイオン注入を用いて、高濃度のＮ型半導体領域を形成し、ソースとドレインとが短絡しないように、Ｂ（ホウ素）をパンチスルーストッパーとして用いる、いわゆるＨａｌｏ構造を形成する方法が採用されている。注入した不純物の活性化のために高温の熱処理が必要になるが、シリコン基板中でホウ素は拡散係数が大きいため、ソースとドレイン間の短絡現象を抑制することが困難となる。一方、Ｐ型のＭＩＳトランジスタの場合、ＨａｌｏにはＡｓ（ヒ素）またはＰ（リン）などシリコン中において拡散係数が小さい不純物を用いることができるが、ソース・ドレインのエクステンション領域には一般的にはＢ（ホウ素）や、二フッ化ホウ素（ＢＦ２）イオンを低エネルギーで注入するため、Ｎ型ＭＩＳトランジスタのＨａｌｏ構造とは異なり、Ｐ型ＭＩＳトランジスタではエクステンション領域での不純物拡散が問題となる。
【０００８】
このように、ＭＩＳトランジスタの短チャネル効果が抑制できないと、製品としてのスイッチング動作に不具合を生じるだけでなく、オフ状態のスタンバイ電流増大によって消費電力が増大するため、駆動のための電源電圧を低減して低消費電力化したメリットがなくなる。
【０００９】
また、Ｎ型ＭＩＳトランジスタのＨａｌｏ構造のホウ素およびＰ型ＭＩＳトランジスタのエクステンション領域のホウ素は、シリコン（Ｓｉ）中で格子間シリコン（インタースティシャルシリコン：Interstitial silicon）を介して拡散する。このため、例えばエクステンション領域を形成する際に不純物が注入される半導体基板の格子間シリコンが、注入された前記不純物の活性化のための熱処理中にＭＩＳトランジスタのチャネル中に拡散し、チャネル領域におけるホウ素の拡散を増速させるため、ソース・ドレイン・チャネル領域間の横方向のホウ素の不均一性が高まる原因となる。また、Ｎ型ＭＩＳトランジスタはチャネルにホウ素を添加するため、特に格子間シリコンの拡散で不純物濃度分布が乱れやすく、その結果ホウ素のばらつきが大きくなり、その結果ＭＩＳトランジスタのしきい値ばらつきが大きくなる。
【００１０】
このしきい値の大きなばらつきにより、上記した待機電力が増大する。また、増大するＭＩＳトランジスタのしきい値ばらつきによって、隣接するＭＩＳトランジスタ同士の間でも大きくしきい値が異なることになり、製品の歩留まりが低下する。ＭＩＳトランジスタのしきい値ばらつきの主な原因は、ＭＩＳトランジスタのしきい値を決めるチャネル不純物の離散分布ばらつきであり、このばらつきはランダムばらつきと呼ばれ、ランダムばらつきはゲート長とゲート幅の積（ゲート面積）の平方根分に反比例することが知られている。微細化プロセスを適用した半導体装置では、ゲート長、ゲート幅が最小のＭＩＳトランジスタをＳＲＡＭ（Static Random Access Memory）などのメモリに用いるために、微細化が進むとランダムばらつきが大きくなり、状態保持できず、半導体装置が正常に動作しなくなってくる。また、微細化により、ゲート長、ゲート幅が縮小するのに加え、ゲート絶縁膜の薄膜に伴うチャネル不純物濃度の増大が、ＭＩＳトランジスタのしきい値ばらつきをさらに大きくする。
【００１１】
したがって、上記した先行技術文献では、ホウ素などの拡散しやすい不純物を注入した領域に炭素などを共に注入する共注入を用いて、不純物そのものの増速拡散（ＴＥＤ：Transient Enhanced Diffusion）を抑制し、浅い接合を形成することで対策をしている。これは、イオン注入時に導入される格子間原子や原子空孔をトラップすることでなしえるものと考えられている。しかしながら、これらの方法では、不純物濃度が低濃度の領域での不純物拡散を抑制することはできるが、半導体装置のより高い性能を実現するための施策にはなり得ない。すなわち、高濃度領域の不純物の拡散を抑制し、浅く低抵抗な半導体領域の形成を実現することが大きな課題となる。
【００１２】
本発明は、これらの不純物の分布の精密な制御を実現し、その特性向上に寄与するものであり、またＭＩＳトランジスタの特性ばらつきを抑制し、設計マージンを拡大するとともに、製造歩留まりを向上すること、ならびに周辺部には従来のバルクＭＩＳトランジスタを用いることで既存のライブラリを有効利用することを目的とする半導体装置の製造方法、ならびに半導体装置に関するものである。
【００１３】
本発明の目的は、半導体領域の不純物分布の精密な制御を実現することで、半導体装置の性能を向上させることにある。
【００１４】
本発明の他の目的は、ＭＩＳトランジスタの特性ばらつきを抑制することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の好ましい一態様である半導体装置は、半導体素子を構成するホウ素注入領域に、炭素が共注入された炭素注入層が形成されているものである。
【００１８】
また、本発明の好ましい一態様である半導体装置の製造方法は、半導体素子を構成するホウ素注入領域に、炭素が共注入された炭素注入層を有する半導体装置の製造方法であって、
（ａ）半導体基板にホウ素を注入して前記ホウ素注入領域を形成する工程と、
（ｂ）前記半導体基板に炭素を注入して前記炭素注入層を形成する工程と、
を有するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
代表的な実施の形態によれば、半導体領域の不純物分布の精密な制御を実現することで、半導体装置の性能を向上させることができる。
【００２１】
また、ＭＩＳトランジスタの特性ばらつきを抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】深さ方向におけるホウ素の濃度分布を示すグラフである。
【図３】深さ方向における炭素の濃度分布を示すグラフである。
【図４】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】本発明の実施の形態２である半導体装置の断面図である。
【図８】本発明の実施の形態３である半導体装置の断面図である。
【図９】本発明の実施の形態４である半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】本発明の実施の形態４であるＳＯＣチップの平面図である。
【図２１】本発明の実施の形態５であるＳＲＡＭチップの平面図である。
【図２２】本発明の実施の形態６である半導体イメージセンサーの断面図である。
【図２３】本発明の実施の形態６である半導体イメージセンサーの断面図である。
【図２４】比較例である半導体領域の深さ方向におけるホウ素の濃度分布を示すグラフである。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２４】
また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２５】
（実施の形態１）
まず、図１を用いて、本発明の実施の形態の半導体装置を説明する。図１は、一般的に製造されるＮ型ＭＩＳトランジスタの断面図を示している。図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなる半導体基板３００の主面にはＰ型の不純物が比較的低濃度で導入された半導体領域であるＰウエルＰＷが形成されており、半導体基板３００の主面上には、例えば酸化シリコンからなるゲート絶縁膜３０２を介して、多結晶シリコンからなるゲート電極３０３が形成されている。ゲート電極３０３の側壁には酸化シリコンなどからなるオフセットスペーサー３０４を介して、例えば窒化シリコン膜および酸化シリコン膜の積層膜などからなるサイドウォール（ゲート側壁絶縁膜）３０８が形成されている。ゲート電極３０３の直下の半導体基板３００の主面にはＰ型の不純物（例えばＢ（ホウ素））が導入されたチャネル注入層３０１が形成されており、チャネル注入層３０１を挟むように、半導体基板３００の主面には、チャネル注入層３０１側から順にハロー領域３０６およびエクステンション領域３０５を介して拡散層３０９が形成されている。
【００２６】
ハロー領域３０６はエクステンション領域３０５よりも接合深さ（半導体基板３００の主面に対して垂直な深さ方向において不純物濃度がピークとなる位置までの距離）が深く、拡散層３０９よりも接合深さが浅い半導体領域であり、Ｐ型の不純物（例えばＢ（ホウ素））が比較的高濃度で導入された領域である。ハロー領域３０６は短チャネル効果の抑制を目的として形成された、ソース・ドレイン領域とは逆の導電型を有する半導体層である。
【００２７】
エクステンション領域３０５はＮ型の不純物（例えばＡｓ（ヒ素））が低濃度で導入された半導体領域であり、拡散層３０９よりも接合深さが浅く形成されてる。拡散層３０９はＮ型の不純物（例えばＡｓ（ヒ素））が比較的高濃度で導入された半導体領域であり、ゲート電極３０３の直下のチャネル注入層３０１を挟むようにチャネル注入層３０１の両側に形成されたエクステンション領域３０５および拡散層３０９はそれぞれソース・ドレイン領域を構成している。このように、図１に示すＮ型ＭＩＳトランジスタはＬＤＤ（Lightly Doped Drain）構造を有している。
【００２８】
なお、拡散層３０９およびゲート電極３０３の上面にはシリサイド層が形成され、シリサイド層上には層間絶縁膜、コンタクトプラグおよび金属配線などが形成されているが、図１では示していない。
【００２９】
半導体基板３００の主面には、ハロー領域３０６に含まれるホウ素を高精度に分布させ、精度良くハロー領域３０６を形成するために、不純物としてＣ（炭素）が注入された炭素注入層３０７が形成されている。炭素はエクステンション領域３０５とほぼ同じ領域に注入されている。ただし、エクステンション領域３０５よりも炭素注入層３０７の方が深い領域にまで注入されている。つまり、エクステンション領域３０５を構成するＮ型の不純物（例えばＡｓ（ヒ素））の濃度ピーク（濃度が最も高い位置）よりも、炭素注入層３０７内の炭素の濃度ピークの方が、半導体基板３００の主面から反対側の裏面に向かう深さ方向において深い位置に形成されている。図１では、炭素注入層３０７を破線で示しており、破線と半導体基板３００の主面との間の領域に炭素が共注入（ｃｏ−ｉｍｐｌａ）されているものとする。図１に示すように、炭素注入層３０７の接合深さはエクステンション領域３０５よりも深く、拡散層３０９よりも浅く、ハロー領域３０６よりも浅く形成されている。
【００３０】
なお、ここでいう共注入とは、一つの半導体領域に複数の種類の不純物（例えばホウ素と炭素）を共に導入することを指し、共注入により不純物が導入された半導体領域の一部は、複数の種類の不純物が混在している状態となる。共注入はホウ素および炭素などの複数の種類の不純物を時間的に全く同時に注入することを含むが、これに限られず、いずれかの不純物を先に注入し、他の不純物を後から注入することも含むものとする。
【００３１】
このようにｃｏ−ｉｍｐｌａとは、活性の低い不純物ドーパント（例えば炭素）を半導体基板に打ち込むことにより、前記不純物ドーパントをイオン注入することにより発生した過飽和点欠陥のトラップサイトとして機能させることで、半導体基板に打ち込んだ不純物（例えばホウ素）が過度に拡散することを防ぎ、またはアモルファス層を形成することで、半導体基板に打ち込んだ不純物（例えばホウ素）が過度に拡散することを防ぐ技術である。前記不純物ドーパント（炭素）の打ち込みによりアモルファス層を形成することでホウ素の拡散を防ぐことができるのは、ホウ素を打ち込む対象である半導体基板の表面がアモルファス状態ではなく結晶構造を有する場合、イオン注入されたホウ素が、隣り合う結晶同士の界面に沿って半導体基板の表面から深い領域に達しやすくなることを、基板表面のアモルファス化によって防ぐことができるためである。
【００３２】
例えば、図２４に示すように、炭素を共注入せず、ホウ素を単独でシリコン中に注入し、熱処理を行った場合、低濃度領域(基板の深い領域であって濃度が低い領域)で増速拡散が生じる。図２４は横軸を半導体基板の主面からの深さ方向の距離とし、縦軸をホウ素濃度としたグラフである。つまり、図２４は比較例の半導体領域内の深さ方向におけるホウ素の濃度分布を示すグラフであり、ホウ素を半導体基板に注入した直後のホウ素の分布を破線のグラフで示し、熱処理後のホウ素の分布を実線のグラフで示している。
【００３３】
図２４に示すように、熱処理後の炭素の分布は、熱処理前の炭素の分布に比べ、ホウ素により半導体領域を形成する半導体基板の主面近傍では濃度が下がっているのに対し、深さ０．１μｍよりも深い領域ではホウ素の濃度が上昇し、大きく尾を引く状態となり、グラフのテールの拡散が大きくなる傾向がある。この場合、ホウ素により形成する半導体領域（例えばＰ型ＭＩＳトランジスタのエクステンション領域）が所望の深さよりも深い領域に意図せず拡散してしまうため、前記半導体領域の不純物濃度は低下し、また前記半導体領域と他の領域との境目が曖昧になり、前記半導体領域を高い濃度で、かつ高精度で形成することできない。
【００３４】
図２４は深さ方向の不純物濃度を示したグラフであるので横方向の分布に関しては示されていないが、半導体基板の主面に沿う横方向においても同様に不純物拡散が起こるため、例えばＰ型ＭＩＳトランジスタのエクステンション領域を構成する不純物がチャネル注入層に多く拡散すると、短チャネル効果の劣化が顕著になることでオフ状態でのリーク電流が増大し、これにより、しきい値を上げることによるオンオフ比が確保できない問題が生じ、デバイスの性能維持が困難になる。また、ＭＩＳトランジスタがオフ状態のときのリーク電流が増大することは、半導体装置の消費電力の増大に繋がる。
【００３５】
Ｎ型ＭＩＳトランジスタの場合は、拡散が起こりやすいホウ素はハロー領域を形成するために導入されていることが考えられる。上記拡散が起こることでハロー領域の濃度が低下し、深さ方向および横方向に広範囲に薄くホウ素が拡散するため、ハロー領域を形成したことによる短チャネル効果の抑制効果が低下し、上記したようにオフ状態でのリーク電流が増大するなどの問題が発生する。
【００３６】
また、上記拡散は制御が困難であるため、半導体基板上に形成された複数の半導体素子同士または複数の半導体装置同士において半導体素子（例えばＭＩＳトランジスタ）の特性ばらつきが大きくなり、半導体装置の製造歩留まりが低下する。
【００３７】
これらの問題は半導体装置が微細化するほど顕著になるため、上記拡散によって半導体基板の主面に浅く高濃度な半導体領域を高精度で形成することが困難になることは、半導体装置の微細化および性能向上の妨げとなる。また、半導体装置の微細化により上記拡散が顕著になれば、半導体素子の特性ばらつきもより大きくなるため、半導体装置の歩留まりがさらに低下する。
【００３８】
この拡散現象を抑える対策として他の不純物元素を共注入する方法では、ホウ素を注入して形成するハロー領域の不純物（Ｂ（ホウ素））の濃度ピークの深さよりも更に深い領域に共注入元素（Ｃ（炭素））を注入することが考えられる。これは、ハロー領域を形成した後に、ソース・ドレイン領域の活性化またはシリサイド層の形成を目的として行われる熱処理時において、ホウ素が半導体基板内の主面近傍からより深い方向または半導体基板の主面に沿う横方向に拡散することを防ぐために、ホウ素が拡散することを防ぎたい領域に予め熱処理の前に炭素を共注入しておくものである。ホウ素がイオン注入されたシリコン基板内では、格子状に規則正しく並ぶシリコンのうちの一部のシリコン原子が格子間シリコン（インタースティシャルシリコン）としてシリコンの配列から飛び出し、この格子間シリコンとホウ素と結びついたホウ素イオンが格子間シリコンを介してシリコン基板の深い領域にまで拡散しやすくなり、ホウ素を注入した不純物領域が拡大する現象が起こる。これに対し、炭素を共注入した場合は、シリコン基板内に発生した格子間シリコンに炭素イオンが結びつくため、ホウ素イオンが結びつく格子間シリコンが減少することでホウ素の拡散が抑制される。
【００３９】
したがって上記の共注入工程は、ハロー領域を形成した領域よりも深い領域にホウ素が拡散することを抑えることを目的として、ハロー領域を形成するためにホウ素が注入される領域よりも深い領域に炭素の共注入を行うものである。このため、ハロー領域を構成するホウ素の濃度ピークよりも深い位置に炭素の濃度ピークを形成することになる。つまり、炭素注入層の接合深さはＰ型ＭＩＳトランジスタではエクステンション領域よりも深くなり、Ｎ型ＭＩＳトランジスタではハロー領域よりも深くなる。
【００４０】
しかし、このような方法はハロー領域を浅く高精度に形成することが困難である問題がある。すなわち、この方法では、炭素をハロー領域よりも深い領域に打ち込むことによってある程度テールの拡散を防いだとしても、ホウ素の濃度ピークの低下を抑えることはできず、また、所望の浅い領域（位置）に精度良くホウ素の濃度ピークを高い濃度で形成することは困難である。
【００４１】
これに対し、本発明者らは、炭素がホウ素を捉えるトラップサイトとして作用し、炭素注入層の炭素の濃度分布に合わせてホウ素の濃度分布が形成されることを見出し、これを利用することで熱処理後のホウ素の濃度ピークにおける濃度の低下を防ぎ、また、より深い領域でのホウ素の拡散（テールの拡散）を抑えることを見出した。本実施の形態では、上記した炭素の注入方法とは異なり、ホウ素のイオン注入により形成する半導体領域（例えばハロー領域）を形成する領域とほぼ同様の領域に炭素を導入する。具体的には、上述したようにホウ素の濃度ピークよりも深い領域に炭素の濃度ピークが位置するように共注入を行うのではなく、ホウ素の濃度ピークよりも浅い領域に炭素の濃度ピークが位置するように共注入を行う。つまり、図１に示すように、半導体基板３００の主面から反対側の裏面に向かう深さ方向において、ハロー領域３０６を構成するＰ型の不純物であるホウ素の濃度ピークよりも、炭素注入層３０７内の炭素の濃度ピークが浅い領域に位置するようにハロー領域３０６および炭素注入層３０７を形成する。
【００４２】
炭素は、上述したように格子間シリコンを捕らえ、ホウ素の増速拡散を抑える性質を有するが、ホウ素を捕らえ、炭素の注入層にホウ素を集める性質も有している。本実施の形態の半導体装置では、このように炭素がホウ素を引き寄せる性質を利用して、ホウ素の注入により形成される半導体領域を精度良く高濃度かつ浅い接合深さで形成することを可能としている。このように、ホウ素の注入層よりも共注入する炭素の濃度ピークを浅い位置に形成し、ホウ素を含む不純物拡散層を形成したい領域に炭素を打ち込む本実施の形態の半導体装置は、上述したようにホウ素の注入層よりも深い位置に炭素を共注入することによりホウ素の拡散を防ぐ技術とは異なるものである。
【００４３】
以上に説明したように、本実施の形態の半導体装置は、半導体装置を構成するＭＩＳトランジスタの不純物拡散層を高精度に設計するために、前記不純物拡散層に炭素（不純物）を共注入し、炭素の高濃度領域に前記不純物拡散層を構成する不純物が集まるという特徴を利用して、高濃度で浅い接合を形成し、半導体装置の性能を向上させるものである。また、不純物拡散層を構成する不純物（ホウ素）が広く拡散することを防ぎ、不純物拡散層の濃度分布を精度よく制御して前記不純物拡散層を形成することを可能とすることで、半導体装置の歩留まりを向上させることができる。
【００４４】
ここで、本実施の形態の半導体装置において注入されたホウ素の濃度分布のグラフを図２に示し、また、炭素の濃度分布のグラフを図３に示す。図２および図３では、比較例として示した図２４と同様に、本実施の形態の半導体基板の深さ方向に対する不純物の濃度分布を、不純物の注入直後（破線で示すグラフ）の場合と熱処理後（実線で示すグラフ）の場合とで示している。
【００４５】
図２に示すように、本実施の形態の半導体装置のホウ素の濃度ピークは、比較例である図２４の濃度ピークよりも高くなり、ホウ素により半導体領域を形成する所望の領域よりも深い領域（図２４、図２では深さ０．１μｍよりも深い領域）において拡散による濃度上昇が抑制されている。これは、形成する不純物層よりも浅い領域に炭素の共注入層を形成し、熱処理で不純物を再分布させることで、炭素を共注入した層が濃度ピークを有する領域に前記不純物層を形成するために添加する不純物（ホウ素）を集め、低濃度領域(基板の深い領域であって濃度が低い領域)で増速拡散が生じることを防いでいるためである。
【００４６】
つまり、本実施の形態の半導体装置においてホウ素の導入された領域に炭素を共注入している目的は、炭素がホウ素を捕らえる性質を利用し、炭素の注入領域にホウ素を集めることで、Ｐ型の半導体領域を浅い領域に高濃度かつ高精度に形成することにある。図２に示すように、ホウ素は共注入された炭素に引き寄せられるため、ホウ素の濃度分布（プロファイル）は炭素の濃度分布（プロファイル）の形に近付くように構成されている。つまり、炭素のプロファイルによってホウ素のプロファイルを規定することができる点が、本発明の大きな特徴である。また、このように炭素の濃度ピークがある領域にホウ素の濃度ピークが引き寄せられて形成されるほか、図２に示すように、炭素の濃度ピークよりもより深い領域であって、ホウ素が多量に導入されることが望ましくないテールの領域（例えば深さ０．１μｍ以上の領域）でのホウ素の濃度の上昇を抑えることができる。
【００４７】
本実施の形態の半導体装置では、半導体基板の主面の浅い領域に、高い濃度でホウ素を導入した不純物拡散層、例えばＮ型ＭＩＳトランジスタのハロー領域またはＰ型ＭＩＳトランジスタのエクステンション領域などを精度良く高濃度で形成することを可能としているため、半導体装置の微細化に伴う特性ばらつきを抑えて半導体装置を高性能化し、またオフ状態でのリーク電流の発生を防いで半導体装置を低消費電力化することができる。
【００４８】
以下に、図４〜図６を用いて本実施の形態の半導体装置を構成するＮ型ＭＩＳトランジスタの製造方法を説明する。
【００４９】
まず、図４に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなる半導体基板３００の主面に酸化シリコン膜などからなる素子分離領域（図示しない）を形成した後、半導体基板３００の主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入することにより低濃度のＰ型半導体領域であるＰウエルＰＷを形成する。その後、半導体基板３００の主面に、ＭＩＳトランジスタのしきい値を決めるチャネル注入層３０１をＰ型の不純物（例えばＢ（ホウ素））イオンを１０ｋｅＶの加速エネルギーにて所望のしきい値となる注入量（イオン注入のドーズ量を１×１０１２ｃｍ−２から５×１０１３ｃｍ−２とする条件）で形成する。続いて、半導体基板上に酸化シリコン膜およびポリシリコン膜を順次ＣＶＤ（Chemical Vapor Deposition）法などにより形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、前記ポリシリコン膜および前記酸化シリコン膜を加工（パターニング）することで、前記酸化シリコン膜からなるゲート絶縁膜３０２と、前記ポリシリコン膜からなるゲート電極３０３を形成する。続いて、ゲート電極３０３を覆うように半導体基板３００の主面上にＣＶＤ法により酸化シリコン膜を形成（堆積）し、前記酸化シリコン膜をドライエッチング法により一部除去することで、ゲート絶縁膜３０２およびゲート電極３０３の側壁に前記酸化シリコン膜からなるオフセットスペーサー３０４を形成する。
【００５０】
次に、図５に示すように、ゲート電極３０３およびオフセットスペーサー３０４をマスクとして、半導体基板３００の主面にＮ型の不純物（例えばＡｓ（ヒ素））を低エネルギーかつ高濃度でイオン注入する。ここでのヒ素のイオン注入は、例えば注入エネルギーを例えば２．５ｋｅＶ以上５ｋｅＶ未満の条件とし、１×１０１５ｃｍ−２の注入量で実施することにより、エクステンション領域３０５を形成する。ここではゲート電極３０３およびオフセットスペーサー３０４をマスクとしてイオン注入を行うため、エクステンション領域３０５はゲート電極３０３およびオフセットスペーサー３０４の直下のチャネル注入層３０１を挟んで、ゲート電極３０３の左右の半導体基板３００の主面に形成される。
【００５１】
続いて、ＭＩＳトランジスタの短チャネル効果抑制のためのＰ型の導電型を有するハロー領域を形成する前に、不活性な元素である炭素を、ハロー領域を構成するＰ型の不純物であるホウ素が増速拡散することを防ぐために半導体基板３００の主面にイオン注入し、炭素注入層３０７を形成する。後の工程で形成するハロー領域はエクステンション領域３０５の外側、すなわちエクステンション領域３０５よりも深い領域であって、エクステンション領域３０５よりもチャネル注入層３０１に近い領域に高精度で配置する必要があり、ハロー領域の形成される位置が揺らいだり、ハロー領域の濃度が揺らいだりしてしまうと、形成するＭＩＳトランジスタの特性ばらつきの発生に直結する。このため、本実施の形態では、後の工程でハロー領域を形成する際にイオン注入されるホウ素が増速拡散することを防ぎ、さらにホウ素を引き寄せる働きをする炭素を半導体領域に打ち込むことにより、炭素注入層３０７を形成する。これにより、後の工程においてハロー領域を高い精度で浅い領域に高濃度で形成し、ＭＩＳトランジスタの短チャネル効果の劣化を防ぎ、また、ＭＩＳトランジスタの特性ばらつきの発生を抑えることができる。
【００５２】
図５に破線で示す炭素注入層３０７を形成する際は、ゲート電極３０３およびオフセットスペーサー３０４をマスクとして炭素を半導体基板３００の主面に５ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入する。これにより、炭素注入層３０７を、エクステンション領域３０５よりも深い接合深さで形成する。つまり、エクステンション領域３０５の近傍であってエクステンション領域３０５よりも比較的深い領域に共注入不純物（炭素）の濃度ピークが配置される条件にて炭素注入層３０７を形成する。
【００５３】
次に、半導体基板３００の主面に対し、ゲート電極３０３およびオフセットスペーサー３０４をマスクとしてホウ素をイオン注入することで、エクステンション領域３０５よりも深い領域であって、炭素注入層３０７よりも深い領域にＰ型のハロー領域３０６を形成する。前述したとおり、共注入（ｃｏ−ｉｍｐｌａ）した炭素にハロー領域を構成するホウ素が引き寄せられるため、ハロー領域３０６を形成する際に、ハロー領域３０６に導入した不純物の熱的な再分布が抑制される。これにより、短チャネル効果抑制にもっとも効果的な領域、すなわち、エクステンション領域３０５の近傍であってエクステンション領域３０５よりも比較的深い領域に高い精度で高濃度のハロー領域３０６を形成することができる。ハロー領域３０６を形成する際は、ホウ素を１０ｋｅＶ、２×１０１３ｃｍ−２の条件にて半導体基板３００の主面にイオン注入する。
【００５４】
上記のように、エクステンション領域３０５を形成する際の不純物（例えばＡｓ（ヒ素））のイオン注入、炭素注入層３０７を形成する際の炭素のイオン注入、ハロー領域３０６を形成する際のホウ素のイオン注入のエネルギー条件はそれぞれ５ｋｅＶ、８ｋｅＶ、１０ｋｅＶとなっている。これに従って、それぞれの不純物拡散領域の接合深さ、すなわち半導体基板３００の主面からの深さ方向の距離（投影飛程：Ｒｐ）は、以下のような関係になる。つまり、エクステンション領域３０５、炭素注入層３０７、ハロー領域３０６の投影飛程をそれぞれＲｐ（Ａｓ）、Ｒｐ（Ｃ）、Ｒｐ（Ｂ）とすれば、それらの関係はＲｐ（Ａｓ）＜Ｒｐ（Ｃ）≦Ｒｐ（Ｂ）となる。なお、投影飛程（Ｒｐ）は、イオンの入射エネルギー（加速電圧）とはほぼ比例関係にある距離である。
【００５５】
つまり、ハロー領域３０６を形成するためのホウ素よりも、炭素注入層３０７を形成するための炭素の方が浅い接合深さで形成される条件でイオン注入を行うことで、それぞれの不純物拡散層を形成する。ホウ素の濃度ピークよりも炭素の濃度ピークの方が浅い領域に位置するようにイオン注入を行っているのは、ホウ素が炭素よりも拡散しやすい性質を有しているためであり、ホウ素がより深い領域に広がらないように、ハロー領域３０６を形成したい所望の領域よりも浅い領域に炭素注入層３０７を形成することで、ハロー領域３０６を所望の接合深さで精度良く形成することができるためである。これにより、微細化された半導体装置であっても浅い位置に高精度かつ高濃度にホウ素を導入することができるため、パンチスルーストッパーとして特に良好に機能する濃度分布でハロー領域３０６を形成することができる。
【００５６】
なお、炭素はホウ素を打ち込みたい領域に共注入するものであるので、上記のようにＲｐ（Ｃ）＝Ｒｐ（Ｂ）となる場合であっても本実施の形態の効果を得ることができる。これにより、炭素注入層３０７の濃度ピークとハロー領域３０６の濃度ピークは半導体基板３００内においてほぼ同じ深さに位置することとなる。
【００５７】
続いて、ゲート電極３０３を覆うように半導体基板３００の主面上に例えば窒化シリコン膜および酸化シリコン膜を順に形成した後、ドライエッチング法により窒化シリコン膜および酸化シリコン膜を一部除去して半導体基板３００の主面を露出させることで、ゲート電極３０３の側壁に、オフセットスペーサー３０４を介して窒化シリコン膜および酸化シリコン膜からなるサイドウォール３０８を形成する。
【００５８】
次に、図６に示すように、ゲート電極３０３、オフセットスペーサー３０４およびサイドウォール３０８をマスクとして半導体基板３００の主面にＮ型の不純物（例えばＡｓ（ヒ素））を比較的高濃度でイオン注入することで、エクステンション領域３０５よりも不純物濃度が高い拡散層３０９を形成する。その後、エクステンション領域３０５および拡散層３０９からなるソース・ドレイン領域内の不純物（例えばＡｓ（ヒ素））を活性化させるために、半導体基板３００を例えば１０５０℃程度の温度でアニールする。
【００５９】
このとき、各不純物注入層の接合深さ（濃度ピークがある位置の深さ）の関係としては、エクステンション領域３０５が一番浅く、炭素注入層３０７はエクステンション領域３０５よりも深く、ハロー領域３０６は炭素注入層３０７よりも深く、拡散層３０９はハロー領域３０６よりも深く形成される。なお、拡散層３０９はサイドウォール３０８を形成した後に形成されているため、半導体基板３００の主面に沿う方向において、チャネル注入層３０１に対してエクステンション領域３０５よりも離れた位置に形成される。
【００６０】
前述したように、炭素を共注入しないことで炭素注入層３０７を形成せず、ハロー領域３０６をホウ素単独の注入で形成した場合、ソース・ドレイン領域の活性化のための前記アニール工程での加熱により、ハロー領域３０６内のホウ素は増速拡散し、ハロー領域３０６のホウ素の濃度は低くなり、所望の領域よりも広く深い領域にハロー領域３０６内のホウ素が拡散してしまうことで、短チャネル効果の抑制効果が低下する。また、これを防ぐために炭素を共注入した場合であっても、ハロー領域３０６の濃度ピーク位置よりも深い位置に炭素注入層の濃度ピークが位置するように炭素を注入した場合には、ハロー領域内のホウ素が半導体基板３００のより深い領域に拡散することを防げても、ハロー領域３０６の不純物濃度の低下を防ぐことは困難であり、また、高精度で所望の領域にハロー領域３０６を形成することは難しい。これは、炭素の共注入を、ホウ素の深さ方向への増速拡散を防ぐためだけにハロー領域３０６より深い領域に打ち込んでおり、炭素の注入層にホウ素を集めることを目的としていないためである。
【００６１】
本実施の形態では、炭素注入層３０７をエクステンション領域３０５よりも深い領域であってハロー領域３０６よりも浅い領域に形成することにより、ハロー領域３０６を構成する不純物（ホウ素）が、上記アニール処理および後述するシリサイド層の形成工程におけるアニール処理などで半導体基板３００が高温に晒された際に広範囲に拡散することを防ぐことを可能としている。また、炭素注入層３０７の近傍にホウ素を集めることができるため、半導体基板３００の主面の浅い領域に高濃度かつ高精度にホウ素を分布させたハロー領域３０６を形成することを可能としている。これにより、ホウ素の増速拡散に起因するＭＩＳトランジスタの特性ばらつきの発生を防ぐことができるため、半導体装置の歩留まりを向上させることができる。また、半導体基板３００の主面の浅い領域に高濃度かつ高精度にホウ素を分布させたハロー領域３０６を形成することができるため、ＭＩＳトランジスタの短チャネル効果を抑制し、半導体装置をより微細化し、半導体装置の性能を向上させることを可能としている。
【００６２】
続いて、例えばＮｉ（ニッケル）を主に含む金属膜をスパッタリング法などを用いて半導体基板３００の主面上に形成した後、複数回（例えば２回）のアニール処理を行うことで半導体基板３００の主面上シリコンと前記金属膜を反応させることでシリサイド化させ、拡散層３０９の上面およびゲート電極３０３の上面のそれぞれにＮｉＳｉ（ニッケルシリサイド）からなるシリサイド層３１０を形成する。シリサイド層３１０は後の工程で形成するコンタクトプラグとソース・ドレイン領域との間の接触抵抗を低減するために設けるものである。
【００６３】
その後、半導体基板３００の主面上に例えば窒化シリコン膜からなるライナー絶縁膜と、例えば酸化シリコン膜からなる絶縁膜を積層し、前記絶縁膜の上面をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法を用いて研磨することで平坦化することで、前記ライナー絶縁膜および前記絶縁膜からなる層間絶縁膜３１１を形成する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、前記層間絶縁膜３１１の上面からシリサイド層３１０の上面に達するコンタクトホールを形成する。その後、半導体基板３００上にＴｉＮ（窒化チタン）などからなるバリア導体膜およびＷ（タングステン）からなる主導体膜を積層することでコンタクトホールを埋め込み、ＣＭＰ法によりバリア導体膜および主導体膜を研磨して層間絶縁膜３１１の上面を露出させることで、コンタクトホール内に残ったバリア導体膜および主導体膜からなるコンタクトプラグ３１２を形成する。なお、コンタクトホールおよびコンタクトプラグ３１２はゲート電極３０３の直上にも形成されているが、図６の断面とは異なる位置に形成されているため図示していない。
【００６４】
続いて、層間絶縁膜３１１上およびコンタクトプラグ３１２上に例えば窒化シリコン膜からなるライナー絶縁膜と、例えば炭化シリコン膜からなる絶縁膜を積層することで層間絶縁膜３１３を形成し、フォトリソグラフィ技術およびエッチング法を用いて層間絶縁膜３１３を貫通してコンタクトプラグ３１２の上面を露出する配線溝を形成する。その後、半導体基板３００上にＴａ（タンタル）を含むバリア導体膜およびＣｕ（銅）からなる主導体膜を積層することで配線溝を埋め込み、ＣＭＰ法によりバリア導体膜および主導体膜を研磨して層間絶縁膜３１３の上面を露出させることで、配線溝内に残ったバリア導体膜および主導体膜からなる金属配線３１４を形成する。以上の工程により、本実施の形態のＮ型ＭＩＳトランジスタが完成する。
【００６５】
本実施の形態の半導体装置の製造方法では、ヒ素注入により形成したエクステンション領域３０５の外側に共注入不純物（炭素）のピークを配置することにより、ハロー領域３０６に注入したホウ素が炭素注入層のある浅い領域に集中するため、形成したＮ型ＭＩＳトランジスタのパンチスルー耐性を向上させ、かつ短チャネル効果によるデバイス特性ばらつきの発生を抑制することが可能となる。
【００６６】
また、上記の製造工程では、通常の半導体装置の製造工程に加えて炭素を共注入する工程のみを増やせば本実施の形態の効果を得ることができるため、マスクを追加するなど製造コストが大幅に増大する工程を必要とせず、少ないプロセスで半導体装置の性能を向上させることができる。
【００６７】
なお、本実施の形態の半導体装置の製造方法ではハロー領域３０６を形成する前に炭素注入層３０７を形成したが、逆にハロー領域３０６を形成してから炭素注入層３０７を形成してもよい。ただし、ハロー領域３０６を形成する際に打ち込むホウ素は、半導体基板３００の主面の結晶界面を通じて半導体基板３００の主面から深い方向に打ち込まれやすい性質を有している。このため、ホウ素よりも先に炭素をイオン注入して半導体基板３００の主面にダメージを与えることで、半導体基板３００の上面の結晶構造をアモルファス状態に変えれば、後のホウ素の注入の際にホウ素が基板の結晶界面に沿って深く拡散することを防ぐことができる。したがって、ホウ素の深さ方向の拡散を防ぐ観点から、ハロー領域３０６を形成する前に炭素注入層３０７を形成することが望ましい。
【００６８】
（実施の形態２）
図７を用いて、本実施の形態２を説明する。図７はＰ型ＭＩＳトランジスタの断面図を示している。図７に示すＰ型ＭＩＳトランジスタは図１に示すＮ型ＭＩＳトランジスタとほぼ同様の構造を有しているが、Ｎ型ＭＩＳトランジスタとは導電型が異なるトランジスタであるので各不純物拡散層の導電型が異なり、また、炭素注入層４０７の形成領域が図１の炭素注入層３０７と異なる点で前記実施の形態１とは違いがある。
【００６９】
具体的には、半導体基板４００の主面にはＮ型の導電型を有する低濃度の不純物濃度を有するＮウエルＮＷが形成され、半導体基板４００の主面上には図１と同様にゲート絶縁膜４０２、ゲート電極４０３、オフセットスペーサー４０４およびサイドウォール４０８が形成されている。ゲート電極４０３の直下の半導体基板４００の主面にはＮ型のチャネル注入層４０１が形成され、チャネル注入層４０１の横方向の半導体基板３００の主面には、チャネル注入層４０１側から順にＮ型のハロー領域４０６、Ｐ型のエクステンション領域４０５およびＰ型の拡散層４０９が形成されている。エクステンション領域４０５および拡散層４０９はＰ型の不純物（Ｂ（ホウ素））が導入された半導体領域であり、ソース・ドレイン領域を構成している。エクステンション領域４０５は拡散層４０９よりも不純物濃度が薄い高抵抗な半導体領域であり、エクステンション領域４０５および拡散層４０９はＬＤＤ構造を有している。ハロー領域４０６は図１のハロー領域３０６と同様にＭＩＳトランジスタの短チャネル効果を抑制し、ソース・ドレイン領域間のパンチスルーを抑制する機能を有する半導体領域であり、例えばＡｓ（ヒ素）が比較的高濃度で導入されている。
【００７０】
前記実施の形態１では、Ｎ型ＭＩＳトランジスタでは炭素注入層をエクステンション領域よりも深くハロー領域よりも浅い位置に形成した構造について説明したが、本実施の形態の半導体装置であるＰ型ＭＩＳトランジスタでは炭素注入層４０７をエクステンション領域４０５よりも浅い領域にＣ（炭素）を共注入することで形成している。これは、炭素注入層を形成する目的がＰ型不純物であるホウ素の拡散を抑制することであり、Ｎ型ＭＩＳトランジスタではホウ素が浅い領域にハロー領域を形成しているのに対し、Ｐ型ＭＩＳトランジスタではホウ素が浅い領域にエクステンション領域４０５を形成しているためである。本実施の形態では、半導体基板３００の主面からその深さ方向において浅い領域にエクステンション領域４０５をより高精度かつ高濃度で形成することと、不純物の増速拡散を防ぐことを目的として炭素注入層４０７を形成している。
【００７１】
このため、炭素注入層４０７の濃度ピークはエクステンション領域４０５の濃度ピークの位置よりも浅い領域に位置し、エクステンション領域４０５を構成するホウ素が炭素注入層４０７に集まることでエクステンション領域４０５が所望の領域よりも深い領域に拡散することを防ぐことができる。エクステンション領域４０５が所望の深さよりも深い領域に意図せず拡散すれば、エクステンション領域４０５の不純物濃度は低下し、またエクステンション領域４０５と他の領域との境目が曖昧になり、前記半導体領域を高い濃度で、かつ高精度で形成することできず、半導体装置の微細化の妨げとなる。また、半導体基板４００の主面に沿う横方向においても同様に不純物拡散が起こるため、Ｐ型ＭＩＳトランジスタのエクステンション領域４０５を構成する不純物がチャネル注入層４０１に多く拡散すると、短チャネル効果の劣化が顕著になることでオフ状態でのリーク電流が増大する。これにより、しきい値を上げることによるオンオフ比が確保できない問題が生じ、デバイスの性能維持が困難になる。また、ＭＩＳトランジスタがオフ状態のときのリーク電流が増大することは、半導体装置の消費電力の増大に繋がる。これに対し、本実施の形態では炭素注入層４０７を形成することで、エクステンション領域４０５内のホウ素がエクステンション領域４０５の形成後の熱処理工程などによりチャネル注入層４０１内に拡散し、トランジスタがオフ状態のときにリーク電流が流れることを防ぐことができる。また、ホウ素を炭素注入層４０７の近傍に集め、ホウ素の拡散を防ぐことでエクステンション領域４０５を高精度かつ高濃度で形成し、半導体装置の微細化の際に発生するＭＩＳトランジスタの特性ばらつきの発生および短チャネル効果の劣化を防ぐことができる。
【００７２】
以下に、本実施の形態の半導体装置の製造工程を説明する。ただし、製造工程の図は図４〜図６とほぼ同様なので省略する。半導体装置の製造工程は、半導体領域に注入する不純物を異なる導電型の不純物とすることで、前記実施の形態１とほぼ同様に行うことができる。つまり、まず半導体基板４００の主面にＮ型の不純物（例えばＡｓ（ヒ素））をイオン注入してＮウエルＮＷを形成した後、Ｐ型ＭＩＳトランジスタのしきい値を決めるチャネル注入層４０１を、ヒ素をイオン注入することで形成する。ここでは、例えばヒ素イオンを７０ｋｅＶの加速エネルギーにて所望のしきい値となる注入量（例えば１×１０１２ｃｍ−２から５×１０１３ｃｍ−２の条件）でイオン注入し、その後ゲート絶縁膜４０２、ゲート電極４０３およびオフセットスペーサー４０４を形成した後に、炭素注入層４０７を形成する。炭素注入層４０７を形成する際は、炭素を半導体基板４００の主面に５ｋｅＶ、１×１０１５ｃｍ−２の条件にてイオン注入する。
【００７３】
次に、半導体基板４００の主面に二フッ化ボロンを低エネルギーかつ高濃度で注入することでエクステンション領域４０５を形成する。ここでは、例えば注入エネルギーを２０ｋｅＶとし、１×１０１５ｃｍ−２の注入量で二フッ化ボロンをイオン注入する。エクステンション領域４０５を構成するホウ素は炭素注入層４０７に引き寄せられて分布され、エクステンション領域４０５は炭素注入層４０７の近傍であって炭素注入層４０７よりも深い領域に接合深さを有する半導体領域として形成される。
【００７４】
前記実施の形態１でハロー領域をホウ素のイオン注入のより形成し、炭素の共注入により炭素注入層を形成したように、本実施の形態の半導体装置の製造工程では、炭素注入層４０７を形成する際の炭素のイオン注入、エクステンション領域４０５を形成する際のホウ素のイオン注入のエネルギー条件はそれぞれ５ｋｅＶ、２０ｋｅＶとなっている。これにより、それぞれの不純物拡散領域の接合深さの距離（投影飛程：Ｒｐ）は、エクステンション領域４０５、炭素注入層４０７の投影飛程をそれぞれＲｐ（Ｂ）、Ｒｐ（Ｃ）とすれば、それらの関係はＲｐ（Ｃ）≦Ｒｐ（Ｂ）となる。
【００７５】
つまり、エクステンション領域４０５を形成するためのホウ素よりも、炭素注入層４０７を形成するための炭素の方が浅い接合深さで形成される条件でイオン注入を行うことでそれぞれの不純物拡散層を形成する。ここでは、前記実施の形態１と同様に、ホウ素の濃度ピークよりも炭素の濃度ピークの方が浅い領域に位置するようにイオン注入を行う。
【００７６】
続いて、短チャネル効果抑制のためにＮ型のハロー領域４０６をホウ素の注入によって形成した後、ゲート電極４０３の側壁にサイドウォール４０８を形成し、続いて半導体基板４００の主面にＮ型の不純物（例えばＢ（ホウ素））を比較的高濃度でイオン注入することにより拡散層４０９を形成する。その後、エクステンション領域４０５内および拡散層４０９内の不純物の活性化のための熱処理（アニール）を行う。この後は、前記実施の形態１で図６を用いて説明した工程と同様にして半導体基板４００上にシリサイド層、層間絶縁膜、コンタクトプラグおよび金属配線を形成することで本実施の形態のＰ型ＭＩＳトランジスタが完成する。
【００７７】
本実施の形態では、エクステンション領域４０５の内側、すなわちエクステンション領域４０５よりも浅い領域であって、チャネル注入層４０１に対してエクステンション領域４０５よりも離れた位置に炭素を共注入し、炭素注入層４０７を形成している。前述したように、共注入した炭素にエクステンション領域４０５を形成するために注入したホウ素が引き寄せられるため、短チャネル効果を抑制するのにより効果的な領域であって、かつ、より効果的な濃度分布でエクステンション領域４０５の接合を形成することが可能となる。
【００７８】
これにより、二フッ化ボロンの注入により形成したエクステンション領域４０５を高濃度で形成し、かつ非常に浅い領域に形成することが可能であるため、形成したＰ型ＭＩＳトランジスタのパンチスルー耐性が向上させ、また、短チャネル効果によるデバイス特性ばらつきの抑制が可能となる。
【００７９】
（実施の形態３）
次に、図８を用いて、本実施の形態３の半導体装置を説明する。図８には、Ｎ型ＭＩＳトランジスタの断面図を示している。図８に示すＮ型ＭＩＳトランジスタは図１に示すＮ型ＭＩＳトランジスタとほぼ同様の構造を有しているが、炭素注入層の形成している領域が前記実施の形態１とは異なる。本実施の形態では、Ｎ型ＭＩＳトランジスタのチャネル注入層５０１に注入したホウ素を精度良く所望の領域に分布させるために、前記実施の形態１とは異なりゲート電極５０３の直下であってソース・ドレイン領域間の連続的な領域に炭素注入層５０７を形成している。
【００８０】
製造工程は図４〜図６を用いて説明した工程とほぼ同様であるが、ゲート電極５０３の直下にも炭素を注入するためにゲート絶縁膜３０２を形成する前に炭素注入層５０７を形成する点で前記実施の形態１とは製造工程が異なる。すなわち、半導体基板５００の主面にＰウエルＰＷを形成した後に、半導体基板５００の主面にＮ型ＭＩＳトランジスタのしきい値を決めるチャネル注入層５０１を、１５ｋｅＶの加速エネルギーにてホウ素をイオン注入し、所望のしきい値となる注入量で形成する。ここでは、１×１０１２ｃｍ−２から５×１０１３ｃｍ−２の条件でホウ素のイオン注入を行う。
【００８１】
続いて、チャネル注入層５０１に導入した不純物（ホウ素）の再分布を抑制するために、炭素の共注入を行う。チャネル不純物（ホウ素）は基板の表面付近に存在する場合が最もしきい値に影響するが、ばらつき抑制の観点からは表面から離れた分布、いわゆるレトログレード分布とする方が有利である。なお、レトログレード分布とは、例えば図２４に示すグラフのように、注入した物質が注入対象である基板の表面近傍での濃度が低く、その領域よりも深い領域において高い濃度で多量に分布している状態のことをいう。
【００８２】
このため、炭素注入層５０７を形成する際の炭素の共注入は１０ｋｅＶのエネルギーで、１×１０１５ｃｍ−２の条件にて注入し、共注入した炭素の濃度ピークを基板の内側、すなわち半導体基板５００の主面近傍よりも深い領域に配置し、その領域にチャネルのホウ素が集まるようにする。つまり、炭素注入層５０７はチャネル注入層５０１よりも浅い領域に形成する。その後、半導体基板５００上にゲート絶縁膜５０２およびゲート電極５０３を形成し、この後の工程は前記実施の形態１と同様とする。その際、前記実施の形態１と同様にハロー領域５０６を形成する際に炭素注入層（図示しない）をさらに形成すれば、前記実施の形態１と同様の効果を得ることができる。つまり、ハロー領域５０６を浅い領域に高精度かつ高濃度で形成することができる。
【００８３】
本実施の形態のＮ型ＭＩＳトランジスタでは、チャネル注入層５０１のホウ素が拡散することを防ぎ、浅い領域に高精度でチャネル注入層５０１を形成することを可能とすることで、ＭＩＳトランジスタの特性ばらつきを抑制し、また、半導体装置の微細化に有利な不純物拡散層を形成することを可能としている。これにより、半導体装置の歩留まりを向上させ、さらに半導体装置の性能を向上させることができる。
【００８４】
つまり、本実施の形態の半導体装置では、チャネル注入層５０１共注入した炭素のピークにチャネル注入層５０１のホウ素が引き寄せられるために、効果的にしきい値制御をすることが可能となり、かつチャネル注入層５０１のホウ素のレトログレードな分布の実現が可能となるために、しきい値ばらつきを小さくすることが可能となる。また、ソース・ドレイン領域へのイオン注入により導入される格子間シリコンの拡散を炭素注入層５０７でトラップできることが可能となるために、チャネル不純物の平面方向の再分布（拡散）の抑制が可能となり、短チャネル効果による半導体装置の特性ばらつきの抑制とともに、ランダム成分による特性ばらつきの抑制が可能となる。
【００８５】
（実施の形態４）
図９〜図２０を用いて、本実施の形態４の半導体装置の製造方法を説明する。図９〜図１９は、複数のＭＩＳトランジスタを有する本実施の形態の半導体装置であるＳＯＣ（System on a chip）製品の製造方法を示す断面図である。
【００８６】
まず、図９に示すように、半導体基板６００の主面に表面保護酸化膜６０１を形成する。
【００８７】
次に、図１０に示すように、フォトリソグラフィ技術、ドライエッチング法およびＣＭＰ法を用いて、半導体基板６００の主面に素子分離領域（浅溝素子分離構造）６０２を複数形成することで、半導体基板６００の主面上の素子形成領域である周辺回路領域６０３のＮＭＯＳ領域６０５、ＰＭＯＳ領域６０６、メモリセル領域６０４のＮＭＯＳ領域６０７およびＰＭＯＳ領域６０８をそれぞれ規定する。
【００８８】
次に、図１１に示すように、フォトリソグラフィ技術を用いてイオン注入を行い、半導体基板６００の主面にＮＭＯＳ用のＰウエル６１３、ＰＭＯＳ用のＮウエル６１２、深いウエル６１１を形成する。ウエル６１１はリンまたはヒ素を１〜数ＭｅＶで１×１０１2ｃｍ−２から５×１０１２ｃｍ−3の条件のイオン注入で形成する。Ｎウエル６１２はリンまたはヒ素を１００〜数百ｋｅＶで１×１０１2ｃｍ−２から５×１０１２ｃｍ−3の範囲の条件でイオン注入することで形成する。Ｐウエル６１３はホウ素を数十〜数百ｋｅＶで１×１０１2ｃｍ−２から５×１０１２ｃｍ−3の条件でイオン注入して形成する。図１１に示すように、上ウエルを形成する際には、例えばフォトレジスト膜６１０をマスクとしてイオン注入を行う。
【００８９】
次に、図１２に示すように、しきい値を決める役割を有するチャネル層を形成するためのイオン注入を行う。このイオン注入により、３．３Ｖ系デバイスＨＤのＮＭＯＳチャネル層６２０、３．３Ｖ系デバイスＨＤのＰＭＯＳチャネル層６２１、１．８Ｖ系デバイスＬＤのＮＭＯＳチャネル層６２３および１．８Ｖ系デバイスＬＤのＰＭＯＳチャネル層６２２を形成する。同様に、上記イオン注入により、ＣｏｒｅデバイスＣＤのＮＭＯＳチャネル層６２４、ＣｏｒｅデバイスＣＤのＰＭＯＳチャネル層６２５、メモリセルのＮＭＯＳチャネル層６２７、およびメモリセルのＰＭＯＳチャネル層６２６をＣｏｒｅデバイスＣＤの領域に形成する。ＰＭＯＳチャネル層６２１、６２２、６２５および６２６はＮウエル６１２上に形成し、ＮＭＯＳチャネル層６２０、６２３、６２４および６２７はＰウエル６１３上に形成する。
【００９０】
ここで、各ＮＭＯＳチャネル層はホウ素を１０ｋｅＶで、しきい値によって１×１０１２〜４×１０１３ｃｍ−２の条件で注入する。各ＰＭＯＳチャネル層はヒ素を７０ｋｅＶ、あるいはリンを３０ｋｅＶで、しきい値によって１×１０１２〜４×１０１３ｃｍ−２の条件で注入する。低しきい値のＭＯＳトランジスタが必要な場合には、ＮＭＯＳにはヒ素、あるいはリンをイオン注入し、ＰＭＯＳにはホウ素をイオン注入することで実現することが可能である。
【００９１】
次に、図１３に示すように、半導体基板６００の表面を洗浄し、フォトリソグラフィ技術、ウエットエッチ法および酸化法により、膜厚約７ｎｍの３．３Ｖ系デバイスＨＤ用のゲート絶縁膜６３１、膜厚約３．２ｎｍの１．８Ｖ系デバイスＬＤ用のゲート絶縁膜６３２および膜厚約２．０ｎｍのＣｏｒｅデバイスＣＤ用のゲート絶縁膜６３３を形成し、続いて半導体基板６００の主面の全面にゲート電極用の膜厚１５０〜２００ｎｍの多結晶シリコン膜６３４を成膜する。
【００９２】
次に、図１４に示すように、フォトリソグラフィ技術を用いたイオン注入を行い、多結晶シリコン膜６３４の一部にＮ型不純物を注入し、他の一部にＰ型不純物を注入することで、Ｎ型不純物添加領域６４１およびＰ型不純物添加領域６４２をそれぞれ形成する。Ｎ型の不純物添加としてはリンイオンを、３０ｋｅＶ、４×１０１５ｃｍ−２の条件で注入し、Ｐ型の不純物添加としてはホウ素イオンを、１０ｋｅＶ、２×１０１５ｃｍ−２の条件で注入する。
【００９３】
次に、図１５に示すように、フォトリソグラフィ技術、ドライエッチング法を用いてＮ型不純物添加領域６４１およびＰ型不純物添加領域６４２をパターニングする。これにより、Ｎ型不純物添加領域６４１からなる３．３Ｖ系ＮＭＯＳゲート電極６５０、１．８Ｖ系ＰＭＯＳゲート電極６５３、Ｃｏｒｅ−ＮＭＯＳゲート電極６５４、およびメモリＰＭＯＳゲート電極６５７を形成する。また、同工程により、Ｐ型不純物添加領域６４２からなる３．３Ｖ系ＰＭＯＳゲート電極６５１、１．８Ｖ系ＮＭＯＳゲート電極６５２、Ｃｏｒｅ−ＰＭＯＳゲート電極６５５およびメモリＮＭＯＳゲート電極６５６を形成する。
【００９４】
次に、図１６に示すように、フォトリソグラフィ技術を用いたイオン注入により、半導体基板６００の主面にＮ型ＬＤＤ領域（エクステンション領域）６６１、Ｐ型ＬＤＤ領域６６２、ＮＭＯＳエクステンション領域６６５、ＮＭＯＳのハロー領域６６６、ＰＭＯＳエクステンション領域６６３およびＰＭＯＳのハロー領域６６４を形成する。Ｎ型ＬＤＤ領域６６１はリンイオンを１０ｋｅＶ、１×１０１３ｃｍ−２の条件でイオン注入して形成する。Ｐ型ＬＤＤ領域６６２はホウ素イオンを５ｋｅＶ、１×１０１３ｃｍ−２の条件でイオン注入して形成する。ＮＭＯＳエクステンション領域６６５はヒ素イオンを５ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入して形成する。ＮＭＯＳのハロー領域６６６はホウ素イオンを１０ｋｅＶ、２×１０１３ｃｍ−２の条件でイオン注入して形成する。ＰＭＯＳエクステンション領域６６３は二フッ化ホウ素イオンを３ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入して形成する。ＰＭＯＳのハロー領域６６４はリンイオンを１０ｋｅＶ、２×１０１３ｃｍ−２の条件でイオン注入することで形成する。
【００９５】
続いて、前記実施の形態１で説明したように、ＮＭＯＳのハロー領域６６６を形成し、また、炭素を８ｋｅＶ、１×１０１５ｃｍ−２の条件で半導体基板６００の主面に共注入することで、炭素注入層６６７を形成する。なお、炭素の共注入はＮＭＯＳのハロー領域６６６を形成する前に行うことが好ましい。
【００９６】
次に、図１７に示すように、各ゲート電極の側壁にサイドウォール６７１を形成した後、フォトリソグラフィ技術を用いたイオン注入を行い、ＮＭＯＳの拡散層６７２およびＰＭＯＳの拡散層６７３を形成する。拡散層６７２は、ヒ素を７０ｋｅＶ、２×１０１５ｃｍ−２の条件でイオン注入して形成し、拡散層６７３は、ホウ素を３０ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入して形成し、不純物活性化のための熱処理を行う。
【００９７】
次に、図１８に示すように、シリサイド層６８０を形成した後に、ライナー絶縁膜６８１、層間絶縁膜６８２を順次形成し、表面平坦化のためにＣＭＰ法を用いて層間絶縁膜６８２の上面を平坦化する。
【００９８】
次に、図１９に示すように、フォトリソグラフィ技術、ドライエッチング法にてライナー絶縁膜６８１および層間絶縁膜６８２を貫通してシリサイド層６８０を露出するコンタクトホールを形成し、窒化チタンからなるバリア導体膜、タングステン膜を順次成膜することでコンタクトホール内を埋め込む。続いて、バリア導体膜およびタングステン膜をＣＭＰ法で研磨して層間絶縁膜６８２の上面を露出させることで、分離した複数のコンタクトプラグ６９１を形成する。続いて、層間絶縁膜６８２上に線間絶縁膜６９２を形成し、フォトリソフラフィ技術、ドライエッチング法にて線間絶縁膜６９２を貫通してコンタクトプラグ６９１を露出する配線溝を形成した後、バリア導体膜および銅からなるメッキ膜により配線溝を埋め込み、ＣＭＰ法により線間絶縁膜６９２を露出させることで、バリア導体膜およびメッキ膜からなる複数の第１配線６９３を形成する。
【００９９】
その後、線間絶縁膜６９２上に層間絶縁膜を形成し、フォトリソグラフィ技術、ドライエッチング法を用いて前記層間絶縁膜に配線溝および第１配線６９３に達するビアホールを形成した後、配線溝内およびビアホール内をバリア導体膜および銅のメッキ膜により埋め込み、バリア導体膜およびメッキ膜を研磨することにより、第２配線６９５と第１ビア（図示しない）とを同時に形成する。第１ビアは、第１配線６９３と第２配線６９５を接続する接続部材である。続いて、第２配線６９５を覆うように層間絶縁膜６９６を形成する。その後の工程の図示は省略するが、先の配線形成プロセスを繰り返し用い、必要な層数を積層した多層配線構造を形成することで本実施の形態の半導体装置が完成する。
【０１００】
図２０は、上記プロセスを用いて形成したＳＯＣチップＳＣの平面図である。ＳＯＣチップＳＣの周縁部には複数のパッドＰＤが配置され、ＳＯＣチップＳＣの中央の領域にはアナログ回路領域ＡＣ、メモリ（ＳＲＡＭ）領域ＭＡ、周辺回路部ＯＣ、配線領域ＬＲなどがある。特に半導体素子の特性ばらつきが問題になるのは、ハッチングを付したアナログ回路領域ＡＣおよびメモリ領域ＭＡであり、これらの領域の素子には優先的に本発明の方法を適用することが望ましいが、それ以外の周辺回路部ＯＣ等にも本発明を適用することも可能である。
【０１０１】
本実施の形態では、前記実施の形態１に示した方法をＳＯＣ製品に適用した例を示したが、前記実施の形態２、および前記実施の形態３の方法を適用することも可能であり、またそれらを組み合わせて使用することも可能である。
【０１０２】
本実施の形態の製造方法を用いた製品を実現することで、ＭＩＳトランジスタの短チャネル効果を効果的に抑制することが可能となり、短チャネル効果に起因して起こる特性ばらつきが小さくなるとともに、共注入した炭素が半導体装置の製造プロセスで導入される格子間シリコンのトラップとして働くため、半導体基板の主面に沿う方向である横方向の不純物分布の擾乱が小さくなる。このため、特性ばらつきによる待機電力または消費電力などの増大を防ぎ、特性ばらつきの増大によるマージン性不良増大を抑制することが可能となる。
【０１０３】
（実施の形態５）
図２１を用いて、本実施の形態５の半導体装置を説明する。図２１は、一般的に製造されるＳＲＡＭ製品であるＳＲＡＭチップ７００の平面図である。ＳＲＡＭチップ７００は、情報を記憶するメモリセル領域７０１を有し、メモリセル領域７０１の情報を読み出したり、書き込んだりする回路および電源回路を含む周辺回路領域７０２から構成される。ＳＲＡＭチップ７００上で最も面積が大きいメモリセル領域７０１を形成する素子は、低コスト化のために微細化されることが多く、最小プロセスを用いて設計される。このため、短チャネル効果およびランダムばらつきによる影響を受けやすく、前記実施の形態１〜３で説明した本発明を単独または組み合わせて適用することで、短チャネル効果およびランダムばらつきを抑制することができる。ＳＲＡＭチップ７００の製造工程に関しては、前記実施の形態４で示した一般的なＳＯＣ製品の製造方法と同様であるため、ここでは説明を省略する。
【０１０４】
本実施の形態のＳＲＡＭチップ７００では、前記実施の形態１〜４と同様に、ホウ素を注入する領域に炭素を共注入することにより、効果的に短チャネル効果を抑制することが可能となる。これにより、短チャネル効果に起因する特性ばらつきが小さくなるとともに、製造工程で導入される格子間シリコンのトラップとして共注入層の炭素が働くため、横方向の不純物分布の擾乱が小さくなる。このため、特性ばらつきによる待機電力または消費電力などの増大を防ぎ、特性ばらつきの増大によるマージン性不良増大を抑制することが可能となる。
【０１０５】
（実施の形態６）
図２２および図２３を用いて、本実施の形態６の半導体装置を説明する。図２２および図２３は、本実施の形態の半導体イメージセンサーの断面図であり、フォトダイオードを含む領域を示している。図２２では、半導体基板の主面に形成された半導体素子よりも上層の配線などを含む積層構造の図示は省略している。
【０１０６】
図２２に示すように、半導体イメージセンサーは半導体基板８００の主面に形成されており、半導体基板８００の主面に形成された複数の素子分離領域８０１などにより複数の領域に区切られている。すなわち、半導体基板８００の主面には周辺領域８０３、フォトダイオード領域８０４および画素トランジスタ領域８０６により構成された画素領域８０２と周辺回路領域８０５とがあり、周辺回路領域８０５には、前記実施の形態１および前記実施の形態２で説明したようなＮ型ＭＩＳトランジスタおよびＰ型ＭＩＳトランジスタが形成されている。周辺回路領域８０５のＮ型ＭＩＳトランジスタはＰウエル８１２上に形成されたゲート電極８２２と、ソース・ドレイン領域であるＮ＋領域８３０とを有しており、周辺回路領域８０５のＰ型ＭＩＳトランジスタはＮウエル８１３上に形成されたゲート電極８２３と、ソース・ドレイン領域であるＰ＋領域８３１とを有している。
【０１０７】
また、画素トランジスタ領域８０６には、Ｎ型のトランジスタである転送トランジスタと、Ｎ型のトランジスタであるＡＭＰトランジスタ（増幅トランジスタ）とが形成されている。フォトダイオード領域８０４にはフォトダイオードが形成されている。フォトダイオードおよび転送トランジスタは周辺回路領域８０５のトランジスタが形成されているＰウエル８１２およびＮウエル８１３よりも深いＰウエル８１１上に形成されており、フォトダイオードは、半導体基板の主面に高濃度でＰ型の不純物（ホウ素）が導入されたＰ＋領域８２５と、Ｐ＋領域８２５の直下に形成され、周辺回路領域８０５のトランジスタのソース・ドレイン領域よりも深い接合深さを有するＮ型の半導体領域であるＮ型領域８１５とを有している。フォトダイオードは、Ｐ＋領域８２５とＮ型領域８１５とのＰＮ接合によりダイオードとして機能する受光素子（光検出装置）である。つまり、Ｎ型領域８１５はＰ＋領域８２５よりも深い接合深さを有している。
【０１０８】
転送トランジスタは、周辺回路領域８０５のトランジスタのゲート電極よりも長いゲート長を有する転送トランジスタゲート電極８２０を有し、Ｎ型領域８１５およびＮ＋領域８３０をソース・ドレイン領域とするＭＩＳトランジスタである。ＡＭＰトランジスタはゲート電極８２１と、ソース・ドレイン領域であるＮ＋領域８３０とを有している。
【０１０９】
ここで、フォトダイオードを構成するＰ＋領域８２５はホウ素を有する半導体領域である。本実施の形態では、Ｐ＋領域８２５を構成するホウ素の拡散を防ぎ、高精度にＰ＋領域８２５を配置することを目的として、Ｐ＋領域８２５の近傍には炭素を共注入して形成した炭素注入層８２６が形成されている。前記実施の形態１、２と同様に、ホウ素を浅い領域に集めるため、炭素注入層８２６はＰ＋領域８２５よりも浅い領域に形成されている。すなわち、炭素注入層８２６はＰ＋領域８２５よりも浅い接合深さを有し、その濃度ピークはＰ＋領域８２５よりも浅い領域に位置している。図２２では、炭素注入層８２６の形成領域を破線で示している。
【０１１０】
半導体イメージセンサーは、フォトダイオードの高精度なＰＮ接合の形成がその性能に非常に重要な影響を与える。このため、本実施の形態では、このＰＮ接合を構成するＰ＋領域８２５を形成する際に、炭素を共注入した炭素注入層８２６を同時に形成することで、高精度なＰ＋領域８２５の濃度分布を実現することを可能とし、フォトダイオードの性能を向上させている。なお、半導体イメージセンサーの製造工程に関しては、前記実施の形態４で示した一般的なＳＯＣ製品と同様であるため、ここでは説明を省略する。
【０１１１】
図２３には、図２２において図示を省略した、半導体基板８００の主面よりも上層の積層構造と、図２２で示した半導体基板８００およびその主面の半導体素子とを共に示している。図２３に示すように、フォトダイオードを構成するＰ＋領域８２５の上面は保護膜８２７により覆われており、フォトダイオードが光を受光する際は、保護膜８２７を介して光を感知する。保護膜８２７に覆われていないソース・ドレイン領域などの半導体領域およびゲート電極の上面にはシリサイド層が形成され、フォトダイオードおよびその他のトランジスタなどを覆うように形成された層間絶縁膜８５０を貫通するコンタクトホール内には、コンタクトプラグ８５２が形成されている。シリサイド層上にはコンタクトプラグ８５２を介して金属配線８５３が形成されている。金属配線８５３の同層には線間絶縁膜８５１が形成され、線間絶縁膜８５１上および金属配線８５３上には層間絶縁膜８６０および線間絶縁膜８６１が順に形成されており、金属配線８５３の上面は、層間絶縁膜８６０を貫通するビア８６４を介して、線間絶縁膜８６１と同層に形成された金属配線８６３に電気的に接続されている。なお、ここではソース・ドレイン領域上のコンタクトプラグの図示を省略している。
【０１１２】
同様に、金属配線８６３上には層間絶縁膜、ビア、線間絶縁膜および金属配線を含む層が複数層積層されており、その積層構造には、上面から下面まで貫通し、保護膜８２７の上面を露出させてフォトダイオードに光を透過させるための開口部８５４が形成されている。開口部８５４は光の透過性のある絶縁膜により埋め込まれ、フォトダイオードの直上であって前記絶縁膜の上面には半球状の凸型のレンズ８５５が形成されている。
【０１１３】
本実施の形態の半導体イメージセンサーでは、形成位置を高精度に制御され、かつより急峻なＰＮ接合界面を有するフォトダイオードを形成することができる。これにより、フォトダイオード領域８０４（図２２参照）に蓄積可能な電荷量を確保することが可能となる。また、本発明の方法の実施の形態１〜３の手法を単独、あるいは組み合わせて半導体イメージセンサーに適用することで、半導体イメージセンサーの周辺回路領域において、効果的に短チャネル効果を抑制することが可能となる。これは、共注入層内の炭素が、製造工程で導入される格子間シリコンのトラップとして働くためであり、これによって横方向の不純物分布の擾乱が小さくなる。このため、周辺回路を微細プロセスを用いて製造した場合に、半導体装置の特性ばらつきを抑え、待機電力および消費電力の増大を防ぎ、歩留まりを向上させ、結果としてチップ面積を低減することが可能となり、製品の低コスト化が可能となる。
【０１１４】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１５】
例えば、前記実施の形態１〜５では、本発明をＭＩＳトランジスタに半導体基板上に適用した例について説明したが、本発明はホウ素のような拡散しやすい不純物を導入した半導体領域を形成する半導体装置を微細化する際に、前記半導体領域を高い精度で微細化することが可能であるため、パワーＭＯＳＦＥＴや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの縦型トランジスタなどにも適用することも可能である。
【産業上の利用可能性】
【０１１６】
本発明は、ホウ素などの拡散しやすい不純物を含む半導体領域を有する装置の製造技術に適用して有効である。
【符号の説明】
【０１１７】
３００、４００、５００、６００、８００ 半導体基板
３０１、４０１、５０１ チャネル注入層
３０２、４０２、５０２、６３１〜６３３ ゲート絶縁膜
３０３、４０３、５０３、８２１〜８２３ ゲート電極
３０４、４０４ オフセットスペーサー
３０５、４０５ エクステンション領域
３０６、４０６、５０６、６６４、６６６ ハロー領域
３０７、４０７、５０７、６６７、８２６ 炭素注入層
３０８、４０８、６７１ サイドウォール
３０９、４０９、６７２、６７３ 拡散層
３１０、６８０ シリサイド層
３１１、３１３、６８２、６９６、８５０、８６０ 層間絶縁膜
３１２、６９１、８５２ コンタクトプラグ
３１４、８５３、８６３ 金属配線
６０１ 表面保護酸化膜
６０２、８０１ 素子分離領域
６０３、７０２ 周辺回路領域
６０４、７０１、８０５ メモリセル領域
６０５、６０７ ＮＭＯＳ領域
６０６、６０８ ＰＭＯＳ領域
６１０ フォトレジスト膜
６１１ ウエル
６１２、８１３、ＮＷ Ｎウエル
６１３、８１１、８１２、ＰＷ Ｐウエル
６２０、６２３、６２４、６２７ ＮＭＯＳチャネル層
６２１、６２２、６２５、６２６ ＰＭＯＳチャネル層
６３４ 多結晶シリコン膜
６４１ Ｎ型不純物添加領域
６４２ Ｐ型不純物添加領域
６５０ ３．３Ｖ系ＮＭＯＳゲート電極
６５１ ３．３Ｖ系ＰＭＯＳゲート電極
６５２ １．８Ｖ系ＮＭＯＳゲート電極
６５３ １．８Ｖ系ＰＭＯＳゲート電極
６５４ Ｃｏｒｅ−ＮＭＯＳゲート電極
６５５ Ｃｏｒｅ−ＰＭＯＳゲート電極
６５６ メモリＮＭＯＳゲート電極
６５７ メモリＰＭＯＳゲート電極
６６１ Ｎ型ＬＤＤ領域
６６２ Ｐ型ＬＤＤ領域
６６３ ＰＭＯＳエクステンション領域
６６５ ＮＭＯＳエクステンション領域
６８１ ライナー絶縁膜
６９２、８５１、８６１ 線間絶縁膜
６９３ 第１配線
６９５ 第２配線
７００ ＳＲＡＭチップ
８０２ 画素領域
８０３ 周辺領域
８０４ フォトダイオード領域
８０６ 画素トランジスタ領域
８１５ Ｎ型領域
８２０ 転送トランジスタゲート電極
８２５、８３１ Ｐ＋領域
８２７ 保護膜
８３０ Ｎ＋領域
８５４ 開口部
８５５ レンズ
８６４ ビア
ＡＣ アナログ回路領域、
ＣＤ Ｃｏｒｅデバイス
ＨＤ ３．３Ｖ系デバイス
ＩＲ 配線領域
ＬＤ １．８Ｖ系デバイス
ＭＡ メモリ領域
ＯＣ 周辺回路部
ＰＤ パッド
ＳＣ ＳＯＣチップ
【特許請求の範囲】
【請求項１】
半導体素子を構成するホウ素注入領域に、炭素が共注入された炭素注入層が形成されていることを特徴とする半導体装置。
【請求項２】
前記ホウ素注入領域および前記炭素注入層は半導体基板の主面に形成されており、
前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記ホウ素注入領域内のホウ素の濃度ピークの位置は、前記炭素注入層内の炭素の濃度ピークの位置と同じ位置または前記炭素注入層内の炭素の濃度ピークの位置よりも浅い領域に位置していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体素子はＮ型のＭＩＳトランジスタであり、前記ホウ素注入層は前記Ｎ型のＭＩＳトランジスタのハロー領域であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
前記炭素注入層内の炭素の濃度ピークは前記エクステンション領域内の不純物の濃度ピークよりも深い領域に位置していることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体素子はＰ型のＭＩＳトランジスタであり、
前記Ｐ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
前記ホウ素注入層は前記エクステンション領域であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体素子は、半導体基板の主面に形成された前記ホウ素注入層と、前記半導体基板の主面に、前記ホウ素注入層よりも深い接合深さで形成されたＮ型の半導体領域との界面にＰＮ接合を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体素子を構成するホウ素注入領域に、炭素が共注入された炭素注入層を有する半導体装置の製造方法であって、
（ａ）半導体基板にホウ素を注入して前記ホウ素注入領域を形成する工程と、
（ｂ）前記半導体基板に炭素を注入して前記炭素注入層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記ホウ素注入領域内のホウ素の濃度ピークの位置を、前記炭素注入層内の炭素の濃度ピークの位置と同じ位置または前記炭素注入層内の炭素の濃度ピークの位置よりも浅い領域に形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記（ａ）工程でのホウ素の注入エネルギーの値は、前記（ｂ）工程での炭素の注入エネルギー以上の値であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記（ｂ）工程の後に前記（ａ）工程を行うことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１１】
前記半導体素子はＮ型のＭＩＳトランジスタであり、前記ホウ素注入層は前記Ｎ型のＭＩＳトランジスタのハロー領域であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１２】
前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
前記炭素注入層内の炭素の濃度ピークの位置を、前記エクステンション領域内の不純物の濃度ピークの位置よりも深い領域に形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
（ｃ）Ｎ型の不純物を注入することで前記エクステンション領域を形成する工程をさらに有し、
前記（ｃ）工程での前記Ｎ型の不純物の注入エネルギーは、前記（ｂ）工程での炭素の注入エネルギーよりも小さいことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記半導体素子はＰ型のＭＩＳトランジスタであり、
前記Ｐ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
前記ホウ素注入層は前記エクステンション領域であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１５】
（ｄ）前記半導体基板の主面に、Ｎ型の半導体領域を形成する工程をさらに有し、
前記（ａ）工程および前記（ｄ）工程により、前記ホウ素注入層よりも深い接合深さを有する前記Ｎ型の半導体領域と前記ホウ素注入層との界面にＰＮ接合を有する前記半導体素子を形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１】
半導体素子を構成するホウ素注入領域に、炭素が共注入された炭素注入層が形成されていることを特徴とする半導体装置。
【請求項２】
前記ホウ素注入領域および前記炭素注入層は半導体基板の主面に形成されており、
前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記ホウ素注入領域内のホウ素の濃度ピークの位置は、前記炭素注入層内の炭素の濃度ピークの位置と同じ位置または前記炭素注入層内の炭素の濃度ピークの位置よりも浅い領域に位置していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体素子はＮ型のＭＩＳトランジスタであり、前記ホウ素注入層は前記Ｎ型のＭＩＳトランジスタのハロー領域であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
前記炭素注入層内の炭素の濃度ピークは前記エクステンション領域内の不純物の濃度ピークよりも深い領域に位置していることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体素子はＰ型のＭＩＳトランジスタであり、
前記Ｐ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
前記ホウ素注入層は前記エクステンション領域であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体素子は、半導体基板の主面に形成された前記ホウ素注入層と、前記半導体基板の主面に、前記ホウ素注入層よりも深い接合深さで形成されたＮ型の半導体領域との界面にＰＮ接合を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体素子を構成するホウ素注入領域に、炭素が共注入された炭素注入層を有する半導体装置の製造方法であって、
（ａ）半導体基板にホウ素を注入して前記ホウ素注入領域を形成する工程と、
（ｂ）前記半導体基板に炭素を注入して前記炭素注入層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記ホウ素注入領域内のホウ素の濃度ピークの位置を、前記炭素注入層内の炭素の濃度ピークの位置と同じ位置または前記炭素注入層内の炭素の濃度ピークの位置よりも浅い領域に形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記（ａ）工程でのホウ素の注入エネルギーの値は、前記（ｂ）工程での炭素の注入エネルギー以上の値であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記（ｂ）工程の後に前記（ａ）工程を行うことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１１】
前記半導体素子はＮ型のＭＩＳトランジスタであり、前記ホウ素注入層は前記Ｎ型のＭＩＳトランジスタのハロー領域であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１２】
前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
前記炭素注入層内の炭素の濃度ピークの位置を、前記エクステンション領域内の不純物の濃度ピークの位置よりも深い領域に形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
（ｃ）Ｎ型の不純物を注入することで前記エクステンション領域を形成する工程をさらに有し、
前記（ｃ）工程での前記Ｎ型の不純物の注入エネルギーは、前記（ｂ）工程での炭素の注入エネルギーよりも小さいことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記半導体素子はＰ型のＭＩＳトランジスタであり、
前記Ｐ型のＭＩＳトランジスタのソース・ドレイン領域は拡散層と、接合深さが前記拡散層よりも浅いエクステンション領域とを有し、
前記ホウ素注入層は前記エクステンション領域であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１５】
（ｄ）前記半導体基板の主面に、Ｎ型の半導体領域を形成する工程をさらに有し、
前記（ａ）工程および前記（ｄ）工程により、前記ホウ素注入層よりも深い接合深さを有する前記Ｎ型の半導体領域と前記ホウ素注入層との界面にＰＮ接合を有する前記半導体素子を形成することを特徴とする請求項７記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−２３８７６０（Ｐ２０１２−２３８７６０Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０７３６７（Ｐ２０１１−１０７３６７）
【出願日】平成２３年５月１２日（２０１１．５．１２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度 独立行政法人新エネルギー・産業技術総合開発機構 「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月１２日（２０１１．５．１２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度 独立行政法人新エネルギー・産業技術総合開発機構 「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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