【課題】微細ＣＭＯＳと中高耐圧ＭＯＳＦＥＴとの混載を前提とする集積回路（半導体装置）において、中高耐圧ＭＯＳＦＥＴのチャネル長やしきい値電圧のばらつきを抑制して、設計仕様どおりの安定した回路動作の実現や出力電流密度の向上を図ることができる技術を提供する。
【解決手段】本発明における特徴は、チャネル領域ＣＨの幅（チャネル長）を小さくしたことにある。具体的には、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成する。これにより、チャネル領域ＣＨの幅Ｌを小さくすることができ、しきい値電圧のばらつきを小さくすることができる。 （もっと読む）

【課題】半導体基板の表面に導入された不純物を、前記表面の浅い領域に高精度かつ高濃度で分布させ、不純物が半導体基板の深い領域に拡散することを防ぐことで、半導体装置の歩留まりおよび性能を向上させ、装置の微細化を容易にする。
【解決手段】Ｎ型ＭＩＳトランジスタにおいて、半導体基板３００に打ち込まれた炭素が、同じ領域に打ち込まれたホウ素を引き寄せる性質を利用し、ホウ素をＮ型の不純物として注入したハロー領域３０６に炭素を共注入して炭素注入層３０７を形成する。これにより、ホウ素が増速拡散することを防ぎ、ハロー領域３０６を高い精度で形成することを可能とすることで、微細化された半導体素子の短チャネル効果の発生を抑制する。 （もっと読む）

【課題】信頼性の高いゲート絶縁膜を備えたＳｉＣ半導体装置を提供する。
【解決手段】８度以下のオフ角度を有する炭化珪素基板（１）と、この基板上に形成された第１導電型の第１炭化珪素領域（２）と、この領域の表面に形成された第２導電型の第２炭化珪素領域（３）と、この領域の表面に形成され、不純物濃度が第２の炭化珪素領域と同程度に調整された第１導電型の第３炭化珪素領域（４）と、この領域の表面に選択的に形成された第１導電型の第４炭化珪素領域（５）と、第２炭化珪素領域の表面に形成された第２導電型の第５炭化珪素領域（６）と、第１炭化珪素領域から第３炭化珪素領域の少なくとも端部までを覆うように形成されたゲート絶縁膜（７）と、この上に形成されたゲート電極（８）とを具備し、第３炭化珪素領域の表面における、第３と第４炭化珪素領域の境界面は、オフ角度方向と９０°以外の角度で交差するように形成されている。 （もっと読む）

【課題】部品点数を増やすことなく、ＳｉＣ半導体装置の結晶劣化の進行を抑制することが可能な半導体素子を提供する。
【解決手段】ｐ型コレクタ域９１およびｎ型コレクタ領域９２を含むコレクタ層９３と、ｎ型半導体層２０と、ｐ型ボディ領域３０と、ｎ型エミッタ領域４０と、ボディ領域３０に接して形成されたチャネルエピ層５０と、エミッタ電極４５と、ゲート絶縁膜６０と、ゲート電極６５と、コレクタ電極７０とを備える構造とする。双方向導通ＩＧＢＴ１００のゲート電極６５に印加する電圧が閾値電圧よりも小さい場合、エミッタ電極４５からチャネルエピ層５０を介してコレクタ電極７０へ電流を流すダイオードとして機能させる。 （もっと読む）

【課題】ＭＯＳＦＥＴ動作からＩＧＢＴ動作に切り替わるときのコレクタ電圧を上昇させずに、アバランシェ耐量を向上させる半導体装置を提供する。
【解決手段】Ｐ^-型基板の表面部に形成されたＮ型リサーフ領域と、Ｐ型ベース領域と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜と、Ｎ型リサーフ領域内に形成されたＮ＋型ドレイン領域１０９及びＰ＋型コレクタ領域１０８と、ゲート絶縁膜上に形成されたゲート電極１０７と、Ｐ＋型コレクタ領域１０８及びＮ＋型ドレイン領域１０９に電気接続されたコレクタ／ドレイン電極と、Ｎ＋型エミッタ／ソース領域１０５に電気接続されたエミッタ／ソース電極と、Ｎ型リサーフ領域内であってＰ型ベース領域及びＮ＋型ドレイン領域１０９とは離隔しＰ＋型コレクタ領域１０８の側面と対向して形成された、Ｎ型リサーフ領域よりも高いキャリア濃度のバッファ領域１１４とを備える半導体装置。 （もっと読む）

【課題】耐圧を向上した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、ゲート領域、ゲート絶縁膜及び電界緩和領域を備える。第１導電形の第１半導体領域は、第１部分と第１方向に延出した第２部分とを有する。第１導電形の第２半導体領域は、第１部分上の第３部分と第２部分と隣接する第４部分とを有する。第２導電形の第３半導体領域は、第３部分上の第５部分と第４部分と隣接する第６部分とを有する。第１導電形の第４半導体領域は、第５部分上で第６部分と隣接する。ゲート領域は、第２半導体領域、第３半導体領域及び第４半導体領域を第２方向に貫通するトレンチ内に設けられる。ゲート絶縁膜は、トレンチ内壁とゲート領域との間に設けられる。第２導電形の電界緩和領域は、第３部分と第５部分との間に設けられ、第３半導体領域よりも不純物濃度が低い。 （もっと読む）

【課題】窒化処理によって低下した閾値電圧を、向上させることができる炭化珪素半導体装置の製造方法を提供する。
【解決手段】ベース領域７およびソース領域８を含む炭化珪素ドリフト層６上に二酸化珪素を主成分とするゲート絶縁膜１１が形成された炭化珪素基板２を窒化処理する窒化処理工程と、窒化処理工程後、炭化珪素基板２を、一酸化二窒素を含む雰囲気中で６００℃以上１０００℃以下の温度で熱処理する熱処理工程と、を備える。 （もっと読む）

【課題】高耐圧でオン電圧を低くできる双方向素子および半導体装置を提供すること。
【解決手段】分割半導体領域にｐオフセット領域５とその表面に第１、第２ｎソース領域９、１０を形成することで、第１、第２ｎソース領域９、１０の平面距離を短縮してセルの高密度化を図り、トレンチに沿って耐圧を維持させることで高耐圧化を図り、ゲート電極７の電圧を第１、第２ｎソース電極１１、１２より高くすることで、トレンチ側壁にチャネルを形成して、双方向へ電流が流れる高耐圧で低オン電圧の双方向ＬＭＯＳＦＥＴとすることができる。 （もっと読む）

【課題】パワーＭＯＳトランジスタのサイズの縮小を図り、ソース・ドレイン間絶縁破壊電圧の低下を防止する。
【解決手段】Ｐ＋型コンタクト層１７をＮ＋型ソース層１８の底面の直下のＰ型ベース層１３内に埋め込んで形成する。これによりＰ型ベース層１３の表面にＮ＋型ソース層１８と並列にＰ＋型コンタクト層１７を形成する必要がなくなりＮ＋型ソース層１８の幅を狭くできる。また、Ｎ＋型ソース層１８の底面の直下のＰ型ベース層１３内にＰ＋型コンタクト層１７を形成するため、従来に比して、Ｐ＋型コンタクト層１７のＮ＋ソース層１８に対する面積占有率を大きくできる。この結果、ＮＰＮ寄生トランジスタがオンすることを妨げる事ができる。 （もっと読む）

【課題】耐圧確保とターンオフタイム短縮の両立が可能なＩＧＢＴ構造を有する半導体装置を提供する。
【解決手段】縦型ＩＧＢＴ構造とＰＭＯＳＦＥＴ３０とが半導体基体上に一体で形成されている半導体装置１０を構成する。この半導体装置は、ＰＭＯＳＦＥＴ３０のドレイン電極２９と、ＩＧＢＴのコレクタ１１とが電気的に接続されている。また、ＰＭＯＳＦＥＴ３０のソース領域（第２のベース領域１４）とドリフト領域１２とにまたがって形成されたドリフト領域の取り出し領域（ＮＳＤ１９）が、ＰＭＯＳＦＥＴ３０のソース領域の取り出し領域（ＰＳＤ２０）と導電膜により接続されている。 （もっと読む）

【課題】ショットキー接触を発生させることなく、炭素の析出を抑制することにより配線の密着性を向上したオーミック電極を有する炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】
ＳｉＣ半導体装置においてオーミック電極を形成する際に、ＳｉＣ層１１の一方の主表面上には、１種の第１の金属元素からなる、第１の金属層１２を形成する。また、第１の金属層の、ＳｉＣ層１１と対向する表面とは反対側の表面上（図１における上側）に、ＳｉからなるＳｉ層１３を形成する。このようにして形成した積層構造１０Ａに対して熱処理を行なう。以上により、電極の表面層への炭素原子の析出や、ＳｉとＳｉＣとによるショットキー接触の形成が抑制された、配線との良好な密着性を示すオーミック電極を有する炭化珪素半導体装置を得ることができる。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部の少なくとも一部に保護ダイオードとの非重畳領域を形成する。非重畳領域下方にセルおよび１層目のソース電極層を配置でき、ソース電極層内の抵抗の偏りを小さくできる。更に、ゲートパッド部から保護ダイオードまでの距離が、ソースパッド部から保護ダイオードまでの距離より小さくなる位置に保護ダイオードを配置する。これにより効率的にトランジスタ動作を行える素子領域を大きく確保でき、且つ配線部下方の第１ソース電極層抵抗を低減できる。 （もっと読む）

【課題】絶縁ゲート構造を有する横型の高耐圧半導体装置において、セル面積の増大を抑えつつ、素子全体の耐圧を向上させること。
【解決手段】平面レイアウトにおいて、トラック形状のゲート電極３８は、直線状に延びるコレクタ電極４０を囲む。トラック形状のエミッタ電極３７は、ゲート電極３８を囲む。トラック形状の第１分離トレンチ４３ａは、エミッタ電極３７を囲む。第２分離トレンチ４３ｂは、第１分離トレンチ４３ａを囲む。第１分離トレンチ４３ａと第２分離トレンチ４３ｂの間の領域は、ｎ型の分離シリコン領域４４である。分離シリコン領域４４は、エミッタ電極３７と同電位になっている。ゲート電極３８を通る切断線Ｑ−Ｒ−Ｓにおける断面構成において、ゲート電極３８の弧状部分に対応するＲ−Ｓ間のｐベース領域の深さは、ゲート電極３８の直線状部分に対応するＱ−Ｒ間のｐベース領域の深さよりも浅い。 （もっと読む）

【課題】（０００１）面や（１１−２０）面よりも優れた（０００−１）面の炭化珪素基板を用いた半導体装置において、ゲート酸化後の熱処理方法を最適化することにより、高耐圧で高チャネル移動度を有するＳｉＣ半導体装置を提供する。
【解決手段】（０００−１）面の炭化珪素からなる半導体領域にゲート絶縁膜と、そのゲート絶縁膜上にゲート電極と、上記半導体領域に電極を有する半導体装置において、ゲート絶縁膜中に１Ｅ１９／cm³から１Ｅ２０／cm³の範囲の水素あるいは水酸基（ＯＨ）を含む。或いは、ゲート絶縁膜と半導体領域の界面に１Ｅ２０／cm³から１Ｅ２２／cm³の範囲の水素あるいは水酸基（ＯＨ）が存在する。 （もっと読む）

【課題】短絡耐量の大きい半導体装置およびその製造方法を提供すること。
【解決手段】ｎ^-ドリフト領域３の表面層にｐボディ領域４と、ｎバッファ領域７とが離れて設けられている。ｐボディ領域４の表面層には、ｎ⁺エミッタ領域５とｐ⁺コンタクト領域６とが接するように設けられている。ｎバッファ領域７の表面層には、ｐ⁺コレクタ領域が設けられている。ｎ^-ドリフト領域３の上には、絶縁膜９が設けられており、ｎ⁺エミッタ領域５、ｐボディ領域４およびｎ^-ドリフト領域３の上にはゲート絶縁膜１０が設けられている。絶縁膜９の一部およびゲート絶縁膜１０の上には、ゲート電極１１が設けられている。ｐボディ領域４内の、ｐボディ領域４領域と、ｎ⁺エミッタ領域５およびｐ⁺コンタクト領域６との界面には、ｐ⁺低抵抗領域４１が設けられている。ｐ⁺低抵抗領域４１を含むｐボディ領域４には、ゲート絶縁膜１０との界面で不純物濃度が極大となる位置が２箇所ある。 （もっと読む）

【課題】信頼性の高いゲート絶縁膜を備えたＳｉＣ半導体装置を提供する。
【解決手段】８度以下のオフ角度を有する炭化珪素基板（１）と、この基板上に形成された第１導電型の第１炭化珪素領域（２）と、この領域の表面に形成された第２導電型の第２炭化珪素領域（３）と、この領域の表面に形成され、不純物濃度が第２の炭化珪素領域と同程度に調整された第１導電型の第３炭化珪素領域（４）と、この領域の表面に選択的に形成された第１導電型の第４炭化珪素領域（５）と、第２炭化珪素領域の表面に形成された第２導電型の第５炭化珪素領域（６）と、第１炭化珪素領域から第３炭化珪素領域の少なくとも端部までを覆うように形成されたゲート絶縁膜（７）と、この上に形成されたゲート電極（８）とを具備し、第３炭化珪素領域の表面における、第３と第４炭化珪素領域の境界面は、オフ角度方向と９０°以外の角度で交差するように形成されている。 （もっと読む）

【課題】横型ＩＧＢＴに対する過電流保護機能を有する半導体装置において、過電流保護機能が働く電流値のバラツキを低減する。
【解決手段】ゲート電圧により制御可能な主スイッチング素子である横型ＩＧＢＴ１と、電流検出用横型ＩＧＢＴ１０とが並列に接続されている。電流検出用横型ＩＧＢＴ１０ののベース領域１０９と、横型ＩＧＢＴ１のエミッタ領域１０６とが電気的に接続されている。電流検出用横型ＩＧＢＴ１０のエミッタ領域１０８と、横型ＩＧＢＴ１のエミッタ領域１０６とが、電流検出回路７のセンス抵抗４を介して電気的に接続されている。 （もっと読む）

【課題】半導体モジュールの生産性を向上させる。
【解決手段】絶縁ゲートを有した半導体素子をＤＵＴ１１として、その動特性試験を行う半導体素子評価装置１０において、ＤＵＴ１１の電極端子間に流れる電流を段階状に増加させながら動特性試験を行い、電極端子間に短絡が発生した直後に動特性試験を自動的に停止する半導体素子評価装置１０が提供される。これにより、ＤＵＴ１１の電極端子間の短絡によって発生するＤＵＴ１１の損傷を最小なものにし、併せてコンタクトピン１２等の損傷を最小なものとすることができる。その結果、コンタクトピン等のメンテナンス労力をより低減させ、半導体モジュールの生産性を向上させることができる。 （もっと読む）

【課題】高耐圧第二領域を設け、縦型パワーデバイスの高耐圧接合終端構造、集積回路ユニット間を分離する高耐圧接合終端構造、ｎチャネルまたはｐチャネルの高耐圧横型ＭＯＳＦＥＴの高耐圧接合終端構造などとし、配線が横切っても耐圧が低下せずに高耐圧が維持でき、かつ製造コストの低い高耐圧ＩＣを提供すること。
【解決手段】第一の出力配線６１と第二の出力配線６２下の電界強度を弱めるために、ＧＤＵ１を取り囲む第一の高耐圧接合終端構造ＨＶＪＴ１と、ＧＤＵ１内およびＬＳＵ内に形成される横型ＭＯＳＦＥＴを取り囲む第二の高耐圧接合終端構造ＨＶＪＴ２とが同一構造の高耐圧接合終端構造ＨＶＪＴで構成され、かつ一体となっている。 （もっと読む）

炭化シリコン内にｐチャネルＭＯＳデバイスを形成する方法は、炭化シリコン層内にｎ型ウェルを形成すること、および炭化シリコン層の表面のｎ型ウェル内にｐ型領域を形成するために、ｐ型ドーパントイオンを注入することを含み、ｐ型領域は、ｐ型領域に隣接したｎ型ウェル内にチャネル領域を少なくとも部分的に画定する。チャネル領域内にしきい値調整領域が形成される。注入されたイオンは、不活性雰囲気で、１６５０℃よりも高温でアニールされる。チャネル領域上にゲート酸化物層が形成され、ゲート酸化物層上にゲートが形成される。炭化シリコンベースのトランジスタは、炭化シリコン層と、炭化シリコン層内のｎ型ウェルと、炭化シリコン層の表面のｎ型ウェル内のｐ型領域であって、ｐ型領域に隣接したｎ型ウェル内にチャネル領域を少なくとも部分的に画定するｐ型領域とを含む。チャネル領域内にはしきい値調整領域があり、このしきい値調整領域は、ｐ型ドーパントを、約１×１０¹⁶ｃｍ^-3から約５×１０¹⁸ｃｍ^-3のドーパント濃度で含む。このトランジスタはさらに、チャネル領域上のゲート酸化物層と、ゲート酸化物層上のゲートとを含む。このトランジスタは、チャネル領域内において、ゲート電圧−２５Ｖで約５ｃｍ²／Ｖ−ｓを超える正孔移動度を示すことができる。
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