スピンFET、磁気抵抗効果素子及びスピンメモリ
【課題】スピンFET/スピンメモリの低消費電力と高信頼性を実現する。
【解決手段】本発明の例に係るスピンFETは、第1ソース/ドレイン領域11a-1上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜12と、第2ソース/ドレイン領域11a-2上に配置され、磁化方向が上方向又は下方向に変化する第2強磁性膜13と、第2強磁性膜13上に配置される反強磁性強誘電膜15と、第1ソース/ドレイン領域11a-1と第1強磁性膜12との間及び第2ソース/ドレイン領域11a-2と第2強磁性膜13との間の少なくとも1つに配置されるトンネルバリア膜20,21とを備える。反強磁性強誘電膜15の抵抗は、第1及び第2ソース/ドレイン領域11a-1, 11a-2がチャネル領域11cを介して導通したときのオン抵抗よりも大きい。
【解決手段】本発明の例に係るスピンFETは、第1ソース/ドレイン領域11a-1上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜12と、第2ソース/ドレイン領域11a-2上に配置され、磁化方向が上方向又は下方向に変化する第2強磁性膜13と、第2強磁性膜13上に配置される反強磁性強誘電膜15と、第1ソース/ドレイン領域11a-1と第1強磁性膜12との間及び第2ソース/ドレイン領域11a-2と第2強磁性膜13との間の少なくとも1つに配置されるトンネルバリア膜20,21とを備える。反強磁性強誘電膜15の抵抗は、第1及び第2ソース/ドレイン領域11a-1, 11a-2がチャネル領域11cを介して導通したときのオン抵抗よりも大きい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スピンFET(spin field effect transistor)、磁気抵抗効果素子(magnetoresistive element)及びスピンメモリに関する。
【背景技術】
【0002】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの実用化を目指して研究開発が日々盛んに行われている。例えば、磁気ランダムアクセスメモリ(MRAM: magnetic random access memory)や、ハードディスクの再生磁気ヘッドなどのTMR(tunnel magneto-resistance)効果を利用するデバイスは、その代表例である。
【0003】
最近では、次世代スピンデバイスとしてスピンFETが提案されている。
【0004】
スピンFETは、2値データを記憶する磁気記録部を有する点に特長を有し、メモリセルや、リコンフィギャブル(re-configurable)なロジック回路の構成要素などに使用される。スピンFETによりロジック回路を構成する場合、1種類の回路の磁気記録部のデータを書き換えるだけで、AND、NOR、OR、EX-ORなどの全てのロジックを選択的に実現できる可能性がある。
【0005】
これが実現されると、ロジック回路の種類に応じてトランジスタのレイアウトを変える必要がなくなるため、設計/開発期間の大幅な短縮と製造コストの大幅な削減が図れる。
【0006】
従って、このようなロジック回路を磁気ランダムアクセスメモリや強誘電体メモリ(FeRAM: ferroelectric random access memory)などの不揮発性半導体メモリと組み合わせて使用することが検討されている。
【0007】
しかし、現状のスピンFETでは、磁気記録部に対するデータ書き込みを電流磁場(書き込み電流により発生する磁場)又はスピン注入電流(スピン偏極電子によるスピントルク)により行っている。
【0008】
このため、前者の電流磁場を使用する場合には、素子サイズが小さくなると、書き込み電流の値が大きくなって消費電力が増大する、という問題が発生し、後者のスピン注入電流を使用する場合には、データ書き込みに大きな電流密度を必要とするためにトンネルバリア膜の破壊という信頼性上の問題が発生する。
【0009】
このような問題は、電子のスピン自由度を利用して磁気抵抗効果素子の磁化状態を変化させるスピンメモリにおいても同様に生じる。
【非特許文献1】JAP97, 10C514 (2005)
【非特許文献2】Science 30, 2004 vol.303 pp.661.
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明では、低消費電力及び高信頼性のスピンFET、磁気抵抗効果素子及びスピンメモリを提案する。
【課題を解決するための手段】
【0011】
本発明の例に係るスピンFETは、第1及び第2ソース/ドレイン領域と、第1及び第2ソース/ドレイン領域の間に配置されるチャネル領域と、チャネル領域上に配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極と、第1ソース/ドレイン領域上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、第2ソース/ドレイン領域上に配置され、磁化方向が上方向又は下方向に変化する第2強磁性膜と、第2強磁性膜上に配置される反強磁性強誘電膜と、第1ソース/ドレイン領域と第1強磁性膜との間及び第2ソース/ドレイン領域と第2強磁性膜との間の少なくとも1つに配置されるトンネルバリア膜とを備え、反強磁性強誘電膜の抵抗は、第1及び第2ソース/ドレイン領域がチャネル領域を介して導通したときのオン抵抗よりも大きい。
【0012】
本発明の例に係るスピンFETは、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、磁化方向が上方向又は下方向に変化する第2強磁性膜と、第1及び第2強磁性膜の間に配置されるチャネル領域と、チャネル領域上に配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極と、第2強磁性膜上に配置される反強磁性強誘電膜と、第1強磁性膜とチャネル領域との間及び第2強磁性膜とチャネル領域との間の少なくとも1つに配置されるトンネルバリア膜とを備え、反強磁性強誘電膜の抵抗は、第1及び第2強磁性膜がチャネル領域を介して導通したときのオン抵抗よりも大きい。
【0013】
本発明の例に係る磁気抵抗効果素子は、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、磁化方向が上方向又は下方向に変化する第2強磁性膜と、第1及び第2強磁性膜の間に配置されるトンネルバリア膜と、第2強磁性膜に隣接して配置される反強磁性強誘電膜とを備え、反強磁性強誘電膜の抵抗は、第1強磁性膜、第2強磁性膜及びトンネルバリア膜から構成される可変抵抗素子の抵抗の最大値よりも大きい。
【0014】
本発明の例に係るスピンメモリは、半導体基板と、半導体基板の表面領域に配置されるFETと、FETの直上に配置され、下端がFETの2つのソース/ドレイン領域のうちの1つに接続される上述の磁気抵抗効果素子と、磁気抵抗効果素子の上端に接続され、第1方向に延びるビット線と、FETのゲート電極に接続され、第1方向に交差する第2方向に延びるワード線とを備える。
【発明の効果】
【0015】
本発明によれば、低消費電力及び高信頼性のスピンFET、磁気抵抗効果素子及びスピンメモリを実現できる。
【発明を実施するための最良の形態】
【0016】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【0017】
1. 概要
本発明では、まず、垂直磁化膜(perpendicular magnetic film)を使用してフリー層及びピンド層を形成する。垂直磁化膜は、面内磁化膜(in-plane magnetic film)に比べて熱安定性にも優れる。
【0018】
ここで、垂直磁化膜とは、磁化方向が膜面に対して垂直方向(上方向又は下方向)となるいわゆる垂直磁気異方性(perpendicular magnetic anisotropy)を有する強磁性膜のことである。また、面内磁化膜とは、磁化方向が膜面に平行な方向となる強磁性膜のことである。
【0019】
また、膜面とは、膜厚方向の面、即ち、膜の上面又は下面のことをいい、膜の側面は、膜面に含まれない。
【0020】
次に、垂直磁化膜からなるフリー層に、磁化反転をアシストする反強磁性強誘電膜(anti-ferromagnetic ferroelectric film)を付加する。
【0021】
反強磁性強誘電膜は、垂直磁化膜としてのフリー層と組み合わせることにより、フリー層の磁化反転に必要な磁場(臨界磁場)又はスピン注入電流(臨界電流密度)を大幅に低減する作用を有する。
【0022】
反強磁性強誘電膜の代表例は、Cr2O3である。
【0023】
例えば、Cr2O3/Pt/[CoPt]3/Ptというラミネート構造では、温度150Kで、電圧の向きによりフリー層としての[CoPt]3の磁化方向を制御できる。
【0024】
さらに、本発明では、書き込み時におけるトンネルバリア膜の破壊を防止するために、以下の構成を採用する。
【0025】
・ スピンFETの場合
反強磁性強誘電膜の抵抗をスピンFETのオン抵抗よりも大きくする。
【0026】
・ 磁気抵抗効果素子又はスピンメモリの場合
反強磁性強誘電膜の抵抗を磁気抵抗効果素子(可変抵抗素子)の抵抗の最大値よりも大きくする。
【0027】
この主旨は、書き込み時に、反強磁性強誘電膜にかかる電圧をトンネルバリア膜にかかる電圧よりも大きくして、トンネルバリア膜の破壊を防ぐ点にある。
【0028】
書き込み方式については、例えば、反強磁性強誘電膜の磁化方向をそれにかかる電圧の向きにより制御する方式を採用する。
【0029】
反強磁性強誘電膜の磁化方向が定まると、フリー層(強磁性膜)と反強磁性強誘電膜との磁気結合により、フリー層の磁化は、反強磁性強誘電膜の磁化方向と同じ方向を向き易くなる。
【0030】
また、この方式に、スピン注入電流(スピン偏極電子によるスピントルク)を用いる方式、書き込み電流により生じる磁場を用いる方式などを組み合わせてもよい。
【0031】
さらに、スピン注入電流を流すためには、必然的に、反強磁性強誘電膜に電圧がかかるため、スピン注入電流を用いる方式を単独で採用しても構わない。
【0032】
2. 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【0033】
(1) スピンFET
まず、本発明の例をスピンFETに適用した場合について説明する。
【0034】
A. 第1基本構造
図1は、スピンFETの第1基本構造を示している。
第1基本構造は、スピン注入書き込み方式により書き込みを実行するトンネルバリアタイプスピンFETに関する。
【0035】
半導体基板10内には、ソース/ドレイン領域11a−1,11a−2及びエクステンション領域11bが形成される。これらソース/ドレイン領域11a−1,11a−2及びエクステンション領域11bは、不純物拡散層から構成される。
【0036】
2つのソース/ドレイン領域11a−1,11a−2間には、チャネル領域11cが配置される。スピンFETがオンになると、チャネル領域11c内には、チャネルが形成される。
【0037】
チャネル領域11c上には、ゲート絶縁膜18を介してゲート電極19が形成される。ゲート電極19上には、ゲート電極19を加工するときのマスクとなるキャップ絶縁膜22が形成される。ゲート絶縁膜18、ゲート電極19及びキャップ絶縁膜22の側壁には、側壁絶縁膜23が形成される。
【0038】
ソース/ドレイン領域11a−1上には、トンネルバリア膜20が形成される。トンネルバリア膜20上には、垂直磁気異方性を有する強磁性膜から構成されるピンド層12が形成される。
【0039】
ピンド層12の磁化方向は、反強磁性膜14により固定される。例えば、ピンド層12の磁化は、上向きに固定される。
【0040】
ソース/ドレイン領域11a−2上には、トンネルバリア膜21が形成される。トンネルバリア膜21上には、垂直磁気異方性を有する強磁性膜から構成されるフリー層13が形成される。
【0041】
ここで、トンネルバリア層20,21については、そのうちの1つを省略してもよい。
【0042】
また、ピンド層12の磁化の固定は、反強磁性膜14を用いずに、ピンド層12を十分に厚くすることにより行ってもよい。また、ピンド層12の磁化は、下向きに固定されていてもよい。
【0043】
フリー層13上には、反強磁性強誘電膜15が形成される。反強磁性強誘電膜15は、フリー層13の磁化反転をアシストする。
【0044】
また、反強磁性強誘電膜15の抵抗がスピンFETのオン抵抗よりも大きくなるように、反強磁性強誘電膜15の材料、サイズなどが決定される。
【0045】
反強磁性膜14上及び反強磁性強誘電膜15上には、それぞれ、電極16,17が形成される。
【0046】
電極16は、スピン注入電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1に接続される。
【0047】
同様に、電極17は、スピン注入電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2に接続される。
【0048】
このような構造のスピンFETにおいて、書き込みは、ゲート電極19に書き込み電圧Wを与えてスピンFETをオンにし、電極16,17間にチャネル領域11cを介してスピン注入電流を流すことにより行う。
【0049】
書き込みデータの値は、スピン注入電流の向きにより決定される。スピン注入電流の向きは、制御信号A,B,C,DによるPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより制御される。
【0050】
ここで、スピン注入電流が流れると、反強磁性強誘電膜15に一定電圧がかかり、その内部には電場が発生する。これに起因して、反強磁性強誘電膜15には歪が生じ、まず、反強磁性強誘電膜15の磁化が反転する。このため、反強磁性強誘電膜15の磁化がフリー層13の磁化反転をアシストする。
【0051】
例えば、ピンド層12及びフリー層13の磁気モーメントをアンチパラレル(磁化方向が逆向き)にするときは、スピン注入電流をPチャネルMOSトランジスタP1からNチャネルMOSトランジスタN2に向かって流す。
【0052】
この時、反強磁性強誘電膜15には、フリー層13側がプラス、電極17側がマイナスとなる電場が発生し、まず、反強磁性強誘電膜15の磁化方向が下向き(ピンド層12の磁化方向に対してアンチパラレル)となる。
【0053】
従って、フリー層13の磁化は、フリー層13と反強磁性強誘電膜15との磁気結合により、反強磁性強誘電膜15の磁化方向と同じ方向を向き易くなる。
【0054】
この状態で、さらに、スピン注入電流がPチャネルMOSトランジスタP1からNチャネルMOSトランジスタN2に向かって継続して流れるため、ピンド層12の磁化方向と逆向き(下向き)にスピン偏極された電子は、ピンド層12により反射され、フリー層13内の電子にスピントルクを与える。同時に、反強磁性強誘電膜15の磁化方向と同じ向き(下向き)にスピン偏極された電子は、反強磁性強誘電膜15を通過し、フリー層13内の電子にスピントルクを与える。
【0055】
その結果、フリー層13の磁化方向は、下向きとなり、ピンド層12の磁化方向に対してアンチパラレルとなる。
【0056】
また、ピンド層12及びフリー層13の磁気モーメントをパラレル(磁化方向が同じ向き)にするときは、スピン注入電流をPチャネルMOSトランジスタP2からNチャネルMOSトランジスタN1に向かって流す。
【0057】
この時、反強磁性強誘電膜15には、フリー層13側がマイナス、電極17側がプラスとなる電場が発生し、まず、反強磁性強誘電膜15の磁化方向が上向き(ピンド層12の磁化方向に対してパラレル)となる。
【0058】
従って、フリー層13の磁化は、フリー層13と反強磁性強誘電膜15との磁気結合により、反強磁性強誘電膜15の磁化方向と同じ方向を向き易くなる。
【0059】
この状態で、さらに、スピン注入電流がPチャネルMOSトランジスタP2からNチャネルMOSトランジスタN1に向かって継続して流れるため、ピンド層12の磁化方向と同じ向き(上向き)にスピン偏極された電子は、ピンド層12を通過し、フリー層13内の電子にスピントルクを与える。
【0060】
その結果、フリー層13の磁化方向は、上向きとなり、ピンド層12の磁化方向に対してパラレルとなる。
【0061】
このように、第1基本構造によれば、反強磁性強誘電膜15がスピン注入磁化反転をアシストするため、スピン注入電流の臨界電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【0062】
また、書き込み時に、反強磁性強誘電膜15にかかる電圧は、トンネルバリア膜20,21にかかる電圧よりも大きくなるため、トンネルバリア膜20,21の破壊を防止することができる。
【0063】
読み出しは、例えば、図5に示すように、ゲート電極19に読み出し電圧Rを与えてスピンFETをオンにし、電極16,17間にチャネル領域11cを介して読み出し電流を流すことにより行う。
【0064】
読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
【0065】
ピンド層12及びフリー層13の磁気モーメントがパラレルの場合には、通常のFETと同様に、スピンFETをオンにすると読み出し電流が流れる。これに対し、ピンド層12及びフリー層13の磁気モーメントがアンチパラレルの場合には、スピンFETをオンにしても読み出し電流が流れない。
【0066】
従って、第1基本構造によれば、フリー層13に書き込んだデータに応じて、スピンFETを、ゲート電圧によりスイッチングが制御される通常のFETとして、又は、ゲート電圧によらず、常にオフ状態のFETとして、選択的に使用できる。また、フリー層13のデータを書き換えることにより、リコンフィギャブルなロジック回路を実現できる。
【0067】
尚、ピンド層12及びフリー層13は、大きなMR(magneto-resistive)比を実現するために、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
【0068】
以上、説明したように、第1基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンFETを実現できる。
【0069】
B. 第2基本構造
図2は、スピンFETの第2基本構造を示している。
第2基本構造は、電圧の向きにより書き込みデータを制御するトンネルバリアタイプスピンFETに関する。
【0070】
デバイス構造については、第1基本構造と同じであるため、ここでは、その説明を省略する。
【0071】
第2基本構造では、スピントルクを利用せず、電圧のみでフリー層13の磁化方向を制御する。
【0072】
具体的には、データ書き込みは、電極17に書き込み電圧V1を与え、ゲート電極19に書き込み電圧V2を与え、反強磁性強誘電膜15の内部に電場を発生させることにより行う。
【0073】
例えば、ピンド層(強磁性膜)12及びフリー層(強磁性膜)13の磁気モーメントをアンチパラレルにするときには、電圧V1,V2の関係を、V2>V1にする。
【0074】
この時、反強磁性強誘電膜15の内部では、フリー層13側がプラス、電極17側がマイナスとなる電場が発生する。
【0075】
従って、反強磁性強誘電膜15の磁化方向は、下向きとなり、ピンド層12の磁化方向(上向き)に対してアンチパラレルとなる。
【0076】
これに伴い、フリー層13は、反強磁性強誘電膜15との磁気結合により、その磁化方向が反強磁性強誘電膜15の磁化方向と同じ下向き(ピンド層12の磁化方向に対してアンチパラレル)となる。
【0077】
また、ピンド層12及びフリー層13の磁気モーメントをパラレルにするときには、電圧V1,V2の関係を、V1>V2にする。
【0078】
この時、反強磁性強誘電膜15の内部では、フリー層13側がマイナス、電極17側がプラスとなる電場が発生する。
【0079】
従って、反強磁性強誘電膜15の磁化方向は、上向きとなり、ピンド層12の磁化方向(上向き)に対してパラレルとなる。
【0080】
これに伴い、フリー層13は、反強磁性強誘電膜15との磁気結合により、その磁化方向が反強磁性強誘電膜15の磁化方向と同じ上向き(ピンド層12の磁化方向に対してパラレル)となる。
【0081】
このように、第2基本構造によれば、反強磁性強誘電膜15にかける電圧の向きのみでスピンFETのフリー層13に対するデータ書き込みを行うことができるため、低消費電力化及び高信頼性を実現できる。
【0082】
また、書き込み時に、反強磁性強誘電膜15にかかる電圧は、トンネルバリア膜20,21にかかる電圧よりも大きくなるため、トンネルバリア膜20,21の破壊を防止することができる。
【0083】
読み出しは、例えば、図5に示すように、ゲート電極19に読み出し電圧Rを与えてスピンFETをオンにし、電極16,17間にチャネル領域11cを介して読み出し電流を流すことにより行う。
【0084】
ピンド層12及びフリー層13の磁気モーメントがパラレルの場合には、通常のFETと同様に、スピンFETをオンにすると読み出し電流が流れる。これに対し、ピンド層12及びフリー層13の磁気モーメントがアンチパラレルの場合には、スピンFETをオンにしても読み出し電流が流れない。
【0085】
従って、第2基本構造によれば、フリー層13に書き込んだデータに応じて、スピンFETを、ゲート電圧によりスイッチングが制御される通常のFETとして、又は、ゲート電圧によらず、常にオフ状態のFETとして、選択的に使用できる。また、フリー層13のデータを書き換えることにより、リコンフィギャブルなロジック回路を実現できる。
【0086】
尚、第2基本構造では、ゲート電極19に書き込み電圧V2を与えることに代えて、半導体基板11にバックゲートバイアスとして書き込み電圧V2を与えてもよい。また、半導体基板11とゲート電極19の双方に書き込み電圧V2を与えてもよい。
【0087】
また、ピンド層12及びフリー層13は、大きなMR比を実現するために、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
【0088】
以上、説明したように、第2基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンFETを実現できる。
【0089】
C. 第3基本構造
図3は、スピンFETの第3基本構造を示している。
第3基本構造は、スピン注入書き込み方式により書き込みを実行するトンネルバリアタイプスピンFETに関する。
【0090】
半導体基板10は、2つの凹部を有する。
【0091】
2つの凹部のうちの1つ内には、トンネルバリア膜20を介して、垂直磁気異方性を有する強磁性膜から構成されるピンド層12が形成される。ピンド層12の磁化方向は、反強磁性膜14により固定される。例えば、ピンド層12の磁化は、上向きに固定される。
【0092】
2つの凹部のうちの他の1つ内には、トンネルバリア膜21を介して、垂直磁気異方性を有する強磁性膜から構成されるフリー層13が形成される。
【0093】
ここで、トンネルバリア層20,21については、そのうちの1つを省略してもよい。
【0094】
また、ピンド層12の磁化の固定は、反強磁性膜14を用いずに、ピンド層12を十分に厚くすることにより行ってもよい。また、ピンド層12の磁化は、下向きに固定されていてもよい。
【0095】
ピンド層12及びフリー層13の間には、チャネル領域11cが配置される。スピンFETがオンになると、チャネル領域11c内には、チャネルが形成される。
【0096】
チャネル領域11c上には、ゲート絶縁膜18を介してゲート電極19が形成される。ゲート電極19上には、ゲート電極19を加工するときのマスクとなるキャップ絶縁膜22が形成される。ゲート絶縁膜18、ゲート電極19及びキャップ絶縁膜22の側壁には、側壁絶縁膜23が形成される。
【0097】
フリー層13上には、反強磁性強誘電膜15が形成される。反強磁性強誘電膜15は、フリー層13の磁化反転をアシストする。
【0098】
また、反強磁性強誘電膜15の抵抗がスピンFETのオン抵抗よりも大きくなるように、反強磁性強誘電膜15の材料、サイズなどが決定される。
【0099】
反強磁性膜14上及び反強磁性強誘電膜15上には、それぞれ、電極16,17が形成される。
【0100】
電極16は、スピン注入電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1に接続される。
【0101】
同様に、電極17は、スピン注入電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2に接続される。
【0102】
このような構造のスピンFETにおいて、書き込みは、ゲート電極19に書き込み電圧Wを与えてスピンFETをオンにし、電極16,17間にチャネル領域11cを介してスピン注入電流を流すことにより行う。
【0103】
書き込みデータの値は、スピン注入電流の向きにより決定される。スピン注入電流の向きは、制御信号A,B,C,DによるPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより制御される。
【0104】
ここで、スピン注入電流が流れると、反強磁性強誘電膜15に一定電圧がかかり、その内部には電場が発生する。これに起因して、反強磁性強誘電膜15には歪が生じ、まず、反強磁性強誘電膜15の磁化が反転する。このため、反強磁性強誘電膜15の磁化がフリー層13の磁化反転をアシストする。
【0105】
例えば、ピンド層12及びフリー層13の磁気モーメントをアンチパラレル(磁化方向が逆向き)にするときは、スピン注入電流をPチャネルMOSトランジスタP1からNチャネルMOSトランジスタN2に向かって流す。
【0106】
この時、反強磁性強誘電膜15には、フリー層13側がプラス、電極17側がマイナスとなる電場が発生し、まず、反強磁性強誘電膜15の磁化方向が下向き(ピンド層12の磁化方向に対してアンチパラレル)となる。
【0107】
従って、フリー層13の磁化は、フリー層13と反強磁性強誘電膜15との磁気結合により、反強磁性強誘電膜15の磁化方向と同じ方向を向き易くなる。
【0108】
この状態で、さらに、スピン注入電流がPチャネルMOSトランジスタP1からNチャネルMOSトランジスタN2に向かって継続して流れるため、ピンド層12の磁化方向と逆向き(下向き)にスピン偏極された電子は、ピンド層12により反射され、フリー層13内の電子にスピントルクを与える。同時に、反強磁性強誘電膜15の磁化方向と同じ向き(下向き)にスピン偏極された電子は、反強磁性強誘電膜15を通過し、フリー層13内の電子にスピントルクを与える。
【0109】
その結果、フリー層13の磁化方向は、下向きとなり、ピンド層12の磁化方向に対してアンチパラレルとなる。
【0110】
また、ピンド層12及びフリー層13の磁気モーメントをパラレル(磁化方向が同じ向き)にするときは、スピン注入電流をPチャネルMOSトランジスタP2からNチャネルMOSトランジスタN1に向かって流す。
【0111】
この時、反強磁性強誘電膜15には、フリー層13側がマイナス、電極17側がプラスとなる電場が発生し、まず、反強磁性強誘電膜15の磁化方向が上向き(ピンド層12の磁化方向に対してパラレル)となる。
【0112】
従って、フリー層13の磁化は、フリー層13と反強磁性強誘電膜15との磁気結合により、反強磁性強誘電膜15の磁化方向と同じ方向を向き易くなる。
【0113】
この状態で、さらに、スピン注入電流がPチャネルMOSトランジスタP2からNチャネルMOSトランジスタN1に向かって継続して流れるため、ピンド層12の磁化方向と同じ向き(上向き)にスピン偏極された電子は、ピンド層12を通過し、フリー層13内の電子にスピントルクを与える。
【0114】
その結果、フリー層13の磁化方向は、上向きとなり、ピンド層12の磁化方向に対してパラレルとなる。
【0115】
このように、第3基本構造によれば、反強磁性強誘電膜15がスピン注入磁化反転をアシストするため、スピン注入電流の臨界電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【0116】
また、書き込み時に、反強磁性強誘電膜15にかかる電圧は、トンネルバリア膜20,21にかかる電圧よりも大きくなるため、トンネルバリア膜20,21の破壊を防止することができる。
【0117】
読み出しについては、第1基本構造(図5)と同じであるため、ここでは、その説明を省略する。
【0118】
以上、説明したように、第3基本構造においても、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンFETを実現できる。
【0119】
B. 第4基本構造
図4は、スピンFETの第4基本構造を示している。
第4基本構造は、電圧の向きにより書き込みデータを制御するトンネルバリアタイプスピンFETに関する。
【0120】
デバイス構造については、第3基本構造と同じであるため、ここでは、その説明を省略する。
【0121】
第4基本構造では、スピントルクを利用せず、電圧のみでフリー層13の磁化方向を制御する。
【0122】
具体的には、データ書き込みは、電極17に書き込み電圧V1を与え、ゲート電極19に書き込み電圧V2を与え、反強磁性強誘電膜15の内部に電場を発生させることにより行う。
【0123】
例えば、ピンド層(強磁性膜)12及びフリー層(強磁性膜)13の磁気モーメントをアンチパラレルにするときには、電圧V1,V2の関係を、V2>V1にする。
【0124】
この時、反強磁性強誘電膜15の内部では、フリー層13側がプラス、電極17側がマイナスとなる電場が発生する。
【0125】
従って、反強磁性強誘電膜15の磁化方向は、下向きとなり、ピンド層12の磁化方向(上向き)に対してアンチパラレルとなる。
【0126】
これに伴い、フリー層13は、反強磁性強誘電膜15との磁気結合により、その磁化方向が反強磁性強誘電膜15の磁化方向と同じ下向き(ピンド層12の磁化方向に対してアンチパラレル)となる。
【0127】
また、ピンド層12及びフリー層13の磁気モーメントをパラレルにするときには、電圧V1,V2の関係を、V1>V2にする。
【0128】
この時、反強磁性強誘電膜15の内部では、フリー層13側がマイナス、電極17側がプラスとなる電場が発生する。
【0129】
従って、反強磁性強誘電膜15の磁化方向は、上向きとなり、ピンド層12の磁化方向(上向き)に対してパラレルとなる。
【0130】
これに伴い、フリー層13は、反強磁性強誘電膜15との磁気結合により、その磁化方向が反強磁性強誘電膜15の磁化方向と同じ上向き(ピンド層12の磁化方向に対してパラレル)となる。
【0131】
このように、第4基本構造によれば、反強磁性強誘電膜15にかける電圧の向きのみでスピンFETのフリー層13に対するデータ書き込みを行うことができるため、低消費電力化及び高信頼性を実現できる。
【0132】
また、書き込み時に、反強磁性強誘電膜15にかかる電圧は、トンネルバリア膜20,21にかかる電圧よりも大きくなるため、トンネルバリア膜20,21の破壊を防止することができる。
【0133】
読み出しについては、第1基本構造(図5)と同じであるため、ここでは、その説明を省略する。
【0134】
尚、第4基本構造では、ゲート電極19に書き込み電圧V2を与えることに代えて、半導体基板11にバックゲートバイアスとして書き込み電圧V2を与えてもよい。また、半導体基板11とゲート電極19の双方に書き込み電圧V2を与えてもよい。
【0135】
以上、説明したように、第4基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンFETを実現できる。
【0136】
(2) スピンメモリ
次に、本発明の例をスピンメモリに適用した場合について説明する。
【0137】
本発明の例を適用するに当たっては、メモリセルアレイの構造に特に制限されることはないが、説明を分かり易くするため、まず、本発明の例の適用が可能なメモリセルアレイの代表例を説明する。
【0138】
図6は、メモリセルアレイの例を示している。
【0139】
磁気抵抗効果素子Cの一端は、ビット線BLに接続される。
【0140】
ビット線BLの一端は、選択スイッチとしてのNチャネルMOSトランジスタST1を経由してセンスアンプS/Aに接続される。センスアンプS/Aは、磁気抵抗効果素子Cからの読み出し電位Vrと参照電位Vrefとを比較し、出力信号DATAを出力する。尚、Rfは、帰還抵抗である。
【0141】
ビット線BLの他端は、選択スイッチとしてのNチャネルMOSトランジスタST2を経由して、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1に接続される。
【0142】
磁気抵抗効果素子Cの他端は、下部電極Lに接続される。下部電極Lは、選択スイッチとしてのMOSトランジスタST3を経由してソース線SLに接続される。ソース線SLは、選択スイッチとしてのNチャネルMOSトランジスタST4を経由して、PチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2に接続される。
【0143】
また、ソース線SLは、選択スイッチとしてのNチャネルMOSトランジスタST5を経由して接地点Vssに接続される。MOSトランジスタST3のゲートは、ワード線WLに接続される。ワード線WLは、ビット線BLが延びる方向に対して交差する方向に延びる。
【0144】
この構造のスピンメモリでは、データ書き込みは、例えば、スピン注入書き込み方式により行う。即ち、制御信号A,B,C,DによるPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより磁気抵抗効果素子Cに流れるスピン注入電流の向きを制御し、データ書き込みを実行する。
【0145】
尚、データ書き込みは、スピン注入書き込み方式によらず、電圧の向きのみで磁気抵抗効果素子Cに対するデータ書き込みを実行する方式を採用することもできる。
【0146】
また、例えば、図7に示すように、書き込み電流線WWLをメモリセルアレイ内に配置し、書き込み電流線WWLに流れる書き込み電流により発生する磁場を磁化反転のアシストとしてさらに使用してもよい。
【0147】
以下、図6のメモリセルアレイを例にして、本発明の例に係るスピンメモリのメモリセルの基本構造について説明する。
【0148】
A. 第1基本構造
図8は、スピンメモリの第1基本構造を示している。
【0149】
第1基本構造は、スピン注入電流の向き又は電圧の向きにより書き込みデータを制御するスピンメモリに関する。第1基本構造では、磁気抵抗効果素子MTJがSAF(synthetic anti-ferromagnetic)構造を有する。
【0150】
半導体基板31内には、STI(shallow trench isolation)構造の素子分離層32が形成される。素子分離層32に囲まれた素子領域内には、選択スイッチとしてのNチャネルMOSトランジスタST3が形成される。
【0151】
MOSトランジスタST3は、ソース拡散領域33、ドレイン拡散領域34及びこれらの間のチャネル領域の上部に形成されるゲート電極35を有する。ゲート電極35は、図6のワード線WLに相当する。
【0152】
ソース拡散領域33は、コンタクトプラグ36を経由してソース線SLに接続される。ドレイン拡散領域34は、中間層37を経由して下部電極38に接続される。
【0153】
下部電極38上には、アモルファスバッファ層39が形成される。アモルファスバッファ層39上には、反強磁性強誘電膜40が形成される。反強磁性強誘電膜40上には、磁気抵抗効果素子MTJが形成される。磁気抵抗効果素子MTJは、トップピン型MTJ(magnetic tunnel junction)素子である。
【0154】
また、反強磁性強誘電膜40の抵抗は、磁気抵抗効果素子(可変抵抗素子)MTJの抵抗の最大値よりも大きくなるように、反強磁性強誘電膜40の材料、サイズなどが決定される。
【0155】
本例では、磁気抵抗効果素子MTJは、反強磁性強誘電膜40上の強磁性膜41と、強磁性膜41上の非磁性膜42と、非磁性膜42上の強磁性膜43と、強磁性膜43上のトンネルバリア膜44と、トンネルバリア膜44上の強磁性膜45と、強磁性膜45上の反強磁性膜46とから構成される。
【0156】
強磁性膜41,43,45は、垂直磁気異方性を有する。
【0157】
フリー層は、強磁性膜41、非磁性膜42及び強磁性膜43のラミネート構造、即ち、SAF構造を有する。強磁性膜41,43は、反強磁性相互作用により互いに磁気結合する。
【0158】
ピンド層は、強磁性膜45から構成され、反強磁性膜46により磁化方向が固定される。ピンド層の磁化方向は、反強磁性膜46の付与に代えて、強磁性膜45の保持力を大きくすることにより固定してもよい。
【0159】
但し、安定性及び長期的信頼性の観点からすると、反強磁性膜46によりピンド層の磁化方向を固定するのが好ましい。
【0160】
磁気抵抗効果素子MTJの上面は、磁気抵抗効果素子MTJを保護する機能を持つキャップ導電膜47及びコンタクト層(例えば、金属)48を経由してビット線BLに接続される。
【0161】
磁気抵抗効果素子MTJ及び選択スイッチは、絶縁層49に覆われ、ビット線BLは、例えば、絶縁層49上に配置される。
【0162】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、MOSトランジスタST3をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【0163】
書き込みデータの値は、例えば、図6のPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより、スピン注入電流の向きを制御することで決定する。
【0164】
ここで、スピン注入電流が流れているとき、反強磁性強誘電膜40には一定電圧が印加され、その内部には電場が発生する。これに起因して、反強磁性強誘電膜40には歪が生じ、まず、反強磁性強誘電膜40の磁化が反転する。
【0165】
そして、反強磁性強誘電膜40が磁気抵抗効果素子MTJのフリー層の磁化反転をアシストする。
【0166】
即ち、磁気抵抗効果素子MTJのフリー層は、反強磁性強誘電膜40と磁気結合しているため、その磁化は、反強磁性強誘電膜40の磁化方向と同じ方向を向こうとする。
【0167】
従って、磁気抵抗効果素子MTJのフリー層について、スピン偏極電子による磁化反転が行い易くなる。
【0168】
また、本例のメモリセル構造では、スピン注入書き込み方式に代えて、電圧の向きのみでデータ書き込みを実行することもできる。
【0169】
データ読み出しは、例えば、MOSトランジスタST3をオンにして磁気抵抗効果素子MTJに読み出し電流を流すことにより行う。
【0170】
読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
【0171】
尚、本例では、MTJ素子をトップピン型としたが、これに限られず、例えば、図9に示すように、ボトムピン型にしてもよい。
【0172】
トップピン型の場合には、図8に示すように、アモルファスバッファ層39上に、反強磁性強誘電膜40、強磁性膜41、非磁性膜42、強磁性膜43、トンネルバリア膜44、強磁性膜45、反強磁性膜46の順で形成される。
【0173】
これに対し、ボトムピン型の場合には、図9に示すように、アモルファスバッファ層39上に、反強磁性膜46、強磁性膜45、トンネルバリア膜44、強磁性膜43、非磁性膜42、強磁性膜41、反強磁性強誘電膜40の順で形成される。
【0174】
その他の構成については、両者同じである。
【0175】
以上、説明したように、第1基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンメモリを実現できる。
【0176】
B. 第2基本構造
図10は、スピンメモリの第2基本構造を示している。
【0177】
第2基本構造も、スピン注入電流の向き又は電圧の向きにより書き込みデータを制御するスピンメモリに関する。第2基本構造では、磁気抵抗効果素子MTJのピンド層及びフリー層が共に1つの強磁性膜から構成される。
【0178】
半導体基板31内には、STI構造の素子分離層32が形成される。素子分離層32に囲まれた素子領域内には、選択スイッチとしてのNチャネルMOSトランジスタST3が形成される。
【0179】
MOSトランジスタST3の構造は、第1基本構造と同じである。
【0180】
下部電極38上には、アモルファスバッファ層39が形成される。アモルファスバッファ層39上には、反強磁性強誘電膜40が形成される。反強磁性強誘電膜40上には、磁気抵抗効果素子MTJが形成される。磁気抵抗効果素子MTJは、トップピン型MTJ素子である。
【0181】
また、反強磁性強誘電膜40の抵抗は、磁気抵抗効果素子(可変抵抗素子)MTJの抵抗の最大値よりも大きくなるように、反強磁性強誘電膜40の材料、サイズなどが決定される。
【0182】
本例では、磁気抵抗効果素子MTJは、反強磁性強誘電膜40上の強磁性膜43と、強磁性膜43上のトンネルバリア膜44と、トンネルバリア膜44上の強磁性膜45と、強磁性膜45上の反強磁性膜46とから構成される。
【0183】
強磁性膜43,45は、垂直磁気異方性を有する。
【0184】
フリー層は、強磁性膜43から構成される。ピンド層は、強磁性膜45から構成され、反強磁性膜46により磁化方向が固定される。ピンド層の磁化方向は、反強磁性膜46の付与に代えて、強磁性膜45の保持力を大きくすることにより固定してもよい。
【0185】
但し、安定性及び長期的信頼性の観点からすると、反強磁性膜46によりピンド層の磁化方向を固定するのが好ましい。
【0186】
磁気抵抗効果素子MTJの上面は、磁気抵抗効果素子MTJを保護する機能を持つキャップ導電膜47及びコンタクト層(例えば、金属)48を経由してビット線BLに接続される。
【0187】
磁気抵抗効果素子MTJ及び選択スイッチは、絶縁層49に覆われ、ビット線BLは、例えば、絶縁層49上に配置される。
【0188】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、MOSトランジスタST3をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【0189】
書き込みデータの値は、例えば、図6のPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより、スピン注入電流の向きを制御することで決定する。
【0190】
ここで、スピン注入電流が流れているとき、反強磁性強誘電膜40には一定電圧が印加され、その内部には電場が発生する。これに起因して、反強磁性強誘電膜40には歪が生じ、まず、反強磁性強誘電膜40の磁化が反転する。
【0191】
従って、第1基本構造と同様に、反強磁性強誘電膜40が磁気抵抗効果素子MTJのフリー層の磁化反転をアシストする。
【0192】
尚、本例のメモリセル構造でも、スピン注入書き込み方式に代えて、電圧の向きのみでデータ書き込みを実行することができる。
【0193】
データ読み出しについては、第1基本構造と同様に、例えば、MOSトランジスタST3をオンにして磁気抵抗効果素子MTJに読み出し電流を流すことにより行う。
【0194】
尚、本例では、MTJ素子をトップピン型としたが、これに限られず、例えば、図11に示すように、ボトムピン型にしてもよい。
【0195】
トップピン型の場合には、図10に示すように、アモルファスバッファ層39上に、反強磁性強誘電膜40、強磁性膜43、トンネルバリア膜44、強磁性膜45、反強磁性膜46の順で形成される。
【0196】
これに対し、ボトムピン型の場合には、図11に示すように、アモルファスバッファ層39上に、反強磁性膜46、強磁性膜45、トンネルバリア膜44、強磁性膜43、反強磁性強誘電膜40の順で形成される。
【0197】
その他の構成については、両者同じである。
【0198】
以上、説明したように、第2基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンメモリを実現できる。
【0199】
C. 第3基本構造
図12は、スピンメモリの第3基本構造を示している。
【0200】
第3基本構造も、スピン注入電流の向き又は電圧の向きにより書き込みデータを制御するスピンメモリに関する。第3基本構造では、フリー層としての強磁性膜と反強磁性強誘電膜との間に非磁性膜が配置される。
【0201】
半導体基板31内には、STI構造の素子分離層32が形成される。素子分離層32に囲まれた素子領域内には、選択スイッチとしてのNチャネルMOSトランジスタST3が形成される。
【0202】
MOSトランジスタST3の構造は、第1基本構造と同じである。
【0203】
下部電極38上には、アモルファスバッファ層39が形成される。アモルファスバッファ層39上には、反強磁性強誘電膜40が形成される。反強磁性強誘電膜40上には、非磁性膜50が形成される。
【0204】
非磁性膜50上には、磁気抵抗効果素子MTJが形成される。磁気抵抗効果素子MTJは、トップピン型MTJ素子である。
【0205】
また、反強磁性強誘電膜40の抵抗は、磁気抵抗効果素子(可変抵抗素子)MTJの抵抗の最大値よりも大きくなるように、反強磁性強誘電膜40の材料、サイズなどが決定される。
【0206】
本例では、磁気抵抗効果素子MTJは、非磁性膜50上の強磁性膜43と、強磁性膜43上のトンネルバリア膜44と、トンネルバリア膜44上の強磁性膜45と、強磁性膜45上の反強磁性膜46とから構成される。
【0207】
強磁性膜43,45は、垂直磁気異方性を有する。
【0208】
フリー層は、強磁性膜43から構成される。ピンド層は、強磁性膜45から構成され、反強磁性膜46により磁化方向が固定される。ピンド層の磁化方向は、反強磁性膜46の付与に代えて、強磁性膜45の保持力を大きくすることにより固定してもよい。
【0209】
但し、安定性及び長期的信頼性の観点からすると、反強磁性膜46によりピンド層の磁化方向を固定するのが好ましい。
【0210】
非磁性膜50は、反強磁性強誘電膜40とフリー層としての強磁性膜43との間の磁気結合の強さを調整するために配置される。非磁性膜50の材質は、特に制限されないため、例えば、絶縁体、導電体などを使用できる。
【0211】
非磁性膜50は、貴金属から構成するのが好ましい。
【0212】
磁気抵抗効果素子MTJの上面は、磁気抵抗効果素子MTJを保護する機能を持つキャップ導電膜47及びコンタクト層(例えば、金属)48を経由してビット線BLに接続される。
【0213】
磁気抵抗効果素子MTJ及び選択スイッチは、絶縁層49に覆われ、ビット線BLは、例えば、絶縁層49上に配置される。
【0214】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、MOSトランジスタST3をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【0215】
書き込みデータの値は、例えば、図6のPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより、スピン注入電流の向きを制御することで決定する。
【0216】
ここで、スピン注入電流が流れているとき、反強磁性強誘電膜40には一定電圧が印加され、その内部には電場が発生する。これに起因して、反強磁性強誘電膜40には歪が生じ、まず、反強磁性強誘電膜40の磁化が反転する。
【0217】
従って、第1基本構造と同様に、反強磁性強誘電膜40が磁気抵抗効果素子MTJのフリー層の磁化反転をアシストする。
【0218】
尚、本例のメモリセル構造でも、スピン注入書き込み方式に代えて、電圧の向きのみでデータ書き込みを実行することができる。
【0219】
データ読み出しについては、第1基本構造と同様に、例えば、MOSトランジスタST3をオンにして磁気抵抗効果素子MTJに読み出し電流を流すことにより行う。
【0220】
尚、本例では、MTJ素子をトップピン型としたが、これに限られず、例えば、図13に示すように、ボトムピン型にしてもよい。
【0221】
トップピン型の場合には、図12に示すように、アモルファスバッファ層39上に、反強磁性強誘電膜40、非磁性膜50、強磁性膜43、トンネルバリア膜44、強磁性膜45、反強磁性膜46の順で形成される。
【0222】
これに対し、ボトムピン型の場合には、図13に示すように、アモルファスバッファ層39上に、反強磁性膜46、強磁性膜45、トンネルバリア膜44、強磁性膜43、非磁性膜50、反強磁性強誘電膜40の順で形成される。
【0223】
その他の構成については、両者同じである。
【0224】
以上、説明したように、第3基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンメモリを実現できる。
【0225】
D. 磁気抵抗効果素子の構造
本発明の例に係るスピンメモリは、磁気抵抗効果素子MTJに反強磁性強誘電膜40を付加する点に特徴を有する。従って、磁気抵抗効果素子MTJの構造は、上述の第1乃至第3基本構造に限定されることはない。
【0226】
磁気抵抗効果素子MTJには、トップピン型及びボトムピン型の2種類が存在するが、トップピン型は、製造プロセス上及び素子特性上の観点からすると、ボトムピン型よりも好ましい。
【0227】
(3) その他
強磁性膜のアスペクト比について説明する。
【0228】
ここでいうアスペクト比とは、強磁性膜の平面形状の最大幅hmaxと最小幅hminとの比(hmax/hmin)のことである。
【0229】
強磁性膜が長方形の場合には、最大幅hmaxは、長辺の長さとなり、最小幅hminは、短辺の長さとなる。また、強磁性膜が楕円形の場合には、最大幅hmaxは、長軸の長さとなり、最小幅hminは、短軸の長さとなる。
【0230】
本発明に係わるスピンFET及びスピンメモリに使用する強磁性膜(垂直磁化膜)のアスペクト比は、1以上に設定される。
【0231】
アスペクト比が1又はその近傍では、強磁性膜の磁化は、膜面に対して垂直方向を向き易くなるが、アスペクト比が大きくなるに従い、強磁性膜の磁化方向は、膜面に垂直な方向から次第に傾いてくる。
【0232】
即ち、アスペクト比が1を超えると、強磁性膜の磁化方向θは、膜面に対して0°<θ<90°を向き易くなる。
【0233】
本発明の例では、強磁性膜の磁化方向は、膜面に対して垂直方向から多少傾いていても問題はないが、この傾きθが大きくなり過ぎると好ましくないため、アスペクト比の上限は、強磁性膜の磁化が膜面に対して概ね垂直方向を向く値、即ち、3以下にするのが好ましい。
【0234】
3. 材料例
本発明の例に係るスピンFET及びスピンメモリの材料例を説明する。
【0235】
反強磁性強誘電膜の例としては、例えば、Cr2O3、Co2Mn1-xFexSiなどがある。
【0236】
Co2Mn1-xFexSiの場合、MnとFeの組成範囲は、0.25≦x≦0.75の範囲内の値、好ましくは、x=0.5にするのがよい。
【0237】
Cr2O3については、その結晶構造を(111)配向にし、電場を[111]方向に印加すれば、[111]方向に磁化を変化させることができる。
【0238】
ピンド層及びフリー層を構成する強磁性膜は、例えば、ラミネートされた第1及び第2薄膜から構成する。
【0239】
第1薄膜は、Ni-Fe, Co-Fe, Co-Fe-Ni, Co-Fe-Bなどのアモルファス材料、Co2FeSi1-xAlx(0.25≦x≦0.75), Co2MnGe, Co2MnSiなどのホイスラー合金、及び、SiMn, GeMn, Fe3Si, Fe3Geなどの磁性半導体の少なくとも1つから構成される。
【0240】
また、第2薄膜は、FePt, Co/Pt, Co/Niなどの垂直磁気異方性を有する材料から構成される。
【0241】
ここで、A-Bは、元素A,Bを含む合金、A-B-Cは、元素A,B,Cを含む合金を意味する。また、A/Bは、A膜及びB膜がラミネートされた構造を意味する。
【0242】
トンネルバリア膜は、Si, Ge, Al, Ga, Mg, Tiのグループから選択される1つの材料の酸化物又は窒化物から構成される。
【0243】
トンネルバリア膜の厚さとしては、0.1nmから100nmまでの範囲内の値にすることが好ましい。
【0244】
半導体基板としては、Siなどの半導体から構成する場合と、GaAs, ZnSeなどの化合物半導体から構成する場合とがある。
【0245】
前者の場合、例えば、Si上にトンネルバリア膜を直接形成することが難しいため、Siとトンネルバリア膜との間にGeを配置する。後者の場合、トンネルバリア膜は、GaAs, ZnSe上に直接形成できる。
【0246】
本発明の例では、ピンド層及びフリー層が垂直磁気異方性を有することを前提とする。この場合、反強磁性強誘電膜としてCr2O3、Co2Mn1-xFexSiなどの材料を用いると、臨界磁場又は臨界電流密度を大幅に低減できる。
【0247】
スピンFETのフリー層(強磁性膜)と反強磁性強誘電膜との間には、Pt, Pdなどの貴金属から構成される非磁性膜を挿入してもよい。
【0248】
例えば、反強磁性強誘電膜としてCr2O3を用いた場合には、図14及び図15に示すように、フリー層13と反強磁性強誘電膜15との間に、Pt, Pdなどの貴金属から構成される非磁性膜52が配置される。
【0249】
同様に、スピンメモリのフリー層(強磁性膜)と反強磁性強誘電膜との間に、Pt, Pdなどの貴金属から構成される非磁性膜を挿入してもよい。
【0250】
例えば、反強磁性強誘電膜としてCr2O3を用いた場合には、図16に示すように、フリー層43と反強磁性強誘電膜40との間に、Pt, Pdなどの貴金属から構成される非磁性膜52が配置される。
【0251】
また、反強磁性強誘電膜としてCr2O3を用いた場合には、図17乃至図19に示すように、スピンFETのピンド層12及びフリー層13は、それぞれ、トンネルバリア膜20,21に接触する部分に配置される大きなMR比を有するCoFeBなどのフルホイスラー合金と、トンネルバリア膜20,21に接触しない部分に配置されるCo/Pt, FePt, Co/Niなどの垂直磁気異方性を有する強磁性膜とから構成する。
【0252】
同様に、図20に示すように、スピンメモリのピンド層45及びフリー層43は、それぞれ、トンネルバリア膜44に接触する部分に配置される大きなMR比を有するCoFeBなどのフルホイスラー合金と、トンネルバリア膜44に接触しない部分に配置されるCo/Pt, FePt, Co/Niなどの垂直磁気異方性を有する強磁性膜とから構成する。
【0253】
この場合、フルホイスラー合金により大きなMR比を得ることができると共に、フルホイスラー合金の磁化を、Co/Pt, FePt, Co/Niなどの垂直磁気異方性を有する強磁性膜により、垂直方向(上方向又は下方向)に向けることができる。
【0254】
フルホイスラー合金としては、Co-Fe-Bの他、Co-Fe, Co-Fe-Ni, Ni-Fe(Fe rich), Co2FeSi1-xAlxなどがある。
【0255】
尚、図17乃至図20において、図14乃至図16の例のように、フリー層と反強磁性強誘電膜との間に貴金属(例えば、Ru, Rhなど)からなる非磁性膜を配置してもよい。
【0256】
ピンド層及びフリー層としての強磁性膜は、超常磁性にならないことが必要であり、そのために、その厚さとしては、0.4nm以上にすることが好ましい。
【0257】
また、トンネルバリア膜としてMgOを使用し、強磁性膜として、Co-Fe-B、Co2FeSi1-xAlxなどのフルホイスラー合金を使用する組み合わせにすると、さらに大きなMR比を実現できる。
【0258】
ピンド層の磁化方向を固定する反強磁性膜は、Fe(鉄)-Mn(マンガン), Pt(白金)-Mn(マンガン), Pt(白金)-Cr(クロム)-Mn(マンガン), Ni(ニッケル)-Mn(マンガン), Ir(イリジウム)-Mn(マンガン), NiO(酸化ニッケル), Fe2O3(酸化鉄)のグループから選択される1つの材料を使用する。
【0259】
強磁性膜及び反強磁性膜については、そのなかに、Ag(銀), Cu(銅), Au(金), Al(アルミニウム), Ru(ルテニウム), Os(オスニウム), Re(レニウム), Mg(マグネシウム), Si(シリコン), Bi(ビスマス), Ta(タンタル), B(ボロン), C(炭素), O(酸素), N(窒素), Pd(パラジウム), Pt(白金), Zr(ジルコニウム), Ir(イリジウム), W(タングステン), Mo(モリブデン), Nb(ニオブ), B(ボロン)などの非磁性元素を添加し、磁気特性、結晶性、機械的特性、化学的特性などの物性を調節してもよい。
【0260】
ピンド層としての強磁性膜は、3層構造、例えば、Co(Co-Fe)/ Ru/ Co(CoFe), Co(Co-Fe)/ Ir/ Co(CoFe), Co(Co-Fe)/ Os/ Co(CoFe), Co(Co-Fe)/ Re/ Co(CoFe), Co-Fe-Bなどのアモルファス材料/ Ru/ Co-Fe, Co-Fe-Bなどのアモルファス材料/ Ir/ Co-Fe, Co-Fe-Bなどのアモルファス材料/ Os/ Co-Fe, Co-Fe-Bなどのアモルファス材料/ Re/ Co-Feにすると、磁化方向の固定が強固になる。
【0261】
非磁性膜は、Ag(銀), Cu(銅), Au(金), Al(アルミニウム), Ru(ルテニウム), Os(オスニウム), Re(レニウム), Si(シリコン), Bi(ビスマス), Ta(タンタル), B(ボロン), C(炭素), Pd(パラジウム), Pt(白金), Zr(ジルコニウム), Ir(イリジウム), W(タングステン), Mo(モリブデン), Nb(ニオブ)、又は、これらの合金から構成する。
【0262】
このような材料を使用すると、ビット線やワード線からの磁界がピンド層の磁化に影響を与え難くなるため、ピンド層の磁化がしっかりと固定できる。また、ピンド層からの漏洩磁界(stray field)を減少又は調節できるため、ピンド層としての強磁性膜の厚さに基づいて、フリー層としての強磁性膜の磁化反転の条件を制御できる。
【0263】
スピンFETに関しては、ゲート絶縁膜とゲート電極との間にフローティングゲートを配置するスタックゲート構造としてもよい。また、スピンFETと通常のCMOS回路(NチャネルMOSトランジスタ及びPチャネルMOSトランジスタ)とを組み合わせて、リコンフィギャブルなロジック回路を構成することもできる。
【0264】
4. 製造方法
次に、本発明の例に係る製造方法について説明する。
【0265】
スピンメモリのメモリセルについては、複数の膜を単純に積み重ねてパターニングするだけなので、ここでは、スピンFETの製造方法について説明する。
【0266】
(1) 第1例
図21乃至図26は、スピンFETの製造方法の第1例を示している。
【0267】
この製造方法により形成されるスピンFETは、半導体基板内の凹部に満たされた強磁性膜をソース/ドレイン領域とする。
【0268】
まず、図21に示すように、CVD(chemical vapor deposition)、PEP(photo engraving process)、RIE(reactive ion etching)などの方法を利用して、半導体基板(例えば、シリコン基板)11内にSTI構造の素子分離層24を形成する。素子分離層24については、STI構造に代えて、LOCOS構造にしても構わない。
【0269】
また、熱酸化法により半導体基板11上に絶縁膜を形成し、続けて、CVD法により絶縁膜上に不純物を含んだ導電性ポリシリコン膜を形成し、この後、導電性ポリシリコン膜上にレジストパターンを形成する。
【0270】
このレジストパターンをマスクにして、例えば、RIEにより、導電性ポリシリコン膜及び絶縁膜をエッチングし、ゲート絶縁膜18及びゲート電極19を形成する。続けて、弗素イオンを用いたRIEにより半導体基板11をエッチングすると、半導体基板11には、ゲート電極19の左右にそれぞれ凹部が形成される。この後、レジストパターンは除去される。
【0271】
そして、スパッタ法により、少なくとも半導体基板11の凹部の表面を覆うトンネルバリア膜25を形成する。
【0272】
次に、図22に示すように、強指向性スパッタ法により、半導体基板11の凹部を満たす強磁性膜26を形成する。
【0273】
また、図23に示すように、半導体基板11の2つの凹部のうちの一方をマスク材により覆い、マスク材により覆われていないほうの凹部内の強磁性膜26を除去する。この後、マスク材は除去される。
【0274】
次に、図24に示すように、強指向性スパッタ法により、再び、半導体基板11の凹部を満たす反強磁性強誘電膜27を形成する。
【0275】
また、図25に示すように、半導体基板11の2つの凹部のうちの他方をマスク材により覆い、マスク材により覆われていないほうの凹部内の強磁性膜26上に存在する反強磁性強誘電膜27を除去する。この後、マスク材は除去される。
【0276】
次に、図26に示すように、スパッタ法により、強磁性膜26及び反強磁性強誘電膜27上に、それぞれ電極16,17を形成すると、スピンFETが完成する。
【0277】
このように、第1例の製造方法によれば、ソース/ドレイン領域が強磁性体から構成されるトンネルバリアタイプスピンFETを容易に形成できる。
【0278】
(2) 第2例
図27乃至図40は、スピンFETの製造方法の第2例を示している。
【0279】
この製造方法により形成されるスピンFETは、通常のMOSFETのソース/ドレイン拡散層上に強磁性膜としてのピンド層及びフリー層が配置される点に特徴を有する。
【0280】
まず、図27に示すように、半導体基板(例えば、Si, Geなど)31上に、絶縁膜(例えば、AlOx, MgOなど)32、導電膜(例えば、Ta)33及び導電膜(例えば、Ti)34を順次形成する。また、1回目のPEP(photo engraving process)により、導電膜34上にレジストパターン35を形成する。
【0281】
この後、レジストパターン35をマスクにして、RIEにより、導電膜34,35をエッチングし、図28に示すように、MOSFETのゲート電極33G,34Gを形成する。この後、図27のレジストパターン35を除去する。
【0282】
ここで、MOSFETは、ゲート電極33Gのみから構成してもよい。この場合、図27の導電膜34を形成するステップは、省略される。
【0283】
この後、イオン注入法により、半導体基板31内に不純物を注入し、エクステンション領域37を形成する。また、ゲート電極33G,34Gの側壁上に側壁絶縁膜(例えば、SiO2)36を形成した後、再び、イオン注入法により、半導体基板31内に不純物を注入し、ソース/ドレイン領域38を形成する。
【0284】
尚、図28に示すように、ゲート電極33G,34Gの加工時には、絶縁膜32の一部もエッチングされる。
【0285】
これにより、ゲート電極33G,34Gの直下の絶縁膜32は、ゲート絶縁膜となり、ゲート電極33G,34Gの両側に存在する絶縁膜32は、エッチングによりその厚さが薄くされ、トンネルバリア膜となる。
【0286】
但し、トンネルバリア膜については、その膜質の向上を図るため、イオン注入後に、ソース/ドレイン領域38上の絶縁膜32を剥離し、再び、トンネルバリア膜としての絶縁膜32を形成してもよい。
【0287】
この場合、ゲート絶縁膜の材料とトンネルバリア膜の材料とを異ならせることが可能である。例えば、ゲート絶縁膜をSiO2とし、トンネルバリア膜を、AlO2又はMgOとすることもできる。
【0288】
そして、図28に示すように、ゲート電極33G,34Gを完全に覆う層間絶縁膜(例えば、SiO2)39を形成する。
【0289】
次に、図29に示すように、層間絶縁膜39上にレジスト膜40を形成する。レジスト膜40の表面は、その性質上、ほぼ平坦化されている。
【0290】
従って、層間絶縁膜39及びレジスト膜40を同時に研磨又はエッチングすると、図30に示すように、表面が平坦化された層間絶縁膜39のみが残存する。
【0291】
次に、図31に示すように、2回目のPEPにより、層間絶縁膜39上にレジストパターン41を形成する。
【0292】
この後、レジストパターン41をマスクにして、RIEにより、層間絶縁膜39をエッチングすると、層間絶縁膜39には、ソース/ドレイン領域38に達するコンタクトホール42が形成される。
【0293】
ここで、コンタクトホール42の形状は、半導体基板31の上部からみたサイズが半導体基板31に近づくほど大きくなる形状とする。この場合、コンタクトホール42の側壁は、オーバーハング形状になる。
【0294】
この後、レジストパターン41を除去する。
【0295】
次に、図32に示すように、指向性に優れたスパッタ装置を用いて、層間絶縁膜39上に、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6/Cr2O3から構成されるフリー層43(FREE)を形成する。Co2FeSi0.5Al0.5/[Co(1nm)/Ni(6nm)]6は、強磁性膜であり、Cr2O3は、反強磁性強誘電膜である。
【0296】
尚、括弧内の数値は、膜厚である。また、スラッシュ /で区切られた材料は、左側から右側に向かって順次形成されるものとする。[Co/Ni]6は、Co/Niからなるラミネート膜を6回スタックすることを意味する。
【0297】
続けて、フリー層43(FREE)上にキャップ導電膜44を形成する。
【0298】
本例では、コンタクトホール42の側壁がオーバーハング形状を有している。このため、フリー層43(FREE)及びキャップ導電膜44は、トンネルバリア膜32上及び層間絶縁膜39上に形成され、コンタクトホール42の側壁上には形成されない。
【0299】
次に、図33に示すように、キャップ導電膜44上に絶縁膜(例えば、SiO2)45を形成する。続けて、図34に示すように、絶縁膜45上にレジスト膜46を形成する。
【0300】
この後、フリー層43(FREE)、キャップ導電膜44、絶縁膜45及びレジスト膜46を同時に研磨又はエッチングすると、図35に示すように、層間絶縁膜39上に存在するフリー層43(FREE)、キャップ導電膜44、絶縁膜45及びレジスト膜46が除去される。
【0301】
次に、図36に示すように、3回目のPEPにより、層間絶縁膜39上にレジストパターン47を形成する。
【0302】
この後、レジストパターン47をマスクにして、RIEにより、層間絶縁膜39をエッチングすると、層間絶縁膜39には、ソース/ドレイン領域38に達するコンタクトホール48が形成される。
【0303】
ここで、コンタクトホール48の形状は、半導体基板31の上部からみたサイズが半導体基板31に近づくほど大きくなる形状とする。この場合、コンタクトホール48の側壁は、オーバーハング形状になる。
【0304】
この後、レジストパターン47を除去する。
【0305】
次に、図37に示すように、指向性に優れたスパッタ装置を用いて、層間絶縁膜39上に、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6/IrMn(15nm)から構成されるピンド層49(PIN)を形成する。Co2FeSi0.5Al0.5/[Co(1nm)/Ni(6nm)]6は、強磁性膜であり、IrMnは、反強磁性膜である。
【0306】
尚、括弧内の数値は、膜厚である。また、スラッシュ /で区切られた材料は、左側から右側に向かって順次形成されるものとする。[Co/Ni]6は、Co/Niからなるラミネート膜を6回スタックすることを意味する。
【0307】
続けて、ピンド層49(PIN)上にキャップ導電膜50を形成する。
【0308】
本例では、コンタクトホール48の側壁がオーバーハング形状を有している。このため、ピンド層49(PIN)及びキャップ導電膜50は、トンネルバリア膜32上及び層間絶縁膜39上に形成され、コンタクトホール48の側壁上には形成されない。
【0309】
次に、図38に示すように、キャップ導電膜50上に絶縁膜(例えば、SiO2)51を形成する。続けて、図39に示すように、絶縁膜51上にレジスト膜52を形成する。
【0310】
この後、ピンド層49(PIN)、キャップ導電膜50、絶縁膜51及びレジスト膜52を同時に研磨又はエッチングすると、図40に示すように、層間絶縁膜39上に存在するピンド層49(PIN)、キャップ導電膜50、絶縁膜51及びレジスト膜52が除去される。
【0311】
最後に、絶縁膜45,51にコンタクトホールを形成し、さらに、そのコンタクトホール内に電極を形成すれば、スピンFETが完成する。
【0312】
このように、第2例の製造方法によれば、ソース/ドレイン拡散層上にトンネルバリア膜を介して強磁性膜が配置されるトンネルバリアタイプスピンFETを容易に形成できる。
【0313】
5. 実験例
実際にサンプルを作成し、その特性を調べた結果を以下に示す。
【0314】
サンプルは、上述の製造方法の第2例で製造したものを用いる。
尚、化学式の後の括弧内の数値は、その化学式で示される膜の厚さを示すものとする。また、スラッシュ /で区切られた材料は、左側から右側に向かって順次形成されるものとする。
【0315】
また、[A/B]xは、A/Bからなるラミネート膜がx回スタックされた構造を意味する。
【0316】
(1) 第1実験例
第1実験例のサンプルは、Cr2O3/Pt(0.7nm)/[Co(0.3nm)/Pt(0.7nm)]5/CoFeB (2nm)のラミネート構造を有する。
【0317】
このサンプルに書き込み電圧Vpgmを印加し、フリー層(垂直磁化膜)としての[Co(0.3nm)/Pt(0.7nm)]5の磁化を変化させる。反強磁性強誘電膜としてのCr2O3は、フリー層の磁化反転をアシストする。
【0318】
図41は、第1実験例のフリー層の磁気特性を示している。
サンプルに書き込み電圧Vpgm として500 kV/m(上向き)を与えると、反強磁性強誘電膜としてのCr2O3の磁化が上向きになり、フリー層の磁気特性は、実線で示すようになる。この時、例えば、上向きの磁場Hとして、S1(ex. 330 Oe)をサンプルに与えると、フリー層の磁化が上向きになる。
【0319】
このS1は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
【0320】
また、サンプルに書き込み電圧Vpgm として-500 kV/m(下向き)を与えると、反強磁性強誘電膜としてのCr2O3の磁化が下向きになり、フリー層の磁気特性は、破線で示すようになる。この時、例えば、下向きの磁場Hとして、S2(ex. -500 Oe)をサンプルに与えると、フリー層の磁化が下向きになる。
【0321】
このS2は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
【0322】
尚、第1実験例のサンプルとして、Cr2O3/[Co(0.1nm)/Ni(0.6nm)]5/CoFeB (2nm)及びCr2O3/Pt(0.7nm)/FePt(6nm)/CoFeB(2nm)を使用した場合にも、それぞれ、同様に、フリー層の磁化を反転できることを確認した。
【0323】
(2) 第2実験例
第2実験例のサンプルは、Cr2O3/Pt(0.7nm)/[Co(0.3nm)/Pt(0.7nm)]5/ Co2FeSi0.5Al0.5(2nm)のラミネート構造を有する。
【0324】
このサンプルに書き込み電圧Vpgmを印加し、フリー層(垂直磁化膜)としての[Co(0.3nm)/Pt(0.7nm)]5の磁化を変化させる。反強磁性強誘電膜としてのCr2O3は、フリー層の磁化反転をアシストする。
【0325】
図42は、第2実験例のフリー層の磁気特性を示している。
サンプルに書き込み電圧Vpgm として500 kV/m(上向き)を与えると、反強磁性強誘電膜としてのCr2O3の磁化が上向きになり、フリー層の磁気特性は、実線で示すようになる。この時、例えば、上向きの磁場Hとして、S1(ex. 315 Oe)をサンプルに与えると、フリー層の磁化が上向きになる。
【0326】
このS1は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
【0327】
また、サンプルに書き込み電圧Vpgm として-500 kV/m(下向き)を与えると、反強磁性強誘電膜としてのCr2O3の磁化が下向きになり、フリー層の磁気特性は、破線で示すようになる。この時、例えば、下向きの磁場Hとして、S2(ex. -460 Oe)をサンプルに与えると、フリー層の磁化が下向きになる。
【0328】
このS2は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
【0329】
尚、第1実験例のサンプルとして、Cr2O3/[Co(0.1nm)/Ni(0.6nm)]5/ Co2FeSi0.5Al0.5(2nm)及びCr2O3/Pt(0.7nm)/FePt(6nm)/ Co2FeSi0.5Al0.5(2nm)を使用した場合にも、それぞれ、同様に、フリー層の磁化を反転できることを確認した。
【0330】
(3) 第3実験例
第3実験例では、EB描画装置を用いて、第1及び第2実験例に係るサンプルをドットパターンで10000個作製する。各ドットの幅は、0.1μm、アスペクト比(深さ/長さ)は、1, 1.5, 2, 3, 4, 5の6種類を用意する。
【0331】
これらのドットパターンに対して、磁場を与えながらアニールを行った後、書き込み電圧Vpgmを与えて“0”状態及び“1”状態を作り、各ドットの熱安定性について調べた。具体的には、サンプルを、温度120℃で保温し、室温に戻してから、ゼロ磁場中で磁化方向を測定し、磁化の大きさが一定に保たれているか否かを確認した。
【0332】
図43は、サンプルの熱安定性を示している。
【0333】
リテンション特性は、アスペクト比1, 1.5, 2, 3, 4, 5のいずれにおいても良好であることが確認された。即ち、本構造のフリー層の熱安定性は、低アスペクト比においても良好であり、メモリセルアレイの大容量化に非常に有効であることが分かった。
【0334】
尚、第1及び第2実験例に示す材料に限られず、例えば、Cr2O3/Pt(0.7nm)/ [Co(0.3nm)/Pt(0.7nm)]5/CoFeB(2nm)、Cr2O3/Pt(0.7nm)/FePt(6nm)/CoFeB(2nm)、Cr2O3/Pt(0.7nm)/[Co(0.3nm)/Pt(0.7nm)]5/Co2FeSi0.5Al0.5(2nm)、Cr2O3/Pt(0.7nm)/ FePt(6nm)/Co2FeSi0.5Al0.5(2nm)においても良好なリテンション特性が得られる。
【0335】
(4) 第4実験例
第4実験例では、Ge基板上にスピンFETを形成する。
【0336】
フリー層は、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6とし、反強磁性強誘電膜は、Cr2O3とする。ピンド層は、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6とし、ピンド層の磁化を固定するピン層としての反強磁性膜は、IrMn(15nm)とする。
【0337】
図44は、ドレイン電流とソース−ドレイン間電圧(バイアス)との関係を、読み出しゲート電圧VGateをパラメータに示したものである。
【0338】
これによれば、ソース−ドレイン間電圧が0.75V以下の領域では、ドレイン電流は、読み出しゲート電圧VGateが同じであっても、ソースとドレインの磁化状態(パラレル/アンチパラレル)に応じて異なることが分かる。
【0339】
即ち、読み出しゲート電圧VGateを大きくするに従い、パラレル状態のときのドレイン電流とアンチパラレル状態のときのドレイン電流との差が大きくなる増幅作用が得られるため、リコンフィギャブルなロジック回路を実現できる。
【0340】
但し、読み出しゲート電圧VGateについては、フリー層に対する誤書き込みを防止するために2.0Vよりも低い値とする。
【0341】
尚、Ga基板に代えて、GaAs基板を用いた場合、及び、Si基板を用いた場合の双方においても、同様の結果が得られる。
【0342】
(5) 第5実験例
図45は、第1乃至第4実験例のサンプルに対して、書き込みパルス(write-in pulse)を ±1.6V, 100nsec で与えた後、書き込みパルスの値よりも低い読み出しゲート電圧0.2Vを与えて、そのときの信号電圧(signal voltage)がどのようになるかを示したものである。
【0343】
これによれば、書き込みパルスの種類に応じて、信号電圧の値“0”,“1”、即ち、メモリセルのデータ(パラレル/アンチパラレル)が変わることが分かる。このように、本実験例により、スピンメモリとしての基本動作が確認された。
【0344】
6. 応用例
次に、本発明の例に係るスピンFET及びスピンメモリの応用例について説明する。
【0345】
本発明の例に係るスピンFETによりニューロタイプの回路を構成すると、脳機能の実現など、フレキシブルなメモリシステムを構築できる。
【0346】
以下では、本発明の例に係るスピンFETを、リコンフィギャブルなロジック回路に適用する場合、半導体メモリに適用する場合、チップ上に搭載してシステムを構成する場合についてそれぞれ説明する。
【0347】
さらに、本発明の例に係るスピンFETをチップ上に搭載してシステムを構成する場合には、本発明の例に係るスピンメモリとの組み合わせについても言及する。
【0348】
(1) リコンフィギャブルなロジック回路に適用する場合
リコンフィギャブル(re-configurable)なロジック回路とは、プログラムデータに基づいて、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる回路のことである。
【0349】
ここで、プログラムデータとは、同一チップ内若しくは別チップ内のFeRAMやMRAMなどの不揮発性メモリに記憶されたデータ、又は、制御データのことである。
【0350】
従来のロジック回路では、複数のMISトランジスタの接続関係によりロジックの種類(AND,NAND,OR,NOR,Ex−ORなど)が決定されるため、ロジックが変更されると、再設計により複数のMISトランジスタの接続関係も変えなければならない。
【0351】
そこで、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できるリコンフィギャブルなロジック回路の実現が望まれている。
【0352】
本発明の例に係るスピンFETを用いれば、リコンフィギャブルなロジック回路の実現が可能になる。
【0353】
実際に、スピンFETを用いてリコンフィギャブルなロジック回路を構成する場合、ANDとORが実現できれば、その他のロジックは、ANDとORの組み合わせにより実現できるため、以下では、ANDとORを選択的に実現できるリコンフィギャブルなロジック回路の例を説明する。
【0354】
以下の例では、ソース/ドレインを強磁性膜から構成する埋め込みタイプFETについて説明するが、スピンFETは、当然に、ソース/ドレイン拡散領域上に強磁性膜を形成するスタックタイプであってもよい。
【0355】
A. 第1例
図46は、リコンフィギャブルなロジック回路の第1例を示している。
【0356】
本例では、本発明の例に係るスピンFETが電源端子Vdd,Vssの間に直列に接続される。
【0357】
スピンFET SPは、Pチャネルタイプであり、ゲートには、入力信号φaが入力される。スピンFET SPについては、磁気記録部の磁化状態(パラレル/アンチパラレル)を書き換えることができる。
【0358】
スピンFET SPのコンダクタンスGmは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“100:1”になるように材料やサイズなどが決定される。
【0359】
尚、パラレル状態のときのコンダクタンスGmとアンチパラレル状態のときのコンダクタンスGmとの比は、上記と逆の関係、即ち、“1:100”であっても構わない。
【0360】
スピンFET SNは、Nチャネルタイプであり、ゲートには、入力信号φbが入力される。スピンFET SNについては、磁気記録部の磁化状態は、固定、本例では、パラレル状態に固定される。スピンFET SNのコンダクタンスGmは、スピンFET SPのコンダクタンスGmの比が上記関係にある場合には、“10”に設定される。
【0361】
スピンFET SP,SNに関し、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Vfgとして(φa+φb)/2を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【0362】
スピンFET SP,SNの接続点の信号V1は、インバータを経由すると出力信号Voutとなる。
【0363】
図46のリコンフィギャブルなロジック回路において、スピンFET SPの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“100”(スピンFET SNのコンダクタンスGmを“10”とした場合)にすると、表1に示すように、出力信号Voutは、入力信号A,BのAND(Y=A・B)となる。
【表1】
【0364】
但し、表1において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0365】
即ち、入力信号φa,φbの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピンFET SPはオフ、スピンFET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0366】
また、入力信号φa,φbの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピンFET SPはオン、スピンFET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0367】
さらに、入力信号φa,φbの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピンFET SP,SNは、共に、オンとなる。
【0368】
但し、スピンFET SPのコンダクタンスGmは“100”に設定され、スピンFET SNのコンダクタンスGmは“10”に設定されているため、この時、スピンFET SP、SNに流れる電流の比は、“100:10”=“10:1”になる。
【0369】
従って、V1をVdd(=“1”)にプルアップする能力が、V1をVss(=“0”)にプルダウンする能力よりも勝り、V1は“1”となり、出力信号Voutは“0”となる。
【0370】
また、図46のリコンフィギャブルなロジック回路において、スピンFET SPの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“1”(スピンFET SNのコンダクタンスGmを“10”とした場合)にすると、表2に示すように、出力信号Voutは、入力信号φa,φbのOR(Y=A+B)となる。
【表2】
【0371】
但し、表2において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0372】
即ち、入力信号φa,φbの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピンFET SPはオフ、スピンFET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0373】
また、入力信号φa,φbの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピンFET SPはオン、スピンFET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0374】
さらに、入力信号φa,φbの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピンFET SP,SNは、共に、オンとなる。
【0375】
但し、スピンFET SPのコンダクタンスGmは“1”に設定され、スピンFET SNのコンダクタンスGmは“10”に設定されているため、この時、スピンFET SP、SNに流れる電流の比は、“1:10”になる。
【0376】
従って、V1をVss(=“0”)にプルダウンする能力が、V1をVdd(=“1”)にプルアップする能力よりも勝り、V1は“0”となり、出力信号Voutは“1”となる。
【0377】
このように、本発明の例に係るスピンFETが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピンFET SPの状態(パラレル/アンチパラレル)を書き換えて、そのコンダクタンスGmを変えることにより、再設計することなく、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる。
【0378】
尚、本例のリコンフィギャブルなロジック回路では、NチャネルタイプスピンFET SNをパラレル状態に固定して、そのコンダクタンスGmを“10”に固定する。
【0379】
ここで、スピンFET SNについては、そのコンダクタンスGmが“10”に固定されていればよいので、例えば、図47に示すように、通常のNチャネルMISトランジスタSNを使用してもよく、さらに、図48に示すように、アンチパラレル状態のNチャネルタイプスピンFET SNを使用してもよい。
【0380】
図49は、図46乃至図48のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Vfgと出力電圧Voutとの関係を示したものである。
【0381】
その特徴は、共通のフローティングゲートの電圧Vfgが“1/2”のときに、スピンFET SPの状態(パラレル/アンチパラレル)に応じて、出力電圧Voutが変化する点にある。
【0382】
次に、図46乃至図48のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【0383】
図50は、図46乃至図48のリコンフィギャブルなロジック回路のデバイス構造の平面図、図51は、図50のLI−LI線に沿う断面図である。
【0384】
このデバイスの特徴は、第一に、スピンFET SP,SNのフローティングゲートFGが電気的に接続されている点、第二に、強磁性体65aによりスピンFET SP,SNのドレインが構成されている点にある。
【0385】
半導体基板61内には、例えば、STI構造の素子分離層62が形成される。また、素子分離層62により取り囲まれた素子領域内には、N型ウェル領域63a及びP型ウェル領域63bが形成される。
【0386】
N型ウェル領域63aとP型ウェル領域63bとの境界に設けられた凹部内には、磁化方向が固定されるピンド層65aが形成される。ピンド層65aは、スピンFET SP,SNのドレインとなる。
【0387】
ピンド層65a上には、反強磁性膜67が形成される。半導体基板61とピンド層65aとの間には、トンネルバリア膜64aが形成される。
【0388】
N型ウェル領域63aに設けられた凹部内には、磁化方向が変化するフリー層(反強磁性強誘電膜を含む)66が形成される。フリー層66は、スピンFET SPのソースとなる。
【0389】
P型ウェル領域63bに設けられた凹部内には、磁化方向が固定されるピンド層65bが形成される。ピンド層65bは、スピンFET SNのソースとなる。
【0390】
ピンド層65b上には、反強磁性膜67が形成される。半導体基板61とピンド層65bとの間、及び、半導体基板61とフリー層66との間には、それぞれトンネルバリア膜64bが形成される。
【0391】
ピンド層65aとフリー層66との間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極FGが形成される。フローティングゲート電極FG上には、例えば、ONO(oxide/nitride/oxide)からなる絶縁膜を介して、入力信号φaが印加されるゲート電極が形成される。
【0392】
同様に、ピンド層65a,65bの間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極FGが形成される。フローティングゲート電極FG上には、例えば、ONOからなる絶縁膜を介して、入力信号φbが印加されるゲート電極が形成される。
【0393】
以上、説明したように、第1例によれば、本発明の例に係るスピンFETをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【0394】
B. 第2例
図52は、リコンフィギャブルなロジック回路の第2例を示している。
【0395】
本例では、本発明の例に係るスピンFETが電源端子Vdd,Vssの間に直列に接続される。
【0396】
スピンFET SPは、Pチャネルタイプであり、ゲートには、入力信号φaが入力される。スピンFET SPについては、磁気記録部の磁化状態は、固定、本例では、パラレル状態に固定される。スピンFET SPのコンダクタンスGmは、スピンFET SNのコンダクタンスGmの比が以下に説明する関係にある場合には、“10”に設定される。
【0397】
スピンFET SNは、Nチャネルタイプであり、ゲートには、入力信号φbが入力される。スピンFET SNについては、磁気記録部の磁化状態(パラレル/アンチパラレル)を書き換えることができる。
【0398】
スピンFET SNのコンダクタンスGmは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“100:1”になるように材料やサイズなどが決定される。
【0399】
尚、パラレル状態のときのコンダクタンスGmとアンチパラレル状態のときのコンダクタンスGmとの比は、上記と逆の関係、即ち、“1:100”であっても構わない。
【0400】
スピンFET SP,SNに関し、第1例と同様に、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Vfgとして(φa+φb)/2を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【0401】
スピンFET SP,SNの接続点の信号V1は、インバータを経由すると出力信号Voutとなる。
【0402】
図52のリコンフィギャブルなロジック回路において、スピンFET SNの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“100”(スピンFET SPのコンダクタンスGmを“10”とした場合)にすると、表3に示すように、出力信号Voutは、入力信号φa,φbのOR(Y=A+B)となる。
【表3】
【0403】
但し、表3において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0404】
即ち、入力信号φa,φbの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピンFET SPはオフ、スピンFET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0405】
また、入力信号φa,φbの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピンFET SPはオン、スピンFET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0406】
さらに、入力信号φa,φbの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピンFET SP,SNは、共に、オンとなる。
【0407】
但し、スピンFET SPのコンダクタンスGmは“10”に設定され、スピンFET SNのコンダクタンスGmは“100”に設定されているため、この時、スピンFET SP、SNに流れる電流の比は、“10:100”=“1:10”になる。
【0408】
従って、V1をVss(=“0”)にプルダウンする能力が、V1をVdd(=“1”)にプルアップする能力よりも勝り、V1は“0”となり、出力信号Voutは“1”となる。
【0409】
また、図52のリコンフィギャブルなロジック回路において、スピンFET SNの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“1”(スピンFET SPのコンダクタンスGmを“10”とした場合)にすると、表4に示すように、出力信号Voutは、入力信号φa,φbのAND(Y=A・B)となる。
【表4】
【0410】
但し、表4において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0411】
即ち、入力信号φa,φbの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピンFET SPはオフ、スピンFET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0412】
また、入力信号φa,φbの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピンFET SPはオン、スピンFET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0413】
さらに、入力信号φa,φbの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピンFET SP,SNは、共に、オンとなる。
【0414】
但し、スピンFET SPのコンダクタンスGmは“10”に設定され、スピンFET SNのコンダクタンスGmは“1”に設定されているため、この時、スピンFET SP、SNに流れる電流の比は、“10:1”になる。
【0415】
従って、V1をVdd(=“1”)にプルアップする能力が、V1をVss(=“0”)にプルダウンする能力よりも勝り、V1は“1”となり、出力信号Voutは“0”となる。
【0416】
このように、本発明の例に係るスピンFETが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピンFET SNの状態(パラレル/アンチパラレル)を書き換えて、そのコンダクタンスGmを変えることにより、再設計することなく、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる。
【0417】
尚、本例のリコンフィギャブルなロジック回路では、PチャネルタイプスピンFET SPをパラレル状態に固定して、そのコンダクタンスGmを“10”に固定する。
【0418】
ここで、スピンFET SPについては、そのコンダクタンスGmが“10”に固定されていればよいので、例えば、図53に示すように、通常のPチャネルMISトランジスタSPを使用してもよく、さらに、図54に示すように、アンチパラレル状態のPチャネルタイプスピンFET SPを使用してもよい。
【0419】
図55は、図52乃至図54のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Vfgと出力電圧Voutとの関係を示したものである。
【0420】
その特徴は、共通のフローティングゲートの電圧Vfgが“1/2”のときに、スピンFET SNの状態(パラレル/アンチパラレル)に応じて、出力電圧Voutが変化する点にある。
【0421】
次に、図52乃至図54のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【0422】
図56は、図52乃至図54のリコンフィギャブルなロジック回路のデバイス構造の平面図、図57は、図56のLVII−LVII線に沿う断面図である。
【0423】
このデバイスの特徴は、第一に、スピンFET SP,SNのフローティングゲートFGが電気的に接続されている点、第二に、強磁性体65aによりスピンFET SP,SNのドレインが構成されている点にある。
【0424】
半導体基板61内には、例えば、STI構造の素子分離層62が形成される。また、素子分離層62により取り囲まれた素子領域内には、N型ウェル領域63a及びP型ウェル領域63bが形成される。
【0425】
N型ウェル領域63aとP型ウェル領域63bとの境界に設けられた凹部内には、磁化方向が固定されるピンド層65aが形成される。ピンド層65aは、スピンFET SP,SNのドレインとなる。
【0426】
ピンド層65a上には、反強磁性膜67が形成される。半導体基板61とピンド層65aとの間には、トンネルバリア膜64aが形成される。
【0427】
N型ウェル領域63aに設けられた凹部内には、磁化方向が固定されるピンド層65bが形成される。ピンド層65bは、スピンFET SPのソースとなる。
【0428】
P型ウェル領域63bに設けられた凹部内には、磁化方向が変化するフリー層(反強磁性強誘電膜を含む)66が形成される。フリー層66は、スピンFET SNのソースとなる。
【0429】
ピンド層65b上には、反強磁性膜67が形成される。半導体基板61とピンド層65bとの間、及び、半導体基板61とフリー層66との間には、それぞれトンネルバリア膜64bが形成される。
【0430】
ピンド層65a,65bの間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極FGが形成される。フローティングゲート電極FG上には、例えば、ONOからなる絶縁膜を介して、入力信号φaが印加されるゲート電極が形成される。
【0431】
ピンド層65aとフリー層66との間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極FGが形成される。フローティングゲート電極FG上には、例えば、ONOからなる絶縁膜を介して、入力信号φbが印加されるゲート電極が形成される。
【0432】
以上、説明したように、第2例によれば、本発明の例に係るスピンFETをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【0433】
c. その他
尚、上記第1及び第2例においては、PチャネルタイプスピンFETとNチャネルタイプスピンFETとをペアで用いたが、同一のロジックが実現できれば、トランジスタの導電型については特に限定されることはない。
【0434】
(2) 半導体メモリに適用する場合
次に、本発明の例に係るスピンFETを半導体メモリに適用する場合の例について説明する。
【0435】
本発明の例に係るスピンFETは、それ自体を半導体メモリのメモリセルとして使用できる。
【0436】
図58は、スピンFETを使用した半導体メモリの例を示している。
【0437】
メモリセルアレイは、アレイ状に配置された複数のスピンFETから構成される。そして、例えば、1つのスピンFETにより1つのメモリセルが構成される。スピンFETのソース/ドレインの一方は、ビット線BL(L)に接続され、他方は、ビット線BL(R)に接続される。ビット線BL(L),BL(R)は、同じ方向、本例では、共に、カラム方向に延びている。
【0438】
ビット線BL(L)の一端には、CMOSタイプドライバ/シンカーDS1が接続される。ドライバ/シンカーDS1は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1から構成される。
【0439】
そして、ビット線BL(L)の一端は、MOSトランジスタP1,N1の接続点に接続され、制御信号Aは、PチャネルMOSトランジスタP1のゲートに入力され、制御信号Cは、NチャネルMOSトランジスタN1のゲートに入力される。
【0440】
ビット線BL(L)の他端には、カラム選択スイッチとしてのNチャネルMOSトランジスタST1を経由して、センスアンプS/Aが接続される。センスアンプS/Aは、例えば、差動増幅器から構成され、リファレンス電圧Vrefに基づいて、スピンFETに記憶されたデータの値を判定する。
【0441】
センスアンプS/Aの出力信号は、選択されたスピンFETの読み出しデータDATAとなる。
【0442】
制御信号φjは、カラムjを選択するカラム選択信号であり、NチャネルMOSトランジスタST1のゲートに入力される。
【0443】
ビット線BL(R)の一端には、CMOSタイプドライバ/シンカーDS2が接続される。ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2を有する。
【0444】
そして、ビット線BL(R)の一端は、MOSトランジスタP2,N2の接続点に接続され、制御信号Bは、PチャネルMOSトランジスタP2のゲートに入力され、制御信号Dは、NチャネルMOSトランジスタN2のゲートに入力される。
【0445】
NチャネルMOSトランジスタNEは、ビット線BL(R)と電源端子Vssとの間に接続され、読み出し時にオンとなる。制御信号Eは、ロウiを選択するロウ選択信号であり、MOSトランジスタNEのゲートに入力される。
【0446】
このような半導体メモリにおいて、例えば、メモリセルとしてのスピンFETがNチャネルタイプである場合、例えば、以下のようにしてスピンFETの磁気記録部に対する書き込みを行う。
【0447】
“0”−書き込みの場合には、制御信号Wiを“H”、制御信号A,Cを“L”、制御信号B,Dを“H”にし、スピン注入電流Isを、ドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流す。
【0448】
“1”−書き込みの場合には、制御信号Wiを“H”、制御信号A,Cを“H”、制御信号B,Dを“L”にし、スピン注入電流Isを、ドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流す。
【0449】
また、データ読み出しは、制御信号Wiを“H”、制御信号A,Bを“H”、制御信号C,Dを“L”にし、制御信号E,φjを“H”にして、読み出し電流を、センスアンプS/AからスピンFETを経由してMOSトランジスタNEに向かって流すことにより行う。
【0450】
尚、読み出し電流の値は、スピン注入電流の値よりも小さくし、読み出し時に誤書き込みが発生することを防止する。
【0451】
(3) チップ上に搭載してシステムを構成する場合
図59は、半導体メモリの例である。
【0452】
本発明の例に係るスピンFETは、半導体メモリの周辺回路に使用する。メモリセルアレイは、例えば、MRAM(magnetic random access memory)、FeRAM(ferroelectric random access memory)、フラッシュメモリ(NAND型、NOR型など)である。
【0453】
また、メモリセルアレイとしては、本発明の例に係る新たな原理に基づくスピンメモリとすることも可能である。
【0454】
図60は、システムLSIの例である。
システムLSIは、SoC(system on chip)を含む。
【0455】
本発明の例に係るスピンFETは、例えば、システムLSIを構成するロジック回路に使用する。CPU(central processing unit)については、通常のCMOS回路により構成してもよいし、本発明の例に係るスピンFETにより構成してもよい。
【0456】
また、ROM(read only memory)については、フラッシュメモリなどの不揮発性半導体メモリの他、本発明の例に係るスピンFETをメモリセルとする半導体メモリ、本発明の例に係るスピンメモリなどを使用できる。
【0457】
RAM(random access memory)は、SRAM,DRAMなどの高速動作が可能なメモリにより構成する。
【0458】
図61は、メモリ混載ロジックLSIの例である。
本発明の例に係るスピンFETは、ロジック回路に使用する。また、メモリ回路については、通常の半導体メモリの他、本発明の例に係るスピンFETをメモリセルとする半導体メモリ、本発明の例に係るスピンメモリなどを使用できる。
【0459】
7. その他
本発明の例によれば、低消費電力及び高信頼性のスピンFET、磁気抵抗効果素子及びスピンメモリを実現できる。
【0460】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0461】
【図1】スピンFETの第1基本構造を示す断面図。
【図2】スピンFETの第2基本構造を示す断面図。
【図3】スピンFETの第3基本構造を示す断面図。
【図4】スピンFETの第4基本構造を示す断面図。
【図5】スピンFETの読み出し時の様子を示す断面図。
【図6】スピンメモリのメモリセルアレイの例を示す回路図。
【図7】スピンメモリのメモリセルアレイの例を示す回路図。
【図8】スピンメモリの第1基本構造を示す断面図。
【図9】スピンメモリの第1基本構造を示す断面図。
【図10】スピンメモリの第2基本構造を示す断面図。
【図11】スピンメモリの第2基本構造を示す断面図。
【図12】スピンメモリの第3基本構造を示す断面図。
【図13】スピンメモリの第3基本構造を示す断面図。
【図14】スピンFETの材料例を示す断面図。
【図15】スピンFETの材料例を示す断面図。
【図16】スピンメモリのメモリセルの材料例を示す断面図。
【図17】スピンFETの材料例を示す断面図。
【図18】スピンFETの材料例を示す断面図。
【図19】スピンFETの材料例を示す断面図。
【図20】スピンメモリのメモリセルの材料例を示す断面図。
【図21】スピンFETの製造方法の第1例を示す断面図。
【図22】スピンFETの製造方法の第1例を示す断面図。
【図23】スピンFETの製造方法の第1例を示す断面図。
【図24】スピンFETの製造方法の第1例を示す断面図。
【図25】スピンFETの製造方法の第1例を示す断面図。
【図26】スピンFETの製造方法の第1例を示す断面図。
【図27】スピンFETの製造方法の第2例を示す断面図。
【図28】スピンFETの製造方法の第2例を示す断面図。
【図29】スピンFETの製造方法の第2例を示す断面図。
【図30】スピンFETの製造方法の第2例を示す断面図。
【図31】スピンFETの製造方法の第2例を示す断面図。
【図32】スピンFETの製造方法の第2例を示す断面図。
【図33】スピンFETの製造方法の第2例を示す断面図。
【図34】スピンFETの製造方法の第2例を示す断面図。
【図35】スピンFETの製造方法の第2例を示す断面図。
【図36】スピンFETの製造方法の第2例を示す断面図。
【図37】スピンFETの製造方法の第2例を示す断面図。
【図38】スピンFETの製造方法の第2例を示す断面図。
【図39】スピンFETの製造方法の第2例を示す断面図。
【図40】スピンFETの製造方法の第2例を示す断面図。
【図41】第1実験例のサンプルの特性を示す図。
【図42】第2実験例のサンプルの特性を示す図。
【図43】第3実験例のサンプルの特性を示す図。
【図44】第4実験例のサンプルの特性を示す図。
【図45】第5実験例のサンプルの特性を示す図。
【図46】リコンフィギャブルなロジック回路の第1例を示す回路図。
【図47】リコンフィギャブルなロジック回路の第1例を示す回路図。
【図48】リコンフィギャブルなロジック回路の第1例を示す回路図。
【図49】フローティングゲート電圧Vfgと出力信号Voutの関係を示す図。
【図50】デバイス構造の例を示す平面図。
【図51】図50のLI−LI線に沿う断面図。
【図52】リコンフィギャブルなロジック回路の第2例を示す回路図。
【図53】リコンフィギャブルなロジック回路の第2例を示す回路図。
【図54】リコンフィギャブルなロジック回路の第2例を示す回路図。
【図55】フローティングゲート電圧Vfgと出力信号Voutの関係を示す図。
【図56】デバイス構造の例を示す平面図。
【図57】図56のLVII−LVII線に沿う断面図。
【図58】スピンFETをメモリセルとする半導体メモリの例を示す回路図。
【図59】メモリチップを示す図。
【図60】システムLSIを示す図。
【図61】メモリ混載ロジックLSIを示す図。
【符号の説明】
【0462】
10,31: 半導体基板、 11a−1,11a−2: ソース/ドレイン領域(不純物拡散層)、 11b: エクステンション領域(不純物拡散層)、 12: ピンド層、 13: フリー層、 14: 反強磁性膜、 15,40: 反強磁性強誘電膜、 16,17: 電極、 18: ゲート絶縁膜、 19: ゲート電極、 20,21: トンネルバリア膜、 22: キャップ絶縁膜、 23: 側壁絶縁膜、 38: 下部電極、 39: バッファ層、 41,43: 強磁性膜(フリー層)、 42,50: 非磁性膜、 45:強磁性膜(ピンド層)、 47: キャップ導電膜、 48: コンタクト層。
【技術分野】
【0001】
本発明は、スピンFET(spin field effect transistor)、磁気抵抗効果素子(magnetoresistive element)及びスピンメモリに関する。
【背景技術】
【0002】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの実用化を目指して研究開発が日々盛んに行われている。例えば、磁気ランダムアクセスメモリ(MRAM: magnetic random access memory)や、ハードディスクの再生磁気ヘッドなどのTMR(tunnel magneto-resistance)効果を利用するデバイスは、その代表例である。
【0003】
最近では、次世代スピンデバイスとしてスピンFETが提案されている。
【0004】
スピンFETは、2値データを記憶する磁気記録部を有する点に特長を有し、メモリセルや、リコンフィギャブル(re-configurable)なロジック回路の構成要素などに使用される。スピンFETによりロジック回路を構成する場合、1種類の回路の磁気記録部のデータを書き換えるだけで、AND、NOR、OR、EX-ORなどの全てのロジックを選択的に実現できる可能性がある。
【0005】
これが実現されると、ロジック回路の種類に応じてトランジスタのレイアウトを変える必要がなくなるため、設計/開発期間の大幅な短縮と製造コストの大幅な削減が図れる。
【0006】
従って、このようなロジック回路を磁気ランダムアクセスメモリや強誘電体メモリ(FeRAM: ferroelectric random access memory)などの不揮発性半導体メモリと組み合わせて使用することが検討されている。
【0007】
しかし、現状のスピンFETでは、磁気記録部に対するデータ書き込みを電流磁場(書き込み電流により発生する磁場)又はスピン注入電流(スピン偏極電子によるスピントルク)により行っている。
【0008】
このため、前者の電流磁場を使用する場合には、素子サイズが小さくなると、書き込み電流の値が大きくなって消費電力が増大する、という問題が発生し、後者のスピン注入電流を使用する場合には、データ書き込みに大きな電流密度を必要とするためにトンネルバリア膜の破壊という信頼性上の問題が発生する。
【0009】
このような問題は、電子のスピン自由度を利用して磁気抵抗効果素子の磁化状態を変化させるスピンメモリにおいても同様に生じる。
【非特許文献1】JAP97, 10C514 (2005)
【非特許文献2】Science 30, 2004 vol.303 pp.661.
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明では、低消費電力及び高信頼性のスピンFET、磁気抵抗効果素子及びスピンメモリを提案する。
【課題を解決するための手段】
【0011】
本発明の例に係るスピンFETは、第1及び第2ソース/ドレイン領域と、第1及び第2ソース/ドレイン領域の間に配置されるチャネル領域と、チャネル領域上に配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極と、第1ソース/ドレイン領域上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、第2ソース/ドレイン領域上に配置され、磁化方向が上方向又は下方向に変化する第2強磁性膜と、第2強磁性膜上に配置される反強磁性強誘電膜と、第1ソース/ドレイン領域と第1強磁性膜との間及び第2ソース/ドレイン領域と第2強磁性膜との間の少なくとも1つに配置されるトンネルバリア膜とを備え、反強磁性強誘電膜の抵抗は、第1及び第2ソース/ドレイン領域がチャネル領域を介して導通したときのオン抵抗よりも大きい。
【0012】
本発明の例に係るスピンFETは、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、磁化方向が上方向又は下方向に変化する第2強磁性膜と、第1及び第2強磁性膜の間に配置されるチャネル領域と、チャネル領域上に配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極と、第2強磁性膜上に配置される反強磁性強誘電膜と、第1強磁性膜とチャネル領域との間及び第2強磁性膜とチャネル領域との間の少なくとも1つに配置されるトンネルバリア膜とを備え、反強磁性強誘電膜の抵抗は、第1及び第2強磁性膜がチャネル領域を介して導通したときのオン抵抗よりも大きい。
【0013】
本発明の例に係る磁気抵抗効果素子は、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、磁化方向が上方向又は下方向に変化する第2強磁性膜と、第1及び第2強磁性膜の間に配置されるトンネルバリア膜と、第2強磁性膜に隣接して配置される反強磁性強誘電膜とを備え、反強磁性強誘電膜の抵抗は、第1強磁性膜、第2強磁性膜及びトンネルバリア膜から構成される可変抵抗素子の抵抗の最大値よりも大きい。
【0014】
本発明の例に係るスピンメモリは、半導体基板と、半導体基板の表面領域に配置されるFETと、FETの直上に配置され、下端がFETの2つのソース/ドレイン領域のうちの1つに接続される上述の磁気抵抗効果素子と、磁気抵抗効果素子の上端に接続され、第1方向に延びるビット線と、FETのゲート電極に接続され、第1方向に交差する第2方向に延びるワード線とを備える。
【発明の効果】
【0015】
本発明によれば、低消費電力及び高信頼性のスピンFET、磁気抵抗効果素子及びスピンメモリを実現できる。
【発明を実施するための最良の形態】
【0016】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【0017】
1. 概要
本発明では、まず、垂直磁化膜(perpendicular magnetic film)を使用してフリー層及びピンド層を形成する。垂直磁化膜は、面内磁化膜(in-plane magnetic film)に比べて熱安定性にも優れる。
【0018】
ここで、垂直磁化膜とは、磁化方向が膜面に対して垂直方向(上方向又は下方向)となるいわゆる垂直磁気異方性(perpendicular magnetic anisotropy)を有する強磁性膜のことである。また、面内磁化膜とは、磁化方向が膜面に平行な方向となる強磁性膜のことである。
【0019】
また、膜面とは、膜厚方向の面、即ち、膜の上面又は下面のことをいい、膜の側面は、膜面に含まれない。
【0020】
次に、垂直磁化膜からなるフリー層に、磁化反転をアシストする反強磁性強誘電膜(anti-ferromagnetic ferroelectric film)を付加する。
【0021】
反強磁性強誘電膜は、垂直磁化膜としてのフリー層と組み合わせることにより、フリー層の磁化反転に必要な磁場(臨界磁場)又はスピン注入電流(臨界電流密度)を大幅に低減する作用を有する。
【0022】
反強磁性強誘電膜の代表例は、Cr2O3である。
【0023】
例えば、Cr2O3/Pt/[CoPt]3/Ptというラミネート構造では、温度150Kで、電圧の向きによりフリー層としての[CoPt]3の磁化方向を制御できる。
【0024】
さらに、本発明では、書き込み時におけるトンネルバリア膜の破壊を防止するために、以下の構成を採用する。
【0025】
・ スピンFETの場合
反強磁性強誘電膜の抵抗をスピンFETのオン抵抗よりも大きくする。
【0026】
・ 磁気抵抗効果素子又はスピンメモリの場合
反強磁性強誘電膜の抵抗を磁気抵抗効果素子(可変抵抗素子)の抵抗の最大値よりも大きくする。
【0027】
この主旨は、書き込み時に、反強磁性強誘電膜にかかる電圧をトンネルバリア膜にかかる電圧よりも大きくして、トンネルバリア膜の破壊を防ぐ点にある。
【0028】
書き込み方式については、例えば、反強磁性強誘電膜の磁化方向をそれにかかる電圧の向きにより制御する方式を採用する。
【0029】
反強磁性強誘電膜の磁化方向が定まると、フリー層(強磁性膜)と反強磁性強誘電膜との磁気結合により、フリー層の磁化は、反強磁性強誘電膜の磁化方向と同じ方向を向き易くなる。
【0030】
また、この方式に、スピン注入電流(スピン偏極電子によるスピントルク)を用いる方式、書き込み電流により生じる磁場を用いる方式などを組み合わせてもよい。
【0031】
さらに、スピン注入電流を流すためには、必然的に、反強磁性強誘電膜に電圧がかかるため、スピン注入電流を用いる方式を単独で採用しても構わない。
【0032】
2. 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【0033】
(1) スピンFET
まず、本発明の例をスピンFETに適用した場合について説明する。
【0034】
A. 第1基本構造
図1は、スピンFETの第1基本構造を示している。
第1基本構造は、スピン注入書き込み方式により書き込みを実行するトンネルバリアタイプスピンFETに関する。
【0035】
半導体基板10内には、ソース/ドレイン領域11a−1,11a−2及びエクステンション領域11bが形成される。これらソース/ドレイン領域11a−1,11a−2及びエクステンション領域11bは、不純物拡散層から構成される。
【0036】
2つのソース/ドレイン領域11a−1,11a−2間には、チャネル領域11cが配置される。スピンFETがオンになると、チャネル領域11c内には、チャネルが形成される。
【0037】
チャネル領域11c上には、ゲート絶縁膜18を介してゲート電極19が形成される。ゲート電極19上には、ゲート電極19を加工するときのマスクとなるキャップ絶縁膜22が形成される。ゲート絶縁膜18、ゲート電極19及びキャップ絶縁膜22の側壁には、側壁絶縁膜23が形成される。
【0038】
ソース/ドレイン領域11a−1上には、トンネルバリア膜20が形成される。トンネルバリア膜20上には、垂直磁気異方性を有する強磁性膜から構成されるピンド層12が形成される。
【0039】
ピンド層12の磁化方向は、反強磁性膜14により固定される。例えば、ピンド層12の磁化は、上向きに固定される。
【0040】
ソース/ドレイン領域11a−2上には、トンネルバリア膜21が形成される。トンネルバリア膜21上には、垂直磁気異方性を有する強磁性膜から構成されるフリー層13が形成される。
【0041】
ここで、トンネルバリア層20,21については、そのうちの1つを省略してもよい。
【0042】
また、ピンド層12の磁化の固定は、反強磁性膜14を用いずに、ピンド層12を十分に厚くすることにより行ってもよい。また、ピンド層12の磁化は、下向きに固定されていてもよい。
【0043】
フリー層13上には、反強磁性強誘電膜15が形成される。反強磁性強誘電膜15は、フリー層13の磁化反転をアシストする。
【0044】
また、反強磁性強誘電膜15の抵抗がスピンFETのオン抵抗よりも大きくなるように、反強磁性強誘電膜15の材料、サイズなどが決定される。
【0045】
反強磁性膜14上及び反強磁性強誘電膜15上には、それぞれ、電極16,17が形成される。
【0046】
電極16は、スピン注入電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1に接続される。
【0047】
同様に、電極17は、スピン注入電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2に接続される。
【0048】
このような構造のスピンFETにおいて、書き込みは、ゲート電極19に書き込み電圧Wを与えてスピンFETをオンにし、電極16,17間にチャネル領域11cを介してスピン注入電流を流すことにより行う。
【0049】
書き込みデータの値は、スピン注入電流の向きにより決定される。スピン注入電流の向きは、制御信号A,B,C,DによるPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより制御される。
【0050】
ここで、スピン注入電流が流れると、反強磁性強誘電膜15に一定電圧がかかり、その内部には電場が発生する。これに起因して、反強磁性強誘電膜15には歪が生じ、まず、反強磁性強誘電膜15の磁化が反転する。このため、反強磁性強誘電膜15の磁化がフリー層13の磁化反転をアシストする。
【0051】
例えば、ピンド層12及びフリー層13の磁気モーメントをアンチパラレル(磁化方向が逆向き)にするときは、スピン注入電流をPチャネルMOSトランジスタP1からNチャネルMOSトランジスタN2に向かって流す。
【0052】
この時、反強磁性強誘電膜15には、フリー層13側がプラス、電極17側がマイナスとなる電場が発生し、まず、反強磁性強誘電膜15の磁化方向が下向き(ピンド層12の磁化方向に対してアンチパラレル)となる。
【0053】
従って、フリー層13の磁化は、フリー層13と反強磁性強誘電膜15との磁気結合により、反強磁性強誘電膜15の磁化方向と同じ方向を向き易くなる。
【0054】
この状態で、さらに、スピン注入電流がPチャネルMOSトランジスタP1からNチャネルMOSトランジスタN2に向かって継続して流れるため、ピンド層12の磁化方向と逆向き(下向き)にスピン偏極された電子は、ピンド層12により反射され、フリー層13内の電子にスピントルクを与える。同時に、反強磁性強誘電膜15の磁化方向と同じ向き(下向き)にスピン偏極された電子は、反強磁性強誘電膜15を通過し、フリー層13内の電子にスピントルクを与える。
【0055】
その結果、フリー層13の磁化方向は、下向きとなり、ピンド層12の磁化方向に対してアンチパラレルとなる。
【0056】
また、ピンド層12及びフリー層13の磁気モーメントをパラレル(磁化方向が同じ向き)にするときは、スピン注入電流をPチャネルMOSトランジスタP2からNチャネルMOSトランジスタN1に向かって流す。
【0057】
この時、反強磁性強誘電膜15には、フリー層13側がマイナス、電極17側がプラスとなる電場が発生し、まず、反強磁性強誘電膜15の磁化方向が上向き(ピンド層12の磁化方向に対してパラレル)となる。
【0058】
従って、フリー層13の磁化は、フリー層13と反強磁性強誘電膜15との磁気結合により、反強磁性強誘電膜15の磁化方向と同じ方向を向き易くなる。
【0059】
この状態で、さらに、スピン注入電流がPチャネルMOSトランジスタP2からNチャネルMOSトランジスタN1に向かって継続して流れるため、ピンド層12の磁化方向と同じ向き(上向き)にスピン偏極された電子は、ピンド層12を通過し、フリー層13内の電子にスピントルクを与える。
【0060】
その結果、フリー層13の磁化方向は、上向きとなり、ピンド層12の磁化方向に対してパラレルとなる。
【0061】
このように、第1基本構造によれば、反強磁性強誘電膜15がスピン注入磁化反転をアシストするため、スピン注入電流の臨界電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【0062】
また、書き込み時に、反強磁性強誘電膜15にかかる電圧は、トンネルバリア膜20,21にかかる電圧よりも大きくなるため、トンネルバリア膜20,21の破壊を防止することができる。
【0063】
読み出しは、例えば、図5に示すように、ゲート電極19に読み出し電圧Rを与えてスピンFETをオンにし、電極16,17間にチャネル領域11cを介して読み出し電流を流すことにより行う。
【0064】
読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
【0065】
ピンド層12及びフリー層13の磁気モーメントがパラレルの場合には、通常のFETと同様に、スピンFETをオンにすると読み出し電流が流れる。これに対し、ピンド層12及びフリー層13の磁気モーメントがアンチパラレルの場合には、スピンFETをオンにしても読み出し電流が流れない。
【0066】
従って、第1基本構造によれば、フリー層13に書き込んだデータに応じて、スピンFETを、ゲート電圧によりスイッチングが制御される通常のFETとして、又は、ゲート電圧によらず、常にオフ状態のFETとして、選択的に使用できる。また、フリー層13のデータを書き換えることにより、リコンフィギャブルなロジック回路を実現できる。
【0067】
尚、ピンド層12及びフリー層13は、大きなMR(magneto-resistive)比を実現するために、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
【0068】
以上、説明したように、第1基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンFETを実現できる。
【0069】
B. 第2基本構造
図2は、スピンFETの第2基本構造を示している。
第2基本構造は、電圧の向きにより書き込みデータを制御するトンネルバリアタイプスピンFETに関する。
【0070】
デバイス構造については、第1基本構造と同じであるため、ここでは、その説明を省略する。
【0071】
第2基本構造では、スピントルクを利用せず、電圧のみでフリー層13の磁化方向を制御する。
【0072】
具体的には、データ書き込みは、電極17に書き込み電圧V1を与え、ゲート電極19に書き込み電圧V2を与え、反強磁性強誘電膜15の内部に電場を発生させることにより行う。
【0073】
例えば、ピンド層(強磁性膜)12及びフリー層(強磁性膜)13の磁気モーメントをアンチパラレルにするときには、電圧V1,V2の関係を、V2>V1にする。
【0074】
この時、反強磁性強誘電膜15の内部では、フリー層13側がプラス、電極17側がマイナスとなる電場が発生する。
【0075】
従って、反強磁性強誘電膜15の磁化方向は、下向きとなり、ピンド層12の磁化方向(上向き)に対してアンチパラレルとなる。
【0076】
これに伴い、フリー層13は、反強磁性強誘電膜15との磁気結合により、その磁化方向が反強磁性強誘電膜15の磁化方向と同じ下向き(ピンド層12の磁化方向に対してアンチパラレル)となる。
【0077】
また、ピンド層12及びフリー層13の磁気モーメントをパラレルにするときには、電圧V1,V2の関係を、V1>V2にする。
【0078】
この時、反強磁性強誘電膜15の内部では、フリー層13側がマイナス、電極17側がプラスとなる電場が発生する。
【0079】
従って、反強磁性強誘電膜15の磁化方向は、上向きとなり、ピンド層12の磁化方向(上向き)に対してパラレルとなる。
【0080】
これに伴い、フリー層13は、反強磁性強誘電膜15との磁気結合により、その磁化方向が反強磁性強誘電膜15の磁化方向と同じ上向き(ピンド層12の磁化方向に対してパラレル)となる。
【0081】
このように、第2基本構造によれば、反強磁性強誘電膜15にかける電圧の向きのみでスピンFETのフリー層13に対するデータ書き込みを行うことができるため、低消費電力化及び高信頼性を実現できる。
【0082】
また、書き込み時に、反強磁性強誘電膜15にかかる電圧は、トンネルバリア膜20,21にかかる電圧よりも大きくなるため、トンネルバリア膜20,21の破壊を防止することができる。
【0083】
読み出しは、例えば、図5に示すように、ゲート電極19に読み出し電圧Rを与えてスピンFETをオンにし、電極16,17間にチャネル領域11cを介して読み出し電流を流すことにより行う。
【0084】
ピンド層12及びフリー層13の磁気モーメントがパラレルの場合には、通常のFETと同様に、スピンFETをオンにすると読み出し電流が流れる。これに対し、ピンド層12及びフリー層13の磁気モーメントがアンチパラレルの場合には、スピンFETをオンにしても読み出し電流が流れない。
【0085】
従って、第2基本構造によれば、フリー層13に書き込んだデータに応じて、スピンFETを、ゲート電圧によりスイッチングが制御される通常のFETとして、又は、ゲート電圧によらず、常にオフ状態のFETとして、選択的に使用できる。また、フリー層13のデータを書き換えることにより、リコンフィギャブルなロジック回路を実現できる。
【0086】
尚、第2基本構造では、ゲート電極19に書き込み電圧V2を与えることに代えて、半導体基板11にバックゲートバイアスとして書き込み電圧V2を与えてもよい。また、半導体基板11とゲート電極19の双方に書き込み電圧V2を与えてもよい。
【0087】
また、ピンド層12及びフリー層13は、大きなMR比を実現するために、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
【0088】
以上、説明したように、第2基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンFETを実現できる。
【0089】
C. 第3基本構造
図3は、スピンFETの第3基本構造を示している。
第3基本構造は、スピン注入書き込み方式により書き込みを実行するトンネルバリアタイプスピンFETに関する。
【0090】
半導体基板10は、2つの凹部を有する。
【0091】
2つの凹部のうちの1つ内には、トンネルバリア膜20を介して、垂直磁気異方性を有する強磁性膜から構成されるピンド層12が形成される。ピンド層12の磁化方向は、反強磁性膜14により固定される。例えば、ピンド層12の磁化は、上向きに固定される。
【0092】
2つの凹部のうちの他の1つ内には、トンネルバリア膜21を介して、垂直磁気異方性を有する強磁性膜から構成されるフリー層13が形成される。
【0093】
ここで、トンネルバリア層20,21については、そのうちの1つを省略してもよい。
【0094】
また、ピンド層12の磁化の固定は、反強磁性膜14を用いずに、ピンド層12を十分に厚くすることにより行ってもよい。また、ピンド層12の磁化は、下向きに固定されていてもよい。
【0095】
ピンド層12及びフリー層13の間には、チャネル領域11cが配置される。スピンFETがオンになると、チャネル領域11c内には、チャネルが形成される。
【0096】
チャネル領域11c上には、ゲート絶縁膜18を介してゲート電極19が形成される。ゲート電極19上には、ゲート電極19を加工するときのマスクとなるキャップ絶縁膜22が形成される。ゲート絶縁膜18、ゲート電極19及びキャップ絶縁膜22の側壁には、側壁絶縁膜23が形成される。
【0097】
フリー層13上には、反強磁性強誘電膜15が形成される。反強磁性強誘電膜15は、フリー層13の磁化反転をアシストする。
【0098】
また、反強磁性強誘電膜15の抵抗がスピンFETのオン抵抗よりも大きくなるように、反強磁性強誘電膜15の材料、サイズなどが決定される。
【0099】
反強磁性膜14上及び反強磁性強誘電膜15上には、それぞれ、電極16,17が形成される。
【0100】
電極16は、スピン注入電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1に接続される。
【0101】
同様に、電極17は、スピン注入電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2に接続される。
【0102】
このような構造のスピンFETにおいて、書き込みは、ゲート電極19に書き込み電圧Wを与えてスピンFETをオンにし、電極16,17間にチャネル領域11cを介してスピン注入電流を流すことにより行う。
【0103】
書き込みデータの値は、スピン注入電流の向きにより決定される。スピン注入電流の向きは、制御信号A,B,C,DによるPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより制御される。
【0104】
ここで、スピン注入電流が流れると、反強磁性強誘電膜15に一定電圧がかかり、その内部には電場が発生する。これに起因して、反強磁性強誘電膜15には歪が生じ、まず、反強磁性強誘電膜15の磁化が反転する。このため、反強磁性強誘電膜15の磁化がフリー層13の磁化反転をアシストする。
【0105】
例えば、ピンド層12及びフリー層13の磁気モーメントをアンチパラレル(磁化方向が逆向き)にするときは、スピン注入電流をPチャネルMOSトランジスタP1からNチャネルMOSトランジスタN2に向かって流す。
【0106】
この時、反強磁性強誘電膜15には、フリー層13側がプラス、電極17側がマイナスとなる電場が発生し、まず、反強磁性強誘電膜15の磁化方向が下向き(ピンド層12の磁化方向に対してアンチパラレル)となる。
【0107】
従って、フリー層13の磁化は、フリー層13と反強磁性強誘電膜15との磁気結合により、反強磁性強誘電膜15の磁化方向と同じ方向を向き易くなる。
【0108】
この状態で、さらに、スピン注入電流がPチャネルMOSトランジスタP1からNチャネルMOSトランジスタN2に向かって継続して流れるため、ピンド層12の磁化方向と逆向き(下向き)にスピン偏極された電子は、ピンド層12により反射され、フリー層13内の電子にスピントルクを与える。同時に、反強磁性強誘電膜15の磁化方向と同じ向き(下向き)にスピン偏極された電子は、反強磁性強誘電膜15を通過し、フリー層13内の電子にスピントルクを与える。
【0109】
その結果、フリー層13の磁化方向は、下向きとなり、ピンド層12の磁化方向に対してアンチパラレルとなる。
【0110】
また、ピンド層12及びフリー層13の磁気モーメントをパラレル(磁化方向が同じ向き)にするときは、スピン注入電流をPチャネルMOSトランジスタP2からNチャネルMOSトランジスタN1に向かって流す。
【0111】
この時、反強磁性強誘電膜15には、フリー層13側がマイナス、電極17側がプラスとなる電場が発生し、まず、反強磁性強誘電膜15の磁化方向が上向き(ピンド層12の磁化方向に対してパラレル)となる。
【0112】
従って、フリー層13の磁化は、フリー層13と反強磁性強誘電膜15との磁気結合により、反強磁性強誘電膜15の磁化方向と同じ方向を向き易くなる。
【0113】
この状態で、さらに、スピン注入電流がPチャネルMOSトランジスタP2からNチャネルMOSトランジスタN1に向かって継続して流れるため、ピンド層12の磁化方向と同じ向き(上向き)にスピン偏極された電子は、ピンド層12を通過し、フリー層13内の電子にスピントルクを与える。
【0114】
その結果、フリー層13の磁化方向は、上向きとなり、ピンド層12の磁化方向に対してパラレルとなる。
【0115】
このように、第3基本構造によれば、反強磁性強誘電膜15がスピン注入磁化反転をアシストするため、スピン注入電流の臨界電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【0116】
また、書き込み時に、反強磁性強誘電膜15にかかる電圧は、トンネルバリア膜20,21にかかる電圧よりも大きくなるため、トンネルバリア膜20,21の破壊を防止することができる。
【0117】
読み出しについては、第1基本構造(図5)と同じであるため、ここでは、その説明を省略する。
【0118】
以上、説明したように、第3基本構造においても、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンFETを実現できる。
【0119】
B. 第4基本構造
図4は、スピンFETの第4基本構造を示している。
第4基本構造は、電圧の向きにより書き込みデータを制御するトンネルバリアタイプスピンFETに関する。
【0120】
デバイス構造については、第3基本構造と同じであるため、ここでは、その説明を省略する。
【0121】
第4基本構造では、スピントルクを利用せず、電圧のみでフリー層13の磁化方向を制御する。
【0122】
具体的には、データ書き込みは、電極17に書き込み電圧V1を与え、ゲート電極19に書き込み電圧V2を与え、反強磁性強誘電膜15の内部に電場を発生させることにより行う。
【0123】
例えば、ピンド層(強磁性膜)12及びフリー層(強磁性膜)13の磁気モーメントをアンチパラレルにするときには、電圧V1,V2の関係を、V2>V1にする。
【0124】
この時、反強磁性強誘電膜15の内部では、フリー層13側がプラス、電極17側がマイナスとなる電場が発生する。
【0125】
従って、反強磁性強誘電膜15の磁化方向は、下向きとなり、ピンド層12の磁化方向(上向き)に対してアンチパラレルとなる。
【0126】
これに伴い、フリー層13は、反強磁性強誘電膜15との磁気結合により、その磁化方向が反強磁性強誘電膜15の磁化方向と同じ下向き(ピンド層12の磁化方向に対してアンチパラレル)となる。
【0127】
また、ピンド層12及びフリー層13の磁気モーメントをパラレルにするときには、電圧V1,V2の関係を、V1>V2にする。
【0128】
この時、反強磁性強誘電膜15の内部では、フリー層13側がマイナス、電極17側がプラスとなる電場が発生する。
【0129】
従って、反強磁性強誘電膜15の磁化方向は、上向きとなり、ピンド層12の磁化方向(上向き)に対してパラレルとなる。
【0130】
これに伴い、フリー層13は、反強磁性強誘電膜15との磁気結合により、その磁化方向が反強磁性強誘電膜15の磁化方向と同じ上向き(ピンド層12の磁化方向に対してパラレル)となる。
【0131】
このように、第4基本構造によれば、反強磁性強誘電膜15にかける電圧の向きのみでスピンFETのフリー層13に対するデータ書き込みを行うことができるため、低消費電力化及び高信頼性を実現できる。
【0132】
また、書き込み時に、反強磁性強誘電膜15にかかる電圧は、トンネルバリア膜20,21にかかる電圧よりも大きくなるため、トンネルバリア膜20,21の破壊を防止することができる。
【0133】
読み出しについては、第1基本構造(図5)と同じであるため、ここでは、その説明を省略する。
【0134】
尚、第4基本構造では、ゲート電極19に書き込み電圧V2を与えることに代えて、半導体基板11にバックゲートバイアスとして書き込み電圧V2を与えてもよい。また、半導体基板11とゲート電極19の双方に書き込み電圧V2を与えてもよい。
【0135】
以上、説明したように、第4基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンFETを実現できる。
【0136】
(2) スピンメモリ
次に、本発明の例をスピンメモリに適用した場合について説明する。
【0137】
本発明の例を適用するに当たっては、メモリセルアレイの構造に特に制限されることはないが、説明を分かり易くするため、まず、本発明の例の適用が可能なメモリセルアレイの代表例を説明する。
【0138】
図6は、メモリセルアレイの例を示している。
【0139】
磁気抵抗効果素子Cの一端は、ビット線BLに接続される。
【0140】
ビット線BLの一端は、選択スイッチとしてのNチャネルMOSトランジスタST1を経由してセンスアンプS/Aに接続される。センスアンプS/Aは、磁気抵抗効果素子Cからの読み出し電位Vrと参照電位Vrefとを比較し、出力信号DATAを出力する。尚、Rfは、帰還抵抗である。
【0141】
ビット線BLの他端は、選択スイッチとしてのNチャネルMOSトランジスタST2を経由して、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1に接続される。
【0142】
磁気抵抗効果素子Cの他端は、下部電極Lに接続される。下部電極Lは、選択スイッチとしてのMOSトランジスタST3を経由してソース線SLに接続される。ソース線SLは、選択スイッチとしてのNチャネルMOSトランジスタST4を経由して、PチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2に接続される。
【0143】
また、ソース線SLは、選択スイッチとしてのNチャネルMOSトランジスタST5を経由して接地点Vssに接続される。MOSトランジスタST3のゲートは、ワード線WLに接続される。ワード線WLは、ビット線BLが延びる方向に対して交差する方向に延びる。
【0144】
この構造のスピンメモリでは、データ書き込みは、例えば、スピン注入書き込み方式により行う。即ち、制御信号A,B,C,DによるPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより磁気抵抗効果素子Cに流れるスピン注入電流の向きを制御し、データ書き込みを実行する。
【0145】
尚、データ書き込みは、スピン注入書き込み方式によらず、電圧の向きのみで磁気抵抗効果素子Cに対するデータ書き込みを実行する方式を採用することもできる。
【0146】
また、例えば、図7に示すように、書き込み電流線WWLをメモリセルアレイ内に配置し、書き込み電流線WWLに流れる書き込み電流により発生する磁場を磁化反転のアシストとしてさらに使用してもよい。
【0147】
以下、図6のメモリセルアレイを例にして、本発明の例に係るスピンメモリのメモリセルの基本構造について説明する。
【0148】
A. 第1基本構造
図8は、スピンメモリの第1基本構造を示している。
【0149】
第1基本構造は、スピン注入電流の向き又は電圧の向きにより書き込みデータを制御するスピンメモリに関する。第1基本構造では、磁気抵抗効果素子MTJがSAF(synthetic anti-ferromagnetic)構造を有する。
【0150】
半導体基板31内には、STI(shallow trench isolation)構造の素子分離層32が形成される。素子分離層32に囲まれた素子領域内には、選択スイッチとしてのNチャネルMOSトランジスタST3が形成される。
【0151】
MOSトランジスタST3は、ソース拡散領域33、ドレイン拡散領域34及びこれらの間のチャネル領域の上部に形成されるゲート電極35を有する。ゲート電極35は、図6のワード線WLに相当する。
【0152】
ソース拡散領域33は、コンタクトプラグ36を経由してソース線SLに接続される。ドレイン拡散領域34は、中間層37を経由して下部電極38に接続される。
【0153】
下部電極38上には、アモルファスバッファ層39が形成される。アモルファスバッファ層39上には、反強磁性強誘電膜40が形成される。反強磁性強誘電膜40上には、磁気抵抗効果素子MTJが形成される。磁気抵抗効果素子MTJは、トップピン型MTJ(magnetic tunnel junction)素子である。
【0154】
また、反強磁性強誘電膜40の抵抗は、磁気抵抗効果素子(可変抵抗素子)MTJの抵抗の最大値よりも大きくなるように、反強磁性強誘電膜40の材料、サイズなどが決定される。
【0155】
本例では、磁気抵抗効果素子MTJは、反強磁性強誘電膜40上の強磁性膜41と、強磁性膜41上の非磁性膜42と、非磁性膜42上の強磁性膜43と、強磁性膜43上のトンネルバリア膜44と、トンネルバリア膜44上の強磁性膜45と、強磁性膜45上の反強磁性膜46とから構成される。
【0156】
強磁性膜41,43,45は、垂直磁気異方性を有する。
【0157】
フリー層は、強磁性膜41、非磁性膜42及び強磁性膜43のラミネート構造、即ち、SAF構造を有する。強磁性膜41,43は、反強磁性相互作用により互いに磁気結合する。
【0158】
ピンド層は、強磁性膜45から構成され、反強磁性膜46により磁化方向が固定される。ピンド層の磁化方向は、反強磁性膜46の付与に代えて、強磁性膜45の保持力を大きくすることにより固定してもよい。
【0159】
但し、安定性及び長期的信頼性の観点からすると、反強磁性膜46によりピンド層の磁化方向を固定するのが好ましい。
【0160】
磁気抵抗効果素子MTJの上面は、磁気抵抗効果素子MTJを保護する機能を持つキャップ導電膜47及びコンタクト層(例えば、金属)48を経由してビット線BLに接続される。
【0161】
磁気抵抗効果素子MTJ及び選択スイッチは、絶縁層49に覆われ、ビット線BLは、例えば、絶縁層49上に配置される。
【0162】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、MOSトランジスタST3をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【0163】
書き込みデータの値は、例えば、図6のPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより、スピン注入電流の向きを制御することで決定する。
【0164】
ここで、スピン注入電流が流れているとき、反強磁性強誘電膜40には一定電圧が印加され、その内部には電場が発生する。これに起因して、反強磁性強誘電膜40には歪が生じ、まず、反強磁性強誘電膜40の磁化が反転する。
【0165】
そして、反強磁性強誘電膜40が磁気抵抗効果素子MTJのフリー層の磁化反転をアシストする。
【0166】
即ち、磁気抵抗効果素子MTJのフリー層は、反強磁性強誘電膜40と磁気結合しているため、その磁化は、反強磁性強誘電膜40の磁化方向と同じ方向を向こうとする。
【0167】
従って、磁気抵抗効果素子MTJのフリー層について、スピン偏極電子による磁化反転が行い易くなる。
【0168】
また、本例のメモリセル構造では、スピン注入書き込み方式に代えて、電圧の向きのみでデータ書き込みを実行することもできる。
【0169】
データ読み出しは、例えば、MOSトランジスタST3をオンにして磁気抵抗効果素子MTJに読み出し電流を流すことにより行う。
【0170】
読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
【0171】
尚、本例では、MTJ素子をトップピン型としたが、これに限られず、例えば、図9に示すように、ボトムピン型にしてもよい。
【0172】
トップピン型の場合には、図8に示すように、アモルファスバッファ層39上に、反強磁性強誘電膜40、強磁性膜41、非磁性膜42、強磁性膜43、トンネルバリア膜44、強磁性膜45、反強磁性膜46の順で形成される。
【0173】
これに対し、ボトムピン型の場合には、図9に示すように、アモルファスバッファ層39上に、反強磁性膜46、強磁性膜45、トンネルバリア膜44、強磁性膜43、非磁性膜42、強磁性膜41、反強磁性強誘電膜40の順で形成される。
【0174】
その他の構成については、両者同じである。
【0175】
以上、説明したように、第1基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンメモリを実現できる。
【0176】
B. 第2基本構造
図10は、スピンメモリの第2基本構造を示している。
【0177】
第2基本構造も、スピン注入電流の向き又は電圧の向きにより書き込みデータを制御するスピンメモリに関する。第2基本構造では、磁気抵抗効果素子MTJのピンド層及びフリー層が共に1つの強磁性膜から構成される。
【0178】
半導体基板31内には、STI構造の素子分離層32が形成される。素子分離層32に囲まれた素子領域内には、選択スイッチとしてのNチャネルMOSトランジスタST3が形成される。
【0179】
MOSトランジスタST3の構造は、第1基本構造と同じである。
【0180】
下部電極38上には、アモルファスバッファ層39が形成される。アモルファスバッファ層39上には、反強磁性強誘電膜40が形成される。反強磁性強誘電膜40上には、磁気抵抗効果素子MTJが形成される。磁気抵抗効果素子MTJは、トップピン型MTJ素子である。
【0181】
また、反強磁性強誘電膜40の抵抗は、磁気抵抗効果素子(可変抵抗素子)MTJの抵抗の最大値よりも大きくなるように、反強磁性強誘電膜40の材料、サイズなどが決定される。
【0182】
本例では、磁気抵抗効果素子MTJは、反強磁性強誘電膜40上の強磁性膜43と、強磁性膜43上のトンネルバリア膜44と、トンネルバリア膜44上の強磁性膜45と、強磁性膜45上の反強磁性膜46とから構成される。
【0183】
強磁性膜43,45は、垂直磁気異方性を有する。
【0184】
フリー層は、強磁性膜43から構成される。ピンド層は、強磁性膜45から構成され、反強磁性膜46により磁化方向が固定される。ピンド層の磁化方向は、反強磁性膜46の付与に代えて、強磁性膜45の保持力を大きくすることにより固定してもよい。
【0185】
但し、安定性及び長期的信頼性の観点からすると、反強磁性膜46によりピンド層の磁化方向を固定するのが好ましい。
【0186】
磁気抵抗効果素子MTJの上面は、磁気抵抗効果素子MTJを保護する機能を持つキャップ導電膜47及びコンタクト層(例えば、金属)48を経由してビット線BLに接続される。
【0187】
磁気抵抗効果素子MTJ及び選択スイッチは、絶縁層49に覆われ、ビット線BLは、例えば、絶縁層49上に配置される。
【0188】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、MOSトランジスタST3をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【0189】
書き込みデータの値は、例えば、図6のPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより、スピン注入電流の向きを制御することで決定する。
【0190】
ここで、スピン注入電流が流れているとき、反強磁性強誘電膜40には一定電圧が印加され、その内部には電場が発生する。これに起因して、反強磁性強誘電膜40には歪が生じ、まず、反強磁性強誘電膜40の磁化が反転する。
【0191】
従って、第1基本構造と同様に、反強磁性強誘電膜40が磁気抵抗効果素子MTJのフリー層の磁化反転をアシストする。
【0192】
尚、本例のメモリセル構造でも、スピン注入書き込み方式に代えて、電圧の向きのみでデータ書き込みを実行することができる。
【0193】
データ読み出しについては、第1基本構造と同様に、例えば、MOSトランジスタST3をオンにして磁気抵抗効果素子MTJに読み出し電流を流すことにより行う。
【0194】
尚、本例では、MTJ素子をトップピン型としたが、これに限られず、例えば、図11に示すように、ボトムピン型にしてもよい。
【0195】
トップピン型の場合には、図10に示すように、アモルファスバッファ層39上に、反強磁性強誘電膜40、強磁性膜43、トンネルバリア膜44、強磁性膜45、反強磁性膜46の順で形成される。
【0196】
これに対し、ボトムピン型の場合には、図11に示すように、アモルファスバッファ層39上に、反強磁性膜46、強磁性膜45、トンネルバリア膜44、強磁性膜43、反強磁性強誘電膜40の順で形成される。
【0197】
その他の構成については、両者同じである。
【0198】
以上、説明したように、第2基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンメモリを実現できる。
【0199】
C. 第3基本構造
図12は、スピンメモリの第3基本構造を示している。
【0200】
第3基本構造も、スピン注入電流の向き又は電圧の向きにより書き込みデータを制御するスピンメモリに関する。第3基本構造では、フリー層としての強磁性膜と反強磁性強誘電膜との間に非磁性膜が配置される。
【0201】
半導体基板31内には、STI構造の素子分離層32が形成される。素子分離層32に囲まれた素子領域内には、選択スイッチとしてのNチャネルMOSトランジスタST3が形成される。
【0202】
MOSトランジスタST3の構造は、第1基本構造と同じである。
【0203】
下部電極38上には、アモルファスバッファ層39が形成される。アモルファスバッファ層39上には、反強磁性強誘電膜40が形成される。反強磁性強誘電膜40上には、非磁性膜50が形成される。
【0204】
非磁性膜50上には、磁気抵抗効果素子MTJが形成される。磁気抵抗効果素子MTJは、トップピン型MTJ素子である。
【0205】
また、反強磁性強誘電膜40の抵抗は、磁気抵抗効果素子(可変抵抗素子)MTJの抵抗の最大値よりも大きくなるように、反強磁性強誘電膜40の材料、サイズなどが決定される。
【0206】
本例では、磁気抵抗効果素子MTJは、非磁性膜50上の強磁性膜43と、強磁性膜43上のトンネルバリア膜44と、トンネルバリア膜44上の強磁性膜45と、強磁性膜45上の反強磁性膜46とから構成される。
【0207】
強磁性膜43,45は、垂直磁気異方性を有する。
【0208】
フリー層は、強磁性膜43から構成される。ピンド層は、強磁性膜45から構成され、反強磁性膜46により磁化方向が固定される。ピンド層の磁化方向は、反強磁性膜46の付与に代えて、強磁性膜45の保持力を大きくすることにより固定してもよい。
【0209】
但し、安定性及び長期的信頼性の観点からすると、反強磁性膜46によりピンド層の磁化方向を固定するのが好ましい。
【0210】
非磁性膜50は、反強磁性強誘電膜40とフリー層としての強磁性膜43との間の磁気結合の強さを調整するために配置される。非磁性膜50の材質は、特に制限されないため、例えば、絶縁体、導電体などを使用できる。
【0211】
非磁性膜50は、貴金属から構成するのが好ましい。
【0212】
磁気抵抗効果素子MTJの上面は、磁気抵抗効果素子MTJを保護する機能を持つキャップ導電膜47及びコンタクト層(例えば、金属)48を経由してビット線BLに接続される。
【0213】
磁気抵抗効果素子MTJ及び選択スイッチは、絶縁層49に覆われ、ビット線BLは、例えば、絶縁層49上に配置される。
【0214】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、MOSトランジスタST3をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【0215】
書き込みデータの値は、例えば、図6のPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより、スピン注入電流の向きを制御することで決定する。
【0216】
ここで、スピン注入電流が流れているとき、反強磁性強誘電膜40には一定電圧が印加され、その内部には電場が発生する。これに起因して、反強磁性強誘電膜40には歪が生じ、まず、反強磁性強誘電膜40の磁化が反転する。
【0217】
従って、第1基本構造と同様に、反強磁性強誘電膜40が磁気抵抗効果素子MTJのフリー層の磁化反転をアシストする。
【0218】
尚、本例のメモリセル構造でも、スピン注入書き込み方式に代えて、電圧の向きのみでデータ書き込みを実行することができる。
【0219】
データ読み出しについては、第1基本構造と同様に、例えば、MOSトランジスタST3をオンにして磁気抵抗効果素子MTJに読み出し電流を流すことにより行う。
【0220】
尚、本例では、MTJ素子をトップピン型としたが、これに限られず、例えば、図13に示すように、ボトムピン型にしてもよい。
【0221】
トップピン型の場合には、図12に示すように、アモルファスバッファ層39上に、反強磁性強誘電膜40、非磁性膜50、強磁性膜43、トンネルバリア膜44、強磁性膜45、反強磁性膜46の順で形成される。
【0222】
これに対し、ボトムピン型の場合には、図13に示すように、アモルファスバッファ層39上に、反強磁性膜46、強磁性膜45、トンネルバリア膜44、強磁性膜43、非磁性膜50、反強磁性強誘電膜40の順で形成される。
【0223】
その他の構成については、両者同じである。
【0224】
以上、説明したように、第3基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンメモリを実現できる。
【0225】
D. 磁気抵抗効果素子の構造
本発明の例に係るスピンメモリは、磁気抵抗効果素子MTJに反強磁性強誘電膜40を付加する点に特徴を有する。従って、磁気抵抗効果素子MTJの構造は、上述の第1乃至第3基本構造に限定されることはない。
【0226】
磁気抵抗効果素子MTJには、トップピン型及びボトムピン型の2種類が存在するが、トップピン型は、製造プロセス上及び素子特性上の観点からすると、ボトムピン型よりも好ましい。
【0227】
(3) その他
強磁性膜のアスペクト比について説明する。
【0228】
ここでいうアスペクト比とは、強磁性膜の平面形状の最大幅hmaxと最小幅hminとの比(hmax/hmin)のことである。
【0229】
強磁性膜が長方形の場合には、最大幅hmaxは、長辺の長さとなり、最小幅hminは、短辺の長さとなる。また、強磁性膜が楕円形の場合には、最大幅hmaxは、長軸の長さとなり、最小幅hminは、短軸の長さとなる。
【0230】
本発明に係わるスピンFET及びスピンメモリに使用する強磁性膜(垂直磁化膜)のアスペクト比は、1以上に設定される。
【0231】
アスペクト比が1又はその近傍では、強磁性膜の磁化は、膜面に対して垂直方向を向き易くなるが、アスペクト比が大きくなるに従い、強磁性膜の磁化方向は、膜面に垂直な方向から次第に傾いてくる。
【0232】
即ち、アスペクト比が1を超えると、強磁性膜の磁化方向θは、膜面に対して0°<θ<90°を向き易くなる。
【0233】
本発明の例では、強磁性膜の磁化方向は、膜面に対して垂直方向から多少傾いていても問題はないが、この傾きθが大きくなり過ぎると好ましくないため、アスペクト比の上限は、強磁性膜の磁化が膜面に対して概ね垂直方向を向く値、即ち、3以下にするのが好ましい。
【0234】
3. 材料例
本発明の例に係るスピンFET及びスピンメモリの材料例を説明する。
【0235】
反強磁性強誘電膜の例としては、例えば、Cr2O3、Co2Mn1-xFexSiなどがある。
【0236】
Co2Mn1-xFexSiの場合、MnとFeの組成範囲は、0.25≦x≦0.75の範囲内の値、好ましくは、x=0.5にするのがよい。
【0237】
Cr2O3については、その結晶構造を(111)配向にし、電場を[111]方向に印加すれば、[111]方向に磁化を変化させることができる。
【0238】
ピンド層及びフリー層を構成する強磁性膜は、例えば、ラミネートされた第1及び第2薄膜から構成する。
【0239】
第1薄膜は、Ni-Fe, Co-Fe, Co-Fe-Ni, Co-Fe-Bなどのアモルファス材料、Co2FeSi1-xAlx(0.25≦x≦0.75), Co2MnGe, Co2MnSiなどのホイスラー合金、及び、SiMn, GeMn, Fe3Si, Fe3Geなどの磁性半導体の少なくとも1つから構成される。
【0240】
また、第2薄膜は、FePt, Co/Pt, Co/Niなどの垂直磁気異方性を有する材料から構成される。
【0241】
ここで、A-Bは、元素A,Bを含む合金、A-B-Cは、元素A,B,Cを含む合金を意味する。また、A/Bは、A膜及びB膜がラミネートされた構造を意味する。
【0242】
トンネルバリア膜は、Si, Ge, Al, Ga, Mg, Tiのグループから選択される1つの材料の酸化物又は窒化物から構成される。
【0243】
トンネルバリア膜の厚さとしては、0.1nmから100nmまでの範囲内の値にすることが好ましい。
【0244】
半導体基板としては、Siなどの半導体から構成する場合と、GaAs, ZnSeなどの化合物半導体から構成する場合とがある。
【0245】
前者の場合、例えば、Si上にトンネルバリア膜を直接形成することが難しいため、Siとトンネルバリア膜との間にGeを配置する。後者の場合、トンネルバリア膜は、GaAs, ZnSe上に直接形成できる。
【0246】
本発明の例では、ピンド層及びフリー層が垂直磁気異方性を有することを前提とする。この場合、反強磁性強誘電膜としてCr2O3、Co2Mn1-xFexSiなどの材料を用いると、臨界磁場又は臨界電流密度を大幅に低減できる。
【0247】
スピンFETのフリー層(強磁性膜)と反強磁性強誘電膜との間には、Pt, Pdなどの貴金属から構成される非磁性膜を挿入してもよい。
【0248】
例えば、反強磁性強誘電膜としてCr2O3を用いた場合には、図14及び図15に示すように、フリー層13と反強磁性強誘電膜15との間に、Pt, Pdなどの貴金属から構成される非磁性膜52が配置される。
【0249】
同様に、スピンメモリのフリー層(強磁性膜)と反強磁性強誘電膜との間に、Pt, Pdなどの貴金属から構成される非磁性膜を挿入してもよい。
【0250】
例えば、反強磁性強誘電膜としてCr2O3を用いた場合には、図16に示すように、フリー層43と反強磁性強誘電膜40との間に、Pt, Pdなどの貴金属から構成される非磁性膜52が配置される。
【0251】
また、反強磁性強誘電膜としてCr2O3を用いた場合には、図17乃至図19に示すように、スピンFETのピンド層12及びフリー層13は、それぞれ、トンネルバリア膜20,21に接触する部分に配置される大きなMR比を有するCoFeBなどのフルホイスラー合金と、トンネルバリア膜20,21に接触しない部分に配置されるCo/Pt, FePt, Co/Niなどの垂直磁気異方性を有する強磁性膜とから構成する。
【0252】
同様に、図20に示すように、スピンメモリのピンド層45及びフリー層43は、それぞれ、トンネルバリア膜44に接触する部分に配置される大きなMR比を有するCoFeBなどのフルホイスラー合金と、トンネルバリア膜44に接触しない部分に配置されるCo/Pt, FePt, Co/Niなどの垂直磁気異方性を有する強磁性膜とから構成する。
【0253】
この場合、フルホイスラー合金により大きなMR比を得ることができると共に、フルホイスラー合金の磁化を、Co/Pt, FePt, Co/Niなどの垂直磁気異方性を有する強磁性膜により、垂直方向(上方向又は下方向)に向けることができる。
【0254】
フルホイスラー合金としては、Co-Fe-Bの他、Co-Fe, Co-Fe-Ni, Ni-Fe(Fe rich), Co2FeSi1-xAlxなどがある。
【0255】
尚、図17乃至図20において、図14乃至図16の例のように、フリー層と反強磁性強誘電膜との間に貴金属(例えば、Ru, Rhなど)からなる非磁性膜を配置してもよい。
【0256】
ピンド層及びフリー層としての強磁性膜は、超常磁性にならないことが必要であり、そのために、その厚さとしては、0.4nm以上にすることが好ましい。
【0257】
また、トンネルバリア膜としてMgOを使用し、強磁性膜として、Co-Fe-B、Co2FeSi1-xAlxなどのフルホイスラー合金を使用する組み合わせにすると、さらに大きなMR比を実現できる。
【0258】
ピンド層の磁化方向を固定する反強磁性膜は、Fe(鉄)-Mn(マンガン), Pt(白金)-Mn(マンガン), Pt(白金)-Cr(クロム)-Mn(マンガン), Ni(ニッケル)-Mn(マンガン), Ir(イリジウム)-Mn(マンガン), NiO(酸化ニッケル), Fe2O3(酸化鉄)のグループから選択される1つの材料を使用する。
【0259】
強磁性膜及び反強磁性膜については、そのなかに、Ag(銀), Cu(銅), Au(金), Al(アルミニウム), Ru(ルテニウム), Os(オスニウム), Re(レニウム), Mg(マグネシウム), Si(シリコン), Bi(ビスマス), Ta(タンタル), B(ボロン), C(炭素), O(酸素), N(窒素), Pd(パラジウム), Pt(白金), Zr(ジルコニウム), Ir(イリジウム), W(タングステン), Mo(モリブデン), Nb(ニオブ), B(ボロン)などの非磁性元素を添加し、磁気特性、結晶性、機械的特性、化学的特性などの物性を調節してもよい。
【0260】
ピンド層としての強磁性膜は、3層構造、例えば、Co(Co-Fe)/ Ru/ Co(CoFe), Co(Co-Fe)/ Ir/ Co(CoFe), Co(Co-Fe)/ Os/ Co(CoFe), Co(Co-Fe)/ Re/ Co(CoFe), Co-Fe-Bなどのアモルファス材料/ Ru/ Co-Fe, Co-Fe-Bなどのアモルファス材料/ Ir/ Co-Fe, Co-Fe-Bなどのアモルファス材料/ Os/ Co-Fe, Co-Fe-Bなどのアモルファス材料/ Re/ Co-Feにすると、磁化方向の固定が強固になる。
【0261】
非磁性膜は、Ag(銀), Cu(銅), Au(金), Al(アルミニウム), Ru(ルテニウム), Os(オスニウム), Re(レニウム), Si(シリコン), Bi(ビスマス), Ta(タンタル), B(ボロン), C(炭素), Pd(パラジウム), Pt(白金), Zr(ジルコニウム), Ir(イリジウム), W(タングステン), Mo(モリブデン), Nb(ニオブ)、又は、これらの合金から構成する。
【0262】
このような材料を使用すると、ビット線やワード線からの磁界がピンド層の磁化に影響を与え難くなるため、ピンド層の磁化がしっかりと固定できる。また、ピンド層からの漏洩磁界(stray field)を減少又は調節できるため、ピンド層としての強磁性膜の厚さに基づいて、フリー層としての強磁性膜の磁化反転の条件を制御できる。
【0263】
スピンFETに関しては、ゲート絶縁膜とゲート電極との間にフローティングゲートを配置するスタックゲート構造としてもよい。また、スピンFETと通常のCMOS回路(NチャネルMOSトランジスタ及びPチャネルMOSトランジスタ)とを組み合わせて、リコンフィギャブルなロジック回路を構成することもできる。
【0264】
4. 製造方法
次に、本発明の例に係る製造方法について説明する。
【0265】
スピンメモリのメモリセルについては、複数の膜を単純に積み重ねてパターニングするだけなので、ここでは、スピンFETの製造方法について説明する。
【0266】
(1) 第1例
図21乃至図26は、スピンFETの製造方法の第1例を示している。
【0267】
この製造方法により形成されるスピンFETは、半導体基板内の凹部に満たされた強磁性膜をソース/ドレイン領域とする。
【0268】
まず、図21に示すように、CVD(chemical vapor deposition)、PEP(photo engraving process)、RIE(reactive ion etching)などの方法を利用して、半導体基板(例えば、シリコン基板)11内にSTI構造の素子分離層24を形成する。素子分離層24については、STI構造に代えて、LOCOS構造にしても構わない。
【0269】
また、熱酸化法により半導体基板11上に絶縁膜を形成し、続けて、CVD法により絶縁膜上に不純物を含んだ導電性ポリシリコン膜を形成し、この後、導電性ポリシリコン膜上にレジストパターンを形成する。
【0270】
このレジストパターンをマスクにして、例えば、RIEにより、導電性ポリシリコン膜及び絶縁膜をエッチングし、ゲート絶縁膜18及びゲート電極19を形成する。続けて、弗素イオンを用いたRIEにより半導体基板11をエッチングすると、半導体基板11には、ゲート電極19の左右にそれぞれ凹部が形成される。この後、レジストパターンは除去される。
【0271】
そして、スパッタ法により、少なくとも半導体基板11の凹部の表面を覆うトンネルバリア膜25を形成する。
【0272】
次に、図22に示すように、強指向性スパッタ法により、半導体基板11の凹部を満たす強磁性膜26を形成する。
【0273】
また、図23に示すように、半導体基板11の2つの凹部のうちの一方をマスク材により覆い、マスク材により覆われていないほうの凹部内の強磁性膜26を除去する。この後、マスク材は除去される。
【0274】
次に、図24に示すように、強指向性スパッタ法により、再び、半導体基板11の凹部を満たす反強磁性強誘電膜27を形成する。
【0275】
また、図25に示すように、半導体基板11の2つの凹部のうちの他方をマスク材により覆い、マスク材により覆われていないほうの凹部内の強磁性膜26上に存在する反強磁性強誘電膜27を除去する。この後、マスク材は除去される。
【0276】
次に、図26に示すように、スパッタ法により、強磁性膜26及び反強磁性強誘電膜27上に、それぞれ電極16,17を形成すると、スピンFETが完成する。
【0277】
このように、第1例の製造方法によれば、ソース/ドレイン領域が強磁性体から構成されるトンネルバリアタイプスピンFETを容易に形成できる。
【0278】
(2) 第2例
図27乃至図40は、スピンFETの製造方法の第2例を示している。
【0279】
この製造方法により形成されるスピンFETは、通常のMOSFETのソース/ドレイン拡散層上に強磁性膜としてのピンド層及びフリー層が配置される点に特徴を有する。
【0280】
まず、図27に示すように、半導体基板(例えば、Si, Geなど)31上に、絶縁膜(例えば、AlOx, MgOなど)32、導電膜(例えば、Ta)33及び導電膜(例えば、Ti)34を順次形成する。また、1回目のPEP(photo engraving process)により、導電膜34上にレジストパターン35を形成する。
【0281】
この後、レジストパターン35をマスクにして、RIEにより、導電膜34,35をエッチングし、図28に示すように、MOSFETのゲート電極33G,34Gを形成する。この後、図27のレジストパターン35を除去する。
【0282】
ここで、MOSFETは、ゲート電極33Gのみから構成してもよい。この場合、図27の導電膜34を形成するステップは、省略される。
【0283】
この後、イオン注入法により、半導体基板31内に不純物を注入し、エクステンション領域37を形成する。また、ゲート電極33G,34Gの側壁上に側壁絶縁膜(例えば、SiO2)36を形成した後、再び、イオン注入法により、半導体基板31内に不純物を注入し、ソース/ドレイン領域38を形成する。
【0284】
尚、図28に示すように、ゲート電極33G,34Gの加工時には、絶縁膜32の一部もエッチングされる。
【0285】
これにより、ゲート電極33G,34Gの直下の絶縁膜32は、ゲート絶縁膜となり、ゲート電極33G,34Gの両側に存在する絶縁膜32は、エッチングによりその厚さが薄くされ、トンネルバリア膜となる。
【0286】
但し、トンネルバリア膜については、その膜質の向上を図るため、イオン注入後に、ソース/ドレイン領域38上の絶縁膜32を剥離し、再び、トンネルバリア膜としての絶縁膜32を形成してもよい。
【0287】
この場合、ゲート絶縁膜の材料とトンネルバリア膜の材料とを異ならせることが可能である。例えば、ゲート絶縁膜をSiO2とし、トンネルバリア膜を、AlO2又はMgOとすることもできる。
【0288】
そして、図28に示すように、ゲート電極33G,34Gを完全に覆う層間絶縁膜(例えば、SiO2)39を形成する。
【0289】
次に、図29に示すように、層間絶縁膜39上にレジスト膜40を形成する。レジスト膜40の表面は、その性質上、ほぼ平坦化されている。
【0290】
従って、層間絶縁膜39及びレジスト膜40を同時に研磨又はエッチングすると、図30に示すように、表面が平坦化された層間絶縁膜39のみが残存する。
【0291】
次に、図31に示すように、2回目のPEPにより、層間絶縁膜39上にレジストパターン41を形成する。
【0292】
この後、レジストパターン41をマスクにして、RIEにより、層間絶縁膜39をエッチングすると、層間絶縁膜39には、ソース/ドレイン領域38に達するコンタクトホール42が形成される。
【0293】
ここで、コンタクトホール42の形状は、半導体基板31の上部からみたサイズが半導体基板31に近づくほど大きくなる形状とする。この場合、コンタクトホール42の側壁は、オーバーハング形状になる。
【0294】
この後、レジストパターン41を除去する。
【0295】
次に、図32に示すように、指向性に優れたスパッタ装置を用いて、層間絶縁膜39上に、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6/Cr2O3から構成されるフリー層43(FREE)を形成する。Co2FeSi0.5Al0.5/[Co(1nm)/Ni(6nm)]6は、強磁性膜であり、Cr2O3は、反強磁性強誘電膜である。
【0296】
尚、括弧内の数値は、膜厚である。また、スラッシュ /で区切られた材料は、左側から右側に向かって順次形成されるものとする。[Co/Ni]6は、Co/Niからなるラミネート膜を6回スタックすることを意味する。
【0297】
続けて、フリー層43(FREE)上にキャップ導電膜44を形成する。
【0298】
本例では、コンタクトホール42の側壁がオーバーハング形状を有している。このため、フリー層43(FREE)及びキャップ導電膜44は、トンネルバリア膜32上及び層間絶縁膜39上に形成され、コンタクトホール42の側壁上には形成されない。
【0299】
次に、図33に示すように、キャップ導電膜44上に絶縁膜(例えば、SiO2)45を形成する。続けて、図34に示すように、絶縁膜45上にレジスト膜46を形成する。
【0300】
この後、フリー層43(FREE)、キャップ導電膜44、絶縁膜45及びレジスト膜46を同時に研磨又はエッチングすると、図35に示すように、層間絶縁膜39上に存在するフリー層43(FREE)、キャップ導電膜44、絶縁膜45及びレジスト膜46が除去される。
【0301】
次に、図36に示すように、3回目のPEPにより、層間絶縁膜39上にレジストパターン47を形成する。
【0302】
この後、レジストパターン47をマスクにして、RIEにより、層間絶縁膜39をエッチングすると、層間絶縁膜39には、ソース/ドレイン領域38に達するコンタクトホール48が形成される。
【0303】
ここで、コンタクトホール48の形状は、半導体基板31の上部からみたサイズが半導体基板31に近づくほど大きくなる形状とする。この場合、コンタクトホール48の側壁は、オーバーハング形状になる。
【0304】
この後、レジストパターン47を除去する。
【0305】
次に、図37に示すように、指向性に優れたスパッタ装置を用いて、層間絶縁膜39上に、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6/IrMn(15nm)から構成されるピンド層49(PIN)を形成する。Co2FeSi0.5Al0.5/[Co(1nm)/Ni(6nm)]6は、強磁性膜であり、IrMnは、反強磁性膜である。
【0306】
尚、括弧内の数値は、膜厚である。また、スラッシュ /で区切られた材料は、左側から右側に向かって順次形成されるものとする。[Co/Ni]6は、Co/Niからなるラミネート膜を6回スタックすることを意味する。
【0307】
続けて、ピンド層49(PIN)上にキャップ導電膜50を形成する。
【0308】
本例では、コンタクトホール48の側壁がオーバーハング形状を有している。このため、ピンド層49(PIN)及びキャップ導電膜50は、トンネルバリア膜32上及び層間絶縁膜39上に形成され、コンタクトホール48の側壁上には形成されない。
【0309】
次に、図38に示すように、キャップ導電膜50上に絶縁膜(例えば、SiO2)51を形成する。続けて、図39に示すように、絶縁膜51上にレジスト膜52を形成する。
【0310】
この後、ピンド層49(PIN)、キャップ導電膜50、絶縁膜51及びレジスト膜52を同時に研磨又はエッチングすると、図40に示すように、層間絶縁膜39上に存在するピンド層49(PIN)、キャップ導電膜50、絶縁膜51及びレジスト膜52が除去される。
【0311】
最後に、絶縁膜45,51にコンタクトホールを形成し、さらに、そのコンタクトホール内に電極を形成すれば、スピンFETが完成する。
【0312】
このように、第2例の製造方法によれば、ソース/ドレイン拡散層上にトンネルバリア膜を介して強磁性膜が配置されるトンネルバリアタイプスピンFETを容易に形成できる。
【0313】
5. 実験例
実際にサンプルを作成し、その特性を調べた結果を以下に示す。
【0314】
サンプルは、上述の製造方法の第2例で製造したものを用いる。
尚、化学式の後の括弧内の数値は、その化学式で示される膜の厚さを示すものとする。また、スラッシュ /で区切られた材料は、左側から右側に向かって順次形成されるものとする。
【0315】
また、[A/B]xは、A/Bからなるラミネート膜がx回スタックされた構造を意味する。
【0316】
(1) 第1実験例
第1実験例のサンプルは、Cr2O3/Pt(0.7nm)/[Co(0.3nm)/Pt(0.7nm)]5/CoFeB (2nm)のラミネート構造を有する。
【0317】
このサンプルに書き込み電圧Vpgmを印加し、フリー層(垂直磁化膜)としての[Co(0.3nm)/Pt(0.7nm)]5の磁化を変化させる。反強磁性強誘電膜としてのCr2O3は、フリー層の磁化反転をアシストする。
【0318】
図41は、第1実験例のフリー層の磁気特性を示している。
サンプルに書き込み電圧Vpgm として500 kV/m(上向き)を与えると、反強磁性強誘電膜としてのCr2O3の磁化が上向きになり、フリー層の磁気特性は、実線で示すようになる。この時、例えば、上向きの磁場Hとして、S1(ex. 330 Oe)をサンプルに与えると、フリー層の磁化が上向きになる。
【0319】
このS1は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
【0320】
また、サンプルに書き込み電圧Vpgm として-500 kV/m(下向き)を与えると、反強磁性強誘電膜としてのCr2O3の磁化が下向きになり、フリー層の磁気特性は、破線で示すようになる。この時、例えば、下向きの磁場Hとして、S2(ex. -500 Oe)をサンプルに与えると、フリー層の磁化が下向きになる。
【0321】
このS2は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
【0322】
尚、第1実験例のサンプルとして、Cr2O3/[Co(0.1nm)/Ni(0.6nm)]5/CoFeB (2nm)及びCr2O3/Pt(0.7nm)/FePt(6nm)/CoFeB(2nm)を使用した場合にも、それぞれ、同様に、フリー層の磁化を反転できることを確認した。
【0323】
(2) 第2実験例
第2実験例のサンプルは、Cr2O3/Pt(0.7nm)/[Co(0.3nm)/Pt(0.7nm)]5/ Co2FeSi0.5Al0.5(2nm)のラミネート構造を有する。
【0324】
このサンプルに書き込み電圧Vpgmを印加し、フリー層(垂直磁化膜)としての[Co(0.3nm)/Pt(0.7nm)]5の磁化を変化させる。反強磁性強誘電膜としてのCr2O3は、フリー層の磁化反転をアシストする。
【0325】
図42は、第2実験例のフリー層の磁気特性を示している。
サンプルに書き込み電圧Vpgm として500 kV/m(上向き)を与えると、反強磁性強誘電膜としてのCr2O3の磁化が上向きになり、フリー層の磁気特性は、実線で示すようになる。この時、例えば、上向きの磁場Hとして、S1(ex. 315 Oe)をサンプルに与えると、フリー層の磁化が上向きになる。
【0326】
このS1は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
【0327】
また、サンプルに書き込み電圧Vpgm として-500 kV/m(下向き)を与えると、反強磁性強誘電膜としてのCr2O3の磁化が下向きになり、フリー層の磁気特性は、破線で示すようになる。この時、例えば、下向きの磁場Hとして、S2(ex. -460 Oe)をサンプルに与えると、フリー層の磁化が下向きになる。
【0328】
このS2は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
【0329】
尚、第1実験例のサンプルとして、Cr2O3/[Co(0.1nm)/Ni(0.6nm)]5/ Co2FeSi0.5Al0.5(2nm)及びCr2O3/Pt(0.7nm)/FePt(6nm)/ Co2FeSi0.5Al0.5(2nm)を使用した場合にも、それぞれ、同様に、フリー層の磁化を反転できることを確認した。
【0330】
(3) 第3実験例
第3実験例では、EB描画装置を用いて、第1及び第2実験例に係るサンプルをドットパターンで10000個作製する。各ドットの幅は、0.1μm、アスペクト比(深さ/長さ)は、1, 1.5, 2, 3, 4, 5の6種類を用意する。
【0331】
これらのドットパターンに対して、磁場を与えながらアニールを行った後、書き込み電圧Vpgmを与えて“0”状態及び“1”状態を作り、各ドットの熱安定性について調べた。具体的には、サンプルを、温度120℃で保温し、室温に戻してから、ゼロ磁場中で磁化方向を測定し、磁化の大きさが一定に保たれているか否かを確認した。
【0332】
図43は、サンプルの熱安定性を示している。
【0333】
リテンション特性は、アスペクト比1, 1.5, 2, 3, 4, 5のいずれにおいても良好であることが確認された。即ち、本構造のフリー層の熱安定性は、低アスペクト比においても良好であり、メモリセルアレイの大容量化に非常に有効であることが分かった。
【0334】
尚、第1及び第2実験例に示す材料に限られず、例えば、Cr2O3/Pt(0.7nm)/ [Co(0.3nm)/Pt(0.7nm)]5/CoFeB(2nm)、Cr2O3/Pt(0.7nm)/FePt(6nm)/CoFeB(2nm)、Cr2O3/Pt(0.7nm)/[Co(0.3nm)/Pt(0.7nm)]5/Co2FeSi0.5Al0.5(2nm)、Cr2O3/Pt(0.7nm)/ FePt(6nm)/Co2FeSi0.5Al0.5(2nm)においても良好なリテンション特性が得られる。
【0335】
(4) 第4実験例
第4実験例では、Ge基板上にスピンFETを形成する。
【0336】
フリー層は、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6とし、反強磁性強誘電膜は、Cr2O3とする。ピンド層は、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6とし、ピンド層の磁化を固定するピン層としての反強磁性膜は、IrMn(15nm)とする。
【0337】
図44は、ドレイン電流とソース−ドレイン間電圧(バイアス)との関係を、読み出しゲート電圧VGateをパラメータに示したものである。
【0338】
これによれば、ソース−ドレイン間電圧が0.75V以下の領域では、ドレイン電流は、読み出しゲート電圧VGateが同じであっても、ソースとドレインの磁化状態(パラレル/アンチパラレル)に応じて異なることが分かる。
【0339】
即ち、読み出しゲート電圧VGateを大きくするに従い、パラレル状態のときのドレイン電流とアンチパラレル状態のときのドレイン電流との差が大きくなる増幅作用が得られるため、リコンフィギャブルなロジック回路を実現できる。
【0340】
但し、読み出しゲート電圧VGateについては、フリー層に対する誤書き込みを防止するために2.0Vよりも低い値とする。
【0341】
尚、Ga基板に代えて、GaAs基板を用いた場合、及び、Si基板を用いた場合の双方においても、同様の結果が得られる。
【0342】
(5) 第5実験例
図45は、第1乃至第4実験例のサンプルに対して、書き込みパルス(write-in pulse)を ±1.6V, 100nsec で与えた後、書き込みパルスの値よりも低い読み出しゲート電圧0.2Vを与えて、そのときの信号電圧(signal voltage)がどのようになるかを示したものである。
【0343】
これによれば、書き込みパルスの種類に応じて、信号電圧の値“0”,“1”、即ち、メモリセルのデータ(パラレル/アンチパラレル)が変わることが分かる。このように、本実験例により、スピンメモリとしての基本動作が確認された。
【0344】
6. 応用例
次に、本発明の例に係るスピンFET及びスピンメモリの応用例について説明する。
【0345】
本発明の例に係るスピンFETによりニューロタイプの回路を構成すると、脳機能の実現など、フレキシブルなメモリシステムを構築できる。
【0346】
以下では、本発明の例に係るスピンFETを、リコンフィギャブルなロジック回路に適用する場合、半導体メモリに適用する場合、チップ上に搭載してシステムを構成する場合についてそれぞれ説明する。
【0347】
さらに、本発明の例に係るスピンFETをチップ上に搭載してシステムを構成する場合には、本発明の例に係るスピンメモリとの組み合わせについても言及する。
【0348】
(1) リコンフィギャブルなロジック回路に適用する場合
リコンフィギャブル(re-configurable)なロジック回路とは、プログラムデータに基づいて、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる回路のことである。
【0349】
ここで、プログラムデータとは、同一チップ内若しくは別チップ内のFeRAMやMRAMなどの不揮発性メモリに記憶されたデータ、又は、制御データのことである。
【0350】
従来のロジック回路では、複数のMISトランジスタの接続関係によりロジックの種類(AND,NAND,OR,NOR,Ex−ORなど)が決定されるため、ロジックが変更されると、再設計により複数のMISトランジスタの接続関係も変えなければならない。
【0351】
そこで、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できるリコンフィギャブルなロジック回路の実現が望まれている。
【0352】
本発明の例に係るスピンFETを用いれば、リコンフィギャブルなロジック回路の実現が可能になる。
【0353】
実際に、スピンFETを用いてリコンフィギャブルなロジック回路を構成する場合、ANDとORが実現できれば、その他のロジックは、ANDとORの組み合わせにより実現できるため、以下では、ANDとORを選択的に実現できるリコンフィギャブルなロジック回路の例を説明する。
【0354】
以下の例では、ソース/ドレインを強磁性膜から構成する埋め込みタイプFETについて説明するが、スピンFETは、当然に、ソース/ドレイン拡散領域上に強磁性膜を形成するスタックタイプであってもよい。
【0355】
A. 第1例
図46は、リコンフィギャブルなロジック回路の第1例を示している。
【0356】
本例では、本発明の例に係るスピンFETが電源端子Vdd,Vssの間に直列に接続される。
【0357】
スピンFET SPは、Pチャネルタイプであり、ゲートには、入力信号φaが入力される。スピンFET SPについては、磁気記録部の磁化状態(パラレル/アンチパラレル)を書き換えることができる。
【0358】
スピンFET SPのコンダクタンスGmは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“100:1”になるように材料やサイズなどが決定される。
【0359】
尚、パラレル状態のときのコンダクタンスGmとアンチパラレル状態のときのコンダクタンスGmとの比は、上記と逆の関係、即ち、“1:100”であっても構わない。
【0360】
スピンFET SNは、Nチャネルタイプであり、ゲートには、入力信号φbが入力される。スピンFET SNについては、磁気記録部の磁化状態は、固定、本例では、パラレル状態に固定される。スピンFET SNのコンダクタンスGmは、スピンFET SPのコンダクタンスGmの比が上記関係にある場合には、“10”に設定される。
【0361】
スピンFET SP,SNに関し、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Vfgとして(φa+φb)/2を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【0362】
スピンFET SP,SNの接続点の信号V1は、インバータを経由すると出力信号Voutとなる。
【0363】
図46のリコンフィギャブルなロジック回路において、スピンFET SPの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“100”(スピンFET SNのコンダクタンスGmを“10”とした場合)にすると、表1に示すように、出力信号Voutは、入力信号A,BのAND(Y=A・B)となる。
【表1】
【0364】
但し、表1において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0365】
即ち、入力信号φa,φbの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピンFET SPはオフ、スピンFET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0366】
また、入力信号φa,φbの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピンFET SPはオン、スピンFET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0367】
さらに、入力信号φa,φbの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピンFET SP,SNは、共に、オンとなる。
【0368】
但し、スピンFET SPのコンダクタンスGmは“100”に設定され、スピンFET SNのコンダクタンスGmは“10”に設定されているため、この時、スピンFET SP、SNに流れる電流の比は、“100:10”=“10:1”になる。
【0369】
従って、V1をVdd(=“1”)にプルアップする能力が、V1をVss(=“0”)にプルダウンする能力よりも勝り、V1は“1”となり、出力信号Voutは“0”となる。
【0370】
また、図46のリコンフィギャブルなロジック回路において、スピンFET SPの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“1”(スピンFET SNのコンダクタンスGmを“10”とした場合)にすると、表2に示すように、出力信号Voutは、入力信号φa,φbのOR(Y=A+B)となる。
【表2】
【0371】
但し、表2において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0372】
即ち、入力信号φa,φbの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピンFET SPはオフ、スピンFET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0373】
また、入力信号φa,φbの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピンFET SPはオン、スピンFET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0374】
さらに、入力信号φa,φbの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピンFET SP,SNは、共に、オンとなる。
【0375】
但し、スピンFET SPのコンダクタンスGmは“1”に設定され、スピンFET SNのコンダクタンスGmは“10”に設定されているため、この時、スピンFET SP、SNに流れる電流の比は、“1:10”になる。
【0376】
従って、V1をVss(=“0”)にプルダウンする能力が、V1をVdd(=“1”)にプルアップする能力よりも勝り、V1は“0”となり、出力信号Voutは“1”となる。
【0377】
このように、本発明の例に係るスピンFETが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピンFET SPの状態(パラレル/アンチパラレル)を書き換えて、そのコンダクタンスGmを変えることにより、再設計することなく、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる。
【0378】
尚、本例のリコンフィギャブルなロジック回路では、NチャネルタイプスピンFET SNをパラレル状態に固定して、そのコンダクタンスGmを“10”に固定する。
【0379】
ここで、スピンFET SNについては、そのコンダクタンスGmが“10”に固定されていればよいので、例えば、図47に示すように、通常のNチャネルMISトランジスタSNを使用してもよく、さらに、図48に示すように、アンチパラレル状態のNチャネルタイプスピンFET SNを使用してもよい。
【0380】
図49は、図46乃至図48のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Vfgと出力電圧Voutとの関係を示したものである。
【0381】
その特徴は、共通のフローティングゲートの電圧Vfgが“1/2”のときに、スピンFET SPの状態(パラレル/アンチパラレル)に応じて、出力電圧Voutが変化する点にある。
【0382】
次に、図46乃至図48のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【0383】
図50は、図46乃至図48のリコンフィギャブルなロジック回路のデバイス構造の平面図、図51は、図50のLI−LI線に沿う断面図である。
【0384】
このデバイスの特徴は、第一に、スピンFET SP,SNのフローティングゲートFGが電気的に接続されている点、第二に、強磁性体65aによりスピンFET SP,SNのドレインが構成されている点にある。
【0385】
半導体基板61内には、例えば、STI構造の素子分離層62が形成される。また、素子分離層62により取り囲まれた素子領域内には、N型ウェル領域63a及びP型ウェル領域63bが形成される。
【0386】
N型ウェル領域63aとP型ウェル領域63bとの境界に設けられた凹部内には、磁化方向が固定されるピンド層65aが形成される。ピンド層65aは、スピンFET SP,SNのドレインとなる。
【0387】
ピンド層65a上には、反強磁性膜67が形成される。半導体基板61とピンド層65aとの間には、トンネルバリア膜64aが形成される。
【0388】
N型ウェル領域63aに設けられた凹部内には、磁化方向が変化するフリー層(反強磁性強誘電膜を含む)66が形成される。フリー層66は、スピンFET SPのソースとなる。
【0389】
P型ウェル領域63bに設けられた凹部内には、磁化方向が固定されるピンド層65bが形成される。ピンド層65bは、スピンFET SNのソースとなる。
【0390】
ピンド層65b上には、反強磁性膜67が形成される。半導体基板61とピンド層65bとの間、及び、半導体基板61とフリー層66との間には、それぞれトンネルバリア膜64bが形成される。
【0391】
ピンド層65aとフリー層66との間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極FGが形成される。フローティングゲート電極FG上には、例えば、ONO(oxide/nitride/oxide)からなる絶縁膜を介して、入力信号φaが印加されるゲート電極が形成される。
【0392】
同様に、ピンド層65a,65bの間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極FGが形成される。フローティングゲート電極FG上には、例えば、ONOからなる絶縁膜を介して、入力信号φbが印加されるゲート電極が形成される。
【0393】
以上、説明したように、第1例によれば、本発明の例に係るスピンFETをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【0394】
B. 第2例
図52は、リコンフィギャブルなロジック回路の第2例を示している。
【0395】
本例では、本発明の例に係るスピンFETが電源端子Vdd,Vssの間に直列に接続される。
【0396】
スピンFET SPは、Pチャネルタイプであり、ゲートには、入力信号φaが入力される。スピンFET SPについては、磁気記録部の磁化状態は、固定、本例では、パラレル状態に固定される。スピンFET SPのコンダクタンスGmは、スピンFET SNのコンダクタンスGmの比が以下に説明する関係にある場合には、“10”に設定される。
【0397】
スピンFET SNは、Nチャネルタイプであり、ゲートには、入力信号φbが入力される。スピンFET SNについては、磁気記録部の磁化状態(パラレル/アンチパラレル)を書き換えることができる。
【0398】
スピンFET SNのコンダクタンスGmは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“100:1”になるように材料やサイズなどが決定される。
【0399】
尚、パラレル状態のときのコンダクタンスGmとアンチパラレル状態のときのコンダクタンスGmとの比は、上記と逆の関係、即ち、“1:100”であっても構わない。
【0400】
スピンFET SP,SNに関し、第1例と同様に、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Vfgとして(φa+φb)/2を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【0401】
スピンFET SP,SNの接続点の信号V1は、インバータを経由すると出力信号Voutとなる。
【0402】
図52のリコンフィギャブルなロジック回路において、スピンFET SNの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“100”(スピンFET SPのコンダクタンスGmを“10”とした場合)にすると、表3に示すように、出力信号Voutは、入力信号φa,φbのOR(Y=A+B)となる。
【表3】
【0403】
但し、表3において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0404】
即ち、入力信号φa,φbの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピンFET SPはオフ、スピンFET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0405】
また、入力信号φa,φbの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピンFET SPはオン、スピンFET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0406】
さらに、入力信号φa,φbの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピンFET SP,SNは、共に、オンとなる。
【0407】
但し、スピンFET SPのコンダクタンスGmは“10”に設定され、スピンFET SNのコンダクタンスGmは“100”に設定されているため、この時、スピンFET SP、SNに流れる電流の比は、“10:100”=“1:10”になる。
【0408】
従って、V1をVss(=“0”)にプルダウンする能力が、V1をVdd(=“1”)にプルアップする能力よりも勝り、V1は“0”となり、出力信号Voutは“1”となる。
【0409】
また、図52のリコンフィギャブルなロジック回路において、スピンFET SNの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“1”(スピンFET SPのコンダクタンスGmを“10”とした場合)にすると、表4に示すように、出力信号Voutは、入力信号φa,φbのAND(Y=A・B)となる。
【表4】
【0410】
但し、表4において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0411】
即ち、入力信号φa,φbの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピンFET SPはオフ、スピンFET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0412】
また、入力信号φa,φbの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピンFET SPはオン、スピンFET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0413】
さらに、入力信号φa,φbの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピンFET SP,SNは、共に、オンとなる。
【0414】
但し、スピンFET SPのコンダクタンスGmは“10”に設定され、スピンFET SNのコンダクタンスGmは“1”に設定されているため、この時、スピンFET SP、SNに流れる電流の比は、“10:1”になる。
【0415】
従って、V1をVdd(=“1”)にプルアップする能力が、V1をVss(=“0”)にプルダウンする能力よりも勝り、V1は“1”となり、出力信号Voutは“0”となる。
【0416】
このように、本発明の例に係るスピンFETが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピンFET SNの状態(パラレル/アンチパラレル)を書き換えて、そのコンダクタンスGmを変えることにより、再設計することなく、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる。
【0417】
尚、本例のリコンフィギャブルなロジック回路では、PチャネルタイプスピンFET SPをパラレル状態に固定して、そのコンダクタンスGmを“10”に固定する。
【0418】
ここで、スピンFET SPについては、そのコンダクタンスGmが“10”に固定されていればよいので、例えば、図53に示すように、通常のPチャネルMISトランジスタSPを使用してもよく、さらに、図54に示すように、アンチパラレル状態のPチャネルタイプスピンFET SPを使用してもよい。
【0419】
図55は、図52乃至図54のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Vfgと出力電圧Voutとの関係を示したものである。
【0420】
その特徴は、共通のフローティングゲートの電圧Vfgが“1/2”のときに、スピンFET SNの状態(パラレル/アンチパラレル)に応じて、出力電圧Voutが変化する点にある。
【0421】
次に、図52乃至図54のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【0422】
図56は、図52乃至図54のリコンフィギャブルなロジック回路のデバイス構造の平面図、図57は、図56のLVII−LVII線に沿う断面図である。
【0423】
このデバイスの特徴は、第一に、スピンFET SP,SNのフローティングゲートFGが電気的に接続されている点、第二に、強磁性体65aによりスピンFET SP,SNのドレインが構成されている点にある。
【0424】
半導体基板61内には、例えば、STI構造の素子分離層62が形成される。また、素子分離層62により取り囲まれた素子領域内には、N型ウェル領域63a及びP型ウェル領域63bが形成される。
【0425】
N型ウェル領域63aとP型ウェル領域63bとの境界に設けられた凹部内には、磁化方向が固定されるピンド層65aが形成される。ピンド層65aは、スピンFET SP,SNのドレインとなる。
【0426】
ピンド層65a上には、反強磁性膜67が形成される。半導体基板61とピンド層65aとの間には、トンネルバリア膜64aが形成される。
【0427】
N型ウェル領域63aに設けられた凹部内には、磁化方向が固定されるピンド層65bが形成される。ピンド層65bは、スピンFET SPのソースとなる。
【0428】
P型ウェル領域63bに設けられた凹部内には、磁化方向が変化するフリー層(反強磁性強誘電膜を含む)66が形成される。フリー層66は、スピンFET SNのソースとなる。
【0429】
ピンド層65b上には、反強磁性膜67が形成される。半導体基板61とピンド層65bとの間、及び、半導体基板61とフリー層66との間には、それぞれトンネルバリア膜64bが形成される。
【0430】
ピンド層65a,65bの間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極FGが形成される。フローティングゲート電極FG上には、例えば、ONOからなる絶縁膜を介して、入力信号φaが印加されるゲート電極が形成される。
【0431】
ピンド層65aとフリー層66との間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極FGが形成される。フローティングゲート電極FG上には、例えば、ONOからなる絶縁膜を介して、入力信号φbが印加されるゲート電極が形成される。
【0432】
以上、説明したように、第2例によれば、本発明の例に係るスピンFETをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【0433】
c. その他
尚、上記第1及び第2例においては、PチャネルタイプスピンFETとNチャネルタイプスピンFETとをペアで用いたが、同一のロジックが実現できれば、トランジスタの導電型については特に限定されることはない。
【0434】
(2) 半導体メモリに適用する場合
次に、本発明の例に係るスピンFETを半導体メモリに適用する場合の例について説明する。
【0435】
本発明の例に係るスピンFETは、それ自体を半導体メモリのメモリセルとして使用できる。
【0436】
図58は、スピンFETを使用した半導体メモリの例を示している。
【0437】
メモリセルアレイは、アレイ状に配置された複数のスピンFETから構成される。そして、例えば、1つのスピンFETにより1つのメモリセルが構成される。スピンFETのソース/ドレインの一方は、ビット線BL(L)に接続され、他方は、ビット線BL(R)に接続される。ビット線BL(L),BL(R)は、同じ方向、本例では、共に、カラム方向に延びている。
【0438】
ビット線BL(L)の一端には、CMOSタイプドライバ/シンカーDS1が接続される。ドライバ/シンカーDS1は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1から構成される。
【0439】
そして、ビット線BL(L)の一端は、MOSトランジスタP1,N1の接続点に接続され、制御信号Aは、PチャネルMOSトランジスタP1のゲートに入力され、制御信号Cは、NチャネルMOSトランジスタN1のゲートに入力される。
【0440】
ビット線BL(L)の他端には、カラム選択スイッチとしてのNチャネルMOSトランジスタST1を経由して、センスアンプS/Aが接続される。センスアンプS/Aは、例えば、差動増幅器から構成され、リファレンス電圧Vrefに基づいて、スピンFETに記憶されたデータの値を判定する。
【0441】
センスアンプS/Aの出力信号は、選択されたスピンFETの読み出しデータDATAとなる。
【0442】
制御信号φjは、カラムjを選択するカラム選択信号であり、NチャネルMOSトランジスタST1のゲートに入力される。
【0443】
ビット線BL(R)の一端には、CMOSタイプドライバ/シンカーDS2が接続される。ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2を有する。
【0444】
そして、ビット線BL(R)の一端は、MOSトランジスタP2,N2の接続点に接続され、制御信号Bは、PチャネルMOSトランジスタP2のゲートに入力され、制御信号Dは、NチャネルMOSトランジスタN2のゲートに入力される。
【0445】
NチャネルMOSトランジスタNEは、ビット線BL(R)と電源端子Vssとの間に接続され、読み出し時にオンとなる。制御信号Eは、ロウiを選択するロウ選択信号であり、MOSトランジスタNEのゲートに入力される。
【0446】
このような半導体メモリにおいて、例えば、メモリセルとしてのスピンFETがNチャネルタイプである場合、例えば、以下のようにしてスピンFETの磁気記録部に対する書き込みを行う。
【0447】
“0”−書き込みの場合には、制御信号Wiを“H”、制御信号A,Cを“L”、制御信号B,Dを“H”にし、スピン注入電流Isを、ドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流す。
【0448】
“1”−書き込みの場合には、制御信号Wiを“H”、制御信号A,Cを“H”、制御信号B,Dを“L”にし、スピン注入電流Isを、ドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流す。
【0449】
また、データ読み出しは、制御信号Wiを“H”、制御信号A,Bを“H”、制御信号C,Dを“L”にし、制御信号E,φjを“H”にして、読み出し電流を、センスアンプS/AからスピンFETを経由してMOSトランジスタNEに向かって流すことにより行う。
【0450】
尚、読み出し電流の値は、スピン注入電流の値よりも小さくし、読み出し時に誤書き込みが発生することを防止する。
【0451】
(3) チップ上に搭載してシステムを構成する場合
図59は、半導体メモリの例である。
【0452】
本発明の例に係るスピンFETは、半導体メモリの周辺回路に使用する。メモリセルアレイは、例えば、MRAM(magnetic random access memory)、FeRAM(ferroelectric random access memory)、フラッシュメモリ(NAND型、NOR型など)である。
【0453】
また、メモリセルアレイとしては、本発明の例に係る新たな原理に基づくスピンメモリとすることも可能である。
【0454】
図60は、システムLSIの例である。
システムLSIは、SoC(system on chip)を含む。
【0455】
本発明の例に係るスピンFETは、例えば、システムLSIを構成するロジック回路に使用する。CPU(central processing unit)については、通常のCMOS回路により構成してもよいし、本発明の例に係るスピンFETにより構成してもよい。
【0456】
また、ROM(read only memory)については、フラッシュメモリなどの不揮発性半導体メモリの他、本発明の例に係るスピンFETをメモリセルとする半導体メモリ、本発明の例に係るスピンメモリなどを使用できる。
【0457】
RAM(random access memory)は、SRAM,DRAMなどの高速動作が可能なメモリにより構成する。
【0458】
図61は、メモリ混載ロジックLSIの例である。
本発明の例に係るスピンFETは、ロジック回路に使用する。また、メモリ回路については、通常の半導体メモリの他、本発明の例に係るスピンFETをメモリセルとする半導体メモリ、本発明の例に係るスピンメモリなどを使用できる。
【0459】
7. その他
本発明の例によれば、低消費電力及び高信頼性のスピンFET、磁気抵抗効果素子及びスピンメモリを実現できる。
【0460】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0461】
【図1】スピンFETの第1基本構造を示す断面図。
【図2】スピンFETの第2基本構造を示す断面図。
【図3】スピンFETの第3基本構造を示す断面図。
【図4】スピンFETの第4基本構造を示す断面図。
【図5】スピンFETの読み出し時の様子を示す断面図。
【図6】スピンメモリのメモリセルアレイの例を示す回路図。
【図7】スピンメモリのメモリセルアレイの例を示す回路図。
【図8】スピンメモリの第1基本構造を示す断面図。
【図9】スピンメモリの第1基本構造を示す断面図。
【図10】スピンメモリの第2基本構造を示す断面図。
【図11】スピンメモリの第2基本構造を示す断面図。
【図12】スピンメモリの第3基本構造を示す断面図。
【図13】スピンメモリの第3基本構造を示す断面図。
【図14】スピンFETの材料例を示す断面図。
【図15】スピンFETの材料例を示す断面図。
【図16】スピンメモリのメモリセルの材料例を示す断面図。
【図17】スピンFETの材料例を示す断面図。
【図18】スピンFETの材料例を示す断面図。
【図19】スピンFETの材料例を示す断面図。
【図20】スピンメモリのメモリセルの材料例を示す断面図。
【図21】スピンFETの製造方法の第1例を示す断面図。
【図22】スピンFETの製造方法の第1例を示す断面図。
【図23】スピンFETの製造方法の第1例を示す断面図。
【図24】スピンFETの製造方法の第1例を示す断面図。
【図25】スピンFETの製造方法の第1例を示す断面図。
【図26】スピンFETの製造方法の第1例を示す断面図。
【図27】スピンFETの製造方法の第2例を示す断面図。
【図28】スピンFETの製造方法の第2例を示す断面図。
【図29】スピンFETの製造方法の第2例を示す断面図。
【図30】スピンFETの製造方法の第2例を示す断面図。
【図31】スピンFETの製造方法の第2例を示す断面図。
【図32】スピンFETの製造方法の第2例を示す断面図。
【図33】スピンFETの製造方法の第2例を示す断面図。
【図34】スピンFETの製造方法の第2例を示す断面図。
【図35】スピンFETの製造方法の第2例を示す断面図。
【図36】スピンFETの製造方法の第2例を示す断面図。
【図37】スピンFETの製造方法の第2例を示す断面図。
【図38】スピンFETの製造方法の第2例を示す断面図。
【図39】スピンFETの製造方法の第2例を示す断面図。
【図40】スピンFETの製造方法の第2例を示す断面図。
【図41】第1実験例のサンプルの特性を示す図。
【図42】第2実験例のサンプルの特性を示す図。
【図43】第3実験例のサンプルの特性を示す図。
【図44】第4実験例のサンプルの特性を示す図。
【図45】第5実験例のサンプルの特性を示す図。
【図46】リコンフィギャブルなロジック回路の第1例を示す回路図。
【図47】リコンフィギャブルなロジック回路の第1例を示す回路図。
【図48】リコンフィギャブルなロジック回路の第1例を示す回路図。
【図49】フローティングゲート電圧Vfgと出力信号Voutの関係を示す図。
【図50】デバイス構造の例を示す平面図。
【図51】図50のLI−LI線に沿う断面図。
【図52】リコンフィギャブルなロジック回路の第2例を示す回路図。
【図53】リコンフィギャブルなロジック回路の第2例を示す回路図。
【図54】リコンフィギャブルなロジック回路の第2例を示す回路図。
【図55】フローティングゲート電圧Vfgと出力信号Voutの関係を示す図。
【図56】デバイス構造の例を示す平面図。
【図57】図56のLVII−LVII線に沿う断面図。
【図58】スピンFETをメモリセルとする半導体メモリの例を示す回路図。
【図59】メモリチップを示す図。
【図60】システムLSIを示す図。
【図61】メモリ混載ロジックLSIを示す図。
【符号の説明】
【0462】
10,31: 半導体基板、 11a−1,11a−2: ソース/ドレイン領域(不純物拡散層)、 11b: エクステンション領域(不純物拡散層)、 12: ピンド層、 13: フリー層、 14: 反強磁性膜、 15,40: 反強磁性強誘電膜、 16,17: 電極、 18: ゲート絶縁膜、 19: ゲート電極、 20,21: トンネルバリア膜、 22: キャップ絶縁膜、 23: 側壁絶縁膜、 38: 下部電極、 39: バッファ層、 41,43: 強磁性膜(フリー層)、 42,50: 非磁性膜、 45:強磁性膜(ピンド層)、 47: キャップ導電膜、 48: コンタクト層。
【特許請求の範囲】
【請求項1】
第1及び第2ソース/ドレイン領域と、前記第1及び第2ソース/ドレイン領域の間に配置されるチャネル領域と、前記チャネル領域上に配置されるゲート絶縁膜と、前記ゲート絶縁膜上に配置されるゲート電極と、前記第1ソース/ドレイン領域上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、前記第2ソース/ドレイン領域上に配置され、磁化方向が前記上方向又は前記下方向に変化する第2強磁性膜と、前記第2強磁性膜上に配置される反強磁性強誘電膜と、前記第1ソース/ドレイン領域と前記第1強磁性膜との間及び前記第2ソース/ドレイン領域と前記第2強磁性膜との間の少なくとも1つに配置されるトンネルバリア膜とを具備し、前記反強磁性強誘電膜の抵抗は、前記第1及び第2ソース/ドレイン領域が前記チャネル領域を介して導通したときのオン抵抗よりも大きいことを特徴とするスピンFET。
【請求項2】
磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、磁化方向が前記上方向又は前記下方向に変化する第2強磁性膜と、前記第1及び第2強磁性膜の間に配置されるチャネル領域と、前記チャネル領域上に配置されるゲート絶縁膜と、前記ゲート絶縁膜上に配置されるゲート電極と、前記第2強磁性膜上に配置される反強磁性強誘電膜と、前記第1強磁性膜と前記チャネル領域との間及び前記第2強磁性膜と前記チャネル領域との間の少なくとも1つに配置されるトンネルバリア膜とを具備し、前記反強磁性強誘電膜の抵抗は、前記第1及び第2強磁性膜が前記チャネル領域を介して導通したときのオン抵抗よりも大きいことを特徴とするスピンFET。
【請求項3】
前記第1及び第2ソース/ドレイン領域は、Siからなる半導体基板内に配置され、前記トンネルバリア膜は、前記半導体基板上にGe膜を介して配置されることを特徴とする請求項1に記載のスピンFET。
【請求項4】
前記第1及び第2ソース/ドレイン領域は、GaAs又はZnSeからなる化合物半導体基板内に配置され、前記トンネルバリア膜は、前記化合物半導体基板上に直接配置されることを特徴とする請求項1に記載のスピンFET。
【請求項5】
前記第1及び第2ソース/ドレイン領域は、半導体基板又は化合物半導体基板内に配置され、前記第1及び第2ソース/ドレイン領域と前記半導体基板又は前記化合物半導体基板との界面にpn接合が形成されることを特徴とする請求項1に記載のスピンFET。
【請求項6】
前記第1及び第2強磁性膜は、Siからなる半導体基板の凹部内に配置され、前記トンネルバリア膜は、前記凹部の内面上にGe膜を介して配置されることを特徴とする請求項2に記載のスピンFET。
【請求項7】
前記第1及び第2強磁性膜は、GaAs又はZnSeからなる化合物半導体基板の凹部内に配置され、前記トンネルバリア膜は、前記凹部の内面上に直接配置されることを特徴とする請求項2に記載のスピンFET。
【請求項8】
さらに、前記第1強磁性膜と前記反強磁性強誘電膜との間に前記チャネル領域を介してスピン注入電流を流すドライバ/シンカーを具備し、前記第2強磁性膜の磁化方向は、前記スピン注入電流の向きにより決定されることを特徴とする請求項1乃至7のいずれか1項に記載のスピンFET。
【請求項9】
さらに、前記反強磁性強誘電膜に電圧を印加する電圧発生回路を具備し、前記第2強磁性膜の磁化方向は、前記電圧の向きにより決定されることを特徴とする請求項1乃至7のいずれか1項に記載のスピンFET。
【請求項10】
さらに、前記第1強磁性膜上に配置され、前記第1強磁性膜の磁化方向を固定する反強磁性膜を具備することを特徴とする請求項1乃至9のいずれか1項に記載のスピンFET。
【請求項11】
前記第1及び第2強磁性膜の少なくとも1つは、2つの強磁性体とこれらの間の非磁性体とを備え、前記2つの強磁性体は、前記非磁性体を介して反強磁性結合していることを特徴とする請求項1乃至10のいずれか1項に記載のスピンFET。
【請求項12】
さらに、前記第2強磁性膜と前記反強磁性強誘電膜との間に配置される非磁性材料を具備することを特徴とする請求項1乃至11のいずれか1項に記載のスピンFET。
【請求項13】
前記非磁性材料は、貴金属であることを特徴とする請求項12に記載のスピンFET。
【請求項14】
前記反強磁性強誘電膜は、Cr2O3及びCo2Mn1-xFexSi(0.25≦x≦0.75)のうちの1つを含むことを特徴とする請求項1乃至13のいずれか1項に記載のスピンFET。
【請求項15】
前記第1及び第2強磁性膜の少なくとも1つは、それぞれ、ラミネートされた第1及び第2薄膜を備え、
前記第1薄膜は、Ni-Fe, Co-Fe, Co-Fe-Ni, Co-Fe-Bのグループから選択されるアモルファス材料、Co2FeSi1-xAlx(0.25≦x≦0.75), Co2MnGe, Co2MnSiのグループから選択されるホイスラー合金、及び、SiMn, GeMn, Fe3Si, Fe3Geのグループから選択される磁性半導体の少なくとも1つを含み、
前記第2薄膜は、FePt, Co/Pt, Co/Niのグループから選択される垂直磁気異方性を有する材料を含む
ことを特徴とする請求項1乃至14のいずれか1項に記載のスピンFET。
【請求項16】
前記トンネルバリア膜は、Si, Ge, Al, Ga, Mg, Tiのグループから選択される材料の酸化物又は窒化物を含むことを特徴とする請求項1乃至15のいずれか1項に記載のスピンFET。
【請求項17】
さらに、前記ゲート絶縁膜と前記ゲート電極との間に電気的にフローティング状態のフローティングゲート電極を具備することを特徴とする請求項1乃至16のいずれか1項に記載のスピンFET。
【請求項18】
前記スピンFETは、リコンフィギャブルなロジック回路の少なくとも一部であることを特徴とする請求項1乃至17のいずれか1項に記載のスピンFET。
【請求項19】
磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、磁化方向が前記上方向又は前記下方向に変化する第2強磁性膜と、前記第1及び第2強磁性膜の間に配置されるトンネルバリア膜と、前記第2強磁性膜に隣接して前記トンネルバリア膜とは反対側に配置される反強磁性強誘電膜とを具備し、前記反強磁性強誘電膜の抵抗は、前記第1強磁性膜、前記第2強磁性膜及び前記トンネルバリア膜からなる可変抵抗素子の抵抗の最大値よりも大きいことを特徴とする磁気抵抗効果素子。
【請求項20】
さらに、前記第1強磁性膜と前記反強磁性強誘電膜との間に前記トンネルバリア膜を介してスピン注入電流を流すドライバ/シンカーを具備し、前記第2強磁性膜の磁化方向は、前記スピン注入電流の向きにより決定されることを特徴とする請求項19に記載の磁気抵抗効果素子。
【請求項21】
さらに、前記反強磁性強誘電膜に電圧を印加する電圧発生回路を具備し、前記第2強磁性膜の磁化方向は、前記電圧の向きにより決定されることを特徴とする請求項19に記載の磁気抵抗効果素子。
【請求項22】
さらに、前記第1強磁性膜に隣接して前記トンネルバリア膜とは反対側に配置され、前記第1強磁性膜の磁化方向を固定する反強磁性膜を具備することを特徴とする請求項19乃至21のいずれか1項に記載の磁気抵抗効果素子。
【請求項23】
前記第1及び第2強磁性膜の少なくとも1つは、2つの強磁性体とこれらの間の非磁性体とを備え、前記2つの強磁性体は、前記非磁性体を介して反強磁性結合していることを特徴とする請求項19乃至22のいずれか1項に記載の磁気抵抗効果素子。
【請求項24】
さらに、前記第2強磁性膜と前記反強磁性強誘電膜との間に配置される非磁性材料を具備することを特徴とする請求項19乃至23のいずれか1項に記載の磁気抵抗効果素子。
【請求項25】
前記非磁性材料は、貴金属であることを特徴とする請求項24に記載の磁気抵抗効果素子。
【請求項26】
前記反強磁性強誘電膜は、Cr2O3及びCo2Mn1-xFexSi(0.25≦x≦0.75)のうちの1つを含むことを特徴とする請求項19乃至25のいずれか1項に記載の磁気抵抗効果素子。
【請求項27】
前記第1及び第2強磁性膜の少なくとも1つは、それぞれ、ラミネートされた第1及び第2薄膜を備え、
前記第1薄膜は、Ni-Fe, Co-Fe, Co-Fe-Ni, Co-Fe-Bのグループから選択されるアモルファス材料、Co2FeSi1-xAlx(0.25≦x≦0.75), Co2MnGe, Co2MnSiのグループから選択されるホイスラー合金、及び、SiMn, GeMn, Fe3Si, Fe3Geのグループから選択される磁性半導体の少なくとも1つを含み、
前記第2薄膜は、FePt, Co/Pt, Co/Niのグループから選択される垂直磁気異方性を有する材料を含む
ことを特徴とする請求項19乃至26のいずれか1項に記載の磁気抵抗効果素子。
【請求項28】
前記トンネルバリア膜は、Si, Ge, Al, Ga, Mg, Tiのグループから選択される材料の酸化物又は窒化物を含むことを特徴とする請求項19乃至27のいずれか1項に記載の磁気抵抗効果素子。
【請求項29】
複数のメモリセルを備え、当該メモリセルは、請求項19乃至28のいずれか1項に記載の磁気抵抗効果素子を記憶素子として備えることを特徴とするスピンメモリ。
【請求項30】
半導体基板と、前記半導体基板の表面領域に配置されるFETと、前記FET上に配置され、下端が前記FETの2つのソース/ドレイン領域のうちの1つに接続される請求項19乃至28のいずれか1項に記載の磁気抵抗効果素子と、前記磁気抵抗効果素子の上端に接続され、第1方向に延びるビット線と、前記FETのゲート電極に接続され、前記第1方向に交差する第2方向に延びるワード線とを具備することを特徴とするスピンメモリ。
【請求項1】
第1及び第2ソース/ドレイン領域と、前記第1及び第2ソース/ドレイン領域の間に配置されるチャネル領域と、前記チャネル領域上に配置されるゲート絶縁膜と、前記ゲート絶縁膜上に配置されるゲート電極と、前記第1ソース/ドレイン領域上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、前記第2ソース/ドレイン領域上に配置され、磁化方向が前記上方向又は前記下方向に変化する第2強磁性膜と、前記第2強磁性膜上に配置される反強磁性強誘電膜と、前記第1ソース/ドレイン領域と前記第1強磁性膜との間及び前記第2ソース/ドレイン領域と前記第2強磁性膜との間の少なくとも1つに配置されるトンネルバリア膜とを具備し、前記反強磁性強誘電膜の抵抗は、前記第1及び第2ソース/ドレイン領域が前記チャネル領域を介して導通したときのオン抵抗よりも大きいことを特徴とするスピンFET。
【請求項2】
磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、磁化方向が前記上方向又は前記下方向に変化する第2強磁性膜と、前記第1及び第2強磁性膜の間に配置されるチャネル領域と、前記チャネル領域上に配置されるゲート絶縁膜と、前記ゲート絶縁膜上に配置されるゲート電極と、前記第2強磁性膜上に配置される反強磁性強誘電膜と、前記第1強磁性膜と前記チャネル領域との間及び前記第2強磁性膜と前記チャネル領域との間の少なくとも1つに配置されるトンネルバリア膜とを具備し、前記反強磁性強誘電膜の抵抗は、前記第1及び第2強磁性膜が前記チャネル領域を介して導通したときのオン抵抗よりも大きいことを特徴とするスピンFET。
【請求項3】
前記第1及び第2ソース/ドレイン領域は、Siからなる半導体基板内に配置され、前記トンネルバリア膜は、前記半導体基板上にGe膜を介して配置されることを特徴とする請求項1に記載のスピンFET。
【請求項4】
前記第1及び第2ソース/ドレイン領域は、GaAs又はZnSeからなる化合物半導体基板内に配置され、前記トンネルバリア膜は、前記化合物半導体基板上に直接配置されることを特徴とする請求項1に記載のスピンFET。
【請求項5】
前記第1及び第2ソース/ドレイン領域は、半導体基板又は化合物半導体基板内に配置され、前記第1及び第2ソース/ドレイン領域と前記半導体基板又は前記化合物半導体基板との界面にpn接合が形成されることを特徴とする請求項1に記載のスピンFET。
【請求項6】
前記第1及び第2強磁性膜は、Siからなる半導体基板の凹部内に配置され、前記トンネルバリア膜は、前記凹部の内面上にGe膜を介して配置されることを特徴とする請求項2に記載のスピンFET。
【請求項7】
前記第1及び第2強磁性膜は、GaAs又はZnSeからなる化合物半導体基板の凹部内に配置され、前記トンネルバリア膜は、前記凹部の内面上に直接配置されることを特徴とする請求項2に記載のスピンFET。
【請求項8】
さらに、前記第1強磁性膜と前記反強磁性強誘電膜との間に前記チャネル領域を介してスピン注入電流を流すドライバ/シンカーを具備し、前記第2強磁性膜の磁化方向は、前記スピン注入電流の向きにより決定されることを特徴とする請求項1乃至7のいずれか1項に記載のスピンFET。
【請求項9】
さらに、前記反強磁性強誘電膜に電圧を印加する電圧発生回路を具備し、前記第2強磁性膜の磁化方向は、前記電圧の向きにより決定されることを特徴とする請求項1乃至7のいずれか1項に記載のスピンFET。
【請求項10】
さらに、前記第1強磁性膜上に配置され、前記第1強磁性膜の磁化方向を固定する反強磁性膜を具備することを特徴とする請求項1乃至9のいずれか1項に記載のスピンFET。
【請求項11】
前記第1及び第2強磁性膜の少なくとも1つは、2つの強磁性体とこれらの間の非磁性体とを備え、前記2つの強磁性体は、前記非磁性体を介して反強磁性結合していることを特徴とする請求項1乃至10のいずれか1項に記載のスピンFET。
【請求項12】
さらに、前記第2強磁性膜と前記反強磁性強誘電膜との間に配置される非磁性材料を具備することを特徴とする請求項1乃至11のいずれか1項に記載のスピンFET。
【請求項13】
前記非磁性材料は、貴金属であることを特徴とする請求項12に記載のスピンFET。
【請求項14】
前記反強磁性強誘電膜は、Cr2O3及びCo2Mn1-xFexSi(0.25≦x≦0.75)のうちの1つを含むことを特徴とする請求項1乃至13のいずれか1項に記載のスピンFET。
【請求項15】
前記第1及び第2強磁性膜の少なくとも1つは、それぞれ、ラミネートされた第1及び第2薄膜を備え、
前記第1薄膜は、Ni-Fe, Co-Fe, Co-Fe-Ni, Co-Fe-Bのグループから選択されるアモルファス材料、Co2FeSi1-xAlx(0.25≦x≦0.75), Co2MnGe, Co2MnSiのグループから選択されるホイスラー合金、及び、SiMn, GeMn, Fe3Si, Fe3Geのグループから選択される磁性半導体の少なくとも1つを含み、
前記第2薄膜は、FePt, Co/Pt, Co/Niのグループから選択される垂直磁気異方性を有する材料を含む
ことを特徴とする請求項1乃至14のいずれか1項に記載のスピンFET。
【請求項16】
前記トンネルバリア膜は、Si, Ge, Al, Ga, Mg, Tiのグループから選択される材料の酸化物又は窒化物を含むことを特徴とする請求項1乃至15のいずれか1項に記載のスピンFET。
【請求項17】
さらに、前記ゲート絶縁膜と前記ゲート電極との間に電気的にフローティング状態のフローティングゲート電極を具備することを特徴とする請求項1乃至16のいずれか1項に記載のスピンFET。
【請求項18】
前記スピンFETは、リコンフィギャブルなロジック回路の少なくとも一部であることを特徴とする請求項1乃至17のいずれか1項に記載のスピンFET。
【請求項19】
磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第1強磁性膜と、磁化方向が前記上方向又は前記下方向に変化する第2強磁性膜と、前記第1及び第2強磁性膜の間に配置されるトンネルバリア膜と、前記第2強磁性膜に隣接して前記トンネルバリア膜とは反対側に配置される反強磁性強誘電膜とを具備し、前記反強磁性強誘電膜の抵抗は、前記第1強磁性膜、前記第2強磁性膜及び前記トンネルバリア膜からなる可変抵抗素子の抵抗の最大値よりも大きいことを特徴とする磁気抵抗効果素子。
【請求項20】
さらに、前記第1強磁性膜と前記反強磁性強誘電膜との間に前記トンネルバリア膜を介してスピン注入電流を流すドライバ/シンカーを具備し、前記第2強磁性膜の磁化方向は、前記スピン注入電流の向きにより決定されることを特徴とする請求項19に記載の磁気抵抗効果素子。
【請求項21】
さらに、前記反強磁性強誘電膜に電圧を印加する電圧発生回路を具備し、前記第2強磁性膜の磁化方向は、前記電圧の向きにより決定されることを特徴とする請求項19に記載の磁気抵抗効果素子。
【請求項22】
さらに、前記第1強磁性膜に隣接して前記トンネルバリア膜とは反対側に配置され、前記第1強磁性膜の磁化方向を固定する反強磁性膜を具備することを特徴とする請求項19乃至21のいずれか1項に記載の磁気抵抗効果素子。
【請求項23】
前記第1及び第2強磁性膜の少なくとも1つは、2つの強磁性体とこれらの間の非磁性体とを備え、前記2つの強磁性体は、前記非磁性体を介して反強磁性結合していることを特徴とする請求項19乃至22のいずれか1項に記載の磁気抵抗効果素子。
【請求項24】
さらに、前記第2強磁性膜と前記反強磁性強誘電膜との間に配置される非磁性材料を具備することを特徴とする請求項19乃至23のいずれか1項に記載の磁気抵抗効果素子。
【請求項25】
前記非磁性材料は、貴金属であることを特徴とする請求項24に記載の磁気抵抗効果素子。
【請求項26】
前記反強磁性強誘電膜は、Cr2O3及びCo2Mn1-xFexSi(0.25≦x≦0.75)のうちの1つを含むことを特徴とする請求項19乃至25のいずれか1項に記載の磁気抵抗効果素子。
【請求項27】
前記第1及び第2強磁性膜の少なくとも1つは、それぞれ、ラミネートされた第1及び第2薄膜を備え、
前記第1薄膜は、Ni-Fe, Co-Fe, Co-Fe-Ni, Co-Fe-Bのグループから選択されるアモルファス材料、Co2FeSi1-xAlx(0.25≦x≦0.75), Co2MnGe, Co2MnSiのグループから選択されるホイスラー合金、及び、SiMn, GeMn, Fe3Si, Fe3Geのグループから選択される磁性半導体の少なくとも1つを含み、
前記第2薄膜は、FePt, Co/Pt, Co/Niのグループから選択される垂直磁気異方性を有する材料を含む
ことを特徴とする請求項19乃至26のいずれか1項に記載の磁気抵抗効果素子。
【請求項28】
前記トンネルバリア膜は、Si, Ge, Al, Ga, Mg, Tiのグループから選択される材料の酸化物又は窒化物を含むことを特徴とする請求項19乃至27のいずれか1項に記載の磁気抵抗効果素子。
【請求項29】
複数のメモリセルを備え、当該メモリセルは、請求項19乃至28のいずれか1項に記載の磁気抵抗効果素子を記憶素子として備えることを特徴とするスピンメモリ。
【請求項30】
半導体基板と、前記半導体基板の表面領域に配置されるFETと、前記FET上に配置され、下端が前記FETの2つのソース/ドレイン領域のうちの1つに接続される請求項19乃至28のいずれか1項に記載の磁気抵抗効果素子と、前記磁気抵抗効果素子の上端に接続され、第1方向に延びるビット線と、前記FETのゲート電極に接続され、前記第1方向に交差する第2方向に延びるワード線とを具備することを特徴とするスピンメモリ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【公開番号】特開2008−243992(P2008−243992A)
【公開日】平成20年10月9日(2008.10.9)
【国際特許分類】
【出願番号】特願2007−79966(P2007−79966)
【出願日】平成19年3月26日(2007.3.26)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年10月9日(2008.10.9)
【国際特許分類】
【出願日】平成19年3月26日(2007.3.26)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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