半導体装置及びその製造方法
【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高周波パワーＩＣ（Integrated Circuit）、スイッチング電源用ＩＣ、車載用ＩＣ等に搭載されるトランジスタとして、高い耐圧を得ることができるＭＯＳトランジスタが開発されている。通常のＭＯＳトランジスタと比較して高い耐圧を得ることが可能であるトランジスタとして、例えばＬＤＭＯＳ（Laterally Diffused MOS）トランジスタがある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３９１１１号公報
【特許文献２】特開平９−１４８５６４号公報
【特許文献３】特開平６−６１４８２号公報
【特許文献４】特開平６−５８５０号公報
【非特許文献】
【０００４】
【非特許文献１】A. Moscatelli et ai., “A 12V Complementary RF LDMOS Technology Developed on a 0.18 μm CMOS Platform”, Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, p.37-40 (2004)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、高い耐圧を得ることを目的として提案されているＭＯＳトランジスタでも、必ずしも十分に高い耐圧が得られない場合や、オン抵抗を十分に低減し得ない場合があった。
【０００６】
本発明の目的は、トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方の側の前記半導体基板に形成された第１導電型のドレイン領域と、前記ゲート電極の他方の側の前記半導体基板に形成された前記第１導電型のソース領域と、前記ドレイン領域から前記ゲート電極の直下に達する前記第１導電型の第１の不純物領域と、前記ソース領域と前記第１の不純物領域との間に形成された、前記第１導電型と反対の第２導電型の第２の不純物領域とを有し、前記ゲート電極は、前記第１導電型の第１の部分と、前記第１の部分の前記一方の側に位置する前記第２導電型の第２の部分とを含み、前記ゲート電極の前記第２の部分内に、下端が前記ゲート絶縁膜に接する絶縁層が埋め込まれていることを特徴とする半導体装置が提供される。
【０００８】
実施形態の他の観点によれば、半導体基板内の第１の領域に第１導電型の第１の不純物領域を形成する工程と、前記第１の領域に隣接する第２の領域における前記半導体基板内に、前記第１の導電型と反対の第２導電型の第２の不純物領域とを形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の半導体層を形成する工程であって、前記第１の半導体層の一方の側部が前記第１の不純物領域上に位置し、前記第１の半導体層の他方の側部が前記第２の不純物領域上に位置するように、前記第１の半導体層を形成する工程と、前記第１の半導体層を覆うように、前記第１の半導体層上及び前記ゲート絶縁膜上に絶縁層を形成する工程と、前記絶縁層を異方性エッチングすることにより、前記第１の半導体層の側部に前記絶縁層を残存させる工程と、前記第１の半導体層及び前記絶縁層を覆うように、第２の半導体層を形成する工程と、前記第１の半導体層の前記一方の側の側部よりも前記一方の側に前記第２の半導体層が残存するように前記第２の半導体層をエッチングすることにより、前記第１の半導体層と前記第２の半導体層とを有するゲート電極を形成する工程と、前記ゲート電極のうちの前記一方の側の部分に前記第２導電型の不純物を導入することにより、前記第２導電型の第１の部分を前記ゲート電極のうちの前記一方の側の部分に形成する工程と、前記ゲート電極のうちの前記第１の部分を除く部分に前記第１導電型の不純物を導入することにより、前記第１導電型の第２の部分を前記ゲート電極のうちの前記第１の部分を除く部分に形成する工程と、前記ゲート電極の前記一方の側における前記半導体基板内に、前記第１導電型のドレイン領域を形成し、前記ゲート電極の前記他方の側における前記半導体基板内に、前記第１導電型のソース領域を形成する工程とを有し、前記第１の部分を形成する工程及び前記第２の部分を形成する工程では、前記第２の部分内に前記絶縁層が埋め込まれるように、前記第１の部分及び前記第２の部分を形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置及びその製造方法によれば、ゲート電極が、第１導電型の第１の部分と、第１の部分に対してドレイン領域側に位置する第２導電型の第２の部分とを含んでいる。しかも、ゲート電極の第２の部分内には、下端がゲート絶縁膜に接する絶縁層が埋め込まれている。このため、ゲート電極のドレイン領域側の縁部の近傍において空乏層が形成され、ゲート電極のドレイン領域側の縁部の近傍においてゲート絶縁膜の実効膜厚が厚くなる。このため、十分な耐圧を有するトランジスタを得ることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態による半導体装置を示す断面図である。
【図２】比較例によるＬＤＭＯＳトランジスタのキャリア濃度分布のシミュレーション結果を示す図である。
【図３】一実施形態による半導体装置の電界強度分布のシミュレーション結果を示す図である。
【図４】一実施形態による半導体装置のゲート絶縁膜における電界強度のシミュレーション結果を示す図である。
【図５】一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１３】一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１４】一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１５】一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１６】一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１７】一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１８】一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１９】一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２０】一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２１】一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２２】一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２３】一実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２４】一実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２５】一実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。
【発明を実施するための形態】
【００１１】
ＬＤＭＯＳトランジスタのゲート電極とドレイン領域との間には、比較的高い電圧が印加される。
【００１２】
このため、ゲート電極のドレイン領域側の縁部の近傍において電界が集中し、絶縁破壊が生じる場合がある。
【００１３】
ここで、ゲート絶縁膜のうちのドレイン領域側の部分の膜厚を比較的厚くすることにより、耐圧を向上することも考えられる。
【００１４】
しかし、ゲート絶縁膜のうちのドレイン領域側の部分を厚くするためには、製造工程の追加が必要となり、また、膜厚の制御も容易ではない。
【００１５】
また、ゲート電極のうちのドレイン領域側の部分の下にＳＴＩ（Shallow Trench Isolation）法により絶縁層を埋め込むことも考えられるが、絶縁層の縁部において電界集中が生じ、必ずしも十分な耐圧は得られない。
【００１６】
本願発明者らは鋭意検討した結果、以下のようにしてトランジスタの耐圧の向上を図ることに想到した。
【００１７】
［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図２３を用いて説明する。
【００１８】
（半導体装置）
本実施形態による半導体装置について、図１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図１（ａ）は、ＭＯＳトランジスタが形成される領域を示している。図１（ａ）の紙面左側は、ＮＭＯＳトランジスタが形成される領域（ＮＭＯＳトランジスタ形成領域）２を示している。図１（ａ）の紙面右側は、ＰＭＯＳトランジスタが形成される領域（ＰＭＯＳトランジスタ形成領域）４を示している。図１（ｂ）は、ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタが形成される領域を示している。図１（ｂ）の紙面左側は、Ｎチャネル型のＬＤＭＯＳトランジスタ（Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域）６が形成される領域を示している。図１（ｂ）の地面右側は、Ｐチャネル型のＬＤＭＯＳトランジスタが形成される領域（Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域）８を示している。
【００１９】
図１に示すように、半導体基板１０には、素子領域を確定する素子分離領域１２が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域１２は、例えばＳＴＩ法により形成されている。素子分離領域１２の材料としては、例えばシリコン酸化膜が用いられている。
【００２０】
まず、ＮＭＯＳトランジスタ形成領域２に形成されるＮＭＯＳトランジスタ３４について説明する。
【００２１】
ＮＭＯＳトランジスタ形成領域２には、半導体基板１０内にＰ型ウェル１４Ｐが形成されている。
【００２２】
Ｐ型ウェル１４Ｐが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を介してゲート電極１８ａが形成されている。ゲート電極１８ａは、例えば、膜厚１００ｎｍ程度の第１のポリシリコン膜（第１の半導体層、第１の部分ゲート電極）２０ａと、第１のポリシリコン膜２０ａ上に形成された膜厚１００ｎｍ程度の第２のポリシリコン膜（第２の半導体層、第２の部分ゲート電極）２２ａとを有している。ゲート電極１８ａには、Ｎ型のドーパント不純物が導入されている。
【００２３】
ゲート電極１８ａの側壁部分、より具体的には、第１の半導体層２０ａの側壁部分には、例えば膜厚２〜３ｎｍ程度のシリコン窒化膜の絶縁層（絶縁バリア層）２４が形成されている。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、第１の半導体層２０ａの上端の位置より低くなっている。
【００２４】
ゲート電極１８ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域（低濃度不純物領域）２６が形成されている。
【００２５】
絶縁層２４が形成されたゲート電極１８ａの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２８が形成されている。
【００２６】
サイドウォール絶縁膜２８が形成されたゲート電極１８ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度不純物領域３０が形成されている。エクステンション領域２６と高濃度不純物領域３０とにより、Ｎ型のソース／ドレイン領域３２が形成されている。
【００２７】
こうして、ゲート電極１８ａとソース／ドレイン領域３２とを有するＮＭＯＳトランジスタ３４が形成されている。ＮＭＯＳトランジスタ３４は、例えば入出力用回路の一部を構成する入出力トランジスタとして用いることができる。
【００２８】
次に、ＰＭＯＳトランジスタ形成領域４に形成されるＰＭＯＳトランジスタ４２について説明する。
【００２９】
ＰＭＯＳトランジスタ形成領域４には、半導体基板１０内にＮ型ウェル１４Ｎが形成されている。
【００３０】
Ｎ型ウェル１４Ｎが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を介してゲート電極１８ｂが形成されている。ゲート電極１８ｂは、例えば、膜厚１００ｎｍ程度の第１のポリシリコン膜（第１の半導体層、第１の部分ゲート電極）２０ｂと、第１のポリシリコン膜２０ｂ上に形成された膜厚１００ｎｍ程度の第２のポリシリコン膜（第２の半導体層、第２の部分ゲート電極）２２ｂとを有している。ゲート電極１８ｂには、Ｐ型のドーパント不純物が導入されている。
【００３１】
ゲート電極１８ｂの側壁部分、より具体的には、第１の半導体層２０ｂの側壁部分には、例えば膜厚２〜３ｎｍ程度のシリコン窒化膜の絶縁層２４が形成されている。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、第１の半導体層２０ｂの上端の位置より低くなっている。
【００３２】
ゲート電極１８ｂの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＰ−型のエクステンション領域（低濃度不純物領域）３６が形成されている。
【００３３】
絶縁層２４が形成されたゲート電極１８ｂの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２８が形成されている。
【００３４】
サイドウォール絶縁膜２８が形成されたゲート電極１８ｂの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度不純物領域３８が形成されている。エクステンション領域３６と高濃度不純物領域３８とにより、Ｐ型のソース／ドレイン領域４０が形成されている。
【００３５】
こうして、ゲート電極１８ｂとソース／ドレイン領域４０とを有するＰＭＯＳトランジスタ４２が形成されている。ＰＭＯＳトランジスタ４２は、例えば入出力用回路の一部を構成する入出力トランジスタとして用いることができる。
【００３６】
次に、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６に形成されるＮチャネル型のＬＤＭＯＳトランジスタ６２について説明する。
【００３７】
Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６には、半導体基板１０内にＮ型ウェル（不純物領域）４４ａが形成されている。
【００３８】
Ｎ型ウェル４４ａ内には、Ｐ型のウェル（ボディ領域、不純物領域）４６ａが形成されている。Ｐ型ウェル４６ａは、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂ側に形成されている。Ｐ型ウェル４６ａのドレイン領域５４ａ側の端部は、ゲート電極１８ｃの直下に位置している。Ｐ型ウェル４６ａは、ドレイン領域５４ａ側には形成されていない。
【００３９】
Ｎ型ウェル４４ａ及びＰウェル４６ａが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を介してゲート電極１８ｃが形成されている。ゲート電極１８ｃは、第１のポリシリコン膜（第１の半導体層、第１の部分ゲート電極）２０ｃと、第２のポリシリコン膜（第２の半導体層、第２の部分ゲート電極）２２ｃとを有している。第２の半導体層２２ｃは、第１の半導体層２０ｃのドレイン領域５４ａ側の側部よりもドレイン領域４５側の領域、及び、第１の半導体層２０ｃ上に形成されている。第１の半導体層２０ｃの膜厚は、例えば１００ｎｍ程度とする。第２の半導体層２２ｃの膜厚は、例えば１００ｎｍ程度とする。
【００４０】
第１の半導体層２０ｃの側壁部分には、例えば膜厚２〜３ｎｍ程度のシリコン窒化膜の絶縁層２４が形成されている。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、第１の半導体層２０ｃの上端の位置より低くなっている。第２の半導体層２２ｃは、第１の半導体層２０ｃのドレイン領域５４ａ側の側部に形成された絶縁層２４を覆うように形成されている。絶縁層２４は、第１の半導体層２０ｃと第２の半導体層２２ｃとを有するゲート電極１８ｃ内に埋め込まれている。
【００４１】
ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂを除く部分４８ａには、Ｎ型のドーパント不純物が比較的高濃度で導入されている。より具体的には、第１の半導体層２０ｃ内、及び、第２の半導体層２２ｃのうちの第１の半導体層２０ｃ上の部分には、Ｎ型のドーパント不純物が比較的高濃度で導入されている。これにより、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂを除く部分４８ａは、Ｎ＋型の部分となっている。
【００４２】
ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂには、Ｐ型のドーパント不純物が比較的低濃度で導入されている。これにより、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂは、Ｐ−型の部分となっている。
【００４３】
本実施形態においてゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂをＰ−型としているのは、以下のような理由によるものである。
【００４４】
即ち、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂをＰ−型とすれば、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が形成される。ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が形成されると、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において、ゲート絶縁膜１６が実効的に厚くなる。ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において、ゲート絶縁膜１６が実効的に厚くなると、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍において絶縁破壊が生じにくくなり、耐圧を向上させることができる。
【００４５】
このような理由により、本実施形態では、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂをＰ−型としている。
【００４６】
Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界からゲート電極１８ｃのドレイン領域５４ａ側の側部までの距離は、Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界からゲート電極１８ｃのソース領域５４ｂ側の側部までの距離より小さくなっている。即ち、チャネル長方向（ゲート長方向）におけるＰ−型の部分４８ｂの幅は、チャネル長方向におけるＮ＋型の部分４８ａの幅より小さくなっている。チャネル長方向におけるＮ＋型の部分４８ａの幅は、例えば２．５μｍ程度とする。チャネル長方向におけるＰ−型の部分４８ｂの幅は、例えば０．５μｍ程度とする。
【００４７】
チャネル長方向におけるＰ−型部分４８ｂの幅をチャネル長方向におけるＮ＋型の部分４８ａの幅より小さく設定しているのは、以下のような理由によるものである。
【００４８】
即ち、電界の集中が生じる箇所は、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍領域である。このため、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができれば、十分な耐圧を得ることが可能である。一方、良好な電気的特性のＬＤＭＯＳトランジスタ６２を得るためには、チャネル領域として機能する不純物領域５８とＮ＋型部分４８ａとが重なり合っていることが好ましい。
【００４９】
このような理由により、本実施形態では、チャネル長方向におけるＰ−型部分４８ｂの幅をチャネル長方向におけるＮ＋型の部分４８ａの幅より小さく設定している。
【００５０】
ゲート電極１８ｃのうちのＮ＋型の部分４８ａにおけるキャリア濃度は、ゲート電極１８ｃのうちのＰ−型の部分４８ｂにおけるキャリア濃度より高くなっている。ゲート電極１８ｃのうちのＰ−型の部分４８ｂにおけるキャリア濃度（不純物濃度）は、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３とする。
【００５１】
ゲート電極１８ｃに埋め込まれた絶縁層２４は、ゲート電極１８ｃのうちのＮ＋型の部分４８ａからゲート電極１８ｃのうちのＰ−型の部分４８ｂにキャリアが移動するのを防止するためのものである。Ｎ＋型の部分４８ａからＰ−型の部分４８ｂへのキャリアの移動を防止するのは、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が形成されるようにし、ひいてはゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍においてゲート絶縁膜１６の実効膜厚を厚くするためである。Ｎ＋型の部分４８ａからＰ−型の部分４８ｂにキャリアが移動するのを確実に防止すべく、半導体基板１０の主面の法線方向における絶縁膜２４の寸法は、２０〜５０ｎｍ程度とすることが好ましい。
【００５２】
図２は、比較例によるＬＤＭＯＳトランジスタのキャリア濃度分布のシミュレーション結果を示す図である。図２に示す比較例によるＬＤＭＯＳトランジスタでは、ゲート電極１８ｃ内に絶縁層２４が埋め込まれていない。ゲートの電位は０Ｖとし、ドレインに印加する電圧は３０Ｖとした。図２におけるＸ方向はチャネル長方向（ゲート長方向）を示している。図２におけるＹ方向は、半導体基板１０の主面に対する法線方向を示している。
【００５３】
ドレイン領域５４ａとゲート電極１８ｃとの間に電圧を印加すると、図２に示すように、ゲート電極１８ｃのうちのＮ＋型の部分４８ａからＰ−型の部分４８ｂに電子が供給され、Ｐ−型の部分４８ｂの底部における導電型がＰ−型からＮ型に反転する。このため、ゲート電極１８ｃに絶縁層２４が埋め込まれていない比較例によるＬＤＭＯＳトランジスタでは、ゲート絶縁膜１６の実効膜厚を厚くすることができない。
【００５４】
本実施形態では、ゲート電極１８ｃに絶縁層２４が埋め込まれているため、ゲート電極１８ｃのうちのＮ＋型の部分４８ａからＰ−型の部分４８ｂにキャリアが移動するのを防止することができる。このため、本実施形態では、ゲート電極１８ｃのうちのＮ＋型の部分４８ａからＰ−型の部分４８ｂに電子が供給されず、Ｐ−型の部分４８ｂの底部における導電型はＰ−型に保持される（図示せず）。このため、本実施形態によれば、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｃのドレイン領域５４ａ側の端部近傍においてゲート絶縁膜１６の実効膜厚を十分に厚くすることができる。
【００５５】
ところで、ゲート電極１８ｃに埋め込まれた絶縁層２４がＮ＋型の部分４８ａ内に位置している場合には、Ｎ＋型の部分４８ａからＰ−型の部分４８ｂへのキャリアの移動を防止し得ない。
【００５６】
そこで、本実施形態では、ゲート電極１８ｃに埋め込まれた絶縁層２４を、Ｎ＋型の部分４８ａのドレイン領域５４ａ側の側部に対してドレイン領域５４ａ側に位置させている。即ち、本実施形態では、ゲート電極１８ｃのＰ−型の部分４８ｂ内に絶縁層２４を埋め込んでいる。
【００５７】
なお、絶縁層２４は、Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界に位置していてもよい。Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界に絶縁層２４が位置している場合にも、絶縁層２４の少なくとも一部はゲート電極１８ｃのＰ−型の部分４８ｂ内に埋め込まれている。従って、絶縁層２４がゲート電極１８ｃのＰ−型の部分４８ｂ内に埋め込まれていることには変わりがない。
【００５８】
本実施形態によれば、Ｎ＋型の部分４８ａのドレイン領域５４ａ側の側部に対してドレイン領域５４ａ側に絶縁層２４が形成されているため、Ｎ＋型の部分４８ａからＰ−型の部分４８ｂへのキャリアの移動を絶縁層２４により確実に防止し得る。
【００５９】
Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度は、Ｐ−型の部分４８ｂに形成すべき空乏層の厚さに応じて適宜設定される。
【００６０】
例えば、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を１×１０１７ｃｍ−２程度とすれば、Ｐ−型の部分４８ｂに形成される空乏層の厚さは例えば１００ｎｍ程度となる。この場合には、ゲート絶縁膜１６の酸化膜換算膜厚は、例えば３３ｎｍ程度となる。
【００６１】
また、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を１×１０１８ｃｍ−２程度とすれば、Ｐ−型の部分４８ｂに形成される空乏層の厚さは例えば３３ｎｍ程度となる。この場合には、ゲート絶縁膜１６の酸化膜換算膜厚は、例えば１０ｎｍ程度となる。
【００６２】
なお、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を過度に低くした場合には、寄生抵抗が大きくなってしまう。一方、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を過度に高くした場合には、空乏層が形成されにくくなってしまう。従って、所望の空乏層が形成され、ひいては所望の酸化膜換算膜厚が得られるように、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を設定することが好ましい。
【００６３】
ゲート電極１８ｃの両側における半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域（低濃度不純物領域）５０ａ、５０ｂが形成されている。ドレイン側のエクステンション領域５０ａは、ゲート電極１８ｃから離間した位置に形成されている。ドレイン側のエクステンション領域５０ａとゲート電極１８ｃとの間の距離は、例えば１μｍ程度とする。ソース側のエクステンション領域５０ｂのゲート電極１８ｃ側の端部は、ゲート電極１８ｃの近傍に位置している。
【００６４】
絶縁層２４が形成されたゲート電極１８ｃの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２８が形成されている。
【００６５】
サイドウォール絶縁膜２８が形成されたゲート電極１８ｃの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度不純物領域５２ａ、５２ｂが形成されている。エクステンション領域５０ａ、５０ｂと高濃度不純物領域５２ａ、５２ｂとにより、Ｎ型のソース／ドレイン領域５４ａ、５４ｂが形成されている。
【００６６】
ゲート電極１８ｃとドレイン領域５４ａとの間の距離は、ゲート電極１８ｃとソース領域５４ｂとの間の距離より大きく設定されている。ゲート電極１８ｃとドレイン領域５４ａとの間の距離は、例えば０．７μｍ程度とする。ゲート電極１８ｃとソース領域５４ｂとの間の距離は、例えば０．１μｍ程度とする。ゲート電極１８ｃとドレイン領域５４ａとの間の距離を、ゲート電極１８ｃとソース領域５４ｂとの間の距離より大きく設定しているのは、高電圧が印加されるドレイン領域５４側における耐圧を十分に確保するためである。
【００６７】
Ｎ型ウェル４４ａの一部であるＮ型の不純物領域５６は、ドレイン領域５４ａからゲート電極１８ｃの直下に達している。かかるＮ型の不純物領域５６は、ドレイン側における電界の集中を緩和するためのものである。
【００６８】
Ｐ型ウェル４６ａの一部であるＰ型の不純物領域５８は、Ｎ型の不純物領域５６とソース領域５４ｂとの間に位置している。かかるＰ型の不純物領域５８は、チャネル領域として機能する。
【００６９】
Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界は、ゲート電極１８ｃの直下に位置している。Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界からドレイン領域５４ａまでの距離は、Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界からソース領域５４ｂまでの距離より大きく設定されている。Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界からドレイン領域５４ａまでの距離は、例えば１．７μｍ程度とする。Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界からソース領域５４ｂまでの距離は、例えば０．９μｍ程度とする。
【００７０】
ゲート電極１８ｃのうちのＮ＋型の部分４８ａとゲート電極１８ｃのうちのＰ−型の部分４８ｂとの境界は、Ｎ型の不純物領域５６上に位置している。Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界と、Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界との間の距離は、例えば０．７μｍ程度とする。
【００７１】
Ｐ型ウェル４６ａ内には、Ｐ型のウェルタップ領域６０が形成されている。
【００７２】
こうして、ゲート電極１８ｃとソース／ドレイン領域（ソース／ドレイン拡散層）５４ａ、５４ｂとを有するＮチャネル型のＬＤＭＯＳトランジスタ６２が形成されている。Ｎチャネル型のＬＤＭＯＳトランジスタ６２は、例えば高耐圧トランジスタとして用いることができる。
【００７３】
次に、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域８に形成されるＰチャネル型のＬＤＭＯＳトランジスタ７８について説明する。
【００７４】
Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域８には、半導体基板１０内にＮ型ウェル（ボディ領域、不純物領域）４４ｂが形成されている。
【００７５】
Ｎ型ウェル４４ｂ内には、Ｐ型のウェル（不純物領域）４６ｂが形成されている。Ｐ型ウェル４６ｂは、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域７０ａ側に形成されている。Ｐ型ウェル４６ｂのソース領域７０ｂ側の端部は、ゲート電極１８ｄの直下に位置している。Ｐ型ウェル４６ｂは、ソース領域７０ｂ側には形成されていない。
【００７６】
Ｎ型ウェル４４ｂ及びＰウェル４６ｂが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を介してゲート電極１８ｄが形成されている。ゲート電極１８ｄは、第１のポリシリコン膜（第１の半導体層、第１の部分ゲート電極）２０ｄと、第２のポリシリコン膜（第２の半導体層、第２の部分ゲート電極）２２ｄとを有している。第２の半導体層２２ｄは、第１の半導体層２０ｄのドレイン領域７０ａ側の側部に対してドレイン領域７０ａ側の領域、及び、第１の半導体層２０ｄ上に形成されている。第１の半導体層２０ｄの膜厚は、例えば１００ｎｍ程度とする。第２の半導体層２２ｄの膜厚は、例えば１００ｎｍ程度とする。
【００７７】
第１の半導体層２０ｄの側壁部分には、例えば膜厚２〜３ｎｍ程度のシリコン窒化膜の絶縁層２４が形成されている。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、第１の半導体層２０ｄの上端の位置より低くなっている。第２の半導体層２２ｄは、第１の半導体層２０ｄのドレイン領域７０ａ側の側部に形成された絶縁層２４を覆うように形成されている。絶縁層２４は、第１の半導体層２０ｄと第２の半導体層２２ｄとを有するゲート電極１８ｄ内に埋め込まれている。
【００７８】
ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂを除く部分６４ａには、Ｐ型のドーパント不純物が比較的高濃度で導入されている。より具体的には、第１の半導体層２０ｄ内、及び、第２の半導体層２２ｄのうちの第１の半導体層２０ｄ上の部分には、Ｐ型のドーパント不純物が比較的高濃度で導入されている。これにより、ゲート電極１８ｄのうちのドレイン領域７０ｂ側の部分６４ｂを除く部分６４ａは、Ｐ＋型の部分となっている。
【００７９】
ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂには、Ｎ型のドーパント不純物が比較的低濃度で導入されている。より具体的には、第１の半導体層２０ｄのドレイン領域７０ａ側の側部よりもドレイン領域７０ａ側に位置する部分の第２の半導体層２２ｄには、Ｎ型のドーパント不純物が比較的低濃度で導入されている。これにより、ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂは、Ｎ−型の部分となっている。
【００８０】
本実施形態においてゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂをＮ−型としているのは、以下のような理由によるものである。
【００８１】
即ち、ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂをＮ−型とすれば、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍において空乏層が形成される。空乏層が形成されると、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍において、ゲート絶縁膜１６が実効的に厚くなる。ゲート絶縁膜１６が実効的に厚くなると、高電圧が印加されるドレイン領域７０ａ側において耐圧を向上することができる。
【００８２】
このような理由により、本実施形態では、ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂをＮ−型としている。
【００８３】
Ｐ＋型の部分６４ａとＮ−型の部分６４ｂとの境界からゲート電極１８ｄのドレイン領域７０ａ側の側部までの距離は、Ｐ＋型の部分６４ａとＮ−型の部分６４ｂとの境界からゲート電極１８ｄのソース領域７０ｂ側の側部までの距離より小さくなっている。即ち、チャネル長方向におけるＮ−型の部分６４ｂの幅は、チャネル長方向におけるＰ＋型の部分６４ａの幅より小さくなっている。チャネル長方向におけるＰ＋型の部分６４ａの幅は、例えば２．５μｍ程度とする。チャネル長方向におけるＮ−型の部分６４ｂの幅は、例えば０．５μｍ程度とする。
【００８４】
チャネル長方向におけるＮ−型の部分６４ｂの幅をチャネル長方向におけるＰ＋型の部分６４ａの幅より小さく設定しているのは、以下のような理由によるものである。
【００８５】
即ち、電界の集中が生じる箇所は、ゲート電極１８ｄのドレイン領域７０ａ側の縁部の近傍領域である。このため、ゲート電極１８ｄのドレイン領域７０ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができれば、十分な耐圧を得ることが可能である。一方、良好な電気的特性のＬＤＭＯＳトランジスタ７８を得るためには、チャネル領域として機能する不純物領域７４とＰ＋型の部分６４ａとが重なり合っていることが好ましい。
【００８６】
このような理由により、本実施形態では、チャネル長方向におけるＮ−型部分６４ｂの幅をチャネル長方向におけるＰ＋型の部分６４ａの幅より小さく設定している
ゲート電極１８ｄのうちのＰ＋型の部分６４ａにおけるキャリア濃度は、ゲート電極１８ｄのうちのＮ−型の部分６４ｂにおけるキャリア濃度より高くなっている。
【００８７】
ゲート電極１８ｄに埋め込まれた絶縁層２４は、ゲート電極１８ｄのうちのＰ＋型の部分６４ａからゲート電極１８ｄのうちのＮ−型の部分６４ｂにキャリアが移動するのを防止するためのものである。Ｐ＋型の部分６４ａからＮ−型の部分６４ｂへのキャリアの移動を防止するのは、ゲート電極１８ｄのドレイン領域７０ａ側の縁部の近傍に空乏層が形成されるようにし、ひいてはゲート絶縁膜１６を実効的に厚くするためである。
【００８８】
ゲート電極１８ｄに埋め込まれた絶縁層２４がＰ＋型の部分６４ａ内に位置している場合には、Ｐ＋型の部分６４ａからＮ−型の部分６４ｂへのキャリアの移動を防止し得ない。
【００８９】
そこで、本実施形態では、ゲート電極１８ｄに埋め込まれた絶縁層２４を、Ｐ＋型の部分６４ａに対してドレイン領域７０ａ側に位置させている。即ち、本実施形態では、ゲート電極１８ｄのＮ−型の部分６４ｂ内に絶縁層２４を埋め込んでいる。
【００９０】
なお、絶縁層２４は、Ｐ＋型の部分６４ａとＮ−型の部分６４ｂとの境界に位置していてもよい。Ｐ＋型の部分６４ａとＮ−型の部分６４ｂとの境界に絶縁層２４が位置している場合にも、絶縁層２４の少なくとも一部はゲート電極１８ｄのＮ−型の部分６４ｂ内に埋め込まれている。従って、絶縁層２４がゲート電極１８ｄのＮ−型の部分６４ｂ内に埋め込まれていることには変わりがない。
【００９１】
本実施形態によれば、Ｐ＋型の部分６４ａのドレイン領域７０ａ側に絶縁層２４が形成されているため、Ｐ＋型の部分６４ａからＮ−型の部分６４ｂへのキャリアの移動を絶縁層２４により防止し得る。
【００９２】
ゲート電極１８ｄの両側における半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＰ−型のエクステンション領域（低濃度不純物領域）６６ａ、６６ｂが形成されている。ドレイン側のエクステンション領域６６ａは、ゲート電極１８ｄから離間した位置に形成されている。ドレイン側のエクステンション領域６６ａとゲート電極１８ｄとの間の距離は、例えば２．９μｍ程度とする。ソース側のエクステンション領域６６ｂのゲート電極１８ｄ側の端部は、ゲート電極１８ｄの近傍に位置している。
【００９３】
絶縁層２４が形成されたゲート電極１８ｄの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２８が形成されている。
【００９４】
サイドウォール絶縁膜２８が形成されたゲート電極１８ｄの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度不純物領域６８ａ、６８ｂが形成されている。エクステンション領域６６ａ、６６ｂと高濃度不純物領域６８ａ、６８ｂとにより、Ｐ型のソース／ドレイン領域７０ａ、７０ｂが形成されている。
【００９５】
ゲート電極１８ｄとドレイン領域７０ａとの間の距離は、ゲート電極１８ｄとソース領域７０ｂとの間の距離より大きく設定されている。ゲート電極１８ｄとドレイン領域７０ａとの間の距離は、例えば２．９μｍ程度とする。ゲート電極１８ｄとソース領域７０ｂとの間の距離は、例えば０．１μｍ程度とする。ゲート電極１８ｄとドレイン領域７０ａとの間の距離を、ゲート電極１８ｄとソース領域７０ｂとの間の距離より大きく設定しているのは、高電圧が印加されるドレイン領域７０ａ側における耐圧を十分に確保するためである。
【００９６】
Ｐ型ウェル４６ｂの一部であるＰ型の不純物領域７２は、ドレイン領域７０ａからゲート電極１８ｄの直下に達している。かかるＰ型の不純物領域７２は、ドレイン領域７０ａ側における電界の集中を緩和するためのものである。
【００９７】
Ｎ型ウェル４４ｂの一部であるＮ型の不純物領域７４は、Ｐ型の不純物領域７２とソース領域７０ｂとの間に位置している。かかるＰ型の不純物領域７２は、チャネル領域として機能する。
【００９８】
Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界は、ゲート電極１８ｄの直下に位置している。Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界からドレイン領域７０ａまでの距離は、Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界からソース領域７０ｂまでの距離より大きく設定されている。Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界からドレイン領域７０ａまでの距離は、例えば１．７μｍ程度とする。Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界からソース領域７０ｂまでの距離は、例えば１．３μｍ程度とする。
【００９９】
ゲート電極１８ｄのうちのＰ＋型の部分６４ａとゲート電極１８ｄのうちのＰ−型の部分６４ｂとの境界は、Ｐ型の不純物領域７２上に位置している。Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界と、Ｐ＋型の部分６４ａとＰ−型の部分６４ｂとの境界との間の距離は、例えば０．７μｍ程度とする。
【０１００】
Ｎ型ウェル４４ｂ内には、Ｎ型のウェルタップ領域７６が形成されている。
【０１０１】
こうして、ゲート電極１８ｄとソース／ドレイン領域７０ａ、７０ｂとを有するＰチャネル型のＬＤＭＯＳトランジスタ７８が形成されている。Ｐチャネル型のＬＤＭＯＳトランジスタ７８は、例えば高耐圧トランジスタとして用いることができる。
【０１０２】
Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃと高濃度不純物領域５２ａとの間、及び、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄと高濃度不純物領域７０ａとの間には、シリサイドブロック膜８０が形成されている。シリサイドブロック膜８０としては、例えばシリコン窒化膜が用いられている。
【０１０３】
ＮＭＯＳトランジスタ３４のソース／ドレイン領域３２の高濃度不純物領域３０上、及び、ゲート電極１８ａ上には、シリサイド膜８２がそれぞれ形成されている。ソース／ドレイン領域３２上のシリサイド膜８２は、ソース／ドレイン電極として機能する。
【０１０４】
また、ＰＭＯＳトランジスタ４２のソース／ドレイン領域４０の高濃度不純物領域３８上、及び、ゲート電極１８ｂ上には、シリサイド膜８２がそれぞれ形成されている。ソース／ドレイン領域４０上のシリサイド膜８２は、ソース／ドレイン電極として機能する。
【０１０５】
また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のドレイン領域５４ａの高濃度不純物領域５２ａ上には、シリサイド膜８２が形成されている。ドレイン領域５４ａ上のシリサイド膜８２は、ドレイン電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂの高濃度不純物領域５２ｂ上及びウェルタップ領域６０上には、シリサイド膜８２が形成されている。ソース領域５４ｂ上のシリサイド膜８２は、ソース電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃ上には、シリサイド膜８２が形成されている。
【０１０６】
また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域７０ａの高濃度不純物領域６８ａ上には、シリサイド膜８２が形成されている。ドレイン領域７０ａ上のシリサイド膜８２は、ドレイン電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のソース領域７０ｂの高濃度不純物領域６８ｂ上及びウェルタップ領域７６上には、シリサイド膜８２が形成されている。ソース領域７０ｂ上のシリサイド膜８２は、ソース電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄ上には、シリサイド膜８２が形成されている。
【０１０７】
ＮＭＯＳトランジスタ３４、ＰＭＯＳトランジスタ４２、Ｎチャネル型のＬＤＭＯＳトランジスタ６２、及び、Ｐチャネル型のＬＤＭＯＳトランジスタ７８が形成された半導体基板１０上には、例えば膜厚５０ｎｍ程度の絶縁膜８４が形成されている。絶縁膜８４は、シリコン酸化膜とシリコン窒化膜との２層構造の積層膜になっている。
【０１０８】
絶縁膜８４が形成された半導体基板１０上には、例えば膜厚１．２μｍのＢＰＳＧ（Boro-Phospho Silicate Glass）膜の絶縁膜８６が形成されている。絶縁膜８４と絶縁膜８６とにより層間絶縁膜８８が形成されている。
【０１０９】
層間絶縁膜８８には、ソース／ドレイン電極８２に達するコンタクトホール９０がそれぞれ形成されている。
【０１１０】
コンタクトホール９０内には、例えば膜厚３０ｎｍのバリアメタル膜９２が形成されている。バリアメタル膜９２は、Ｔｉ膜とＴｉＮ膜との２層構造の積層膜により形成されている。
【０１１１】
バリアメタル膜９２が形成されたコンタクトホール９０内には、例えばタングステンの導体プラグ９４が埋め込まれている。
【０１１２】
こうして本実施形態による半導体装置が形成されている。
【０１１３】
本実施形態では、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃが、Ｎ＋型の部分４８ａと、Ｎ＋型の部分４８ａのドレイン領域５４ａ側に位置するＰ−型の部分４８ｂとを含んでいる。しかも、本実施形態では、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂ内に、下端がゲート絶縁膜１６に接する絶縁層２４が埋め込まれている。このため、本実施形態によれば、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができる。このため、本実施形態によれば、十分な耐圧を有するＮチャネル型のＬＤＭＯＳトランジスタ６２を得ることができる。
【０１１４】
また、本実施形態では、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄが、Ｐ＋型の部分６４ａと、Ｐ＋型の部分６４ａのドレイン領域７０ａ側に位置するＮ−型の部分６４ｂとを含んでいる。しかも、本実施形態では、ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂ内に、下端がゲート絶縁膜１６に接する絶縁層２４が埋め込まれている。このため、本実施形態によれば、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができる。このため、本実施形態によれば、十分な耐圧を有するＰチャネル型のＬＤＭＯＳトランジスタ７８を得ることができる。
【０１１５】
（評価結果）
次に、本実施形態による半導体装置の評価結果について図３及び図４を用いて説明する。図３は、本実施形態による半導体装置の電界強度分布のシミュレーション結果を示す図である。図４は、本実施形態による半導体装置のゲート絶縁膜における電界強度のシミュレーション結果を示す図である。図３及び図４の横軸は、Ｘ方向、即ち、チャネル長方向（ゲート長方向）における位置を示している。図３の縦軸は、Ｙ方向、即ち、半導体基板１０の主面に対する法線方向の位置を示している。シミュレーションを行う際には、ゲートの電位は５Ｖとし、ドレインに印加する電圧は３０Ｖとし、ソースの電位は０Ｖとした。図３における破線は、空乏層を示している。図３における点線は、ジャンクションを示している。
【０１１６】
本実施形態による半導体装置では、例えば図３に示すような電界強度分布となる。
【０１１７】
図３から分かるように、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍における半導体基板１０中において、電界強度が高くなっている。
【０１１８】
そして、ゲート電極１８ｃのドレイン領域５４ａ側の縁部から遠ざかるに伴って、半導体基板１０中における電界強度が弱くなっている。
【０１１９】
図４から分かるように、Ｎ＋型の部分４８ａのドレイン領域５４ａ側の縁部の直下のゲート絶縁膜１６の電界強度は、Ｐ−型の部分４８ｂのドレイン領域５４ａ側の縁部の直下のゲート絶縁膜１６の電界強度の約２分の１以下にまで低減されている。このため、Ｎ＋型の部分４８ａのドレイン領域５４ａ側の縁部の直下において、ゲート絶縁膜１６に縁破壊が生じやすくなることはない。
【０１２０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図２５を用いて説明する。図５乃至図２５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２１】
まず、図５に示すように、例えばＳＴＩ法により、半導体基板１０に、素子領域を確定する素子分離領域１２を形成する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。素子分離領域１２の材料としては、例えばシリコン酸化膜を用いる。
【０１２２】
次に、全面に、スピンコート法により、フォトレジスト膜９６を形成する。
【０１２３】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部をフォトレジスト膜９６に形成する。
【０１２４】
次に、フォトレジスト膜９６をマスクとして、半導体基板１０内に、Ｐ型のドーパント不純物を導入することにより、Ｐ型ウェル１４Ｐを形成する（図６参照）。
【０１２５】
この後、アッシングにより、フォトレジスト膜９６を剥離する。
【０１２６】
次に、全面に、スピンコート法により、フォトレジスト膜１００を形成する。
【０１２７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部をフォトレジスト膜１００に形成する。
【０１２８】
次に、フォトレジスト膜１００をマスクとして、半導体基板１０内に、Ｎ型のドーパント不純物を導入することにより、Ｎ型ウェル１４Ｎを形成する（図７参照）。
【０１２９】
この後、アッシングにより、フォトレジスト膜１００を剥離する。
【０１３０】
次に、全面に、スピンコート法により、フォトレジスト膜１０４を形成する。
【０１３１】
次に、フォトリソグラフィ技術を用い、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６とＰチャネル型ＬＤＭＯＳトランジスタ形成領域８とをそれぞれ露出する開口部をフォトレジスト膜１０４に形成する。
【０１３２】
次に、フォトレジスト膜１０４をマスクとして、半導体基板１０内に、Ｎ型のドーパント不純物を導入することにより、Ｎ型ウェル４４ａ、４４ｂを形成する（図８参照）。
【０１３３】
この後、アッシングにより、フォトレジスト膜１０４を剥離する。
【０１３４】
次に、全面に、スピンコート法により、フォトレジスト膜１０８を形成する。
【０１３５】
次に、フォトリソグラフィ技術を用い、Ｐ型ウェル４６ａ、４６ｂが形成される領域をそれぞれ開口する開口部１１０をフォトレジスト膜１０８に形成する。
【０１３６】
次に、フォトレジスト膜１０８をマスクとして、半導体基板１０内に、Ｐ型のドーパント不純物を導入することにより、Ｐ型ウェル４６ａ、４６ｂを形成する（図９参照）。
【０１３７】
この後、アッシングにより、フォトレジスト膜１０８を剥離する。
【０１３８】
次に、各々の領域２，４，６，８に、ドーパント不純物を適宜導入することにより、チャネルドープ層（図示せず）を形成する。
【０１３９】
次に、熱処理を行うことにより、半導体基板１０内に導入されたドーパント不純物を活性化する。熱処理温度は、例えば１０００℃とする。熱処理時間は、例えば１０秒とする。熱処理を行う際の雰囲気は、例えばＮ２雰囲気とする。
【０１４０】
次に、図１０に示すように、例えば熱酸化法により、半導体基板１０の表面に、膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を形成する。
【０１４１】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えば膜厚１００ｎｍのポリシリコン膜を形成する。
【０１４２】
次に、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングする。これにより、ＮＭＯＳトランジスタ形成領域２内に、ＮＭＯＳトランジスタ３４のゲート電極１８ａの一部となる第１の半導体層２０ａが形成される。また、ＰＭＯＳトランジスタ形成領域４内に、ＰＭＯＳトランジスタ４２のゲート電極１８ｂの一部となる第１の半導体層２０ｂが形成される。また、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６内に、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの一部となる第１の半導体層２０ｃが形成される。また、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域８内に、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの一部となる第１の半導体層２０ｄが形成される（図１１参照）。
【０１４３】
ゲート長方向における第１の半導体層２０ａ、２０ｂの寸法は、例えば２００ｎｍ程度とする。ゲート長方向における第１の半導体層２０ｃ、２０ｄの寸法は、例えば２．０μｍ程度とする。
【０１４４】
第１の半導体層２０ｃのドレイン領域５４ａ（図１参照）側の側部は、Ｎ型ウェル４４ａ上に位置する。第１の半導体層２０ｃのソース領域５４ｂ（図１参照）側の側部は、Ｐ型ウェル４６ａ上に位置する。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界は、第１の半導体層２０ｃの直下に位置する。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界から第１の半導体層２０ｃのドレイン領域５４ａ側の側部までの距離は、例えば１．７μｍ程度とする。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界から第１の半導体層２０ｃのソース領域５４ｂ側の側部までの距離は、例えば０．９μｍとする。
【０１４５】
第１の半導体層２０ｄのドレイン領域７０ａ（図１参照）側の側部は、Ｐ型ウェル４６ｂ上に位置する。第１の半導体層２０ｄのソース領域７０ｂ（図１参照）側の側部は、Ｎ型ウェル４４ｂ上に位置する。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界は、第１の半導体層２０ｄの直下に位置する。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界から第１の半導体層２０ｄのドレイン領域７０ａ側の側部までの距離は、例えば１．７μｍ程度とする。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界から第１の半導体層２０ｄのソース領域７０ｂ側の側部までの距離は、例えば１．３μｍ程度とする。
【０１４６】
次に、全面に、例えばＡＬＤ（Atomic Layer Deposition、原子層堆積）法により、例えば膜厚２〜１０ｎｍ程度のシリコン窒化膜の絶縁層２４を形成する（図１２参照）。
【０１４７】
次に、図１３に示すように、絶縁層２４を異方性エッチングする。これにより、半導体層２０ａ〜２０ｄの側壁部分に絶縁層２４が残存する。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、半導体層２０ａ〜２０ｄの上端の位置より低くなる。
【０１４８】
次に、図１４に示すように、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍ程度のポリシリコン膜２２を形成する。
【０１４９】
次に、全面に、スピンコート法により、フォトレジスト膜１１２を形成する。
【０１５０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１２をゲート電極１８ａ〜１８ｄの平面形状にパターニングする。
【０１５１】
次に、フォトレジスト膜１１２をマスクとして、ポリシリコン膜２２を異方性エッチングする（図１５参照）。
【０１５２】
これにより、ＮＭＯＳトランジスタ形成領域２内に、ゲート電極１８ａの一部となる第２の半導体層２２ａが形成される。第１の半導体層２０ａと第２の半導体層２２ａとによりＮＭＯＳトランジスタ３４のゲート電極１８ａが形成される。ゲート電極１８ａのゲート長は、例えば２００ｎｍ程度とする。
【０１５３】
また、ＰＭＯＳトランジスタ形成領域４内に、ＰＭＯＳトランジスタ４２のゲート電極１８ｂの一部となる半導体層２２ｂが形成される。第１の半導体層２０ｂと第２の半導体層２２ｂとによりゲート電極４２のゲート電極１８ｂが形成される。ゲート電極１８ｂのゲート長は、例えば２００ｎｍ程度とする。
【０１５４】
また、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６内に、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの一部となる第２の半導体層２２ｃが形成される。第２の半導体層２２ｃは、第１の半導体層２０ｃのドレイン領域５４ａ（図１参照）側及び第１の半導体層２０ｃ上に形成される。第２の半導体層２２ｃは、第１の半導体層２０ｃのドレイン領域５４ａ側の側部に形成された絶縁層２４を覆うように形成される。第１の半導体層２０ｃと第２の半導体層２２ｃとによりＮチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃが形成される。絶縁層２４は、第１の半導体層２０ｃと第２の半導体層２２ｃとを有するゲート電極１８ｃ内に埋め込まれる。ゲート電極１８ｃのゲート長は、例えば３．０μｍ程度とする。
【０１５５】
ゲート電極１８ｃのドレイン領域５４ａ（図１参照）側の側部は、Ｎ型ウェル４４ａ上に位置する。ゲート電極１８ｃのソース領域５４ｂ（図１参照）側の側部は、Ｐ型ウェル４６ａ上に位置する。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界は、ゲート電極１８ｃの直下に位置する。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界からゲート電極１８ｃのドレイン領域５４ａ側の側部までの距離は、例えば１．７μｍ程度とする。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界からゲート電極１８ｃのソース領域５４ｂ側の側部までの距離は、例えば０．９μｍ程度とする。
【０１５６】
ゲート電極１８ｄのドレイン領域７０ａ（図１参照）側の側部は、Ｐ型ウェル４６ｂ上に位置する。ゲート電極１８ｄのソース領域７０ｂ（図１参照）側の側部は、Ｎ型ウェル４４ｂ上に位置する。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界は、ゲート電極１８ｄの直下に位置する。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界からゲート電極１８ｄのドレイン領域７０ａ側の側部までの距離は、例えば１．７μｍ程度とする。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界からゲート電極１８ｄのソース領域７０ｂ側の側部までの距離は、例えば１．３μｍ程度とする。
【０１５７】
また、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域８内に、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの一部となる第２の半導体層２２ｄが形成される。第２の半導体層２２ｄは、第１の半導体層２０ｄのドレイン領域７０ａ（図１参照）側及び第１の半導体層２０ｄ上に形成される。第２の半導体層２２ｄは、第１の半導体層２０ｄのドレイン領域７０ａ側の側部に形成された絶縁層２４を覆うように形成される。第１の半導体層２０ｄと第２の半導体層２２ｄとによりＰチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄが形成される。絶縁層２４は、第１の半導体層２０ｄと第２の半導体層２２ｄとを有するゲート電極１８ｄ内に埋め込まれる。ゲート電極１８ｄのゲート長は、例えば３．０μｍ程度とする。
【０１５８】
この後、アッシングにより、フォトレジスト膜１１２を剥離する。
【０１５９】
次に、全面に、スピンコート法により、フォトレジスト膜１１４を形成する。
【０１６０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１４に開口部１１６ａ〜１１６ｄを形成する。これにより、ＰＭＯＳトランジスタ形成領域４を露出する開口部１１６ａがフォトレジスト膜１１４に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのうちのドレイン領域５４ａ側の部分を露出する開口部１１６ｂがフォトレジスト膜１１４に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのうちのドレイン領域７０ａ側の部分を除く部分とエクステンション領域６６ｂが形成される部分とを露出する開口部１１６ｃが、フォトレジスト膜１１４に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のエクステンション領域６６ａが形成される部分を露出する開口部１１６ｄが、フォトレジスト膜１１４に形成される。
【０１６１】
次に、フォトレジスト膜１１４をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を、半導体基板１０内及びゲート電極１８ｂ、１８ｃ、１８ｄ内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばＢＦ（フッ化ボロン）を用いる。加速エネルギーは、例えば５ｋｅＶ程度とする。ドーズ量は、例えば１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２程度とする。こうして、ＰＭＯＳトランジスタ４２のゲート電極１８ｂの両側の半導体基板１０内に、Ｐ−型のエクステンション領域３６が形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのドレイン領域５４ａ側の部分に、Ｐ−型の部分４８ｂが形成される。ゲート長方向におけるＰ−型の部分４８ｂの寸法は、例えば０．３μｍ程度とする。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのドレイン領域７０ａ側の部分を除く部分６４ａに、Ｐ型のドーパント不純物が比較的低濃度で導入される。ゲート長方向における部分６４ａの寸法は、例えば１．９μｍ程度とする。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの一方の側に、ゲート電極１８ｄから離間してＰ−型のエクステンション領域６６ａが形成される。ゲート電極１８ｄとエクステンション領域６６ａとの間の距離は、例えば０．７μｍ程度とする。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの他方の側にＰ−型のエクステンション領域６６ｂが形成される（図１６参照）。なお、各部に導入されたＰ型のドーパント不純物は、後工程において行われる活性化ための熱処理等により、深さ方向にほぼ均一に拡散される。
【０１６２】
この後、例えばアッシングにより、フォトレジスト膜１１４を剥離する。
【０１６３】
次に、全面に、スピンコート法により、フォトレジスト膜１１８を形成する。
【０１６４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１８に開口部１２０ａ〜１２０ｄを形成する。これにより、ＮＭＯＳトランジスタ形成領域２を露出する開口部１２０ａがフォトレジスト膜１１８に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのうちのドレイン領域５４ａ側の部分を除く部分とエクステンション領域５０ｂが形成される部分とを露出する開口部１２０ｂが、フォトレジスト膜１１８に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のエクステンション領域５０ａが形成される部分を露出する開口部１２０ｃが、フォトレジスト膜１１８に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのうちのドレイン領域７０ａ側の部分を露出する開口部１２０ｄがフォトレジスト膜１１８に形成される。
【０１６５】
次に、フォトレジスト膜１１８をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を、半導体基板１０内及びゲート電極１８ａ、１８ｃ、１８ｄ内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばＰ（リン）を用いる。加速エネルギーは、例えば２５ｋｅＶ程度とする。ドーズ量は、例えば２×１０１３ｃｍ−２程度とする。こうして、ＮＭＯＳトランジスタ３４のゲート電極１８ａの両側の半導体基板１０内に、Ｎ−型のエクステンション領域２６が形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのドレイン領域５４ａ側の部分を除く部分４８ａに、Ｎ型のドーパント不純物が比較的低濃度で導入される。ゲート長方向における部分４８ａの寸法は、例えば１．５μｍ程度とする。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの一方の側に、ゲート電極１８ｃから離間してＮ−型のエクステンション領域５０ａが形成される。ゲート電極１８ｃとエクステンション領域５０ａとの間の距離は、例えば０．７μｍ程度とする。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの他方の側に、Ｎ−型のエクステンション領域５０ｂが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのドレイン領域７０ａ側の部分に、Ｎ−型の部分６４ｂが形成される。ゲート長方向におけるＮ−型の部分６４ｂの寸法は、例えば０．３μｍ程度とする（図１７参照）。なお、各部に導入されたＮ型のドーパント不純物は、後工程において行われる活性化ための熱処理等により、深さ方向にほぼ均一に拡散される。
【０１６６】
この後、例えばアッシングにより、フォトレジスト膜１１８を剥離する。
【０１６７】
次に、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜２８を形成する。
【０１６８】
次に、シリコン酸化膜２８を異方性エッチングする。これにより、ゲート電極１８ａ〜１８ｄの側壁部分に、サイドウォール絶縁膜２８が形成される（図１８参照）。
【０１６９】
次に、全面に、スピンコート法により、フォトレジスト膜１２２を形成する。
【０１７０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２２に開口部１２４ａ〜１２４ｄを形成する。これにより、ＰＭＯＳトランジスタ形成領域４を露出する開口部１２４ａがフォトレジスト膜１２２に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのうちのウェルタップ領域６０が形成される部分を露出する開口部１２４ｂがフォトレジスト膜１２２に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのうちのドレイン領域７０ａ側の部分を除く部分とソース領域６８ｂが形成される部分とを露出する開口部１２４ｃが、フォトレジスト膜１２２に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域６８ａが形成される部分を露出する開口部１２４ｄが、フォトレジスト膜１２２に形成される。
【０１７１】
次に、フォトレジスト膜１２２をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を、半導体基板１０内及びゲート電極１８ｂ、１８ｄ内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばＢ（ボロン）を用いる。加速エネルギーは、例えば５ｋｅＶ程度とする。ドーズ量は、例えば２×１０１５ｃｍ−２程度とする。こうして、サイドウォール絶縁膜２８が形成されたＰＭＯＳトランジスタ４２のゲート電極１８ｂの両側の半導体基板１０内に、Ｐ型の高濃度不純物領域３８が形成される。エクステンション領域３６と高濃度不純物領域３８とにより、ＰＭＯＳトランジスタ４２のソース／ドレイン領域４０が形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂに隣接するように、Ｐ型のウェルタップ領域６０が形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのドレイン領域７０ａ側の部分を除く部分に、Ｐ＋型の部分６４ａが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの一方の側に、ゲート電極１８ｄから離間してＰ型の高濃度不純物領域７０ａが形成される。ゲート電極１８と高濃度不純物領域７０ａとの間の距離は、例えば０．７μｍ程度とする。エクステンション領域６６ａと高濃度不純物領域６８ａとにより、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域７０ａが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの他方の側にＰ型の高濃度不純物領域７０ｂが形成される。エクステンション領域６６ｂと高濃度不純物領域６８ｂとにより、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のソース領域７０ｂが形成される（図１９参照）。なお、各部に導入されたＰ型のドーパント不純物は、後工程において行われる活性化ための熱処理等により、深さ方向にほぼ均一に拡散される。
【０１７２】
この後、例えばアッシングにより、フォトレジスト膜１２２を剥離する。
【０１７３】
次に、全面に、スピンコート法により、フォトレジスト膜１２６を形成する。
【０１７４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２６に開口部１２８ａ〜１２８ｄを形成する。これにより、ＮＭＯＳトランジスタ形成領域２を露出する開口部１２８ａがフォトレジスト膜１２６に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのうちのドレイン領域５４ａ側の部分を除く部分とソース領域５２ｂが形成される部分とを露出する開口部１２８ｂが、フォトレジスト膜１２６に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域５２ａが形成される部分を露出する開口部１２８ｃが、フォトレジスト膜１２６に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのうちのウェルタップ領域７６が形成される部分を露出する開口部１２８ｄがフォトレジスト膜１２６に形成される。
【０１７５】
次に、フォトレジスト膜１２６をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を、半導体基板１０内及びゲート電極１８ａ、１８ｃ内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば１５ｋｅＶ程度とする。ドーズ量は、例えば２×１０１５ｃｍ−２程度とする。こうして、サイドウォール絶縁膜２８が形成されたＮＭＯＳトランジスタ３４のゲート電極１８ａの両側の半導体基板１０内に、Ｎ型の高濃度不純物領域３０が形成される。エクステンション領域２６と高濃度不純物領域３０とにより、ＮＭＯＳトランジスタ３４のソース／ドレイン領域３２が形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのドレイン領域５４ａ側の部分を除く部分に、Ｎ＋型の部分４８ａが形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの一方の側に、ゲート電極１８ｃから離間してＮ型の高濃度不純物領域５２ａが形成される。ゲート電極１８ｃと高濃度不純物領域５２ａとの間の距離は、例えば０．７μｍ程度とする。エクステンション領域５０ａと高濃度不純物領域５２ａとにより、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のドレイン領域５４ａが形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの他方の側にＮ型の高濃度不純物領域５２ｂが形成される。エクステンション領域５０ｂと高濃度不純物領域５２ｂとにより、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のソース領域７０ｂに隣接するように、Ｎ型のウェルタップ領域７６が形成される（図２０参照）。なお、各部に導入されたＰ型のドーパント不純物は、後工程において行われる活性化ための熱処理等により、深さ方向にほぼ均一に拡散される。
【０１７６】
こうして、ゲート電極１８ａとソース／ドレイン領域３２とを有するＮＭＯＳトランジスタ３４が形成される。また、ゲート電極１８ｂとソース／ドレイン領域４０とを有するＰＭＯＳトランジスタ４２が形成される。また、ゲート電極１８ｃとソース／ドレイン領域５４ａ、５４ｂとを有するＮチャネル型のＬＤＭＯＳトランジスタ６２が形成される。また、ゲート電極１８ｄとソース／ドレイン領域７０ａ、７０ｂとを有するＰチャネル型のＬＤＭＯＳトランジスタ７８が形成される。
【０１７７】
この後、例えばアッシングにより、フォトレジスト膜１２６を剥離する。
【０１７８】
次に、例えばＣＶＤ法により、例えば膜厚１００ｎｍ程度のシリコン窒化膜８０を形成する。
【０１７９】
次に、フォトリソグラフィ技術を用い、シリコン窒化膜８０をパターニングする。これにより、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃと高濃度不純物領域５２ａとの間に、シリコン窒化膜のシリサイドブロック膜８０が形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄと高濃度不純物領域７０ａとの間に、シリコン窒化膜のシリサイドブロック膜８０が形成される（図２１参照）。
【０１８０】
次に、熱処理を行うことにより、各部に導入されたドーパント不純物を活性化する。熱処理温度は、例えば１０００℃とする。熱処理時間は、例えば１０秒とする。熱処理を行う際の雰囲気は、例えばＮ２雰囲気とする。
【０１８１】
次に、全面に、例えば膜厚８ｎｍ程度のコバルト膜を形成する。
【０１８２】
次に、熱処理を行うことにより（１回目のアニール）、コバルト膜とゲート電極１８ａ〜１８ｄの上部とを反応させるとともに、コバルト膜と半導体基板１０の上部とを反応させる。熱処理温度は、例えば５５０℃とする。熱処理時間は、例えば３０秒とする。
【０１８３】
次に、ウェットエッチングにより、未反応のコバルト膜をエッチング除去する。
【０１８４】
次に、更なる熱処理を行う（２回目のアニール）。熱処理温度は、例えば７５０℃とする。熱処理時間は、例えば３０秒とする。
【０１８５】
こうして、ＮＭＯＳトランジスタ３４のソース／ドレイン領域３２の高濃度不純物領域３０上、及び、ゲート電極１８ａ上に、シリサイド膜８２がそれぞれ形成される。ソース／ドレイン領域３２上のシリサイド膜８２は、ソース／ドレイン電極として機能する。また、ＰＭＯＳトランジスタ４２のソース／ドレイン領域４０の高濃度不純物領域３８上、及び、ゲート電極１８ｂ上に、シリサイド膜８２がそれぞれ形成される。ソース／ドレイン領域４０上のシリサイド膜８２は、ソース／ドレイン電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のドレイン領域５４ａの高濃度不純物領域５２ａ上に、シリサイド膜８２が形成される。ドレイン領域５４ａ上のシリサイド膜８２は、ドレイン電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂの高濃度不純物領域５２ｂ上及びウェルタップ領域６０上に、シリサイド膜８２が形成される。ソース領域５４ｂ上のシリサイド膜８２は、ソース電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃ上には、シリサイド膜８２が形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域７０ａの高濃度不純物領域６８ａ上に、シリサイド膜８２が形成される。ドレイン領域７０ａ上のシリサイド膜８２は、ドレイン電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のソース領域７０ｂの高濃度不純物領域６８ｂ上及びウェルタップ領域７６上に、シリサイド膜８２が形成される。ソース領域７０ｂ上のシリサイド膜８２は、ソース電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄ上に、シリサイド膜８２が形成される（図２２参照）。
【０１８６】
次に、全面に、例えばプラズマＣＶＤ法により、膜厚５０ｎｍ程度の絶縁膜８４を形成する。絶縁膜８４は、シリコン酸化膜とシリコン窒化膜とを順次積層することにより形成される。
【０１８７】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１．２μｍ程度のＢＰＳＧ膜の絶縁膜８６を形成する。
【０１８８】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、絶縁膜８６の表面を平坦化する。
【０１８９】
こうして、絶縁膜８４と絶縁膜８６とにより層間絶縁膜８８が形成される（図２３参照）。
【０１９０】
次に、全面に、例えばスピンコート法によりフォトレジスト膜１３０を形成する。
【０１９１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１３０に開口部１３２を形成する。開口部１３２は、層間絶縁膜８８にコンタクトホール９０を形成するためのものである。
【０１９２】
次に、フォトレジスト膜１３０をマスクとして層間絶縁膜８８をエッチングすることにより、ソース／ドレイン電極８２に達するコンタクトホール９０を層間絶縁膜８８にそれぞれ形成する（図２４参照）。
【０１９３】
この後、例えばアッシングにより、フォトレジスト膜１３０を剥離する。
【０１９４】
次に、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍのバリアメタル膜９２を形成する。バリアメタル膜９２は、例えばＴｉ膜とＴｉＮ膜との積層膜により形成される。
【０１９５】
次に、全面に、例えばＣＶＤ法により、タングステン膜９４を形成する。
【０１９６】
次に、例えばＣＭＰ法により、層間絶縁膜８８の表面が露出するまでタングステン膜９４及びバリアメタル膜９２を研磨する。これにより、コンタクトホール９０内に、例えばタングステンの導体プラグ９４が埋め込まれる（図２５参照）。
【０１９７】
こうして本実施形態による半導体装置が製造される。
【０１９８】
このように、本実施形態では、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃを、Ｎ＋型の部分４８ａと、Ｎ＋型の部分４８ａのドレイン領域５４ａ側に位置するＰ−型の部分４８ｂとを含むように形成する。しかも、本実施形態では、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂ内に、下端がゲート絶縁膜１６に接する絶縁層２４を埋め込む。このため、本実施形態によれば、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができる。このため、本実施形態によれば、十分な耐圧を有するＮチャネル型のＬＤＭＯＳトランジスタ６２を得ることができる。
【０１９９】
また、本実施形態では、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄを、Ｐ＋型の部分６４ａと、Ｐ＋型の部分６４ａのドレイン領域７０ａ側に位置するＮ−型の部分６４ｂとを含むように形成する。しかも、本実施形態では、ゲート電極１８ｄのうちのドレイン領域７０ａ型の部分６４ｂ内に、下端がゲート絶縁膜１６に接する絶縁層２４を埋め込む。このため、本実施形態によれば、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができる。このため、本実施形態によれば、十分な耐圧を有するＰチャネル型のＬＤＭＯＳトランジスタ７８を得ることができる。
【０２００】
しかも、本実施形態によれば、Ｎ−型のエクステンション領域２６、５０ａ、５０ｂを形成するのと同時に、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄにＮ−型の部分６４ｂを形成する。また、本実施形態によれば、Ｐ−型のエクステンション領域３６、６８ａ、６８ｂを形成するのと同時に、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃにＰ−型の部分４８ｂを形成する。このため、本実施形態によれば、製造工程の大幅な増加を招くことなく、十分な耐圧を有するＬＤＭＯＳトランジスタ６２、７８を得ることができる。
【０２０１】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２０２】
例えば、上記実施形態では、絶縁層２４の材料としてシリコン窒化膜を用いる場合を例に説明したが、絶縁層２４の材料はシリコン窒化膜に限定されるものではない。キャリアの移動を防止し得る絶縁材料を絶縁層２４の材料として適宜用いることができる。例えば、絶縁層２４の材料としてシリコン酸化膜を用いてもよい。
【０２０３】
上記実施形態に関し、更に以下の付記を開示する。
【０２０４】
（付記１）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板に形成された第１導電型のドレイン領域と、
前記ゲート電極の他方の側の前記半導体基板に形成された前記第１導電型のソース領域と、
前記ドレイン領域から前記ゲート電極の直下に達する前記第１導電型の第１の不純物領域と、
前記ソース領域と前記第１の不純物領域との間に形成された、前記第１導電型と反対の第２導電型の第２の不純物領域とを有し、
前記ゲート電極は、前記第１導電型の第１の部分と、前記第１の部分の前記一方の側に位置する前記第２導電型の第２の部分とを含み、
前記ゲート電極の前記第２の部分内に、下端が前記ゲート絶縁膜に接する絶縁層が埋め込まれている
ことを特徴とする半導体装置。
【０２０５】
（付記２）
付記１記載の半導体装置において、
前記第１の部分と前記第２の部分との境界は、前記第１の不純物領域上に位置している
ことを特徴とする半導体装置。
【０２０６】
（付記３）
付記１又は２記載の半導体装置において、
前記第１の不純物領域は、前記半導体基板内に形成された前記第１導電型の第１のウェルの一部であり、
前記第２の不純物領域は、前記第１のウェル内に形成された前記第２導電型の第２のウェルの一部であり、
前記ドレイン領域は、前記第１のウェル内に形成されており、
前記ソース領域は、前記第２のウェル内に形成されている
ことを特徴とする半導体装置。
【０２０７】
（付記４）
付記１記載の半導体装置において、
前記第２の部分の不純物濃度は、前記第１の部分の不純物濃度よりも低い
ことを特徴とする半導体装置。
【０２０８】
（付記５）
付記４記載の半導体装置において、
前記第２の部分の不純物濃度は、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３である
ことを特徴とする半導体装置。
【０２０９】
（付記６）
半導体基板内の第１の領域に第１導電型の第１の不純物領域を形成する工程と、
前記第１の領域に隣接する第２の領域における前記半導体基板内に、前記第１の導電型と反対の第２導電型の第２の不純物領域とを形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の半導体層を形成する工程であって、前記第１の半導体層の一方の側部が前記第１の不純物領域上に位置し、前記第１の半導体層の他方の側部が前記第２の不純物領域上に位置するように、前記第１の半導体層を形成する工程と、
前記第１の半導体層を覆うように、前記第１の半導体層上及び前記ゲート絶縁膜上に絶縁層を形成する工程と、
前記絶縁層を異方性エッチングすることにより、前記第１の半導体層の側部に前記絶縁層を残存させる工程と、
前記第１の半導体層及び前記絶縁層を覆うように、第２の半導体層を形成する工程と、
前記第１の半導体層の前記一方の側の側部よりも前記一方の側に前記第２の半導体層が残存するように前記第２の半導体層をエッチングすることにより、前記第１の半導体層と前記第２の半導体層とを有するゲート電極を形成する工程と、
前記ゲート電極のうちの前記一方の側の部分に前記第２導電型の不純物を導入することにより、前記第２導電型の第１の部分を前記ゲート電極のうちの前記一方の側の部分に形成する工程と、
前記ゲート電極のうちの前記第１の部分を除く部分に前記第１導電型の不純物を導入することにより、前記第１導電型の第２の部分を前記ゲート電極のうちの前記第１の部分を除く部分に形成する工程と、
前記ゲート電極の前記一方の側における前記半導体基板内に、前記第１導電型のドレイン領域を形成し、前記ゲート電極の前記他方の側における前記半導体基板内に、前記第１導電型のソース領域を形成する工程とを有し、
前記第１の部分を形成する工程及び前記第２の部分を形成する工程では、前記第２の部分内に前記絶縁層が埋め込まれるように、前記第１の部分及び前記第２の部分を形成する
ことを特徴とする半導体装置の製造方法。
【０２１０】
（付記７）
付記６記載の半導体装置の製造方法において、
前記第１の部分を形成する工程及び前記第２の部分を形成する工程では、前記第１の部分と前記第２の部分との境界が、前記第１の不純物領域上に位置するように、前記第１の部分及び前記第２の部分を形成する
ことを特徴とする半導体装置の製造方法。
【０２１１】
（付記８）
付記６又は７記載の半導体装置の製造方法において、
前記第１の不純物領域を形成する工程では、前記半導体基板内の前記第１の領域を含む領域に前記第１導電型の第１のウェルを形成することにより、前記第１のウェルの一部である前記第１の不純物領域を形成し、
前記第２の不純物領域を形成する工程では、前記第２の領域を含む領域における前記第１のウェル内に前記第２導電型の第２のウェルを形成することにより、前記第２のウェルの一部である前記第２の不純物領域を形成し、
前記ドレイン領域及び前記ソース領域を形成する工程では、前記ドレイン領域を前記第１のウェル内に形成し、前記ソース領域を前記第２のウェル内に形成する
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０２１２】
２…ＮＭＯＳトランジスタ形成領域
４…ＰＭＯＳトランジスタ形成領域
６…Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域
８…Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域
１０…半導体基板
１２…素子分離領域
１４Ｐ…Ｐ型ウェル
１４Ｎ…Ｎ型ウェル
１６…ゲート絶縁膜
１８ａ〜１８ｄ…ゲート電極
２０ａ〜２０ｄ…第１の半導体層、第１の部分ゲート電極
２２…ポリシリコン膜
２２ａ〜２２ｄ…第２の半導体層、第２の部分ゲート電極
２４…絶縁層
２６…エクステンション領域
２８…サイドウォール絶縁膜
３０…高濃度不純物領域
３２…ソース／ドレイン領域
３４…ＮＭＯＳトランジスタ
３６…エクステンション領域
３８…高濃度不純物領域
４０…ソース／ドレイン領域
４２…ＰＭＯＳトランジスタ
４４ａ、４４ｂ…Ｎ型ウェル
４６ａ、４６ｂ…Ｐ型ウェル
４８ａ…Ｎ＋型の部分
４８ｂ…Ｐ−型の部分
５０ａ、５０ｂ…エクステンション領域
５２ａ、５２ｂ…高濃度不純物領域
５４ａ…ドレイン領域
５４ｂ…ソース領域
５６…Ｎ型の不純物領域
５８…Ｐ型の不純物領域、チャネル領域
６０…ウェルタップ領域
６２…Ｎチャネル型のＬＤＭＯＳトランジスタ
６４ａ…Ｐ＋型の部分
６４ｂ…Ｎ−型の部分
６６ａ、６６ｂ…エクステンション領域
６８ａ、６８ｂ…高濃度不純物領域
７０ａ…ドレイン領域
７０ｂ…ソース領域
７２…Ｐ型の不純物領域
７４…Ｎ型の不純物領域、チャネル領域
７６…ウェルタップ領域
７８…Ｐチャネル型のＬＤＭＯＳトランジスタ
８０…シリサイドブロック膜
８２…シリサイド膜
８４…絶縁膜
８６…絶縁膜
８８…層間絶縁膜
９０…コンタクトホール
９２…バリアメタル膜
９４…導体プラグ
９６…フォトレジスト膜
１００…フォトレジスト膜
１０４…フォトレジスト膜
１０８…フォトレジスト膜
１１０…開口部
１１２…フォトレジスト膜
１１４…フォトレジスト膜
１１６ａ〜１１６ｄ…開口部
１１８…フォトレジスト膜
１２０ａ〜１２０ｄ…開口部
１２２…フォトレジスト膜
１２４ａ〜１２４ｄ…開口部
１２６…フォトレジスト膜
１２８ａ〜１２８ｄ…開口部
１３０…フォトレジスト膜
１３２…開口部
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高周波パワーＩＣ（Integrated Circuit）、スイッチング電源用ＩＣ、車載用ＩＣ等に搭載されるトランジスタとして、高い耐圧を得ることができるＭＯＳトランジスタが開発されている。通常のＭＯＳトランジスタと比較して高い耐圧を得ることが可能であるトランジスタとして、例えばＬＤＭＯＳ（Laterally Diffused MOS）トランジスタがある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３９１１１号公報
【特許文献２】特開平９−１４８５６４号公報
【特許文献３】特開平６−６１４８２号公報
【特許文献４】特開平６−５８５０号公報
【非特許文献】
【０００４】
【非特許文献１】A. Moscatelli et ai., “A 12V Complementary RF LDMOS Technology Developed on a 0.18 μm CMOS Platform”, Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, p.37-40 (2004)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、高い耐圧を得ることを目的として提案されているＭＯＳトランジスタでも、必ずしも十分に高い耐圧が得られない場合や、オン抵抗を十分に低減し得ない場合があった。
【０００６】
本発明の目的は、トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方の側の前記半導体基板に形成された第１導電型のドレイン領域と、前記ゲート電極の他方の側の前記半導体基板に形成された前記第１導電型のソース領域と、前記ドレイン領域から前記ゲート電極の直下に達する前記第１導電型の第１の不純物領域と、前記ソース領域と前記第１の不純物領域との間に形成された、前記第１導電型と反対の第２導電型の第２の不純物領域とを有し、前記ゲート電極は、前記第１導電型の第１の部分と、前記第１の部分の前記一方の側に位置する前記第２導電型の第２の部分とを含み、前記ゲート電極の前記第２の部分内に、下端が前記ゲート絶縁膜に接する絶縁層が埋め込まれていることを特徴とする半導体装置が提供される。
【０００８】
実施形態の他の観点によれば、半導体基板内の第１の領域に第１導電型の第１の不純物領域を形成する工程と、前記第１の領域に隣接する第２の領域における前記半導体基板内に、前記第１の導電型と反対の第２導電型の第２の不純物領域とを形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の半導体層を形成する工程であって、前記第１の半導体層の一方の側部が前記第１の不純物領域上に位置し、前記第１の半導体層の他方の側部が前記第２の不純物領域上に位置するように、前記第１の半導体層を形成する工程と、前記第１の半導体層を覆うように、前記第１の半導体層上及び前記ゲート絶縁膜上に絶縁層を形成する工程と、前記絶縁層を異方性エッチングすることにより、前記第１の半導体層の側部に前記絶縁層を残存させる工程と、前記第１の半導体層及び前記絶縁層を覆うように、第２の半導体層を形成する工程と、前記第１の半導体層の前記一方の側の側部よりも前記一方の側に前記第２の半導体層が残存するように前記第２の半導体層をエッチングすることにより、前記第１の半導体層と前記第２の半導体層とを有するゲート電極を形成する工程と、前記ゲート電極のうちの前記一方の側の部分に前記第２導電型の不純物を導入することにより、前記第２導電型の第１の部分を前記ゲート電極のうちの前記一方の側の部分に形成する工程と、前記ゲート電極のうちの前記第１の部分を除く部分に前記第１導電型の不純物を導入することにより、前記第１導電型の第２の部分を前記ゲート電極のうちの前記第１の部分を除く部分に形成する工程と、前記ゲート電極の前記一方の側における前記半導体基板内に、前記第１導電型のドレイン領域を形成し、前記ゲート電極の前記他方の側における前記半導体基板内に、前記第１導電型のソース領域を形成する工程とを有し、前記第１の部分を形成する工程及び前記第２の部分を形成する工程では、前記第２の部分内に前記絶縁層が埋め込まれるように、前記第１の部分及び前記第２の部分を形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置及びその製造方法によれば、ゲート電極が、第１導電型の第１の部分と、第１の部分に対してドレイン領域側に位置する第２導電型の第２の部分とを含んでいる。しかも、ゲート電極の第２の部分内には、下端がゲート絶縁膜に接する絶縁層が埋め込まれている。このため、ゲート電極のドレイン領域側の縁部の近傍において空乏層が形成され、ゲート電極のドレイン領域側の縁部の近傍においてゲート絶縁膜の実効膜厚が厚くなる。このため、十分な耐圧を有するトランジスタを得ることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態による半導体装置を示す断面図である。
【図２】比較例によるＬＤＭＯＳトランジスタのキャリア濃度分布のシミュレーション結果を示す図である。
【図３】一実施形態による半導体装置の電界強度分布のシミュレーション結果を示す図である。
【図４】一実施形態による半導体装置のゲート絶縁膜における電界強度のシミュレーション結果を示す図である。
【図５】一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１３】一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１４】一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１５】一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１６】一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１７】一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１８】一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１９】一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２０】一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２１】一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２２】一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２３】一実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２４】一実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２５】一実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。
【発明を実施するための形態】
【００１１】
ＬＤＭＯＳトランジスタのゲート電極とドレイン領域との間には、比較的高い電圧が印加される。
【００１２】
このため、ゲート電極のドレイン領域側の縁部の近傍において電界が集中し、絶縁破壊が生じる場合がある。
【００１３】
ここで、ゲート絶縁膜のうちのドレイン領域側の部分の膜厚を比較的厚くすることにより、耐圧を向上することも考えられる。
【００１４】
しかし、ゲート絶縁膜のうちのドレイン領域側の部分を厚くするためには、製造工程の追加が必要となり、また、膜厚の制御も容易ではない。
【００１５】
また、ゲート電極のうちのドレイン領域側の部分の下にＳＴＩ（Shallow Trench Isolation）法により絶縁層を埋め込むことも考えられるが、絶縁層の縁部において電界集中が生じ、必ずしも十分な耐圧は得られない。
【００１６】
本願発明者らは鋭意検討した結果、以下のようにしてトランジスタの耐圧の向上を図ることに想到した。
【００１７】
［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図２３を用いて説明する。
【００１８】
（半導体装置）
本実施形態による半導体装置について、図１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図１（ａ）は、ＭＯＳトランジスタが形成される領域を示している。図１（ａ）の紙面左側は、ＮＭＯＳトランジスタが形成される領域（ＮＭＯＳトランジスタ形成領域）２を示している。図１（ａ）の紙面右側は、ＰＭＯＳトランジスタが形成される領域（ＰＭＯＳトランジスタ形成領域）４を示している。図１（ｂ）は、ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタが形成される領域を示している。図１（ｂ）の紙面左側は、Ｎチャネル型のＬＤＭＯＳトランジスタ（Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域）６が形成される領域を示している。図１（ｂ）の地面右側は、Ｐチャネル型のＬＤＭＯＳトランジスタが形成される領域（Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域）８を示している。
【００１９】
図１に示すように、半導体基板１０には、素子領域を確定する素子分離領域１２が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域１２は、例えばＳＴＩ法により形成されている。素子分離領域１２の材料としては、例えばシリコン酸化膜が用いられている。
【００２０】
まず、ＮＭＯＳトランジスタ形成領域２に形成されるＮＭＯＳトランジスタ３４について説明する。
【００２１】
ＮＭＯＳトランジスタ形成領域２には、半導体基板１０内にＰ型ウェル１４Ｐが形成されている。
【００２２】
Ｐ型ウェル１４Ｐが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を介してゲート電極１８ａが形成されている。ゲート電極１８ａは、例えば、膜厚１００ｎｍ程度の第１のポリシリコン膜（第１の半導体層、第１の部分ゲート電極）２０ａと、第１のポリシリコン膜２０ａ上に形成された膜厚１００ｎｍ程度の第２のポリシリコン膜（第２の半導体層、第２の部分ゲート電極）２２ａとを有している。ゲート電極１８ａには、Ｎ型のドーパント不純物が導入されている。
【００２３】
ゲート電極１８ａの側壁部分、より具体的には、第１の半導体層２０ａの側壁部分には、例えば膜厚２〜３ｎｍ程度のシリコン窒化膜の絶縁層（絶縁バリア層）２４が形成されている。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、第１の半導体層２０ａの上端の位置より低くなっている。
【００２４】
ゲート電極１８ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域（低濃度不純物領域）２６が形成されている。
【００２５】
絶縁層２４が形成されたゲート電極１８ａの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２８が形成されている。
【００２６】
サイドウォール絶縁膜２８が形成されたゲート電極１８ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度不純物領域３０が形成されている。エクステンション領域２６と高濃度不純物領域３０とにより、Ｎ型のソース／ドレイン領域３２が形成されている。
【００２７】
こうして、ゲート電極１８ａとソース／ドレイン領域３２とを有するＮＭＯＳトランジスタ３４が形成されている。ＮＭＯＳトランジスタ３４は、例えば入出力用回路の一部を構成する入出力トランジスタとして用いることができる。
【００２８】
次に、ＰＭＯＳトランジスタ形成領域４に形成されるＰＭＯＳトランジスタ４２について説明する。
【００２９】
ＰＭＯＳトランジスタ形成領域４には、半導体基板１０内にＮ型ウェル１４Ｎが形成されている。
【００３０】
Ｎ型ウェル１４Ｎが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を介してゲート電極１８ｂが形成されている。ゲート電極１８ｂは、例えば、膜厚１００ｎｍ程度の第１のポリシリコン膜（第１の半導体層、第１の部分ゲート電極）２０ｂと、第１のポリシリコン膜２０ｂ上に形成された膜厚１００ｎｍ程度の第２のポリシリコン膜（第２の半導体層、第２の部分ゲート電極）２２ｂとを有している。ゲート電極１８ｂには、Ｐ型のドーパント不純物が導入されている。
【００３１】
ゲート電極１８ｂの側壁部分、より具体的には、第１の半導体層２０ｂの側壁部分には、例えば膜厚２〜３ｎｍ程度のシリコン窒化膜の絶縁層２４が形成されている。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、第１の半導体層２０ｂの上端の位置より低くなっている。
【００３２】
ゲート電極１８ｂの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＰ−型のエクステンション領域（低濃度不純物領域）３６が形成されている。
【００３３】
絶縁層２４が形成されたゲート電極１８ｂの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２８が形成されている。
【００３４】
サイドウォール絶縁膜２８が形成されたゲート電極１８ｂの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度不純物領域３８が形成されている。エクステンション領域３６と高濃度不純物領域３８とにより、Ｐ型のソース／ドレイン領域４０が形成されている。
【００３５】
こうして、ゲート電極１８ｂとソース／ドレイン領域４０とを有するＰＭＯＳトランジスタ４２が形成されている。ＰＭＯＳトランジスタ４２は、例えば入出力用回路の一部を構成する入出力トランジスタとして用いることができる。
【００３６】
次に、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６に形成されるＮチャネル型のＬＤＭＯＳトランジスタ６２について説明する。
【００３７】
Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６には、半導体基板１０内にＮ型ウェル（不純物領域）４４ａが形成されている。
【００３８】
Ｎ型ウェル４４ａ内には、Ｐ型のウェル（ボディ領域、不純物領域）４６ａが形成されている。Ｐ型ウェル４６ａは、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂ側に形成されている。Ｐ型ウェル４６ａのドレイン領域５４ａ側の端部は、ゲート電極１８ｃの直下に位置している。Ｐ型ウェル４６ａは、ドレイン領域５４ａ側には形成されていない。
【００３９】
Ｎ型ウェル４４ａ及びＰウェル４６ａが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を介してゲート電極１８ｃが形成されている。ゲート電極１８ｃは、第１のポリシリコン膜（第１の半導体層、第１の部分ゲート電極）２０ｃと、第２のポリシリコン膜（第２の半導体層、第２の部分ゲート電極）２２ｃとを有している。第２の半導体層２２ｃは、第１の半導体層２０ｃのドレイン領域５４ａ側の側部よりもドレイン領域４５側の領域、及び、第１の半導体層２０ｃ上に形成されている。第１の半導体層２０ｃの膜厚は、例えば１００ｎｍ程度とする。第２の半導体層２２ｃの膜厚は、例えば１００ｎｍ程度とする。
【００４０】
第１の半導体層２０ｃの側壁部分には、例えば膜厚２〜３ｎｍ程度のシリコン窒化膜の絶縁層２４が形成されている。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、第１の半導体層２０ｃの上端の位置より低くなっている。第２の半導体層２２ｃは、第１の半導体層２０ｃのドレイン領域５４ａ側の側部に形成された絶縁層２４を覆うように形成されている。絶縁層２４は、第１の半導体層２０ｃと第２の半導体層２２ｃとを有するゲート電極１８ｃ内に埋め込まれている。
【００４１】
ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂを除く部分４８ａには、Ｎ型のドーパント不純物が比較的高濃度で導入されている。より具体的には、第１の半導体層２０ｃ内、及び、第２の半導体層２２ｃのうちの第１の半導体層２０ｃ上の部分には、Ｎ型のドーパント不純物が比較的高濃度で導入されている。これにより、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂを除く部分４８ａは、Ｎ＋型の部分となっている。
【００４２】
ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂには、Ｐ型のドーパント不純物が比較的低濃度で導入されている。これにより、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂは、Ｐ−型の部分となっている。
【００４３】
本実施形態においてゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂをＰ−型としているのは、以下のような理由によるものである。
【００４４】
即ち、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂをＰ−型とすれば、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が形成される。ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が形成されると、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において、ゲート絶縁膜１６が実効的に厚くなる。ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において、ゲート絶縁膜１６が実効的に厚くなると、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍において絶縁破壊が生じにくくなり、耐圧を向上させることができる。
【００４５】
このような理由により、本実施形態では、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂをＰ−型としている。
【００４６】
Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界からゲート電極１８ｃのドレイン領域５４ａ側の側部までの距離は、Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界からゲート電極１８ｃのソース領域５４ｂ側の側部までの距離より小さくなっている。即ち、チャネル長方向（ゲート長方向）におけるＰ−型の部分４８ｂの幅は、チャネル長方向におけるＮ＋型の部分４８ａの幅より小さくなっている。チャネル長方向におけるＮ＋型の部分４８ａの幅は、例えば２．５μｍ程度とする。チャネル長方向におけるＰ−型の部分４８ｂの幅は、例えば０．５μｍ程度とする。
【００４７】
チャネル長方向におけるＰ−型部分４８ｂの幅をチャネル長方向におけるＮ＋型の部分４８ａの幅より小さく設定しているのは、以下のような理由によるものである。
【００４８】
即ち、電界の集中が生じる箇所は、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍領域である。このため、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができれば、十分な耐圧を得ることが可能である。一方、良好な電気的特性のＬＤＭＯＳトランジスタ６２を得るためには、チャネル領域として機能する不純物領域５８とＮ＋型部分４８ａとが重なり合っていることが好ましい。
【００４９】
このような理由により、本実施形態では、チャネル長方向におけるＰ−型部分４８ｂの幅をチャネル長方向におけるＮ＋型の部分４８ａの幅より小さく設定している。
【００５０】
ゲート電極１８ｃのうちのＮ＋型の部分４８ａにおけるキャリア濃度は、ゲート電極１８ｃのうちのＰ−型の部分４８ｂにおけるキャリア濃度より高くなっている。ゲート電極１８ｃのうちのＰ−型の部分４８ｂにおけるキャリア濃度（不純物濃度）は、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３とする。
【００５１】
ゲート電極１８ｃに埋め込まれた絶縁層２４は、ゲート電極１８ｃのうちのＮ＋型の部分４８ａからゲート電極１８ｃのうちのＰ−型の部分４８ｂにキャリアが移動するのを防止するためのものである。Ｎ＋型の部分４８ａからＰ−型の部分４８ｂへのキャリアの移動を防止するのは、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が形成されるようにし、ひいてはゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍においてゲート絶縁膜１６の実効膜厚を厚くするためである。Ｎ＋型の部分４８ａからＰ−型の部分４８ｂにキャリアが移動するのを確実に防止すべく、半導体基板１０の主面の法線方向における絶縁膜２４の寸法は、２０〜５０ｎｍ程度とすることが好ましい。
【００５２】
図２は、比較例によるＬＤＭＯＳトランジスタのキャリア濃度分布のシミュレーション結果を示す図である。図２に示す比較例によるＬＤＭＯＳトランジスタでは、ゲート電極１８ｃ内に絶縁層２４が埋め込まれていない。ゲートの電位は０Ｖとし、ドレインに印加する電圧は３０Ｖとした。図２におけるＸ方向はチャネル長方向（ゲート長方向）を示している。図２におけるＹ方向は、半導体基板１０の主面に対する法線方向を示している。
【００５３】
ドレイン領域５４ａとゲート電極１８ｃとの間に電圧を印加すると、図２に示すように、ゲート電極１８ｃのうちのＮ＋型の部分４８ａからＰ−型の部分４８ｂに電子が供給され、Ｐ−型の部分４８ｂの底部における導電型がＰ−型からＮ型に反転する。このため、ゲート電極１８ｃに絶縁層２４が埋め込まれていない比較例によるＬＤＭＯＳトランジスタでは、ゲート絶縁膜１６の実効膜厚を厚くすることができない。
【００５４】
本実施形態では、ゲート電極１８ｃに絶縁層２４が埋め込まれているため、ゲート電極１８ｃのうちのＮ＋型の部分４８ａからＰ−型の部分４８ｂにキャリアが移動するのを防止することができる。このため、本実施形態では、ゲート電極１８ｃのうちのＮ＋型の部分４８ａからＰ−型の部分４８ｂに電子が供給されず、Ｐ−型の部分４８ｂの底部における導電型はＰ−型に保持される（図示せず）。このため、本実施形態によれば、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｃのドレイン領域５４ａ側の端部近傍においてゲート絶縁膜１６の実効膜厚を十分に厚くすることができる。
【００５５】
ところで、ゲート電極１８ｃに埋め込まれた絶縁層２４がＮ＋型の部分４８ａ内に位置している場合には、Ｎ＋型の部分４８ａからＰ−型の部分４８ｂへのキャリアの移動を防止し得ない。
【００５６】
そこで、本実施形態では、ゲート電極１８ｃに埋め込まれた絶縁層２４を、Ｎ＋型の部分４８ａのドレイン領域５４ａ側の側部に対してドレイン領域５４ａ側に位置させている。即ち、本実施形態では、ゲート電極１８ｃのＰ−型の部分４８ｂ内に絶縁層２４を埋め込んでいる。
【００５７】
なお、絶縁層２４は、Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界に位置していてもよい。Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界に絶縁層２４が位置している場合にも、絶縁層２４の少なくとも一部はゲート電極１８ｃのＰ−型の部分４８ｂ内に埋め込まれている。従って、絶縁層２４がゲート電極１８ｃのＰ−型の部分４８ｂ内に埋め込まれていることには変わりがない。
【００５８】
本実施形態によれば、Ｎ＋型の部分４８ａのドレイン領域５４ａ側の側部に対してドレイン領域５４ａ側に絶縁層２４が形成されているため、Ｎ＋型の部分４８ａからＰ−型の部分４８ｂへのキャリアの移動を絶縁層２４により確実に防止し得る。
【００５９】
Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度は、Ｐ−型の部分４８ｂに形成すべき空乏層の厚さに応じて適宜設定される。
【００６０】
例えば、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を１×１０１７ｃｍ−２程度とすれば、Ｐ−型の部分４８ｂに形成される空乏層の厚さは例えば１００ｎｍ程度となる。この場合には、ゲート絶縁膜１６の酸化膜換算膜厚は、例えば３３ｎｍ程度となる。
【００６１】
また、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を１×１０１８ｃｍ−２程度とすれば、Ｐ−型の部分４８ｂに形成される空乏層の厚さは例えば３３ｎｍ程度となる。この場合には、ゲート絶縁膜１６の酸化膜換算膜厚は、例えば１０ｎｍ程度となる。
【００６２】
なお、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を過度に低くした場合には、寄生抵抗が大きくなってしまう。一方、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を過度に高くした場合には、空乏層が形成されにくくなってしまう。従って、所望の空乏層が形成され、ひいては所望の酸化膜換算膜厚が得られるように、Ｐ−型の部分４８ｂにおけるＰ型のドーパント不純物の濃度を設定することが好ましい。
【００６３】
ゲート電極１８ｃの両側における半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域（低濃度不純物領域）５０ａ、５０ｂが形成されている。ドレイン側のエクステンション領域５０ａは、ゲート電極１８ｃから離間した位置に形成されている。ドレイン側のエクステンション領域５０ａとゲート電極１８ｃとの間の距離は、例えば１μｍ程度とする。ソース側のエクステンション領域５０ｂのゲート電極１８ｃ側の端部は、ゲート電極１８ｃの近傍に位置している。
【００６４】
絶縁層２４が形成されたゲート電極１８ｃの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２８が形成されている。
【００６５】
サイドウォール絶縁膜２８が形成されたゲート電極１８ｃの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度不純物領域５２ａ、５２ｂが形成されている。エクステンション領域５０ａ、５０ｂと高濃度不純物領域５２ａ、５２ｂとにより、Ｎ型のソース／ドレイン領域５４ａ、５４ｂが形成されている。
【００６６】
ゲート電極１８ｃとドレイン領域５４ａとの間の距離は、ゲート電極１８ｃとソース領域５４ｂとの間の距離より大きく設定されている。ゲート電極１８ｃとドレイン領域５４ａとの間の距離は、例えば０．７μｍ程度とする。ゲート電極１８ｃとソース領域５４ｂとの間の距離は、例えば０．１μｍ程度とする。ゲート電極１８ｃとドレイン領域５４ａとの間の距離を、ゲート電極１８ｃとソース領域５４ｂとの間の距離より大きく設定しているのは、高電圧が印加されるドレイン領域５４側における耐圧を十分に確保するためである。
【００６７】
Ｎ型ウェル４４ａの一部であるＮ型の不純物領域５６は、ドレイン領域５４ａからゲート電極１８ｃの直下に達している。かかるＮ型の不純物領域５６は、ドレイン側における電界の集中を緩和するためのものである。
【００６８】
Ｐ型ウェル４６ａの一部であるＰ型の不純物領域５８は、Ｎ型の不純物領域５６とソース領域５４ｂとの間に位置している。かかるＰ型の不純物領域５８は、チャネル領域として機能する。
【００６９】
Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界は、ゲート電極１８ｃの直下に位置している。Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界からドレイン領域５４ａまでの距離は、Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界からソース領域５４ｂまでの距離より大きく設定されている。Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界からドレイン領域５４ａまでの距離は、例えば１．７μｍ程度とする。Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界からソース領域５４ｂまでの距離は、例えば０．９μｍ程度とする。
【００７０】
ゲート電極１８ｃのうちのＮ＋型の部分４８ａとゲート電極１８ｃのうちのＰ−型の部分４８ｂとの境界は、Ｎ型の不純物領域５６上に位置している。Ｎ型の不純物領域５６とＰ型の不純物領域５８との境界と、Ｎ＋型の部分４８ａとＰ−型の部分４８ｂとの境界との間の距離は、例えば０．７μｍ程度とする。
【００７１】
Ｐ型ウェル４６ａ内には、Ｐ型のウェルタップ領域６０が形成されている。
【００７２】
こうして、ゲート電極１８ｃとソース／ドレイン領域（ソース／ドレイン拡散層）５４ａ、５４ｂとを有するＮチャネル型のＬＤＭＯＳトランジスタ６２が形成されている。Ｎチャネル型のＬＤＭＯＳトランジスタ６２は、例えば高耐圧トランジスタとして用いることができる。
【００７３】
次に、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域８に形成されるＰチャネル型のＬＤＭＯＳトランジスタ７８について説明する。
【００７４】
Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域８には、半導体基板１０内にＮ型ウェル（ボディ領域、不純物領域）４４ｂが形成されている。
【００７５】
Ｎ型ウェル４４ｂ内には、Ｐ型のウェル（不純物領域）４６ｂが形成されている。Ｐ型ウェル４６ｂは、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域７０ａ側に形成されている。Ｐ型ウェル４６ｂのソース領域７０ｂ側の端部は、ゲート電極１８ｄの直下に位置している。Ｐ型ウェル４６ｂは、ソース領域７０ｂ側には形成されていない。
【００７６】
Ｎ型ウェル４４ｂ及びＰウェル４６ｂが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を介してゲート電極１８ｄが形成されている。ゲート電極１８ｄは、第１のポリシリコン膜（第１の半導体層、第１の部分ゲート電極）２０ｄと、第２のポリシリコン膜（第２の半導体層、第２の部分ゲート電極）２２ｄとを有している。第２の半導体層２２ｄは、第１の半導体層２０ｄのドレイン領域７０ａ側の側部に対してドレイン領域７０ａ側の領域、及び、第１の半導体層２０ｄ上に形成されている。第１の半導体層２０ｄの膜厚は、例えば１００ｎｍ程度とする。第２の半導体層２２ｄの膜厚は、例えば１００ｎｍ程度とする。
【００７７】
第１の半導体層２０ｄの側壁部分には、例えば膜厚２〜３ｎｍ程度のシリコン窒化膜の絶縁層２４が形成されている。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、第１の半導体層２０ｄの上端の位置より低くなっている。第２の半導体層２２ｄは、第１の半導体層２０ｄのドレイン領域７０ａ側の側部に形成された絶縁層２４を覆うように形成されている。絶縁層２４は、第１の半導体層２０ｄと第２の半導体層２２ｄとを有するゲート電極１８ｄ内に埋め込まれている。
【００７８】
ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂを除く部分６４ａには、Ｐ型のドーパント不純物が比較的高濃度で導入されている。より具体的には、第１の半導体層２０ｄ内、及び、第２の半導体層２２ｄのうちの第１の半導体層２０ｄ上の部分には、Ｐ型のドーパント不純物が比較的高濃度で導入されている。これにより、ゲート電極１８ｄのうちのドレイン領域７０ｂ側の部分６４ｂを除く部分６４ａは、Ｐ＋型の部分となっている。
【００７９】
ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂには、Ｎ型のドーパント不純物が比較的低濃度で導入されている。より具体的には、第１の半導体層２０ｄのドレイン領域７０ａ側の側部よりもドレイン領域７０ａ側に位置する部分の第２の半導体層２２ｄには、Ｎ型のドーパント不純物が比較的低濃度で導入されている。これにより、ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂは、Ｎ−型の部分となっている。
【００８０】
本実施形態においてゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂをＮ−型としているのは、以下のような理由によるものである。
【００８１】
即ち、ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂをＮ−型とすれば、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍において空乏層が形成される。空乏層が形成されると、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍において、ゲート絶縁膜１６が実効的に厚くなる。ゲート絶縁膜１６が実効的に厚くなると、高電圧が印加されるドレイン領域７０ａ側において耐圧を向上することができる。
【００８２】
このような理由により、本実施形態では、ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂをＮ−型としている。
【００８３】
Ｐ＋型の部分６４ａとＮ−型の部分６４ｂとの境界からゲート電極１８ｄのドレイン領域７０ａ側の側部までの距離は、Ｐ＋型の部分６４ａとＮ−型の部分６４ｂとの境界からゲート電極１８ｄのソース領域７０ｂ側の側部までの距離より小さくなっている。即ち、チャネル長方向におけるＮ−型の部分６４ｂの幅は、チャネル長方向におけるＰ＋型の部分６４ａの幅より小さくなっている。チャネル長方向におけるＰ＋型の部分６４ａの幅は、例えば２．５μｍ程度とする。チャネル長方向におけるＮ−型の部分６４ｂの幅は、例えば０．５μｍ程度とする。
【００８４】
チャネル長方向におけるＮ−型の部分６４ｂの幅をチャネル長方向におけるＰ＋型の部分６４ａの幅より小さく設定しているのは、以下のような理由によるものである。
【００８５】
即ち、電界の集中が生じる箇所は、ゲート電極１８ｄのドレイン領域７０ａ側の縁部の近傍領域である。このため、ゲート電極１８ｄのドレイン領域７０ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができれば、十分な耐圧を得ることが可能である。一方、良好な電気的特性のＬＤＭＯＳトランジスタ７８を得るためには、チャネル領域として機能する不純物領域７４とＰ＋型の部分６４ａとが重なり合っていることが好ましい。
【００８６】
このような理由により、本実施形態では、チャネル長方向におけるＮ−型部分６４ｂの幅をチャネル長方向におけるＰ＋型の部分６４ａの幅より小さく設定している
ゲート電極１８ｄのうちのＰ＋型の部分６４ａにおけるキャリア濃度は、ゲート電極１８ｄのうちのＮ−型の部分６４ｂにおけるキャリア濃度より高くなっている。
【００８７】
ゲート電極１８ｄに埋め込まれた絶縁層２４は、ゲート電極１８ｄのうちのＰ＋型の部分６４ａからゲート電極１８ｄのうちのＮ−型の部分６４ｂにキャリアが移動するのを防止するためのものである。Ｐ＋型の部分６４ａからＮ−型の部分６４ｂへのキャリアの移動を防止するのは、ゲート電極１８ｄのドレイン領域７０ａ側の縁部の近傍に空乏層が形成されるようにし、ひいてはゲート絶縁膜１６を実効的に厚くするためである。
【００８８】
ゲート電極１８ｄに埋め込まれた絶縁層２４がＰ＋型の部分６４ａ内に位置している場合には、Ｐ＋型の部分６４ａからＮ−型の部分６４ｂへのキャリアの移動を防止し得ない。
【００８９】
そこで、本実施形態では、ゲート電極１８ｄに埋め込まれた絶縁層２４を、Ｐ＋型の部分６４ａに対してドレイン領域７０ａ側に位置させている。即ち、本実施形態では、ゲート電極１８ｄのＮ−型の部分６４ｂ内に絶縁層２４を埋め込んでいる。
【００９０】
なお、絶縁層２４は、Ｐ＋型の部分６４ａとＮ−型の部分６４ｂとの境界に位置していてもよい。Ｐ＋型の部分６４ａとＮ−型の部分６４ｂとの境界に絶縁層２４が位置している場合にも、絶縁層２４の少なくとも一部はゲート電極１８ｄのＮ−型の部分６４ｂ内に埋め込まれている。従って、絶縁層２４がゲート電極１８ｄのＮ−型の部分６４ｂ内に埋め込まれていることには変わりがない。
【００９１】
本実施形態によれば、Ｐ＋型の部分６４ａのドレイン領域７０ａ側に絶縁層２４が形成されているため、Ｐ＋型の部分６４ａからＮ−型の部分６４ｂへのキャリアの移動を絶縁層２４により防止し得る。
【００９２】
ゲート電極１８ｄの両側における半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＰ−型のエクステンション領域（低濃度不純物領域）６６ａ、６６ｂが形成されている。ドレイン側のエクステンション領域６６ａは、ゲート電極１８ｄから離間した位置に形成されている。ドレイン側のエクステンション領域６６ａとゲート電極１８ｄとの間の距離は、例えば２．９μｍ程度とする。ソース側のエクステンション領域６６ｂのゲート電極１８ｄ側の端部は、ゲート電極１８ｄの近傍に位置している。
【００９３】
絶縁層２４が形成されたゲート電極１８ｄの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２８が形成されている。
【００９４】
サイドウォール絶縁膜２８が形成されたゲート電極１８ｄの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度不純物領域６８ａ、６８ｂが形成されている。エクステンション領域６６ａ、６６ｂと高濃度不純物領域６８ａ、６８ｂとにより、Ｐ型のソース／ドレイン領域７０ａ、７０ｂが形成されている。
【００９５】
ゲート電極１８ｄとドレイン領域７０ａとの間の距離は、ゲート電極１８ｄとソース領域７０ｂとの間の距離より大きく設定されている。ゲート電極１８ｄとドレイン領域７０ａとの間の距離は、例えば２．９μｍ程度とする。ゲート電極１８ｄとソース領域７０ｂとの間の距離は、例えば０．１μｍ程度とする。ゲート電極１８ｄとドレイン領域７０ａとの間の距離を、ゲート電極１８ｄとソース領域７０ｂとの間の距離より大きく設定しているのは、高電圧が印加されるドレイン領域７０ａ側における耐圧を十分に確保するためである。
【００９６】
Ｐ型ウェル４６ｂの一部であるＰ型の不純物領域７２は、ドレイン領域７０ａからゲート電極１８ｄの直下に達している。かかるＰ型の不純物領域７２は、ドレイン領域７０ａ側における電界の集中を緩和するためのものである。
【００９７】
Ｎ型ウェル４４ｂの一部であるＮ型の不純物領域７４は、Ｐ型の不純物領域７２とソース領域７０ｂとの間に位置している。かかるＰ型の不純物領域７２は、チャネル領域として機能する。
【００９８】
Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界は、ゲート電極１８ｄの直下に位置している。Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界からドレイン領域７０ａまでの距離は、Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界からソース領域７０ｂまでの距離より大きく設定されている。Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界からドレイン領域７０ａまでの距離は、例えば１．７μｍ程度とする。Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界からソース領域７０ｂまでの距離は、例えば１．３μｍ程度とする。
【００９９】
ゲート電極１８ｄのうちのＰ＋型の部分６４ａとゲート電極１８ｄのうちのＰ−型の部分６４ｂとの境界は、Ｐ型の不純物領域７２上に位置している。Ｐ型の不純物領域７２とＮ型の不純物領域７４との境界と、Ｐ＋型の部分６４ａとＰ−型の部分６４ｂとの境界との間の距離は、例えば０．７μｍ程度とする。
【０１００】
Ｎ型ウェル４４ｂ内には、Ｎ型のウェルタップ領域７６が形成されている。
【０１０１】
こうして、ゲート電極１８ｄとソース／ドレイン領域７０ａ、７０ｂとを有するＰチャネル型のＬＤＭＯＳトランジスタ７８が形成されている。Ｐチャネル型のＬＤＭＯＳトランジスタ７８は、例えば高耐圧トランジスタとして用いることができる。
【０１０２】
Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃと高濃度不純物領域５２ａとの間、及び、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄと高濃度不純物領域７０ａとの間には、シリサイドブロック膜８０が形成されている。シリサイドブロック膜８０としては、例えばシリコン窒化膜が用いられている。
【０１０３】
ＮＭＯＳトランジスタ３４のソース／ドレイン領域３２の高濃度不純物領域３０上、及び、ゲート電極１８ａ上には、シリサイド膜８２がそれぞれ形成されている。ソース／ドレイン領域３２上のシリサイド膜８２は、ソース／ドレイン電極として機能する。
【０１０４】
また、ＰＭＯＳトランジスタ４２のソース／ドレイン領域４０の高濃度不純物領域３８上、及び、ゲート電極１８ｂ上には、シリサイド膜８２がそれぞれ形成されている。ソース／ドレイン領域４０上のシリサイド膜８２は、ソース／ドレイン電極として機能する。
【０１０５】
また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のドレイン領域５４ａの高濃度不純物領域５２ａ上には、シリサイド膜８２が形成されている。ドレイン領域５４ａ上のシリサイド膜８２は、ドレイン電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂの高濃度不純物領域５２ｂ上及びウェルタップ領域６０上には、シリサイド膜８２が形成されている。ソース領域５４ｂ上のシリサイド膜８２は、ソース電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃ上には、シリサイド膜８２が形成されている。
【０１０６】
また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域７０ａの高濃度不純物領域６８ａ上には、シリサイド膜８２が形成されている。ドレイン領域７０ａ上のシリサイド膜８２は、ドレイン電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のソース領域７０ｂの高濃度不純物領域６８ｂ上及びウェルタップ領域７６上には、シリサイド膜８２が形成されている。ソース領域７０ｂ上のシリサイド膜８２は、ソース電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄ上には、シリサイド膜８２が形成されている。
【０１０７】
ＮＭＯＳトランジスタ３４、ＰＭＯＳトランジスタ４２、Ｎチャネル型のＬＤＭＯＳトランジスタ６２、及び、Ｐチャネル型のＬＤＭＯＳトランジスタ７８が形成された半導体基板１０上には、例えば膜厚５０ｎｍ程度の絶縁膜８４が形成されている。絶縁膜８４は、シリコン酸化膜とシリコン窒化膜との２層構造の積層膜になっている。
【０１０８】
絶縁膜８４が形成された半導体基板１０上には、例えば膜厚１．２μｍのＢＰＳＧ（Boro-Phospho Silicate Glass）膜の絶縁膜８６が形成されている。絶縁膜８４と絶縁膜８６とにより層間絶縁膜８８が形成されている。
【０１０９】
層間絶縁膜８８には、ソース／ドレイン電極８２に達するコンタクトホール９０がそれぞれ形成されている。
【０１１０】
コンタクトホール９０内には、例えば膜厚３０ｎｍのバリアメタル膜９２が形成されている。バリアメタル膜９２は、Ｔｉ膜とＴｉＮ膜との２層構造の積層膜により形成されている。
【０１１１】
バリアメタル膜９２が形成されたコンタクトホール９０内には、例えばタングステンの導体プラグ９４が埋め込まれている。
【０１１２】
こうして本実施形態による半導体装置が形成されている。
【０１１３】
本実施形態では、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃが、Ｎ＋型の部分４８ａと、Ｎ＋型の部分４８ａのドレイン領域５４ａ側に位置するＰ−型の部分４８ｂとを含んでいる。しかも、本実施形態では、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂ内に、下端がゲート絶縁膜１６に接する絶縁層２４が埋め込まれている。このため、本実施形態によれば、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができる。このため、本実施形態によれば、十分な耐圧を有するＮチャネル型のＬＤＭＯＳトランジスタ６２を得ることができる。
【０１１４】
また、本実施形態では、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄが、Ｐ＋型の部分６４ａと、Ｐ＋型の部分６４ａのドレイン領域７０ａ側に位置するＮ−型の部分６４ｂとを含んでいる。しかも、本実施形態では、ゲート電極１８ｄのうちのドレイン領域７０ａ側の部分６４ｂ内に、下端がゲート絶縁膜１６に接する絶縁層２４が埋め込まれている。このため、本実施形態によれば、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができる。このため、本実施形態によれば、十分な耐圧を有するＰチャネル型のＬＤＭＯＳトランジスタ７８を得ることができる。
【０１１５】
（評価結果）
次に、本実施形態による半導体装置の評価結果について図３及び図４を用いて説明する。図３は、本実施形態による半導体装置の電界強度分布のシミュレーション結果を示す図である。図４は、本実施形態による半導体装置のゲート絶縁膜における電界強度のシミュレーション結果を示す図である。図３及び図４の横軸は、Ｘ方向、即ち、チャネル長方向（ゲート長方向）における位置を示している。図３の縦軸は、Ｙ方向、即ち、半導体基板１０の主面に対する法線方向の位置を示している。シミュレーションを行う際には、ゲートの電位は５Ｖとし、ドレインに印加する電圧は３０Ｖとし、ソースの電位は０Ｖとした。図３における破線は、空乏層を示している。図３における点線は、ジャンクションを示している。
【０１１６】
本実施形態による半導体装置では、例えば図３に示すような電界強度分布となる。
【０１１７】
図３から分かるように、ゲート電極１８ｃのドレイン領域５４ａ側の縁部の近傍における半導体基板１０中において、電界強度が高くなっている。
【０１１８】
そして、ゲート電極１８ｃのドレイン領域５４ａ側の縁部から遠ざかるに伴って、半導体基板１０中における電界強度が弱くなっている。
【０１１９】
図４から分かるように、Ｎ＋型の部分４８ａのドレイン領域５４ａ側の縁部の直下のゲート絶縁膜１６の電界強度は、Ｐ−型の部分４８ｂのドレイン領域５４ａ側の縁部の直下のゲート絶縁膜１６の電界強度の約２分の１以下にまで低減されている。このため、Ｎ＋型の部分４８ａのドレイン領域５４ａ側の縁部の直下において、ゲート絶縁膜１６に縁破壊が生じやすくなることはない。
【０１２０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図２５を用いて説明する。図５乃至図２５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２１】
まず、図５に示すように、例えばＳＴＩ法により、半導体基板１０に、素子領域を確定する素子分離領域１２を形成する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。素子分離領域１２の材料としては、例えばシリコン酸化膜を用いる。
【０１２２】
次に、全面に、スピンコート法により、フォトレジスト膜９６を形成する。
【０１２３】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部をフォトレジスト膜９６に形成する。
【０１２４】
次に、フォトレジスト膜９６をマスクとして、半導体基板１０内に、Ｐ型のドーパント不純物を導入することにより、Ｐ型ウェル１４Ｐを形成する（図６参照）。
【０１２５】
この後、アッシングにより、フォトレジスト膜９６を剥離する。
【０１２６】
次に、全面に、スピンコート法により、フォトレジスト膜１００を形成する。
【０１２７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部をフォトレジスト膜１００に形成する。
【０１２８】
次に、フォトレジスト膜１００をマスクとして、半導体基板１０内に、Ｎ型のドーパント不純物を導入することにより、Ｎ型ウェル１４Ｎを形成する（図７参照）。
【０１２９】
この後、アッシングにより、フォトレジスト膜１００を剥離する。
【０１３０】
次に、全面に、スピンコート法により、フォトレジスト膜１０４を形成する。
【０１３１】
次に、フォトリソグラフィ技術を用い、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６とＰチャネル型ＬＤＭＯＳトランジスタ形成領域８とをそれぞれ露出する開口部をフォトレジスト膜１０４に形成する。
【０１３２】
次に、フォトレジスト膜１０４をマスクとして、半導体基板１０内に、Ｎ型のドーパント不純物を導入することにより、Ｎ型ウェル４４ａ、４４ｂを形成する（図８参照）。
【０１３３】
この後、アッシングにより、フォトレジスト膜１０４を剥離する。
【０１３４】
次に、全面に、スピンコート法により、フォトレジスト膜１０８を形成する。
【０１３５】
次に、フォトリソグラフィ技術を用い、Ｐ型ウェル４６ａ、４６ｂが形成される領域をそれぞれ開口する開口部１１０をフォトレジスト膜１０８に形成する。
【０１３６】
次に、フォトレジスト膜１０８をマスクとして、半導体基板１０内に、Ｐ型のドーパント不純物を導入することにより、Ｐ型ウェル４６ａ、４６ｂを形成する（図９参照）。
【０１３７】
この後、アッシングにより、フォトレジスト膜１０８を剥離する。
【０１３８】
次に、各々の領域２，４，６，８に、ドーパント不純物を適宜導入することにより、チャネルドープ層（図示せず）を形成する。
【０１３９】
次に、熱処理を行うことにより、半導体基板１０内に導入されたドーパント不純物を活性化する。熱処理温度は、例えば１０００℃とする。熱処理時間は、例えば１０秒とする。熱処理を行う際の雰囲気は、例えばＮ２雰囲気とする。
【０１４０】
次に、図１０に示すように、例えば熱酸化法により、半導体基板１０の表面に、膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜１６を形成する。
【０１４１】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えば膜厚１００ｎｍのポリシリコン膜を形成する。
【０１４２】
次に、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングする。これにより、ＮＭＯＳトランジスタ形成領域２内に、ＮＭＯＳトランジスタ３４のゲート電極１８ａの一部となる第１の半導体層２０ａが形成される。また、ＰＭＯＳトランジスタ形成領域４内に、ＰＭＯＳトランジスタ４２のゲート電極１８ｂの一部となる第１の半導体層２０ｂが形成される。また、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６内に、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの一部となる第１の半導体層２０ｃが形成される。また、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域８内に、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの一部となる第１の半導体層２０ｄが形成される（図１１参照）。
【０１４３】
ゲート長方向における第１の半導体層２０ａ、２０ｂの寸法は、例えば２００ｎｍ程度とする。ゲート長方向における第１の半導体層２０ｃ、２０ｄの寸法は、例えば２．０μｍ程度とする。
【０１４４】
第１の半導体層２０ｃのドレイン領域５４ａ（図１参照）側の側部は、Ｎ型ウェル４４ａ上に位置する。第１の半導体層２０ｃのソース領域５４ｂ（図１参照）側の側部は、Ｐ型ウェル４６ａ上に位置する。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界は、第１の半導体層２０ｃの直下に位置する。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界から第１の半導体層２０ｃのドレイン領域５４ａ側の側部までの距離は、例えば１．７μｍ程度とする。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界から第１の半導体層２０ｃのソース領域５４ｂ側の側部までの距離は、例えば０．９μｍとする。
【０１４５】
第１の半導体層２０ｄのドレイン領域７０ａ（図１参照）側の側部は、Ｐ型ウェル４６ｂ上に位置する。第１の半導体層２０ｄのソース領域７０ｂ（図１参照）側の側部は、Ｎ型ウェル４４ｂ上に位置する。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界は、第１の半導体層２０ｄの直下に位置する。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界から第１の半導体層２０ｄのドレイン領域７０ａ側の側部までの距離は、例えば１．７μｍ程度とする。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界から第１の半導体層２０ｄのソース領域７０ｂ側の側部までの距離は、例えば１．３μｍ程度とする。
【０１４６】
次に、全面に、例えばＡＬＤ（Atomic Layer Deposition、原子層堆積）法により、例えば膜厚２〜１０ｎｍ程度のシリコン窒化膜の絶縁層２４を形成する（図１２参照）。
【０１４７】
次に、図１３に示すように、絶縁層２４を異方性エッチングする。これにより、半導体層２０ａ〜２０ｄの側壁部分に絶縁層２４が残存する。絶縁層２４の下端は、ゲート絶縁膜１６に接している。絶縁層２４の上端の位置は、半導体層２０ａ〜２０ｄの上端の位置より低くなる。
【０１４８】
次に、図１４に示すように、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍ程度のポリシリコン膜２２を形成する。
【０１４９】
次に、全面に、スピンコート法により、フォトレジスト膜１１２を形成する。
【０１５０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１２をゲート電極１８ａ〜１８ｄの平面形状にパターニングする。
【０１５１】
次に、フォトレジスト膜１１２をマスクとして、ポリシリコン膜２２を異方性エッチングする（図１５参照）。
【０１５２】
これにより、ＮＭＯＳトランジスタ形成領域２内に、ゲート電極１８ａの一部となる第２の半導体層２２ａが形成される。第１の半導体層２０ａと第２の半導体層２２ａとによりＮＭＯＳトランジスタ３４のゲート電極１８ａが形成される。ゲート電極１８ａのゲート長は、例えば２００ｎｍ程度とする。
【０１５３】
また、ＰＭＯＳトランジスタ形成領域４内に、ＰＭＯＳトランジスタ４２のゲート電極１８ｂの一部となる半導体層２２ｂが形成される。第１の半導体層２０ｂと第２の半導体層２２ｂとによりゲート電極４２のゲート電極１８ｂが形成される。ゲート電極１８ｂのゲート長は、例えば２００ｎｍ程度とする。
【０１５４】
また、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域６内に、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの一部となる第２の半導体層２２ｃが形成される。第２の半導体層２２ｃは、第１の半導体層２０ｃのドレイン領域５４ａ（図１参照）側及び第１の半導体層２０ｃ上に形成される。第２の半導体層２２ｃは、第１の半導体層２０ｃのドレイン領域５４ａ側の側部に形成された絶縁層２４を覆うように形成される。第１の半導体層２０ｃと第２の半導体層２２ｃとによりＮチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃが形成される。絶縁層２４は、第１の半導体層２０ｃと第２の半導体層２２ｃとを有するゲート電極１８ｃ内に埋め込まれる。ゲート電極１８ｃのゲート長は、例えば３．０μｍ程度とする。
【０１５５】
ゲート電極１８ｃのドレイン領域５４ａ（図１参照）側の側部は、Ｎ型ウェル４４ａ上に位置する。ゲート電極１８ｃのソース領域５４ｂ（図１参照）側の側部は、Ｐ型ウェル４６ａ上に位置する。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界は、ゲート電極１８ｃの直下に位置する。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界からゲート電極１８ｃのドレイン領域５４ａ側の側部までの距離は、例えば１．７μｍ程度とする。Ｎ型ウェル４４ａとＰ型ウェル４６ａとの境界からゲート電極１８ｃのソース領域５４ｂ側の側部までの距離は、例えば０．９μｍ程度とする。
【０１５６】
ゲート電極１８ｄのドレイン領域７０ａ（図１参照）側の側部は、Ｐ型ウェル４６ｂ上に位置する。ゲート電極１８ｄのソース領域７０ｂ（図１参照）側の側部は、Ｎ型ウェル４４ｂ上に位置する。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界は、ゲート電極１８ｄの直下に位置する。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界からゲート電極１８ｄのドレイン領域７０ａ側の側部までの距離は、例えば１．７μｍ程度とする。Ｎ型ウェル４４ｂとＰ型ウェル４６ｂとの境界からゲート電極１８ｄのソース領域７０ｂ側の側部までの距離は、例えば１．３μｍ程度とする。
【０１５７】
また、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域８内に、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの一部となる第２の半導体層２２ｄが形成される。第２の半導体層２２ｄは、第１の半導体層２０ｄのドレイン領域７０ａ（図１参照）側及び第１の半導体層２０ｄ上に形成される。第２の半導体層２２ｄは、第１の半導体層２０ｄのドレイン領域７０ａ側の側部に形成された絶縁層２４を覆うように形成される。第１の半導体層２０ｄと第２の半導体層２２ｄとによりＰチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄが形成される。絶縁層２４は、第１の半導体層２０ｄと第２の半導体層２２ｄとを有するゲート電極１８ｄ内に埋め込まれる。ゲート電極１８ｄのゲート長は、例えば３．０μｍ程度とする。
【０１５８】
この後、アッシングにより、フォトレジスト膜１１２を剥離する。
【０１５９】
次に、全面に、スピンコート法により、フォトレジスト膜１１４を形成する。
【０１６０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１４に開口部１１６ａ〜１１６ｄを形成する。これにより、ＰＭＯＳトランジスタ形成領域４を露出する開口部１１６ａがフォトレジスト膜１１４に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのうちのドレイン領域５４ａ側の部分を露出する開口部１１６ｂがフォトレジスト膜１１４に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのうちのドレイン領域７０ａ側の部分を除く部分とエクステンション領域６６ｂが形成される部分とを露出する開口部１１６ｃが、フォトレジスト膜１１４に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のエクステンション領域６６ａが形成される部分を露出する開口部１１６ｄが、フォトレジスト膜１１４に形成される。
【０１６１】
次に、フォトレジスト膜１１４をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を、半導体基板１０内及びゲート電極１８ｂ、１８ｃ、１８ｄ内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばＢＦ（フッ化ボロン）を用いる。加速エネルギーは、例えば５ｋｅＶ程度とする。ドーズ量は、例えば１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２程度とする。こうして、ＰＭＯＳトランジスタ４２のゲート電極１８ｂの両側の半導体基板１０内に、Ｐ−型のエクステンション領域３６が形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのドレイン領域５４ａ側の部分に、Ｐ−型の部分４８ｂが形成される。ゲート長方向におけるＰ−型の部分４８ｂの寸法は、例えば０．３μｍ程度とする。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのドレイン領域７０ａ側の部分を除く部分６４ａに、Ｐ型のドーパント不純物が比較的低濃度で導入される。ゲート長方向における部分６４ａの寸法は、例えば１．９μｍ程度とする。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの一方の側に、ゲート電極１８ｄから離間してＰ−型のエクステンション領域６６ａが形成される。ゲート電極１８ｄとエクステンション領域６６ａとの間の距離は、例えば０．７μｍ程度とする。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの他方の側にＰ−型のエクステンション領域６６ｂが形成される（図１６参照）。なお、各部に導入されたＰ型のドーパント不純物は、後工程において行われる活性化ための熱処理等により、深さ方向にほぼ均一に拡散される。
【０１６２】
この後、例えばアッシングにより、フォトレジスト膜１１４を剥離する。
【０１６３】
次に、全面に、スピンコート法により、フォトレジスト膜１１８を形成する。
【０１６４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１８に開口部１２０ａ〜１２０ｄを形成する。これにより、ＮＭＯＳトランジスタ形成領域２を露出する開口部１２０ａがフォトレジスト膜１１８に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのうちのドレイン領域５４ａ側の部分を除く部分とエクステンション領域５０ｂが形成される部分とを露出する開口部１２０ｂが、フォトレジスト膜１１８に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のエクステンション領域５０ａが形成される部分を露出する開口部１２０ｃが、フォトレジスト膜１１８に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのうちのドレイン領域７０ａ側の部分を露出する開口部１２０ｄがフォトレジスト膜１１８に形成される。
【０１６５】
次に、フォトレジスト膜１１８をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を、半導体基板１０内及びゲート電極１８ａ、１８ｃ、１８ｄ内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばＰ（リン）を用いる。加速エネルギーは、例えば２５ｋｅＶ程度とする。ドーズ量は、例えば２×１０１３ｃｍ−２程度とする。こうして、ＮＭＯＳトランジスタ３４のゲート電極１８ａの両側の半導体基板１０内に、Ｎ−型のエクステンション領域２６が形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのドレイン領域５４ａ側の部分を除く部分４８ａに、Ｎ型のドーパント不純物が比較的低濃度で導入される。ゲート長方向における部分４８ａの寸法は、例えば１．５μｍ程度とする。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの一方の側に、ゲート電極１８ｃから離間してＮ−型のエクステンション領域５０ａが形成される。ゲート電極１８ｃとエクステンション領域５０ａとの間の距離は、例えば０．７μｍ程度とする。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの他方の側に、Ｎ−型のエクステンション領域５０ｂが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのドレイン領域７０ａ側の部分に、Ｎ−型の部分６４ｂが形成される。ゲート長方向におけるＮ−型の部分６４ｂの寸法は、例えば０．３μｍ程度とする（図１７参照）。なお、各部に導入されたＮ型のドーパント不純物は、後工程において行われる活性化ための熱処理等により、深さ方向にほぼ均一に拡散される。
【０１６６】
この後、例えばアッシングにより、フォトレジスト膜１１８を剥離する。
【０１６７】
次に、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜２８を形成する。
【０１６８】
次に、シリコン酸化膜２８を異方性エッチングする。これにより、ゲート電極１８ａ〜１８ｄの側壁部分に、サイドウォール絶縁膜２８が形成される（図１８参照）。
【０１６９】
次に、全面に、スピンコート法により、フォトレジスト膜１２２を形成する。
【０１７０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２２に開口部１２４ａ〜１２４ｄを形成する。これにより、ＰＭＯＳトランジスタ形成領域４を露出する開口部１２４ａがフォトレジスト膜１２２に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのうちのウェルタップ領域６０が形成される部分を露出する開口部１２４ｂがフォトレジスト膜１２２に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのうちのドレイン領域７０ａ側の部分を除く部分とソース領域６８ｂが形成される部分とを露出する開口部１２４ｃが、フォトレジスト膜１２２に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域６８ａが形成される部分を露出する開口部１２４ｄが、フォトレジスト膜１２２に形成される。
【０１７１】
次に、フォトレジスト膜１２２をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を、半導体基板１０内及びゲート電極１８ｂ、１８ｄ内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばＢ（ボロン）を用いる。加速エネルギーは、例えば５ｋｅＶ程度とする。ドーズ量は、例えば２×１０１５ｃｍ−２程度とする。こうして、サイドウォール絶縁膜２８が形成されたＰＭＯＳトランジスタ４２のゲート電極１８ｂの両側の半導体基板１０内に、Ｐ型の高濃度不純物領域３８が形成される。エクステンション領域３６と高濃度不純物領域３８とにより、ＰＭＯＳトランジスタ４２のソース／ドレイン領域４０が形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂに隣接するように、Ｐ型のウェルタップ領域６０が形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのドレイン領域７０ａ側の部分を除く部分に、Ｐ＋型の部分６４ａが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの一方の側に、ゲート電極１８ｄから離間してＰ型の高濃度不純物領域７０ａが形成される。ゲート電極１８と高濃度不純物領域７０ａとの間の距離は、例えば０．７μｍ程度とする。エクステンション領域６６ａと高濃度不純物領域６８ａとにより、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域７０ａが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄの他方の側にＰ型の高濃度不純物領域７０ｂが形成される。エクステンション領域６６ｂと高濃度不純物領域６８ｂとにより、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のソース領域７０ｂが形成される（図１９参照）。なお、各部に導入されたＰ型のドーパント不純物は、後工程において行われる活性化ための熱処理等により、深さ方向にほぼ均一に拡散される。
【０１７２】
この後、例えばアッシングにより、フォトレジスト膜１２２を剥離する。
【０１７３】
次に、全面に、スピンコート法により、フォトレジスト膜１２６を形成する。
【０１７４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２６に開口部１２８ａ〜１２８ｄを形成する。これにより、ＮＭＯＳトランジスタ形成領域２を露出する開口部１２８ａがフォトレジスト膜１２６に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのうちのドレイン領域５４ａ側の部分を除く部分とソース領域５２ｂが形成される部分とを露出する開口部１２８ｂが、フォトレジスト膜１２６に形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域５２ａが形成される部分を露出する開口部１２８ｃが、フォトレジスト膜１２６に形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄのうちのウェルタップ領域７６が形成される部分を露出する開口部１２８ｄがフォトレジスト膜１２６に形成される。
【０１７５】
次に、フォトレジスト膜１２６をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を、半導体基板１０内及びゲート電極１８ａ、１８ｃ内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば１５ｋｅＶ程度とする。ドーズ量は、例えば２×１０１５ｃｍ−２程度とする。こうして、サイドウォール絶縁膜２８が形成されたＮＭＯＳトランジスタ３４のゲート電極１８ａの両側の半導体基板１０内に、Ｎ型の高濃度不純物領域３０が形成される。エクステンション領域２６と高濃度不純物領域３０とにより、ＮＭＯＳトランジスタ３４のソース／ドレイン領域３２が形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃのドレイン領域５４ａ側の部分を除く部分に、Ｎ＋型の部分４８ａが形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの一方の側に、ゲート電極１８ｃから離間してＮ型の高濃度不純物領域５２ａが形成される。ゲート電極１８ｃと高濃度不純物領域５２ａとの間の距離は、例えば０．７μｍ程度とする。エクステンション領域５０ａと高濃度不純物領域５２ａとにより、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のドレイン領域５４ａが形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃの他方の側にＮ型の高濃度不純物領域５２ｂが形成される。エクステンション領域５０ｂと高濃度不純物領域５２ｂとにより、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のソース領域７０ｂに隣接するように、Ｎ型のウェルタップ領域７６が形成される（図２０参照）。なお、各部に導入されたＰ型のドーパント不純物は、後工程において行われる活性化ための熱処理等により、深さ方向にほぼ均一に拡散される。
【０１７６】
こうして、ゲート電極１８ａとソース／ドレイン領域３２とを有するＮＭＯＳトランジスタ３４が形成される。また、ゲート電極１８ｂとソース／ドレイン領域４０とを有するＰＭＯＳトランジスタ４２が形成される。また、ゲート電極１８ｃとソース／ドレイン領域５４ａ、５４ｂとを有するＮチャネル型のＬＤＭＯＳトランジスタ６２が形成される。また、ゲート電極１８ｄとソース／ドレイン領域７０ａ、７０ｂとを有するＰチャネル型のＬＤＭＯＳトランジスタ７８が形成される。
【０１７７】
この後、例えばアッシングにより、フォトレジスト膜１２６を剥離する。
【０１７８】
次に、例えばＣＶＤ法により、例えば膜厚１００ｎｍ程度のシリコン窒化膜８０を形成する。
【０１７９】
次に、フォトリソグラフィ技術を用い、シリコン窒化膜８０をパターニングする。これにより、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃと高濃度不純物領域５２ａとの間に、シリコン窒化膜のシリサイドブロック膜８０が形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄと高濃度不純物領域７０ａとの間に、シリコン窒化膜のシリサイドブロック膜８０が形成される（図２１参照）。
【０１８０】
次に、熱処理を行うことにより、各部に導入されたドーパント不純物を活性化する。熱処理温度は、例えば１０００℃とする。熱処理時間は、例えば１０秒とする。熱処理を行う際の雰囲気は、例えばＮ２雰囲気とする。
【０１８１】
次に、全面に、例えば膜厚８ｎｍ程度のコバルト膜を形成する。
【０１８２】
次に、熱処理を行うことにより（１回目のアニール）、コバルト膜とゲート電極１８ａ〜１８ｄの上部とを反応させるとともに、コバルト膜と半導体基板１０の上部とを反応させる。熱処理温度は、例えば５５０℃とする。熱処理時間は、例えば３０秒とする。
【０１８３】
次に、ウェットエッチングにより、未反応のコバルト膜をエッチング除去する。
【０１８４】
次に、更なる熱処理を行う（２回目のアニール）。熱処理温度は、例えば７５０℃とする。熱処理時間は、例えば３０秒とする。
【０１８５】
こうして、ＮＭＯＳトランジスタ３４のソース／ドレイン領域３２の高濃度不純物領域３０上、及び、ゲート電極１８ａ上に、シリサイド膜８２がそれぞれ形成される。ソース／ドレイン領域３２上のシリサイド膜８２は、ソース／ドレイン電極として機能する。また、ＰＭＯＳトランジスタ４２のソース／ドレイン領域４０の高濃度不純物領域３８上、及び、ゲート電極１８ｂ上に、シリサイド膜８２がそれぞれ形成される。ソース／ドレイン領域４０上のシリサイド膜８２は、ソース／ドレイン電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のドレイン領域５４ａの高濃度不純物領域５２ａ上に、シリサイド膜８２が形成される。ドレイン領域５４ａ上のシリサイド膜８２は、ドレイン電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のソース領域５４ｂの高濃度不純物領域５２ｂ上及びウェルタップ領域６０上に、シリサイド膜８２が形成される。ソース領域５４ｂ上のシリサイド膜８２は、ソース電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃ上には、シリサイド膜８２が形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のドレイン領域７０ａの高濃度不純物領域６８ａ上に、シリサイド膜８２が形成される。ドレイン領域７０ａ上のシリサイド膜８２は、ドレイン電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のソース領域７０ｂの高濃度不純物領域６８ｂ上及びウェルタップ領域７６上に、シリサイド膜８２が形成される。ソース領域７０ｂ上のシリサイド膜８２は、ソース電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄ上に、シリサイド膜８２が形成される（図２２参照）。
【０１８６】
次に、全面に、例えばプラズマＣＶＤ法により、膜厚５０ｎｍ程度の絶縁膜８４を形成する。絶縁膜８４は、シリコン酸化膜とシリコン窒化膜とを順次積層することにより形成される。
【０１８７】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１．２μｍ程度のＢＰＳＧ膜の絶縁膜８６を形成する。
【０１８８】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、絶縁膜８６の表面を平坦化する。
【０１８９】
こうして、絶縁膜８４と絶縁膜８６とにより層間絶縁膜８８が形成される（図２３参照）。
【０１９０】
次に、全面に、例えばスピンコート法によりフォトレジスト膜１３０を形成する。
【０１９１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１３０に開口部１３２を形成する。開口部１３２は、層間絶縁膜８８にコンタクトホール９０を形成するためのものである。
【０１９２】
次に、フォトレジスト膜１３０をマスクとして層間絶縁膜８８をエッチングすることにより、ソース／ドレイン電極８２に達するコンタクトホール９０を層間絶縁膜８８にそれぞれ形成する（図２４参照）。
【０１９３】
この後、例えばアッシングにより、フォトレジスト膜１３０を剥離する。
【０１９４】
次に、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍのバリアメタル膜９２を形成する。バリアメタル膜９２は、例えばＴｉ膜とＴｉＮ膜との積層膜により形成される。
【０１９５】
次に、全面に、例えばＣＶＤ法により、タングステン膜９４を形成する。
【０１９６】
次に、例えばＣＭＰ法により、層間絶縁膜８８の表面が露出するまでタングステン膜９４及びバリアメタル膜９２を研磨する。これにより、コンタクトホール９０内に、例えばタングステンの導体プラグ９４が埋め込まれる（図２５参照）。
【０１９７】
こうして本実施形態による半導体装置が製造される。
【０１９８】
このように、本実施形態では、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃを、Ｎ＋型の部分４８ａと、Ｎ＋型の部分４８ａのドレイン領域５４ａ側に位置するＰ−型の部分４８ｂとを含むように形成する。しかも、本実施形態では、ゲート電極１８ｃのうちのドレイン領域５４ａ側の部分４８ｂ内に、下端がゲート絶縁膜１６に接する絶縁層２４を埋め込む。このため、本実施形態によれば、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｃのうちのドレイン領域５４ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができる。このため、本実施形態によれば、十分な耐圧を有するＮチャネル型のＬＤＭＯＳトランジスタ６２を得ることができる。
【０１９９】
また、本実施形態では、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄを、Ｐ＋型の部分６４ａと、Ｐ＋型の部分６４ａのドレイン領域７０ａ側に位置するＮ−型の部分６４ｂとを含むように形成する。しかも、本実施形態では、ゲート電極１８ｄのうちのドレイン領域７０ａ型の部分６４ｂ内に、下端がゲート絶縁膜１６に接する絶縁層２４を埋め込む。このため、本実施形態によれば、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍において空乏層が確実に形成され、ゲート電極１８ｄのうちのドレイン領域７０ａ側の縁部の近傍においてゲート絶縁膜１６を実効的に厚くすることができる。このため、本実施形態によれば、十分な耐圧を有するＰチャネル型のＬＤＭＯＳトランジスタ７８を得ることができる。
【０２００】
しかも、本実施形態によれば、Ｎ−型のエクステンション領域２６、５０ａ、５０ｂを形成するのと同時に、Ｐチャネル型のＬＤＭＯＳトランジスタ７８のゲート電極１８ｄにＮ−型の部分６４ｂを形成する。また、本実施形態によれば、Ｐ−型のエクステンション領域３６、６８ａ、６８ｂを形成するのと同時に、Ｎチャネル型のＬＤＭＯＳトランジスタ６２のゲート電極１８ｃにＰ−型の部分４８ｂを形成する。このため、本実施形態によれば、製造工程の大幅な増加を招くことなく、十分な耐圧を有するＬＤＭＯＳトランジスタ６２、７８を得ることができる。
【０２０１】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２０２】
例えば、上記実施形態では、絶縁層２４の材料としてシリコン窒化膜を用いる場合を例に説明したが、絶縁層２４の材料はシリコン窒化膜に限定されるものではない。キャリアの移動を防止し得る絶縁材料を絶縁層２４の材料として適宜用いることができる。例えば、絶縁層２４の材料としてシリコン酸化膜を用いてもよい。
【０２０３】
上記実施形態に関し、更に以下の付記を開示する。
【０２０４】
（付記１）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板に形成された第１導電型のドレイン領域と、
前記ゲート電極の他方の側の前記半導体基板に形成された前記第１導電型のソース領域と、
前記ドレイン領域から前記ゲート電極の直下に達する前記第１導電型の第１の不純物領域と、
前記ソース領域と前記第１の不純物領域との間に形成された、前記第１導電型と反対の第２導電型の第２の不純物領域とを有し、
前記ゲート電極は、前記第１導電型の第１の部分と、前記第１の部分の前記一方の側に位置する前記第２導電型の第２の部分とを含み、
前記ゲート電極の前記第２の部分内に、下端が前記ゲート絶縁膜に接する絶縁層が埋め込まれている
ことを特徴とする半導体装置。
【０２０５】
（付記２）
付記１記載の半導体装置において、
前記第１の部分と前記第２の部分との境界は、前記第１の不純物領域上に位置している
ことを特徴とする半導体装置。
【０２０６】
（付記３）
付記１又は２記載の半導体装置において、
前記第１の不純物領域は、前記半導体基板内に形成された前記第１導電型の第１のウェルの一部であり、
前記第２の不純物領域は、前記第１のウェル内に形成された前記第２導電型の第２のウェルの一部であり、
前記ドレイン領域は、前記第１のウェル内に形成されており、
前記ソース領域は、前記第２のウェル内に形成されている
ことを特徴とする半導体装置。
【０２０７】
（付記４）
付記１記載の半導体装置において、
前記第２の部分の不純物濃度は、前記第１の部分の不純物濃度よりも低い
ことを特徴とする半導体装置。
【０２０８】
（付記５）
付記４記載の半導体装置において、
前記第２の部分の不純物濃度は、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３である
ことを特徴とする半導体装置。
【０２０９】
（付記６）
半導体基板内の第１の領域に第１導電型の第１の不純物領域を形成する工程と、
前記第１の領域に隣接する第２の領域における前記半導体基板内に、前記第１の導電型と反対の第２導電型の第２の不純物領域とを形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の半導体層を形成する工程であって、前記第１の半導体層の一方の側部が前記第１の不純物領域上に位置し、前記第１の半導体層の他方の側部が前記第２の不純物領域上に位置するように、前記第１の半導体層を形成する工程と、
前記第１の半導体層を覆うように、前記第１の半導体層上及び前記ゲート絶縁膜上に絶縁層を形成する工程と、
前記絶縁層を異方性エッチングすることにより、前記第１の半導体層の側部に前記絶縁層を残存させる工程と、
前記第１の半導体層及び前記絶縁層を覆うように、第２の半導体層を形成する工程と、
前記第１の半導体層の前記一方の側の側部よりも前記一方の側に前記第２の半導体層が残存するように前記第２の半導体層をエッチングすることにより、前記第１の半導体層と前記第２の半導体層とを有するゲート電極を形成する工程と、
前記ゲート電極のうちの前記一方の側の部分に前記第２導電型の不純物を導入することにより、前記第２導電型の第１の部分を前記ゲート電極のうちの前記一方の側の部分に形成する工程と、
前記ゲート電極のうちの前記第１の部分を除く部分に前記第１導電型の不純物を導入することにより、前記第１導電型の第２の部分を前記ゲート電極のうちの前記第１の部分を除く部分に形成する工程と、
前記ゲート電極の前記一方の側における前記半導体基板内に、前記第１導電型のドレイン領域を形成し、前記ゲート電極の前記他方の側における前記半導体基板内に、前記第１導電型のソース領域を形成する工程とを有し、
前記第１の部分を形成する工程及び前記第２の部分を形成する工程では、前記第２の部分内に前記絶縁層が埋め込まれるように、前記第１の部分及び前記第２の部分を形成する
ことを特徴とする半導体装置の製造方法。
【０２１０】
（付記７）
付記６記載の半導体装置の製造方法において、
前記第１の部分を形成する工程及び前記第２の部分を形成する工程では、前記第１の部分と前記第２の部分との境界が、前記第１の不純物領域上に位置するように、前記第１の部分及び前記第２の部分を形成する
ことを特徴とする半導体装置の製造方法。
【０２１１】
（付記８）
付記６又は７記載の半導体装置の製造方法において、
前記第１の不純物領域を形成する工程では、前記半導体基板内の前記第１の領域を含む領域に前記第１導電型の第１のウェルを形成することにより、前記第１のウェルの一部である前記第１の不純物領域を形成し、
前記第２の不純物領域を形成する工程では、前記第２の領域を含む領域における前記第１のウェル内に前記第２導電型の第２のウェルを形成することにより、前記第２のウェルの一部である前記第２の不純物領域を形成し、
前記ドレイン領域及び前記ソース領域を形成する工程では、前記ドレイン領域を前記第１のウェル内に形成し、前記ソース領域を前記第２のウェル内に形成する
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０２１２】
２…ＮＭＯＳトランジスタ形成領域
４…ＰＭＯＳトランジスタ形成領域
６…Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域
８…Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域
１０…半導体基板
１２…素子分離領域
１４Ｐ…Ｐ型ウェル
１４Ｎ…Ｎ型ウェル
１６…ゲート絶縁膜
１８ａ〜１８ｄ…ゲート電極
２０ａ〜２０ｄ…第１の半導体層、第１の部分ゲート電極
２２…ポリシリコン膜
２２ａ〜２２ｄ…第２の半導体層、第２の部分ゲート電極
２４…絶縁層
２６…エクステンション領域
２８…サイドウォール絶縁膜
３０…高濃度不純物領域
３２…ソース／ドレイン領域
３４…ＮＭＯＳトランジスタ
３６…エクステンション領域
３８…高濃度不純物領域
４０…ソース／ドレイン領域
４２…ＰＭＯＳトランジスタ
４４ａ、４４ｂ…Ｎ型ウェル
４６ａ、４６ｂ…Ｐ型ウェル
４８ａ…Ｎ＋型の部分
４８ｂ…Ｐ−型の部分
５０ａ、５０ｂ…エクステンション領域
５２ａ、５２ｂ…高濃度不純物領域
５４ａ…ドレイン領域
５４ｂ…ソース領域
５６…Ｎ型の不純物領域
５８…Ｐ型の不純物領域、チャネル領域
６０…ウェルタップ領域
６２…Ｎチャネル型のＬＤＭＯＳトランジスタ
６４ａ…Ｐ＋型の部分
６４ｂ…Ｎ−型の部分
６６ａ、６６ｂ…エクステンション領域
６８ａ、６８ｂ…高濃度不純物領域
７０ａ…ドレイン領域
７０ｂ…ソース領域
７２…Ｐ型の不純物領域
７４…Ｎ型の不純物領域、チャネル領域
７６…ウェルタップ領域
７８…Ｐチャネル型のＬＤＭＯＳトランジスタ
８０…シリサイドブロック膜
８２…シリサイド膜
８４…絶縁膜
８６…絶縁膜
８８…層間絶縁膜
９０…コンタクトホール
９２…バリアメタル膜
９４…導体プラグ
９６…フォトレジスト膜
１００…フォトレジスト膜
１０４…フォトレジスト膜
１０８…フォトレジスト膜
１１０…開口部
１１２…フォトレジスト膜
１１４…フォトレジスト膜
１１６ａ〜１１６ｄ…開口部
１１８…フォトレジスト膜
１２０ａ〜１２０ｄ…開口部
１２２…フォトレジスト膜
１２４ａ〜１２４ｄ…開口部
１２６…フォトレジスト膜
１２８ａ〜１２８ｄ…開口部
１３０…フォトレジスト膜
１３２…開口部
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板に形成された第１導電型のドレイン領域と、
前記ゲート電極の他方の側の前記半導体基板に形成された前記第１導電型のソース領域と、
前記ドレイン領域から前記ゲート電極の直下に達する前記第１導電型の第１の不純物領域と、
前記ソース領域と前記第１の不純物領域との間に形成された、前記第１導電型と反対の第２導電型の第２の不純物領域とを有し、
前記ゲート電極は、前記第１導電型の第１の部分と、前記第１の部分の前記一方の側に位置する前記第２導電型の第２の部分とを含み、
前記ゲート電極の前記第２の部分内に、下端が前記ゲート絶縁膜に接する絶縁層が埋め込まれている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の部分と前記第２の部分との境界は、前記第１の不純物領域上に位置している
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第１の不純物領域は、前記半導体基板内に形成された前記第１導電型の第１のウェルの一部であり、
前記第２の不純物領域は、前記第１のウェル内に形成された前記第２導電型の第２のウェルの一部であり、
前記ドレイン領域は、前記第１のウェル内に形成されており、
前記ソース領域は、前記第２のウェル内に形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２の部分の不純物濃度は、前記第１の部分の不純物濃度よりも低い
ことを特徴とする半導体装置。
【請求項５】
半導体基板内の第１の領域に第１導電型の第１の不純物領域を形成する工程と、
前記第１の領域に隣接する第２の領域における前記半導体基板内に、前記第１の導電型と反対の第２導電型の第２の不純物領域とを形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の半導体層を形成する工程であって、前記第１の半導体層の一方の側部が前記第１の不純物領域上に位置し、前記第１の半導体層の他方の側部が前記第２の不純物領域上に位置するように、前記第１の半導体層を形成する工程と、
前記第１の半導体層を覆うように、前記第１の半導体層上及び前記ゲート絶縁膜上に絶縁層を形成する工程と、
前記絶縁層を異方性エッチングすることにより、前記第１の半導体層の側部に前記絶縁層を残存させる工程と、
前記第１の半導体層及び前記絶縁層を覆うように、第２の半導体層を形成する工程と、
前記第１の半導体層の前記一方の側の側部よりも前記一方の側に前記第２の半導体層が残存するように前記第２の半導体層をエッチングすることにより、前記第１の半導体層と前記第２の半導体層とを有するゲート電極を形成する工程と、
前記ゲート電極のうちの前記一方の側の部分に前記第２導電型の不純物を導入することにより、前記第２導電型の第１の部分を前記ゲート電極のうちの前記一方の側の部分に形成する工程と、
前記ゲート電極のうちの前記第１の部分を除く部分に前記第１導電型の不純物を導入することにより、前記第１導電型の第２の部分を前記ゲート電極のうちの前記第１の部分を除く部分に形成する工程と、
前記ゲート電極の前記一方の側における前記半導体基板内に、前記第１導電型のドレイン領域を形成し、前記ゲート電極の前記他方の側における前記半導体基板内に、前記第１導電型のソース領域を形成する工程とを有し、
前記第１の部分を形成する工程及び前記第２の部分を形成する工程では、前記第２の部分内に前記絶縁層が埋め込まれるように、前記第１の部分及び前記第２の部分を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板に形成された第１導電型のドレイン領域と、
前記ゲート電極の他方の側の前記半導体基板に形成された前記第１導電型のソース領域と、
前記ドレイン領域から前記ゲート電極の直下に達する前記第１導電型の第１の不純物領域と、
前記ソース領域と前記第１の不純物領域との間に形成された、前記第１導電型と反対の第２導電型の第２の不純物領域とを有し、
前記ゲート電極は、前記第１導電型の第１の部分と、前記第１の部分の前記一方の側に位置する前記第２導電型の第２の部分とを含み、
前記ゲート電極の前記第２の部分内に、下端が前記ゲート絶縁膜に接する絶縁層が埋め込まれている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の部分と前記第２の部分との境界は、前記第１の不純物領域上に位置している
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第１の不純物領域は、前記半導体基板内に形成された前記第１導電型の第１のウェルの一部であり、
前記第２の不純物領域は、前記第１のウェル内に形成された前記第２導電型の第２のウェルの一部であり、
前記ドレイン領域は、前記第１のウェル内に形成されており、
前記ソース領域は、前記第２のウェル内に形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２の部分の不純物濃度は、前記第１の部分の不純物濃度よりも低い
ことを特徴とする半導体装置。
【請求項５】
半導体基板内の第１の領域に第１導電型の第１の不純物領域を形成する工程と、
前記第１の領域に隣接する第２の領域における前記半導体基板内に、前記第１の導電型と反対の第２導電型の第２の不純物領域とを形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の半導体層を形成する工程であって、前記第１の半導体層の一方の側部が前記第１の不純物領域上に位置し、前記第１の半導体層の他方の側部が前記第２の不純物領域上に位置するように、前記第１の半導体層を形成する工程と、
前記第１の半導体層を覆うように、前記第１の半導体層上及び前記ゲート絶縁膜上に絶縁層を形成する工程と、
前記絶縁層を異方性エッチングすることにより、前記第１の半導体層の側部に前記絶縁層を残存させる工程と、
前記第１の半導体層及び前記絶縁層を覆うように、第２の半導体層を形成する工程と、
前記第１の半導体層の前記一方の側の側部よりも前記一方の側に前記第２の半導体層が残存するように前記第２の半導体層をエッチングすることにより、前記第１の半導体層と前記第２の半導体層とを有するゲート電極を形成する工程と、
前記ゲート電極のうちの前記一方の側の部分に前記第２導電型の不純物を導入することにより、前記第２導電型の第１の部分を前記ゲート電極のうちの前記一方の側の部分に形成する工程と、
前記ゲート電極のうちの前記第１の部分を除く部分に前記第１導電型の不純物を導入することにより、前記第１導電型の第２の部分を前記ゲート電極のうちの前記第１の部分を除く部分に形成する工程と、
前記ゲート電極の前記一方の側における前記半導体基板内に、前記第１導電型のドレイン領域を形成し、前記ゲート電極の前記他方の側における前記半導体基板内に、前記第１導電型のソース領域を形成する工程とを有し、
前記第１の部分を形成する工程及び前記第２の部分を形成する工程では、前記第２の部分内に前記絶縁層が埋め込まれるように、前記第１の部分及び前記第２の部分を形成する
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−４４０６７（Ｐ２０１２−４４０６７Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８５５０６（Ｐ２０１０−１８５５０６）
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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