【課題】水冷設備を準備できない使用環境でサイリスタチップを冷却する。
【解決手段】サイリスタチップ113,123を具備する圧接型大電力用サイリスタモジュール100において、複数の放熱フィン1bを有するヒートシンク1のベース部分1aに対して絶縁板11とコモンバー12とアノードサブスペーサ181とサイリスタチップ113とカソードサブスペーサ183とカソードスペーサ14とカソード端子バー18とを圧接手段19によって上下方向に圧接し、ヒートシンク1のベース部分1aに対して絶縁板21とコモンバー12とカソードスペーサ24とカソードサブスペーサ193とサイリスタチップ123とアノードサブスペーサ191とアノード端子バー22とを圧接手段29によって上下方向に圧接した。 （もっと読む）

【課題】ゲート電極の接触抵抗の値を制御できるサイリスタを提供することを目的としている。
【解決手段】第１導電型半導体基板１４の一方の表面近傍に第１の第２導電型半導体領域１６が形成され、第１の第２導電型半導体領域の表面近傍にカソード電極２０と接合する第１導電型半導体領域１７およびゲート電極２１と接合する第２の第２導電型半導体領域１８が形成され、第１導電型半導体基板の他方の表面近傍にアノード電極２２と接合する第３の第２導電型半導体基板１３が形成されたサイリスタにおいて、ゲート電極と第２の第２導電型半導体領域とが接合してオーミック接触を形成し、ゲート電極と第１の第２導電型半導体領域とが接合して非オーミック接触を形成する。 （もっと読む）

【課題】トライアックが形成された半導体装置の性能を向上させる。
【解決手段】トライアック形成用の半導体領域が形成された半導体基板１の表面に電極Ｔ１，Ｇ１が形成され、裏面に裏面電極が形成されている。電極Ｔ１から裏面電極へ電流を流す場合と、裏面電極から電極Ｔ１へ電流を流す場合の両方の動作モードにおいて、ゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することで、半導体基板１に形成されたサイリスタをターンオンする。半導体基板１の表面側には、ｐ型半導体領域Ｐ２とそれに内包されるｎ型半導体領域Ｎ２とが形成され、電極Ｔ１はｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２に接し、電極Ｇ１はｐ型半導体領域Ｐ２のみに接する。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２の間に、ｎ型半導体領域Ｎ２が延在している。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】耐電圧特性の温度依存性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔ２に、カソード端子Ｔ１に対して大きな電圧を印加したときに形成される空乏層ＤＬに、Ｎ型半導体領域Ｎ４から到達する電子が増加しないように、Ｎ型半導体領域Ｎ４を、不純物を高濃度に含む高濃度Ｎ型半導体領域Ｎ４ａと、高濃度Ｎ型半導体領域Ｎ４ａに比較して不純物を低濃度に含む低濃度Ｎ型半導体領域Ｎ４ｂとが交互に配置される構成とする。 （もっと読む）

【課題】トレードオフの関係にある臨界オフ電圧上昇率ｄＶ／ｄｔとゲート感度との関係を改善した半導体装置を提供する。
【解決手段】少なくとも、ゲートトリガ電流Ｉ_ＧＴの経路となるベース層（Ｐ型ベース領域、Ｐ型半導体領域Ｐ１）のゲート電極Ｍ１ｂとのオーミック接触面である高濃度不純物層を、高融点金属シリサイド層ＬＭで形成する。 （もっと読む）

【課題】制御電極による制御能力を向上できるバイポーラ半導体素子を提供する。
【解決手段】このゲートターンオフサイリスタは、隣り合う２列Ｒ１,Ｒ２のメサ型のアノードエミッタ層５の間で列方向に延在している列間の第１のコンタクトホール２０Ｂに形成された第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のコンタクトホール２０Ｃ,２０Ｄに形成された第２,第３のゲート端子１６,１７を有する。これにより、列間の第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。 （もっと読む）

【課題】本発明は、保持電流特性に影響を与えずに、オン状態に移行するブレークオーバ電圧の低電圧化を実現する短絡型サイリスタを提供することを目的とする。
【解決手段】第１領域（Ｐ領域１）と第２領域（Ｎ領域２）と第３領域（Ｐ領域３）と第４領域（Ｎ領域４）とが順に接合され、第１領域（Ｐ領域１）と第２領域（Ｎ領域２）を短絡させる電極１１を有する短絡型サイリスタ１００は、第３領域（Ｐ領域３）に接して形成され、第３領域（Ｐ領域３）より不純物濃度が高い第５領域（Ｐ＋＋領域３１）と、第２領域（Ｎ領域２）及び第５領域（Ｐ＋＋領域３１）に接して形成され、第２領域（Ｎ領域２）より不純物濃度が高い第６領域（Ｎ＋＋領域４１）とを有し、第５領域（Ｐ＋＋領域３１）の不純物濃度と第６領域（Ｎ＋＋領域４１）の不純物濃度とによってブレークオーバ電圧値が設定される。 （もっと読む）

【課題】主電極にめっきを施しつつ、主電極の端部を含む面に圧接電極を面接合させることができる圧接型半導体装置を提供する。
【解決手段】半導体基体１２と、めっき処理され、該半導体基体１２の主面に固着されためっき付き主電極２２と、該めっき付き主電極２２のめっき２２ａが形成された面に重なるように圧接された圧接電極と、を備える。そして、該めっき付き主電極２２の側面には溝２２ｂが形成され、該溝２２ｂは、該半導体基体１２と該めっき付き主電極２２が重なる部分の直上領域より外側に形成されたことを特徴とする。 （もっと読む）

【課題】３次元的に形成したトランジスタやサイリスタのリーク電流を低減する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２と、シリコンピラー１２の下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層１４，１６と、シリコンピラー１２を水平方向に貫いて設けられたゲート電極１８と、ゲート電極１８とシリコンピラー１２との間に設けられたゲート絶縁膜２０と、シリコンピラー１２に隣接して設けられたバックゲート電極４８と、バックゲート電極４８とシリコンピラー１２との間に設けられたバックゲート絶縁膜４６とを備える。 （もっと読む）

【課題】 ゲートオン時の雷サージ耐量を向上させたサイリスタを提供する。
【解決手段】 Ｐ型の矩形状の第１領域中にＮ型のエミッタ領域２１，２２が形成された半導体基板１０と、第１領域上に形成されたゲート電極１２と、エミッタ領域２２上に形成されたカソード電極１４とを有し、ゲート電極１２が第１領域のコーナーに配置されたサイリスタ１００であって、第１領域とエミッタ領域２１とにまたがって配置された補助電極１３を備え、補助電極１３が、ゲート電極１２に対向するゲート対向部１３ａと、ゲート電極１２に対向することなく、カソード電極１４の外縁に沿って延伸させたアーム部１３ｂとからなる。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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【課題】ラッチアップを利用したＥＳＤ保護のための半導体装置において、ラッチアップ発生電圧を任意の値に設定すること。
【解決手段】半導体装置３００は、Ｐ型基板３０１と、Ｐ型基板３０１の表面に形成されたＮ型ウェル領域３０２と、Ｎ型ウェル領域３０２の表面上のＰ＋型拡散領域３０３及びＮ＋型拡散領域３０４と、Ｐ型基板３０１とＮ型ウェル領域３０２との境界上に配置された酸化膜３０５と、酸化膜３０５の一部の上に配置されたポリＳｉ３０６と、Ｐ型基板３０１の表面上のＰ＋型拡散領域３０７及びＮ＋型拡散領域３０８とを備える。フローティング電極３０９は、ポリＳｉ３０６及びＮ型ウェル領域３０２とそれぞれ容量結合するように配置されている。ポリＳｉ３０６は接地されている。 （もっと読む）

【課題】サイリスタ内の残存キャリアがサイリスタ相互に及ぼす影響を抑制し、転流時臨界電圧上昇率を改善し、小型化を図ることができ、更に電流上昇率耐量を向上することができるサイリスタを提供する。
【解決手段】逆並列接続構造を有するサイリスタ１において、第１の主サイリスタと第２の主サイリスタとの間にｐｎ接合によって双方を分離する接合分離領域２１０が配設される。第１の主サイリスタは第５の半導体領域２５、第３の半導体領域２３、第１の半導体領域２１及び第７の半導体領域２７により構成される。第２の主サイリスタは第４の半導体領域２４、第２の半導体領域２２、第７の半導体領域２７及び第８の半導体領域２８により構成される。 （もっと読む）

２層構造を少なくとも具備する、半導体基板（１）を備えたバイポーラパンチスルー半導体装置が提供される。層の１つは、第１の導電型のベース層（１０）である。基板は、第１の電気コンタクト（２）を備えた第１の主側面（１１）および第２の電気コンタクト（３）を備えた第２の主側面（１２）を具備する。第１の導電型のバッファ層（４）は、ベース層（１０）上に配置される。第１の導電型の第１の領域（５１、５１’）と第２の導電型の第２の領域（５２、５２’）とを交互に具備する第１の層（５）は、バッファ層（４）と第２の電気コンタクト（３）との間に配置される。第２の領域（５２、５２’）は、最大２μｍの深さおよび接合プロファイル（それは、最大１μｍで最大ドーピング濃度の９０％から１０％まで低下する）を備えた活性化領域である。 （もっと読む）

【課題】現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。構造と原理を根本的に見直し、高速化・低消費電力化・微細化を進展させる。
【解決手段】サブミクロンスケールの微細加工技術を用い、新しい原理と構造のトランジスタによる半導体集積回路を形成する。 （もっと読む）

【課題】高耐圧と速い動作とを共に実現することが可能な半導体装置を提供する。
【解決手段】Ｎ型基板１上に形成されたＮ型の半導体層２と、この半導体層２の表面に形成されたＰ型の第１拡散層４と、半導体層２の表面に、第１拡散層４と互いに離間し、かつ、第１拡散層４を囲むように形成された、Ｐ型の第２拡散層４と、第１拡散層４の表面に形成された、Ｐ型の第３拡散層５と、第２拡散層４の表面に形成された、Ｐ型の第４拡散層７と、第１拡散層４の表面に形成され、第３拡散層５と電気的に接続された、Ｎ型の第５拡散層６と、第２拡散層４の表面と半導体層２の表面とをまたぐように形成され、第４拡散層７と電気的に接続された、Ｎ型の第６拡散層８とを含む、ＰＮ接合型ダイオードを有する半導体装置を構成する。 （もっと読む）

【課題】サージ防護素子の信頼性を適切に検査することができ、かつ、サージ防護素子の検査を効率化し、それによってサージ防護素子の生産性の向上に寄与する。
【解決手段】所定の波頭長及び波尾長の電流波形を有する第１衝撃電流の電流波形よりも波頭長及び波尾長が短く、かつ、波高値が高い電流波形を有する第２衝撃電流（第２サージ電流）をすべてのサージ防護素子に与え、前記第２衝撃電流によって当該サージ防護素子が破壊されたか否かを判定し、破壊されなかったサージ防護素子を適合品として選別する第１検査工程と、該第１検査工程によって適合品として選別されたサージ防護素子のうちの所定数のサージ防護素子に前記第１衝撃電流（第１サージ電流）を与え、該第１衝撃電流によって当該サージ防護素子が破壊されたか否かを判定し、破壊されなかったサージ防護素子を適合品として選別する第２検査工程とを有する。 （もっと読む）

【課題】サイリスタの第２ｎ型領域ｎ２表面に金属シリサイド層を形成しても、第２ｎ型領域ｎ２と第２ｐ型領域ｐ２間でショートを起こさないようにすることを可能とする。
【解決手段】第１ｐ型領域ｐ１（第１領域）と、第１ｎ型領域ｎ１（第２領域）と、第２ｐ型領域ｐ２（第３領域）と、第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１が形成された半導体装置１であって、第２ｐ型領域ｐ２は、素子分離領域１３で分離された半導体基板１１に形成され、第２ｐ型領域ｐ２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の両側の側壁に形成されたサイドウォール２３、２４を有し、２ｎ型領域ｎ２は、その一方側が第２ｐ型領域ｐ２の他方側と素子分離領域１３（１３−１）との接合部上を被覆し、その他方側がサイドウォール２３の他方側に接合していることを特徴とする。 （もっと読む）