半導体装置
【課題】トライアックが形成された半導体装置の性能を向上させる。
【解決手段】トライアック形成用の半導体領域が形成された半導体基板１の表面に電極Ｔ１，Ｇ１が形成され、裏面に裏面電極が形成されている。電極Ｔ１から裏面電極へ電流を流す場合と、裏面電極から電極Ｔ１へ電流を流す場合の両方の動作モードにおいて、ゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することで、半導体基板１に形成されたサイリスタをターンオンする。半導体基板１の表面側には、ｐ型半導体領域Ｐ２とそれに内包されるｎ型半導体領域Ｎ２とが形成され、電極Ｔ１はｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２に接し、電極Ｇ１はｐ型半導体領域Ｐ２のみに接する。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２の間に、ｎ型半導体領域Ｎ２が延在している。
【解決手段】トライアック形成用の半導体領域が形成された半導体基板１の表面に電極Ｔ１，Ｇ１が形成され、裏面に裏面電極が形成されている。電極Ｔ１から裏面電極へ電流を流す場合と、裏面電極から電極Ｔ１へ電流を流す場合の両方の動作モードにおいて、ゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することで、半導体基板１に形成されたサイリスタをターンオンする。半導体基板１の表面側には、ｐ型半導体領域Ｐ２とそれに内包されるｎ型半導体領域Ｎ２とが形成され、電極Ｔ１はｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２に接し、電極Ｇ１はｐ型半導体領域Ｐ２のみに接する。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２の間に、ｎ型半導体領域Ｎ２が延在している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トライアックを備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
トライアックは、相補的な２つのサイリスタを逆並列に接続した構成をとることで、双方向に電流を流すことができる素子であり、交流の制御などに使用される。
【０００３】
特開平１０−７４７７３号公報（特許文献１）には、トライアックに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−７４７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
トライアックは、トライアック形成用の半導体領域が形成された半導体基板において、その表面に第１主端子とゲート端子とが形成され、その裏面に第２主端子が形成された構造を有している。トライアックには、４つの動作モードが考えられる。
【０００７】
すなわち、第１主端子よりも第２主端子を高電位とした状態でゲート端子に第１主端子よりも高電位の電圧を印加することにより、第２主端子から半導体基板に形成されたサイリスタを通って第１主端子に電流が流れるモードがある。また、第１主端子よりも第２主端子を高電位とした状態でゲート端子に第１主端子よりも低電位の電圧を印加することにより、第２主端子から半導体基板に形成されたサイリスタを通って第１主端子に電流が流れるモードがある。また、第１主端子よりも第２主端子を低電位とした状態でゲート端子に第１主端子よりも低電位の電圧を印加することにより、第１主端子から半導体基板に形成されたサイリスタを通って第２主端子に電流が流れるモードがある。また、第１主端子よりも第２主端子を低電位とした状態でゲート端子に第１主端子よりも高電位の電圧を印加することにより、第１主端子から半導体基板に形成されたサイリスタを通って第２主端子に電流が流れるモードがある。
【０００８】
これら４つのモードで動作可能なトライアックは、半導体基板内の半導体領域や半導体基板の表面および裏面に形成する各端子について、これら４つのモード全てに配慮したバランスのよい設計を行う必要がある。しかしながら、いずれの動作モードにも均等に配慮したバランスのよい設計を行う必要がある分、各動作モードに対する最適な設計を行うことは難しい。このため、各動作モードでの特性向上を図るには限界があり、トライアックを有する半導体装置の性能向上には、限界がある。
【０００９】
本発明の目的の一つは、半導体装置の性能を向上させることができる技術を提供することである。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置は、トライアック形成用の半導体領域が形成された半導体基板において、その表面に第１主端子とゲート端子とが形成され、その裏面に第２主端子が形成されたものである。動作モードは、第１主端子よりも第２主端子を高電位とした状態でゲート端子に第１主端子よりも高電位の電圧を印加することにより、第２主端子から半導体基板を通って第１主端子に電流が流れるモードと、第１主端子よりも第２主端子を低電位とした状態でゲート端子に第１主端子よりも高電位の電圧を印加することにより、第１主端子から半導体基板を通って第２主端子に電流が流れるモードである。半導体基板の表面側には、ｐ型半導体領域と、そのｐ型半導体領域に内包されるｎ型半導体領域とが形成されており、第１端子は、半導体基板の表面において前記ｐ型半導体領域と前記ｎ型半導体領域とに接し、ゲート端子は、半導体基板の表面において前記ｐ型半導体領域に接しているが、ゲート端子に接するｎ型半導体領域は半導体基板に形成されていない。そして、平面視において、ゲート端子が接する部分の前記ｐ型半導体領域と第１主端子が接する部分の前記ｐ型半導体領域との間に、前記ｎ型半導体領域が延在している。
【００１３】
他の代表的な実施の形態による半導体装置は、トライアック形成用の半導体領域が形成された半導体基板において、その表面に第１主端子とゲート端子とが形成され、その裏面に第２主端子が形成されたものである。動作モードは、第１主端子よりも第２主端子を高電位とした状態でゲート端子に第１主端子よりも低電位の電圧を印加することにより、第２主端子から半導体基板を通って第１主端子に電流が流れるモードと、第１主端子よりも第２主端子を低電位とした状態でゲート端子に第１主端子よりも低電位の電圧を印加することにより、第１主端子から半導体基板を通って第２主端子に電流が流れるモードである。半導体基板の表面側には、ｐ型半導体領域と、そのｐ型半導体領域に内包されかつ互いに離間する第１ｎ型半導体領域および第２ｎ型半導体領域とが形成されており、第１端子は、半導体基板の表面において前記ｐ型半導体領域と前記第１ｎ型半導体領域とに接し、ゲート端子は、半導体基板の表面において前記第２ｎ型半導体領域に接しているが、ゲート端子は半導体基板に形成されたいずれのｐ型半導体領域にも接していない。そして、平面視において、ゲート端子が接する部分の前記第２ｎ型半導体領域と第１主端子が接する部分の前記ｐ型半導体領域との間に、前記第１ｎ型半導体領域が延在している。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である半導体装置の断面図である。
【図２】本発明の一実施の形態である半導体装置の平面図（平面レイアウト図）である。
【図３】本発明の一実施の形態である半導体装置の平面図（平面レイアウト図）である。
【図４】本発明の一実施の形態である半導体装置の変形例を示す断面図である。
【図５】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】比較例の半導体装置の断面図である。
【図１１】比較例の半導体装置の平面図（平面レイアウト図）である。
【図１２】比較例の半導体装置の平面図（平面レイアウト図）である。
【図１３】トライアックの動作モードの説明図である。
【図１４】トライアックの動作モードの説明図である。
【図１５】本発明の一実施の形態である半導体装置および他の実施の形態である半導体装置の動作モードの説明図である。
【図１６】本発明の一実施の形態である半導体装置および他の実施の形態である半導体装置の動作モードの説明図である。
【図１７】ゲート電流の説明図である。
【図１８】ゲート電流の説明図である。
【図１９】本発明の他の実施の形態である半導体装置の断面図である。
【図２０】図１９の半導体装置の平面図（平面レイアウト図）である。
【図２１】図１９の半導体装置の平面図（平面レイアウト図）である。
【図２２】図１９の半導体装置の平面図（平面レイアウト図）である。
【図２３】本発明の他の実施の形態である半導体装置の断面図である。
【図２４】図２３の半導体装置の平面図（平面レイアウト図）である。
【図２５】図２３の半導体装置の平面図（平面レイアウト図）である。
【図２６】図２３の半導体装置の平面図（平面レイアウト図）である。
【図２７】本発明の他の実施の形態である半導体装置の断面図である。
【図２８】図２７の半導体装置の平面図（平面レイアウト図）である。
【図２９】図２７の半導体装置の平面図（平面レイアウト図）である。
【図３０】図２７の半導体装置の平面図（平面レイアウト図）である。
【図３１】本発明の他の実施の形態である半導体装置の断面図である。
【図３２】図３１の半導体装置の平面図（平面レイアウト図）である。
【図３３】図３１の半導体装置の平面図（平面レイアウト図）である。
【図３４】図３１の半導体装置の平面図（平面レイアウト図）である。
【図３５】本発明の他の実施の形態である半導体装置の断面図である。
【図３６】図３５の半導体装置の平面図（平面レイアウト図）である。
【図３７】図３５の半導体装置の平面図（平面レイアウト図）である。
【図３８】図３５の半導体装置の平面図（平面レイアウト図）である。
【図３９】本発明の他の実施の形態である半導体装置の断面図である。
【図４０】図３９の半導体装置の平面図（平面レイアウト図）である。
【図４１】図３９の半導体装置の平面図（平面レイアウト図）である。
【図４２】図３９の半導体装置の平面図（平面レイアウト図）である。
【図４３】比較例の半導体装置の使用例を示す回路図である。
【図４４】本発明の一実施の形態である半導体装置および他の実施の形態である半導体装置の使用例を示す回路図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
（実施の形態１）
＜半導体装置の構造＞
図１は、本発明の一実施の形態である半導体装置ＣＰ１、ここではトライアック（ＴＲＩＡＣ）を有する半導体装置ＣＰ１の断面図（側面断面図）である。図２および図３は、半導体装置ＣＰ１の平面図（平面レイアウト図）である。図２および図３のＡ１−Ａ２線の断面図が図１にほぼ対応している。なお、図２は、半導体装置ＣＰ１を上面（表面）側から見たときの、半導体装置ＣＰ１を構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２の平面レイアウトが示されている。図３は、半導体装置ＣＰ１を上面（表面）側から見たときの、半導体装置ＣＰ１を構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されている。図２および図３は平面図であるが、理解を簡単にするために、図２において、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２にハッチングを付し、図３において、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図２においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【００２１】
図１〜図３に示される本実施の形態の半導体装置（半導体チップ）ＣＰ１は、トライアックを有する半導体装置、すなわち双方向サイリスタを有する半導体装置であり、半導体装置を構成する半導体基板１にトライアックが形成されたもの、すなわち半導体装置を構成する半導体基板１に双方向サイリスタ（サイリスタＴＹ１，ＴＹ２）が形成されたものである。本実施の形態の半導体装置ＣＰ１の構成を具体的に説明する。
【００２２】
本実施の形態の半導体装置ＣＰ１を構成する半導体基板１には、ｐ型半導体領域Ｐ１、ｐ型半導体領域Ｐ２、ｐ型半導体領域Ｐ３、ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ４が形成されている。これらのｐ型半導体領域Ｐ１，Ｐ２，Ｐ３およびｎ型半導体領域Ｎ２，Ｎ４は、半導体基板１に不純物（ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３はホウ素などのｐ型不純物、ｎ型半導体領域Ｎ２，Ｎ４はリンなどのｎ型不純物）を導入（より特定的には拡散）することで形成されている。
【００２３】
半導体基板１は、ｎ型の単結晶シリコンなどからなる半導体基板（ｎ型半導体基板）であり、半導体基板１において、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３およびｎ型半導体領域Ｎ２，Ｎ４となっていない領域（すなわちｐ型半導体領域Ｐ１，Ｐ２，Ｐ３またはｎ型半導体領域Ｎ２，Ｎ４用の不純物がほとんど拡散していない領域）は、ｎ型基板領域（ｎ型半導体領域）Ｎ１となっている。すなわち、ｎ型基板領域Ｎ１は、半導体基板１の一部で構成されており、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３およびｎ型半導体領域Ｎ２，Ｎ４を形成する前の段階の半導体基板１の不純物状態（ｎ型半導体状態）をほぼ維持している領域（基板領域）に対応しており、ｎ型半導体領域とみなすこともできる。ｎ型基板領域Ｎ１は、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ３との間に介在している。ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ１，Ｐ２，Ｐ３およびｎ型半導体領域Ｎ２，Ｎ４とを合わせたものが、半導体基板１全体となる。
【００２４】
これらの半導体領域（Ｐ１，Ｐ２，Ｐ３，Ｎ１，Ｎ２，Ｎ４）について具体的に説明すると以下のようになる。
【００２５】
ｐ型半導体領域Ｐ１は、本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の外周部分（外周領域）に形成されており、半導体基板１の表面から裏面まで達している。このため、半導体基板１において、半導体基板１の側面に接する部分（領域）は、ｐ型半導体領域Ｐ１となっている。このｐ型半導体領域Ｐ１によってｎ型基板領域Ｎ１が規定（画定）されており、平面的に見て、ｎ型基板領域Ｎ１は、周囲をｐ型半導体領域Ｐ１によって囲まれている。従って、ｎ型基板領域Ｎ１の側面は、ｐ型半導体領域Ｐ１に接している。なお、「平面的に見て」と「平面視で（平面視において）」とは同義であり、半導体基板１の主面（表面または裏面）に平行な平面で見たときを意味するものとする。
【００２６】
なお、半導体基板１の互いに反対側に位置する２つの主面のうち、後述の電極Ｔ１，Ｇ１が形成されている側の主面を半導体基板１の表面と呼び、裏面電極Ｔ２が形成されている側の主面を半導体基板１の裏面と呼ぶものとする。ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２は、半導体基板１の表面側に形成されている。ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４は、半導体基板１の裏面側に形成されている。ｐ型半導体領域Ｐ１は、ｎ型基板領域Ｎ１およびｐ型半導体領域Ｐ３に接しているが、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ４からは離間して形成されている。
【００２７】
ｐ型半導体領域Ｐ２は、半導体基板１の表面側の中央付近に形成されている。ｐ型半導体領域Ｐ２は、ｎ型基板領域Ｎ１内に形成されており、ｎ型基板領域Ｎ１で包まれるように形成されている。すなわち、ｐ型半導体領域Ｐ２は、ｎ型基板領域Ｎ１に内包されるように形成されている。別の見方をすると、ｐ型半導体領域Ｐ２の側面と底面（底部）とが、ｎ型基板領域Ｎ１に接しており、ｐ型半導体領域Ｐ２の上面は半導体基板１の表面で露出している。ｐ型半導体領域Ｐ２は、半導体基板１の表面から、例えば２０〜６０μｍ程度の深さにわたって形成されている。
【００２８】
ｎ型半導体領域Ｎ２は、半導体基板１の表面側の中央付近に形成されているが、ｐ型半導体領域Ｐ２内に形成されており、ｐ型半導体領域Ｐ２で包まれるように形成されている。すなわち、ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２に内包されるように形成されている。別の見方をすると、ｎ型半導体領域Ｎ２の側面および底面（底部）が、ｐ型半導体領域Ｐ２に接しており、ｎ型半導体領域Ｎ２の上面は、半導体基板１の表面で露出している。また、ｎ型半導体領域Ｎ２は、ｎ型基板領域Ｎ１には接しておらず、ｎ型半導体領域Ｎ２とｎ型基板領域Ｎ１との間にｐ型半導体領域Ｐ２が介在した状態となっている。
【００２９】
ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２よりも浅く形成されている。すなわち、半導体基板１の表面からｎ型半導体領域Ｎ２の底部（底面）までの深さ（距離）は、半導体基板１の表面からｐ型半導体領域Ｐ２の底部（底面）までの深さ（距離）よりも浅く（小さく）なっている。例えば、ｎ型半導体領域Ｎ２は、半導体基板１の表面から、２〜４０μｍ程度の深さにわたって形成されている。
【００３０】
ｐ型半導体領域Ｐ３は、半導体基板１の裏面側に形成されている。すなわち、ｐ型半導体領域Ｐ３は、半導体基板１の裏面に接する領域に形成されている。平面的に見て、ｐ型半導体領域Ｐ３の周囲はｐ型半導体領域Ｐ１に囲まれているため、ｐ型半導体領域Ｐ３の側面はｐ型半導体領域Ｐ１に接している。ｐ型半導体領域Ｐ３をｐ型半導体領域Ｐ１よりも高不純物濃度とした場合には、半導体基板１の裏面に接する部分のｐ型半導体領域Ｐ１がｐ型半導体領域Ｐ３に置換され得る。
【００３１】
ｎ型半導体領域Ｎ４は、半導体基板１の裏面側に形成されているが、ｐ型半導体領域Ｐ３内に形成されており、ｐ型半導体領域Ｐ３で包まれるように形成されている。すなわち、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３に内包されるように形成されている。別の見方をすると、ｎ型半導体領域Ｎ４の側面および底面（底部）が、ｐ型半導体領域Ｐ３に接しており、ｎ型半導体領域Ｎ４の上面は半導体基板１の裏面で露出している。このため、ｎ型半導体領域Ｎ４は、ｎ型基板領域Ｎ１に接しておらず、ｎ型半導体領域Ｎ４とｎ型基板領域Ｎ１との間にｐ型半導体領域Ｐ３が介在した状態となっている。
【００３２】
ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３よりも浅く形成されている。すなわち、半導体基板１の裏面からｎ型半導体領域Ｎ４の底部（底面）までの深さ（距離）は、半導体基板１の裏面からｐ型半導体領域Ｐ３の底部（底面）までの深さ（距離）よりも浅く（小さく）なっている。例えば、ｐ型半導体領域Ｐ３は、半導体基板１の裏面から、２０〜６０μｍ程度の深さにわたって形成され、ｎ型半導体領域Ｎ４は、半導体基板１の裏面から、２〜４０μｍ程度の深さにわたって形成されている。ここで、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ３については、これらが半導体基板１の裏面側に形成されていることから、半導体基板１の裏面側を上面と呼び、半導体基板１の内部側を底面（底部）と呼んでいる。
【００３３】
ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ４は、ｎ型基板領域Ｎ１よりも不純物濃度（ｎ型不純物濃度）が高い。このため、ｎ型半導体領域Ｎ２，Ｎ４の各比抵抗（抵抗率）は、ｎ型基板領域Ｎ１の比抵抗（抵抗率）よりも低くなっている。ｎ型半導体領域Ｎ２，Ｎ４を高濃度ｎ型半導体領域または高濃度ｎ型不純物拡散領域とみなし、ｎ型基板領域Ｎ１を低濃度ｎ型半導体領域または低濃度ｎ型不純物拡散領域とみなすことができる。また、ｎ型半導体領域Ｎ２，Ｎ４の各不純物濃度（ｎ型不純物濃度）は、互いにほぼ同程度とすることができる。
【００３４】
半導体基板１の厚み（半導体基板１の厚みは後述の半導体基板１Ｗの厚みにほぼ対応する）は、例えば１５０〜３００μｍ程度とすることができる。また、ｐ型半導体領域Ｐ２の底部（底面）からｐ型半導体領域Ｐ３の底部（底面）までの距離（すなわちｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ３との間に位置する部分のｎ型基板領域Ｎ１の厚み）は、例えば５０〜２６０μｍ程度とすることができる。ここで、ｐ型半導体領域Ｐ２の底部（底面）は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とのＰＮ接合面に対応し、ｐ型半導体領域Ｐ３の底面は、ｐ型半導体領域Ｐ３とｎ型基板領域Ｎ１とのＰＮ接合面に対応している。
【００３５】
このような半導体基板１を構成するｎ型基板領域Ｎ１、ｎ型半導体領域Ｎ２，Ｎ４およびｐ型半導体領域Ｐ１，Ｐ２，Ｐ３における接触関係を更に具体的に説明すると、以下のようになる。
【００３６】
すなわち、ｐ型半導体領域Ｐ１は、ｎ型基板領域Ｎ１およびｐ型半導体領域Ｐ３と接触しているが、他の半導体領域（Ｎ２，Ｎ４，Ｐ２）とは接触していない。ｐ型半導体領域Ｐ２は、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２と接触しているが、他の半導体領域（Ｎ４，Ｐ１，Ｐ３）とは接触していない。ｐ型半導体領域Ｐ３は、ｎ型基板領域Ｎ１、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ１と接触しているが、他の半導体領域（Ｎ２，Ｐ２）とは接触していない。ｎ型基板領域Ｎ１は、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３と接触しているが、他の半導体領域（Ｎ２，Ｎ４）とは接触していない。ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２と接触しているが、他の半導体領域（Ｎ１，Ｎ４，Ｐ１，Ｐ３）とは接触していない。ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３と接触しているが、他の半導体領域（Ｎ１，Ｎ２，Ｐ１，Ｐ２）とは接触していない。これらの半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ２，Ｐ３）により、半導体基板１が構成されている。
【００３７】
本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の裏面（より特定的には裏面全体）上には、裏面電極（主端子、第２主端子）Ｔ２が形成されている。裏面電極Ｔ２は、ｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４との両方に接しており、ｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４との両方に電気的に接続されている。裏面電極Ｔ２は、例えばＡｕ（金）膜などの金属膜からなる。また、裏面電極Ｔ２がｐ型半導体領域Ｐ１に接していてもよい。但し、裏面電極は、他の半導体領域（Ｎ１，Ｎ２，Ｐ２）には接触していない。
【００３８】
本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の表面（裏面電極Ｔ２が形成された側とは反対側の主面）には、絶縁膜（層間絶縁膜）ＩＬが形成されている。絶縁膜ＩＬは、例えばＰＳＧ（Phospho Silicate Glass）膜などからなる。絶縁膜ＩＬには、コンタクトホール（開口部、貫通孔）ＣＴ１，ＣＴ２が形成されており、各コンタクトホールＣＴ１，ＣＴ２の底部では、半導体基板１の主面（表面）の一部が露出されている。
【００３９】
絶縁膜ＩＬに形成されたコンタクトホールＣＴ１，ＣＴ２のうち、コンタクトホールＣＴ１は電極Ｔ１用のコンタクトホールであり、コンタクトホールＣＴ２は電極Ｇ１用のコンタクトホールである。コンタクトホールＣＴ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２の両領域にまたがるように形成されており、コンタクトホールＣＴ１の底部では、ｎ型半導体領域Ｎ２の少なくとも一部とｐ型半導体領域Ｐ２の一部とが露出されている。コンタクトホールＣＴ２は、ｐ型半導体領域Ｐ２の上部に形成されており、コンタクトホールＣＴ２の底部では、ｐ型半導体領域Ｐ２の一部が露出されているが、ｎ型半導体領域Ｎ２は露出されていない。なお、コンタクトホールＣＴ１とコンタクトホールＣＴ２とは平面的に重なっておらず互いに離間しているため、ｐ型半導体領域Ｐ２のうち、コンタクトホールＣＴ１の底部で露出する領域とコンタクトホールＣＴ２の底部で露出する領域とは、平面的に重なっておらず互いに離間している。
【００４０】
半導体基板１の表面上には、電極（主端子、第１主端子）Ｔ１および電極（ゲート端子）Ｇ１が形成されている。すなわち、コンタクトホールＣＴ１の底部で露出するｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ２の上部に、電極Ｔ１が形成され、コンタクトホールＣＴ２の底部で露出するｐ型半導体領域Ｐ２の上部に、電極Ｇ１が形成されている。このため、電極Ｔ１は、ｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ２の両方に接して電気的に接続され、電極Ｇ１は、ｐ型半導体領域Ｐ２に接して電気的に接続されている。コンタクトホールＣＴ２の底部では、ｎ型半導体領域Ｎ２は露出されていないため、電極Ｇ１は、ｎ型半導体領域Ｎ２には接していない。平面的に見て、電極Ｔ１はコンタクトホールＣＴ１を内包し、電極Ｇ１はコンタクトホールＣＴ２を内包している。平面的に見て、電極Ｔ１のうち、コンタクトホールＣＴ１の外部に位置する部分と、電極Ｇ１のうち、コンタクトホールＣＴ２の外部に位置する部分とは、絶縁膜ＩＬ上に位置している。
【００４１】
電極Ｔ１，Ｇ１の接触関係をより具体的に説明すると、次のようになる。すなわち、電極Ｔ１は、ｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ２に接しているが、他の半導体領域（Ｎ１，Ｎ４，Ｐ１，Ｐ３）および電極Ｔ２，Ｇ１とは接触していない。電極Ｇ１は、ｐ型半導体領域Ｐ２に接しているが、他の半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ３）および電極Ｔ１，Ｔ２とは接触していない。電極Ｔ１と電極Ｇ１とは、互いに接触していない（離間している）。
【００４２】
電極Ｇ１が、半導体基板１に形成されたいずれのｎ型半導体領域にも接していないことは、本実施の形態の半導体装置ＣＰ１の主要な特徴の一つである。このようにするのは、詳細は後述するが、本実施の形態の半導体装置ＣＰ１が後述のモードＭ１，Ｍ４での動作を前提としており、後述のモードＭ２，Ｍ３で動作する必要がないためである。
【００４３】
電極Ｔ１と電極Ｇ１とは、同層の導電体膜により形成されており、例えばアルミニウムを主体とする導電体膜により形成されている。電極Ｔ１，Ｇ１は、例えば、絶縁膜ＩＬ上にコンタクトホールＣＴ１，ＣＴ２内を埋めるように導電体膜を形成してから、この導電体膜をパターニングすることで、形成されている。
【００４４】
電極Ｔ１と電極Ｇ１とには、ボンディングワイヤなどの接続用部材が接続できるようになっている。このため、電極Ｔ１，Ｇ１を端子とみなすこともできる。
【００４５】
次に、表面保護膜（パッシベーション膜）として、絶縁膜ＰＶを形成した場合について、図４を参照して説明する。ここで、図４は、本実施の形態の半導体装置ＣＰ１の変形例（絶縁膜ＰＶを形成した場合）を示す断面図であり、上記図１に対応するものである。
【００４６】
図４に示されるように、半導体基板１の表面側の最上層に、すなわち絶縁膜ＩＬ上に、表面保護膜（パッシベーション膜）として、絶縁膜ＰＶを形成することもできる。電極Ｔ１，Ｇ１は、同層の導電体膜により形成されているが、互いに分離されており、図４において、電極Ｔ１，Ｇ１間は、絶縁膜ＰＶで満たされている。絶縁膜ＰＶを形成した場合には、この絶縁膜ＰＶが半導体装置ＣＰ１の最上層の膜となり、半導体装置ＣＰ１を保護する最上層保護膜として機能することができる。絶縁膜ＰＶは、例えばポリイミド樹脂などの樹脂材料膜（樹脂膜）とすることができる。最上層の絶縁膜ＰＶをポリイミド樹脂などのような樹脂膜（有機系絶縁膜）とすることで、比較的軟らかい樹脂膜を最上層として半導体装置ＣＰ１の取り扱いを容易にすることができる。
【００４７】
図４に示されるように、絶縁膜ＰＶには、開口部（コンタクトホール、貫通孔）ＯＰ１，ＯＰ２が形成されており、このうち、開口部ＯＰ１は電極Ｔ１用の開口部であり、開口部ＯＰ２は電極Ｇ１用の開口部である。開口部ＯＰ１は、電極Ｔ１の上部に形成されており、開口部ＯＰ１の底部では、電極Ｔ１の一部が露出されている。すなわち、電極Ｔ１の上面の周辺部と側面とは絶縁膜ＰＶで覆われ、電極Ｔ１の上面の中央部は開口部ＯＰ１から露出されている。また、開口部ＯＰ２は、電極Ｇ１の上部に形成されており、開口部ＯＰ２の底部では、電極Ｇ１の一部が露出されている。すなわち、電極Ｇ１の上面の周辺部と側面とは絶縁膜ＰＶで覆われ、電極Ｇ１の上面の中央部は開口部ＯＰ２から露出されている。
【００４８】
図４において、開口部ＯＰ１から露出する部分の電極Ｔ１と、開口部ＯＰ２から露出する部分の電極Ｇ１とが、ボンディングパッド（パッド、パッド電極）となって、そこにボンディングワイヤなどの接続用部材が接続できるようになっている。また、更に他の変形例として、開口部ＯＰ１，ＯＰ２から露出する電極Ｔ１，Ｇ１上にバンプ電極（突起状電極）を形成することもできる。
【００４９】
また、本実施の形態の半導体装置は、後述のように、半導体基板（半導体ウエハ）１Ｗを複数のチップに切断（ダイシング）したものである。このため、本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の表面の周辺部（半導体基板１の表面のうちの側面近傍領域）には、絶縁膜ＩＬや絶縁膜ＰＶが形成されていなくともよく、これにより、半導体基板１Ｗを切断（ダイシング）しやすくすることができる。
【００５０】
また、後述の実施の形態２〜６の半導体装置ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂにおいても、図４と同様に絶縁膜ＰＶを形成することもできる。
【００５１】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造工程の一例を図面を参照して説明する。
【００５２】
図５〜図９は、本実施の形態の半導体装置ＣＰ１、ここではトライアックを有する半導体装置ＣＰ１の製造工程中の断面図であり、上記図１に対応する断面が示されている。
【００５３】
まず、図５に示されるように、例えば１０〜１００Ωｃｍ程度の比抵抗を有するｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１Ｗを準備（用意）する。
【００５４】
次に、図６に示されるように、半導体基板１Ｗの表面および裏面を酸化させて酸化シリコン膜（絶縁膜）ＯＸを形成する。ここで、半導体基板１Ｗの互いに反対側に位置する二つの主面のうち、後で電極Ｔ１，Ｇ１が形成される側の主面を半導体基板１Ｗの表面と呼び、後で裏面電極Ｔ２が形成される側の主面を半導体基板１Ｗの裏面と呼ぶこととする。
【００５５】
次に、フォトリソグラフィ法およびエッチング法を用いることで、半導体基板１Ｗの表面および裏面において、チップ領域ＣＰＲの外周部の酸化シリコン膜ＯＸを除去する。それから、ドーパントとしてホウ素（Ｂ）などのｐ型不純物を、半導体基板１Ｗの表面および裏面から半導体基板１Ｗの内部方向に拡散させることで、図６に示されるように、ｐ型半導体領域Ｐ１を形成する。ここで、チップ領域ＣＰＲは、そこから１つの半導体装置（半導体チップ）ＣＰ１が製造される領域に対応する。ｐ型半導体領域Ｐ１は、他の半導体領域（Ｎ２，Ｎ４，Ｐ２，Ｐ３）を形成する前に形成することが好ましい。
【００５６】
ｐ型半導体領域Ｐ１を形成するためのｐ型不純物の拡散は、例えば、ホウ素（Ｂ）のようなｐ型不純物を含む固体、液体または気体を、半導体基板１Ｗの表面および裏面に接触させることで、ドーパント源を半導体基板１Ｗの表面および裏面に付与してから、このドーパント（ｐ型不純物）を半導体基板１Ｗの表面および裏面から半導体基板１Ｗの内部に熱拡散させることで、行うことができる。また、ｐ型半導体領域Ｐ１を形成するためのｐ型不純物（ドーパント）の熱拡散の条件としては、例えば、１２５０〜１３００℃で１００〜２００時間程度の熱処理を例示できる。この際、酸化シリコン膜ＯＸがマスク（拡散マスク）として機能するため、半導体基板１Ｗの表面および裏面のうちの酸化シリコン膜ＯＸが形成されていない領域から、半導体基板１Ｗの内部に向かってｐ型不純物が拡散するが、半導体基板１Ｗの表面および裏面のうちの酸化シリコン膜ＯＸが形成されている領域からは、半導体基板１Ｗの内部に向かってｐ型不純物は拡散しない。このため、図６に示されるように、ｐ型半導体領域Ｐ１は、チップ領域ＣＰＲのうちの外周部（外周領域）に形成される。また、半導体基板１Ｗの表面側からｐ型不純物が拡散することで形成されたｐ型半導体領域Ｐ１と、半導体基板１Ｗの裏面側からｐ型不純物が拡散することで形成されたｐ型半導体領域Ｐ１とは、半導体基板１Ｗの厚み方向の中央付近でつながっている。このため、ｐ型半導体領域Ｐ１は、半導体基板１Ｗの表面から裏面まで達している。
【００５７】
平面的に見てチップ領域ＣＰＲの外周部にｐ型半導体領域Ｐ１を形成したことで、チップ領域ＣＰＲにおいて、平面的に見てｐ型半導体領域Ｐ１に周囲を囲まれたｎ型基板領域（ｎ型半導体領域）Ｎ１が規定される。この段階では、ｎ型基板領域Ｎ１は、半導体基板１Ｗの表面から裏面まで達している。このｎ型基板領域Ｎ１は、上述のようにｎ型の半導体基板１Ｗを準備した後に、不純物がほとんど拡散されずにｎ型の半導体基板１Ｗの不純物状態がそのまま維持されている領域に対応している。このため、ｎ型基板領域Ｎ１は、ｎ型半導体領域とみなすこともできる。ｐ型半導体領域Ｐ１の形成後、半導体基板１Ｗの各チップ領域ＣＰＲにおいて、ｐ型半導体領域Ｐ１に囲まれた領域（この段階ではｎ型基板領域Ｎ１）に、以下に説明するように、他の半導体領域（Ｐ２，Ｐ３，Ｎ２，Ｎ４）が形成される。
【００５８】
次に、図７に示されるように、半導体基板１Ｗの表面側から半導体基板１Ｗ内にｐ型半導体領域Ｐ２用の不純物（ｐ型不純物）を拡散させることで半導体基板１Ｗの表面側にｐ型半導体領域Ｐ２を形成し、半導体基板１Ｗの裏面側から半導体基板１Ｗ内にｐ型半導体領域Ｐ３用の不純物（ｐ型不純物）を拡散させることで半導体基板１Ｗの裏面側にｐ型半導体領域Ｐ３を形成する。具体的には、ｐ型半導体領域Ｐ２，Ｐ３は、次のようにして形成することができる。
【００５９】
まず、半導体基板１Ｗの表面側からｐ型半導体領域Ｐ２用のイオン注入を行うことで、半導体基板１Ｗの表面付近（表面側の表層部分）にｐ型半導体領域Ｐ２用の不純物（ｐ型不純物）を導入し、また、半導体基板１Ｗの裏面側からｐ型半導体領域Ｐ３用のイオン注入を行うことで、半導体基板１Ｗの裏面付近（裏面側の表層部分）にｐ型半導体領域Ｐ３用の不純物（ｐ型不純物）を導入する。それから、上記ｐ型半導体領域Ｐ２用のイオン注入および上記ｐ型半導体領域Ｐ３用のイオン注入で導入されたｐ型不純物（例えばホウ素など）を、熱処理によって半導体基板１Ｗ内に更に拡散させる（主として半導体基板１Ｗの厚み方向に拡散させる）ことで、ｐ型半導体領域Ｐ２，Ｐ３を形成する。ｐ型半導体領域Ｐ２，Ｐ３を形成するためのｐ型不純物（例えばホウ素など）の熱拡散の条件としては、例えば、１２５０〜１３００℃で２５〜５０時間程度の熱処理を例示できる。ｐ型半導体領域Ｐ２を形成するために行う熱拡散処理と、ｐ型半導体領域Ｐ３を形成するために行う熱拡散処理とを、同じ熱処理により行っているため、製造工程数を低減できる。
【００６０】
ｐ型半導体領域Ｐ２は、半導体基板１Ｗの表面から、２０〜６０μｍ程度の深さにわたって形成される。また、ｐ型半導体領域Ｐ２用のイオン注入を行なう際に、フォトリソグラフィ法で形成したフォトレジストパターンをイオン注入阻止マスクとして使用することなどにより、ｐ型半導体領域Ｐ２は、平面的に見て、ｐ型半導体領域Ｐ１から離間するように形成され、また、チップ領域ＣＰＲの端部（外周部）から４００〜１０００μｍ程度離間するように形成される。
【００６１】
一方、ｐ型半導体領域Ｐ３は、半導体基板１Ｗの裏面から、２０〜６０μｍ程度の深さにわたって形成される。ｐ型半導体領域Ｐ３の側面はｐ型半導体領域Ｐ１に接した状態となる。また、ｐ型半導体領域Ｐ２形成用の熱拡散処理とｐ型半導体領域Ｐ３形成用の熱拡散処理とを同じ熱処理により行っていることから、半導体基板１の表面からｐ型半導体領域Ｐ２の底面（底部）までの深さと、半導体基板１の裏面からｐ型半導体領域Ｐ３の底面（底部）までの深さとは、ほぼ同じとなる。
【００６２】
次に、図８に示されるように、半導体基板１Ｗの表面側から半導体基板１Ｗ内にｎ型半導体領域Ｎ２用の不純物（ｎ型不純物）を拡散させることで、半導体基板１Ｗの表面側にｎ型半導体領域Ｎ２を形成し、半導体基板１Ｗの裏面側から半導体基板１Ｗ内にｎ型半導体領域Ｎ４用の不純物（ｎ型不純物）を拡散させることで、半導体基板１Ｗの裏面側にｎ型半導体領域Ｎ４を形成する。形成されたｎ型半導体領域Ｎ２，Ｎ４は、ｎ型基板領域Ｎ１よりも高不純物濃度である。具体的には、ｎ型半導体領域Ｎ２，Ｎ４は、次のようにして形成することができる。
【００６３】
ｎ型半導体領域Ｎ２，Ｎ４を形成するためのｎ型不純物の拡散は、例えば、リン（Ｐ）のようなｎ型不純物を含む固体、液体または気体を、半導体基板１Ｗの表面および裏面に接触させることで、ドーパント源を半導体基板１Ｗの表面および裏面に付与してから、このドーパント（ｎ型不純物）を半導体基板１Ｗの表面および裏面から半導体基板１Ｗの内部に熱拡散させることで、行うことができる。この際、フォトリソグラフィ法を用いて形成したフォトレジストパターン（このフォトレジストパターンは、半導体基板１Ｗの表面および裏面においてｎ型半導体領域Ｎ２，Ｎ４を形成しない領域に形成される）を利用することによって、半導体基板１Ｗの表面および裏面に部分的にドーパント源を付与すればよい。また、ｎ型半導体領域Ｎ２，Ｎ４を形成するためのｎ型不純物の熱拡散の条件としては、例えば、１０００〜１２５０℃で１〜４０時間程度の熱処理を例示できる。ｎ型半導体領域Ｎ２を形成するために行う熱拡散処理と、ｎ型半導体領域Ｎ４を形成するために行う熱拡散処理とを、同じ熱処理により行っているため、製造工程数を低減できる。
【００６４】
ｎ型半導体領域Ｎ２は、平面的に見て、ｐ型半導体領域Ｐ２に内包されるように形成される。ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２よりも浅く形成され、例えば、半導体基板１Ｗの表面から、２〜４０μｍ程度の深さにわたって形成される。このため、ｐ型半導体領域Ｐ２内にｎ型半導体領域Ｎ２が形成され、平面的に見ても、厚み方向に見ても、ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２に内包されるように形成される。
【００６５】
ｎ型半導体領域Ｎ４は、平面的に見て、ｐ型半導体領域Ｐ３に内包されるように形成される。また、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３よりも浅く形成され、例えば、半導体基板１Ｗの裏面から、２〜４０μｍ程度の深さにわたって形成される。このため、ｐ型半導体領域Ｐ３内にｎ型半導体領域Ｎ４が形成され、平面的に見ても、厚み方向に見ても、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３に内包されるように形成される。また、ｎ型半導体領域Ｎ２，Ｎ４形成用の熱拡散処理を同じ熱処理により行っていることから、半導体基板１の表面からｎ型半導体領域Ｎ２の各底面（底部）までの深さと、半導体基板１の裏面からｎ型半導体領域Ｎ４の底面（底部）までの深さとは、互いにほぼ同じとなる。
【００６６】
次に、図９に示されるように、半導体基板１Ｗの表面側の主面全体に絶縁膜（層間絶縁膜）ＩＬを形成する。絶縁膜ＩＬは、例えばＰＳＧ（Phospho Silicate Glass）膜などとすることができる。それから、例えばフォトリソグラフィ法およびエッチング法などを用いて絶縁膜ＩＬにコンタクトホールＣＴ１，ＣＴ２を形成する。絶縁膜ＩＬのコンタクトホールＣＴ１，ＣＴ２の底部では、半導体基板１Ｗの主面（表面）の一部が露出する。具体的には、コンタクトホールＣＴ１の底部では、ｎ型半導体領域Ｎ２の少なくとも一部とｐ型半導体領域Ｐ２の一部とが露出され、コンタクトホールＣＴ２の底部では、ｐ型半導体領域Ｐ２の他の一部が露出される。
【００６７】
次に、半導体基板１Ｗの表面側の主面全体に導電体膜を形成してから、この導電体膜を例えばフォトリソグラフィ法およびエッチング法などを用いてパターニングすることで、電極Ｔ１，Ｇ１を形成する。電極Ｔ１，Ｇ１形成用の上記導電体膜は、例えばアルミニウムを主体とする導電体膜とすることができ、ＰＶＤ法などにより形成することができる。電極Ｔ１は、コンタクトホールＣＴ１の底部でｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ２に接してそれらに電気的に接続され、電極Ｇ１は、コンタクトホールＣＴ２の底部でｐ型半導体領域Ｐ２に接して電気的に接続される。
【００６８】
次に、半導体基板１Ｗの裏面側の主面全体に、裏面電極Ｔ２を形成する。裏面電極Ｔ２は、例えばＰＶＤ法などにより形成することができる。裏面電極Ｔ２は、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ１，Ｐ３に接している。
【００６９】
その後、半導体基板１Ｗを切断して各チップ領域ＣＰＲに分離することにより、上記図１〜図３の半導体装置（半導体チップ）ＣＰ１が製造される。個片化された個々のチップ領域ＣＰＲが、本実施の形態の半導体装置（半導体チップ）ＣＰ１となる。このため、上記半導体基板１の切断前が上記半導体基板１Ｗであり、上記半導体基板１Ｗの個片化されたものが上記半導体基板１に対応する。
【００７０】
なお、上記図４の半導体装置ＣＰ１を製造する場合は、電極Ｔ１，Ｇ１の形成後で裏面電極Ｔ２の形成前に、絶縁膜ＰＶを形成すればよい。具体的には、以下のような工程を行う。まず、半導体基板１Ｗの表面側の主面全体に、すなわち、電極Ｔ１，Ｇ１を覆うように絶縁膜ＩＬ上に絶縁膜ＰＶを形成する。これにより、電極Ｔ１，Ｇ１が、表面保護膜としての絶縁膜ＰＶにより被覆される（覆われる）。絶縁膜ＰＶは、例えばポリイミド樹脂などの樹脂材料膜（樹脂膜）とすることができる。それから、例えばフォトリソグラフィ法およびエッチング法などを用いて絶縁膜ＰＶに開口部ＯＰ１，ＯＰ２を形成する。これにより、開口部ＯＰ１から電極Ｔ１の一部が露出され、開口部ＯＰ２から電極Ｇ１の一部が露出される。その後、上述のように裏面電極Ｔ２を形成すればよい。
【００７１】
＜トライアックの説明＞
本実施の形態の半導体装置ＣＰ１は、トライアックが形成された半導体装置、すなわち、双方向サイリスタが形成された半導体装置である。具体的には、電極Ｔ１と裏面電極Ｔ２との間に、サイリスタＴＹ１とサイリスタＴＹ２とが形成されている。なお、上記図１では、サイリスタＴＹ１，ＴＹ２に流れ得る電流を矢印で模式的に示してある。半導体装置ＣＰ１は、電極Ｔ１と裏面電極Ｔ２との間にサイリスタＴＹ１とサイリスタＴＹ２とが並列に接続された回路構成を有しているが、サイリスタＴＹ１とサイリスタＴＹ２とは、電極Ｔ１と裏面電極Ｔ２との間に流れる電流の向きが反対である。
【００７２】
サイリスタＴＹ１は、裏面電極Ｔ２と電極Ｔ１との間に、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２によって形成されている。すなわち、サイリスタＴＹ１は、裏面電極Ｔ２と電極Ｔ１との間に、裏面電極Ｔ２側から順に、ｐ型半導体領域（ここではｐ型半導体領域Ｐ３）、ｎ型半導体領域（ここではｎ型基板領域Ｎ１）、ｐ型半導体領域（ここではｐ型半導体領域Ｐ２）およびｎ型半導体領域（ここではｎ型半導体領域Ｎ２）が直列に接続されることで形成されている。
【００７３】
サイリスタＴＹ２は、電極Ｔ１と裏面電極Ｔ２との間に、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４によって形成されている。すなわち、サイリスタＴＹ２は、電極Ｔ１と裏面電極Ｔ２との間に、電極Ｔ１側から順に、ｐ型半導体領域（ここではｐ型半導体領域Ｐ２）、ｎ型半導体領域（ここではｎ型基板領域Ｎ１）、ｐ型半導体領域（ここではｐ型半導体領域Ｐ３）およびｎ型半導体領域（ここではｎ型半導体領域Ｎ４）が直列に接続されることで形成されている。
【００７４】
サイリスタＴＹ１においては、裏面電極Ｔ２側がアノード側となり、電極Ｔ１側がカソード側となっており、一方、サイリスタＴＹ２においては、電極Ｔ１側がアノード側となり、裏面電極Ｔ２側がカソード側となっている。電極Ｇ１は、ゲート端子（サイリスタＴＹ１，ＴＹ２のゲート端子）として機能することができる。サイリスタＴＹ１は、裏面電極Ｔ２から電極Ｔ１に、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２を経由して電流が流れるサイリスタとみなすこともできる。サイリスタＴＹ２は、電極Ｔ１から裏面電極Ｔ２に、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４を経由して電流が流れるサイリスタとみなすこともできる。
【００７５】
＜比較例について＞
図１０は、比較例の半導体装置ＣＰ１０１の断面図（側面断面図）であり、本実施の形態の上記図１に対応するものである。図１１および図１２は、比較例の半導体装置ＣＰ１０１の平面図（平面レイアウト図）であり、本実施の形態の上記図２および図３にそれぞれ対応するものである。図１１および図１２のＢ１−Ｂ２線の断面図が図１０にほぼ対応している。なお、図１１は、半導体装置ＣＰ１０１を上面（表面）側から見たときの、半導体装置ＣＰ１０１を構成する半導体基板１０１の主面（表面）におけるｐ型半導体領域Ｐ１０１，Ｐ１０２、ｎ型基板領域Ｎ１０１およびｎ型半導体領域Ｎ１０２，Ｎ１０３の平面レイアウトが示されている。図１２は、半導体装置ＣＰ１０１を上面（表面）側から見たときの、半導体装置ＣＰ１０１を構成する半導体基板１０１の裏面におけるｐ型半導体領域Ｐ１０１，Ｐ１０３およびｎ型半導体領域Ｎ１０４の平面レイアウトが示されている。図１１および図１２は平面図であるが、理解を簡単にするために、図１１において、ｐ型半導体領域Ｐ１０２およびｎ型半導体領域Ｎ１０２，Ｎ１０３にハッチングを付し、図１２において、ｐ型半導体領域Ｐ１０３およびｎ型半導体領域Ｎ１０４にハッチングを付してある。また、図１１においては、理解を簡単にするために、電極Ｔ１０１用のコンタクトホールＣＴ１０１と、電極Ｇ１０１用のコンタクトホールＣＴ１０２とを点線で示してある。
【００７６】
図１０〜図１２に示される比較例の半導体装置ＣＰ１０１も、トライアックが形成された半導体装置である。
【００７７】
比較例の半導体装置ＣＰ１０１を構成する半導体基板１０１（本実施の形態の半導体基板１に相当するもの）には、ｐ型半導体領域Ｐ１０１、ｐ型半導体領域Ｐ１０２、ｐ型半導体領域Ｐ１０３、ｎ型半導体領域Ｎ１０２、ｎ型半導体領域Ｎ１０３およびｎ型半導体領域Ｎ１０４が形成されている。半導体基板１０１は、ｎ型の単結晶シリコンなどからなる半導体基板であり、半導体基板１において、ｐ型半導体領域Ｐ１０１，Ｐ１０２，Ｐ１０３およびｎ型半導体領域Ｎ１０２，Ｎ１０３，Ｎ１０４となっていない領域は、これらの半導体領域を形成する前の段階の半導体基板１０１の不純物状態をほぼ維持しているｎ型基板領域（ｎ型半導体領域）Ｎ１０１となっている。
【００７８】
ｐ型半導体領域Ｐ１０１（本実施の形態におけるｐ型半導体領域Ｐ１に相当するもの）は、半導体基板１０１の外周領域に形成されている。ｐ型半導体領域Ｐ１０２（本実施の形態におけるｐ型半導体領域Ｐ２に相当するもの）は半導体基板１０１の表面側に形成されている。ｐ型半導体領域Ｐ１０３（本実施の形態におけるｐ型半導体領域Ｐ３に相当するもの）は、半導体基板１０１の裏面側に形成されている。ｎ型半導体領域Ｎ１０４（本実施の形態におけるｎ型半導体領域Ｎ４に相当するもの）は、半導体基板１０１の裏面側に、ｐ型半導体領域Ｐ１０３に内包されるように形成されている。ｎ型基板領域Ｎ１０１（本実施の形態におけるｎ型基板領域Ｎ１に相当するもの）は、ｐ型半導体領域Ｐ１０２とｐ型半導体領域Ｐ１０３との間に介在している。
【００７９】
ｎ型半導体領域Ｎ１０２は、半導体基板１０１の表面側に、ｐ型半導体領域Ｐ１０２に内包されるように形成されているが、本実施の形態におけるｎ型半導体領域Ｎ２とは平面レイアウトが相違している。また、比較例の半導体装置ＣＰ１０１においては、ｎ型半導体領域Ｎ１０３が、半導体基板１０１の表面側に、ｐ型半導体領域Ｐ１０２に内包されるようにかつｎ型半導体領域Ｎ１０２とは離間するように形成されているが、本実施の形態の半導体装置ＣＰ１では、ｎ型半導体領域Ｎ１０３に相当するものは形成されていない。
【００８０】
比較例の半導体装置ＣＰ１０１を構成する半導体基板１０１の表面上には、絶縁膜ＩＬが形成されている。電極Ｔ１０１（本実施の形態における電極Ｔ１に相当するもの）は、半導体基板１０１の表面上に、絶縁膜ＩＬに設けられたコンタクトホールＣＴ１０１の底部で露出するｎ型半導体領域Ｎ１０２およびｐ型半導体領域Ｐ１０２に接して電気的に接続されるように形成されている。裏面電極Ｔ１０２（本実施の形態における裏面電極Ｔ２に相当するもの）は、半導体基板１０１の裏面上に、ｎ型半導体領域Ｎ１０４およびｐ型半導体領域Ｐ１０１，Ｐ１０３に接して電気的に接続されるように形成されている。電極Ｇ１０１は、半導体基板１０１の表面上に、絶縁膜ＩＬに設けられたコンタクトホールＣＴ１０１の底部で露出するｎ型半導体領域Ｎ１０３およびｐ型半導体領域Ｐ１０２に接して電気的に接続されるように形成されている。
【００８１】
本実施の形態の半導体装置ＣＰ１においては、電極Ｇ１は、半導体基板１を構成する各半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ２，Ｐ３）のうち、ｐ型半導体領域Ｐ２にのみ接していた。それに対して、比較例の半導体装置ＣＰ１０１においては、電極Ｇ１０１は、半導体基板１０１を構成する各半導体領域（Ｎ１０１，Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｐ１０１，Ｐ１０２，Ｐ１０３）のうち、ｎ型半導体領域Ｎ１０３とｐ型半導体領域Ｐ１０２との両方に接している。
【００８２】
このような比較例の半導体装置ＣＰ１０１では、サイリスタＴＹ１０１，ＴＹ１０２が形成されている。ここで、サイリスタＴＹ１０１は、裏面電極Ｔ１０２から電極Ｔ１０１にｐ型半導体領域Ｐ１０３、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０２およびｎ型半導体領域Ｎ１０２を経て電流が流れ、サイリスタＴＹ１０２は、電極Ｔ１０１から裏面電極Ｔ１０２にｐ型半導体領域Ｐ１０２、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０３およびｎ型半導体領域Ｎ１０４を経て電流が流れる。電極Ｇ１０１はゲート端子として機能することができる。
【００８３】
＜トライアックの動作モードについて＞
トライアックの動作には、４つの動作モード（モードＭ１，Ｍ２，Ｍ３，Ｍ４）が考えられる。図１３および図１４は、これら４つの動作モードの説明図であり、上記図１０の比較例の半導体装置ＣＰ１０１についての４つの動作モード（モードＭ１，Ｍ２，Ｍ３，Ｍ４）を説明するものである。
【００８４】
まず、モード（動作モード、トリガモード）Ｍ１について説明する。モードＭ１では、図１３からも分かるように、電極Ｔ１０１よりも裏面電極Ｔ１０２を高電位（高電圧）とした状態（例えば裏面電極Ｔ１０２に正電位を、電極Ｔ１０１に負電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１０１に、電極Ｔ１０１よりも高電位の電圧（例えば正電位）を印加する。これにより、サイリスタＴＹ１０１をオン状態（導通状態、ターンオン状態）にすることができる。
【００８５】
このモードＭ１を具体的に説明すると、図１３のモードＭ１の欄に示されるように、まず、電極Ｇ１０１からｐ型半導体領域Ｐ１０２を通って電極Ｔ１０１にゲート電流（ｉ１の電流）が流れると、ｎ型半導体領域Ｎ１０２とｐ型半導体領域Ｐ１０２との間のＰＮ接合が順バイアスされ、ｎ型半導体領域Ｎ１０２からｐ型半導体領域Ｐ１０２を通り電子（ｉ２の電子）がｎ型基板領域Ｎ１０１に注入される。その結果、ｎ型基板領域Ｎ１０１の電位がｐ型半導体領域Ｐ１０３の電位より低くなり、ｎ型基板領域Ｎ１０１とｐ型半導体領域Ｐ１０３との間のＰＮ接合が順バイアス状態となる。そして、正孔（ｉ３の正孔）がｐ型半導体領域Ｐ１０３からｎ型基板領域Ｎ１０１に入り込み、サイリスタＴＹ１０１が導通状態（ターンオン）となる。つまり、図１４のモードＭ１の欄において、電極Ｔ１０１よりも裏面電極Ｔ１０２を高電位とした状態で電極Ｇ１０１に電極Ｔ１０１よりも高電位の電圧を印加することにより、トランジスタＴＲ１、トランジスタＴＲ２の順にオンしてサイリスタＴＹ１０１がオン状態（導通状態）となるのである。サイリスタＴＹ１０１がターンオンすることにより、裏面電極Ｔ１０２（ここではアノード）と電極Ｔ１０１（ここではカソード）との間が導通（ターンオン）し、裏面電極Ｔ１０２（ここではアノード）から電極Ｔ１０１（ここではカソード）に、ｐ型半導体領域Ｐ１０３、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０２およびｎ型半導体領域Ｎ１０２を経由して電流が流れる。すなわち、上記図１０において、符号ＴＹ１０１を付した矢印の向きに電流が流れる。
【００８６】
なお、図１３および後述の図１５において、符号ＬＤは負荷に対応し、また、正孔の流れを、矢印を付した実線（矢印の向きが正孔が流れる向きに対応）で模式的に示し、電子の流れを、矢印を付した点線（矢印の向きが電子が流れる向きに対応）で模式的に示してある。
【００８７】
次に、モード（動作モード、トリガモード）Ｍ２について説明する。モードＭ２では、図１３からも分かるように、電極Ｔ１０１よりも裏面電極Ｔ１０２を高電位（高電圧）とした状態（例えば裏面電極Ｔ１０２に正電位を、電極Ｔ１０１に負電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１０１に、電極Ｔ１０１よりも低電位の電圧（例えば負電位）を印加する。これにより、サイリスタＴＹ１０１をオン状態（導通状態、ターンオン状態）にすることができる。
【００８８】
このモードＭ２を具体的に説明すると、図１３のモードＭ２の欄に示されるように、まず、電極Ｔ１０１に対して電極Ｇ１０１が逆バイアスになるので、ゲート電流（電極Ｔ１０１から電極Ｇ１０１へ流れるｉ１の電流）はｐ型半導体領域Ｐ１０２のうち、ｎ型半導体領域Ｎ１０３下方の狭い領域を流れる。それにより、その横方向抵抗による電圧降下で電位が生じ、ｎ型半導体領域Ｎ１０３とｐ型半導体領域Ｐ１０２との間のＰＮ接合の電極Ｔ１０１側が順バイアスされ、ｎ型半導体領域Ｎ１０３から電子（ｉ２の電子）が注入されてｎ型基板領域Ｎ１０１に移動する。この電子により、ｎ型基板領域Ｎ１０１とｐ型半導体領域Ｐ１０３との間のＰＮ接合の電位差は順バイアスとなって、ｐ型半導体領域Ｐ１０３からｎ型基板領域Ｎ１０１に正孔（ｉ３の正孔）が注入される。この正孔電流（ｉ３の正孔）は、ＰＮ接合（ｐ型半導体領域Ｐ１０３とｎ型基板領域Ｎ１０１との間のＰＮ接合に対応）とＰＮ接合（ｐ型半導体領域Ｐ１０３とｎ型半導体領域Ｎ１０４との間のＰＮ接合に対応）とに挟まれたｐ型半導体領域Ｐ１０３の横方向抵抗を通って流れるため、電圧降下を生じ、サイリスタＴＹ１０１をオン状態（導通状態）に移行させる。つまり、図１４のモードＭ２の欄において、電極Ｔ１０１よりも裏面電極Ｔ１０２を高電位とした状態で電極Ｇ１０１に電極Ｔ１０１よりも低電位の電圧を印加することにより、トランジスタＴＲ５、トランジスタＴＲ２、トランジスタＴＲ１の順にオンしてサイリスタＴＹ１０１がオン状態（導通状態）となるのである。サイリスタＴＹ１０１がターンオンすることにより、裏面電極Ｔ１０２（ここではアノード）と電極Ｔ１０１（ここではカソード）との間が導通（ターンオン）し、裏面電極Ｔ１０２（ここではアノード）から電極Ｔ１０１（ここではカソード）に、ｐ型半導体領域Ｐ１０３、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０２およびｎ型半導体領域Ｎ１０２を経由して電流が流れる。すなわち、上記図１０において、符号ＴＹ１０１を付した矢印の向きに電流が流れる。
【００８９】
次に、モード（動作モード、トリガモード）Ｍ３について説明する。モードＭ３では、図１３からも分かるように、電極Ｔ１０１よりも裏面電極Ｔ１０２を低電位（低電圧）とした状態（例えば裏面電極Ｔ１０２に負電位を、電極Ｔ１０１に正電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１０１に、電極Ｔ１０１よりも低電位の電圧（例えば負電位）を印加する。これにより、サイリスタＴＹ１０２をオン状態（導通状態、ターンオン状態）にすることができる。
【００９０】
このモードＭ３を具体的に説明すると、図１３のモードＭ３の欄に示されるように、まず、ゲート電流（ｉ１の電流）が電極Ｔ１０１からｐ型半導体領域Ｐ１０２を通って電極Ｇ１０１へ流れることにより、ｐ型半導体領域Ｐ１０２とｎ型半導体領域Ｎ１０３との間のＰＮ接合が順バイアスされ、ｎ型半導体領域Ｎ１０３から電子（ｉ２の電子）が移動する。その結果、ｐ型半導体領域Ｐ１０２とｎ型基板領域Ｎ１０１との間のＰＮ接合の順バイアス状態が進み、ｐ型半導体領域Ｐ１０２からｎ型基板領域Ｎ１０１へ正孔が注入される。この正孔（ｉ３の正孔）の移動により、ｐ型半導体領域Ｐ１０３とｎ型半導体領域Ｎ１０４との間のＰＮ接合が順バイアス状態となり、ｎ型半導体領域Ｎ１０４からｐ型半導体領域Ｐ１０３を通ってｎ型基板領域Ｎ１０１に電子（ｉ４の電子）が流れ、サイリスタＴＹ１０２がオン状態（導通状態）となる。つまり、図１４のモードＭ３の欄において、電極Ｔ１０１よりも裏面電極Ｔ１０２を低電位とした状態で電極Ｇ１０１に電極Ｔ１０１よりも低電位の電圧を印加することにより、トランジスタＴＲ５、トランジスタＴＲ４、トランジスタＴＲ３の順にオンしてサイリスタＴＹ１０２がオン状態（導通状態）となるのである。サイリスタＴＹ１０２がターンオンすることにより、電極Ｔ１０１（ここではアノード）と裏面電極Ｔ１０２（ここではカソード）との間が導通（ターンオン）し、電極Ｔ１０１（ここではアノード）から裏面電極Ｔ１０２（ここではカソード）に、ｐ型半導体領域Ｐ１０２、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０３、およびｎ型半導体領域Ｎ１０４を経由して電流が流れる。すなわち、上記図１０において、符号ＴＹ１０２を付した矢印の向きに電流が流れる。
【００９１】
次に、モード（動作モード、トリガモード）Ｍ４について説明する。モードＭ４では、図１３からも分かるように、電極Ｔ１０１よりも裏面電極Ｔ１０２を低電位（低電圧）とした状態（例えば裏面電極Ｔ１０２に負電位を、電極Ｔ１０１に正電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１０１に、電極Ｔ１０１よりも高電位の電圧（例えば正電位）を印加する．これにより、サイリスタＴＹ１０２をオン状態（導通状態、ターンオン状態）にすることができる。
【００９２】
このモードＭ４を具体的に説明すると、図１３のモードＭ４の欄に示されるように、まず、ゲート電流（ｉ１の電流）が電極Ｇ１０１から、ｐ型半導体領域Ｐ１０２におけるＰＮ接合（ｐ型半導体領域Ｐ１０２とｎ型基板領域Ｎ１０１との間のＰＮ接合に対応）とＰＮ接合（ｐ型半導体領域Ｐ１０２とｎ型半導体領域Ｎ１０２との間のＰＮ接合に対応）とに挟まれた狭い領域の横方向抵抗を通って電極Ｔ１０１へ流れる。この抵抗（前記横方向抵抗）の電圧降下により、ｐ型半導体領域Ｐ１０２とｎ型半導体領域Ｎ１０２との間のＰＮ接合の一部が順バイアスされ、ｎ型半導体領域Ｎ１０２からの電子（ｉ２の電子）の注入が起こる。これにより、ｐ型半導体領域Ｐ１０２とｎ型基板領域Ｎ１０１との間のＰＮ接合はいっそう順バイアス状態を深めるので、ｐ型半導体領域Ｐ１０２からｎ型基板領域Ｎ１０１に正孔（ｉ３の正孔）の移動が生じ、サイリスタＴＹ１０２がオン状態（導通状態）へと移行する。つまり、図１４のモードＭ４の欄において、電極Ｔ１０１よりも裏面電極Ｔ１０２を低電位とした状態で電極Ｇ１０１に電極Ｔ１０１よりも高電位の電圧を印加することにより、トランジスタＴＲ１、トランジスタＴＲ６、トランジスタＴＲ３´、トランジスタＴＲ４、トランジスタＴＲ３の順にオンしてサイリスタＴＹ１０２がオン状態（導通状態）となるのである。サイリスタＴＹ１０２がターンオンすることにより、電極Ｔ１０１（ここではアノード）と裏面電極Ｔ１０２（ここではカソード）との間が導通（ターンオン）し、電極Ｔ１０１（ここではアノード）から裏面電極Ｔ１０２（ここではカソード）に、ｐ型半導体領域Ｐ１０２、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０３、およびｎ型半導体領域Ｎ１０４を経由して電流が流れる。すなわち、上記図１０において、符号ＴＹ１０２を付した矢印の向きに電流が流れる。
【００９３】
＜本実施の形態の半導体装置ＣＰ１の動作モードについて＞
上記図１０〜図１２の比較例の半導体装置ＣＰ１０１では、上記４つのモードＭ１，Ｍ２，Ｍ３，Ｍ４のいずれでも動作可能なように、半導体基板１０１を構成する各半導体領域（Ｎ１０１，Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｐ１０１，Ｐ１０２，Ｐ１０３）を設計している。すなわち、上記モードＭ１（ゲート端子である電極Ｇ１０１に電極Ｔ１０１よりも高電位の電圧を印加する場合）と、上記モードＭ２（ゲート端子である電極Ｇ１０１に電極Ｔ１０１よりも低電位の電圧を印加する場合）との両方で、サイリスタＴＹ１０１がターンオンするようにしている。また、上記モードＭ３（ゲート端子である電極Ｇ１０１に電極Ｔ１０１よりも低電位の電圧を印加する場合）と、上記モードＭ４（ゲート端子である電極Ｇ１０１に電極Ｔ１０１よりも高電位の電圧を印加する場合）との両方で、サイリスタＴＹ１０２がターンオンするようにしている。このため、サイリスタの動作モードが多い分、各動作モードに最適な設計はできず、いずれの動作モードＭ１，Ｍ２，Ｍ３，Ｍ４にも均等に配慮したバランスのよい設計を行う必要がある。しかしながら、比較例の半導体装置ＣＰ１０１では、いずれの動作モードＭ１，Ｍ２，Ｍ３，Ｍ４にも均等に配慮したバランスのよい設計を行う必要がある分、各動作モードに対する最適な設計を行うことは難しい。このため、各動作モードでの特性向上を図るには限界があり、トライアックを有する半導体装置の性能向上には、限界がある。
【００９４】
それに対して、本実施の形態の半導体装置ＣＰ１においては、トライアックの動作モードとして考えられる上記４つのモードＭ１，Ｍ２，Ｍ３，Ｍ４のうち、本実施の形態の半導体装置ＣＰ１で使用可能な動作モードは、上記モードＭ１と上記モードＭ４であり、上記モードＭ２と上記モードＭ３とは、本実施の形態の半導体装置ＣＰ１では使用しない。一方、後述の実施の形態４，５，６では、使用可能な動作モードは、上記モードＭ２と上記モードＭ３であり、上記モードＭ１と上記モードＭ４とは、後述の実施の形態４，５，６の半導体装置ＣＰ２，ＣＰ２ａ，ＣＰ２ｂでは使用しない（実施の形態４，５，６については後で詳述するので、ここではこれ以上の説明は省略する）。以下、図１５および図１６を参照して説明する。ここで、図１５および図１６は、本実施の形態および後述の実施の形態２〜６の半導体装置（ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ）の動作モードの説明図である。
【００９５】
すなわち、本実施の形態の半導体装置ＣＰ１においては、図１５からも分かるように、サイリスタＴＹ１をターンオンするには、モードＭ１として、電極Ｔ１よりも裏面電極Ｔ２を高電位（高電圧）とした状態（例えば裏面電極Ｔ２に正電位を、電極Ｔ１に負電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１に、電極Ｔ１よりも高電位の電圧（例えば正電位）を印加する。これにより、サイリスタＴＹ１をオン状態（導通状態、ターンオン状態）にすることができる。
【００９６】
このモードＭ１の動作原理は、上記図１３を参照して説明したモードＭ１の動作原理と基本的には同じである。つまり、図１６のモードＭ１において、電極Ｔ１よりも裏面電極Ｔ２を高電位とした状態で電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することにより、トランジスタＴＲ１、トランジスタＴＲ２の順にオンしてサイリスタＴＹ１がオン状態（導通状態）となるのである。ここで、トランジスタＴＲ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成され、トランジスタＴＲ２は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成される。サイリスタＴＹ１がターンオンすることにより、裏面電極Ｔ２（ここではアノード）と電極Ｔ１（ここではカソード）との間が導通（ターンオン）し、裏面電極Ｔ２（ここではアノード）から電極Ｔ１（ここではカソード）に、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２を経由して電流が流れる。すなわち、上記図１において、符号ＴＹ１を付した矢印の向きに電流が流れる。
【００９７】
モードＭ１によってサイリスタＴＹ１が一旦オン状態になると、電極Ｇ１（ゲート端子）への電圧の印加を停止しても、サイリスタＴＹ１のオン状態は維持され、裏面電極Ｔ２から電極Ｔ１への電流通過（上記図１において符号ＴＹ１を付した電流の通過）は継続される。サイリスタＴＹ１の導通を停止（ターンオフ）するためには、裏面電極Ｔ２と電極Ｔ１との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ１が一旦オン状態となると、裏面電極Ｔ２と電極Ｔ１との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ１のオン状態が継続されるが、裏面電極Ｔ２と電極Ｔ１との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ１の導通は停止（ターンオフ）する。
【００９８】
また、本実施の形態の半導体装置ＣＰ１においては、図１５からも分かるように、サイリスタＴＹ２をターンオンするには、モードＭ４として、電極Ｔ１よりも裏面電極Ｔ２を低電位（低電圧）とした状態（例えば裏面電極Ｔ２に負電位を、電極Ｔ１に正電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１に、電極Ｔ１よりも高電位の電圧（例えば正電位）を印加する。これにより、サイリスタＴＹ２をオン状態（導通状態、ターンオン状態）にすることができる。
【００９９】
このモードＭ４の動作原理は、上記図１３を参照して説明したモードＭ４の動作原理と基本的には同じである。つまり、図１６のモードＭ４において、電極Ｔ１よりも裏面電極Ｔ２を低電位とした状態で電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することにより、トランジスタＴＲ１、トランジスタＴＲ６、トランジスタＴＲ３´、トランジスタＴＲ４、トランジスタＴＲ３の順にオンしてサイリスタＴＹ２がオン状態（導通状態）となるのである。ここで、トランジスタＴＲ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成され、トランジスタＴＲ６は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成され、トランジスタＴＲ３´は、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４とで形成される。また、トランジスタＴＲ４は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成され、トランジスタＴＲ３は、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４とで形成される。サイリスタＴＹ２がターンオンすることにより、電極Ｔ１（ここではアノード）と裏面電極Ｔ２（ここではカソード）との間が導通（ターンオン）し、電極Ｔ１（ここではアノード）から裏面電極Ｔ２（ここではカソード）に、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３、およびｎ型半導体領域Ｎ４を経由して電流が流れる。すなわち、上記図１において、符号ＴＹ２を付した矢印の向きに電流が流れる。
【０１００】
モードＭ４によってサイリスタＴＹ２が一旦オン状態になると、電極Ｇ１（ゲート端子）への電圧の印加を停止しても、サイリスタＴＹ２のオン状態は維持され、電極Ｔ１から裏面電極Ｔ２への電流通過（上記図１において符号ＴＹ２を付した電流の通過）は継続される。サイリスタＴＹ２の導通を停止（ターンオフ）するためには、電極Ｔ１と裏面電極Ｔ２との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ２が一旦オン状態となると、電極Ｔ１と裏面電極Ｔ２との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ２のオン状態が継続されるが、電極Ｔ１と裏面電極Ｔ２との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ２の導通は停止（ターンオフ）する。
【０１０１】
また、本実施の形態の半導体装置ＣＰ１においては、上記モードＭ２のように電極Ｔ１よりも裏面電極Ｔ２を高電位とした状態でゲート端子である電極Ｇ１に電極Ｔ１よりも低電位の電圧を印加した場合と、上記モードＭ３のように電極Ｔ１よりも裏面電極Ｔ２を低電位とした状態でゲート端子である電極Ｇ１に電極Ｔ１よりも低電位の電圧を印加する場合とは、サイリスタＴＹ１，ＴＹ２のいずれもターンオンしない。つまり、本実施の形態の半導体装置ＣＰ１においては、サイリスタＴＹ１をターンオンする場合とサイリスタＴＹ２をターンオンする場合の両方において、サイリスタをターンオンするためにゲート端子（ここでは電極Ｇ１）に印加する電圧は、電極Ｔ１よりも高電位（高電圧）であり、ゲート端子（ここでは電極Ｇ１）に電極Ｔ１以下の電位を印加しても、サイリスタＴＹ１，ＴＹ２はターンオンしないのである。なお、ターンオンとは、非道通（オフ状態）のサイリスタが導通状態（オン状態）となることに対応している。
【０１０２】
このように、本実施の形態の半導体装置ＣＰ１は、モードＭ１，Ｍ４での動作を前提として設計され、上記モードＭ２，Ｍ３での動作を考慮する必要なく設計することができる。
【０１０３】
上記比較例の半導体装置ＣＰ１０１では、モードＭ１，Ｍ４においては、ゲート端子（電極Ｇ１０１）に接するｐ型半導体領域Ｐ１０２をトリガ（サイリスタＴＹ１０１，サイリスタＴＹ１０２をターンオンするためのトリガ）に用い、上記モードＭ２，Ｍ３においては、ゲート端子（電極Ｇ１０１）に接するｎ型半導体領域Ｎ１０３をトリガ（サイリスタＴＹ１０１，サイリスタＴＹ１０２をターンオンするためのトリガ）に用いている。しかしながら、本実施の形態では、モードＭ２，Ｍ３を用いないため、モードＭ２，Ｍ３でトリガとして用いられる上記ｎ型半導体領域Ｎ１０３（ゲート端子である電極Ｇ１０１に接するｎ型半導体領域Ｎ１０３）は不要である。
【０１０４】
すなわち、上記比較例の半導体装置ＣＰ１０１では、モードＭ２，Ｍ３での動作をも可能とするために、ゲート端子（電極Ｇ１０１）に接するｎ型半導体領域Ｎ１０３を設けているが、本実施の形態では、モードＭ２，Ｍ３を用いないため、上記ｎ型半導体領域Ｎ１０３に相当するもの（すなわちゲート端子である電極Ｇ１に接するｎ型半導体領域）は不要である。このため、本実施の形態の半導体装置ＣＰ１においては、上記ｎ型半導体領域Ｎ１０３に相当するものは形成されておらず、ゲート端子である電極Ｇ１に接する半導体領域（半導体基板１に形成された半導体領域）は、ｐ型半導体領域Ｐ２のみであり、他の半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ３）には電極Ｇ１は接していない。
【０１０５】
＜ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２のレイアウトについて＞
このように、本実施の形態の半導体装置ＣＰ１では、ゲート端子である電極Ｇ１に接するｎ型半導体領域（ｎ型半導体領域Ｎ１０３に相当するもの）は半導体基板１に形成されておらず、電極Ｇ１は、ｐ型半導体領域（ここではｐ型半導体領域Ｐ２）のみに接し、半導体基板１に形成されたいずれのｎ型半導体領域（Ｎ１，Ｎ２，Ｎ４）にも接していない。また、電極Ｔ１は、ｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２とに接している。このｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２のレイアウトを工夫することで、トライアックの特性向上を図っている。
【０１０６】
すなわち、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（以下ｐ型半導体領域Ｐ２Ｇと称す）と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（以下ｐ型半導体領域Ｐ２Ｔと称す）との間に、ｎ型半導体領域Ｎ２が延在していることを、レイアウト上の主要な特徴の一つとしている。
【０１０７】
ここで、「電極Ｇ１が接する部分のｐ型半導体領域Ｐ２」とは、ｐ型半導体領域Ｐ２のうち、コンタクトホールＣＴ２（電極Ｇ１用のコンタクトホールＣＴ２）から露出する部分に対応しており、図２においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｐ型半導体領域Ｐ２に対応している。半導体基板１の表面において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２を、符号Ｐ２Ｇを付してｐ型半導体領域Ｐ２Ｇと称することとする。平面視において、ｐ型半導体領域Ｐ２ＧはコンタクトホールＣＴ２と一致している。また、「電極Ｔ１が接する部分のｐ型半導体領域Ｐ２」とは、ｐ型半導体領域Ｐ２のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、図２においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｐ型半導体領域Ｐ２に対応している。半導体基板１の表面において、電極Ｔ１が接する部分のｐ型半導体領域Ｐ２を、符号Ｐ２Ｔを付してｐ型半導体領域Ｐ２Ｔと称することとする。ｐ型半導体領域Ｐ２Ｇおよびｐ型半導体領域Ｐ２Ｔは、次に述べる図１７において、それぞれハッチングを付して示されている。
【０１０８】
平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させる理由を、図１７および図１８を参照して説明する。図１７および図１８は、モードＭ１，Ｍ４におけるゲート電流の説明図である。図１７は、上記図２と同じレイアウト（平面図）であるが、図１８は、本実施の形態とはｐ型半導体領域Ｐ２のレイアウトが相違している。従って、図１７は、本実施の形態に対応する図であるが、図１８は、他の比較例（第２の比較例）に対応する図である。また、図１７および図１８は、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとにハッチングを付してある。なお、ゲート電流とは、サイリスタＴＹ１またはサイリスタＴＹ２をターンオンするためにゲート端子（ここでは電極Ｇ１）にオン信号（電圧）を印加した時に、ゲート端子（ここでは電極Ｇ１）と電極Ｔ１との間に流れる電流を指し、上記図１３および上記図１５において符号ｉ１を付した電流に対応している。
【０１０９】
モードＭ１，Ｍ４でゲート端子（ここでは電極Ｇ１）に対して電極Ｔ１よりも高電位のオン信号（電圧）を印加すると、図１７において矢印で模式的に示されるようなゲート電流ＩＧが、電極Ｇ１からｐ型半導体領域Ｐ２を通って電極Ｔ１へ流れる（上記図１５のモードＭ１，Ｍ４の欄において符号ｉ１を付した電流に対応している）。平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２が延在している場合、このゲート電流ＩＧは、図１７からも分かるように、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の下を通ることになる。このｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の下を通るゲート電流ＩＧがトリガとなって、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２から電子（上記図１３および図１５のモードＭ１，Ｍ４の欄において符号ｉ２を付した電子の流れに対応）がｐ型半導体領域Ｐ２を通りｎ型基板領域Ｎ１に注入される現象が起こる。これが、モードＭ１ではサイリスタＴＹ１のターンオンにつながり、モードＭ４ではサイリスタＴＹ２のターンオンにつながる。
【０１１０】
電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）のうち、ｎ型半導体領域Ｎ２の下を流れる成分が、ｎ型半導体領域Ｎ２からの電子の放出（上記図１３および図１５のモードＭ１，Ｍ４の欄において符号ｉ２を付した電子の流れ）を引き起こし、これが、サイリスタＴＹ１，ＴＹ２（モードＭ１の場合はサイリスタＴＹ１、モードＭ４の場合はサイリスタＴＹ２）をターンオンするためのトリガとして作用する。このため、トライアックの特性向上のためには、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）が、できるだけｎ型半導体領域Ｎ２の下を流れるようにすることが有効である。
【０１１１】
しかしながら、図１８のように、平面視においてｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２が延在していない場合には、ゲート電流ＩＧは、ｎ型半導体領域Ｎ２の下を通らずに、ｎ型半導体領域Ｎ２と平面的に重ならない領域のｐ型半導体領域Ｐ２を通って、ゲート端子（電極Ｇ１）から電極Ｔ１に流れる。このため、図１８の場合には、ゲート電流ＩＧが流れても、ｎ型半導体領域Ｎ２から電子（上記図１３および図１５のモードＭ１，Ｍ４の欄において符号ｉ２を付した電子の流れに対応）がｐ型半導体領域Ｐ２を通ってｎ型基板領域Ｎ１に注入される現象が起きず、サイリスタＴＹ１，ＴＹ２のターンオンにはつながらない。
【０１１２】
このため、モードＭ１，Ｍ４でのサイリスタＴＹ１，ＴＹ２のターンオンを可能とするためには、図１８のようなレイアウトは採用せずに、図１７のように、平面視においてｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させる必要がある。すなわち、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通るように、ｎ型半導体領域Ｎ２を配置させるのである。換言すれば、平面視において、ｎ型半導体領域Ｎ２を通らずにｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結べる経路が存在しないようにするのである。つまり、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通らない経路が生じないようにする。これは、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。これにより、トライアックの感度を向上させることができ、ゲート電流が小さい場合でも、モードＭ１，Ｍ４でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができるようになる。従って、トライアックを有する半導体装置の性能（特性）を向上させることができる。
【０１１３】
また、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）との間に、電極Ｔ１が接する部分のｎ型半導体領域Ｎ２が延在していることが、より好ましい。このようにすれば、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の上部に電極Ｔ１が配置されているため、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の下をゲート電流ＩＧが流れたときに、そのｎ型半導体領域Ｎ２から効率的に電子を放出させることができる。これにより、モードＭ１，Ｍ４で、より効率的にサイリスタＴＹ１，ＴＹ２をターンオンさせることができるようになる。なお、「電極Ｔ１が接する部分のｎ型半導体領域Ｎ２」とは、ｎ型半導体領域Ｎ２のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２や図１７においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｎ型半導体領域Ｎ２に対応している。
【０１１４】
このように、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させるが、これを実現するレイアウトとして、上記図１〜図３のレイアウトは、具体的には次のようになっている。
【０１１５】
すなわち、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）は、その二辺（図１７に示される平面形状が略矩形状のｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）の前記二辺（辺ＳＤ１，ＳＤ２）を囲むように、ｎ型半導体領域Ｎ２が延在している。
【０１１６】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２や図１７においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。また、平面視において、「電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）」と「電極Ｔ１が接する部分のｎ型半導体領域Ｎ２（すなわちコンタクトホールＣＴ１から露出する部分のｎ型半導体領域Ｎ２）」とを合わせた領域が、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」である。また、ｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２を囲むようにｎ型半導体領域Ｎ２が延在していることは、ｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２と対向する位置にｎ型半導体領域Ｎ２が延在（存在）していることに対応している。また、略矩形とは、矩形の角に丸みを持たせたものや、交差する辺が成す角度が９０°から若干ずれたものなども含むものとする。
【０１１７】
このように、平面視において、ｐ型半導体領域Ｐ２Ｇの二辺（辺ＳＤ１，ＳＤ２）を囲むようにｎ型半導体領域Ｎ２を延在させることにより、電極Ｇ１からｐ型半導体領域Ｐ２を通って電極Ｔ１に流れるゲート電流ＩＧの大部分がｎ型半導体領域Ｎ２の下を通るようになる。このため、ｎ型半導体領域Ｎ２の下を通るゲート電流ＩＧがトリガとなって、ｎ型半導体領域Ｎ２から電子がｐ型半導体領域Ｐ２を通ってｎ型基板領域Ｎ１に注入される現象が起こりやすくなり、モードＭ１，Ｍ４でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１１８】
平面形状が略矩形状のｐ型半導体領域Ｐ２において、角部近傍にコンタクトホールＣＴ２（ｐ型半導体領域Ｐ２Ｇ）を配置し、それ以外の大部分にコンタクトホールＣＴ１（ｐ型半導体領域Ｐ２Ｔおよびｎ型半導体領域Ｎ２）を配置すれば、平面視において、ｐ型半導体領域Ｐ２Ｇの二辺（辺ＳＤ１，ＳＤ２）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向した構造が得られる。
【０１１９】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｐ型半導体領域Ｐ２Ｇの二辺（辺ＳＤ１，ＳＤ２）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向する場合には、電極Ｇ１の二辺（辺ＳＤ１，ＳＤ２に相当する二辺）が、電極Ｔ１に対向した状態となる。
【０１２０】
また、大電流が流れるのは、電極Ｔ１，Ｔ２間である。このため、電極Ｇ１（コンタクトホールＣＴ２）の平面寸法（面積）は、電極Ｔ１（コンタクトホールＣＴ１）の平面寸法（面積）よりも小さくなっており、また、ｐ型半導体領域Ｐ２Ｇの平面寸法（面積）は、電極Ｔ１が接する部分の半導体基板１の表面（主面）の平面寸法（面積）よりも小さくなっている。また、ｐ型半導体領域Ｐ２Ｔの平面寸法（面積）は、ｐ型半導体領域Ｐ２Ｇの平面寸法（面積）よりも大きい方が好ましい。また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｐ型半導体領域Ｐ２Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１２１】
（実施の形態２）
図１９は、本実施の形態の半導体装置ＣＰ１ａの断面図（側面断面図）であり、上記実施の形態１の上記図１に対応するものである。図２０〜図２２は、本実施の形態の半導体装置ＣＰ１ａの平面図（平面レイアウト図）であり、上記本実施の形態１の上記図２、図３および図１７にそれぞれ対応するものである。図２０および図２１のＡ３−Ａ４線の断面図が図１９にほぼ対応している。なお、図２０は、半導体装置ＣＰ１ａを上面（表面）側から見たときの、半導体装置ＣＰ１ａを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２にハッチングを付してある。図２１は、半導体装置ＣＰ１ａを上面（表面）側から見たときの、半導体装置ＣＰ１ａを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図２２は、図２０と同じレイアウト（平面図）であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図２０および図２２においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１２２】
本実施の形態の半導体装置ＣＰ１ａが上記実施の形態１の半導体装置ＣＰ１と相違している点を以下に説明する。
【０１２３】
上記実施の形態１の半導体装置ＣＰ１と本実施の形態の半導体装置ＣＰ１ａとで、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させている点（すなわち、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通る点）は共通である。つまり、上記実施の形態１の半導体装置ＣＰ１と本実施の形態の半導体装置ＣＰ１ａでは、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態１と本実施の形態とで相違している。
【０１２４】
すなわち、本実施の形態では、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）は、その三辺（図２２に示される平面形状が略矩形状のｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２，ＳＤ３）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）の前記三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）を囲むように、ｎ型半導体領域Ｎ２が延在している。
【０１２５】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２０や図２２においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。また、ｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２，ＳＤ３を囲むようにｎ型半導体領域Ｎ２が延在していることは、ｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２，ＳＤ３と対向する位置にｎ型半導体領域Ｎ２が延在（存在）していることに対応している。
【０１２６】
このように、平面視において、ｐ型半導体領域Ｐ２Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）を囲むようにｎ型半導体領域Ｎ２を延在させることにより、電極Ｇ１からｐ型半導体領域Ｐ２を通って電極Ｔ１に流れるゲート電流ＩＧのほとんどがｎ型半導体領域Ｎ２の下を通るようになる。このため、ｎ型半導体領域Ｎ２の下を通るゲート電流ＩＧがトリガとなって、ｎ型半導体領域Ｎ２から電子がｐ型半導体領域Ｐ２を通ってｎ型基板領域Ｎ１に注入される現象が起こりやすくなり、モードＭ１，Ｍ４でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１２７】
平面形状が略矩形状のｐ型半導体領域Ｐ２において、一つの側辺の中央付近にコンタクトホールＣＴ２（ｐ型半導体領域Ｐ２Ｇ）を配置し、それ以外の大部分にコンタクトホールＣＴ１（ｐ型半導体領域Ｐ２Ｔおよびｎ型半導体領域Ｎ２）を配置すれば、平面視において、ｐ型半導体領域Ｐ２Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向した構造が得られる。
【０１２８】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｐ型半導体領域Ｐ２Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向する場合には、電極Ｇ１の三辺（辺ＳＤ１，ＳＤ２，ＳＤ３に相当する三辺）が、電極Ｔ１に対向した状態となる。
【０１２９】
また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｐ型半導体領域Ｐ２Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１３０】
これ以外については、本実施の形態の半導体装置ＣＰ１ａは、上記実施の形態１の半導体装置ＣＰ１と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０１３１】
本実施の形態の半導体装置ＣＰ１ａは、上記実施の形態１で得られる効果に加えて、以下の効果を得ることができる。
【０１３２】
すなわち、平面視において、ｐ型半導体領域Ｐ２Ｇの二辺（辺ＳＤ１，ＳＤ２）をｎ型半導体領域Ｎ２が囲んだ上記実施の形態１よりも、ｐ型半導体領域Ｐ２Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）をｎ型半導体領域Ｎ２が囲んだ本実施の形態の方が、ｎ型半導体領域Ｎ２の下方を通らずに電極Ｇ１から電極Ｔ１までゲート電流が流れ得る経路を少なくすることができる。このため、電極Ｇ１から電極Ｔ１に流れるゲート電流のうち、ｎ型半導体領域Ｎ２の下方を通る割合をより高めることができるため、モードＭ１，Ｍ４において、より低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになる。このため、トライアックの性能（特性）をより向上させることができる。
【０１３３】
（実施の形態３）
図２３は、本実施の形態の半導体装置ＣＰ１ｂの断面図（側面断面図）であり、上記実施の形態１の上記図１に対応するものである。図２４〜図２６は、本実施の形態の半導体装置ＣＰ１ｂの平面図（平面レイアウト図）であり、上記本実施の形態１の上記図２、図３および図１７にそれぞれ対応するものである。図２４および図２５のＡ５−Ａ６線の断面図が図２３にほぼ対応している。なお、図２４は、半導体装置ＣＰ１ｂを上面（表面）側から見たときの、半導体装置ＣＰ１ｂを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２にハッチングを付してある。図２５は、半導体装置ＣＰ１ｂを上面（表面）側から見たときの、半導体装置ＣＰ１ｂを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図２６は、図２４と同じレイアウト（平面図）であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図２４および図２６においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１３４】
本実施の形態の半導体装置ＣＰ１ｂが上記実施の形態１，２の半導体装置ＣＰ１，ＣＰ１ａと相違している点を以下に説明する。
【０１３５】
上記実施の形態１，２の半導体装置ＣＰ１，ＣＰ１ａと本実施の形態の半導体装置ＣＰ１ｂとで、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させている点（すなわち、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通る点）は共通である。つまり、上記実施の形態１の半導体装置ＣＰ１と上記実施の形態２の半導体装置ＣＰ１ａと本実施の形態の半導体装置ＣＰ１ｂでは、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態１と上記実施の形態２と本実施の形態とで相違している。
【０１３６】
すなわち、本実施の形態では、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）は、その周囲（図２２に示される平面形状が略矩形状のｐ型半導体領域Ｐ２Ｇの周囲全体）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）に囲まれている。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）の周囲を囲むように、ｎ型半導体領域Ｎ２が延在している。このとき、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）の周囲が、電極Ｇ１が接する部分のｎ型半導体領域Ｎ２（すなわちコンタクトホールＣＴ１から露出する部分のｎ型半導体領域Ｎ２）で囲まれるようにすれば、より好ましい。
【０１３７】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２４や図２６においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。
【０１３８】
このように、平面視において、ｐ型半導体領域Ｐ２Ｇの周囲がｎ型半導体領域Ｎ２で囲まれていることにより、電極Ｇ１からｐ型半導体領域Ｐ２を通って電極Ｔ１に流れるゲート電流ＩＧの全てがｎ型半導体領域Ｎ２の下を通るようになる。このため、ｎ型半導体領域Ｎ２の下を通るゲート電流ＩＧがトリガとなって、ｎ型半導体領域Ｎ２から電子がｐ型半導体領域Ｐ２を通ってｎ型基板領域Ｎ１に注入される現象が起こりやすくなり、モードＭ１，Ｍ４でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１３９】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｐ型半導体領域Ｐ２Ｇの周囲が、電極Ｔ１が接する部分の半導体基板１の表面（主面）で囲まれる場合には、電極Ｇ１の周囲が、電極Ｔ１で囲まれた状態となる。
【０１４０】
このような構造は、平面形状が略矩形状のｐ型半導体領域Ｐ２において、大部分にコンタクトホールＣＴ１を配置し、そのコンタクトホールＣＴ１の片側半分程度の領域にｎ型半導体領域Ｎ２を配置し、そのｎ型半導体領域Ｎ２の中央付近にｎ型半導体領域Ｎ２を形成していない領域（ｐ型半導体領域Ｐ２のままの領域）を配置し、そこにコンタクトホールＣＴ２を配置すれば、得られる。
【０１４１】
また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｐ型半導体領域Ｐ２Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１４２】
これ以外については、本実施の形態の半導体装置ＣＰ１ｂは、上記実施の形態１の半導体装置ＣＰ１と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０１４３】
本実施の形態の半導体装置ＣＰ１ｂは、上記実施の形態１，２で得られる効果に加えて、以下の効果を得ることができる。
【０１４４】
すなわち、上記実施の形態１，２では、ｎ型半導体領域Ｎ２の下方を通らずに電極Ｇ１から電極Ｔ１までゲート電流が流れ得る経路を完全になくすことはできないが、平面視において、ｐ型半導体領域Ｐ２Ｇの周囲をｎ型半導体領域Ｎ２が囲んだ本実施の形態１では、ｎ型半導体領域Ｎ２の下方を通らずに電極Ｇ１から電極Ｔ１までゲート電流が流れ得る経路を完全になくすことができる。すなわち、電極Ｇ１から電極Ｔ１に流れるゲート電流の全てが、ｎ型半導体領域Ｎ２の下方を通ることになる。このため、モードＭ１，Ｍ４において、更に低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになる。従って、トライアックの性能（特性）を更に向上させることができる。
【０１４５】
（実施の形態４）
図２７は、本実施の形態の半導体装置ＣＰ２の断面図（側面断面図）であり、上記実施の形態１の上記図１に対応するものである。図２８〜図３０は、本実施の形態の半導体装置ＣＰ２の平面図（平面レイアウト図）であり、上記本実施の形態１の上記図２、図３および図１７にそれぞれ対応するものである。図２８および図２９のＣ１−Ｃ２線の断面図が図２７にほぼ対応している。なお、図２８は、半導体装置ＣＰ２を上面（表面）側から見たときの、半導体装置ＣＰ２を構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２，Ｎ３の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ３にハッチングを付してある。図２９は、半導体装置ＣＰ２を上面（表面）側から見たときの、半導体装置ＣＰ２を構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図３０は、図２８と同じレイアウト（平面図）であるが、理解を簡単にするために、ｎ型半導体領域Ｎ３Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図２８および図３０においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１４６】
以下、本実施の形態の半導体装置ＣＰ２が上記実施の形態１の半導体装置ＣＰ１と相違している点を中心に説明する。
【０１４７】
上記実施の形態１〜３の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂにおいては、トライアックの動作モードとして考えられる上記４つのモードＭ１，Ｍ２，Ｍ３，Ｍ４のうち、使用可能な動作モードは、上記モードＭ１と上記モードＭ４であり、上記モードＭ２と上記モードＭ３とは使用しなかった。それに対して、本実施の形態４の半導体装置ＣＰ２（および後述の実施の形態５，６の半導体装置ＣＰ２ａ，ＣＰ２ｂ）においては、使用可能な動作モードは、上記モードＭ２と上記モードＭ３であり、上記モードＭ１と上記モードＭ４とは使用しない。まず、これについて、上記図１５および図１６を再度参照して説明する。
【０１４８】
すなわち、本実施の形態の半導体装置ＣＰ２においては、上記図１５からも分かるように、サイリスタＴＹ１をターンオンするには、モードＭ２として、電極Ｔ１よりも裏面電極Ｔ２を高電位（高電圧）とした状態（例えば裏面電極Ｔ２に正電位を、電極Ｔ１に負電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１に、電極Ｔ１よりも低電位の電圧（例えば負電位）を印加する。これにより、サイリスタＴＹ１をオン状態（導通状態、ターンオン状態）にすることができる。
【０１４９】
このモードＭ２の動作原理は、上記図１３を参照して説明したモードＭ２の動作原理と基本的には同じである。つまり、図１６のモードＭ２において、電極Ｔ１よりも裏面電極Ｔ２を高電位とした状態で電極Ｇ１に電極Ｔ１よりも低電位の電圧を印加することにより、トランジスタＴＲ５、トランジスタＴＲ２、トランジスタＴＲ１の順にオンしてサイリスタＴＹ１０１がオン状態（導通状態）となるのである。ここで、トランジスタＴＲ５は、ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成され、トランジスタＴＲ２は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成され、トランジスタＴＲ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成される。サイリスタＴＹ１がターンオンすることにより、裏面電極Ｔ２（ここではアノード）と電極Ｔ１（ここではカソード）との間が導通（ターンオン）し、裏面電極Ｔ２（ここではアノード）から電極Ｔ１（ここではカソード）に、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２を経由して電流が流れる。すなわち、上記図１において、符号ＴＹ１を付した矢印の向きに電流が流れる。
【０１５０】
モードＭ２によってサイリスタＴＹ１が一旦オン状態になると、電極Ｇ１（ゲート端子）への電圧の印加を停止しても、サイリスタＴＹ１のオン状態は維持され、裏面電極Ｔ２から電極Ｔ１への電流通過（上記図１において符号ＴＹ１を付した電流の通過）は継続される。サイリスタＴＹ１の導通を停止（ターンオフ）するためには、裏面電極Ｔ２と電極Ｔ１との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ１が一旦オン状態となると、裏面電極Ｔ２と電極Ｔ１との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ１のオン状態が継続されるが、裏面電極Ｔ２と電極Ｔ１との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ１の導通は停止（ターンオフ）する。
【０１５１】
また、本実施の形態の半導体装置ＣＰ２においては、上記図１５からも分かるように、サイリスタＴＹ２をターンオンするには、モードＭ３として、電極Ｔ１よりも裏面電極Ｔ２を低電位（低電圧）とした状態（例えば裏面電極Ｔ２に負電位を、電極Ｔ１に正電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１に、電極Ｔ１よりも低電位の電圧（例えば負電位）を印加する。これにより、サイリスタＴＹ２をオン状態（導通状態、ターンオン状態）にすることができる。
【０１５２】
このモードＭ３の動作原理は、上記図１３を参照して説明したモードＭ３の動作原理と基本的には同じである。つまり、図１６のモードＭ３において、電極Ｔ１よりも裏面電極Ｔ２を低電位とした状態で電極Ｇ１に電極Ｔ１よりも低電位の電圧を印加することにより、トランジスタＴＲ５、トランジスタＴＲ４、トランジスタＴＲ３の順にオンしてサイリスタＴＹ１０２がオン状態（導通状態）となるのである。ここで、トランジスタＴＲ５は、ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成され、トランジスタＴＲ４は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成され、トランジスタＴＲ３は、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４とで形成される。サイリスタＴＹ２がターンオンすることにより、電極Ｔ１（ここではアノード）と裏面電極Ｔ２（ここではカソード）との間が導通（ターンオン）し、電極Ｔ１（ここではアノード）から裏面電極Ｔ２（ここではカソード）に、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３、およびｎ型半導体領域Ｎ４を経由して電流が流れる。すなわち、上記図１において、符号ＴＹ２を付した矢印の向きに電流が流れる。
【０１５３】
モードＭ３によってサイリスタＴＹ２が一旦オン状態になると、電極Ｇ１（ゲート端子）への電圧の印加を停止しても、サイリスタＴＹ２のオン状態は維持され、電極Ｔ１から裏面電極Ｔ２への電流通過（上記図１において符号ＴＹ２を付した電流の通過）は継続される。サイリスタＴＹ２の導通を停止（ターンオフ）するためには、電極Ｔ１と裏面電極Ｔ２との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ２が一旦オン状態となると、電極Ｔ１と裏面電極Ｔ２との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ２のオン状態が継続されるが、電極Ｔ１と裏面電極Ｔ２との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ２の導通は停止（ターンオフ）する。
【０１５４】
また、本実施の形態の半導体装置ＣＰ２においては、上記モードＭ１のように電極Ｔ１よりも裏面電極Ｔ２を高電位とした状態でゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加した場合と、上記モードＭ４のように電極Ｔ１よりも裏面電極Ｔ２を低電位とした状態でゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加する場合とは、サイリスタＴＹ１，ＴＹ２のいずれもターンオンしない。つまり、本実施の形態の半導体装置ＣＰ２においては、サイリスタＴＹ１をターンオンする場合とサイリスタＴＹ２をターンオンする場合の両方において、サイリスタをターンオンするためにゲート端子（ここでは電極Ｇ１）に印加する電圧は、電極Ｔ１よりも低電位（低電圧）であり、ゲート端子（ここでは電極Ｇ１）に電極Ｔ１以上の電位を印加しても、サイリスタＴＹ１，ＴＹ２はターンオンしないのである。
【０１５５】
このように、本実施の形態の半導体装置ＣＰ２は、モードＭ２，Ｍ３での動作を前提として設計され、上記モードＭ１，Ｍ４での動作を考慮する必要なく設計することができる。このため、本実施の形態の半導体装置ＣＰ２が上記実施の形態１の半導体装置ＣＰ１と主に相違している点は、本実施の形態では、モードＭ１，Ｍ４を用いずにモードＭ２，Ｍ３を用いるため、半導体基板１にｎ型半導体領域Ｎ３が形成され、ゲート端子（電極Ｇ１）がこのｎ型半導体領域Ｎ３に接するが、ｐ型半導体領域Ｐ２に接しないようにしていることである。つまり、本実施の形態では、ゲート端子である電極Ｇ１に接する半導体領域（半導体基板１に形成された半導体領域）は、ｎ型半導体領域Ｎ３であり、他の半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ２，Ｐ３）には電極Ｇ１は接しておらず、このｎ型半導体領域Ｎ３に相当するものは、上記実施の形態１，２，３の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂでは形成されていない。
【０１５６】
ｎ型半導体領域Ｎ３は、半導体基板１の表面側に形成されているが、ｐ型半導体領域Ｐ２内に形成されており、ｐ型半導体領域Ｐ２で包まれるように形成されている。すなわち、ｎ型半導体領域Ｎ３は、ｐ型半導体領域Ｐ２に内包されるように形成されている。別の見方をすると、ｎ型半導体領域Ｎ３の側面および底面（底部）が、ｐ型半導体領域Ｐ２に接しており、ｎ型半導体領域Ｎ３の上面は、半導体基板１の表面で露出している。但し、ｎ型半導体領域Ｎ３とｎ型半導体領域Ｎ２とは離間して形成されており、互いに接していない。すなわち、ｎ型半導体領域Ｎ３は、ｎ型基板領域Ｎ１にもｎ型半導体領域Ｎ２にも接しておらず、ｎ型半導体領域Ｎ３とｎ型半導体領域Ｎ２との間、およびｎ型半導体領域Ｎ３とｎ型基板領域Ｎ１との間に、ｐ型半導体領域Ｐ２が介在した状態となっている。ｎ型半導体領域Ｎ３は、ｐ型半導体領域Ｐ２よりも浅く形成されており、ｎ型半導体領域Ｎ２と同程度の深さで形成されている。すなわち、半導体基板１の表面からｎ型半導体領域Ｎ３の底部（底面）までの深さ（距離）は、半導体基板１の表面からｐ型半導体領域Ｐ２の底部（底面）までの深さ（距離）よりも浅く（小さく）なっており、半導体基板１の表面からｎ型半導体領域Ｎ２の底部（底面）までの深さ（距離）と同程度となっている。上記図８の工程でｎ型半導体領域Ｎ２を形成する際に、ｎ型半導体領域Ｎ３も一緒に（同工程で）形成することができる。
【０１５７】
このように、本実施の形態では、半導体基板１の表面側に、ｐ型半導体領域Ｐ２に内包されるようにかつｎ型半導体領域Ｎ２とは離間して形成されたｎ型半導体領域Ｎ３を設け、電極Ｇ１は、半導体基板１に形成されたいずれのｐ型半導体領域（Ｐ１，Ｐ２，Ｐ３）にも接しておらず、半導体基板１の表面においてｎ型半導体領域Ｎ３のみに接している。また、電極Ｔ１は、ｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２とに接している。このｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３のレイアウトを工夫することで、トライアックの特性向上を図っている。
【０１５８】
すなわち、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（以下ｎ型半導体領域Ｎ３Ｇと称す）と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）との間に、ｎ型半導体領域Ｎ２が延在していることを、レイアウト上の主要な特徴の一つとしている。
【０１５９】
ここで、「電極Ｇ１が接する部分のｎ型半導体領域Ｎ３」とは、ｎ型半導体領域Ｎ３のうち、コンタクトホールＣＴ２（電極Ｇ１用のコンタクトホールＣＴ２）から露出する部分に対応しており、図２８および図３０においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｎ型半導体領域Ｎ３に対応している。半導体基板１の表面において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３を、符号Ｎ３Ｇを付してｎ型半導体領域Ｎ３Ｇと称することとする。平面視において、ｎ型半導体領域Ｎ３ＧはコンタクトホールＣＴ２と一致している。また、「電極Ｔ１が接する部分のｐ型半導体領域Ｐ２」（すなわちｐ型半導体領域Ｐ２Ｔ）は、上記実施の形態１と同様、ｐ型半導体領域Ｐ２のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、図２８および図３０においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｐ型半導体領域Ｐ２に対応している。
【０１６０】
平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させる理由を説明する。
【０１６１】
モードＭ２，Ｍ３でゲート端子（ここでは電極Ｇ１）に対して電極Ｔ１よりも低電位のオン信号（電圧）を印加すると、図３０において矢印で模式的に示されるようなゲート電流ＩＧが、電極Ｔ１からｐ型半導体領域Ｐ２を通り、更にｎ型半導体領域Ｎ３も通って、電極Ｇ１へと流れる（上記図１５のモードＭ２，Ｍ３の欄において符号ｉ１を付した電流に対応している）。このゲート電流ＩＧの通過経路の抵抗成分が大きい方が、上記図１６のモードＭ２，Ｍ３の欄に示されるトランジスタＴＲ５（ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成されたトランジスタＴＲ５）がオンしやすい。すなわち、ゲート電流ＩＧの通過経路の抵抗成分が大きい方が、ｎ型半導体領域Ｎ３から電子（上記図１３および図１５のモードＭ２，Ｍ３の欄において符号ｉ２を付した電子の流れに対応）がｐ型半導体領域Ｐ２を通りｎ型基板領域Ｎ１に注入される現象が起こりやすい。このトランジスタＴＲ５のオン（ｎ型半導体領域Ｎ３からの電子の放出）が、モードＭ２ではサイリスタＴＹ１のターンオンにつながり、モードＭ３ではサイリスタＴＹ２のターンオンにつながる。このため、トライアックの特性向上のためには、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることが有効である。
【０１６２】
そこで、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させる。これにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）は、ｎ型半導体領域Ｎ２の下のｐ型半導体領域Ｐ２（ｎ型半導体領域Ｎ２とｎ型基板領域Ｎ１とにより上下に挟まれることで厚み方向に狭くなっているｐ型半導体領域Ｐ２）を流れることになるため、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることができる。このため、ゲート電流（ＩＧ）が流れたときに上記トランジスタＴＲ５がオンしやすくなる（すなわちｎ型半導体領域Ｎ３から電子が放出しやすくなる）。これにより、トライアックの感度を向上させることができ、ゲート電流が小さい場合でもモードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができるようになる。従って、トライアックの性能（特性）を向上させることができる。
【０１６３】
このように、モードＭ２，Ｍ３でのサイリスタＴＹ１，ＴＹ２の効率的なターンオンを可能とするため、図２８および図３０のように、平面視においてｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させるようにする。すなわち、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通るように、ｎ型半導体領域Ｎ２を配置させる。換言すれば、平面視において、ｎ型半導体領域Ｎ２を通らずにｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結べる経路が存在しないようにするのである。つまり、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通らない経路が生じないようにする。
【０１６４】
また、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）との間に、電極Ｔ１が接する部分のｎ型半導体領域Ｎ２が延在していること（すなわちｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の上部に電極Ｔ１が配置されていること）が、より好ましい。これにより、モードＭ２，Ｍ３で、より効率的にサイリスタＴＹ１，ＴＹ２をターンオンさせることができるようになる。なお、「電極Ｔ１が接する部分のｎ型半導体領域Ｎ２」とは、ｎ型半導体領域Ｎ２のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２８や図３０においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｎ型半導体領域Ｎ２に対応している。
【０１６５】
このように、本実施の形態では、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させるが、これを実現するレイアウトとして、上記図２７〜図３０のレイアウトは、具体的には次のようになっている。
【０１６６】
すなわち、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）は、その二辺（図３０に示される平面形状が略矩形状のｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の前記二辺（辺ＳＤ１ａ，ＳＤ２ａ）を囲むように、ｎ型半導体領域Ｎ２が延在している。
【０１６７】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２８や図３０においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。また、平面視において、「電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）」と「電極Ｔ１が接する部分のｎ型半導体領域Ｎ２（すなわちコンタクトホールＣＴ１から露出する部分のｎ型半導体領域Ｎ２）」とを合わせた領域が、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」である。また、ｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａを囲むようにｎ型半導体領域Ｎ２が延在していることは、ｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａと対向する位置にｎ型半導体領域Ｎ２が延在（存在）していることに対応している。
【０１６８】
このように、平面視において、ｎ型半導体領域Ｎ３Ｇの二辺（辺ＳＤ１ａ，ＳＤ２ａ）を囲むようにｎ型半導体領域Ｎ２を延在させることにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることができる。これにより、モードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１６９】
平面形状が略矩形状のｐ型半導体領域Ｐ２において、角部近傍にｎ型半導体領域Ｎ３とそれを露出するコンタクトホールＣＴ２とを配置し、それ以外の大部分にコンタクトホールＣＴ１（ｐ型半導体領域Ｐ２Ｔおよびｎ型半導体領域Ｎ２）を配置すれば、平面視において、ｎ型半導体領域Ｎ３Ｇの二辺（辺ＳＤ１ａ，ＳＤ２ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向した構造が得られる。
【０１７０】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｎ型半導体領域Ｎ３Ｇの二辺（辺ＳＤ１ａ，ＳＤ２ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向する場合には、電極Ｇ１の二辺（辺ＳＤ１ａ，ＳＤ２ａに相当する二辺）が、電極Ｔ１に対向した状態となる。
【０１７１】
また、大電流が流れるのは、電極Ｔ１，Ｔ２間である。このため、電極Ｇ１（コンタクトホールＣＴ２）の平面寸法（面積）は、電極Ｔ１（コンタクトホールＣＴ１）の平面寸法（面積）よりも小さくなっており、また、ｎ型半導体領域Ｎ３Ｇの平面寸法（面積）は、電極Ｔ１が接する部分の半導体基板１の表面（主面）の平面寸法（面積）よりも小さくなっている。また、ｐ型半導体領域Ｐ２Ｔの平面寸法（面積）は、ｎ型半導体領域Ｎ３Ｇの平面寸法（面積）よりも大きい方が好ましい。また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ３Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１７２】
（実施の形態５）
図３１は、本実施の形態の半導体装置ＣＰ２ａの断面図（側面断面図）であり、上記実施の形態４の上記図２７に対応するものである。図３２〜図３４は、本実施の形態の半導体装置ＣＰ２ａの平面図（平面レイアウト図）であり、上記本実施の形態４の上記図２８、図２９および図３０にそれぞれ対応するものである。図３２および図３３のＣ３−Ｃ４線の断面図が図３１にほぼ対応している。なお、図３２は、半導体装置ＣＰ２ａを上面（表面）側から見たときの、半導体装置ＣＰ２ａを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２，Ｎ３の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ３にハッチングを付してある。図３３は、半導体装置ＣＰ２ａを上面（表面）側から見たときの、半導体装置ＣＰ２ａを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図３４は、図３２と同じレイアウト（平面図）であるが、理解を簡単にするために、ｎ型半導体領域Ｎ３Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図３２および図３４においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１７３】
本実施の形態の半導体装置ＣＰ２ａが上記実施の形態４の半導体装置ＣＰ２と相違している点を以下に説明する。
【０１７４】
上記実施の形態４の半導体装置ＣＰ２と本実施の形態の半導体装置ＣＰ２ａとで、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させている点（また、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通る点）は共通である。つまり、上記実施の形態４の半導体装置ＣＰ２と本実施の形態の半導体装置ＣＰ２ａでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態４と本実施の形態とで相違している。
【０１７５】
すなわち、本実施の形態では、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）は、その三辺（図３４に示される平面形状が略矩形状のｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の前記三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）を囲むように、ｎ型半導体領域Ｎ２が延在している。
【０１７６】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図３２や図３４においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。また、ｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａを囲むようにｎ型半導体領域Ｎ２が延在していることは、ｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａと対向する位置にｎ型半導体領域Ｎ２が延在（存在）していることに対応している。
【０１７７】
このように、平面視において、ｎ型半導体領域Ｎ３Ｇの三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）を囲むようにｎ型半導体領域Ｎ２を延在させることにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることができるこれにより、モードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１７８】
平面形状が略矩形状のｐ型半導体領域Ｐ２において、一つの側辺の中央付近にｎ型半導体領域Ｎ３とそれを露出するコンタクトホールＣＴ２とを配置し、それ以外の大部分にコンタクトホールＣＴ１（ｐ型半導体領域Ｐ２Ｔおよびｎ型半導体領域Ｎ２）を配置すれば、平面視において、ｎ型半導体領域Ｎ３Ｇの三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向した構造が得られる。
【０１７９】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｎ型半導体領域Ｎ３Ｇの三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向する場合には、電極Ｇ１の三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａに相当する三辺）が、電極Ｔ１に対向した状態となる。
【０１８０】
また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ３Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１８１】
これ以外については、本実施の形態の半導体装置ＣＰ２ａは、上記実施の形態４の半導体装置ＣＰ２と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０１８２】
本実施の形態の半導体装置ＣＰ２ａは、上記実施の形態４で得られる効果に加えて、以下の効果を得ることができる。
【０１８３】
すなわち、平面視において、ｎ型半導体領域Ｎ３Ｇの二辺（辺ＳＤ１，ＳＤ２）をｎ型半導体領域Ｎ２が囲んだ上記実施の形態４よりも、ｎ型半導体領域Ｎ３Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）をｎ型半導体領域Ｎ２が囲んだ本実施の形態の方が、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくしやすい。このため、モードＭ２，Ｍ３において、より低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになる。このため、トライアックの性能（特性）をより向上させることができる。
【０１８４】
（実施の形態６）
図３５は、本実施の形態の半導体装置ＣＰ２ｂの断面図（側面断面図）であり、上記実施の形態４の上記図２７に対応するものである。図３６〜図３８は、本実施の形態の半導体装置ＣＰ２ｂの平面図（平面レイアウト図）であり、上記本実施の形態４の上記図２８〜図３０にそれぞれ対応するものである。図３６および図３７のＣ５−Ｃ６線の断面図が図３５にほぼ対応している。なお、図３６は、半導体装置ＣＰ２ｂを上面（表面）側から見たときの、半導体装置ＣＰ２ｂを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２，Ｎ３の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ３にハッチングを付してある。図３７は、半導体装置ＣＰ２ｂを上面（表面）側から見たときの、半導体装置ＣＰ２ｂを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図３８は、図３６と同じレイアウト（平面図）であるが、理解を簡単にするために、ｎ型半導体領域Ｎ３Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図３６および図３８においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１８５】
本実施の形態の半導体装置ＣＰ２ｂが上記実施の形態４，５の半導体装置ＣＰ２，ＣＰ２ａと相違している点を以下に説明する。
【０１８６】
上記実施の形態４，５の半導体装置ＣＰ２，ＣＰ２ａと本実施の形態の半導体装置ＣＰ２ｂとで、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させている点（また、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通る点）は共通である。つまり、上記実施の形態４の半導体装置ＣＰ２と上記実施の形態５の半導体装置ＣＰ２ａと本実施の形態の半導体装置ＣＰ２ｂでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態４と上記実施の形態５と本実施の形態とで相違している。
【０１８７】
すなわち、本実施の形態では、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）は、その周囲（図３８に示される平面形状が略矩形状のｎ型半導体領域Ｎ３Ｇの周囲全体）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）に囲まれている。そして、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の周囲を囲むように、ｎ型半導体領域Ｎ２が延在している。このとき、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の周囲が、電極Ｇ１が接する部分のｎ型半導体領域Ｎ２（すなわちコンタクトホールＣＴ１から露出する部分のｎ型半導体領域Ｎ２）で囲まれるようにすれば、より好ましい。
【０１８８】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図３６や図３８においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。
【０１８９】
このように、平面視において、ｎ型半導体領域Ｎ３Ｇの周囲が、電極Ｔ１が接する部分の半導体基板１の表面（主面）で囲まれ、かつ、ｎ型半導体領域Ｎ３Ｇの周囲がｎ型半導体領域Ｎ２で囲まれていることにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることができるこれにより、モードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１９０】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｎ型半導体領域Ｎ３Ｇの周囲が、電極Ｔ１が接する部分の半導体基板１の表面（主面）で囲まれる場合には、電極Ｇ１の周囲が、電極Ｔ１で囲まれた状態となる。
【０１９１】
このような構造は、平面形状が略矩形状のｐ型半導体領域Ｐ２において、大部分にコンタクトホールＣＴ１を配置し、そのコンタクトホールＣＴ１の片側半分程度の領域にｎ型半導体領域Ｎ２を配置し、そのｎ型半導体領域Ｎ２の中央付近にｎ型半導体領域Ｎ２を形成していない領域（ｐ型半導体領域Ｐ２のままの領域）を配置し、その中央付近にｎ型半導体領域Ｎ３およびコンタクトホールＣＴ２を配置すれば、得られる。
【０１９２】
また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ３Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１９３】
これ以外については、本実施の形態の半導体装置ＣＰ２ｂは、上記実施の形態４の半導体装置ＣＰ２と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０１９４】
本実施の形態の半導体装置ＣＰ２ｂは、上記実施の形態４，５で得られる効果に加えて、以下の効果を得ることができる。
【０１９５】
すなわち、上記実施の形態４では、ｎ型半導体領域Ｎ３Ｇの二辺を囲むようにｎ型半導体領域Ｎ２を延在させ、上記実施の形態５では、ｎ型半導体領域Ｎ３Ｇの三辺を囲むようにｎ型半導体領域Ｎ２を延在させ、本実施の形態では、ｎ型半導体領域Ｎ３Ｇの周囲を囲むようにｎ型半導体領域Ｎ２を延在させている。このため、上記実施の形態４（半導体装置ＣＰ２）、上記実施の形態５（半導体装置ＣＰ２ａ）、本実施の形態（半導体装置ＣＰ２ｂ）の順に、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分が大きくなる。これにより、上記実施の形態４（半導体装置ＣＰ２）、上記実施の形態５（半導体装置ＣＰ２ａ）、本実施の形態（半導体装置ＣＰｂ）の順に、より低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになり、トライアックの性能（特性）の向上効果が大きくなる。
【０１９６】
（実施の形態７）
図３９は、本実施の形態の半導体装置ＣＰ２ｃの断面図（側面断面図）であり、上記実施の形態４の上記図２７に対応するものである。図４０〜図４２は、本実施の形態の半導体装置ＣＰ２ｃの平面図（平面レイアウト図）であり、上記本実施の形態４の上記図２８、図２９および図３０にそれぞれ対応するものである。図４０および図４１のＣ７−Ｃ８線の断面図が図３９にほぼ対応している。なお、図４０は、半導体装置ＣＰ２ｃを上面（表面）側から見たときの、半導体装置ＣＰ２ｃを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２，Ｎ３の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ３にハッチングを付してある。図４１は、半導体装置ＣＰ２ｃを上面（表面）側から見たときの、半導体装置ＣＰ２ｃを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図４２は、図４０と同じレイアウト（平面図）であるが、理解を簡単にするために、ｎ型半導体領域Ｎ３Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図４０および図４２においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１９７】
本実施の形態の半導体装置ＣＰ２ｃが上記実施の形態４の半導体装置ＣＰ２と相違している点を以下に説明する。
【０１９８】
上記実施の形態４〜６の半導体装置ＣＰ２，ＣＰ２ａ，ＣＰ２ｂでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させることにより、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通るようにしていた。すなわち、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通らない経路が生じないようになっていた。つまり、上記実施の形態４〜６の半導体装置ＣＰ２，ＣＰ２ａ，ＣＰ２ｂでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。
【０１９９】
それに対して、本実施の形態の半導体装置ＣＰ２ｃでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の一部にｎ型半導体領域Ｎ２を延在させている。すなわち、本実施の形態では、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体ではなく、一部分に、ｎ型半導体領域Ｎ２が延在しているのである。つまり、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間に、ｎ型半導体領域Ｎ２が延在する領域と、ｎ型半導体領域Ｎ２が延在していない領域とがある。このため、本実施の形態では、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通る経路と、ｎ型半導体領域Ｎ２を通らない経路とが存在する。つまり、本実施の形態では、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、ｎ型半導体領域Ｎ２を通る経路（直線経路）とｎ型半導体領域Ｎ２を通らない経路（直線経路）とが存在するように、ｎ型半導体領域Ｎ２を配置させるのである。従って、上記実施の形態４〜６では、平面視において、ｎ型半導体領域Ｎ２を通らずにｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結べる経路が存在しないのに対して、本実施の形態では、平面視において、ｎ型半導体領域Ｎ２を通らずにｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結べる経路が存在する。
【０２００】
具体的には、図４０および図４２に示されるように、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）は、その二辺（図４２に示される平面形状が略矩形状のｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の前記二辺（辺ＳＤ１ａ，ＳＤ２ａ）のうち、一辺（辺ＳＤ２ａ）の全部と他の一辺（辺ＳＤ１ａ）の一部とを囲むように、ｎ型半導体領域Ｎ２が延在している。すなわち、平面視において、辺ＳＤ２ａ全体に対向する位置にｎ型半導体領域Ｎ２があり、かつ、辺ＳＤ１ａの一部に対向する位置にｎ型半導体領域Ｎ２があるが、辺ＳＤ１ａの他の一部に対向する位置にはｎ型半導体領域Ｎ２が無い（延在していない）状態となっている。
【０２０１】
図４２の場合、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通る経路（図４２において、電流を表す符号ＩＧａが付された矢印の経路）と、ｎ型半導体領域Ｎ２を通らない経路（図４２において、電流を表す符号ＩＧｂが付された矢印の経路）とが存在する。電極Ｇ１から電極Ｔ１へ流れるゲート電流ＩＧは、平面視でｎ型半導体領域Ｎ２を通る経路で流れる電流ＩＧａと、平面視でｎ型半導体領域Ｎ２を通らない経路で流れる電流ＩＧｂとの合計となる。この電流ＩＧａは、実際にはｎ型半導体領域Ｎ２とｎ型基板領域Ｎ１とにより上下に挟まれることで厚み方向に狭くなっている領域のｐ型半導体領域Ｐ２を通って流れ、電流ＩＧｂは、ｎ型半導体領域Ｎ２が形成されていないことで厚み方向に広くなっている領域のｐ型半導体領域Ｐ２を通って流れる。このため、電流ＩＧａが流れる経路は、抵抗成分が大きく、電流ＩＧｂが流れる経路は、抵抗成分が小さい。従って、本実施の形態では、電流ＩＧｂと電流ＩＧａとのバランスを調整することにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流ＩＧの通過経路の抵抗成分を制御することができる。
【０２０２】
これ以外については、本実施の形態の半導体装置ＣＰ２ｃは、上記実施の形態４の半導体装置ＣＰ２と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０２０３】
本実施の形態のように、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の一部にｎ型半導体領域Ｎ２を延在させた場合には、平面視でｎ型半導体領域Ｎ２を通る経路で流れる電流（ＩＧａ）と、平面視でｎ型半導体領域Ｎ２を通らない経路で流れる電流（ＩＧｂ）とでゲート電流（ＩＧ）が構成され、この両者の電流（ＩＧｂとＩＧａ）のバランスを調整することが可能である。例えば、図４０に示される幅（距離）Ｗ１を調整することで、電流ＩＧｂとゲート電流ＩＧとのバランスを制御することが可能である。これにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流ＩＧの通過経路の抵抗成分を制御することができ、モードＭ２，Ｍ３でのトライアックの動作条件を調整しやすいという利点がある。
【０２０４】
但し、上述したように、モードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせるためには、電極Ｇ１から電極Ｔ１へ流れるゲート電流ＩＧの通過経路の抵抗成分をできるだけ大きくすることが有効である。このため、トライアックの効率向上の観点からは、ゲート電流ＩＧが、ほとんど電流ＩＧａで構成されるようにすることが好ましく、この観点で、上記実施の形態４〜６は好適である。
【０２０５】
従って、本実施の形態と上記実施の形態４〜６とを比較すると、本実施の形態（半導体装置ＣＰ２ｃ）、上記実施の形態４（半導体装置ＣＰ２）、上記実施の形態５（半導体装置ＣＰ２ａ）、上記実施の形態６（半導体装置ＣＰ２ｂ）の順に、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分が大きくなる。このため、本実施の形態（半導体装置ＣＰ２ｃ）、上記実施の形態４（半導体装置ＣＰ２）、上記実施の形態５（半導体装置ＣＰ２ａ）、上記実施の形態６（半導体装置ＣＰ２ｂ）の順に、より低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになり、トライアックの性能（特性）の向上効果が大きくなる。
【０２０６】
（実施の形態８）
本実施の形態では、上記半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃの使用例について説明する。
【０２０７】
図４３は、比較例の半導体装置ＣＰ１０１の使用例を示す回路図であり、図４４は、実施の形態１〜７の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃの使用例を示す回路図である。
【０２０８】
トライアックは、交流を制御する素子として用いることができ、例えば、図４３および図４４に示されるように、交流電源ＡＣＰに負荷ＬＤとトライアック（図４３では半導体装置ＣＰ１０１に対応し、図４４では半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃのいずれかに対応する）とを直列に接続して使用することができる。図４３および図４４の場合は、トライアックの２つの主端子のうちの一方（図４３では電極Ｔ１０１に対応し、図４４では電極Ｔ１に対応する）が、負荷ＬＤを介して交流電源ＡＣＰの一方の端子に接続され、他方（図４３では電極Ｔ１０２に対応し、図４４では電極Ｔ２に対応する）が、交流電源ＡＣＰの他方の端子に接続されている。そして、図４３および図４４の場合は、トライアックのゲート端子（図４３では電極Ｇ１０1に対応し、図４４では電極Ｇ１に対応する）が、抵抗Ｒ１を介してマイクロプロセッサやデータプロセッサ等のデータ処理装置（制御用半導体チップ、以下マイコンＭＣＵと略す）に接続されている。マイコンＭＣＵの出力端子からトライアックのゲート端子に信号が入力（印加）されることで、トライアックが制御される。
【０２０９】
ここで、比較例の半導体装置ＣＰ１０１の場合、図４３に示されるように、マイコンＭＣＵの出力端子と半導体装置ＣＰ１０１のゲート端子（電極Ｇ１０１）との間に、抵抗Ｒ１だけでなく、トランジスタＴＲ１０１（またはホトトライアック）などの増幅素子も介在している。そして、マイコンＭＣＵの出力端子からの信号をトランジスタＴＲ１０１などの増幅素子で増幅して半導体装置ＣＰ１０１のゲート端子（電極Ｇ１０１）に入力（印加）することで、半導体装置ＣＰ１０１を制御している。
【０２１０】
それに対して、上記実施の形態１〜７の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃの場合、図４４に示されるように、マイコンＭＣＵの出力端子とトライアックのゲート端子（電極Ｇ１）との間に、上記トランジスタＴＲ１０１のような増幅用の素子は介在させないですむ。トランジスタＴＲ１０１のような増幅用の素子を介在させる必要がないのは、上記実施の形態１〜７の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃ（のトライアック）は感度が高く、ゲート端子（電極Ｇ１）と電極Ｔ１との間に流れるゲート電流が小さい場合でも、サイリスタＴＹ１，ＴＹ２をターンオンさせることができるためである。このため、上記実施の形態１〜７の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃは、ゲート端子（電極Ｇ１）に信号を入力するためのマイコンＭＣＵの出力端子と半導体装置ＣＰ１のゲート端子（電極Ｇ１）との間に、トランジスタＴＲ１０１のような増幅用の素子は介在させなくともよく、マイコンＭＣＵの出力端子で直接的にトライアック（半導体装置ＣＰ１等）を制御することが可能になる。このため、トライアックを使用した電子装置に必要な部品点数を低減することができる。従って、トライアックを使用した電子装置の低コスト化や小型化を図ることができる。
【０２１１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１２】
本発明は、半導体装置に適用して有効である。
【符号の説明】
【０２１３】
１，１Ｗ，１０１ 半導体基板
ＡＣＰ 交流電源
ＢＥ，ＢＥ１０１ 裏面電極
ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃ 半導体装置
ＣＰ１０１ 半導体装置
ＣＰＲ チップ領域
ＣＴ１，ＣＴ２ コンタクトホール
Ｇ１，Ｇ１０１ 電極
ＩＬ 絶縁膜
ＬＤ 負荷
ＭＣＵ マイコン
Ｎ１，Ｎ１０１ ｎ型基板領域
Ｎ２，Ｎ３，Ｎ３Ｇ，Ｎ４，Ｎ１０２，Ｎ１０３，Ｎ１０４ ｎ型半導体領域
ＯＰ１，ＯＰ２ 開口部
ＯＸ 酸化シリコン膜
Ｐ１，Ｐ２，Ｐ２Ｇ，Ｐ２Ｔ，Ｐ３，Ｐ１０１，Ｐ１０２，Ｐ１０３ ｐ型半導体領域
ＰＶ 絶縁膜
Ｒ１ 抵抗
Ｔ１，Ｔ２，Ｔ１０１，Ｔ１０２ 電極
ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ３´，ＴＲ４，ＴＲ５，ＴＲ６ トランジスタ
ＴＲ１０１ トランジスタ
ＴＹ１，ＴＹ２，ＴＹ１０１，ＴＹ１０２ サイリスタ
ＳＤ１，ＳＤ１ａ，ＳＤ２，ＳＤ２ａ，ＳＤ３，ＳＤ３ａ 辺
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トライアックを備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
トライアックは、相補的な２つのサイリスタを逆並列に接続した構成をとることで、双方向に電流を流すことができる素子であり、交流の制御などに使用される。
【０００３】
特開平１０−７４７７３号公報（特許文献１）には、トライアックに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−７４７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
トライアックは、トライアック形成用の半導体領域が形成された半導体基板において、その表面に第１主端子とゲート端子とが形成され、その裏面に第２主端子が形成された構造を有している。トライアックには、４つの動作モードが考えられる。
【０００７】
すなわち、第１主端子よりも第２主端子を高電位とした状態でゲート端子に第１主端子よりも高電位の電圧を印加することにより、第２主端子から半導体基板に形成されたサイリスタを通って第１主端子に電流が流れるモードがある。また、第１主端子よりも第２主端子を高電位とした状態でゲート端子に第１主端子よりも低電位の電圧を印加することにより、第２主端子から半導体基板に形成されたサイリスタを通って第１主端子に電流が流れるモードがある。また、第１主端子よりも第２主端子を低電位とした状態でゲート端子に第１主端子よりも低電位の電圧を印加することにより、第１主端子から半導体基板に形成されたサイリスタを通って第２主端子に電流が流れるモードがある。また、第１主端子よりも第２主端子を低電位とした状態でゲート端子に第１主端子よりも高電位の電圧を印加することにより、第１主端子から半導体基板に形成されたサイリスタを通って第２主端子に電流が流れるモードがある。
【０００８】
これら４つのモードで動作可能なトライアックは、半導体基板内の半導体領域や半導体基板の表面および裏面に形成する各端子について、これら４つのモード全てに配慮したバランスのよい設計を行う必要がある。しかしながら、いずれの動作モードにも均等に配慮したバランスのよい設計を行う必要がある分、各動作モードに対する最適な設計を行うことは難しい。このため、各動作モードでの特性向上を図るには限界があり、トライアックを有する半導体装置の性能向上には、限界がある。
【０００９】
本発明の目的の一つは、半導体装置の性能を向上させることができる技術を提供することである。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置は、トライアック形成用の半導体領域が形成された半導体基板において、その表面に第１主端子とゲート端子とが形成され、その裏面に第２主端子が形成されたものである。動作モードは、第１主端子よりも第２主端子を高電位とした状態でゲート端子に第１主端子よりも高電位の電圧を印加することにより、第２主端子から半導体基板を通って第１主端子に電流が流れるモードと、第１主端子よりも第２主端子を低電位とした状態でゲート端子に第１主端子よりも高電位の電圧を印加することにより、第１主端子から半導体基板を通って第２主端子に電流が流れるモードである。半導体基板の表面側には、ｐ型半導体領域と、そのｐ型半導体領域に内包されるｎ型半導体領域とが形成されており、第１端子は、半導体基板の表面において前記ｐ型半導体領域と前記ｎ型半導体領域とに接し、ゲート端子は、半導体基板の表面において前記ｐ型半導体領域に接しているが、ゲート端子に接するｎ型半導体領域は半導体基板に形成されていない。そして、平面視において、ゲート端子が接する部分の前記ｐ型半導体領域と第１主端子が接する部分の前記ｐ型半導体領域との間に、前記ｎ型半導体領域が延在している。
【００１３】
他の代表的な実施の形態による半導体装置は、トライアック形成用の半導体領域が形成された半導体基板において、その表面に第１主端子とゲート端子とが形成され、その裏面に第２主端子が形成されたものである。動作モードは、第１主端子よりも第２主端子を高電位とした状態でゲート端子に第１主端子よりも低電位の電圧を印加することにより、第２主端子から半導体基板を通って第１主端子に電流が流れるモードと、第１主端子よりも第２主端子を低電位とした状態でゲート端子に第１主端子よりも低電位の電圧を印加することにより、第１主端子から半導体基板を通って第２主端子に電流が流れるモードである。半導体基板の表面側には、ｐ型半導体領域と、そのｐ型半導体領域に内包されかつ互いに離間する第１ｎ型半導体領域および第２ｎ型半導体領域とが形成されており、第１端子は、半導体基板の表面において前記ｐ型半導体領域と前記第１ｎ型半導体領域とに接し、ゲート端子は、半導体基板の表面において前記第２ｎ型半導体領域に接しているが、ゲート端子は半導体基板に形成されたいずれのｐ型半導体領域にも接していない。そして、平面視において、ゲート端子が接する部分の前記第２ｎ型半導体領域と第１主端子が接する部分の前記ｐ型半導体領域との間に、前記第１ｎ型半導体領域が延在している。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である半導体装置の断面図である。
【図２】本発明の一実施の形態である半導体装置の平面図（平面レイアウト図）である。
【図３】本発明の一実施の形態である半導体装置の平面図（平面レイアウト図）である。
【図４】本発明の一実施の形態である半導体装置の変形例を示す断面図である。
【図５】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】比較例の半導体装置の断面図である。
【図１１】比較例の半導体装置の平面図（平面レイアウト図）である。
【図１２】比較例の半導体装置の平面図（平面レイアウト図）である。
【図１３】トライアックの動作モードの説明図である。
【図１４】トライアックの動作モードの説明図である。
【図１５】本発明の一実施の形態である半導体装置および他の実施の形態である半導体装置の動作モードの説明図である。
【図１６】本発明の一実施の形態である半導体装置および他の実施の形態である半導体装置の動作モードの説明図である。
【図１７】ゲート電流の説明図である。
【図１８】ゲート電流の説明図である。
【図１９】本発明の他の実施の形態である半導体装置の断面図である。
【図２０】図１９の半導体装置の平面図（平面レイアウト図）である。
【図２１】図１９の半導体装置の平面図（平面レイアウト図）である。
【図２２】図１９の半導体装置の平面図（平面レイアウト図）である。
【図２３】本発明の他の実施の形態である半導体装置の断面図である。
【図２４】図２３の半導体装置の平面図（平面レイアウト図）である。
【図２５】図２３の半導体装置の平面図（平面レイアウト図）である。
【図２６】図２３の半導体装置の平面図（平面レイアウト図）である。
【図２７】本発明の他の実施の形態である半導体装置の断面図である。
【図２８】図２７の半導体装置の平面図（平面レイアウト図）である。
【図２９】図２７の半導体装置の平面図（平面レイアウト図）である。
【図３０】図２７の半導体装置の平面図（平面レイアウト図）である。
【図３１】本発明の他の実施の形態である半導体装置の断面図である。
【図３２】図３１の半導体装置の平面図（平面レイアウト図）である。
【図３３】図３１の半導体装置の平面図（平面レイアウト図）である。
【図３４】図３１の半導体装置の平面図（平面レイアウト図）である。
【図３５】本発明の他の実施の形態である半導体装置の断面図である。
【図３６】図３５の半導体装置の平面図（平面レイアウト図）である。
【図３７】図３５の半導体装置の平面図（平面レイアウト図）である。
【図３８】図３５の半導体装置の平面図（平面レイアウト図）である。
【図３９】本発明の他の実施の形態である半導体装置の断面図である。
【図４０】図３９の半導体装置の平面図（平面レイアウト図）である。
【図４１】図３９の半導体装置の平面図（平面レイアウト図）である。
【図４２】図３９の半導体装置の平面図（平面レイアウト図）である。
【図４３】比較例の半導体装置の使用例を示す回路図である。
【図４４】本発明の一実施の形態である半導体装置および他の実施の形態である半導体装置の使用例を示す回路図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
（実施の形態１）
＜半導体装置の構造＞
図１は、本発明の一実施の形態である半導体装置ＣＰ１、ここではトライアック（ＴＲＩＡＣ）を有する半導体装置ＣＰ１の断面図（側面断面図）である。図２および図３は、半導体装置ＣＰ１の平面図（平面レイアウト図）である。図２および図３のＡ１−Ａ２線の断面図が図１にほぼ対応している。なお、図２は、半導体装置ＣＰ１を上面（表面）側から見たときの、半導体装置ＣＰ１を構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２の平面レイアウトが示されている。図３は、半導体装置ＣＰ１を上面（表面）側から見たときの、半導体装置ＣＰ１を構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されている。図２および図３は平面図であるが、理解を簡単にするために、図２において、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２にハッチングを付し、図３において、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図２においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【００２１】
図１〜図３に示される本実施の形態の半導体装置（半導体チップ）ＣＰ１は、トライアックを有する半導体装置、すなわち双方向サイリスタを有する半導体装置であり、半導体装置を構成する半導体基板１にトライアックが形成されたもの、すなわち半導体装置を構成する半導体基板１に双方向サイリスタ（サイリスタＴＹ１，ＴＹ２）が形成されたものである。本実施の形態の半導体装置ＣＰ１の構成を具体的に説明する。
【００２２】
本実施の形態の半導体装置ＣＰ１を構成する半導体基板１には、ｐ型半導体領域Ｐ１、ｐ型半導体領域Ｐ２、ｐ型半導体領域Ｐ３、ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ４が形成されている。これらのｐ型半導体領域Ｐ１，Ｐ２，Ｐ３およびｎ型半導体領域Ｎ２，Ｎ４は、半導体基板１に不純物（ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３はホウ素などのｐ型不純物、ｎ型半導体領域Ｎ２，Ｎ４はリンなどのｎ型不純物）を導入（より特定的には拡散）することで形成されている。
【００２３】
半導体基板１は、ｎ型の単結晶シリコンなどからなる半導体基板（ｎ型半導体基板）であり、半導体基板１において、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３およびｎ型半導体領域Ｎ２，Ｎ４となっていない領域（すなわちｐ型半導体領域Ｐ１，Ｐ２，Ｐ３またはｎ型半導体領域Ｎ２，Ｎ４用の不純物がほとんど拡散していない領域）は、ｎ型基板領域（ｎ型半導体領域）Ｎ１となっている。すなわち、ｎ型基板領域Ｎ１は、半導体基板１の一部で構成されており、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３およびｎ型半導体領域Ｎ２，Ｎ４を形成する前の段階の半導体基板１の不純物状態（ｎ型半導体状態）をほぼ維持している領域（基板領域）に対応しており、ｎ型半導体領域とみなすこともできる。ｎ型基板領域Ｎ１は、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ３との間に介在している。ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ１，Ｐ２，Ｐ３およびｎ型半導体領域Ｎ２，Ｎ４とを合わせたものが、半導体基板１全体となる。
【００２４】
これらの半導体領域（Ｐ１，Ｐ２，Ｐ３，Ｎ１，Ｎ２，Ｎ４）について具体的に説明すると以下のようになる。
【００２５】
ｐ型半導体領域Ｐ１は、本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の外周部分（外周領域）に形成されており、半導体基板１の表面から裏面まで達している。このため、半導体基板１において、半導体基板１の側面に接する部分（領域）は、ｐ型半導体領域Ｐ１となっている。このｐ型半導体領域Ｐ１によってｎ型基板領域Ｎ１が規定（画定）されており、平面的に見て、ｎ型基板領域Ｎ１は、周囲をｐ型半導体領域Ｐ１によって囲まれている。従って、ｎ型基板領域Ｎ１の側面は、ｐ型半導体領域Ｐ１に接している。なお、「平面的に見て」と「平面視で（平面視において）」とは同義であり、半導体基板１の主面（表面または裏面）に平行な平面で見たときを意味するものとする。
【００２６】
なお、半導体基板１の互いに反対側に位置する２つの主面のうち、後述の電極Ｔ１，Ｇ１が形成されている側の主面を半導体基板１の表面と呼び、裏面電極Ｔ２が形成されている側の主面を半導体基板１の裏面と呼ぶものとする。ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２は、半導体基板１の表面側に形成されている。ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４は、半導体基板１の裏面側に形成されている。ｐ型半導体領域Ｐ１は、ｎ型基板領域Ｎ１およびｐ型半導体領域Ｐ３に接しているが、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ４からは離間して形成されている。
【００２７】
ｐ型半導体領域Ｐ２は、半導体基板１の表面側の中央付近に形成されている。ｐ型半導体領域Ｐ２は、ｎ型基板領域Ｎ１内に形成されており、ｎ型基板領域Ｎ１で包まれるように形成されている。すなわち、ｐ型半導体領域Ｐ２は、ｎ型基板領域Ｎ１に内包されるように形成されている。別の見方をすると、ｐ型半導体領域Ｐ２の側面と底面（底部）とが、ｎ型基板領域Ｎ１に接しており、ｐ型半導体領域Ｐ２の上面は半導体基板１の表面で露出している。ｐ型半導体領域Ｐ２は、半導体基板１の表面から、例えば２０〜６０μｍ程度の深さにわたって形成されている。
【００２８】
ｎ型半導体領域Ｎ２は、半導体基板１の表面側の中央付近に形成されているが、ｐ型半導体領域Ｐ２内に形成されており、ｐ型半導体領域Ｐ２で包まれるように形成されている。すなわち、ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２に内包されるように形成されている。別の見方をすると、ｎ型半導体領域Ｎ２の側面および底面（底部）が、ｐ型半導体領域Ｐ２に接しており、ｎ型半導体領域Ｎ２の上面は、半導体基板１の表面で露出している。また、ｎ型半導体領域Ｎ２は、ｎ型基板領域Ｎ１には接しておらず、ｎ型半導体領域Ｎ２とｎ型基板領域Ｎ１との間にｐ型半導体領域Ｐ２が介在した状態となっている。
【００２９】
ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２よりも浅く形成されている。すなわち、半導体基板１の表面からｎ型半導体領域Ｎ２の底部（底面）までの深さ（距離）は、半導体基板１の表面からｐ型半導体領域Ｐ２の底部（底面）までの深さ（距離）よりも浅く（小さく）なっている。例えば、ｎ型半導体領域Ｎ２は、半導体基板１の表面から、２〜４０μｍ程度の深さにわたって形成されている。
【００３０】
ｐ型半導体領域Ｐ３は、半導体基板１の裏面側に形成されている。すなわち、ｐ型半導体領域Ｐ３は、半導体基板１の裏面に接する領域に形成されている。平面的に見て、ｐ型半導体領域Ｐ３の周囲はｐ型半導体領域Ｐ１に囲まれているため、ｐ型半導体領域Ｐ３の側面はｐ型半導体領域Ｐ１に接している。ｐ型半導体領域Ｐ３をｐ型半導体領域Ｐ１よりも高不純物濃度とした場合には、半導体基板１の裏面に接する部分のｐ型半導体領域Ｐ１がｐ型半導体領域Ｐ３に置換され得る。
【００３１】
ｎ型半導体領域Ｎ４は、半導体基板１の裏面側に形成されているが、ｐ型半導体領域Ｐ３内に形成されており、ｐ型半導体領域Ｐ３で包まれるように形成されている。すなわち、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３に内包されるように形成されている。別の見方をすると、ｎ型半導体領域Ｎ４の側面および底面（底部）が、ｐ型半導体領域Ｐ３に接しており、ｎ型半導体領域Ｎ４の上面は半導体基板１の裏面で露出している。このため、ｎ型半導体領域Ｎ４は、ｎ型基板領域Ｎ１に接しておらず、ｎ型半導体領域Ｎ４とｎ型基板領域Ｎ１との間にｐ型半導体領域Ｐ３が介在した状態となっている。
【００３２】
ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３よりも浅く形成されている。すなわち、半導体基板１の裏面からｎ型半導体領域Ｎ４の底部（底面）までの深さ（距離）は、半導体基板１の裏面からｐ型半導体領域Ｐ３の底部（底面）までの深さ（距離）よりも浅く（小さく）なっている。例えば、ｐ型半導体領域Ｐ３は、半導体基板１の裏面から、２０〜６０μｍ程度の深さにわたって形成され、ｎ型半導体領域Ｎ４は、半導体基板１の裏面から、２〜４０μｍ程度の深さにわたって形成されている。ここで、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ３については、これらが半導体基板１の裏面側に形成されていることから、半導体基板１の裏面側を上面と呼び、半導体基板１の内部側を底面（底部）と呼んでいる。
【００３３】
ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ４は、ｎ型基板領域Ｎ１よりも不純物濃度（ｎ型不純物濃度）が高い。このため、ｎ型半導体領域Ｎ２，Ｎ４の各比抵抗（抵抗率）は、ｎ型基板領域Ｎ１の比抵抗（抵抗率）よりも低くなっている。ｎ型半導体領域Ｎ２，Ｎ４を高濃度ｎ型半導体領域または高濃度ｎ型不純物拡散領域とみなし、ｎ型基板領域Ｎ１を低濃度ｎ型半導体領域または低濃度ｎ型不純物拡散領域とみなすことができる。また、ｎ型半導体領域Ｎ２，Ｎ４の各不純物濃度（ｎ型不純物濃度）は、互いにほぼ同程度とすることができる。
【００３４】
半導体基板１の厚み（半導体基板１の厚みは後述の半導体基板１Ｗの厚みにほぼ対応する）は、例えば１５０〜３００μｍ程度とすることができる。また、ｐ型半導体領域Ｐ２の底部（底面）からｐ型半導体領域Ｐ３の底部（底面）までの距離（すなわちｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ３との間に位置する部分のｎ型基板領域Ｎ１の厚み）は、例えば５０〜２６０μｍ程度とすることができる。ここで、ｐ型半導体領域Ｐ２の底部（底面）は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とのＰＮ接合面に対応し、ｐ型半導体領域Ｐ３の底面は、ｐ型半導体領域Ｐ３とｎ型基板領域Ｎ１とのＰＮ接合面に対応している。
【００３５】
このような半導体基板１を構成するｎ型基板領域Ｎ１、ｎ型半導体領域Ｎ２，Ｎ４およびｐ型半導体領域Ｐ１，Ｐ２，Ｐ３における接触関係を更に具体的に説明すると、以下のようになる。
【００３６】
すなわち、ｐ型半導体領域Ｐ１は、ｎ型基板領域Ｎ１およびｐ型半導体領域Ｐ３と接触しているが、他の半導体領域（Ｎ２，Ｎ４，Ｐ２）とは接触していない。ｐ型半導体領域Ｐ２は、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２と接触しているが、他の半導体領域（Ｎ４，Ｐ１，Ｐ３）とは接触していない。ｐ型半導体領域Ｐ３は、ｎ型基板領域Ｎ１、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ１と接触しているが、他の半導体領域（Ｎ２，Ｐ２）とは接触していない。ｎ型基板領域Ｎ１は、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３と接触しているが、他の半導体領域（Ｎ２，Ｎ４）とは接触していない。ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２と接触しているが、他の半導体領域（Ｎ１，Ｎ４，Ｐ１，Ｐ３）とは接触していない。ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３と接触しているが、他の半導体領域（Ｎ１，Ｎ２，Ｐ１，Ｐ２）とは接触していない。これらの半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ２，Ｐ３）により、半導体基板１が構成されている。
【００３７】
本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の裏面（より特定的には裏面全体）上には、裏面電極（主端子、第２主端子）Ｔ２が形成されている。裏面電極Ｔ２は、ｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４との両方に接しており、ｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４との両方に電気的に接続されている。裏面電極Ｔ２は、例えばＡｕ（金）膜などの金属膜からなる。また、裏面電極Ｔ２がｐ型半導体領域Ｐ１に接していてもよい。但し、裏面電極は、他の半導体領域（Ｎ１，Ｎ２，Ｐ２）には接触していない。
【００３８】
本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の表面（裏面電極Ｔ２が形成された側とは反対側の主面）には、絶縁膜（層間絶縁膜）ＩＬが形成されている。絶縁膜ＩＬは、例えばＰＳＧ（Phospho Silicate Glass）膜などからなる。絶縁膜ＩＬには、コンタクトホール（開口部、貫通孔）ＣＴ１，ＣＴ２が形成されており、各コンタクトホールＣＴ１，ＣＴ２の底部では、半導体基板１の主面（表面）の一部が露出されている。
【００３９】
絶縁膜ＩＬに形成されたコンタクトホールＣＴ１，ＣＴ２のうち、コンタクトホールＣＴ１は電極Ｔ１用のコンタクトホールであり、コンタクトホールＣＴ２は電極Ｇ１用のコンタクトホールである。コンタクトホールＣＴ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２の両領域にまたがるように形成されており、コンタクトホールＣＴ１の底部では、ｎ型半導体領域Ｎ２の少なくとも一部とｐ型半導体領域Ｐ２の一部とが露出されている。コンタクトホールＣＴ２は、ｐ型半導体領域Ｐ２の上部に形成されており、コンタクトホールＣＴ２の底部では、ｐ型半導体領域Ｐ２の一部が露出されているが、ｎ型半導体領域Ｎ２は露出されていない。なお、コンタクトホールＣＴ１とコンタクトホールＣＴ２とは平面的に重なっておらず互いに離間しているため、ｐ型半導体領域Ｐ２のうち、コンタクトホールＣＴ１の底部で露出する領域とコンタクトホールＣＴ２の底部で露出する領域とは、平面的に重なっておらず互いに離間している。
【００４０】
半導体基板１の表面上には、電極（主端子、第１主端子）Ｔ１および電極（ゲート端子）Ｇ１が形成されている。すなわち、コンタクトホールＣＴ１の底部で露出するｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ２の上部に、電極Ｔ１が形成され、コンタクトホールＣＴ２の底部で露出するｐ型半導体領域Ｐ２の上部に、電極Ｇ１が形成されている。このため、電極Ｔ１は、ｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ２の両方に接して電気的に接続され、電極Ｇ１は、ｐ型半導体領域Ｐ２に接して電気的に接続されている。コンタクトホールＣＴ２の底部では、ｎ型半導体領域Ｎ２は露出されていないため、電極Ｇ１は、ｎ型半導体領域Ｎ２には接していない。平面的に見て、電極Ｔ１はコンタクトホールＣＴ１を内包し、電極Ｇ１はコンタクトホールＣＴ２を内包している。平面的に見て、電極Ｔ１のうち、コンタクトホールＣＴ１の外部に位置する部分と、電極Ｇ１のうち、コンタクトホールＣＴ２の外部に位置する部分とは、絶縁膜ＩＬ上に位置している。
【００４１】
電極Ｔ１，Ｇ１の接触関係をより具体的に説明すると、次のようになる。すなわち、電極Ｔ１は、ｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ２に接しているが、他の半導体領域（Ｎ１，Ｎ４，Ｐ１，Ｐ３）および電極Ｔ２，Ｇ１とは接触していない。電極Ｇ１は、ｐ型半導体領域Ｐ２に接しているが、他の半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ３）および電極Ｔ１，Ｔ２とは接触していない。電極Ｔ１と電極Ｇ１とは、互いに接触していない（離間している）。
【００４２】
電極Ｇ１が、半導体基板１に形成されたいずれのｎ型半導体領域にも接していないことは、本実施の形態の半導体装置ＣＰ１の主要な特徴の一つである。このようにするのは、詳細は後述するが、本実施の形態の半導体装置ＣＰ１が後述のモードＭ１，Ｍ４での動作を前提としており、後述のモードＭ２，Ｍ３で動作する必要がないためである。
【００４３】
電極Ｔ１と電極Ｇ１とは、同層の導電体膜により形成されており、例えばアルミニウムを主体とする導電体膜により形成されている。電極Ｔ１，Ｇ１は、例えば、絶縁膜ＩＬ上にコンタクトホールＣＴ１，ＣＴ２内を埋めるように導電体膜を形成してから、この導電体膜をパターニングすることで、形成されている。
【００４４】
電極Ｔ１と電極Ｇ１とには、ボンディングワイヤなどの接続用部材が接続できるようになっている。このため、電極Ｔ１，Ｇ１を端子とみなすこともできる。
【００４５】
次に、表面保護膜（パッシベーション膜）として、絶縁膜ＰＶを形成した場合について、図４を参照して説明する。ここで、図４は、本実施の形態の半導体装置ＣＰ１の変形例（絶縁膜ＰＶを形成した場合）を示す断面図であり、上記図１に対応するものである。
【００４６】
図４に示されるように、半導体基板１の表面側の最上層に、すなわち絶縁膜ＩＬ上に、表面保護膜（パッシベーション膜）として、絶縁膜ＰＶを形成することもできる。電極Ｔ１，Ｇ１は、同層の導電体膜により形成されているが、互いに分離されており、図４において、電極Ｔ１，Ｇ１間は、絶縁膜ＰＶで満たされている。絶縁膜ＰＶを形成した場合には、この絶縁膜ＰＶが半導体装置ＣＰ１の最上層の膜となり、半導体装置ＣＰ１を保護する最上層保護膜として機能することができる。絶縁膜ＰＶは、例えばポリイミド樹脂などの樹脂材料膜（樹脂膜）とすることができる。最上層の絶縁膜ＰＶをポリイミド樹脂などのような樹脂膜（有機系絶縁膜）とすることで、比較的軟らかい樹脂膜を最上層として半導体装置ＣＰ１の取り扱いを容易にすることができる。
【００４７】
図４に示されるように、絶縁膜ＰＶには、開口部（コンタクトホール、貫通孔）ＯＰ１，ＯＰ２が形成されており、このうち、開口部ＯＰ１は電極Ｔ１用の開口部であり、開口部ＯＰ２は電極Ｇ１用の開口部である。開口部ＯＰ１は、電極Ｔ１の上部に形成されており、開口部ＯＰ１の底部では、電極Ｔ１の一部が露出されている。すなわち、電極Ｔ１の上面の周辺部と側面とは絶縁膜ＰＶで覆われ、電極Ｔ１の上面の中央部は開口部ＯＰ１から露出されている。また、開口部ＯＰ２は、電極Ｇ１の上部に形成されており、開口部ＯＰ２の底部では、電極Ｇ１の一部が露出されている。すなわち、電極Ｇ１の上面の周辺部と側面とは絶縁膜ＰＶで覆われ、電極Ｇ１の上面の中央部は開口部ＯＰ２から露出されている。
【００４８】
図４において、開口部ＯＰ１から露出する部分の電極Ｔ１と、開口部ＯＰ２から露出する部分の電極Ｇ１とが、ボンディングパッド（パッド、パッド電極）となって、そこにボンディングワイヤなどの接続用部材が接続できるようになっている。また、更に他の変形例として、開口部ＯＰ１，ＯＰ２から露出する電極Ｔ１，Ｇ１上にバンプ電極（突起状電極）を形成することもできる。
【００４９】
また、本実施の形態の半導体装置は、後述のように、半導体基板（半導体ウエハ）１Ｗを複数のチップに切断（ダイシング）したものである。このため、本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の表面の周辺部（半導体基板１の表面のうちの側面近傍領域）には、絶縁膜ＩＬや絶縁膜ＰＶが形成されていなくともよく、これにより、半導体基板１Ｗを切断（ダイシング）しやすくすることができる。
【００５０】
また、後述の実施の形態２〜６の半導体装置ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂにおいても、図４と同様に絶縁膜ＰＶを形成することもできる。
【００５１】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造工程の一例を図面を参照して説明する。
【００５２】
図５〜図９は、本実施の形態の半導体装置ＣＰ１、ここではトライアックを有する半導体装置ＣＰ１の製造工程中の断面図であり、上記図１に対応する断面が示されている。
【００５３】
まず、図５に示されるように、例えば１０〜１００Ωｃｍ程度の比抵抗を有するｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１Ｗを準備（用意）する。
【００５４】
次に、図６に示されるように、半導体基板１Ｗの表面および裏面を酸化させて酸化シリコン膜（絶縁膜）ＯＸを形成する。ここで、半導体基板１Ｗの互いに反対側に位置する二つの主面のうち、後で電極Ｔ１，Ｇ１が形成される側の主面を半導体基板１Ｗの表面と呼び、後で裏面電極Ｔ２が形成される側の主面を半導体基板１Ｗの裏面と呼ぶこととする。
【００５５】
次に、フォトリソグラフィ法およびエッチング法を用いることで、半導体基板１Ｗの表面および裏面において、チップ領域ＣＰＲの外周部の酸化シリコン膜ＯＸを除去する。それから、ドーパントとしてホウ素（Ｂ）などのｐ型不純物を、半導体基板１Ｗの表面および裏面から半導体基板１Ｗの内部方向に拡散させることで、図６に示されるように、ｐ型半導体領域Ｐ１を形成する。ここで、チップ領域ＣＰＲは、そこから１つの半導体装置（半導体チップ）ＣＰ１が製造される領域に対応する。ｐ型半導体領域Ｐ１は、他の半導体領域（Ｎ２，Ｎ４，Ｐ２，Ｐ３）を形成する前に形成することが好ましい。
【００５６】
ｐ型半導体領域Ｐ１を形成するためのｐ型不純物の拡散は、例えば、ホウ素（Ｂ）のようなｐ型不純物を含む固体、液体または気体を、半導体基板１Ｗの表面および裏面に接触させることで、ドーパント源を半導体基板１Ｗの表面および裏面に付与してから、このドーパント（ｐ型不純物）を半導体基板１Ｗの表面および裏面から半導体基板１Ｗの内部に熱拡散させることで、行うことができる。また、ｐ型半導体領域Ｐ１を形成するためのｐ型不純物（ドーパント）の熱拡散の条件としては、例えば、１２５０〜１３００℃で１００〜２００時間程度の熱処理を例示できる。この際、酸化シリコン膜ＯＸがマスク（拡散マスク）として機能するため、半導体基板１Ｗの表面および裏面のうちの酸化シリコン膜ＯＸが形成されていない領域から、半導体基板１Ｗの内部に向かってｐ型不純物が拡散するが、半導体基板１Ｗの表面および裏面のうちの酸化シリコン膜ＯＸが形成されている領域からは、半導体基板１Ｗの内部に向かってｐ型不純物は拡散しない。このため、図６に示されるように、ｐ型半導体領域Ｐ１は、チップ領域ＣＰＲのうちの外周部（外周領域）に形成される。また、半導体基板１Ｗの表面側からｐ型不純物が拡散することで形成されたｐ型半導体領域Ｐ１と、半導体基板１Ｗの裏面側からｐ型不純物が拡散することで形成されたｐ型半導体領域Ｐ１とは、半導体基板１Ｗの厚み方向の中央付近でつながっている。このため、ｐ型半導体領域Ｐ１は、半導体基板１Ｗの表面から裏面まで達している。
【００５７】
平面的に見てチップ領域ＣＰＲの外周部にｐ型半導体領域Ｐ１を形成したことで、チップ領域ＣＰＲにおいて、平面的に見てｐ型半導体領域Ｐ１に周囲を囲まれたｎ型基板領域（ｎ型半導体領域）Ｎ１が規定される。この段階では、ｎ型基板領域Ｎ１は、半導体基板１Ｗの表面から裏面まで達している。このｎ型基板領域Ｎ１は、上述のようにｎ型の半導体基板１Ｗを準備した後に、不純物がほとんど拡散されずにｎ型の半導体基板１Ｗの不純物状態がそのまま維持されている領域に対応している。このため、ｎ型基板領域Ｎ１は、ｎ型半導体領域とみなすこともできる。ｐ型半導体領域Ｐ１の形成後、半導体基板１Ｗの各チップ領域ＣＰＲにおいて、ｐ型半導体領域Ｐ１に囲まれた領域（この段階ではｎ型基板領域Ｎ１）に、以下に説明するように、他の半導体領域（Ｐ２，Ｐ３，Ｎ２，Ｎ４）が形成される。
【００５８】
次に、図７に示されるように、半導体基板１Ｗの表面側から半導体基板１Ｗ内にｐ型半導体領域Ｐ２用の不純物（ｐ型不純物）を拡散させることで半導体基板１Ｗの表面側にｐ型半導体領域Ｐ２を形成し、半導体基板１Ｗの裏面側から半導体基板１Ｗ内にｐ型半導体領域Ｐ３用の不純物（ｐ型不純物）を拡散させることで半導体基板１Ｗの裏面側にｐ型半導体領域Ｐ３を形成する。具体的には、ｐ型半導体領域Ｐ２，Ｐ３は、次のようにして形成することができる。
【００５９】
まず、半導体基板１Ｗの表面側からｐ型半導体領域Ｐ２用のイオン注入を行うことで、半導体基板１Ｗの表面付近（表面側の表層部分）にｐ型半導体領域Ｐ２用の不純物（ｐ型不純物）を導入し、また、半導体基板１Ｗの裏面側からｐ型半導体領域Ｐ３用のイオン注入を行うことで、半導体基板１Ｗの裏面付近（裏面側の表層部分）にｐ型半導体領域Ｐ３用の不純物（ｐ型不純物）を導入する。それから、上記ｐ型半導体領域Ｐ２用のイオン注入および上記ｐ型半導体領域Ｐ３用のイオン注入で導入されたｐ型不純物（例えばホウ素など）を、熱処理によって半導体基板１Ｗ内に更に拡散させる（主として半導体基板１Ｗの厚み方向に拡散させる）ことで、ｐ型半導体領域Ｐ２，Ｐ３を形成する。ｐ型半導体領域Ｐ２，Ｐ３を形成するためのｐ型不純物（例えばホウ素など）の熱拡散の条件としては、例えば、１２５０〜１３００℃で２５〜５０時間程度の熱処理を例示できる。ｐ型半導体領域Ｐ２を形成するために行う熱拡散処理と、ｐ型半導体領域Ｐ３を形成するために行う熱拡散処理とを、同じ熱処理により行っているため、製造工程数を低減できる。
【００６０】
ｐ型半導体領域Ｐ２は、半導体基板１Ｗの表面から、２０〜６０μｍ程度の深さにわたって形成される。また、ｐ型半導体領域Ｐ２用のイオン注入を行なう際に、フォトリソグラフィ法で形成したフォトレジストパターンをイオン注入阻止マスクとして使用することなどにより、ｐ型半導体領域Ｐ２は、平面的に見て、ｐ型半導体領域Ｐ１から離間するように形成され、また、チップ領域ＣＰＲの端部（外周部）から４００〜１０００μｍ程度離間するように形成される。
【００６１】
一方、ｐ型半導体領域Ｐ３は、半導体基板１Ｗの裏面から、２０〜６０μｍ程度の深さにわたって形成される。ｐ型半導体領域Ｐ３の側面はｐ型半導体領域Ｐ１に接した状態となる。また、ｐ型半導体領域Ｐ２形成用の熱拡散処理とｐ型半導体領域Ｐ３形成用の熱拡散処理とを同じ熱処理により行っていることから、半導体基板１の表面からｐ型半導体領域Ｐ２の底面（底部）までの深さと、半導体基板１の裏面からｐ型半導体領域Ｐ３の底面（底部）までの深さとは、ほぼ同じとなる。
【００６２】
次に、図８に示されるように、半導体基板１Ｗの表面側から半導体基板１Ｗ内にｎ型半導体領域Ｎ２用の不純物（ｎ型不純物）を拡散させることで、半導体基板１Ｗの表面側にｎ型半導体領域Ｎ２を形成し、半導体基板１Ｗの裏面側から半導体基板１Ｗ内にｎ型半導体領域Ｎ４用の不純物（ｎ型不純物）を拡散させることで、半導体基板１Ｗの裏面側にｎ型半導体領域Ｎ４を形成する。形成されたｎ型半導体領域Ｎ２，Ｎ４は、ｎ型基板領域Ｎ１よりも高不純物濃度である。具体的には、ｎ型半導体領域Ｎ２，Ｎ４は、次のようにして形成することができる。
【００６３】
ｎ型半導体領域Ｎ２，Ｎ４を形成するためのｎ型不純物の拡散は、例えば、リン（Ｐ）のようなｎ型不純物を含む固体、液体または気体を、半導体基板１Ｗの表面および裏面に接触させることで、ドーパント源を半導体基板１Ｗの表面および裏面に付与してから、このドーパント（ｎ型不純物）を半導体基板１Ｗの表面および裏面から半導体基板１Ｗの内部に熱拡散させることで、行うことができる。この際、フォトリソグラフィ法を用いて形成したフォトレジストパターン（このフォトレジストパターンは、半導体基板１Ｗの表面および裏面においてｎ型半導体領域Ｎ２，Ｎ４を形成しない領域に形成される）を利用することによって、半導体基板１Ｗの表面および裏面に部分的にドーパント源を付与すればよい。また、ｎ型半導体領域Ｎ２，Ｎ４を形成するためのｎ型不純物の熱拡散の条件としては、例えば、１０００〜１２５０℃で１〜４０時間程度の熱処理を例示できる。ｎ型半導体領域Ｎ２を形成するために行う熱拡散処理と、ｎ型半導体領域Ｎ４を形成するために行う熱拡散処理とを、同じ熱処理により行っているため、製造工程数を低減できる。
【００６４】
ｎ型半導体領域Ｎ２は、平面的に見て、ｐ型半導体領域Ｐ２に内包されるように形成される。ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２よりも浅く形成され、例えば、半導体基板１Ｗの表面から、２〜４０μｍ程度の深さにわたって形成される。このため、ｐ型半導体領域Ｐ２内にｎ型半導体領域Ｎ２が形成され、平面的に見ても、厚み方向に見ても、ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ２に内包されるように形成される。
【００６５】
ｎ型半導体領域Ｎ４は、平面的に見て、ｐ型半導体領域Ｐ３に内包されるように形成される。また、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３よりも浅く形成され、例えば、半導体基板１Ｗの裏面から、２〜４０μｍ程度の深さにわたって形成される。このため、ｐ型半導体領域Ｐ３内にｎ型半導体領域Ｎ４が形成され、平面的に見ても、厚み方向に見ても、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３に内包されるように形成される。また、ｎ型半導体領域Ｎ２，Ｎ４形成用の熱拡散処理を同じ熱処理により行っていることから、半導体基板１の表面からｎ型半導体領域Ｎ２の各底面（底部）までの深さと、半導体基板１の裏面からｎ型半導体領域Ｎ４の底面（底部）までの深さとは、互いにほぼ同じとなる。
【００６６】
次に、図９に示されるように、半導体基板１Ｗの表面側の主面全体に絶縁膜（層間絶縁膜）ＩＬを形成する。絶縁膜ＩＬは、例えばＰＳＧ（Phospho Silicate Glass）膜などとすることができる。それから、例えばフォトリソグラフィ法およびエッチング法などを用いて絶縁膜ＩＬにコンタクトホールＣＴ１，ＣＴ２を形成する。絶縁膜ＩＬのコンタクトホールＣＴ１，ＣＴ２の底部では、半導体基板１Ｗの主面（表面）の一部が露出する。具体的には、コンタクトホールＣＴ１の底部では、ｎ型半導体領域Ｎ２の少なくとも一部とｐ型半導体領域Ｐ２の一部とが露出され、コンタクトホールＣＴ２の底部では、ｐ型半導体領域Ｐ２の他の一部が露出される。
【００６７】
次に、半導体基板１Ｗの表面側の主面全体に導電体膜を形成してから、この導電体膜を例えばフォトリソグラフィ法およびエッチング法などを用いてパターニングすることで、電極Ｔ１，Ｇ１を形成する。電極Ｔ１，Ｇ１形成用の上記導電体膜は、例えばアルミニウムを主体とする導電体膜とすることができ、ＰＶＤ法などにより形成することができる。電極Ｔ１は、コンタクトホールＣＴ１の底部でｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ２に接してそれらに電気的に接続され、電極Ｇ１は、コンタクトホールＣＴ２の底部でｐ型半導体領域Ｐ２に接して電気的に接続される。
【００６８】
次に、半導体基板１Ｗの裏面側の主面全体に、裏面電極Ｔ２を形成する。裏面電極Ｔ２は、例えばＰＶＤ法などにより形成することができる。裏面電極Ｔ２は、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ１，Ｐ３に接している。
【００６９】
その後、半導体基板１Ｗを切断して各チップ領域ＣＰＲに分離することにより、上記図１〜図３の半導体装置（半導体チップ）ＣＰ１が製造される。個片化された個々のチップ領域ＣＰＲが、本実施の形態の半導体装置（半導体チップ）ＣＰ１となる。このため、上記半導体基板１の切断前が上記半導体基板１Ｗであり、上記半導体基板１Ｗの個片化されたものが上記半導体基板１に対応する。
【００７０】
なお、上記図４の半導体装置ＣＰ１を製造する場合は、電極Ｔ１，Ｇ１の形成後で裏面電極Ｔ２の形成前に、絶縁膜ＰＶを形成すればよい。具体的には、以下のような工程を行う。まず、半導体基板１Ｗの表面側の主面全体に、すなわち、電極Ｔ１，Ｇ１を覆うように絶縁膜ＩＬ上に絶縁膜ＰＶを形成する。これにより、電極Ｔ１，Ｇ１が、表面保護膜としての絶縁膜ＰＶにより被覆される（覆われる）。絶縁膜ＰＶは、例えばポリイミド樹脂などの樹脂材料膜（樹脂膜）とすることができる。それから、例えばフォトリソグラフィ法およびエッチング法などを用いて絶縁膜ＰＶに開口部ＯＰ１，ＯＰ２を形成する。これにより、開口部ＯＰ１から電極Ｔ１の一部が露出され、開口部ＯＰ２から電極Ｇ１の一部が露出される。その後、上述のように裏面電極Ｔ２を形成すればよい。
【００７１】
＜トライアックの説明＞
本実施の形態の半導体装置ＣＰ１は、トライアックが形成された半導体装置、すなわち、双方向サイリスタが形成された半導体装置である。具体的には、電極Ｔ１と裏面電極Ｔ２との間に、サイリスタＴＹ１とサイリスタＴＹ２とが形成されている。なお、上記図１では、サイリスタＴＹ１，ＴＹ２に流れ得る電流を矢印で模式的に示してある。半導体装置ＣＰ１は、電極Ｔ１と裏面電極Ｔ２との間にサイリスタＴＹ１とサイリスタＴＹ２とが並列に接続された回路構成を有しているが、サイリスタＴＹ１とサイリスタＴＹ２とは、電極Ｔ１と裏面電極Ｔ２との間に流れる電流の向きが反対である。
【００７２】
サイリスタＴＹ１は、裏面電極Ｔ２と電極Ｔ１との間に、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２によって形成されている。すなわち、サイリスタＴＹ１は、裏面電極Ｔ２と電極Ｔ１との間に、裏面電極Ｔ２側から順に、ｐ型半導体領域（ここではｐ型半導体領域Ｐ３）、ｎ型半導体領域（ここではｎ型基板領域Ｎ１）、ｐ型半導体領域（ここではｐ型半導体領域Ｐ２）およびｎ型半導体領域（ここではｎ型半導体領域Ｎ２）が直列に接続されることで形成されている。
【００７３】
サイリスタＴＹ２は、電極Ｔ１と裏面電極Ｔ２との間に、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４によって形成されている。すなわち、サイリスタＴＹ２は、電極Ｔ１と裏面電極Ｔ２との間に、電極Ｔ１側から順に、ｐ型半導体領域（ここではｐ型半導体領域Ｐ２）、ｎ型半導体領域（ここではｎ型基板領域Ｎ１）、ｐ型半導体領域（ここではｐ型半導体領域Ｐ３）およびｎ型半導体領域（ここではｎ型半導体領域Ｎ４）が直列に接続されることで形成されている。
【００７４】
サイリスタＴＹ１においては、裏面電極Ｔ２側がアノード側となり、電極Ｔ１側がカソード側となっており、一方、サイリスタＴＹ２においては、電極Ｔ１側がアノード側となり、裏面電極Ｔ２側がカソード側となっている。電極Ｇ１は、ゲート端子（サイリスタＴＹ１，ＴＹ２のゲート端子）として機能することができる。サイリスタＴＹ１は、裏面電極Ｔ２から電極Ｔ１に、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２を経由して電流が流れるサイリスタとみなすこともできる。サイリスタＴＹ２は、電極Ｔ１から裏面電極Ｔ２に、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４を経由して電流が流れるサイリスタとみなすこともできる。
【００７５】
＜比較例について＞
図１０は、比較例の半導体装置ＣＰ１０１の断面図（側面断面図）であり、本実施の形態の上記図１に対応するものである。図１１および図１２は、比較例の半導体装置ＣＰ１０１の平面図（平面レイアウト図）であり、本実施の形態の上記図２および図３にそれぞれ対応するものである。図１１および図１２のＢ１−Ｂ２線の断面図が図１０にほぼ対応している。なお、図１１は、半導体装置ＣＰ１０１を上面（表面）側から見たときの、半導体装置ＣＰ１０１を構成する半導体基板１０１の主面（表面）におけるｐ型半導体領域Ｐ１０１，Ｐ１０２、ｎ型基板領域Ｎ１０１およびｎ型半導体領域Ｎ１０２，Ｎ１０３の平面レイアウトが示されている。図１２は、半導体装置ＣＰ１０１を上面（表面）側から見たときの、半導体装置ＣＰ１０１を構成する半導体基板１０１の裏面におけるｐ型半導体領域Ｐ１０１，Ｐ１０３およびｎ型半導体領域Ｎ１０４の平面レイアウトが示されている。図１１および図１２は平面図であるが、理解を簡単にするために、図１１において、ｐ型半導体領域Ｐ１０２およびｎ型半導体領域Ｎ１０２，Ｎ１０３にハッチングを付し、図１２において、ｐ型半導体領域Ｐ１０３およびｎ型半導体領域Ｎ１０４にハッチングを付してある。また、図１１においては、理解を簡単にするために、電極Ｔ１０１用のコンタクトホールＣＴ１０１と、電極Ｇ１０１用のコンタクトホールＣＴ１０２とを点線で示してある。
【００７６】
図１０〜図１２に示される比較例の半導体装置ＣＰ１０１も、トライアックが形成された半導体装置である。
【００７７】
比較例の半導体装置ＣＰ１０１を構成する半導体基板１０１（本実施の形態の半導体基板１に相当するもの）には、ｐ型半導体領域Ｐ１０１、ｐ型半導体領域Ｐ１０２、ｐ型半導体領域Ｐ１０３、ｎ型半導体領域Ｎ１０２、ｎ型半導体領域Ｎ１０３およびｎ型半導体領域Ｎ１０４が形成されている。半導体基板１０１は、ｎ型の単結晶シリコンなどからなる半導体基板であり、半導体基板１において、ｐ型半導体領域Ｐ１０１，Ｐ１０２，Ｐ１０３およびｎ型半導体領域Ｎ１０２，Ｎ１０３，Ｎ１０４となっていない領域は、これらの半導体領域を形成する前の段階の半導体基板１０１の不純物状態をほぼ維持しているｎ型基板領域（ｎ型半導体領域）Ｎ１０１となっている。
【００７８】
ｐ型半導体領域Ｐ１０１（本実施の形態におけるｐ型半導体領域Ｐ１に相当するもの）は、半導体基板１０１の外周領域に形成されている。ｐ型半導体領域Ｐ１０２（本実施の形態におけるｐ型半導体領域Ｐ２に相当するもの）は半導体基板１０１の表面側に形成されている。ｐ型半導体領域Ｐ１０３（本実施の形態におけるｐ型半導体領域Ｐ３に相当するもの）は、半導体基板１０１の裏面側に形成されている。ｎ型半導体領域Ｎ１０４（本実施の形態におけるｎ型半導体領域Ｎ４に相当するもの）は、半導体基板１０１の裏面側に、ｐ型半導体領域Ｐ１０３に内包されるように形成されている。ｎ型基板領域Ｎ１０１（本実施の形態におけるｎ型基板領域Ｎ１に相当するもの）は、ｐ型半導体領域Ｐ１０２とｐ型半導体領域Ｐ１０３との間に介在している。
【００７９】
ｎ型半導体領域Ｎ１０２は、半導体基板１０１の表面側に、ｐ型半導体領域Ｐ１０２に内包されるように形成されているが、本実施の形態におけるｎ型半導体領域Ｎ２とは平面レイアウトが相違している。また、比較例の半導体装置ＣＰ１０１においては、ｎ型半導体領域Ｎ１０３が、半導体基板１０１の表面側に、ｐ型半導体領域Ｐ１０２に内包されるようにかつｎ型半導体領域Ｎ１０２とは離間するように形成されているが、本実施の形態の半導体装置ＣＰ１では、ｎ型半導体領域Ｎ１０３に相当するものは形成されていない。
【００８０】
比較例の半導体装置ＣＰ１０１を構成する半導体基板１０１の表面上には、絶縁膜ＩＬが形成されている。電極Ｔ１０１（本実施の形態における電極Ｔ１に相当するもの）は、半導体基板１０１の表面上に、絶縁膜ＩＬに設けられたコンタクトホールＣＴ１０１の底部で露出するｎ型半導体領域Ｎ１０２およびｐ型半導体領域Ｐ１０２に接して電気的に接続されるように形成されている。裏面電極Ｔ１０２（本実施の形態における裏面電極Ｔ２に相当するもの）は、半導体基板１０１の裏面上に、ｎ型半導体領域Ｎ１０４およびｐ型半導体領域Ｐ１０１，Ｐ１０３に接して電気的に接続されるように形成されている。電極Ｇ１０１は、半導体基板１０１の表面上に、絶縁膜ＩＬに設けられたコンタクトホールＣＴ１０１の底部で露出するｎ型半導体領域Ｎ１０３およびｐ型半導体領域Ｐ１０２に接して電気的に接続されるように形成されている。
【００８１】
本実施の形態の半導体装置ＣＰ１においては、電極Ｇ１は、半導体基板１を構成する各半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ２，Ｐ３）のうち、ｐ型半導体領域Ｐ２にのみ接していた。それに対して、比較例の半導体装置ＣＰ１０１においては、電極Ｇ１０１は、半導体基板１０１を構成する各半導体領域（Ｎ１０１，Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｐ１０１，Ｐ１０２，Ｐ１０３）のうち、ｎ型半導体領域Ｎ１０３とｐ型半導体領域Ｐ１０２との両方に接している。
【００８２】
このような比較例の半導体装置ＣＰ１０１では、サイリスタＴＹ１０１，ＴＹ１０２が形成されている。ここで、サイリスタＴＹ１０１は、裏面電極Ｔ１０２から電極Ｔ１０１にｐ型半導体領域Ｐ１０３、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０２およびｎ型半導体領域Ｎ１０２を経て電流が流れ、サイリスタＴＹ１０２は、電極Ｔ１０１から裏面電極Ｔ１０２にｐ型半導体領域Ｐ１０２、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０３およびｎ型半導体領域Ｎ１０４を経て電流が流れる。電極Ｇ１０１はゲート端子として機能することができる。
【００８３】
＜トライアックの動作モードについて＞
トライアックの動作には、４つの動作モード（モードＭ１，Ｍ２，Ｍ３，Ｍ４）が考えられる。図１３および図１４は、これら４つの動作モードの説明図であり、上記図１０の比較例の半導体装置ＣＰ１０１についての４つの動作モード（モードＭ１，Ｍ２，Ｍ３，Ｍ４）を説明するものである。
【００８４】
まず、モード（動作モード、トリガモード）Ｍ１について説明する。モードＭ１では、図１３からも分かるように、電極Ｔ１０１よりも裏面電極Ｔ１０２を高電位（高電圧）とした状態（例えば裏面電極Ｔ１０２に正電位を、電極Ｔ１０１に負電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１０１に、電極Ｔ１０１よりも高電位の電圧（例えば正電位）を印加する。これにより、サイリスタＴＹ１０１をオン状態（導通状態、ターンオン状態）にすることができる。
【００８５】
このモードＭ１を具体的に説明すると、図１３のモードＭ１の欄に示されるように、まず、電極Ｇ１０１からｐ型半導体領域Ｐ１０２を通って電極Ｔ１０１にゲート電流（ｉ１の電流）が流れると、ｎ型半導体領域Ｎ１０２とｐ型半導体領域Ｐ１０２との間のＰＮ接合が順バイアスされ、ｎ型半導体領域Ｎ１０２からｐ型半導体領域Ｐ１０２を通り電子（ｉ２の電子）がｎ型基板領域Ｎ１０１に注入される。その結果、ｎ型基板領域Ｎ１０１の電位がｐ型半導体領域Ｐ１０３の電位より低くなり、ｎ型基板領域Ｎ１０１とｐ型半導体領域Ｐ１０３との間のＰＮ接合が順バイアス状態となる。そして、正孔（ｉ３の正孔）がｐ型半導体領域Ｐ１０３からｎ型基板領域Ｎ１０１に入り込み、サイリスタＴＹ１０１が導通状態（ターンオン）となる。つまり、図１４のモードＭ１の欄において、電極Ｔ１０１よりも裏面電極Ｔ１０２を高電位とした状態で電極Ｇ１０１に電極Ｔ１０１よりも高電位の電圧を印加することにより、トランジスタＴＲ１、トランジスタＴＲ２の順にオンしてサイリスタＴＹ１０１がオン状態（導通状態）となるのである。サイリスタＴＹ１０１がターンオンすることにより、裏面電極Ｔ１０２（ここではアノード）と電極Ｔ１０１（ここではカソード）との間が導通（ターンオン）し、裏面電極Ｔ１０２（ここではアノード）から電極Ｔ１０１（ここではカソード）に、ｐ型半導体領域Ｐ１０３、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０２およびｎ型半導体領域Ｎ１０２を経由して電流が流れる。すなわち、上記図１０において、符号ＴＹ１０１を付した矢印の向きに電流が流れる。
【００８６】
なお、図１３および後述の図１５において、符号ＬＤは負荷に対応し、また、正孔の流れを、矢印を付した実線（矢印の向きが正孔が流れる向きに対応）で模式的に示し、電子の流れを、矢印を付した点線（矢印の向きが電子が流れる向きに対応）で模式的に示してある。
【００８７】
次に、モード（動作モード、トリガモード）Ｍ２について説明する。モードＭ２では、図１３からも分かるように、電極Ｔ１０１よりも裏面電極Ｔ１０２を高電位（高電圧）とした状態（例えば裏面電極Ｔ１０２に正電位を、電極Ｔ１０１に負電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１０１に、電極Ｔ１０１よりも低電位の電圧（例えば負電位）を印加する。これにより、サイリスタＴＹ１０１をオン状態（導通状態、ターンオン状態）にすることができる。
【００８８】
このモードＭ２を具体的に説明すると、図１３のモードＭ２の欄に示されるように、まず、電極Ｔ１０１に対して電極Ｇ１０１が逆バイアスになるので、ゲート電流（電極Ｔ１０１から電極Ｇ１０１へ流れるｉ１の電流）はｐ型半導体領域Ｐ１０２のうち、ｎ型半導体領域Ｎ１０３下方の狭い領域を流れる。それにより、その横方向抵抗による電圧降下で電位が生じ、ｎ型半導体領域Ｎ１０３とｐ型半導体領域Ｐ１０２との間のＰＮ接合の電極Ｔ１０１側が順バイアスされ、ｎ型半導体領域Ｎ１０３から電子（ｉ２の電子）が注入されてｎ型基板領域Ｎ１０１に移動する。この電子により、ｎ型基板領域Ｎ１０１とｐ型半導体領域Ｐ１０３との間のＰＮ接合の電位差は順バイアスとなって、ｐ型半導体領域Ｐ１０３からｎ型基板領域Ｎ１０１に正孔（ｉ３の正孔）が注入される。この正孔電流（ｉ３の正孔）は、ＰＮ接合（ｐ型半導体領域Ｐ１０３とｎ型基板領域Ｎ１０１との間のＰＮ接合に対応）とＰＮ接合（ｐ型半導体領域Ｐ１０３とｎ型半導体領域Ｎ１０４との間のＰＮ接合に対応）とに挟まれたｐ型半導体領域Ｐ１０３の横方向抵抗を通って流れるため、電圧降下を生じ、サイリスタＴＹ１０１をオン状態（導通状態）に移行させる。つまり、図１４のモードＭ２の欄において、電極Ｔ１０１よりも裏面電極Ｔ１０２を高電位とした状態で電極Ｇ１０１に電極Ｔ１０１よりも低電位の電圧を印加することにより、トランジスタＴＲ５、トランジスタＴＲ２、トランジスタＴＲ１の順にオンしてサイリスタＴＹ１０１がオン状態（導通状態）となるのである。サイリスタＴＹ１０１がターンオンすることにより、裏面電極Ｔ１０２（ここではアノード）と電極Ｔ１０１（ここではカソード）との間が導通（ターンオン）し、裏面電極Ｔ１０２（ここではアノード）から電極Ｔ１０１（ここではカソード）に、ｐ型半導体領域Ｐ１０３、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０２およびｎ型半導体領域Ｎ１０２を経由して電流が流れる。すなわち、上記図１０において、符号ＴＹ１０１を付した矢印の向きに電流が流れる。
【００８９】
次に、モード（動作モード、トリガモード）Ｍ３について説明する。モードＭ３では、図１３からも分かるように、電極Ｔ１０１よりも裏面電極Ｔ１０２を低電位（低電圧）とした状態（例えば裏面電極Ｔ１０２に負電位を、電極Ｔ１０１に正電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１０１に、電極Ｔ１０１よりも低電位の電圧（例えば負電位）を印加する。これにより、サイリスタＴＹ１０２をオン状態（導通状態、ターンオン状態）にすることができる。
【００９０】
このモードＭ３を具体的に説明すると、図１３のモードＭ３の欄に示されるように、まず、ゲート電流（ｉ１の電流）が電極Ｔ１０１からｐ型半導体領域Ｐ１０２を通って電極Ｇ１０１へ流れることにより、ｐ型半導体領域Ｐ１０２とｎ型半導体領域Ｎ１０３との間のＰＮ接合が順バイアスされ、ｎ型半導体領域Ｎ１０３から電子（ｉ２の電子）が移動する。その結果、ｐ型半導体領域Ｐ１０２とｎ型基板領域Ｎ１０１との間のＰＮ接合の順バイアス状態が進み、ｐ型半導体領域Ｐ１０２からｎ型基板領域Ｎ１０１へ正孔が注入される。この正孔（ｉ３の正孔）の移動により、ｐ型半導体領域Ｐ１０３とｎ型半導体領域Ｎ１０４との間のＰＮ接合が順バイアス状態となり、ｎ型半導体領域Ｎ１０４からｐ型半導体領域Ｐ１０３を通ってｎ型基板領域Ｎ１０１に電子（ｉ４の電子）が流れ、サイリスタＴＹ１０２がオン状態（導通状態）となる。つまり、図１４のモードＭ３の欄において、電極Ｔ１０１よりも裏面電極Ｔ１０２を低電位とした状態で電極Ｇ１０１に電極Ｔ１０１よりも低電位の電圧を印加することにより、トランジスタＴＲ５、トランジスタＴＲ４、トランジスタＴＲ３の順にオンしてサイリスタＴＹ１０２がオン状態（導通状態）となるのである。サイリスタＴＹ１０２がターンオンすることにより、電極Ｔ１０１（ここではアノード）と裏面電極Ｔ１０２（ここではカソード）との間が導通（ターンオン）し、電極Ｔ１０１（ここではアノード）から裏面電極Ｔ１０２（ここではカソード）に、ｐ型半導体領域Ｐ１０２、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０３、およびｎ型半導体領域Ｎ１０４を経由して電流が流れる。すなわち、上記図１０において、符号ＴＹ１０２を付した矢印の向きに電流が流れる。
【００９１】
次に、モード（動作モード、トリガモード）Ｍ４について説明する。モードＭ４では、図１３からも分かるように、電極Ｔ１０１よりも裏面電極Ｔ１０２を低電位（低電圧）とした状態（例えば裏面電極Ｔ１０２に負電位を、電極Ｔ１０１に正電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１０１に、電極Ｔ１０１よりも高電位の電圧（例えば正電位）を印加する．これにより、サイリスタＴＹ１０２をオン状態（導通状態、ターンオン状態）にすることができる。
【００９２】
このモードＭ４を具体的に説明すると、図１３のモードＭ４の欄に示されるように、まず、ゲート電流（ｉ１の電流）が電極Ｇ１０１から、ｐ型半導体領域Ｐ１０２におけるＰＮ接合（ｐ型半導体領域Ｐ１０２とｎ型基板領域Ｎ１０１との間のＰＮ接合に対応）とＰＮ接合（ｐ型半導体領域Ｐ１０２とｎ型半導体領域Ｎ１０２との間のＰＮ接合に対応）とに挟まれた狭い領域の横方向抵抗を通って電極Ｔ１０１へ流れる。この抵抗（前記横方向抵抗）の電圧降下により、ｐ型半導体領域Ｐ１０２とｎ型半導体領域Ｎ１０２との間のＰＮ接合の一部が順バイアスされ、ｎ型半導体領域Ｎ１０２からの電子（ｉ２の電子）の注入が起こる。これにより、ｐ型半導体領域Ｐ１０２とｎ型基板領域Ｎ１０１との間のＰＮ接合はいっそう順バイアス状態を深めるので、ｐ型半導体領域Ｐ１０２からｎ型基板領域Ｎ１０１に正孔（ｉ３の正孔）の移動が生じ、サイリスタＴＹ１０２がオン状態（導通状態）へと移行する。つまり、図１４のモードＭ４の欄において、電極Ｔ１０１よりも裏面電極Ｔ１０２を低電位とした状態で電極Ｇ１０１に電極Ｔ１０１よりも高電位の電圧を印加することにより、トランジスタＴＲ１、トランジスタＴＲ６、トランジスタＴＲ３´、トランジスタＴＲ４、トランジスタＴＲ３の順にオンしてサイリスタＴＹ１０２がオン状態（導通状態）となるのである。サイリスタＴＹ１０２がターンオンすることにより、電極Ｔ１０１（ここではアノード）と裏面電極Ｔ１０２（ここではカソード）との間が導通（ターンオン）し、電極Ｔ１０１（ここではアノード）から裏面電極Ｔ１０２（ここではカソード）に、ｐ型半導体領域Ｐ１０２、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０３、およびｎ型半導体領域Ｎ１０４を経由して電流が流れる。すなわち、上記図１０において、符号ＴＹ１０２を付した矢印の向きに電流が流れる。
【００９３】
＜本実施の形態の半導体装置ＣＰ１の動作モードについて＞
上記図１０〜図１２の比較例の半導体装置ＣＰ１０１では、上記４つのモードＭ１，Ｍ２，Ｍ３，Ｍ４のいずれでも動作可能なように、半導体基板１０１を構成する各半導体領域（Ｎ１０１，Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｐ１０１，Ｐ１０２，Ｐ１０３）を設計している。すなわち、上記モードＭ１（ゲート端子である電極Ｇ１０１に電極Ｔ１０１よりも高電位の電圧を印加する場合）と、上記モードＭ２（ゲート端子である電極Ｇ１０１に電極Ｔ１０１よりも低電位の電圧を印加する場合）との両方で、サイリスタＴＹ１０１がターンオンするようにしている。また、上記モードＭ３（ゲート端子である電極Ｇ１０１に電極Ｔ１０１よりも低電位の電圧を印加する場合）と、上記モードＭ４（ゲート端子である電極Ｇ１０１に電極Ｔ１０１よりも高電位の電圧を印加する場合）との両方で、サイリスタＴＹ１０２がターンオンするようにしている。このため、サイリスタの動作モードが多い分、各動作モードに最適な設計はできず、いずれの動作モードＭ１，Ｍ２，Ｍ３，Ｍ４にも均等に配慮したバランスのよい設計を行う必要がある。しかしながら、比較例の半導体装置ＣＰ１０１では、いずれの動作モードＭ１，Ｍ２，Ｍ３，Ｍ４にも均等に配慮したバランスのよい設計を行う必要がある分、各動作モードに対する最適な設計を行うことは難しい。このため、各動作モードでの特性向上を図るには限界があり、トライアックを有する半導体装置の性能向上には、限界がある。
【００９４】
それに対して、本実施の形態の半導体装置ＣＰ１においては、トライアックの動作モードとして考えられる上記４つのモードＭ１，Ｍ２，Ｍ３，Ｍ４のうち、本実施の形態の半導体装置ＣＰ１で使用可能な動作モードは、上記モードＭ１と上記モードＭ４であり、上記モードＭ２と上記モードＭ３とは、本実施の形態の半導体装置ＣＰ１では使用しない。一方、後述の実施の形態４，５，６では、使用可能な動作モードは、上記モードＭ２と上記モードＭ３であり、上記モードＭ１と上記モードＭ４とは、後述の実施の形態４，５，６の半導体装置ＣＰ２，ＣＰ２ａ，ＣＰ２ｂでは使用しない（実施の形態４，５，６については後で詳述するので、ここではこれ以上の説明は省略する）。以下、図１５および図１６を参照して説明する。ここで、図１５および図１６は、本実施の形態および後述の実施の形態２〜６の半導体装置（ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ）の動作モードの説明図である。
【００９５】
すなわち、本実施の形態の半導体装置ＣＰ１においては、図１５からも分かるように、サイリスタＴＹ１をターンオンするには、モードＭ１として、電極Ｔ１よりも裏面電極Ｔ２を高電位（高電圧）とした状態（例えば裏面電極Ｔ２に正電位を、電極Ｔ１に負電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１に、電極Ｔ１よりも高電位の電圧（例えば正電位）を印加する。これにより、サイリスタＴＹ１をオン状態（導通状態、ターンオン状態）にすることができる。
【００９６】
このモードＭ１の動作原理は、上記図１３を参照して説明したモードＭ１の動作原理と基本的には同じである。つまり、図１６のモードＭ１において、電極Ｔ１よりも裏面電極Ｔ２を高電位とした状態で電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することにより、トランジスタＴＲ１、トランジスタＴＲ２の順にオンしてサイリスタＴＹ１がオン状態（導通状態）となるのである。ここで、トランジスタＴＲ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成され、トランジスタＴＲ２は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成される。サイリスタＴＹ１がターンオンすることにより、裏面電極Ｔ２（ここではアノード）と電極Ｔ１（ここではカソード）との間が導通（ターンオン）し、裏面電極Ｔ２（ここではアノード）から電極Ｔ１（ここではカソード）に、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２を経由して電流が流れる。すなわち、上記図１において、符号ＴＹ１を付した矢印の向きに電流が流れる。
【００９７】
モードＭ１によってサイリスタＴＹ１が一旦オン状態になると、電極Ｇ１（ゲート端子）への電圧の印加を停止しても、サイリスタＴＹ１のオン状態は維持され、裏面電極Ｔ２から電極Ｔ１への電流通過（上記図１において符号ＴＹ１を付した電流の通過）は継続される。サイリスタＴＹ１の導通を停止（ターンオフ）するためには、裏面電極Ｔ２と電極Ｔ１との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ１が一旦オン状態となると、裏面電極Ｔ２と電極Ｔ１との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ１のオン状態が継続されるが、裏面電極Ｔ２と電極Ｔ１との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ１の導通は停止（ターンオフ）する。
【００９８】
また、本実施の形態の半導体装置ＣＰ１においては、図１５からも分かるように、サイリスタＴＹ２をターンオンするには、モードＭ４として、電極Ｔ１よりも裏面電極Ｔ２を低電位（低電圧）とした状態（例えば裏面電極Ｔ２に負電位を、電極Ｔ１に正電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１に、電極Ｔ１よりも高電位の電圧（例えば正電位）を印加する。これにより、サイリスタＴＹ２をオン状態（導通状態、ターンオン状態）にすることができる。
【００９９】
このモードＭ４の動作原理は、上記図１３を参照して説明したモードＭ４の動作原理と基本的には同じである。つまり、図１６のモードＭ４において、電極Ｔ１よりも裏面電極Ｔ２を低電位とした状態で電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することにより、トランジスタＴＲ１、トランジスタＴＲ６、トランジスタＴＲ３´、トランジスタＴＲ４、トランジスタＴＲ３の順にオンしてサイリスタＴＹ２がオン状態（導通状態）となるのである。ここで、トランジスタＴＲ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成され、トランジスタＴＲ６は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成され、トランジスタＴＲ３´は、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４とで形成される。また、トランジスタＴＲ４は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成され、トランジスタＴＲ３は、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４とで形成される。サイリスタＴＹ２がターンオンすることにより、電極Ｔ１（ここではアノード）と裏面電極Ｔ２（ここではカソード）との間が導通（ターンオン）し、電極Ｔ１（ここではアノード）から裏面電極Ｔ２（ここではカソード）に、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３、およびｎ型半導体領域Ｎ４を経由して電流が流れる。すなわち、上記図１において、符号ＴＹ２を付した矢印の向きに電流が流れる。
【０１００】
モードＭ４によってサイリスタＴＹ２が一旦オン状態になると、電極Ｇ１（ゲート端子）への電圧の印加を停止しても、サイリスタＴＹ２のオン状態は維持され、電極Ｔ１から裏面電極Ｔ２への電流通過（上記図１において符号ＴＹ２を付した電流の通過）は継続される。サイリスタＴＹ２の導通を停止（ターンオフ）するためには、電極Ｔ１と裏面電極Ｔ２との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ２が一旦オン状態となると、電極Ｔ１と裏面電極Ｔ２との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ２のオン状態が継続されるが、電極Ｔ１と裏面電極Ｔ２との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ２の導通は停止（ターンオフ）する。
【０１０１】
また、本実施の形態の半導体装置ＣＰ１においては、上記モードＭ２のように電極Ｔ１よりも裏面電極Ｔ２を高電位とした状態でゲート端子である電極Ｇ１に電極Ｔ１よりも低電位の電圧を印加した場合と、上記モードＭ３のように電極Ｔ１よりも裏面電極Ｔ２を低電位とした状態でゲート端子である電極Ｇ１に電極Ｔ１よりも低電位の電圧を印加する場合とは、サイリスタＴＹ１，ＴＹ２のいずれもターンオンしない。つまり、本実施の形態の半導体装置ＣＰ１においては、サイリスタＴＹ１をターンオンする場合とサイリスタＴＹ２をターンオンする場合の両方において、サイリスタをターンオンするためにゲート端子（ここでは電極Ｇ１）に印加する電圧は、電極Ｔ１よりも高電位（高電圧）であり、ゲート端子（ここでは電極Ｇ１）に電極Ｔ１以下の電位を印加しても、サイリスタＴＹ１，ＴＹ２はターンオンしないのである。なお、ターンオンとは、非道通（オフ状態）のサイリスタが導通状態（オン状態）となることに対応している。
【０１０２】
このように、本実施の形態の半導体装置ＣＰ１は、モードＭ１，Ｍ４での動作を前提として設計され、上記モードＭ２，Ｍ３での動作を考慮する必要なく設計することができる。
【０１０３】
上記比較例の半導体装置ＣＰ１０１では、モードＭ１，Ｍ４においては、ゲート端子（電極Ｇ１０１）に接するｐ型半導体領域Ｐ１０２をトリガ（サイリスタＴＹ１０１，サイリスタＴＹ１０２をターンオンするためのトリガ）に用い、上記モードＭ２，Ｍ３においては、ゲート端子（電極Ｇ１０１）に接するｎ型半導体領域Ｎ１０３をトリガ（サイリスタＴＹ１０１，サイリスタＴＹ１０２をターンオンするためのトリガ）に用いている。しかしながら、本実施の形態では、モードＭ２，Ｍ３を用いないため、モードＭ２，Ｍ３でトリガとして用いられる上記ｎ型半導体領域Ｎ１０３（ゲート端子である電極Ｇ１０１に接するｎ型半導体領域Ｎ１０３）は不要である。
【０１０４】
すなわち、上記比較例の半導体装置ＣＰ１０１では、モードＭ２，Ｍ３での動作をも可能とするために、ゲート端子（電極Ｇ１０１）に接するｎ型半導体領域Ｎ１０３を設けているが、本実施の形態では、モードＭ２，Ｍ３を用いないため、上記ｎ型半導体領域Ｎ１０３に相当するもの（すなわちゲート端子である電極Ｇ１に接するｎ型半導体領域）は不要である。このため、本実施の形態の半導体装置ＣＰ１においては、上記ｎ型半導体領域Ｎ１０３に相当するものは形成されておらず、ゲート端子である電極Ｇ１に接する半導体領域（半導体基板１に形成された半導体領域）は、ｐ型半導体領域Ｐ２のみであり、他の半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ３）には電極Ｇ１は接していない。
【０１０５】
＜ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２のレイアウトについて＞
このように、本実施の形態の半導体装置ＣＰ１では、ゲート端子である電極Ｇ１に接するｎ型半導体領域（ｎ型半導体領域Ｎ１０３に相当するもの）は半導体基板１に形成されておらず、電極Ｇ１は、ｐ型半導体領域（ここではｐ型半導体領域Ｐ２）のみに接し、半導体基板１に形成されたいずれのｎ型半導体領域（Ｎ１，Ｎ２，Ｎ４）にも接していない。また、電極Ｔ１は、ｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２とに接している。このｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２のレイアウトを工夫することで、トライアックの特性向上を図っている。
【０１０６】
すなわち、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（以下ｐ型半導体領域Ｐ２Ｇと称す）と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（以下ｐ型半導体領域Ｐ２Ｔと称す）との間に、ｎ型半導体領域Ｎ２が延在していることを、レイアウト上の主要な特徴の一つとしている。
【０１０７】
ここで、「電極Ｇ１が接する部分のｐ型半導体領域Ｐ２」とは、ｐ型半導体領域Ｐ２のうち、コンタクトホールＣＴ２（電極Ｇ１用のコンタクトホールＣＴ２）から露出する部分に対応しており、図２においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｐ型半導体領域Ｐ２に対応している。半導体基板１の表面において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２を、符号Ｐ２Ｇを付してｐ型半導体領域Ｐ２Ｇと称することとする。平面視において、ｐ型半導体領域Ｐ２ＧはコンタクトホールＣＴ２と一致している。また、「電極Ｔ１が接する部分のｐ型半導体領域Ｐ２」とは、ｐ型半導体領域Ｐ２のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、図２においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｐ型半導体領域Ｐ２に対応している。半導体基板１の表面において、電極Ｔ１が接する部分のｐ型半導体領域Ｐ２を、符号Ｐ２Ｔを付してｐ型半導体領域Ｐ２Ｔと称することとする。ｐ型半導体領域Ｐ２Ｇおよびｐ型半導体領域Ｐ２Ｔは、次に述べる図１７において、それぞれハッチングを付して示されている。
【０１０８】
平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させる理由を、図１７および図１８を参照して説明する。図１７および図１８は、モードＭ１，Ｍ４におけるゲート電流の説明図である。図１７は、上記図２と同じレイアウト（平面図）であるが、図１８は、本実施の形態とはｐ型半導体領域Ｐ２のレイアウトが相違している。従って、図１７は、本実施の形態に対応する図であるが、図１８は、他の比較例（第２の比較例）に対応する図である。また、図１７および図１８は、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとにハッチングを付してある。なお、ゲート電流とは、サイリスタＴＹ１またはサイリスタＴＹ２をターンオンするためにゲート端子（ここでは電極Ｇ１）にオン信号（電圧）を印加した時に、ゲート端子（ここでは電極Ｇ１）と電極Ｔ１との間に流れる電流を指し、上記図１３および上記図１５において符号ｉ１を付した電流に対応している。
【０１０９】
モードＭ１，Ｍ４でゲート端子（ここでは電極Ｇ１）に対して電極Ｔ１よりも高電位のオン信号（電圧）を印加すると、図１７において矢印で模式的に示されるようなゲート電流ＩＧが、電極Ｇ１からｐ型半導体領域Ｐ２を通って電極Ｔ１へ流れる（上記図１５のモードＭ１，Ｍ４の欄において符号ｉ１を付した電流に対応している）。平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２が延在している場合、このゲート電流ＩＧは、図１７からも分かるように、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の下を通ることになる。このｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の下を通るゲート電流ＩＧがトリガとなって、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２から電子（上記図１３および図１５のモードＭ１，Ｍ４の欄において符号ｉ２を付した電子の流れに対応）がｐ型半導体領域Ｐ２を通りｎ型基板領域Ｎ１に注入される現象が起こる。これが、モードＭ１ではサイリスタＴＹ１のターンオンにつながり、モードＭ４ではサイリスタＴＹ２のターンオンにつながる。
【０１１０】
電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）のうち、ｎ型半導体領域Ｎ２の下を流れる成分が、ｎ型半導体領域Ｎ２からの電子の放出（上記図１３および図１５のモードＭ１，Ｍ４の欄において符号ｉ２を付した電子の流れ）を引き起こし、これが、サイリスタＴＹ１，ＴＹ２（モードＭ１の場合はサイリスタＴＹ１、モードＭ４の場合はサイリスタＴＹ２）をターンオンするためのトリガとして作用する。このため、トライアックの特性向上のためには、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）が、できるだけｎ型半導体領域Ｎ２の下を流れるようにすることが有効である。
【０１１１】
しかしながら、図１８のように、平面視においてｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２が延在していない場合には、ゲート電流ＩＧは、ｎ型半導体領域Ｎ２の下を通らずに、ｎ型半導体領域Ｎ２と平面的に重ならない領域のｐ型半導体領域Ｐ２を通って、ゲート端子（電極Ｇ１）から電極Ｔ１に流れる。このため、図１８の場合には、ゲート電流ＩＧが流れても、ｎ型半導体領域Ｎ２から電子（上記図１３および図１５のモードＭ１，Ｍ４の欄において符号ｉ２を付した電子の流れに対応）がｐ型半導体領域Ｐ２を通ってｎ型基板領域Ｎ１に注入される現象が起きず、サイリスタＴＹ１，ＴＹ２のターンオンにはつながらない。
【０１１２】
このため、モードＭ１，Ｍ４でのサイリスタＴＹ１，ＴＹ２のターンオンを可能とするためには、図１８のようなレイアウトは採用せずに、図１７のように、平面視においてｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させる必要がある。すなわち、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通るように、ｎ型半導体領域Ｎ２を配置させるのである。換言すれば、平面視において、ｎ型半導体領域Ｎ２を通らずにｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結べる経路が存在しないようにするのである。つまり、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通らない経路が生じないようにする。これは、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。これにより、トライアックの感度を向上させることができ、ゲート電流が小さい場合でも、モードＭ１，Ｍ４でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができるようになる。従って、トライアックを有する半導体装置の性能（特性）を向上させることができる。
【０１１３】
また、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）との間に、電極Ｔ１が接する部分のｎ型半導体領域Ｎ２が延在していることが、より好ましい。このようにすれば、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の上部に電極Ｔ１が配置されているため、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の下をゲート電流ＩＧが流れたときに、そのｎ型半導体領域Ｎ２から効率的に電子を放出させることができる。これにより、モードＭ１，Ｍ４で、より効率的にサイリスタＴＹ１，ＴＹ２をターンオンさせることができるようになる。なお、「電極Ｔ１が接する部分のｎ型半導体領域Ｎ２」とは、ｎ型半導体領域Ｎ２のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２や図１７においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｎ型半導体領域Ｎ２に対応している。
【０１１４】
このように、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させるが、これを実現するレイアウトとして、上記図１〜図３のレイアウトは、具体的には次のようになっている。
【０１１５】
すなわち、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）は、その二辺（図１７に示される平面形状が略矩形状のｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）の前記二辺（辺ＳＤ１，ＳＤ２）を囲むように、ｎ型半導体領域Ｎ２が延在している。
【０１１６】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２や図１７においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。また、平面視において、「電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）」と「電極Ｔ１が接する部分のｎ型半導体領域Ｎ２（すなわちコンタクトホールＣＴ１から露出する部分のｎ型半導体領域Ｎ２）」とを合わせた領域が、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」である。また、ｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２を囲むようにｎ型半導体領域Ｎ２が延在していることは、ｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２と対向する位置にｎ型半導体領域Ｎ２が延在（存在）していることに対応している。また、略矩形とは、矩形の角に丸みを持たせたものや、交差する辺が成す角度が９０°から若干ずれたものなども含むものとする。
【０１１７】
このように、平面視において、ｐ型半導体領域Ｐ２Ｇの二辺（辺ＳＤ１，ＳＤ２）を囲むようにｎ型半導体領域Ｎ２を延在させることにより、電極Ｇ１からｐ型半導体領域Ｐ２を通って電極Ｔ１に流れるゲート電流ＩＧの大部分がｎ型半導体領域Ｎ２の下を通るようになる。このため、ｎ型半導体領域Ｎ２の下を通るゲート電流ＩＧがトリガとなって、ｎ型半導体領域Ｎ２から電子がｐ型半導体領域Ｐ２を通ってｎ型基板領域Ｎ１に注入される現象が起こりやすくなり、モードＭ１，Ｍ４でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１１８】
平面形状が略矩形状のｐ型半導体領域Ｐ２において、角部近傍にコンタクトホールＣＴ２（ｐ型半導体領域Ｐ２Ｇ）を配置し、それ以外の大部分にコンタクトホールＣＴ１（ｐ型半導体領域Ｐ２Ｔおよびｎ型半導体領域Ｎ２）を配置すれば、平面視において、ｐ型半導体領域Ｐ２Ｇの二辺（辺ＳＤ１，ＳＤ２）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向した構造が得られる。
【０１１９】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｐ型半導体領域Ｐ２Ｇの二辺（辺ＳＤ１，ＳＤ２）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向する場合には、電極Ｇ１の二辺（辺ＳＤ１，ＳＤ２に相当する二辺）が、電極Ｔ１に対向した状態となる。
【０１２０】
また、大電流が流れるのは、電極Ｔ１，Ｔ２間である。このため、電極Ｇ１（コンタクトホールＣＴ２）の平面寸法（面積）は、電極Ｔ１（コンタクトホールＣＴ１）の平面寸法（面積）よりも小さくなっており、また、ｐ型半導体領域Ｐ２Ｇの平面寸法（面積）は、電極Ｔ１が接する部分の半導体基板１の表面（主面）の平面寸法（面積）よりも小さくなっている。また、ｐ型半導体領域Ｐ２Ｔの平面寸法（面積）は、ｐ型半導体領域Ｐ２Ｇの平面寸法（面積）よりも大きい方が好ましい。また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｐ型半導体領域Ｐ２Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１２１】
（実施の形態２）
図１９は、本実施の形態の半導体装置ＣＰ１ａの断面図（側面断面図）であり、上記実施の形態１の上記図１に対応するものである。図２０〜図２２は、本実施の形態の半導体装置ＣＰ１ａの平面図（平面レイアウト図）であり、上記本実施の形態１の上記図２、図３および図１７にそれぞれ対応するものである。図２０および図２１のＡ３−Ａ４線の断面図が図１９にほぼ対応している。なお、図２０は、半導体装置ＣＰ１ａを上面（表面）側から見たときの、半導体装置ＣＰ１ａを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２にハッチングを付してある。図２１は、半導体装置ＣＰ１ａを上面（表面）側から見たときの、半導体装置ＣＰ１ａを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図２２は、図２０と同じレイアウト（平面図）であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図２０および図２２においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１２２】
本実施の形態の半導体装置ＣＰ１ａが上記実施の形態１の半導体装置ＣＰ１と相違している点を以下に説明する。
【０１２３】
上記実施の形態１の半導体装置ＣＰ１と本実施の形態の半導体装置ＣＰ１ａとで、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させている点（すなわち、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通る点）は共通である。つまり、上記実施の形態１の半導体装置ＣＰ１と本実施の形態の半導体装置ＣＰ１ａでは、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態１と本実施の形態とで相違している。
【０１２４】
すなわち、本実施の形態では、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）は、その三辺（図２２に示される平面形状が略矩形状のｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２，ＳＤ３）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）の前記三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）を囲むように、ｎ型半導体領域Ｎ２が延在している。
【０１２５】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２０や図２２においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。また、ｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２，ＳＤ３を囲むようにｎ型半導体領域Ｎ２が延在していることは、ｐ型半導体領域Ｐ２Ｇの辺ＳＤ１，ＳＤ２，ＳＤ３と対向する位置にｎ型半導体領域Ｎ２が延在（存在）していることに対応している。
【０１２６】
このように、平面視において、ｐ型半導体領域Ｐ２Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）を囲むようにｎ型半導体領域Ｎ２を延在させることにより、電極Ｇ１からｐ型半導体領域Ｐ２を通って電極Ｔ１に流れるゲート電流ＩＧのほとんどがｎ型半導体領域Ｎ２の下を通るようになる。このため、ｎ型半導体領域Ｎ２の下を通るゲート電流ＩＧがトリガとなって、ｎ型半導体領域Ｎ２から電子がｐ型半導体領域Ｐ２を通ってｎ型基板領域Ｎ１に注入される現象が起こりやすくなり、モードＭ１，Ｍ４でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１２７】
平面形状が略矩形状のｐ型半導体領域Ｐ２において、一つの側辺の中央付近にコンタクトホールＣＴ２（ｐ型半導体領域Ｐ２Ｇ）を配置し、それ以外の大部分にコンタクトホールＣＴ１（ｐ型半導体領域Ｐ２Ｔおよびｎ型半導体領域Ｎ２）を配置すれば、平面視において、ｐ型半導体領域Ｐ２Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向した構造が得られる。
【０１２８】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｐ型半導体領域Ｐ２Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向する場合には、電極Ｇ１の三辺（辺ＳＤ１，ＳＤ２，ＳＤ３に相当する三辺）が、電極Ｔ１に対向した状態となる。
【０１２９】
また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｐ型半導体領域Ｐ２Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１３０】
これ以外については、本実施の形態の半導体装置ＣＰ１ａは、上記実施の形態１の半導体装置ＣＰ１と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０１３１】
本実施の形態の半導体装置ＣＰ１ａは、上記実施の形態１で得られる効果に加えて、以下の効果を得ることができる。
【０１３２】
すなわち、平面視において、ｐ型半導体領域Ｐ２Ｇの二辺（辺ＳＤ１，ＳＤ２）をｎ型半導体領域Ｎ２が囲んだ上記実施の形態１よりも、ｐ型半導体領域Ｐ２Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）をｎ型半導体領域Ｎ２が囲んだ本実施の形態の方が、ｎ型半導体領域Ｎ２の下方を通らずに電極Ｇ１から電極Ｔ１までゲート電流が流れ得る経路を少なくすることができる。このため、電極Ｇ１から電極Ｔ１に流れるゲート電流のうち、ｎ型半導体領域Ｎ２の下方を通る割合をより高めることができるため、モードＭ１，Ｍ４において、より低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになる。このため、トライアックの性能（特性）をより向上させることができる。
【０１３３】
（実施の形態３）
図２３は、本実施の形態の半導体装置ＣＰ１ｂの断面図（側面断面図）であり、上記実施の形態１の上記図１に対応するものである。図２４〜図２６は、本実施の形態の半導体装置ＣＰ１ｂの平面図（平面レイアウト図）であり、上記本実施の形態１の上記図２、図３および図１７にそれぞれ対応するものである。図２４および図２５のＡ５−Ａ６線の断面図が図２３にほぼ対応している。なお、図２４は、半導体装置ＣＰ１ｂを上面（表面）側から見たときの、半導体装置ＣＰ１ｂを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２にハッチングを付してある。図２５は、半導体装置ＣＰ１ｂを上面（表面）側から見たときの、半導体装置ＣＰ１ｂを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図２６は、図２４と同じレイアウト（平面図）であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図２４および図２６においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１３４】
本実施の形態の半導体装置ＣＰ１ｂが上記実施の形態１，２の半導体装置ＣＰ１，ＣＰ１ａと相違している点を以下に説明する。
【０１３５】
上記実施の形態１，２の半導体装置ＣＰ１，ＣＰ１ａと本実施の形態の半導体装置ＣＰ１ｂとで、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させている点（すなわち、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通る点）は共通である。つまり、上記実施の形態１の半導体装置ＣＰ１と上記実施の形態２の半導体装置ＣＰ１ａと本実施の形態の半導体装置ＣＰ１ｂでは、平面視において、ｐ型半導体領域Ｐ２Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態１と上記実施の形態２と本実施の形態とで相違している。
【０１３６】
すなわち、本実施の形態では、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）は、その周囲（図２２に示される平面形状が略矩形状のｐ型半導体領域Ｐ２Ｇの周囲全体）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）に囲まれている。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）の周囲を囲むように、ｎ型半導体領域Ｎ２が延在している。このとき、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｇ）の周囲が、電極Ｇ１が接する部分のｎ型半導体領域Ｎ２（すなわちコンタクトホールＣＴ１から露出する部分のｎ型半導体領域Ｎ２）で囲まれるようにすれば、より好ましい。
【０１３７】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２４や図２６においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。
【０１３８】
このように、平面視において、ｐ型半導体領域Ｐ２Ｇの周囲がｎ型半導体領域Ｎ２で囲まれていることにより、電極Ｇ１からｐ型半導体領域Ｐ２を通って電極Ｔ１に流れるゲート電流ＩＧの全てがｎ型半導体領域Ｎ２の下を通るようになる。このため、ｎ型半導体領域Ｎ２の下を通るゲート電流ＩＧがトリガとなって、ｎ型半導体領域Ｎ２から電子がｐ型半導体領域Ｐ２を通ってｎ型基板領域Ｎ１に注入される現象が起こりやすくなり、モードＭ１，Ｍ４でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１３９】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｐ型半導体領域Ｐ２Ｇの周囲が、電極Ｔ１が接する部分の半導体基板１の表面（主面）で囲まれる場合には、電極Ｇ１の周囲が、電極Ｔ１で囲まれた状態となる。
【０１４０】
このような構造は、平面形状が略矩形状のｐ型半導体領域Ｐ２において、大部分にコンタクトホールＣＴ１を配置し、そのコンタクトホールＣＴ１の片側半分程度の領域にｎ型半導体領域Ｎ２を配置し、そのｎ型半導体領域Ｎ２の中央付近にｎ型半導体領域Ｎ２を形成していない領域（ｐ型半導体領域Ｐ２のままの領域）を配置し、そこにコンタクトホールＣＴ２を配置すれば、得られる。
【０１４１】
また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｐ型半導体領域Ｐ２Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１４２】
これ以外については、本実施の形態の半導体装置ＣＰ１ｂは、上記実施の形態１の半導体装置ＣＰ１と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０１４３】
本実施の形態の半導体装置ＣＰ１ｂは、上記実施の形態１，２で得られる効果に加えて、以下の効果を得ることができる。
【０１４４】
すなわち、上記実施の形態１，２では、ｎ型半導体領域Ｎ２の下方を通らずに電極Ｇ１から電極Ｔ１までゲート電流が流れ得る経路を完全になくすことはできないが、平面視において、ｐ型半導体領域Ｐ２Ｇの周囲をｎ型半導体領域Ｎ２が囲んだ本実施の形態１では、ｎ型半導体領域Ｎ２の下方を通らずに電極Ｇ１から電極Ｔ１までゲート電流が流れ得る経路を完全になくすことができる。すなわち、電極Ｇ１から電極Ｔ１に流れるゲート電流の全てが、ｎ型半導体領域Ｎ２の下方を通ることになる。このため、モードＭ１，Ｍ４において、更に低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになる。従って、トライアックの性能（特性）を更に向上させることができる。
【０１４５】
（実施の形態４）
図２７は、本実施の形態の半導体装置ＣＰ２の断面図（側面断面図）であり、上記実施の形態１の上記図１に対応するものである。図２８〜図３０は、本実施の形態の半導体装置ＣＰ２の平面図（平面レイアウト図）であり、上記本実施の形態１の上記図２、図３および図１７にそれぞれ対応するものである。図２８および図２９のＣ１−Ｃ２線の断面図が図２７にほぼ対応している。なお、図２８は、半導体装置ＣＰ２を上面（表面）側から見たときの、半導体装置ＣＰ２を構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２，Ｎ３の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ３にハッチングを付してある。図２９は、半導体装置ＣＰ２を上面（表面）側から見たときの、半導体装置ＣＰ２を構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図３０は、図２８と同じレイアウト（平面図）であるが、理解を簡単にするために、ｎ型半導体領域Ｎ３Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図２８および図３０においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１４６】
以下、本実施の形態の半導体装置ＣＰ２が上記実施の形態１の半導体装置ＣＰ１と相違している点を中心に説明する。
【０１４７】
上記実施の形態１〜３の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂにおいては、トライアックの動作モードとして考えられる上記４つのモードＭ１，Ｍ２，Ｍ３，Ｍ４のうち、使用可能な動作モードは、上記モードＭ１と上記モードＭ４であり、上記モードＭ２と上記モードＭ３とは使用しなかった。それに対して、本実施の形態４の半導体装置ＣＰ２（および後述の実施の形態５，６の半導体装置ＣＰ２ａ，ＣＰ２ｂ）においては、使用可能な動作モードは、上記モードＭ２と上記モードＭ３であり、上記モードＭ１と上記モードＭ４とは使用しない。まず、これについて、上記図１５および図１６を再度参照して説明する。
【０１４８】
すなわち、本実施の形態の半導体装置ＣＰ２においては、上記図１５からも分かるように、サイリスタＴＹ１をターンオンするには、モードＭ２として、電極Ｔ１よりも裏面電極Ｔ２を高電位（高電圧）とした状態（例えば裏面電極Ｔ２に正電位を、電極Ｔ１に負電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１に、電極Ｔ１よりも低電位の電圧（例えば負電位）を印加する。これにより、サイリスタＴＹ１をオン状態（導通状態、ターンオン状態）にすることができる。
【０１４９】
このモードＭ２の動作原理は、上記図１３を参照して説明したモードＭ２の動作原理と基本的には同じである。つまり、図１６のモードＭ２において、電極Ｔ１よりも裏面電極Ｔ２を高電位とした状態で電極Ｇ１に電極Ｔ１よりも低電位の電圧を印加することにより、トランジスタＴＲ５、トランジスタＴＲ２、トランジスタＴＲ１の順にオンしてサイリスタＴＹ１０１がオン状態（導通状態）となるのである。ここで、トランジスタＴＲ５は、ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成され、トランジスタＴＲ２は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成され、トランジスタＴＲ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成される。サイリスタＴＹ１がターンオンすることにより、裏面電極Ｔ２（ここではアノード）と電極Ｔ１（ここではカソード）との間が導通（ターンオン）し、裏面電極Ｔ２（ここではアノード）から電極Ｔ１（ここではカソード）に、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２を経由して電流が流れる。すなわち、上記図１において、符号ＴＹ１を付した矢印の向きに電流が流れる。
【０１５０】
モードＭ２によってサイリスタＴＹ１が一旦オン状態になると、電極Ｇ１（ゲート端子）への電圧の印加を停止しても、サイリスタＴＹ１のオン状態は維持され、裏面電極Ｔ２から電極Ｔ１への電流通過（上記図１において符号ＴＹ１を付した電流の通過）は継続される。サイリスタＴＹ１の導通を停止（ターンオフ）するためには、裏面電極Ｔ２と電極Ｔ１との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ１が一旦オン状態となると、裏面電極Ｔ２と電極Ｔ１との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ１のオン状態が継続されるが、裏面電極Ｔ２と電極Ｔ１との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ１の導通は停止（ターンオフ）する。
【０１５１】
また、本実施の形態の半導体装置ＣＰ２においては、上記図１５からも分かるように、サイリスタＴＹ２をターンオンするには、モードＭ３として、電極Ｔ１よりも裏面電極Ｔ２を低電位（低電圧）とした状態（例えば裏面電極Ｔ２に負電位を、電極Ｔ１に正電位をそれぞれ印加した状態）で、ゲート端子である電極Ｇ１に、電極Ｔ１よりも低電位の電圧（例えば負電位）を印加する。これにより、サイリスタＴＹ２をオン状態（導通状態、ターンオン状態）にすることができる。
【０１５２】
このモードＭ３の動作原理は、上記図１３を参照して説明したモードＭ３の動作原理と基本的には同じである。つまり、図１６のモードＭ３において、電極Ｔ１よりも裏面電極Ｔ２を低電位とした状態で電極Ｇ１に電極Ｔ１よりも低電位の電圧を印加することにより、トランジスタＴＲ５、トランジスタＴＲ４、トランジスタＴＲ３の順にオンしてサイリスタＴＹ１０２がオン状態（導通状態）となるのである。ここで、トランジスタＴＲ５は、ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成され、トランジスタＴＲ４は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とで形成され、トランジスタＴＲ３は、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とｎ型半導体領域Ｎ４とで形成される。サイリスタＴＹ２がターンオンすることにより、電極Ｔ１（ここではアノード）と裏面電極Ｔ２（ここではカソード）との間が導通（ターンオン）し、電極Ｔ１（ここではアノード）から裏面電極Ｔ２（ここではカソード）に、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３、およびｎ型半導体領域Ｎ４を経由して電流が流れる。すなわち、上記図１において、符号ＴＹ２を付した矢印の向きに電流が流れる。
【０１５３】
モードＭ３によってサイリスタＴＹ２が一旦オン状態になると、電極Ｇ１（ゲート端子）への電圧の印加を停止しても、サイリスタＴＹ２のオン状態は維持され、電極Ｔ１から裏面電極Ｔ２への電流通過（上記図１において符号ＴＹ２を付した電流の通過）は継続される。サイリスタＴＹ２の導通を停止（ターンオフ）するためには、電極Ｔ１と裏面電極Ｔ２との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ２が一旦オン状態となると、電極Ｔ１と裏面電極Ｔ２との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ２のオン状態が継続されるが、電極Ｔ１と裏面電極Ｔ２との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ２の導通は停止（ターンオフ）する。
【０１５４】
また、本実施の形態の半導体装置ＣＰ２においては、上記モードＭ１のように電極Ｔ１よりも裏面電極Ｔ２を高電位とした状態でゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加した場合と、上記モードＭ４のように電極Ｔ１よりも裏面電極Ｔ２を低電位とした状態でゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加する場合とは、サイリスタＴＹ１，ＴＹ２のいずれもターンオンしない。つまり、本実施の形態の半導体装置ＣＰ２においては、サイリスタＴＹ１をターンオンする場合とサイリスタＴＹ２をターンオンする場合の両方において、サイリスタをターンオンするためにゲート端子（ここでは電極Ｇ１）に印加する電圧は、電極Ｔ１よりも低電位（低電圧）であり、ゲート端子（ここでは電極Ｇ１）に電極Ｔ１以上の電位を印加しても、サイリスタＴＹ１，ＴＹ２はターンオンしないのである。
【０１５５】
このように、本実施の形態の半導体装置ＣＰ２は、モードＭ２，Ｍ３での動作を前提として設計され、上記モードＭ１，Ｍ４での動作を考慮する必要なく設計することができる。このため、本実施の形態の半導体装置ＣＰ２が上記実施の形態１の半導体装置ＣＰ１と主に相違している点は、本実施の形態では、モードＭ１，Ｍ４を用いずにモードＭ２，Ｍ３を用いるため、半導体基板１にｎ型半導体領域Ｎ３が形成され、ゲート端子（電極Ｇ１）がこのｎ型半導体領域Ｎ３に接するが、ｐ型半導体領域Ｐ２に接しないようにしていることである。つまり、本実施の形態では、ゲート端子である電極Ｇ１に接する半導体領域（半導体基板１に形成された半導体領域）は、ｎ型半導体領域Ｎ３であり、他の半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｐ１，Ｐ２，Ｐ３）には電極Ｇ１は接しておらず、このｎ型半導体領域Ｎ３に相当するものは、上記実施の形態１，２，３の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂでは形成されていない。
【０１５６】
ｎ型半導体領域Ｎ３は、半導体基板１の表面側に形成されているが、ｐ型半導体領域Ｐ２内に形成されており、ｐ型半導体領域Ｐ２で包まれるように形成されている。すなわち、ｎ型半導体領域Ｎ３は、ｐ型半導体領域Ｐ２に内包されるように形成されている。別の見方をすると、ｎ型半導体領域Ｎ３の側面および底面（底部）が、ｐ型半導体領域Ｐ２に接しており、ｎ型半導体領域Ｎ３の上面は、半導体基板１の表面で露出している。但し、ｎ型半導体領域Ｎ３とｎ型半導体領域Ｎ２とは離間して形成されており、互いに接していない。すなわち、ｎ型半導体領域Ｎ３は、ｎ型基板領域Ｎ１にもｎ型半導体領域Ｎ２にも接しておらず、ｎ型半導体領域Ｎ３とｎ型半導体領域Ｎ２との間、およびｎ型半導体領域Ｎ３とｎ型基板領域Ｎ１との間に、ｐ型半導体領域Ｐ２が介在した状態となっている。ｎ型半導体領域Ｎ３は、ｐ型半導体領域Ｐ２よりも浅く形成されており、ｎ型半導体領域Ｎ２と同程度の深さで形成されている。すなわち、半導体基板１の表面からｎ型半導体領域Ｎ３の底部（底面）までの深さ（距離）は、半導体基板１の表面からｐ型半導体領域Ｐ２の底部（底面）までの深さ（距離）よりも浅く（小さく）なっており、半導体基板１の表面からｎ型半導体領域Ｎ２の底部（底面）までの深さ（距離）と同程度となっている。上記図８の工程でｎ型半導体領域Ｎ２を形成する際に、ｎ型半導体領域Ｎ３も一緒に（同工程で）形成することができる。
【０１５７】
このように、本実施の形態では、半導体基板１の表面側に、ｐ型半導体領域Ｐ２に内包されるようにかつｎ型半導体領域Ｎ２とは離間して形成されたｎ型半導体領域Ｎ３を設け、電極Ｇ１は、半導体基板１に形成されたいずれのｐ型半導体領域（Ｐ１，Ｐ２，Ｐ３）にも接しておらず、半導体基板１の表面においてｎ型半導体領域Ｎ３のみに接している。また、電極Ｔ１は、ｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２とに接している。このｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３のレイアウトを工夫することで、トライアックの特性向上を図っている。
【０１５８】
すなわち、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（以下ｎ型半導体領域Ｎ３Ｇと称す）と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）との間に、ｎ型半導体領域Ｎ２が延在していることを、レイアウト上の主要な特徴の一つとしている。
【０１５９】
ここで、「電極Ｇ１が接する部分のｎ型半導体領域Ｎ３」とは、ｎ型半導体領域Ｎ３のうち、コンタクトホールＣＴ２（電極Ｇ１用のコンタクトホールＣＴ２）から露出する部分に対応しており、図２８および図３０においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｎ型半導体領域Ｎ３に対応している。半導体基板１の表面において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３を、符号Ｎ３Ｇを付してｎ型半導体領域Ｎ３Ｇと称することとする。平面視において、ｎ型半導体領域Ｎ３ＧはコンタクトホールＣＴ２と一致している。また、「電極Ｔ１が接する部分のｐ型半導体領域Ｐ２」（すなわちｐ型半導体領域Ｐ２Ｔ）は、上記実施の形態１と同様、ｐ型半導体領域Ｐ２のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、図２８および図３０においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｐ型半導体領域Ｐ２に対応している。
【０１６０】
平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させる理由を説明する。
【０１６１】
モードＭ２，Ｍ３でゲート端子（ここでは電極Ｇ１）に対して電極Ｔ１よりも低電位のオン信号（電圧）を印加すると、図３０において矢印で模式的に示されるようなゲート電流ＩＧが、電極Ｔ１からｐ型半導体領域Ｐ２を通り、更にｎ型半導体領域Ｎ３も通って、電極Ｇ１へと流れる（上記図１５のモードＭ２，Ｍ３の欄において符号ｉ１を付した電流に対応している）。このゲート電流ＩＧの通過経路の抵抗成分が大きい方が、上記図１６のモードＭ２，Ｍ３の欄に示されるトランジスタＴＲ５（ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とで形成されたトランジスタＴＲ５）がオンしやすい。すなわち、ゲート電流ＩＧの通過経路の抵抗成分が大きい方が、ｎ型半導体領域Ｎ３から電子（上記図１３および図１５のモードＭ２，Ｍ３の欄において符号ｉ２を付した電子の流れに対応）がｐ型半導体領域Ｐ２を通りｎ型基板領域Ｎ１に注入される現象が起こりやすい。このトランジスタＴＲ５のオン（ｎ型半導体領域Ｎ３からの電子の放出）が、モードＭ２ではサイリスタＴＹ１のターンオンにつながり、モードＭ３ではサイリスタＴＹ２のターンオンにつながる。このため、トライアックの特性向上のためには、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることが有効である。
【０１６２】
そこで、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させる。これにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）は、ｎ型半導体領域Ｎ２の下のｐ型半導体領域Ｐ２（ｎ型半導体領域Ｎ２とｎ型基板領域Ｎ１とにより上下に挟まれることで厚み方向に狭くなっているｐ型半導体領域Ｐ２）を流れることになるため、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることができる。このため、ゲート電流（ＩＧ）が流れたときに上記トランジスタＴＲ５がオンしやすくなる（すなわちｎ型半導体領域Ｎ３から電子が放出しやすくなる）。これにより、トライアックの感度を向上させることができ、ゲート電流が小さい場合でもモードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができるようになる。従って、トライアックの性能（特性）を向上させることができる。
【０１６３】
このように、モードＭ２，Ｍ３でのサイリスタＴＹ１，ＴＹ２の効率的なターンオンを可能とするため、図２８および図３０のように、平面視においてｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させるようにする。すなわち、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通るように、ｎ型半導体領域Ｎ２を配置させる。換言すれば、平面視において、ｎ型半導体領域Ｎ２を通らずにｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結べる経路が存在しないようにするのである。つまり、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通らない経路が生じないようにする。
【０１６４】
また、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）との間に、電極Ｔ１が接する部分のｎ型半導体領域Ｎ２が延在していること（すなわちｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間に延在するｎ型半導体領域Ｎ２の上部に電極Ｔ１が配置されていること）が、より好ましい。これにより、モードＭ２，Ｍ３で、より効率的にサイリスタＴＹ１，ＴＹ２をターンオンさせることができるようになる。なお、「電極Ｔ１が接する部分のｎ型半導体領域Ｎ２」とは、ｎ型半導体領域Ｎ２のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２８や図３０においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内のｎ型半導体領域Ｎ２に対応している。
【０１６５】
このように、本実施の形態では、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させるが、これを実現するレイアウトとして、上記図２７〜図３０のレイアウトは、具体的には次のようになっている。
【０１６６】
すなわち、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）は、その二辺（図３０に示される平面形状が略矩形状のｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の前記二辺（辺ＳＤ１ａ，ＳＤ２ａ）を囲むように、ｎ型半導体領域Ｎ２が延在している。
【０１６７】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図２８や図３０においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。また、平面視において、「電極Ｔ１が接する部分のｐ型半導体領域Ｐ２（すなわちｐ型半導体領域Ｐ２Ｔ）」と「電極Ｔ１が接する部分のｎ型半導体領域Ｎ２（すなわちコンタクトホールＣＴ１から露出する部分のｎ型半導体領域Ｎ２）」とを合わせた領域が、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」である。また、ｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａを囲むようにｎ型半導体領域Ｎ２が延在していることは、ｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａと対向する位置にｎ型半導体領域Ｎ２が延在（存在）していることに対応している。
【０１６８】
このように、平面視において、ｎ型半導体領域Ｎ３Ｇの二辺（辺ＳＤ１ａ，ＳＤ２ａ）を囲むようにｎ型半導体領域Ｎ２を延在させることにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることができる。これにより、モードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１６９】
平面形状が略矩形状のｐ型半導体領域Ｐ２において、角部近傍にｎ型半導体領域Ｎ３とそれを露出するコンタクトホールＣＴ２とを配置し、それ以外の大部分にコンタクトホールＣＴ１（ｐ型半導体領域Ｐ２Ｔおよびｎ型半導体領域Ｎ２）を配置すれば、平面視において、ｎ型半導体領域Ｎ３Ｇの二辺（辺ＳＤ１ａ，ＳＤ２ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向した構造が得られる。
【０１７０】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｎ型半導体領域Ｎ３Ｇの二辺（辺ＳＤ１ａ，ＳＤ２ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向する場合には、電極Ｇ１の二辺（辺ＳＤ１ａ，ＳＤ２ａに相当する二辺）が、電極Ｔ１に対向した状態となる。
【０１７１】
また、大電流が流れるのは、電極Ｔ１，Ｔ２間である。このため、電極Ｇ１（コンタクトホールＣＴ２）の平面寸法（面積）は、電極Ｔ１（コンタクトホールＣＴ１）の平面寸法（面積）よりも小さくなっており、また、ｎ型半導体領域Ｎ３Ｇの平面寸法（面積）は、電極Ｔ１が接する部分の半導体基板１の表面（主面）の平面寸法（面積）よりも小さくなっている。また、ｐ型半導体領域Ｐ２Ｔの平面寸法（面積）は、ｎ型半導体領域Ｎ３Ｇの平面寸法（面積）よりも大きい方が好ましい。また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ３Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１７２】
（実施の形態５）
図３１は、本実施の形態の半導体装置ＣＰ２ａの断面図（側面断面図）であり、上記実施の形態４の上記図２７に対応するものである。図３２〜図３４は、本実施の形態の半導体装置ＣＰ２ａの平面図（平面レイアウト図）であり、上記本実施の形態４の上記図２８、図２９および図３０にそれぞれ対応するものである。図３２および図３３のＣ３−Ｃ４線の断面図が図３１にほぼ対応している。なお、図３２は、半導体装置ＣＰ２ａを上面（表面）側から見たときの、半導体装置ＣＰ２ａを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２，Ｎ３の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ３にハッチングを付してある。図３３は、半導体装置ＣＰ２ａを上面（表面）側から見たときの、半導体装置ＣＰ２ａを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図３４は、図３２と同じレイアウト（平面図）であるが、理解を簡単にするために、ｎ型半導体領域Ｎ３Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図３２および図３４においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１７３】
本実施の形態の半導体装置ＣＰ２ａが上記実施の形態４の半導体装置ＣＰ２と相違している点を以下に説明する。
【０１７４】
上記実施の形態４の半導体装置ＣＰ２と本実施の形態の半導体装置ＣＰ２ａとで、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させている点（また、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通る点）は共通である。つまり、上記実施の形態４の半導体装置ＣＰ２と本実施の形態の半導体装置ＣＰ２ａでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態４と本実施の形態とで相違している。
【０１７５】
すなわち、本実施の形態では、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）は、その三辺（図３４に示される平面形状が略矩形状のｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の前記三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）を囲むように、ｎ型半導体領域Ｎ２が延在している。
【０１７６】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図３２や図３４においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。また、ｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａを囲むようにｎ型半導体領域Ｎ２が延在していることは、ｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａと対向する位置にｎ型半導体領域Ｎ２が延在（存在）していることに対応している。
【０１７７】
このように、平面視において、ｎ型半導体領域Ｎ３Ｇの三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）を囲むようにｎ型半導体領域Ｎ２を延在させることにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることができるこれにより、モードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１７８】
平面形状が略矩形状のｐ型半導体領域Ｐ２において、一つの側辺の中央付近にｎ型半導体領域Ｎ３とそれを露出するコンタクトホールＣＴ２とを配置し、それ以外の大部分にコンタクトホールＣＴ１（ｐ型半導体領域Ｐ２Ｔおよびｎ型半導体領域Ｎ２）を配置すれば、平面視において、ｎ型半導体領域Ｎ３Ｇの三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向した構造が得られる。
【０１７９】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｎ型半導体領域Ｎ３Ｇの三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向する場合には、電極Ｇ１の三辺（辺ＳＤ１ａ，ＳＤ２ａ，ＳＤ３ａに相当する三辺）が、電極Ｔ１に対向した状態となる。
【０１８０】
また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ３Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１８１】
これ以外については、本実施の形態の半導体装置ＣＰ２ａは、上記実施の形態４の半導体装置ＣＰ２と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０１８２】
本実施の形態の半導体装置ＣＰ２ａは、上記実施の形態４で得られる効果に加えて、以下の効果を得ることができる。
【０１８３】
すなわち、平面視において、ｎ型半導体領域Ｎ３Ｇの二辺（辺ＳＤ１，ＳＤ２）をｎ型半導体領域Ｎ２が囲んだ上記実施の形態４よりも、ｎ型半導体領域Ｎ３Ｇの三辺（辺ＳＤ１，ＳＤ２，ＳＤ３）をｎ型半導体領域Ｎ２が囲んだ本実施の形態の方が、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくしやすい。このため、モードＭ２，Ｍ３において、より低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになる。このため、トライアックの性能（特性）をより向上させることができる。
【０１８４】
（実施の形態６）
図３５は、本実施の形態の半導体装置ＣＰ２ｂの断面図（側面断面図）であり、上記実施の形態４の上記図２７に対応するものである。図３６〜図３８は、本実施の形態の半導体装置ＣＰ２ｂの平面図（平面レイアウト図）であり、上記本実施の形態４の上記図２８〜図３０にそれぞれ対応するものである。図３６および図３７のＣ５−Ｃ６線の断面図が図３５にほぼ対応している。なお、図３６は、半導体装置ＣＰ２ｂを上面（表面）側から見たときの、半導体装置ＣＰ２ｂを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２，Ｎ３の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ３にハッチングを付してある。図３７は、半導体装置ＣＰ２ｂを上面（表面）側から見たときの、半導体装置ＣＰ２ｂを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図３８は、図３６と同じレイアウト（平面図）であるが、理解を簡単にするために、ｎ型半導体領域Ｎ３Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図３６および図３８においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１８５】
本実施の形態の半導体装置ＣＰ２ｂが上記実施の形態４，５の半導体装置ＣＰ２，ＣＰ２ａと相違している点を以下に説明する。
【０１８６】
上記実施の形態４，５の半導体装置ＣＰ２，ＣＰ２ａと本実施の形態の半導体装置ＣＰ２ｂとで、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させている点（また、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通る点）は共通である。つまり、上記実施の形態４の半導体装置ＣＰ２と上記実施の形態５の半導体装置ＣＰ２ａと本実施の形態の半導体装置ＣＰ２ｂでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態４と上記実施の形態５と本実施の形態とで相違している。
【０１８７】
すなわち、本実施の形態では、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）は、その周囲（図３８に示される平面形状が略矩形状のｎ型半導体領域Ｎ３Ｇの周囲全体）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）に囲まれている。そして、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の周囲を囲むように、ｎ型半導体領域Ｎ２が延在している。このとき、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の周囲が、電極Ｇ１が接する部分のｎ型半導体領域Ｎ２（すなわちコンタクトホールＣＴ１から露出する部分のｎ型半導体領域Ｎ２）で囲まれるようにすれば、より好ましい。
【０１８８】
ここで、「電極Ｔ１が接する部分の半導体基板１の表面（主面）」とは、半導体基板１の表面（主面）のうち、コンタクトホールＣＴ１（電極Ｔ１用のコンタクトホールＣＴ１）から露出する部分に対応しており、上記図３６や図３８においては、コンタクトホールＣＴ２を示す点線で囲まれた範囲内の半導体基板１の表面（主面）に対応している。
【０１８９】
このように、平面視において、ｎ型半導体領域Ｎ３Ｇの周囲が、電極Ｔ１が接する部分の半導体基板１の表面（主面）で囲まれ、かつ、ｎ型半導体領域Ｎ３Ｇの周囲がｎ型半導体領域Ｎ２で囲まれていることにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分を大きくすることができるこれにより、モードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせることができる。
【０１９０】
また、電極Ｔ１の平面形状は、コンタクトホールＣＴ１とほぼ同じか若干大きくした形状であり、電極Ｇ１の平面形状は、コンタクトホールＣＴ２とほぼ同じか若干大きくした形状である。このため、平面視において、ｎ型半導体領域Ｎ３Ｇの周囲が、電極Ｔ１が接する部分の半導体基板１の表面（主面）で囲まれる場合には、電極Ｇ１の周囲が、電極Ｔ１で囲まれた状態となる。
【０１９１】
このような構造は、平面形状が略矩形状のｐ型半導体領域Ｐ２において、大部分にコンタクトホールＣＴ１を配置し、そのコンタクトホールＣＴ１の片側半分程度の領域にｎ型半導体領域Ｎ２を配置し、そのｎ型半導体領域Ｎ２の中央付近にｎ型半導体領域Ｎ２を形成していない領域（ｐ型半導体領域Ｐ２のままの領域）を配置し、その中央付近にｎ型半導体領域Ｎ３およびコンタクトホールＣＴ２を配置すれば、得られる。
【０１９２】
また、平面視で、ｐ型半導体領域Ｐ２Ｔの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ３Ｇの少なくとも一部がｎ型半導体領域Ｎ４と重なることが好ましく、また、ｎ型半導体領域Ｎ２の少なくとも一部が、半導体基板１の裏面で露出するｐ型半導体領域Ｐ３と重なることが好ましい。
【０１９３】
これ以外については、本実施の形態の半導体装置ＣＰ２ｂは、上記実施の形態４の半導体装置ＣＰ２と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０１９４】
本実施の形態の半導体装置ＣＰ２ｂは、上記実施の形態４，５で得られる効果に加えて、以下の効果を得ることができる。
【０１９５】
すなわち、上記実施の形態４では、ｎ型半導体領域Ｎ３Ｇの二辺を囲むようにｎ型半導体領域Ｎ２を延在させ、上記実施の形態５では、ｎ型半導体領域Ｎ３Ｇの三辺を囲むようにｎ型半導体領域Ｎ２を延在させ、本実施の形態では、ｎ型半導体領域Ｎ３Ｇの周囲を囲むようにｎ型半導体領域Ｎ２を延在させている。このため、上記実施の形態４（半導体装置ＣＰ２）、上記実施の形態５（半導体装置ＣＰ２ａ）、本実施の形態（半導体装置ＣＰ２ｂ）の順に、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分が大きくなる。これにより、上記実施の形態４（半導体装置ＣＰ２）、上記実施の形態５（半導体装置ＣＰ２ａ）、本実施の形態（半導体装置ＣＰｂ）の順に、より低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになり、トライアックの性能（特性）の向上効果が大きくなる。
【０１９６】
（実施の形態７）
図３９は、本実施の形態の半導体装置ＣＰ２ｃの断面図（側面断面図）であり、上記実施の形態４の上記図２７に対応するものである。図４０〜図４２は、本実施の形態の半導体装置ＣＰ２ｃの平面図（平面レイアウト図）であり、上記本実施の形態４の上記図２８、図２９および図３０にそれぞれ対応するものである。図４０および図４１のＣ７−Ｃ８線の断面図が図３９にほぼ対応している。なお、図４０は、半導体装置ＣＰ２ｃを上面（表面）側から見たときの、半導体装置ＣＰ２ｃを構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２，Ｎ３の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ２およびｎ型半導体領域Ｎ２，Ｎ３にハッチングを付してある。図４１は、半導体装置ＣＰ２ｃを上面（表面）側から見たときの、半導体装置ＣＰ２ｃを構成する半導体基板１の裏面におけるｐ型半導体領域Ｐ１，Ｐ３およびｎ型半導体領域Ｎ４の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、ｐ型半導体領域Ｐ３およびｎ型半導体領域Ｎ４にハッチングを付してある。また、図４２は、図４０と同じレイアウト（平面図）であるが、理解を簡単にするために、ｎ型半導体領域Ｎ３Ｇおよびｐ型半導体領域Ｐ２Ｔにハッチングを付し、ゲート電流ＩＧを矢印で模式的に示してある。また、図４０および図４２においては、理解を簡単にするために、電極Ｔ１用のコンタクトホールＣＴ１と、電極Ｇ１用のコンタクトホールＣＴ２とを点線で示してある。
【０１９７】
本実施の形態の半導体装置ＣＰ２ｃが上記実施の形態４の半導体装置ＣＰ２と相違している点を以下に説明する。
【０１９８】
上記実施の形態４〜６の半導体装置ＣＰ２，ＣＰ２ａ，ＣＰ２ｂでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間にｎ型半導体領域Ｎ２を延在させることにより、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、必ずｎ型半導体領域Ｎ２を通るようにしていた。すなわち、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通らない経路が生じないようになっていた。つまり、上記実施の形態４〜６の半導体装置ＣＰ２，ＣＰ２ａ，ＣＰ２ｂでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体にわたってｎ型半導体領域Ｎ２が延在しているとも言える。
【０１９９】
それに対して、本実施の形態の半導体装置ＣＰ２ｃでは、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の一部にｎ型半導体領域Ｎ２を延在させている。すなわち、本実施の形態では、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の全体ではなく、一部分に、ｎ型半導体領域Ｎ２が延在しているのである。つまり、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間に、ｎ型半導体領域Ｎ２が延在する領域と、ｎ型半導体領域Ｎ２が延在していない領域とがある。このため、本実施の形態では、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通る経路と、ｎ型半導体領域Ｎ２を通らない経路とが存在する。つまり、本実施の形態では、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだときに、ｎ型半導体領域Ｎ２を通る経路（直線経路）とｎ型半導体領域Ｎ２を通らない経路（直線経路）とが存在するように、ｎ型半導体領域Ｎ２を配置させるのである。従って、上記実施の形態４〜６では、平面視において、ｎ型半導体領域Ｎ２を通らずにｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結べる経路が存在しないのに対して、本実施の形態では、平面視において、ｎ型半導体領域Ｎ２を通らずにｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結べる経路が存在する。
【０２００】
具体的には、図４０および図４２に示されるように、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）は、その二辺（図４２に示される平面形状が略矩形状のｎ型半導体領域Ｎ３Ｇの辺ＳＤ１ａ，ＳＤ２ａ）が、電極Ｔ１が接する部分の半導体基板１の表面（主面）と対向している。そして、平面視において、電極Ｇ１が接する部分のｎ型半導体領域Ｎ３（すなわちｎ型半導体領域Ｎ３Ｇ）の前記二辺（辺ＳＤ１ａ，ＳＤ２ａ）のうち、一辺（辺ＳＤ２ａ）の全部と他の一辺（辺ＳＤ１ａ）の一部とを囲むように、ｎ型半導体領域Ｎ２が延在している。すなわち、平面視において、辺ＳＤ２ａ全体に対向する位置にｎ型半導体領域Ｎ２があり、かつ、辺ＳＤ１ａの一部に対向する位置にｎ型半導体領域Ｎ２があるが、辺ＳＤ１ａの他の一部に対向する位置にはｎ型半導体領域Ｎ２が無い（延在していない）状態となっている。
【０２０１】
図４２の場合、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間を直線的に結んだ経路を仮定したときに、ｎ型半導体領域Ｎ２を通る経路（図４２において、電流を表す符号ＩＧａが付された矢印の経路）と、ｎ型半導体領域Ｎ２を通らない経路（図４２において、電流を表す符号ＩＧｂが付された矢印の経路）とが存在する。電極Ｇ１から電極Ｔ１へ流れるゲート電流ＩＧは、平面視でｎ型半導体領域Ｎ２を通る経路で流れる電流ＩＧａと、平面視でｎ型半導体領域Ｎ２を通らない経路で流れる電流ＩＧｂとの合計となる。この電流ＩＧａは、実際にはｎ型半導体領域Ｎ２とｎ型基板領域Ｎ１とにより上下に挟まれることで厚み方向に狭くなっている領域のｐ型半導体領域Ｐ２を通って流れ、電流ＩＧｂは、ｎ型半導体領域Ｎ２が形成されていないことで厚み方向に広くなっている領域のｐ型半導体領域Ｐ２を通って流れる。このため、電流ＩＧａが流れる経路は、抵抗成分が大きく、電流ＩＧｂが流れる経路は、抵抗成分が小さい。従って、本実施の形態では、電流ＩＧｂと電流ＩＧａとのバランスを調整することにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流ＩＧの通過経路の抵抗成分を制御することができる。
【０２０２】
これ以外については、本実施の形態の半導体装置ＣＰ２ｃは、上記実施の形態４の半導体装置ＣＰ２と基本的には同じであるので、ここではこれ以上の説明は省略する。
【０２０３】
本実施の形態のように、平面視において、ｎ型半導体領域Ｎ３Ｇとｐ型半導体領域Ｐ２Ｔとの間の一部にｎ型半導体領域Ｎ２を延在させた場合には、平面視でｎ型半導体領域Ｎ２を通る経路で流れる電流（ＩＧａ）と、平面視でｎ型半導体領域Ｎ２を通らない経路で流れる電流（ＩＧｂ）とでゲート電流（ＩＧ）が構成され、この両者の電流（ＩＧｂとＩＧａ）のバランスを調整することが可能である。例えば、図４０に示される幅（距離）Ｗ１を調整することで、電流ＩＧｂとゲート電流ＩＧとのバランスを制御することが可能である。これにより、電極Ｇ１から電極Ｔ１へ流れるゲート電流ＩＧの通過経路の抵抗成分を制御することができ、モードＭ２，Ｍ３でのトライアックの動作条件を調整しやすいという利点がある。
【０２０４】
但し、上述したように、モードＭ２，Ｍ３でサイリスタＴＹ１，ＴＹ２を効率的にターンオンさせるためには、電極Ｇ１から電極Ｔ１へ流れるゲート電流ＩＧの通過経路の抵抗成分をできるだけ大きくすることが有効である。このため、トライアックの効率向上の観点からは、ゲート電流ＩＧが、ほとんど電流ＩＧａで構成されるようにすることが好ましく、この観点で、上記実施の形態４〜６は好適である。
【０２０５】
従って、本実施の形態と上記実施の形態４〜６とを比較すると、本実施の形態（半導体装置ＣＰ２ｃ）、上記実施の形態４（半導体装置ＣＰ２）、上記実施の形態５（半導体装置ＣＰ２ａ）、上記実施の形態６（半導体装置ＣＰ２ｂ）の順に、電極Ｇ１から電極Ｔ１へ流れるゲート電流（ＩＧ）の通過経路の抵抗成分が大きくなる。このため、本実施の形態（半導体装置ＣＰ２ｃ）、上記実施の形態４（半導体装置ＣＰ２）、上記実施の形態５（半導体装置ＣＰ２ａ）、上記実施の形態６（半導体装置ＣＰ２ｂ）の順に、より低いゲート電流でサイリスタＴＹ１，ＴＹ２をターンオンすることができるようになり、トライアックの性能（特性）の向上効果が大きくなる。
【０２０６】
（実施の形態８）
本実施の形態では、上記半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃの使用例について説明する。
【０２０７】
図４３は、比較例の半導体装置ＣＰ１０１の使用例を示す回路図であり、図４４は、実施の形態１〜７の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃの使用例を示す回路図である。
【０２０８】
トライアックは、交流を制御する素子として用いることができ、例えば、図４３および図４４に示されるように、交流電源ＡＣＰに負荷ＬＤとトライアック（図４３では半導体装置ＣＰ１０１に対応し、図４４では半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃのいずれかに対応する）とを直列に接続して使用することができる。図４３および図４４の場合は、トライアックの２つの主端子のうちの一方（図４３では電極Ｔ１０１に対応し、図４４では電極Ｔ１に対応する）が、負荷ＬＤを介して交流電源ＡＣＰの一方の端子に接続され、他方（図４３では電極Ｔ１０２に対応し、図４４では電極Ｔ２に対応する）が、交流電源ＡＣＰの他方の端子に接続されている。そして、図４３および図４４の場合は、トライアックのゲート端子（図４３では電極Ｇ１０1に対応し、図４４では電極Ｇ１に対応する）が、抵抗Ｒ１を介してマイクロプロセッサやデータプロセッサ等のデータ処理装置（制御用半導体チップ、以下マイコンＭＣＵと略す）に接続されている。マイコンＭＣＵの出力端子からトライアックのゲート端子に信号が入力（印加）されることで、トライアックが制御される。
【０２０９】
ここで、比較例の半導体装置ＣＰ１０１の場合、図４３に示されるように、マイコンＭＣＵの出力端子と半導体装置ＣＰ１０１のゲート端子（電極Ｇ１０１）との間に、抵抗Ｒ１だけでなく、トランジスタＴＲ１０１（またはホトトライアック）などの増幅素子も介在している。そして、マイコンＭＣＵの出力端子からの信号をトランジスタＴＲ１０１などの増幅素子で増幅して半導体装置ＣＰ１０１のゲート端子（電極Ｇ１０１）に入力（印加）することで、半導体装置ＣＰ１０１を制御している。
【０２１０】
それに対して、上記実施の形態１〜７の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃの場合、図４４に示されるように、マイコンＭＣＵの出力端子とトライアックのゲート端子（電極Ｇ１）との間に、上記トランジスタＴＲ１０１のような増幅用の素子は介在させないですむ。トランジスタＴＲ１０１のような増幅用の素子を介在させる必要がないのは、上記実施の形態１〜７の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃ（のトライアック）は感度が高く、ゲート端子（電極Ｇ１）と電極Ｔ１との間に流れるゲート電流が小さい場合でも、サイリスタＴＹ１，ＴＹ２をターンオンさせることができるためである。このため、上記実施の形態１〜７の半導体装置ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃは、ゲート端子（電極Ｇ１）に信号を入力するためのマイコンＭＣＵの出力端子と半導体装置ＣＰ１のゲート端子（電極Ｇ１）との間に、トランジスタＴＲ１０１のような増幅用の素子は介在させなくともよく、マイコンＭＣＵの出力端子で直接的にトライアック（半導体装置ＣＰ１等）を制御することが可能になる。このため、トライアックを使用した電子装置に必要な部品点数を低減することができる。従って、トライアックを使用した電子装置の低コスト化や小型化を図ることができる。
【０２１１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１２】
本発明は、半導体装置に適用して有効である。
【符号の説明】
【０２１３】
１，１Ｗ，１０１ 半導体基板
ＡＣＰ 交流電源
ＢＥ，ＢＥ１０１ 裏面電極
ＣＰ１，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ２，ＣＰ２ａ，ＣＰ２ｂ，ＣＰ２ｃ 半導体装置
ＣＰ１０１ 半導体装置
ＣＰＲ チップ領域
ＣＴ１，ＣＴ２ コンタクトホール
Ｇ１，Ｇ１０１ 電極
ＩＬ 絶縁膜
ＬＤ 負荷
ＭＣＵ マイコン
Ｎ１，Ｎ１０１ ｎ型基板領域
Ｎ２，Ｎ３，Ｎ３Ｇ，Ｎ４，Ｎ１０２，Ｎ１０３，Ｎ１０４ ｎ型半導体領域
ＯＰ１，ＯＰ２ 開口部
ＯＸ 酸化シリコン膜
Ｐ１，Ｐ２，Ｐ２Ｇ，Ｐ２Ｔ，Ｐ３，Ｐ１０１，Ｐ１０２，Ｐ１０３ ｐ型半導体領域
ＰＶ 絶縁膜
Ｒ１ 抵抗
Ｔ１，Ｔ２，Ｔ１０１，Ｔ１０２ 電極
ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ３´，ＴＲ４，ＴＲ５，ＴＲ６ トランジスタ
ＴＲ１０１ トランジスタ
ＴＹ１，ＴＹ２，ＴＹ１０１，ＴＹ１０２ サイリスタ
ＳＤ１，ＳＤ１ａ，ＳＤ２，ＳＤ２ａ，ＳＤ３，ＳＤ３ａ 辺
【特許請求の範囲】
【請求項１】
第１主面および前記第１主面とは反対側の第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面側に形成された、ｐ型の第１半導体領域と、
前記半導体基板の前記第１主面側に、前記第１半導体領域に内包されるように形成された、ｎ型の第２半導体領域と、
前記半導体基板の前記第２主面側に形成された、ｐ型の第３半導体領域と、
前記半導体基板の前記第２主面側に、前記第３半導体領域に内包されるように形成された、ｎ型の第４半導体領域と、
前記半導体基板の前記第１主面上に、前記第１および第２半導体領域に接するように形成された第１電極と、
前記半導体基板の前記第１主面上に、前記第１半導体領域に接するように形成された第２電極と、
前記半導体基板の前記第２主面上に、前記第３および第４半導体領域に接するように形成された第３電極と、
前記半導体基板の一部で構成され、前記第１半導体領域と前記第３半導体領域との間に介在するｎ型の基板領域と、
を有し、
前記第２電極は、前記半導体基板に形成されたいずれのｎ型半導体領域にも接しておらず、
平面視において、前記第２電極が接する部分の前記第１半導体領域と前記第１電極が接する部分の前記第１半導体領域との間に、前記第２半導体領域が延在しており、
前記第３電極と前記第１電極との間に、前記第３半導体領域、前記基板領域、前記第１半導体領域および前記第２半導体領域によって、第１サイリスタが形成され、
前記第１電極と前記第３電極との間に、前記第１半導体領域、前記基板領域、前記第３半導体領域および前記第４半導体領域によって、第２サイリスタが形成され、
前記第１サイリスタを導通させる際には、前記第１電極よりも前記第３電極を高電位とした状態で、前記第２電極に前記第１電極よりも高電位の電圧を印加することにより、前記第１サイリスタが導通状態となって前記第３電極から前記第１電極に電流が流れ、
前記第２サイリスタを導通させる際には、前記第３電極よりも前記第１電極を高電位とした状態で、前記第２電極に前記第１電極よりも高電位の電圧を印加することにより、前記第２サイリスタが導通状態となって前記第１電極から前記第３電極に電流が流れることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２電極は、ゲート端子として機能することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体装置は、トライアックであることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第１半導体領域と前記第１電極が接する部分の前記第１半導体領域との間に、前記第１電極が接する部分の前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第１半導体領域の二辺を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第１半導体領域の三辺を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第１半導体領域の周囲を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項８】
請求項４記載の半導体装置において、
前記第２電極は、前記半導体基板の前記第１主面において前記第１半導体領域にのみ接していることを特徴とする半導体装置。
【請求項９】
請求項４記載の半導体装置において、
前記第１電極よりも前記第３電極を高電位とした状態で、前記第２電極に前記第１電極よりも低電位の電圧を印加することでは、前記第１サイリスタはターンオンせず、
前記第３電極よりも前記第１電極を高電位とした状態で、前記第２電極に前記第１電極よりも低電位の電圧を印加することでは、前記第２サイリスタはターンオンしないことを特徴とする半導体装置。
【請求項１０】
請求項４記載の半導体装置において、
前記半導体基板の外周領域には、ｐ型の第６半導体領域が形成されていることを特徴とする半導体装置。
【請求項１１】
第１主面および前記第１主面とは反対側の第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面側に形成された、ｐ型の第１半導体領域と、
前記半導体基板の前記第１主面側に、前記第１半導体領域に内包されるように形成された、ｎ型の第２半導体領域と、
前記半導体基板の前記第２主面側に形成された、ｐ型の第３半導体領域と、
前記半導体基板の前記第２主面側に、前記第３半導体領域に内包されるように形成された、ｎ型の第４半導体領域と、
前記半導体基板の前記第１主面側に、前記第２半導体領域に内包されるようにかつ第２半導体領域とは離間して形成された、ｎ型の第５半導体領域と、
前記半導体基板の前記第１主面上に、前記第１および第２半導体領域に接するように形成された第１電極と、
前記半導体基板の前記第１主面上に、前記第５半導体領域に接するように形成された第２電極と、
前記半導体基板の前記第２主面上に、前記第３および第４半導体領域に接するように形成された第３電極と、
前記半導体基板の一部で構成され、前記第１半導体領域と前記第３半導体領域との間に介在するｎ型の基板領域と、
を有し、
前記第２電極は、前記半導体基板に形成されたいずれのｐ型半導体領域にも接しておらず、
平面視において、前記第２電極が接する部分の前記第５半導体領域と前記第１電極が接する部分の前記第１半導体領域との間に、前記第２半導体領域が延在しており、
前記第３電極と前記第１電極との間に、前記第３半導体領域、前記基板領域、前記第１半導体領域および前記第２半導体領域によって、第１サイリスタが形成され、
前記第１電極と前記第３電極との間に、前記第１半導体領域、前記基板領域、前記第３半導体領域および前記第４半導体領域によって、第２サイリスタが形成され、
前記第１サイリスタを導通させる際には、前記第１電極よりも前記第３電極を高電位とした状態で、前記第２電極に前記第１電極よりも低電位の電圧を印加することにより、前記第１サイリスタが導通状態となって前記第３電極から前記第１電極に電流が流れ、
前記第２サイリスタを導通させる際には、前記第３電極よりも前記第１電極を高電位とした状態で、前記第２電極に前記第１電極よりも低電位の電圧を印加することにより、前記第２サイリスタが導通状態となって前記第１電極から前記第３電極に電流が流れることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第２電極は、ゲート端子として機能することを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記半導体装置は、トライアックであることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域と前記第１電極が接する部分の前記第１半導体領域との間に、前記第１電極が接する部分の前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域の二辺を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域の三辺を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域の周囲を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項１８】
請求項１４記載の半導体装置において、
前記第２電極は、前記半導体基板の前記第１主面において前記第５半導体領域にのみ接していることを特徴とする半導体装置。
【請求項１９】
請求項１４記載の半導体装置において、
前記第１電極よりも前記第３電極を高電位とした状態で、前記第２電極に前記第１電極よりも高電位の電圧を印加することでは、前記第１サイリスタはターンオンせず、
前記第３電極よりも前記第１電極を高電位とした状態で、前記第２電極に前記第１電極よりも高電位の電圧を印加することでは、前記第２サイリスタはターンオンしないことを特徴とする半導体装置。
【請求項２０】
請求項１４記載の半導体装置において、
前記半導体基板の外周領域には、ｐ型の第６半導体領域が形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１３記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域と前記第１電極が接する部分の前記第１半導体領域との間の一部に、前記第２半導体領域が延在しいることを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域の一辺の全部と他の一辺の一部とを囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項１】
第１主面および前記第１主面とは反対側の第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面側に形成された、ｐ型の第１半導体領域と、
前記半導体基板の前記第１主面側に、前記第１半導体領域に内包されるように形成された、ｎ型の第２半導体領域と、
前記半導体基板の前記第２主面側に形成された、ｐ型の第３半導体領域と、
前記半導体基板の前記第２主面側に、前記第３半導体領域に内包されるように形成された、ｎ型の第４半導体領域と、
前記半導体基板の前記第１主面上に、前記第１および第２半導体領域に接するように形成された第１電極と、
前記半導体基板の前記第１主面上に、前記第１半導体領域に接するように形成された第２電極と、
前記半導体基板の前記第２主面上に、前記第３および第４半導体領域に接するように形成された第３電極と、
前記半導体基板の一部で構成され、前記第１半導体領域と前記第３半導体領域との間に介在するｎ型の基板領域と、
を有し、
前記第２電極は、前記半導体基板に形成されたいずれのｎ型半導体領域にも接しておらず、
平面視において、前記第２電極が接する部分の前記第１半導体領域と前記第１電極が接する部分の前記第１半導体領域との間に、前記第２半導体領域が延在しており、
前記第３電極と前記第１電極との間に、前記第３半導体領域、前記基板領域、前記第１半導体領域および前記第２半導体領域によって、第１サイリスタが形成され、
前記第１電極と前記第３電極との間に、前記第１半導体領域、前記基板領域、前記第３半導体領域および前記第４半導体領域によって、第２サイリスタが形成され、
前記第１サイリスタを導通させる際には、前記第１電極よりも前記第３電極を高電位とした状態で、前記第２電極に前記第１電極よりも高電位の電圧を印加することにより、前記第１サイリスタが導通状態となって前記第３電極から前記第１電極に電流が流れ、
前記第２サイリスタを導通させる際には、前記第３電極よりも前記第１電極を高電位とした状態で、前記第２電極に前記第１電極よりも高電位の電圧を印加することにより、前記第２サイリスタが導通状態となって前記第１電極から前記第３電極に電流が流れることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２電極は、ゲート端子として機能することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体装置は、トライアックであることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第１半導体領域と前記第１電極が接する部分の前記第１半導体領域との間に、前記第１電極が接する部分の前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第１半導体領域の二辺を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第１半導体領域の三辺を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第１半導体領域の周囲を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項８】
請求項４記載の半導体装置において、
前記第２電極は、前記半導体基板の前記第１主面において前記第１半導体領域にのみ接していることを特徴とする半導体装置。
【請求項９】
請求項４記載の半導体装置において、
前記第１電極よりも前記第３電極を高電位とした状態で、前記第２電極に前記第１電極よりも低電位の電圧を印加することでは、前記第１サイリスタはターンオンせず、
前記第３電極よりも前記第１電極を高電位とした状態で、前記第２電極に前記第１電極よりも低電位の電圧を印加することでは、前記第２サイリスタはターンオンしないことを特徴とする半導体装置。
【請求項１０】
請求項４記載の半導体装置において、
前記半導体基板の外周領域には、ｐ型の第６半導体領域が形成されていることを特徴とする半導体装置。
【請求項１１】
第１主面および前記第１主面とは反対側の第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面側に形成された、ｐ型の第１半導体領域と、
前記半導体基板の前記第１主面側に、前記第１半導体領域に内包されるように形成された、ｎ型の第２半導体領域と、
前記半導体基板の前記第２主面側に形成された、ｐ型の第３半導体領域と、
前記半導体基板の前記第２主面側に、前記第３半導体領域に内包されるように形成された、ｎ型の第４半導体領域と、
前記半導体基板の前記第１主面側に、前記第２半導体領域に内包されるようにかつ第２半導体領域とは離間して形成された、ｎ型の第５半導体領域と、
前記半導体基板の前記第１主面上に、前記第１および第２半導体領域に接するように形成された第１電極と、
前記半導体基板の前記第１主面上に、前記第５半導体領域に接するように形成された第２電極と、
前記半導体基板の前記第２主面上に、前記第３および第４半導体領域に接するように形成された第３電極と、
前記半導体基板の一部で構成され、前記第１半導体領域と前記第３半導体領域との間に介在するｎ型の基板領域と、
を有し、
前記第２電極は、前記半導体基板に形成されたいずれのｐ型半導体領域にも接しておらず、
平面視において、前記第２電極が接する部分の前記第５半導体領域と前記第１電極が接する部分の前記第１半導体領域との間に、前記第２半導体領域が延在しており、
前記第３電極と前記第１電極との間に、前記第３半導体領域、前記基板領域、前記第１半導体領域および前記第２半導体領域によって、第１サイリスタが形成され、
前記第１電極と前記第３電極との間に、前記第１半導体領域、前記基板領域、前記第３半導体領域および前記第４半導体領域によって、第２サイリスタが形成され、
前記第１サイリスタを導通させる際には、前記第１電極よりも前記第３電極を高電位とした状態で、前記第２電極に前記第１電極よりも低電位の電圧を印加することにより、前記第１サイリスタが導通状態となって前記第３電極から前記第１電極に電流が流れ、
前記第２サイリスタを導通させる際には、前記第３電極よりも前記第１電極を高電位とした状態で、前記第２電極に前記第１電極よりも低電位の電圧を印加することにより、前記第２サイリスタが導通状態となって前記第１電極から前記第３電極に電流が流れることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第２電極は、ゲート端子として機能することを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記半導体装置は、トライアックであることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域と前記第１電極が接する部分の前記第１半導体領域との間に、前記第１電極が接する部分の前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域の二辺を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域の三辺を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域の周囲を囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【請求項１８】
請求項１４記載の半導体装置において、
前記第２電極は、前記半導体基板の前記第１主面において前記第５半導体領域にのみ接していることを特徴とする半導体装置。
【請求項１９】
請求項１４記載の半導体装置において、
前記第１電極よりも前記第３電極を高電位とした状態で、前記第２電極に前記第１電極よりも高電位の電圧を印加することでは、前記第１サイリスタはターンオンせず、
前記第３電極よりも前記第１電極を高電位とした状態で、前記第２電極に前記第１電極よりも高電位の電圧を印加することでは、前記第２サイリスタはターンオンしないことを特徴とする半導体装置。
【請求項２０】
請求項１４記載の半導体装置において、
前記半導体基板の外周領域には、ｐ型の第６半導体領域が形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１３記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域と前記第１電極が接する部分の前記第１半導体領域との間の一部に、前記第２半導体領域が延在しいることを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置において、
平面視において、前記第２電極が接する部分の前記第５半導体領域の一辺の全部と他の一辺の一部とを囲むように、前記第２半導体領域が延在していることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２０１２−２２７３４０（Ｐ２０１２−２２７３４０Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９３１８９（Ｐ２０１１−９３１８９）
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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