【課題】水冷設備を準備できない使用環境でサイリスタチップを冷却する。
【解決手段】サイリスタチップ113,123を具備する圧接型大電力用サイリスタモジュール100において、複数の放熱フィン1bを有するヒートシンク1のベース部分1aに対して絶縁板11とコモンバー12とアノードサブスペーサ181とサイリスタチップ113とカソードサブスペーサ183とカソードスペーサ14とカソード端子バー18とを圧接手段19によって上下方向に圧接し、ヒートシンク1のベース部分1aに対して絶縁板21とコモンバー12とカソードスペーサ24とカソードサブスペーサ193とサイリスタチップ123とアノードサブスペーサ191とアノード端子バー22とを圧接手段29によって上下方向に圧接した。 （もっと読む）

【課題】ゲート電極の接触抵抗の値を制御できるサイリスタを提供することを目的としている。
【解決手段】第１導電型半導体基板１４の一方の表面近傍に第１の第２導電型半導体領域１６が形成され、第１の第２導電型半導体領域の表面近傍にカソード電極２０と接合する第１導電型半導体領域１７およびゲート電極２１と接合する第２の第２導電型半導体領域１８が形成され、第１導電型半導体基板の他方の表面近傍にアノード電極２２と接合する第３の第２導電型半導体基板１３が形成されたサイリスタにおいて、ゲート電極と第２の第２導電型半導体領域とが接合してオーミック接触を形成し、ゲート電極と第１の第２導電型半導体領域とが接合して非オーミック接触を形成する。 （もっと読む）

【課題】トライアックが形成された半導体装置の性能を向上させる。
【解決手段】トライアック形成用の半導体領域が形成された半導体基板１の表面に電極Ｔ１，Ｇ１が形成され、裏面に裏面電極が形成されている。電極Ｔ１から裏面電極へ電流を流す場合と、裏面電極から電極Ｔ１へ電流を流す場合の両方の動作モードにおいて、ゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することで、半導体基板１に形成されたサイリスタをターンオンする。半導体基板１の表面側には、ｐ型半導体領域Ｐ２とそれに内包されるｎ型半導体領域Ｎ２とが形成され、電極Ｔ１はｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２に接し、電極Ｇ１はｐ型半導体領域Ｐ２のみに接する。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２の間に、ｎ型半導体領域Ｎ２が延在している。 （もっと読む）

【課題】制御電極による制御能力を向上できるバイポーラ半導体素子を提供する。
【解決手段】このゲートターンオフサイリスタは、隣り合う２列Ｒ１,Ｒ２のメサ型のアノードエミッタ層５の間で列方向に延在している列間の第１のコンタクトホール２０Ｂに形成された第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のコンタクトホール２０Ｃ,２０Ｄに形成された第２,第３のゲート端子１６,１７を有する。これにより、列間の第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。 （もっと読む）

【課題】製造コストを抑えつつ、ガードリングに接するＰＮ接合部の耐圧の向上を図る。
【解決手段】半導体基板１０の表面にＮ−型半導体層１１を形成し、その上層にＰ型半導体層１２を形成する。Ｐ型半導体層１２上には、絶縁膜１３を形成する。その後、絶縁膜１３からＮ−型半導体層１１の厚さ方向の途中に至る複数の溝、即ち第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃを形成する。これらの複数の溝は、そのうち互いに隣接する２つの溝において、電子デバイスに近い側、即ちアノード電極１４に近い側の溝は、該溝よりも外側の他方の溝よりも浅く形成される。その後、第１の溝１７Ａ内、第２の溝１７Ｂ内、第３の溝１７Ｃ内に、絶縁材料１８が充填される。その後、半導体基板１０及びその上層に積層された各層からなる積層体をダイシングラインＤＬに沿ってダイシングする。 （もっと読む）

【課題】高いゲート・カソード間耐圧を有するサイリスタを提供する。
【解決手段】第１導電型の半導体基板の第１主面には、第１導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第２導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第２主面には、第２導電型の不純物領域部であるゲート領域と、前記第１主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第２主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタであり、ゲート・カソード間距離が充分に確保できる構造であるため、ゲート・カソード間耐圧を高く確保することができる。 （もっと読む）

【課題】小型,安価でオン抵抗の大きなｐｎダイオードを提供する。
【解決手段】このＳｉＣｐｎダイオードは、約３×１０^１３ｃｍ^−２以上の電子線を照射したことで、ライフタイム制御がなされている。このライフタイム制御の結果、図１の電流電圧特性Ｋ１０に示すように、このＳｉＣｐｎダイオードでは、電流は約３２Ｖから流れ出し、１００Ａ通電時のオン電圧は５０Ｖとなった。このときの上記ＳｉＣｐｎダイオードのオン時の抵抗は０.５Ωである。このＳｉＣｐｎダイオードの通電領域は０.４ｃｍ^２であり、上記ライフタイム制御によってオン抵抗を増大させて、０.２Ωｃｍ^２にしたから、例えば、従来はダイオードと抵抗とを直列に接続して使用していた電気回路装置において、上記抵抗を省略可能となる。 （もっと読む）

【課題】双方向サイリスタの感度の向上と誤動作の防止との両方を良好に達成することが困難であった。
【解決手段】双方向サイリスタを構成するために、半導体基板１に第1、第２、第３及び第４のＮ型半導体領域Ｎ1、Ｎ2、Ｎ3、Ｎ4と第１及び第２のＰ形半導体領域Ｐ1、Ｐ2とを設ける。半導体基板１の一方の表面２に第１の主電極Ｔ1とゲ−ト電極Ｇとを配置する。半導体基板１の他方の主面３に第２の主電極Ｔ2を設ける。第１の主電極に、第２のＮ型半導体領域Ｎ2に対向する第１の部分Ｔ1ａと、第３のＮ型半導体領域Ｎ３に対向する第２の部分Ｔ1ｂと、第２及び第３モードにおけるトリガに寄与する第３の部分Ｔ1ｃとを設ける。第３の部分Ｔ1ｃを第１及び第２の主サイリスタの中心から遠い位置に配置する。 （もっと読む）

【課題】セル面積を縮小化するとともに、サリサイドプロセスによるサイリスタを構成する領域間の短絡を防ぐことを可能とする。
【解決手段】第１伝導型の第１領域２１と、第２伝導型の第２領域２２と、第１伝導型の第３領域２３と、第２伝導型の第４領域２４とが順に接合されたもので、第３領域２３が半導体領域（半導体基板１１）に形成されたサイリスタ２０、および第３領域２３上に形成されたゲート（ゲート電極３２）を有する半導体装置１であって、第２領域２２は第３領域２３上に形成された絶縁膜４０の第３領域２３に達する開口部４７内部に形成され、第１領域２１は開口部４７内の第２領域２２上から絶縁膜４０上の一部にかけて形成され、第１領域２１上、ゲート電極３２上、第４領域２４上に金属シリサイド膜２５、２６，２７が形成されていることを特徴とする。 （もっと読む）

【課題】本発明は、圧接型半導体装置に組み込む際に付着していた異物を発見しやすくし、より容易に取り除くことができる半導体素子およびその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体素子は、第１の導電型の第１の半導体層と、前記第１の半導体層の所定の領域上に積層された第２の導電型の第２の半導体層と、前記第１の半導体層上に形成された第１の電極層と、前記第２の半導体層上に形成された第２の電極層と、前記第１の電極層上に形成された絶縁層と、前記絶縁層および前記第２の電極層の上に貼り合わされた導電性シートとを備えたことを特徴とする。 （もっと読む）

【課題】検査装置による半導体素子アレイの中間部分の繰り返しパターンについて、検査の視野ごとのアライメント成功率を向上させることのできるアライメントマークの構造を提供する。
【解決手段】輝度の濃淡を明確にしやすい配線パターンを用いて、検査の視野ごとに、アライメントマークを作る。幅がＷ（数μｍ〜１０μｍ）の通常の配線１４の右側エッジに、局所的に３分の２程度の線幅にする矩形の切り欠き部１６を設けた。この矩形の局所的な形状よりなる特徴を、Ｃ１とする。このような特徴Ｃ１の形状は、矩形の外に、台形または半円形とすることができる。 （もっと読む）