サイリスタ
【課題】高いゲート・カソード間耐圧を有するサイリスタを提供する。
【解決手段】第1導電型の半導体基板の第1主面には、第1導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第2導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第2主面には、第2導電型の不純物領域部であるゲート領域と、前記第1主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第1主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第2主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタであり、ゲート・カソード間距離が充分に確保できる構造であるため、ゲート・カソード間耐圧を高く確保することができる。
【解決手段】第1導電型の半導体基板の第1主面には、第1導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第2導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第2主面には、第2導電型の不純物領域部であるゲート領域と、前記第1主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第1主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第2主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタであり、ゲート・カソード間距離が充分に確保できる構造であるため、ゲート・カソード間耐圧を高く確保することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワーエレクトロニクス分野におけるスイッチング素子、特に用途としてゲート・カソード間耐圧が必要なサイリスタに関するものである。
【背景技術】
【0002】
従来この種のサイリスタの構造は、カソード電極とゲート電極を同一面に形成する構造を有していた。(特許文献1参照)。
【0003】
しかしながら、このように形成される従来のサイリスタにおいては、ゲート・カソード間耐圧を高く確保するためには、ゲート領域とカソード領域間接合をその間隔幅が少ないために高耐圧接合即ち低不純物濃度化接合及び空乏層幅を確保することが難しくゲート・カソード間耐圧を確保することが困難であった。
【特許文献1】特開平8−32049号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明は、従来技術の問題点に注目して、ゲート・カソード間耐圧を、ゲート・カソード間の構造を第1主面と第2主面に分離することで、ゲート・カソード間耐圧を飛躍的に高く確保できるサイリスタ構造を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明によるサイリスタによれば、第1導電型の半導体基板の第1主面には、第1導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第2導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第2主面には、第2導電型の不純物領域部であるゲート領域と、前記第1主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第1主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第2主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタを提供するものである。
【発明の効果】
【0006】
本発明によるサイリスタによれば、半導体基板の第1主面にアノード領域とカソード領域、第2主面にゲート領域を構成することにより、ゲート・カソード間距離を確保し、結果としてゲート・カソード間耐圧を高く確保できる。
【実施例】
【0007】
以下、本発明の実施例に基づいて説明する。図1、図2、図3は、本発明の一実施例の構成を示す図であって、図1はサイリスタの図3におけるA−A’線断面図、図2はサイリスタの上面図、図3は底面図である。図4A−4Pは、図1、図2、3の実施例のサイリスタの製造ステップを示す工程図である。
【0008】
本発明の実施例のサイリスタによれば、第1図及び第2図に示されるように、第1導電型(N−)の半導体基板2の第1主面の中央部には、該半導体基板2より高濃度の第1導電型(N+)のカソード領域4が形成されており、このカソード領域4をメサ溝部6を介して取り囲むように高濃度第2導電型(P+)の不純物領域であるアノード領域3が形成される。また、半導体基板2の第1主面とは反対側には、高濃度第2導電型(P+)のゲート領域5が設けられており、前記メサ溝部6は、前記ゲート領域5にまで到達して形成されている。
【0009】
図1、図2に示すように、第1主面において、カソード領域4及びアノード領域3の表面には、金属蒸着法或いはメッキ法にてカソード金属電極8及びアノード電極9が形成され、第1主面上のカソード金属電極8及びアノード金属電極9以外のメサ溝部6を含む表面には、シリコン酸化膜乃至ガラス保護膜等のパッシべーション膜7が形成される。
【0010】
図1、図3に示すように、第2主面において、金属蒸着法或いはメッキ法にてゲート金属電極10を形成する。
【0011】
本発明の図1、図2、図3に示した実施例のサイリスタの製造工程について、図4Aから図4Pに基づいて説明する。
第1導電型(N−)の半導体基板2を用意し(図4A)、第1主面および第2主面に熱酸化法等により酸化膜11を形成する(図4B)。次に、写真工程で、レジスト塗布、露光、現像および酸化膜エッチングを行い、半導体基板2の第1主面のアノード領域部の酸化膜11を除去する(図4C)。ここに、第2導電型不純物のボロン等をデポジションして、第2導電型不純物領域であるアノード領域3を形成する(図4D)。次に、また酸化膜11を形成し(図4E)、写真工程により、カソード領域部の酸化膜11を除去し(図4F)、ここに、第1導電型(N+)不純物のリン等のデポジションを行い、カソード領域4を形成する(図4G)。
【0012】
次に、熱拡散工程によって、アノード部およびカソード部の熱拡散処理に兼ねて酸化膜11も形成する(図4H)。写真工程にて第1主面ではアノード部、第2主面では、ゲート部の酸化膜11を除去する(図4I)。ここに、第2導電型不純物のボロン等のデポジションを行い、熱拡散処理を行い、アノード領域部の高濃度オーミック部12およびゲート領域部5を形成する(図4J)。
【0013】
次に、第1主面のメサ溝形成部の酸化膜11を写真工程で除去し(図4K)、シリコンエッチング工程でメサ溝部6を形成する(図4L)。次にガラス等のパッシべーション膜7を第1主面に形成し(図4M)、写真工程で電極コンタクト窓部のパッシべーション膜7および酸化膜11の除去を行い(図4N)、次に第1主面に金属蒸着法等により金属膜が形成され、写真工程によりアノード金属電極部9およびカソード金属電極部8が形成され(図4O)、第2主面にも金属蒸着法等により、ゲート金属電極部10を形成する(図4P)。
【0014】
図5A−5Pの工程で形成した図1、図2、図3のサイリスタの実施例によれば、従来構造例に比較し、カソードを第1主面、ゲートを第2主面に配することにより、ゲート・カソード間距離を飛躍的に増加させ、ゲート・カソード間耐圧を高くすることを可能とする。
【図面の簡単な説明】
【0015】
【図1】本発明の一実施例サイリスタの図3のA−A’線断面図。
【図2】図1の上面図。
【図3】図1の底面図。
【図4A】本発明のサイリスタの製造工程図。
【図4B】本発明のサイリスタの製造工程図。
【図4C】本発明のサイリスタの製造工程図。
【図4D】本発明のサイリスタの製造工程図。
【図4E】本発明のサイリスタの製造工程図。
【図4F】本発明のサイリスタの製造工程図。
【図4G】本発明のサイリスタの製造工程図。
【図4H】本発明のサイリスタの製造工程図。
【図4I】本発明のサイリスタの製造工程図。
【図4J】本発明のサイリスタの製造工程図。
【図4K】本発明のサイリスタの製造工程図。
【図4L】本発明のサイリスタの製造工程図。
【図4M】本発明のサイリスタの製造工程図。
【図4N】本発明のサイリスタの製造工程図。
【図4O】本発明のサイリスタの製造工程図。
【図4P】本発明のサイリスタの製造工程図。
【符号の説明】
【0016】
1 半導体チップ
2 第1導電型の半導体基板
3 アノード領域
4 カソード領域
5 ゲート領域
6 メサ溝部
7 パッシべーション膜
8 カソード金属電極
9 アノード金属電極
10 ゲート金属電極
11 酸化膜
12 アノード領域の高濃度オーミック部
【技術分野】
【0001】
本発明は、パワーエレクトロニクス分野におけるスイッチング素子、特に用途としてゲート・カソード間耐圧が必要なサイリスタに関するものである。
【背景技術】
【0002】
従来この種のサイリスタの構造は、カソード電極とゲート電極を同一面に形成する構造を有していた。(特許文献1参照)。
【0003】
しかしながら、このように形成される従来のサイリスタにおいては、ゲート・カソード間耐圧を高く確保するためには、ゲート領域とカソード領域間接合をその間隔幅が少ないために高耐圧接合即ち低不純物濃度化接合及び空乏層幅を確保することが難しくゲート・カソード間耐圧を確保することが困難であった。
【特許文献1】特開平8−32049号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明は、従来技術の問題点に注目して、ゲート・カソード間耐圧を、ゲート・カソード間の構造を第1主面と第2主面に分離することで、ゲート・カソード間耐圧を飛躍的に高く確保できるサイリスタ構造を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明によるサイリスタによれば、第1導電型の半導体基板の第1主面には、第1導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第2導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第2主面には、第2導電型の不純物領域部であるゲート領域と、前記第1主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第1主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第2主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタを提供するものである。
【発明の効果】
【0006】
本発明によるサイリスタによれば、半導体基板の第1主面にアノード領域とカソード領域、第2主面にゲート領域を構成することにより、ゲート・カソード間距離を確保し、結果としてゲート・カソード間耐圧を高く確保できる。
【実施例】
【0007】
以下、本発明の実施例に基づいて説明する。図1、図2、図3は、本発明の一実施例の構成を示す図であって、図1はサイリスタの図3におけるA−A’線断面図、図2はサイリスタの上面図、図3は底面図である。図4A−4Pは、図1、図2、3の実施例のサイリスタの製造ステップを示す工程図である。
【0008】
本発明の実施例のサイリスタによれば、第1図及び第2図に示されるように、第1導電型(N−)の半導体基板2の第1主面の中央部には、該半導体基板2より高濃度の第1導電型(N+)のカソード領域4が形成されており、このカソード領域4をメサ溝部6を介して取り囲むように高濃度第2導電型(P+)の不純物領域であるアノード領域3が形成される。また、半導体基板2の第1主面とは反対側には、高濃度第2導電型(P+)のゲート領域5が設けられており、前記メサ溝部6は、前記ゲート領域5にまで到達して形成されている。
【0009】
図1、図2に示すように、第1主面において、カソード領域4及びアノード領域3の表面には、金属蒸着法或いはメッキ法にてカソード金属電極8及びアノード電極9が形成され、第1主面上のカソード金属電極8及びアノード金属電極9以外のメサ溝部6を含む表面には、シリコン酸化膜乃至ガラス保護膜等のパッシべーション膜7が形成される。
【0010】
図1、図3に示すように、第2主面において、金属蒸着法或いはメッキ法にてゲート金属電極10を形成する。
【0011】
本発明の図1、図2、図3に示した実施例のサイリスタの製造工程について、図4Aから図4Pに基づいて説明する。
第1導電型(N−)の半導体基板2を用意し(図4A)、第1主面および第2主面に熱酸化法等により酸化膜11を形成する(図4B)。次に、写真工程で、レジスト塗布、露光、現像および酸化膜エッチングを行い、半導体基板2の第1主面のアノード領域部の酸化膜11を除去する(図4C)。ここに、第2導電型不純物のボロン等をデポジションして、第2導電型不純物領域であるアノード領域3を形成する(図4D)。次に、また酸化膜11を形成し(図4E)、写真工程により、カソード領域部の酸化膜11を除去し(図4F)、ここに、第1導電型(N+)不純物のリン等のデポジションを行い、カソード領域4を形成する(図4G)。
【0012】
次に、熱拡散工程によって、アノード部およびカソード部の熱拡散処理に兼ねて酸化膜11も形成する(図4H)。写真工程にて第1主面ではアノード部、第2主面では、ゲート部の酸化膜11を除去する(図4I)。ここに、第2導電型不純物のボロン等のデポジションを行い、熱拡散処理を行い、アノード領域部の高濃度オーミック部12およびゲート領域部5を形成する(図4J)。
【0013】
次に、第1主面のメサ溝形成部の酸化膜11を写真工程で除去し(図4K)、シリコンエッチング工程でメサ溝部6を形成する(図4L)。次にガラス等のパッシべーション膜7を第1主面に形成し(図4M)、写真工程で電極コンタクト窓部のパッシべーション膜7および酸化膜11の除去を行い(図4N)、次に第1主面に金属蒸着法等により金属膜が形成され、写真工程によりアノード金属電極部9およびカソード金属電極部8が形成され(図4O)、第2主面にも金属蒸着法等により、ゲート金属電極部10を形成する(図4P)。
【0014】
図5A−5Pの工程で形成した図1、図2、図3のサイリスタの実施例によれば、従来構造例に比較し、カソードを第1主面、ゲートを第2主面に配することにより、ゲート・カソード間距離を飛躍的に増加させ、ゲート・カソード間耐圧を高くすることを可能とする。
【図面の簡単な説明】
【0015】
【図1】本発明の一実施例サイリスタの図3のA−A’線断面図。
【図2】図1の上面図。
【図3】図1の底面図。
【図4A】本発明のサイリスタの製造工程図。
【図4B】本発明のサイリスタの製造工程図。
【図4C】本発明のサイリスタの製造工程図。
【図4D】本発明のサイリスタの製造工程図。
【図4E】本発明のサイリスタの製造工程図。
【図4F】本発明のサイリスタの製造工程図。
【図4G】本発明のサイリスタの製造工程図。
【図4H】本発明のサイリスタの製造工程図。
【図4I】本発明のサイリスタの製造工程図。
【図4J】本発明のサイリスタの製造工程図。
【図4K】本発明のサイリスタの製造工程図。
【図4L】本発明のサイリスタの製造工程図。
【図4M】本発明のサイリスタの製造工程図。
【図4N】本発明のサイリスタの製造工程図。
【図4O】本発明のサイリスタの製造工程図。
【図4P】本発明のサイリスタの製造工程図。
【符号の説明】
【0016】
1 半導体チップ
2 第1導電型の半導体基板
3 アノード領域
4 カソード領域
5 ゲート領域
6 メサ溝部
7 パッシべーション膜
8 カソード金属電極
9 アノード金属電極
10 ゲート金属電極
11 酸化膜
12 アノード領域の高濃度オーミック部
【特許請求の範囲】
【請求項1】
第1導電型の半導体基板の第1主面には、第1導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第2導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第2主面には、第2導電型の不純物領域部であるゲート領域と、前記第1主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第1主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第2主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタ。
【請求項1】
第1導電型の半導体基板の第1主面には、第1導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第2導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第2主面には、第2導電型の不純物領域部であるゲート領域と、前記第1主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第1主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第2主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタ。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図4L】
【図4M】
【図4N】
【図4O】
【図4P】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図4L】
【図4M】
【図4N】
【図4O】
【図4P】
【公開番号】特開2009−59978(P2009−59978A)
【公開日】平成21年3月19日(2009.3.19)
【国際特許分類】
【出願番号】特願2007−227315(P2007−227315)
【出願日】平成19年9月3日(2007.9.3)
【出願人】(000002037)新電元工業株式会社 (776)
【Fターム(参考)】
【公開日】平成21年3月19日(2009.3.19)
【国際特許分類】
【出願日】平成19年9月3日(2007.9.3)
【出願人】(000002037)新電元工業株式会社 (776)
【Fターム(参考)】
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