圧接型半導体装置およびその製造方法
【課題】本発明は、圧接型半導体装置に組み込む際に付着していた異物を発見しやすくし、より容易に取り除くことができる半導体素子およびその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体素子は、第１の導電型の第１の半導体層と、前記第１の半導体層の所定の領域上に積層された第２の導電型の第２の半導体層と、前記第１の半導体層上に形成された第１の電極層と、前記第２の半導体層上に形成された第２の電極層と、前記第１の電極層上に形成された絶縁層と、前記絶縁層および前記第２の電極層の上に貼り合わされた導電性シートとを備えたことを特徴とする。
【解決手段】本発明に係る半導体素子は、第１の導電型の第１の半導体層と、前記第１の半導体層の所定の領域上に積層された第２の導電型の第２の半導体層と、前記第１の半導体層上に形成された第１の電極層と、前記第２の半導体層上に形成された第２の電極層と、前記第１の電極層上に形成された絶縁層と、前記絶縁層および前記第２の電極層の上に貼り合わされた導電性シートとを備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートターンオフサイリスタ（ＧＴＯサイリスタ）およびゲート転流型サイリスタ（ＧＣＴサイリスタ）などの圧接型半導体装置に用いられる半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
ゲートターンオフサイリスタは、静止型無効電力発生装置（ＳＶＧ）、電力系統連携装置（ＢＴＢ）および製鉄圧延機のモータ駆動用インバータなどの高電圧・大電流を制御する大容量パワーエレクトロニクス機器の基幹部品として幅広く利用され、その需要および適用範囲はさらに拡大しつつある。
【０００３】
ゲートターンオフサイリスタは、ここでは詳細に図示しないが、一般に、１枚のシリコンウエハに形成されてなる半導体（サイリスタ）素子と、これを保護し、また外部回路装置との電気的接続を容易にする電極端子を備えるパッケージから構成されている。この半導体素子は、ｐｎｐｎの４層構造を有し、島状にエッチングされた最上層のｎ型エミッタ層（ＮＥ層）の表面上にアルミニウムなどで形成された複数のカソード電極と、最上層の直下にあるｐ型ベース層（ＰＢ層）の上に前記島状ＮＥ層を包囲するようにアルミニウムなどで形成されたゲート電極と、最下層のｐ型エミッタ層（ＰＥ層）の裏面上に形成されたアノード電極とを有する。すなわち、この半導体素子において、カソード電極が形成されたＮＥ層とゲート電極が形成されたＰＢ層の間には厚み方向にレベル差を有する段差部が形成される。そして、ゲート電極および段差部の上にはゲート電極を保護するためのポリイミド層（絶縁層）が積層される。
【０００４】
ゲートターンオフサイリスタは、通常のスイッチング動作時において、アノード電極とカソード電極の間に所定の電圧を印加した状態で複数のゲート電極に同時にパルス電流を流すことによりターンオンさせ、ターンオン後はゲート−カソード電極間に逆電流を流すことによりターンオフさせることができる（自己消弧機能）。
【０００５】
こうした数多くの圧接型半導体装置が、以下に例示するさまざまな文献で提案されてきた。
【特許文献１】特開昭５８−０７１６５３号公報
【特許文献２】特開昭５８−１６９９６８号公報
【特許文献３】特開平０８−３１６２５６号公報
【特許文献４】特表平０１−５０１０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の半導体素子を用いて、ゲートターンオフサイリスタをアセンブリする製造工程において、絶縁層やカソード電極の周辺領域に異物が付着することがあり、特に異物が導電性異物である場合、ポリイミド層を突き破ってカソード歪緩衝板とゲート電極を短絡させるおそれがある。また、短絡不具合に至らずとも、ゲート電極とカソード電極間に表面リーク電流を発生させ、スイッチング動作の信頼性を著しく低下させる可能性がある。そのため、この半導体素子をゲートターンオフサイリスタに組み込む前には、異物が絶縁層およびカソード電極の周辺領域上に付着しているか否か目視検査を行い、異物が付着している場合には、これを完全に取り除く必要があった。
【０００７】
ところが、段差部上のポリイミド層に付着した異物を目視検査において短時間で確実に検出することは非常に困難であり、さらに異物がポリイミド層に対して粘着性を有する場合、付着した異物を完全に排除することは極めて煩雑な労力を工程作業者に強いるものであった。
【０００８】
そこで本発明は、このような問題点に鑑みてなされたものであり、半導体素子をゲートターンオフサイリスタに組み込む際に半導体素子（ウエハ）表面に付着していた異物を発見しやすくし、より容易に取り除くことができる半導体素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の１つの態様による半導体素子は、第１の導電型の第１の半導体層と、前記第１の半導体層の所定の領域上に積層された第２の導電型の第２の半導体層と、前記第１の半導体層上に形成された第１の電極層と、前記第２の半導体層上に形成された第２の電極層と、前記第１の電極層上に形成された絶縁層と、前記絶縁層および前記第２の電極層の上に貼り合わされた導電性シートとを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体素子を圧接型半導体装置としてパッケージにアセンブリする製造工程において、半導体素子上に付着した異物を発見しやすくし、より効率的に取り除くことができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して本発明に係る半導体素子およびこれを用いた圧接型半導体装置の実施の形態を説明する。実施の形態の説明において、理解を容易にするために方向を表す用語（例えば、「上方」および「下方」など）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
まず、本発明に係る実施の形態による半導体素子を含む圧接型半導体装置の概略的構成について説明した後、半導体素子の詳細な積層構造およびその製造方法について説明する。
【００１２】
図１は実施の形態による圧接型半導体装置１００の全体を示す断面図、図２および図３は圧接型半導体装置１００に用いられる本発明に係る半導体素子１の拡大断面図および平面図、図４は従来式の半導体素子２００の平面図である。
以下において、ＧＴＯサイリスタを一例にして圧接型半導体装置１００を説明するが、本発明に係る半導体素子１はゲート転流型サイリスタ（ＧＣＴサイリスタ）などの他の圧接型半導体装置にも適用することができる。
【００１３】
この実施の形態によるＧＴＯサイリスタ１００は、概略、シリコンウエハ（シリコン基板）からなる円盤状の半導体素子１を有する（図３）。この半導体素子１は、概略、図２に示すように、ｐｎｐｎの４層構造を有し、表面（上側主面）上に島状のｎ型エミッタ層上にアルミニウムなどで形成された複数のカソード電極２と、その上方に貼り合わされた金属などの導電性材料からなる金属シート（導電性薄膜部材）３と、裏面（下側主面）全体に形成されたアノード電極４とを備える。また半導体素子１は、図３に示すように、中心付近にゲート電極５と一体に形成されたゲート中央部６を有する。
【００１４】
図１を参照すると、ＧＴＯサイリスタ１００は、半導体素子１の金属シート３に係合するカソード歪緩衝板１１０と、カソード歪緩衝板１１０の上方に配設されたカソード端子１１２（および図示しないカソードフィン）と、半導体素子１のアノード電極４に係合するアノード歪緩衝板１３０と、アノード歪緩衝板１３０の下方に配設されたアノード端子１３２（および図示しないアノードフィン）とを有する。カソード歪緩衝板１１０およびアノード歪緩衝板１３０は、円柱状のモリブデンなどの金属からなり、カソード歪緩衝板１１０は、そのほぼ中央に貫通孔１１４を有する。
【００１５】
またＧＴＯサイリスタ１００は、カソード歪緩衝板１１０の貫通孔１１４内に配置され、半導体素子１のゲート中央部６に係合するほぼ円柱体のゲート端子１１６を有する。ゲート端子１１６は、カソード歪緩衝板１１０と離間することにより絶縁され、付勢部材（ばね）１１８および絶縁性材料からなるマイカワッシャ１２０を介してカソード端子１１２に支持され、半導体素子１のゲート中央部６に押圧（付勢）される。そしてゲート端子１１６は、外部制御回路（図示せず）からゲートリード１２２を介して制御信号を受け、半導体素子１のゲート電極５にゲート信号を供給する。
【００１６】
さらにＧＴＯサイリスタ１００は、セラミックなどの絶縁性材料からなる中空円筒状の絶縁筒１２４と、リング状のカソードフランジ１２８およびアノードフランジ１３８とを有する。カソードフランジ１２８およびアノードフランジ１３８は、半径方向の一端部付近で絶縁筒１２４の上端１２６および下端１３６に固着され、他端部でカソード端子１１２およびアノード端子１３２の側面にそれぞれ固着されている。また、半導体素子１の周縁部における耐圧特性を改善するために絶縁保護材１４０が設けられている。
【００１７】
こうして組み立てられた半導体素子１、カソード歪緩衝板１１０、アノード歪緩衝板１３０、カソード端子１１２、アノード端子１３２、ゲート端子１１６、ゲートリード１２２および絶縁保護材１４０は、絶縁筒１２４とカソードフランジ１２８およびアノードフランジ１３８により形成された空間内に配置され、この空間は不活性ガスが封入されている。
【００１８】
このＧＴＯサイリスタ（圧接型半導体装置）１００においては、カソード端子１１２およびアノード端子１３２を圧接することにより、カソード歪緩衝板１１０／半導体素子１の複数のカソード電極２、アノード歪緩衝板１３０／半導体素子１のアノード電極４、ゲート端子１１６／半導体素子１のゲート中央部６の間を確実に電気的に接続することができる。
【００１９】
上記のように構成されたＧＴＯサイリスタ１００において、カソード端子１１２（半導体素子１の各カソード電極２）およびアノード端子１３２（アノード電極４）の間に電圧を印加した状態で、ゲートリード１２２を介して、ゲート端子１１６（ゲート電極５）にゲート信号を供給することにより、半導体素子１のスイッチング動作が実現される。
【００２０】
次に、本発明に係る半導体素子１の積層構造およびその製造方法について詳細に説明する。
半導体素子１は、図２に示すように、ｐ型エミッタ層（ＰＥ層）１０、ｎ型ベース層（ＮＢ層）２０、ｐ型ベース層（ＰＢ層）３０およびｎ型エミッタ層（ＮＥ層）４０が順次積層されたｐｎｐｎの４層構造を有する。
このｐｎｐｎの４層構造を形成するためには、まずｎ型の不純物がドープされたシリコン基板（シリコンウエハ）を用意し、その両面に不純物元素であるボロン（Ｂ）を注入した後、約１２５０℃で約１２０時間の熱処理を行い、ＰＥ層１０およびＰＢ層３０に挟持されたＮＢ層２０を形成する。次に、不純物元素であるリン（Ｐ）をＰＢ層３０に注入した後、同様に約１２５０℃で約２５時間の熱処理を行い、ＮＥ層４０を形成する。この場合のＮＥ層４０の厚さは２５μｍ程度となる。
なお、このＮＥ層４０形成における熱処理の過程で、次のエッチングステップにおいてマスクパターンの材料として使用される酸化シリコン膜（図示せず）がＮＥ層４０表面に形成されている。
【００２１】
また最上層であるＮＥ層４０は、複数の島状の領域（積層領域）Ｒ１においてのみ残存し、その他の領域（非積層領域）Ｒ２ではＰＢ層３０が露出するようにエッチングされ、ＮＥ層４０の上面とＰＢ層の上面を連続的に接続する傾斜面５２を含む段差部５０が形成される。
具体的には、まずＮＥ層４０表面に形成された酸化シリコン膜をＮＥ層エッチングのためのマスクとするため、カソード電極の配置位置に対応する島状の領域Ｒ１に通常の写真製版技術を用いてレジストを残し、例えば希フッ酸等を用いて酸化シリコン膜を選択的にエッチングする。そしてレジストを除去した後、残った表面の酸化シリコン膜をマスクとし、約１０℃のフッ酸と硝酸の混合液（混合比４：５０）を用いて、露出しているＮＥ層４０（ＰＢ層３０も含む）に対して約５分間エッチングを行う。このとき、領域Ｒ１におけるＮＥ層４０がエッチングされることなく残り、非積層領域Ｒ２ではＮＥ層４０が完全にエッチングされて、ＰＢ層３０の上面が露出する。こうしてＮＥ層４０の上面とＰＢ層３０の上面の間を連続的に接続する傾斜面５２を含む段差部５０が形成される。この場合、ＮＥ層４０の上面とＰＢ層３０の露出した上面の間の上下方向の距離（レベル差）は、３０μｍ程度となっている。
【００２２】
また詳細図示しないが、段差部５０の傾斜面５２上にはパッシベーション膜（酸化シリコン膜）が形成される。すなわち、シリコン基板の表面（すなわち、ＮＥ層４０およびＰＢ層３０のそれぞれの上面）上全体に約２μｍの膜厚になる酸化シリコン（ＳｉＯ２）膜を形成し、通常の写真製版技術を用いて傾斜面５２の上だけにレジストをマスクとして残した後、希フッ酸（フッ酸：純水＝１：６）を用いてエッチングする。こうして、傾斜面５２上に形成されたパッシベーション膜を得る。
【００２３】
図２において、ＮＥ層４０の複数の島状の領域Ｒ１の上にはそれぞれカソード電極２が形成され、ＰＢ層３０が露出した領域Ｒ２の上にはゲート電極５が形成されている。
カソード電極２およびゲート電極５を形成するためには、まずシリコン基板の表面全体（すなわち、ＮＥ層４０、ＰＢ層３０、およびパッシベーション膜）上に、一般的なアルミスパッタ装置（図示せず）を用いてアルミニウム膜を約１０μｍの厚さに蒸着する。そして、通常の写真製版技術を用いて、半導体素子１のカソード電極２およびゲート電極５の配置位置に相当する領域をカバーするレジストをマスクとして残し、このマスクを用い、上述のアルミニウム膜をリン酸液に浸積し、減圧した状態で（約７０ｔｏｒｒ）約１５分間エッチングすることによりカソード電極２およびゲート電極５を形成する。
なおこのとき、カソード電極２およびゲート電極５は、パッシベーション膜と電気的に接続されている場合、ＮＥ層４０とパッシベーション膜との界面において表面リーク電流が生じ、スイッチング動作時の信頼性が著しく損なわれ得ることが知られているので、パッシベーション膜とは離間するように形成されることが好ましい。なお、カソード電極２およびゲート電極５の形成後、シリコン基板の裏面全体（すなわちＰＥ層１０）上には、シリコン基板表面と同様にアルミニウム膜がスパッタ蒸着され、アノード電極４が形成される。
【００２４】
そして、半導体素子１は、パッシベーション膜を含む傾斜面５２およびゲート電極５を被うように、例えば約５μｍの厚さのポリイミド層（絶縁層）７が形成される。
【００２５】
さらに本発明によれば、上述のように、半導体素子１の上側主面の全体（すなわち、各カソード電極２およびポリイミド層７）を被うように金属シート３が貼り合わされる。金属シート３は、各カソード電極２に電気的に接続され、ポリイミド層７を挟むため、ゲート電極５およびゲート中央部６とは電気的に絶縁されている。
より具体的には、金属シート３は、アルミニウム、銅または銀などの導電性材料からなり、約１０μｍ〜約３０μｍの厚みを有する薄膜部材であって、ゲート中央部６に対応する開口部８を有するように予め裁断される。金属シート３は、半導体素子１の最終工程として、好適にはクリーンルーム内で貼り合わされる。
なお、貼り合わせの具体的方法に関しては、圧着による方法が適用可能であり、半導体基板上に金属シートを載置し、高温下で１００ｋｇ／ｃｍ２以上の圧力で押圧することによって両者は接着される。従って、金属シート以外の部材を必要としないことからコスト的にも優れている。
【００２６】
したがって、このように構成された半導体素子１においては、図３に示すように、均一な光沢を有する金属シート３が半導体素子１の上側主面に貼り合わされているので、圧接型半導体装置１００にアセンブリする前に、金属シート３上に付着した異物Ｄを目視検査で発見しやすい。また、異物Ｄが金属シート３上に付着していることを確認したとき、異物Ｄを金属シート３から容易に取り除くことができる。
こうして、特に導電性の異物Ｄがポリイミド層３を突き破って、カソード歪緩衝板１１０とゲート電極５が短絡することを防止できる。また、カソード電極２およびゲート電極５と、パッシベーション膜との間に形成された隙間に異物Ｄが付着して、カソード電極２とゲート電極５の間に表面リーク電流が発生し、半導体素子１のスイッチング動作の信頼性を著しく阻害することを防ぐことができる。
これに対して、図４の従来式の半導体素子２００では、とりわけカソード電極２周囲の段差部５０上のポリイミド層７に付着した異物Ｄを見落とすことなく視認することは非常に困難であった。また、ポリイミド層７に付着した異物Ｄを確認できた場合でも、異物Ｄがポリイミド層７に対して粘着性を有する場合は、これを完全に除去することは極めて煩わしい作業を伴うものであった。
以上のように、半導体素子１によれば、上述のように、半導体素子１を圧接型半導体装置１００にアセンブリする製造工程において、半導体素子１上に付着した異物Ｄを発見しやすくし、より効率的に異物Ｄを取り除くことができる。
【００２７】
なお、金属シート３を貼り合わせる代わりに、金属を半導体素子１の全体にアルミニウムなどをスパッタリング蒸着してもよいが、スパッタリング蒸着で１０μｍ以上の金属を形成するには数時間を要し、加えて蒸着後にも写真製版やエッチング工程が必須となることから、金属シート３を半導体素子１に貼り合わせる工程の方がスパッタリング蒸着工程よりも簡便であり、製造コストを削減できるため好ましい。
【００２８】
さらに、半導体素子１を圧接型半導体装置１００に組み込む際、金属シート３は、カソード歪緩衝板１１０と各カソード電極２の間に介在して配置されるので、カソード歪緩衝板１１０から各カソード電極２を含む半導体素子１に加わる衝撃を金属シート３により緩和することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る実施の形態による圧接型半導体装置の断面図である。
【図２】図１の圧接型半導体装置に用いられる半導体素子の拡大断面図である。
【図３】図１の圧接型半導体装置に用いられる半導体素子の平面図である。
【図４】従来式の半導体素子の平面図である。
【符号の説明】
【００３０】
１：半導体素子、２：カソード電極、３：金属シート（導電性薄膜部材）、４：アノード電極、５：ゲート電極、６：ゲート中央部、７：ポリイミド層（絶縁層）、１０：ｐ型エミッタ層（ＰＥ層）、２０：ｎ型ベース層（ＮＢ層）、３０：ｐ型ベース層（ＰＢ層）、４０：ｎ型エミッタ層（ＮＥ層）、５０：段差部、５２：傾斜面、Ｄ：異物、１００：圧接型半導体装置、１１０：カソード歪緩衝板、１１２：カソード端子、１３０：アノード歪緩衝板、１１４：貫通孔、１１６：ゲート端子、１１８：付勢部材（ばね）、１２０：マイカワッシャ、１２２：ゲートリード、１２４：絶縁筒、１２８：カソードフランジ、１３２：アノード端子、１３８：アノードフランジ、１４０：絶縁保護材。
【技術分野】
【０００１】
本発明は、ゲートターンオフサイリスタ（ＧＴＯサイリスタ）およびゲート転流型サイリスタ（ＧＣＴサイリスタ）などの圧接型半導体装置に用いられる半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
ゲートターンオフサイリスタは、静止型無効電力発生装置（ＳＶＧ）、電力系統連携装置（ＢＴＢ）および製鉄圧延機のモータ駆動用インバータなどの高電圧・大電流を制御する大容量パワーエレクトロニクス機器の基幹部品として幅広く利用され、その需要および適用範囲はさらに拡大しつつある。
【０００３】
ゲートターンオフサイリスタは、ここでは詳細に図示しないが、一般に、１枚のシリコンウエハに形成されてなる半導体（サイリスタ）素子と、これを保護し、また外部回路装置との電気的接続を容易にする電極端子を備えるパッケージから構成されている。この半導体素子は、ｐｎｐｎの４層構造を有し、島状にエッチングされた最上層のｎ型エミッタ層（ＮＥ層）の表面上にアルミニウムなどで形成された複数のカソード電極と、最上層の直下にあるｐ型ベース層（ＰＢ層）の上に前記島状ＮＥ層を包囲するようにアルミニウムなどで形成されたゲート電極と、最下層のｐ型エミッタ層（ＰＥ層）の裏面上に形成されたアノード電極とを有する。すなわち、この半導体素子において、カソード電極が形成されたＮＥ層とゲート電極が形成されたＰＢ層の間には厚み方向にレベル差を有する段差部が形成される。そして、ゲート電極および段差部の上にはゲート電極を保護するためのポリイミド層（絶縁層）が積層される。
【０００４】
ゲートターンオフサイリスタは、通常のスイッチング動作時において、アノード電極とカソード電極の間に所定の電圧を印加した状態で複数のゲート電極に同時にパルス電流を流すことによりターンオンさせ、ターンオン後はゲート−カソード電極間に逆電流を流すことによりターンオフさせることができる（自己消弧機能）。
【０００５】
こうした数多くの圧接型半導体装置が、以下に例示するさまざまな文献で提案されてきた。
【特許文献１】特開昭５８−０７１６５３号公報
【特許文献２】特開昭５８−１６９９６８号公報
【特許文献３】特開平０８−３１６２５６号公報
【特許文献４】特表平０１−５０１０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の半導体素子を用いて、ゲートターンオフサイリスタをアセンブリする製造工程において、絶縁層やカソード電極の周辺領域に異物が付着することがあり、特に異物が導電性異物である場合、ポリイミド層を突き破ってカソード歪緩衝板とゲート電極を短絡させるおそれがある。また、短絡不具合に至らずとも、ゲート電極とカソード電極間に表面リーク電流を発生させ、スイッチング動作の信頼性を著しく低下させる可能性がある。そのため、この半導体素子をゲートターンオフサイリスタに組み込む前には、異物が絶縁層およびカソード電極の周辺領域上に付着しているか否か目視検査を行い、異物が付着している場合には、これを完全に取り除く必要があった。
【０００７】
ところが、段差部上のポリイミド層に付着した異物を目視検査において短時間で確実に検出することは非常に困難であり、さらに異物がポリイミド層に対して粘着性を有する場合、付着した異物を完全に排除することは極めて煩雑な労力を工程作業者に強いるものであった。
【０００８】
そこで本発明は、このような問題点に鑑みてなされたものであり、半導体素子をゲートターンオフサイリスタに組み込む際に半導体素子（ウエハ）表面に付着していた異物を発見しやすくし、より容易に取り除くことができる半導体素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の１つの態様による半導体素子は、第１の導電型の第１の半導体層と、前記第１の半導体層の所定の領域上に積層された第２の導電型の第２の半導体層と、前記第１の半導体層上に形成された第１の電極層と、前記第２の半導体層上に形成された第２の電極層と、前記第１の電極層上に形成された絶縁層と、前記絶縁層および前記第２の電極層の上に貼り合わされた導電性シートとを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体素子を圧接型半導体装置としてパッケージにアセンブリする製造工程において、半導体素子上に付着した異物を発見しやすくし、より効率的に取り除くことができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して本発明に係る半導体素子およびこれを用いた圧接型半導体装置の実施の形態を説明する。実施の形態の説明において、理解を容易にするために方向を表す用語（例えば、「上方」および「下方」など）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
まず、本発明に係る実施の形態による半導体素子を含む圧接型半導体装置の概略的構成について説明した後、半導体素子の詳細な積層構造およびその製造方法について説明する。
【００１２】
図１は実施の形態による圧接型半導体装置１００の全体を示す断面図、図２および図３は圧接型半導体装置１００に用いられる本発明に係る半導体素子１の拡大断面図および平面図、図４は従来式の半導体素子２００の平面図である。
以下において、ＧＴＯサイリスタを一例にして圧接型半導体装置１００を説明するが、本発明に係る半導体素子１はゲート転流型サイリスタ（ＧＣＴサイリスタ）などの他の圧接型半導体装置にも適用することができる。
【００１３】
この実施の形態によるＧＴＯサイリスタ１００は、概略、シリコンウエハ（シリコン基板）からなる円盤状の半導体素子１を有する（図３）。この半導体素子１は、概略、図２に示すように、ｐｎｐｎの４層構造を有し、表面（上側主面）上に島状のｎ型エミッタ層上にアルミニウムなどで形成された複数のカソード電極２と、その上方に貼り合わされた金属などの導電性材料からなる金属シート（導電性薄膜部材）３と、裏面（下側主面）全体に形成されたアノード電極４とを備える。また半導体素子１は、図３に示すように、中心付近にゲート電極５と一体に形成されたゲート中央部６を有する。
【００１４】
図１を参照すると、ＧＴＯサイリスタ１００は、半導体素子１の金属シート３に係合するカソード歪緩衝板１１０と、カソード歪緩衝板１１０の上方に配設されたカソード端子１１２（および図示しないカソードフィン）と、半導体素子１のアノード電極４に係合するアノード歪緩衝板１３０と、アノード歪緩衝板１３０の下方に配設されたアノード端子１３２（および図示しないアノードフィン）とを有する。カソード歪緩衝板１１０およびアノード歪緩衝板１３０は、円柱状のモリブデンなどの金属からなり、カソード歪緩衝板１１０は、そのほぼ中央に貫通孔１１４を有する。
【００１５】
またＧＴＯサイリスタ１００は、カソード歪緩衝板１１０の貫通孔１１４内に配置され、半導体素子１のゲート中央部６に係合するほぼ円柱体のゲート端子１１６を有する。ゲート端子１１６は、カソード歪緩衝板１１０と離間することにより絶縁され、付勢部材（ばね）１１８および絶縁性材料からなるマイカワッシャ１２０を介してカソード端子１１２に支持され、半導体素子１のゲート中央部６に押圧（付勢）される。そしてゲート端子１１６は、外部制御回路（図示せず）からゲートリード１２２を介して制御信号を受け、半導体素子１のゲート電極５にゲート信号を供給する。
【００１６】
さらにＧＴＯサイリスタ１００は、セラミックなどの絶縁性材料からなる中空円筒状の絶縁筒１２４と、リング状のカソードフランジ１２８およびアノードフランジ１３８とを有する。カソードフランジ１２８およびアノードフランジ１３８は、半径方向の一端部付近で絶縁筒１２４の上端１２６および下端１３６に固着され、他端部でカソード端子１１２およびアノード端子１３２の側面にそれぞれ固着されている。また、半導体素子１の周縁部における耐圧特性を改善するために絶縁保護材１４０が設けられている。
【００１７】
こうして組み立てられた半導体素子１、カソード歪緩衝板１１０、アノード歪緩衝板１３０、カソード端子１１２、アノード端子１３２、ゲート端子１１６、ゲートリード１２２および絶縁保護材１４０は、絶縁筒１２４とカソードフランジ１２８およびアノードフランジ１３８により形成された空間内に配置され、この空間は不活性ガスが封入されている。
【００１８】
このＧＴＯサイリスタ（圧接型半導体装置）１００においては、カソード端子１１２およびアノード端子１３２を圧接することにより、カソード歪緩衝板１１０／半導体素子１の複数のカソード電極２、アノード歪緩衝板１３０／半導体素子１のアノード電極４、ゲート端子１１６／半導体素子１のゲート中央部６の間を確実に電気的に接続することができる。
【００１９】
上記のように構成されたＧＴＯサイリスタ１００において、カソード端子１１２（半導体素子１の各カソード電極２）およびアノード端子１３２（アノード電極４）の間に電圧を印加した状態で、ゲートリード１２２を介して、ゲート端子１１６（ゲート電極５）にゲート信号を供給することにより、半導体素子１のスイッチング動作が実現される。
【００２０】
次に、本発明に係る半導体素子１の積層構造およびその製造方法について詳細に説明する。
半導体素子１は、図２に示すように、ｐ型エミッタ層（ＰＥ層）１０、ｎ型ベース層（ＮＢ層）２０、ｐ型ベース層（ＰＢ層）３０およびｎ型エミッタ層（ＮＥ層）４０が順次積層されたｐｎｐｎの４層構造を有する。
このｐｎｐｎの４層構造を形成するためには、まずｎ型の不純物がドープされたシリコン基板（シリコンウエハ）を用意し、その両面に不純物元素であるボロン（Ｂ）を注入した後、約１２５０℃で約１２０時間の熱処理を行い、ＰＥ層１０およびＰＢ層３０に挟持されたＮＢ層２０を形成する。次に、不純物元素であるリン（Ｐ）をＰＢ層３０に注入した後、同様に約１２５０℃で約２５時間の熱処理を行い、ＮＥ層４０を形成する。この場合のＮＥ層４０の厚さは２５μｍ程度となる。
なお、このＮＥ層４０形成における熱処理の過程で、次のエッチングステップにおいてマスクパターンの材料として使用される酸化シリコン膜（図示せず）がＮＥ層４０表面に形成されている。
【００２１】
また最上層であるＮＥ層４０は、複数の島状の領域（積層領域）Ｒ１においてのみ残存し、その他の領域（非積層領域）Ｒ２ではＰＢ層３０が露出するようにエッチングされ、ＮＥ層４０の上面とＰＢ層の上面を連続的に接続する傾斜面５２を含む段差部５０が形成される。
具体的には、まずＮＥ層４０表面に形成された酸化シリコン膜をＮＥ層エッチングのためのマスクとするため、カソード電極の配置位置に対応する島状の領域Ｒ１に通常の写真製版技術を用いてレジストを残し、例えば希フッ酸等を用いて酸化シリコン膜を選択的にエッチングする。そしてレジストを除去した後、残った表面の酸化シリコン膜をマスクとし、約１０℃のフッ酸と硝酸の混合液（混合比４：５０）を用いて、露出しているＮＥ層４０（ＰＢ層３０も含む）に対して約５分間エッチングを行う。このとき、領域Ｒ１におけるＮＥ層４０がエッチングされることなく残り、非積層領域Ｒ２ではＮＥ層４０が完全にエッチングされて、ＰＢ層３０の上面が露出する。こうしてＮＥ層４０の上面とＰＢ層３０の上面の間を連続的に接続する傾斜面５２を含む段差部５０が形成される。この場合、ＮＥ層４０の上面とＰＢ層３０の露出した上面の間の上下方向の距離（レベル差）は、３０μｍ程度となっている。
【００２２】
また詳細図示しないが、段差部５０の傾斜面５２上にはパッシベーション膜（酸化シリコン膜）が形成される。すなわち、シリコン基板の表面（すなわち、ＮＥ層４０およびＰＢ層３０のそれぞれの上面）上全体に約２μｍの膜厚になる酸化シリコン（ＳｉＯ２）膜を形成し、通常の写真製版技術を用いて傾斜面５２の上だけにレジストをマスクとして残した後、希フッ酸（フッ酸：純水＝１：６）を用いてエッチングする。こうして、傾斜面５２上に形成されたパッシベーション膜を得る。
【００２３】
図２において、ＮＥ層４０の複数の島状の領域Ｒ１の上にはそれぞれカソード電極２が形成され、ＰＢ層３０が露出した領域Ｒ２の上にはゲート電極５が形成されている。
カソード電極２およびゲート電極５を形成するためには、まずシリコン基板の表面全体（すなわち、ＮＥ層４０、ＰＢ層３０、およびパッシベーション膜）上に、一般的なアルミスパッタ装置（図示せず）を用いてアルミニウム膜を約１０μｍの厚さに蒸着する。そして、通常の写真製版技術を用いて、半導体素子１のカソード電極２およびゲート電極５の配置位置に相当する領域をカバーするレジストをマスクとして残し、このマスクを用い、上述のアルミニウム膜をリン酸液に浸積し、減圧した状態で（約７０ｔｏｒｒ）約１５分間エッチングすることによりカソード電極２およびゲート電極５を形成する。
なおこのとき、カソード電極２およびゲート電極５は、パッシベーション膜と電気的に接続されている場合、ＮＥ層４０とパッシベーション膜との界面において表面リーク電流が生じ、スイッチング動作時の信頼性が著しく損なわれ得ることが知られているので、パッシベーション膜とは離間するように形成されることが好ましい。なお、カソード電極２およびゲート電極５の形成後、シリコン基板の裏面全体（すなわちＰＥ層１０）上には、シリコン基板表面と同様にアルミニウム膜がスパッタ蒸着され、アノード電極４が形成される。
【００２４】
そして、半導体素子１は、パッシベーション膜を含む傾斜面５２およびゲート電極５を被うように、例えば約５μｍの厚さのポリイミド層（絶縁層）７が形成される。
【００２５】
さらに本発明によれば、上述のように、半導体素子１の上側主面の全体（すなわち、各カソード電極２およびポリイミド層７）を被うように金属シート３が貼り合わされる。金属シート３は、各カソード電極２に電気的に接続され、ポリイミド層７を挟むため、ゲート電極５およびゲート中央部６とは電気的に絶縁されている。
より具体的には、金属シート３は、アルミニウム、銅または銀などの導電性材料からなり、約１０μｍ〜約３０μｍの厚みを有する薄膜部材であって、ゲート中央部６に対応する開口部８を有するように予め裁断される。金属シート３は、半導体素子１の最終工程として、好適にはクリーンルーム内で貼り合わされる。
なお、貼り合わせの具体的方法に関しては、圧着による方法が適用可能であり、半導体基板上に金属シートを載置し、高温下で１００ｋｇ／ｃｍ２以上の圧力で押圧することによって両者は接着される。従って、金属シート以外の部材を必要としないことからコスト的にも優れている。
【００２６】
したがって、このように構成された半導体素子１においては、図３に示すように、均一な光沢を有する金属シート３が半導体素子１の上側主面に貼り合わされているので、圧接型半導体装置１００にアセンブリする前に、金属シート３上に付着した異物Ｄを目視検査で発見しやすい。また、異物Ｄが金属シート３上に付着していることを確認したとき、異物Ｄを金属シート３から容易に取り除くことができる。
こうして、特に導電性の異物Ｄがポリイミド層３を突き破って、カソード歪緩衝板１１０とゲート電極５が短絡することを防止できる。また、カソード電極２およびゲート電極５と、パッシベーション膜との間に形成された隙間に異物Ｄが付着して、カソード電極２とゲート電極５の間に表面リーク電流が発生し、半導体素子１のスイッチング動作の信頼性を著しく阻害することを防ぐことができる。
これに対して、図４の従来式の半導体素子２００では、とりわけカソード電極２周囲の段差部５０上のポリイミド層７に付着した異物Ｄを見落とすことなく視認することは非常に困難であった。また、ポリイミド層７に付着した異物Ｄを確認できた場合でも、異物Ｄがポリイミド層７に対して粘着性を有する場合は、これを完全に除去することは極めて煩わしい作業を伴うものであった。
以上のように、半導体素子１によれば、上述のように、半導体素子１を圧接型半導体装置１００にアセンブリする製造工程において、半導体素子１上に付着した異物Ｄを発見しやすくし、より効率的に異物Ｄを取り除くことができる。
【００２７】
なお、金属シート３を貼り合わせる代わりに、金属を半導体素子１の全体にアルミニウムなどをスパッタリング蒸着してもよいが、スパッタリング蒸着で１０μｍ以上の金属を形成するには数時間を要し、加えて蒸着後にも写真製版やエッチング工程が必須となることから、金属シート３を半導体素子１に貼り合わせる工程の方がスパッタリング蒸着工程よりも簡便であり、製造コストを削減できるため好ましい。
【００２８】
さらに、半導体素子１を圧接型半導体装置１００に組み込む際、金属シート３は、カソード歪緩衝板１１０と各カソード電極２の間に介在して配置されるので、カソード歪緩衝板１１０から各カソード電極２を含む半導体素子１に加わる衝撃を金属シート３により緩和することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る実施の形態による圧接型半導体装置の断面図である。
【図２】図１の圧接型半導体装置に用いられる半導体素子の拡大断面図である。
【図３】図１の圧接型半導体装置に用いられる半導体素子の平面図である。
【図４】従来式の半導体素子の平面図である。
【符号の説明】
【００３０】
１：半導体素子、２：カソード電極、３：金属シート（導電性薄膜部材）、４：アノード電極、５：ゲート電極、６：ゲート中央部、７：ポリイミド層（絶縁層）、１０：ｐ型エミッタ層（ＰＥ層）、２０：ｎ型ベース層（ＮＢ層）、３０：ｐ型ベース層（ＰＢ層）、４０：ｎ型エミッタ層（ＮＥ層）、５０：段差部、５２：傾斜面、Ｄ：異物、１００：圧接型半導体装置、１１０：カソード歪緩衝板、１１２：カソード端子、１３０：アノード歪緩衝板、１１４：貫通孔、１１６：ゲート端子、１１８：付勢部材（ばね）、１２０：マイカワッシャ、１２２：ゲートリード、１２４：絶縁筒、１２８：カソードフランジ、１３２：アノード端子、１３８：アノードフランジ、１４０：絶縁保護材。
【特許請求の範囲】
【請求項１】
第１の導電型の第１の半導体層と、
前記第１の半導体層の所定の領域上に積層された第２の導電型の第２の半導体層と、
前記第１の半導体層上に形成された第１の電極層と、
前記第２の半導体層上に形成された第２の電極層と、
前記第１の電極層上に形成された絶縁層と、
前記絶縁層および前記第２の電極層の上に貼り合わされた導電性シートとを備えたことを特徴とする半導体素子。
【請求項２】
前記導電性シートは、アルミニウム、銅または銀からなり、１０μｍ〜３０μｍの厚みを有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
第１の導電型の第１の半導体層の所定の領域上に第２の導電型の第２の半導体層を積層するステップと、
前記第１の半導体層上に第１の電極層を形成するステップと、
前記第２の半導体層上に第２の電極層を形成するステップと、
前記第２の電極層を露出させ、前記第１の電極層を被うように絶縁層を形成するステップと、
前記絶縁層および前記第２の電極層の上に導電性シートを貼り合わせるステップとを有することを特徴とする半導体素子の製造方法。
【請求項４】
前記導電性シート上に付着した異物を除去するステップを有することを特徴とする請求項３に記載の方法。
【請求項５】
前記導電性シートは、アルミニウム、銅または銀からなり、１０μｍ〜３０μｍの厚みを有することを特徴とする請求項３に記載の方法。
【請求項６】
前記貼り合わせステップは、前記絶縁層および前記第２の電極層の上に導電性シートを載置し、押圧することにより、圧接するステップを含むことを特徴とする請求項３に記載の方法。
【請求項１】
第１の導電型の第１の半導体層と、
前記第１の半導体層の所定の領域上に積層された第２の導電型の第２の半導体層と、
前記第１の半導体層上に形成された第１の電極層と、
前記第２の半導体層上に形成された第２の電極層と、
前記第１の電極層上に形成された絶縁層と、
前記絶縁層および前記第２の電極層の上に貼り合わされた導電性シートとを備えたことを特徴とする半導体素子。
【請求項２】
前記導電性シートは、アルミニウム、銅または銀からなり、１０μｍ〜３０μｍの厚みを有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
第１の導電型の第１の半導体層の所定の領域上に第２の導電型の第２の半導体層を積層するステップと、
前記第１の半導体層上に第１の電極層を形成するステップと、
前記第２の半導体層上に第２の電極層を形成するステップと、
前記第２の電極層を露出させ、前記第１の電極層を被うように絶縁層を形成するステップと、
前記絶縁層および前記第２の電極層の上に導電性シートを貼り合わせるステップとを有することを特徴とする半導体素子の製造方法。
【請求項４】
前記導電性シート上に付着した異物を除去するステップを有することを特徴とする請求項３に記載の方法。
【請求項５】
前記導電性シートは、アルミニウム、銅または銀からなり、１０μｍ〜３０μｍの厚みを有することを特徴とする請求項３に記載の方法。
【請求項６】
前記貼り合わせステップは、前記絶縁層および前記第２の電極層の上に導電性シートを載置し、押圧することにより、圧接するステップを含むことを特徴とする請求項３に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００７−２８８１００（Ｐ２００７−２８８１００Ａ）
【公開日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願番号】特願２００６−１１６６３３（Ｐ２００６−１１６６３３）
【出願日】平成１８年４月２０日（２００６．４．２０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願日】平成１８年４月２０日（２００６．４．２０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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