半導体装置およびその製造方法
【課題】サイリスタの第２ｎ型領域ｎ２表面に金属シリサイド層を形成しても、第２ｎ型領域ｎ２と第２ｐ型領域ｐ２間でショートを起こさないようにすることを可能とする。
【解決手段】第１ｐ型領域ｐ１（第１領域）と、第１ｎ型領域ｎ１（第２領域）と、第２ｐ型領域ｐ２（第３領域）と、第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１が形成された半導体装置１であって、第２ｐ型領域ｐ２は、素子分離領域１３で分離された半導体基板１１に形成され、第２ｐ型領域ｐ２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の両側の側壁に形成されたサイドウォール２３、２４を有し、２ｎ型領域ｎ２は、その一方側が第２ｐ型領域ｐ２の他方側と素子分離領域１３（１３−１）との接合部上を被覆し、その他方側がサイドウォール２３の他方側に接合していることを特徴とする。
【解決手段】第１ｐ型領域ｐ１（第１領域）と、第１ｎ型領域ｎ１（第２領域）と、第２ｐ型領域ｐ２（第３領域）と、第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１が形成された半導体装置１であって、第２ｐ型領域ｐ２は、素子分離領域１３で分離された半導体基板１１に形成され、第２ｐ型領域ｐ２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の両側の側壁に形成されたサイドウォール２３、２４を有し、２ｎ型領域ｎ２は、その一方側が第２ｐ型領域ｐ２の他方側と素子分離領域１３（１３−１）との接合部上を被覆し、その他方側がサイドウォール２３の他方側に接合していることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタを用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的に第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。
以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。
一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。
もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。
いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１、２、３、特許文献１参照）。
【０００４】
本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。
【０００５】
例えば、図６に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のプロセスマージンを大きく確保するために、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を選択エピタキシャル成長によって形成する方法が提案されている。
同様に、プロセスマージンを確保するために、第２ｎ型領域ｎ２を選択エピタキシャル成長によって形成する方法が提案されている。
選択エピタキシャル成長によって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を形成するには、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間のショートを抑制すること求められる。
同様に、選択エピタキシャル成長によって、第２ｎ型領域ｎ２を形成するには、第２ｎ型領域ｎ２の表面に金属シリサイド層２６を形成したときに、金属シリサイド層２６を介した第２ｎ型領域ｎ２と第２ｐ型領域ｐ２間のショートを抑制すること求められる。
【０００６】
しかしながら、第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１、第２ｎ型領域ｎ２を選択エピタキシャル成長で形成するとき、下地のシリコン基板領域の外側、つまり素子分離領域１３へ成長が進まない場合がある。
【０００７】
そして上記第２ｎ型領域ｎ２表面に金属シリサイド層２６を形成すると、金属シリサイド層２６と第２ｐ型領域ｐ２とが接触して、金属シリサイド層２６を介した第２ｎ型領域ｎ２と第２ｐ型領域ｐ２間のショートが発生することになる。
また第１ｎ型領域ｎ１を形成した状態で、さらに第１ｐ型領域ｐ１を形成する選択エピタキシャル成長を行って、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成すると、第１ｎ型領域ｎ１のファセット領域の膜厚が薄くなるので、第１ｎ型領域ｎ１の裾部分において第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とが接触して、ショートが発生することになる。
金属シリサイド層２６を介して第２ｎ型領域ｎ２と第２ｐ型領域ｐ２との間でショートが発生する、または第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間でショートが発生すると、ｐ１／ｎ１／ｐ２／ｎ２接合は単なるｐ−ｎ接合と同等となってしまうため、サイリスタ特性が得られずメモリとして動作させることが不可能となる。
したがって、金属シリサイド層２６と第２ｐ型領域ｐ２との距離や、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との距離を物理的に離してショートを防止する必要がある。
【０００８】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【特許文献２】米国特許第６８８８１７６号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著 「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著 「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著 「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、第２ｎ型領域表面に金属シリサイド層を形成すると、金属シリサイド層と第２ｐ型領域とが接触してショートが発生する点である。
【００１０】
本発明は、第２ｎ型領域表面に金属シリサイド層を形成しても、第２ｎ型領域と第２ｐ型領域との間でショートを起こさないようにすることを可能にする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、前記第３領域は、素子分離領域で分離された半導体基板に形成され、前記第３領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の側壁に形成されたサイドウォールを有し、前記第４領域は、その一方側が前記第３領域の他方側と前記素子分離領域との接合部上を被覆し、その他方側が前記サイドウォールの他方側に接合していることを特徴とする。
【００１２】
本発明の半導体装置では、第４領域は、その一方側が前記第３領域の他方側と前記素子分離領域との接合部上を被覆し、その他方側が前記サイドウォールの他方側に接合していることから、第４領域の表面側にシリサイド層が形成されても、第３領域の他方側と素子分離領域との接合部上を第４領域が被覆するように形成されているので、シリサイド層と第３領域とがショートすることはない。
【００１３】
本発明の半導体装置の製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成し、さらにそのゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上に第２領域を形成する工程と、前記第２領域上に前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に前記第４領域を形成する工程とを有し、前記第４領域を形成するときに、前記第３領域の他方側と前記素子分離領域との接合部上を前記第４領域の一方側で被覆し、かつ前記他方側のサイドウォールの側壁に前記第４領域の他方側を接合させることを特徴とする。
【００１４】
本発明の半導体装置の製造方法では、上記第４領域を形成するときに、第３領域の他方側と素子分離領域との接合部上を第４領域の一方側で被覆し、かつ他方側のサイドウォールの側壁に第４領域の他方側を接合させることから、第４領域の表面側にシリサイド層を形成しても、第３領域の他方側と素子分離領域との接合部上が第４領域によって被覆されるので、シリサイド層と第３領域とがショートすることはない。
【発明の効果】
【００１５】
本発明の半導体装置によれば、第４領域の表面側にシリサイド層が形成されても、第３領域の他方側と素子分離領域との接合部上を第４領域が被覆するように形成されているので、シリサイド層と第３領域とがショートすることはない。
よって、第３領域と第４領域との接合が機能することができるので、正常なサイリスタ特性が得られる半導体装置を得ることができるという利点がある。
【００１６】
本発明の半導体装置の製造方法によれば、第４領域の表面側にシリサイド層を形成しても、第３領域の他方側と素子分離領域との接合部上を第４領域が被覆するので、シリサイド層と第３領域とがショートすることはない。
よって、第３領域と第４領域との接合が機能するように製造できるので、正常なサイリスタ特性が得られる半導体装置を製造することができるという利点がある。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置に係る一実施の形態（実施例）を、図１の概略構成断面図および図２のレイアウト平面図によって説明する。
【００１８】
図１および図２に示すように、半導体基板１１に、サイリスタＴ１を形成する素子形成領域１２を分離するための素子分離領域１３が形成されている。上記半導体基板１１には例えばシリコン基板を用いる。上記素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。
【００１９】
この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１で構成される半導体装置１が形成されている。
ここでは、第１伝導型をｐ型、第２伝導型をｎ型として説明するが、逆に第１伝導型をｎ型、第２伝導型をｐ型としてもよい。
【００２０】
以下、その詳細を説明する。
上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。さらに、半導体基板１１の素子形成領域１２の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。
上記第２ｐ型領域ｐ２は、上記半導体基板１１にホウ素（Ｂ）をドーピング（例えば、イオン注入、固相拡散等）して形成され、その濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００２１】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００２２】
上記ゲート絶縁膜２１上には、ゲート電極２２が形成されている。上記ゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００２３】
また、上記ゲート電極２２上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００２４】
ゲート電極２２の側壁には、サイドウォール２３、２４が形成されている。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００２５】
上記ゲート電極２２の一方側には、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２の一方側と上記素子分離領域１３（１３−２）との接合部上を上記第１ｎ型領域ｎ１の一方側で被覆し、かつ上記一方側のサイドウォール２４の側壁に上記第１ｎ型領域ｎ１の他方側を接合させている。
このような第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２上より横方向にもエピタキシャル成長させたエピタキシャル成長層で形成されている。
また上記第１ｎ型領域ｎ１は、その膜中のｎ型ドーパントの濃度を例えば１．５×１０19ｃｍ-3としている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、また下記に説明する第１ｐ型領域ｐ１（第１領域）より低いことが必要である。
上記ｎ型ドーパントには、リン（Ｐ）を用いることができ、またリンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第１ｎ型領域ｎ１の膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましい。
【００２６】
上記第１ｎ型領域ｎ１は、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の界面で生じる上記第１ｎ型領域ｎ１側の空乏層と、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２の界面で生じる上記第１ｎ型領域ｎ１側の空乏層の和以上の実効的な膜厚を有することが好ましい。特に、上記第１ｎ型領域ｎ１は上記第２ｐ型領域ｐ２に接合する部分から第１ｎ型領域ｎ１のファセット面に向かう最小膜厚ｔｎ１が少なくとも上記実効的膜厚以上となっている。
上記のように、第１ｎ型領域ｎ１を実効的な膜厚になるように設定することにより、上記第１ｐ型領域ｐ１から上記第２ｐ型領域ｐ２へのパンチスルーの発生は防止できる。
また、第１ｐ型領域ｐ１と上記第２ｐ型領域ｐ２とのショートも防止できる。
【００２７】
さらに、上記第１ｐ型領域ｐ１表面には、後に説明する金属シリサイド層２５が形成される。このため、金属シリサイド層２５を介した上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のショートを回避するために、上記第１ｐ型領域ｐ１は、金属シリサイド層２５が形成された後の上記第１ｎ型領域ｎ１のファセット面の裾部における膜厚ｔｐ１が確保されている。
これによって、金属シリサイド層２５を介した上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のショートを回避することができる。
【００２８】
なお、上記空乏層は、空乏層幅をＷ、半導体（第１ｎ型領域ｎ１）の誘電率をεS、電荷をｑ、アクセプタの不純物濃度をＮA、ドナーの不純物濃度をＮD、内蔵電位をＶbiとすると、空乏層幅Ｗは（１）式で表せる。この式は一般的に知られている式であり、例えば、Ｓ．Ｍ．ジイー著、「半導体デバイス−基礎理論とプロセス技術」第２版、産業図書、ｐ７６、２００４年発行に開示されている。
【００２９】
【数１】
【００３０】
上記第１ｎ型領域ｎ１上には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。
この第１ｐ型領域ｐ１は、上記第１ｎ型領域ｎ１上に形成されていて、上記素子分離領域１３（１３−２）表面に一端が接合するように形成されている。また、上記第１ｐ型領域ｐ１は、その他端が上記サイドウォール２４の側壁に接合されている。
この第１ｐ型領域ｐ１は、例えばｐ型ドーパントを導入したエピタキシャル成長層で形成され、その膜中のｐ型ドーパントの濃度が例えば１×１０20ｃｍ-3となるようにしてある。上記ｐ型ドーパントの濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
上記ｐ型ドーパントには、ホウ素（Ｂ）が用いられているが、その代わりにインジウム等の他のｐ型ドーパントを用いることもできる。他のｐ型ドーパントを用いたときの濃度はホウ素（Ｂ）を用いたときと同等である。
また上記膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００３１】
上記ゲート電極２２の他方側の半導体基板１１（第２ｐ型領域ｐ２）上には、第２ｎ型領域ｎ２（第４領域）が形成されている。
この第２ｎ型領域ｎ２は、ｎ型のドーパントを導入してなるエピタキシャル成長層からなる。例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またその膜厚は半導体基板１１表面から５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能する膜厚を有していることが重要である。
また、上記ｎ型のドーパントには、リンの代わりにヒ素、アンチモン等を用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００３２】
また、上記第１ｐ型領域ｐ１表面、上記第２ｎ型領域ｎ２表面、上記ゲート電極２２上に、低抵抗化のために、金属シリサイド層２５、２６、２７が形成されている。金属シリサイド層２５、２６、２７には、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等、通常のＭＯＳデバイス等に用いられている金属シリサイドを用いることができる。
【００３３】
上記金属シリサイド層２６が形成された部分を除く上記第２ｎ型領域ｎ２は、上記第２ｎ型領域ｎ２と上記第２ｐ型領域ｐ２との界面で生じる上記第２ｎ型領域ｎ２側の空乏層以上の膜厚を有することが好ましい。
なお、空乏層幅は、前記（１）式により求めることができる。
このように上記第２ｎ型領域ｎ２が形成されていることにより、第２ｎ型領域ｎ２と第２ｐ型領域ｐ２とのショートが防止される。
【００３４】
上記半導体装置１では、上記第２ｎ型領域ｎ２の一方側によって、第２ｐ型領域ｐ２の他方側と素子分離領域１３（１３−１）との接合部上が被覆され、かつ上記第２ｎ型領域ｎ２の他方側が、他方側のサイドウォール２３の側壁に接合されていることから、第２ｎ型領域ｎ２の表面側に金属シリサイド層２６が形成されても、第２ｎ型領域ｎ２の他方側と素子分離領域１３（１３−１）との接合部上は第２ｎ型領域ｎ２で被覆されているので、第２ｎ型領域ｎ２と第２ｐ型領域ｐ２とがショートすることを防止できる。
また、上記第１ｎ型領域ｎ１の一方側で第２ｐ型領域ｐ２の一方側と素子分離領域１３（１３−２）との接合部上を被覆し、かつ上記第１ｎ型領域ｎ１の他方側が一方側のサイドウォール２４の側壁に接合させていることから、第１ｐ型領域ｐ１を素子分離領域１３（１３−２）上にまで形成しても、第２ｐ型領域ｐ２の一方側と素子分離領域１３（１３−２）との接合部上は、第１ｎ型領域ｎ１によって被覆されている。このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは、第１ｎ型領域ｎ１と素子分離領域１３（１３−２）とによって離間されるので、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とがショートすることを防止できる。
さらに、上記第１ｎ型領域ｎ１は、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の界面で生じる上記第１ｎ型領域ｎ１側の空乏層と、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２の界面で生じる上記第１ｎ型領域ｎ１側の空乏層の和以上の実効的な膜厚を有するように形成されていることによって、上記第１ｐ型領域ｐ１から上記第２ｐ型領域ｐ２へのパンチスルーの発生が防止できる。
【００３５】
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合、第２ｐ型領域ｐ２と第２ｎ型領域ｎ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。
【００３６】
次に、本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を、図３〜図５の製造工程断面図によって説明する。この第１製造方法は、前記第１半導体装置の第１実施例の半導体装置１を製造する方法の一例である。
【００３７】
図３（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。
【００３８】
その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００３９】
次に、図３（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００４０】
次に、上記ゲート絶縁膜２１上にゲート電極２２を形成する。上記ゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００４１】
上記ゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン膜または窒化シリコン膜等を形成してもよい。
【００４２】
次に、上記ゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、ゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコンまたは窒化シリコンのどちらで形成してもよく、またそれらの積層膜で形成してもよい。
続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。
【００４３】
次に、図４（３）に示すように、上記ゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部３２を有する第１エピタキシャル成長マスク３１を形成する。
この第１エピタキシャル成長マスク３１を形成するには、例えば、上記ゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記ゲート電極２２の一方側の上記第２ｐ型領域ｐ２上で、上記第２ｐ型領域ｐ２の一方側と上記素子分離領域１３（１３−２）との接合部上および上記一方側のサイドウォール２４の側壁上にかかるように、開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第１エピタキシャル成長マスク３１を形成する。
これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。このとき、開口部３２は、上記第２ｐ型領域ｐ２の一方側と上記素子分離領域１３（１３−２）との接合部上および上記一方側のサイドウォール２４の側壁上にかかるように、形成される。
このように、エピタキシャル成長させる領域以外は、上記第１エピタキシャル成長マスク３１、素子分離領域１３等の酸化シリコン膜、窒化シリコン膜等で被覆する。
上記第１エピタキシャル成長マスク３１には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【００４４】
次に、上記第１エピタキシャル成長マスク３１を用いた選択エピタキシャル成長技術により、上記開口部３２の半導体基板１１（第２ｐ型領域ｐ２）上に上記第１ｎ型領域ｎ１（第２領域）を形成する。
このとき、上記第２ｐ型領域ｐ２の一方側と上記素子分離領域１３（１３−２）との接合部上を上記第１ｎ型領域ｎ１の一方側で被覆し、かつ上記一方側のサイドウォール２４の側壁に上記第１ｎ型領域ｎ１の他方側を接合させる。
上記第１ｎ型領域ｎ１は、例えば１００ｎｍの厚さに形成される。この第１ｎ型領域ｎ１の膜厚は５０ｎｍ以上３００ｎｍ以下の膜厚が望ましい。
【００４５】
ここで、上記第１ｎ型領域ｎ１を素子分離領域１３（１３−２）上に横方向成長させる選択エピタキシャル成長条件の具体例を説明する。
選択エピタキシャル成長装置には、例えば反応室の容積が５Ｌ〜２０Ｌのエピタキシャル成長装置を用いる。
エピタキシャル成長時の反応室内の圧力は、例えば１０１．３２５ｋＰａとする。
基板温度は、例えば７５０℃〜８００℃とする。
ガス条件は、例えば、以下のようにする。
ジクロロシラン（ＳｉＨ2Ｃｌ2）：５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎ、
ホスフィン（ＰＨ3）（１％Ｈ2希釈）：５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
塩化水素（ＨＣｌ）：１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
水素（Ｈ2）：１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ。
【００４６】
上記条件は一例であり、ｎ型不純物がドーピングされたエピタキシャル成長層を形成することができる条件であればよい。
なお、反応室の体積比からプロセスガス流量比を上記値の範囲内で選択することで、一例として、２００ｍｍバッチ式エピタキシャル成長装置、３００ｍｍの枚葉式エピタキシャル成長装置、バッチ式エピタキシャル成長装置であっても実現可能である。
【００４７】
また、上記素子分離領域１３の表面を通常の酸化シリコンではなく窒化シリコン（例えばＳｉ3Ｎ4）で形成することで、上記第１ｎ型領域ｎ１が素子分離領域１３（１３−２）上に横方向成長しやすくなる。また、上記第１ｎ型領域ｎ１の横方向成長には、第２ｐ型領域ｐ２と素子分離領域１３（１３−２）との接合部における段差を無くすことも有効である。
【００４８】
次に、図４（４）に示すように、上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。このとき、第１ｐ型領域ｐ１の一端が素子分離領域１３（１３−２）表面に接合されるように形成されてもよい。
この第１ｐ型領域ｐ１は、例えば、上記第１エピタキシャル成長マスク３１を用いた選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、エピタキシャル成長雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。
【００４９】
また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
上記ドーパントに用いるガスは、ｐ型不純物を含むものであればよく、ｐ型不純物を含む有機ソースなどを用いることもできる。
また、このとき必要に応じて、エピタキシャル成長表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて、続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００５０】
ここで、上記第１ｐ型領域ｐ１の選択エピタキシャル成長条件の具体例を説明する。
選択エピタキシャル成長装置には、例えば反応室の容積が５Ｌ〜２０Ｌのエピタキシャル成長装置を用いる。
エピタキシャル成長時の反応室内の圧力は、例えば１０１．３２５ｋＰａとする。
基板温度は、例えば７５０℃〜８００℃とする。
ガス条件は、例えば、以下のようにする。
ジクロロシラン（ＳｉＨ2Ｃｌ2）：５０ｃｍ3／ｍｉｎ−５００ｃｍ3／ｍｉｎ、
ジボラン（Ｂ2Ｈ6）（１％Ｈ2希釈）：５ｃｍ3／ｍｉｎ−２００ｃｍ3／ｍｉｎ、
塩化水素（ＨＣｌ）：１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
水素（Ｈ2）：１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ。
【００５１】
上記条件は一例であり、ｐ型不純物がドーピングされたエピタキシャル成長層を形成することができる条件であればよい。
なお、反応室の体積比からプロセスガス流量比を上記値の範囲内で選択することで、一例として、２００ｍｍバッチ式エピタキシャル成長装置、３００ｍｍの枚葉式エピタキシャル成長装置、バッチ式エピタキシャル成長装置であっても実現可能である。
【００５２】
上記図４によって説明した工程において、上記第１ｎ型領域ｎ１を、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の界面で生じる上記第１ｎ型領域ｎ１側の空乏層と、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２の界面で生じる上記第１ｎ型領域ｎ１側の空乏層の和以上の実効的な膜厚を有するように形成する。特に、上記第１ｎ型領域ｎ１は上記第２ｐ型領域ｐ２に接合する端部から第１ｎ型領域ｎ１のファセット面に向かう最小膜厚ｔｎ１が少なくとも上記実効的膜厚以上となるようにする。
上記のように、第１ｎ型領域ｎ１を実効的な膜厚になるように設定することにより、上記第１ｐ型領域ｐ１から上記第２ｐ型領域ｐ２へのパンチスルーの発生は防止できる。
また、第１ｐ型領域ｐ１と上記第２ｐ型領域ｐ２とのショートも防止できる。
【００５３】
次に、図５（５）に示すように、上記ゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部３５を有する第２エピタキシャル成長マスク３４を形成する。
この第２エピタキシャル成長マスク３４は、例えば、上記第１エピタキシャル成長マスク３１、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
【００５４】
その後、通常のレジスト塗布、リソグラフィー技術によって、上記ゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部３５を有する第２エピタキシャル成長マスク３４を形成する。このエッチングでは、第１エピタキシャル成長マスク３１にも開口部３５が形成される。これによって、第２ｎ型領域ｎ２が形成される領域の上記第２ｐ型領域ｐ２が露出される。
このように、エピタキシャル成長させる領域以外は、上記第２エピタキシャル成長マスク３４、素子分離領域１３等の酸化シリコン膜、窒化シリコン膜等で被覆する。
上記第２エピタキシャル成長マスク３４には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【００５５】
次に、上記第２エピタキシャル成長マスク３４を用いた選択エピタキシャル成長技術により、上記開口部３５の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。
上記第２ｎ型領域ｎ２を形成するときに、上記第２ｐ型領域ｐ２の他方側と上記素子分離領域１３（１３−１）との接合部上を上記第２ｎ型領域ｎ２の一方側で被覆し、かつ上記他方側のサイドウォール２３の側壁に上記第２ｎ型領域ｎ２の他方側を接合させる。
このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。
【００５６】
ここで、上記第２ｎ型領域ｎ２の選択エピタキシャル成長条件の具体例を説明する。
選択エピタキシャル成長装置には、例えば反応室の容積が５Ｌ〜２０Ｌのエピタキシャル成長装置を用いる。
エピタキシャル成長時の反応室内の圧力は、例えば１０１．３２５ｋＰａとする。
基板温度は、例えば７５０℃〜８００℃とする。
ガス条件は、例えば、以下のようにする。
ジクロロシラン（ＳｉＨ2Ｃｌ2）：５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎ、
ホスフィン（ＰＨ3）（１％Ｈ2希釈）：５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
塩化水素（ＨＣｌ）：１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
水素（Ｈ2）：１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ。
【００５７】
上記条件は一例であり、ｎ型不純物がドーピングされたエピタキシャル成長層を形成することができる条件であればよい。
なお、反応室の体積比からプロセスガス流量比を上記値の範囲内で選択することで、一例として、２００ｍｍバッチ式エピタキシャル成長装置、３００ｍｍの枚葉式エピタキシャル成長装置、バッチ式エピタキシャル成長装置であっても実現可能である。
【００５８】
また、上記素子分離領域１３の表面を通常の酸化シリコンではなく窒化シリコン（例えばＳｉ3Ｎ4）で形成することで、上記第２ｎ型領域ｎ２が素子分離領域１３（１３−１）上に横方向成長しやすくなる。また、上記第２ｎ型領域ｎ２の横方向成長には、第２ｐ型領域ｐ２と素子分離領域１３（１３−１）との接合部における段差を無くすことも有効である。
【００５９】
上記第２ｎ型領域ｎ２は、上記第１エピタキシャル成長マスク３１、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成する前に行うことも可能である。この場合、先に第２エピタキシャル成長マスク３４を形成して第２ｎ型領域ｎ２を形成し、その後、第１エピタキシャル成長マスク３１を形成して、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成すればよい。
【００６０】
また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００６１】
次に、ゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク３１、第２エピタキシャル成長マスク３４を除去する。
そして、層間絶縁膜（図示せず）を形成する前に、図５（６）に示すように、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって、それぞれに金属シリサイド層２５、２６、２７を形成する。この金属シリサイド層２５、２６、２７は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。
上記金属シリサイド層２５、２６、２７を形成した後であっても、上記第２ｎ型領域ｎ２の一方側によって、上記第２ｐ型領域ｐ２の他方側と上記素子分離領域１３（１３−１）との接合部上を被覆している。また、上記第２ｎ型領域ｎ２の他方側は、上記サイドウォール２３に接合されている。
【００６２】
上記のように形成するには、上記金属シリサイド層２６が形成された部分を除く上記第２ｎ型領域ｎ２が、上記第２ｎ型領域ｎ２と上記第２ｐ型領域ｐ２との界面で生じる上記第２ｎ型領域ｎ２側の空乏層以上の膜厚を有するように形成する。
なお、空乏層幅は、前記（１）式により求めることができる。
このように上記第２ｎ型領域ｎ２が形成されていることにより、上記金属シリサイド層２６を介した第２ｎ型領域ｎ２と第２ｐ型領域ｐ２とのショートが防止される。
【００６３】
また、上記第１ｐ型領域ｐ１表面に形成した金属シリサイド層２５を介した上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のショートを回避するために、上記第１ｐ型領域ｐ１は、金属シリサイド層２５が形成された後の上記第１ｎ型領域ｎ１のファセット面の裾部における膜厚ｔｐ１が確保されるように形成する。
これによって、金属シリサイド層２５を介した上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のショートを回避することができる。
【００６４】
その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００６５】
上記半導体装置の製造方法では、上記第２ｎ型領域ｎ２を形成するときに、第２ｐ型領域ｐ２の他方側と素子分離領域１３（１３−１）との接合部上を第２ｎ型領域ｎ２の一方側で被覆し、かつ他方側のサイドウォール２３の側壁に第２ｎ型領域ｎ２の他方側を接合させることから、第２ｎ型領域ｎ２の表面側に金属シリサイド層２６が形成されても、第２ｎ型領域ｎ２の他方側と素子分離領域１３（１３−１）との接合部上を第２ｎ型領域ｎ２が被覆するので、金属シリサイド層２６と第２ｐ型領域ｐ２とがショートすることはない。
また、上記第１ｎ型領域ｎ１を形成するときに、第２ｐ型領域ｐ２の一方側と素子分離領域１３（１３−２）との接合部上を第１ｎ型領域ｎ１の一方側で被覆し、かつ一方側のサイドウォール２４の側壁に第１ｎ型領域ｎ１の他方側を接合させることから、たとえ、第１ｐ型領域ｐ１が素子分離領域１３（１３−２）上にまで形成されたとしても、第２ｐ型領域ｐ２の一方側と素子分離領域１３（１３−２）との接合部上を被覆するように形成されているので、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１と素子分離領域１３（１３−２）とによって離間されるので、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とがショートすることはない。
さらに、上記第１ｎ型領域ｎ１は、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の界面で生じる上記第１ｎ型領域ｎ１側の空乏層と、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２の界面で生じる上記第１ｎ型領域ｎ１側の空乏層の和以上の実効的な膜厚を有するように形成することができるので、上記第１ｐ型領域ｐ１から上記第２ｐ型領域ｐ２へのパンチスルーの発生が防止される。
【００６６】
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合、第２ｐ型領域ｐ２と第２ｎ型領域ｎ２との接合が機能する、正常なサイリスタ特性が得られる半導体装置を製造することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の半導体装置に係る一実施の形態（実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態（実施例）を示したレイアウト平面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図６】従来の半導体装置を示した概略構成断面図である。
【符号の説明】
【００６８】
１…半導体装置、１１…半導体基板、１２…ゲート絶縁膜、１３（１３−１，１３−２）…素子分離領域、２２…ゲート電極、２３，２４…サイドウォール、ｐ１…第１ｐ型領域（第１領域）、ｎ１…第１ｎ型領域（第２領域）、ｐ２…第１ｐ型領域（第３領域）、ｎ２…第２ｎ型領域（第４領域）、Ｔ１…サイリスタ
【技術分野】
【０００１】
本発明は、サイリスタを用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的に第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。
以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。
一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。
もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。
いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１、２、３、特許文献１参照）。
【０００４】
本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。
【０００５】
例えば、図６に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のプロセスマージンを大きく確保するために、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を選択エピタキシャル成長によって形成する方法が提案されている。
同様に、プロセスマージンを確保するために、第２ｎ型領域ｎ２を選択エピタキシャル成長によって形成する方法が提案されている。
選択エピタキシャル成長によって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を形成するには、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間のショートを抑制すること求められる。
同様に、選択エピタキシャル成長によって、第２ｎ型領域ｎ２を形成するには、第２ｎ型領域ｎ２の表面に金属シリサイド層２６を形成したときに、金属シリサイド層２６を介した第２ｎ型領域ｎ２と第２ｐ型領域ｐ２間のショートを抑制すること求められる。
【０００６】
しかしながら、第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１、第２ｎ型領域ｎ２を選択エピタキシャル成長で形成するとき、下地のシリコン基板領域の外側、つまり素子分離領域１３へ成長が進まない場合がある。
【０００７】
そして上記第２ｎ型領域ｎ２表面に金属シリサイド層２６を形成すると、金属シリサイド層２６と第２ｐ型領域ｐ２とが接触して、金属シリサイド層２６を介した第２ｎ型領域ｎ２と第２ｐ型領域ｐ２間のショートが発生することになる。
また第１ｎ型領域ｎ１を形成した状態で、さらに第１ｐ型領域ｐ１を形成する選択エピタキシャル成長を行って、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成すると、第１ｎ型領域ｎ１のファセット領域の膜厚が薄くなるので、第１ｎ型領域ｎ１の裾部分において第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とが接触して、ショートが発生することになる。
金属シリサイド層２６を介して第２ｎ型領域ｎ２と第２ｐ型領域ｐ２との間でショートが発生する、または第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間でショートが発生すると、ｐ１／ｎ１／ｐ２／ｎ２接合は単なるｐ−ｎ接合と同等となってしまうため、サイリスタ特性が得られずメモリとして動作させることが不可能となる。
したがって、金属シリサイド層２６と第２ｐ型領域ｐ２との距離や、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との距離を物理的に離してショートを防止する必要がある。
【０００８】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【特許文献２】米国特許第６８８８１７６号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著 「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著 「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著 「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、第２ｎ型領域表面に金属シリサイド層を形成すると、金属シリサイド層と第２ｐ型領域とが接触してショートが発生する点である。
【００１０】
本発明は、第２ｎ型領域表面に金属シリサイド層を形成しても、第２ｎ型領域と第２ｐ型領域との間でショートを起こさないようにすることを可能にする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、前記第３領域は、素子分離領域で分離された半導体基板に形成され、前記第３領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の側壁に形成されたサイドウォールを有し、前記第４領域は、その一方側が前記第３領域の他方側と前記素子分離領域との接合部上を被覆し、その他方側が前記サイドウォールの他方側に接合していることを特徴とする。
【００１２】
本発明の半導体装置では、第４領域は、その一方側が前記第３領域の他方側と前記素子分離領域との接合部上を被覆し、その他方側が前記サイドウォールの他方側に接合していることから、第４領域の表面側にシリサイド層が形成されても、第３領域の他方側と素子分離領域との接合部上を第４領域が被覆するように形成されているので、シリサイド層と第３領域とがショートすることはない。
【００１３】
本発明の半導体装置の製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成し、さらにそのゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上に第２領域を形成する工程と、前記第２領域上に前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に前記第４領域を形成する工程とを有し、前記第４領域を形成するときに、前記第３領域の他方側と前記素子分離領域との接合部上を前記第４領域の一方側で被覆し、かつ前記他方側のサイドウォールの側壁に前記第４領域の他方側を接合させることを特徴とする。
【００１４】
本発明の半導体装置の製造方法では、上記第４領域を形成するときに、第３領域の他方側と素子分離領域との接合部上を第４領域の一方側で被覆し、かつ他方側のサイドウォールの側壁に第４領域の他方側を接合させることから、第４領域の表面側にシリサイド層を形成しても、第３領域の他方側と素子分離領域との接合部上が第４領域によって被覆されるので、シリサイド層と第３領域とがショートすることはない。
【発明の効果】
【００１５】
本発明の半導体装置によれば、第４領域の表面側にシリサイド層が形成されても、第３領域の他方側と素子分離領域との接合部上を第４領域が被覆するように形成されているので、シリサイド層と第３領域とがショートすることはない。
よって、第３領域と第４領域との接合が機能することができるので、正常なサイリスタ特性が得られる半導体装置を得ることができるという利点がある。
【００１６】
本発明の半導体装置の製造方法によれば、第４領域の表面側にシリサイド層を形成しても、第３領域の他方側と素子分離領域との接合部上を第４領域が被覆するので、シリサイド層と第３領域とがショートすることはない。
よって、第３領域と第４領域との接合が機能するように製造できるので、正常なサイリスタ特性が得られる半導体装置を製造することができるという利点がある。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置に係る一実施の形態（実施例）を、図１の概略構成断面図および図２のレイアウト平面図によって説明する。
【００１８】
図１および図２に示すように、半導体基板１１に、サイリスタＴ１を形成する素子形成領域１２を分離するための素子分離領域１３が形成されている。上記半導体基板１１には例えばシリコン基板を用いる。上記素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。
【００１９】
この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１で構成される半導体装置１が形成されている。
ここでは、第１伝導型をｐ型、第２伝導型をｎ型として説明するが、逆に第１伝導型をｎ型、第２伝導型をｐ型としてもよい。
【００２０】
以下、その詳細を説明する。
上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。さらに、半導体基板１１の素子形成領域１２の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。
上記第２ｐ型領域ｐ２は、上記半導体基板１１にホウ素（Ｂ）をドーピング（例えば、イオン注入、固相拡散等）して形成され、その濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００２１】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００２２】
上記ゲート絶縁膜２１上には、ゲート電極２２が形成されている。上記ゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００２３】
また、上記ゲート電極２２上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００２４】
ゲート電極２２の側壁には、サイドウォール２３、２４が形成されている。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００２５】
上記ゲート電極２２の一方側には、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２の一方側と上記素子分離領域１３（１３−２）との接合部上を上記第１ｎ型領域ｎ１の一方側で被覆し、かつ上記一方側のサイドウォール２４の側壁に上記第１ｎ型領域ｎ１の他方側を接合させている。
このような第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２上より横方向にもエピタキシャル成長させたエピタキシャル成長層で形成されている。
また上記第１ｎ型領域ｎ１は、その膜中のｎ型ドーパントの濃度を例えば１．５×１０19ｃｍ-3としている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、また下記に説明する第１ｐ型領域ｐ１（第１領域）より低いことが必要である。
上記ｎ型ドーパントには、リン（Ｐ）を用いることができ、またリンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第１ｎ型領域ｎ１の膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましい。
【００２６】
上記第１ｎ型領域ｎ１は、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の界面で生じる上記第１ｎ型領域ｎ１側の空乏層と、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２の界面で生じる上記第１ｎ型領域ｎ１側の空乏層の和以上の実効的な膜厚を有することが好ましい。特に、上記第１ｎ型領域ｎ１は上記第２ｐ型領域ｐ２に接合する部分から第１ｎ型領域ｎ１のファセット面に向かう最小膜厚ｔｎ１が少なくとも上記実効的膜厚以上となっている。
上記のように、第１ｎ型領域ｎ１を実効的な膜厚になるように設定することにより、上記第１ｐ型領域ｐ１から上記第２ｐ型領域ｐ２へのパンチスルーの発生は防止できる。
また、第１ｐ型領域ｐ１と上記第２ｐ型領域ｐ２とのショートも防止できる。
【００２７】
さらに、上記第１ｐ型領域ｐ１表面には、後に説明する金属シリサイド層２５が形成される。このため、金属シリサイド層２５を介した上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のショートを回避するために、上記第１ｐ型領域ｐ１は、金属シリサイド層２５が形成された後の上記第１ｎ型領域ｎ１のファセット面の裾部における膜厚ｔｐ１が確保されている。
これによって、金属シリサイド層２５を介した上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のショートを回避することができる。
【００２８】
なお、上記空乏層は、空乏層幅をＷ、半導体（第１ｎ型領域ｎ１）の誘電率をεS、電荷をｑ、アクセプタの不純物濃度をＮA、ドナーの不純物濃度をＮD、内蔵電位をＶbiとすると、空乏層幅Ｗは（１）式で表せる。この式は一般的に知られている式であり、例えば、Ｓ．Ｍ．ジイー著、「半導体デバイス−基礎理論とプロセス技術」第２版、産業図書、ｐ７６、２００４年発行に開示されている。
【００２９】
【数１】
【００３０】
上記第１ｎ型領域ｎ１上には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。
この第１ｐ型領域ｐ１は、上記第１ｎ型領域ｎ１上に形成されていて、上記素子分離領域１３（１３−２）表面に一端が接合するように形成されている。また、上記第１ｐ型領域ｐ１は、その他端が上記サイドウォール２４の側壁に接合されている。
この第１ｐ型領域ｐ１は、例えばｐ型ドーパントを導入したエピタキシャル成長層で形成され、その膜中のｐ型ドーパントの濃度が例えば１×１０20ｃｍ-3となるようにしてある。上記ｐ型ドーパントの濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
上記ｐ型ドーパントには、ホウ素（Ｂ）が用いられているが、その代わりにインジウム等の他のｐ型ドーパントを用いることもできる。他のｐ型ドーパントを用いたときの濃度はホウ素（Ｂ）を用いたときと同等である。
また上記膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００３１】
上記ゲート電極２２の他方側の半導体基板１１（第２ｐ型領域ｐ２）上には、第２ｎ型領域ｎ２（第４領域）が形成されている。
この第２ｎ型領域ｎ２は、ｎ型のドーパントを導入してなるエピタキシャル成長層からなる。例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またその膜厚は半導体基板１１表面から５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能する膜厚を有していることが重要である。
また、上記ｎ型のドーパントには、リンの代わりにヒ素、アンチモン等を用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００３２】
また、上記第１ｐ型領域ｐ１表面、上記第２ｎ型領域ｎ２表面、上記ゲート電極２２上に、低抵抗化のために、金属シリサイド層２５、２６、２７が形成されている。金属シリサイド層２５、２６、２７には、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等、通常のＭＯＳデバイス等に用いられている金属シリサイドを用いることができる。
【００３３】
上記金属シリサイド層２６が形成された部分を除く上記第２ｎ型領域ｎ２は、上記第２ｎ型領域ｎ２と上記第２ｐ型領域ｐ２との界面で生じる上記第２ｎ型領域ｎ２側の空乏層以上の膜厚を有することが好ましい。
なお、空乏層幅は、前記（１）式により求めることができる。
このように上記第２ｎ型領域ｎ２が形成されていることにより、第２ｎ型領域ｎ２と第２ｐ型領域ｐ２とのショートが防止される。
【００３４】
上記半導体装置１では、上記第２ｎ型領域ｎ２の一方側によって、第２ｐ型領域ｐ２の他方側と素子分離領域１３（１３−１）との接合部上が被覆され、かつ上記第２ｎ型領域ｎ２の他方側が、他方側のサイドウォール２３の側壁に接合されていることから、第２ｎ型領域ｎ２の表面側に金属シリサイド層２６が形成されても、第２ｎ型領域ｎ２の他方側と素子分離領域１３（１３−１）との接合部上は第２ｎ型領域ｎ２で被覆されているので、第２ｎ型領域ｎ２と第２ｐ型領域ｐ２とがショートすることを防止できる。
また、上記第１ｎ型領域ｎ１の一方側で第２ｐ型領域ｐ２の一方側と素子分離領域１３（１３−２）との接合部上を被覆し、かつ上記第１ｎ型領域ｎ１の他方側が一方側のサイドウォール２４の側壁に接合させていることから、第１ｐ型領域ｐ１を素子分離領域１３（１３−２）上にまで形成しても、第２ｐ型領域ｐ２の一方側と素子分離領域１３（１３−２）との接合部上は、第１ｎ型領域ｎ１によって被覆されている。このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは、第１ｎ型領域ｎ１と素子分離領域１３（１３−２）とによって離間されるので、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とがショートすることを防止できる。
さらに、上記第１ｎ型領域ｎ１は、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の界面で生じる上記第１ｎ型領域ｎ１側の空乏層と、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２の界面で生じる上記第１ｎ型領域ｎ１側の空乏層の和以上の実効的な膜厚を有するように形成されていることによって、上記第１ｐ型領域ｐ１から上記第２ｐ型領域ｐ２へのパンチスルーの発生が防止できる。
【００３５】
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合、第２ｐ型領域ｐ２と第２ｎ型領域ｎ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。
【００３６】
次に、本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を、図３〜図５の製造工程断面図によって説明する。この第１製造方法は、前記第１半導体装置の第１実施例の半導体装置１を製造する方法の一例である。
【００３７】
図３（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。
【００３８】
その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００３９】
次に、図３（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００４０】
次に、上記ゲート絶縁膜２１上にゲート電極２２を形成する。上記ゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００４１】
上記ゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン膜または窒化シリコン膜等を形成してもよい。
【００４２】
次に、上記ゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、ゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコンまたは窒化シリコンのどちらで形成してもよく、またそれらの積層膜で形成してもよい。
続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。
【００４３】
次に、図４（３）に示すように、上記ゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部３２を有する第１エピタキシャル成長マスク３１を形成する。
この第１エピタキシャル成長マスク３１を形成するには、例えば、上記ゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記ゲート電極２２の一方側の上記第２ｐ型領域ｐ２上で、上記第２ｐ型領域ｐ２の一方側と上記素子分離領域１３（１３−２）との接合部上および上記一方側のサイドウォール２４の側壁上にかかるように、開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第１エピタキシャル成長マスク３１を形成する。
これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。このとき、開口部３２は、上記第２ｐ型領域ｐ２の一方側と上記素子分離領域１３（１３−２）との接合部上および上記一方側のサイドウォール２４の側壁上にかかるように、形成される。
このように、エピタキシャル成長させる領域以外は、上記第１エピタキシャル成長マスク３１、素子分離領域１３等の酸化シリコン膜、窒化シリコン膜等で被覆する。
上記第１エピタキシャル成長マスク３１には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【００４４】
次に、上記第１エピタキシャル成長マスク３１を用いた選択エピタキシャル成長技術により、上記開口部３２の半導体基板１１（第２ｐ型領域ｐ２）上に上記第１ｎ型領域ｎ１（第２領域）を形成する。
このとき、上記第２ｐ型領域ｐ２の一方側と上記素子分離領域１３（１３−２）との接合部上を上記第１ｎ型領域ｎ１の一方側で被覆し、かつ上記一方側のサイドウォール２４の側壁に上記第１ｎ型領域ｎ１の他方側を接合させる。
上記第１ｎ型領域ｎ１は、例えば１００ｎｍの厚さに形成される。この第１ｎ型領域ｎ１の膜厚は５０ｎｍ以上３００ｎｍ以下の膜厚が望ましい。
【００４５】
ここで、上記第１ｎ型領域ｎ１を素子分離領域１３（１３−２）上に横方向成長させる選択エピタキシャル成長条件の具体例を説明する。
選択エピタキシャル成長装置には、例えば反応室の容積が５Ｌ〜２０Ｌのエピタキシャル成長装置を用いる。
エピタキシャル成長時の反応室内の圧力は、例えば１０１．３２５ｋＰａとする。
基板温度は、例えば７５０℃〜８００℃とする。
ガス条件は、例えば、以下のようにする。
ジクロロシラン（ＳｉＨ2Ｃｌ2）：５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎ、
ホスフィン（ＰＨ3）（１％Ｈ2希釈）：５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
塩化水素（ＨＣｌ）：１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
水素（Ｈ2）：１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ。
【００４６】
上記条件は一例であり、ｎ型不純物がドーピングされたエピタキシャル成長層を形成することができる条件であればよい。
なお、反応室の体積比からプロセスガス流量比を上記値の範囲内で選択することで、一例として、２００ｍｍバッチ式エピタキシャル成長装置、３００ｍｍの枚葉式エピタキシャル成長装置、バッチ式エピタキシャル成長装置であっても実現可能である。
【００４７】
また、上記素子分離領域１３の表面を通常の酸化シリコンではなく窒化シリコン（例えばＳｉ3Ｎ4）で形成することで、上記第１ｎ型領域ｎ１が素子分離領域１３（１３−２）上に横方向成長しやすくなる。また、上記第１ｎ型領域ｎ１の横方向成長には、第２ｐ型領域ｐ２と素子分離領域１３（１３−２）との接合部における段差を無くすことも有効である。
【００４８】
次に、図４（４）に示すように、上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。このとき、第１ｐ型領域ｐ１の一端が素子分離領域１３（１３−２）表面に接合されるように形成されてもよい。
この第１ｐ型領域ｐ１は、例えば、上記第１エピタキシャル成長マスク３１を用いた選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、エピタキシャル成長雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。
【００４９】
また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
上記ドーパントに用いるガスは、ｐ型不純物を含むものであればよく、ｐ型不純物を含む有機ソースなどを用いることもできる。
また、このとき必要に応じて、エピタキシャル成長表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて、続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００５０】
ここで、上記第１ｐ型領域ｐ１の選択エピタキシャル成長条件の具体例を説明する。
選択エピタキシャル成長装置には、例えば反応室の容積が５Ｌ〜２０Ｌのエピタキシャル成長装置を用いる。
エピタキシャル成長時の反応室内の圧力は、例えば１０１．３２５ｋＰａとする。
基板温度は、例えば７５０℃〜８００℃とする。
ガス条件は、例えば、以下のようにする。
ジクロロシラン（ＳｉＨ2Ｃｌ2）：５０ｃｍ3／ｍｉｎ−５００ｃｍ3／ｍｉｎ、
ジボラン（Ｂ2Ｈ6）（１％Ｈ2希釈）：５ｃｍ3／ｍｉｎ−２００ｃｍ3／ｍｉｎ、
塩化水素（ＨＣｌ）：１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
水素（Ｈ2）：１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ。
【００５１】
上記条件は一例であり、ｐ型不純物がドーピングされたエピタキシャル成長層を形成することができる条件であればよい。
なお、反応室の体積比からプロセスガス流量比を上記値の範囲内で選択することで、一例として、２００ｍｍバッチ式エピタキシャル成長装置、３００ｍｍの枚葉式エピタキシャル成長装置、バッチ式エピタキシャル成長装置であっても実現可能である。
【００５２】
上記図４によって説明した工程において、上記第１ｎ型領域ｎ１を、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の界面で生じる上記第１ｎ型領域ｎ１側の空乏層と、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２の界面で生じる上記第１ｎ型領域ｎ１側の空乏層の和以上の実効的な膜厚を有するように形成する。特に、上記第１ｎ型領域ｎ１は上記第２ｐ型領域ｐ２に接合する端部から第１ｎ型領域ｎ１のファセット面に向かう最小膜厚ｔｎ１が少なくとも上記実効的膜厚以上となるようにする。
上記のように、第１ｎ型領域ｎ１を実効的な膜厚になるように設定することにより、上記第１ｐ型領域ｐ１から上記第２ｐ型領域ｐ２へのパンチスルーの発生は防止できる。
また、第１ｐ型領域ｐ１と上記第２ｐ型領域ｐ２とのショートも防止できる。
【００５３】
次に、図５（５）に示すように、上記ゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部３５を有する第２エピタキシャル成長マスク３４を形成する。
この第２エピタキシャル成長マスク３４は、例えば、上記第１エピタキシャル成長マスク３１、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
【００５４】
その後、通常のレジスト塗布、リソグラフィー技術によって、上記ゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部３５を有する第２エピタキシャル成長マスク３４を形成する。このエッチングでは、第１エピタキシャル成長マスク３１にも開口部３５が形成される。これによって、第２ｎ型領域ｎ２が形成される領域の上記第２ｐ型領域ｐ２が露出される。
このように、エピタキシャル成長させる領域以外は、上記第２エピタキシャル成長マスク３４、素子分離領域１３等の酸化シリコン膜、窒化シリコン膜等で被覆する。
上記第２エピタキシャル成長マスク３４には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【００５５】
次に、上記第２エピタキシャル成長マスク３４を用いた選択エピタキシャル成長技術により、上記開口部３５の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。
上記第２ｎ型領域ｎ２を形成するときに、上記第２ｐ型領域ｐ２の他方側と上記素子分離領域１３（１３−１）との接合部上を上記第２ｎ型領域ｎ２の一方側で被覆し、かつ上記他方側のサイドウォール２３の側壁に上記第２ｎ型領域ｎ２の他方側を接合させる。
このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。
【００５６】
ここで、上記第２ｎ型領域ｎ２の選択エピタキシャル成長条件の具体例を説明する。
選択エピタキシャル成長装置には、例えば反応室の容積が５Ｌ〜２０Ｌのエピタキシャル成長装置を用いる。
エピタキシャル成長時の反応室内の圧力は、例えば１０１．３２５ｋＰａとする。
基板温度は、例えば７５０℃〜８００℃とする。
ガス条件は、例えば、以下のようにする。
ジクロロシラン（ＳｉＨ2Ｃｌ2）：５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎ、
ホスフィン（ＰＨ3）（１％Ｈ2希釈）：５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
塩化水素（ＨＣｌ）：１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、
水素（Ｈ2）：１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ。
【００５７】
上記条件は一例であり、ｎ型不純物がドーピングされたエピタキシャル成長層を形成することができる条件であればよい。
なお、反応室の体積比からプロセスガス流量比を上記値の範囲内で選択することで、一例として、２００ｍｍバッチ式エピタキシャル成長装置、３００ｍｍの枚葉式エピタキシャル成長装置、バッチ式エピタキシャル成長装置であっても実現可能である。
【００５８】
また、上記素子分離領域１３の表面を通常の酸化シリコンではなく窒化シリコン（例えばＳｉ3Ｎ4）で形成することで、上記第２ｎ型領域ｎ２が素子分離領域１３（１３−１）上に横方向成長しやすくなる。また、上記第２ｎ型領域ｎ２の横方向成長には、第２ｐ型領域ｐ２と素子分離領域１３（１３−１）との接合部における段差を無くすことも有効である。
【００５９】
上記第２ｎ型領域ｎ２は、上記第１エピタキシャル成長マスク３１、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成する前に行うことも可能である。この場合、先に第２エピタキシャル成長マスク３４を形成して第２ｎ型領域ｎ２を形成し、その後、第１エピタキシャル成長マスク３１を形成して、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成すればよい。
【００６０】
また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００６１】
次に、ゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク３１、第２エピタキシャル成長マスク３４を除去する。
そして、層間絶縁膜（図示せず）を形成する前に、図５（６）に示すように、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって、それぞれに金属シリサイド層２５、２６、２７を形成する。この金属シリサイド層２５、２６、２７は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。
上記金属シリサイド層２５、２６、２７を形成した後であっても、上記第２ｎ型領域ｎ２の一方側によって、上記第２ｐ型領域ｐ２の他方側と上記素子分離領域１３（１３−１）との接合部上を被覆している。また、上記第２ｎ型領域ｎ２の他方側は、上記サイドウォール２３に接合されている。
【００６２】
上記のように形成するには、上記金属シリサイド層２６が形成された部分を除く上記第２ｎ型領域ｎ２が、上記第２ｎ型領域ｎ２と上記第２ｐ型領域ｐ２との界面で生じる上記第２ｎ型領域ｎ２側の空乏層以上の膜厚を有するように形成する。
なお、空乏層幅は、前記（１）式により求めることができる。
このように上記第２ｎ型領域ｎ２が形成されていることにより、上記金属シリサイド層２６を介した第２ｎ型領域ｎ２と第２ｐ型領域ｐ２とのショートが防止される。
【００６３】
また、上記第１ｐ型領域ｐ１表面に形成した金属シリサイド層２５を介した上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のショートを回避するために、上記第１ｐ型領域ｐ１は、金属シリサイド層２５が形成された後の上記第１ｎ型領域ｎ１のファセット面の裾部における膜厚ｔｐ１が確保されるように形成する。
これによって、金属シリサイド層２５を介した上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のショートを回避することができる。
【００６４】
その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００６５】
上記半導体装置の製造方法では、上記第２ｎ型領域ｎ２を形成するときに、第２ｐ型領域ｐ２の他方側と素子分離領域１３（１３−１）との接合部上を第２ｎ型領域ｎ２の一方側で被覆し、かつ他方側のサイドウォール２３の側壁に第２ｎ型領域ｎ２の他方側を接合させることから、第２ｎ型領域ｎ２の表面側に金属シリサイド層２６が形成されても、第２ｎ型領域ｎ２の他方側と素子分離領域１３（１３−１）との接合部上を第２ｎ型領域ｎ２が被覆するので、金属シリサイド層２６と第２ｐ型領域ｐ２とがショートすることはない。
また、上記第１ｎ型領域ｎ１を形成するときに、第２ｐ型領域ｐ２の一方側と素子分離領域１３（１３−２）との接合部上を第１ｎ型領域ｎ１の一方側で被覆し、かつ一方側のサイドウォール２４の側壁に第１ｎ型領域ｎ１の他方側を接合させることから、たとえ、第１ｐ型領域ｐ１が素子分離領域１３（１３−２）上にまで形成されたとしても、第２ｐ型領域ｐ２の一方側と素子分離領域１３（１３−２）との接合部上を被覆するように形成されているので、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１と素子分離領域１３（１３−２）とによって離間されるので、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とがショートすることはない。
さらに、上記第１ｎ型領域ｎ１は、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の界面で生じる上記第１ｎ型領域ｎ１側の空乏層と、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２の界面で生じる上記第１ｎ型領域ｎ１側の空乏層の和以上の実効的な膜厚を有するように形成することができるので、上記第１ｐ型領域ｐ１から上記第２ｐ型領域ｐ２へのパンチスルーの発生が防止される。
【００６６】
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合、第２ｐ型領域ｐ２と第２ｎ型領域ｎ２との接合が機能する、正常なサイリスタ特性が得られる半導体装置を製造することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の半導体装置に係る一実施の形態（実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態（実施例）を示したレイアウト平面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図６】従来の半導体装置を示した概略構成断面図である。
【符号の説明】
【００６８】
１…半導体装置、１１…半導体基板、１２…ゲート絶縁膜、１３（１３−１，１３−２）…素子分離領域、２２…ゲート電極、２３，２４…サイドウォール、ｐ１…第１ｐ型領域（第１領域）、ｎ１…第１ｎ型領域（第２領域）、ｐ２…第１ｐ型領域（第３領域）、ｎ２…第２ｎ型領域（第４領域）、Ｔ１…サイリスタ
【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、
前記第３領域は、素子分離領域で分離された半導体基板に形成され、
前記第３領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の側壁に形成されたサイドウォールを有し、
前記第４領域は、その一方側が前記第３領域の他方側と前記素子分離領域との接合部上を被覆し、その他方側が前記サイドウォールの他方側に接合している
ことを特徴とする半導体装置。
【請求項２】
金属シリサイド層が形成される部分を除く前記第４領域は、前記第４領域と前記第３領域との界面で生じる前記第４領域側の空乏層以上の膜厚を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２領域は、その一方側が前記第３領域の一方側と前記素子分離領域との接合部上を被覆するように形成され、その他方側が前記サイドウォールの一方側に接合して形成される
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２領域は、前記第１領域と前記第２領域の界面で生じる前記第２領域側の空乏層と、前記第２領域と前記第３領域の界面で生じる前記第２領域側の空乏層の和以上の膜厚を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成し、さらにそのゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上に第２領域を形成する工程と、
前記第２領域上に前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に前記第４領域を形成する工程と
を有し、
前記第４領域を形成するときに、前記第３領域の他方側と前記素子分離領域との接合部上を前記第４領域の一方側で被覆し、かつ前記他方側のサイドウォールの側壁に前記第４領域の他方側を接合させる
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１領域の表面、前記第４領域の表面および前記ゲート電極上に金属シリサイド層を形成する工程を有し、
前記金属シリサイド層を形成した後、前記第３領域の他方側と前記素子分離領域との接合部上を前記第４領域の一方側で被覆している
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２領域を形成するときに、前記第３領域の一方側と前記素子分離領域との接合部上を前記第２領域の一方側で被覆し、かつ前記一方側のサイドウォールの側壁に前記第２領域の他方側を接合させる
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、
前記第３領域は、素子分離領域で分離された半導体基板に形成され、
前記第３領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の側壁に形成されたサイドウォールを有し、
前記第４領域は、その一方側が前記第３領域の他方側と前記素子分離領域との接合部上を被覆し、その他方側が前記サイドウォールの他方側に接合している
ことを特徴とする半導体装置。
【請求項２】
金属シリサイド層が形成される部分を除く前記第４領域は、前記第４領域と前記第３領域との界面で生じる前記第４領域側の空乏層以上の膜厚を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２領域は、その一方側が前記第３領域の一方側と前記素子分離領域との接合部上を被覆するように形成され、その他方側が前記サイドウォールの一方側に接合して形成される
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２領域は、前記第１領域と前記第２領域の界面で生じる前記第２領域側の空乏層と、前記第２領域と前記第３領域の界面で生じる前記第２領域側の空乏層の和以上の膜厚を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成し、さらにそのゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上に第２領域を形成する工程と、
前記第２領域上に前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に前記第４領域を形成する工程と
を有し、
前記第４領域を形成するときに、前記第３領域の他方側と前記素子分離領域との接合部上を前記第４領域の一方側で被覆し、かつ前記他方側のサイドウォールの側壁に前記第４領域の他方側を接合させる
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１領域の表面、前記第４領域の表面および前記ゲート電極上に金属シリサイド層を形成する工程を有し、
前記金属シリサイド層を形成した後、前記第３領域の他方側と前記素子分離領域との接合部上を前記第４領域の一方側で被覆している
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２領域を形成するときに、前記第３領域の一方側と前記素子分離領域との接合部上を前記第２領域の一方側で被覆し、かつ前記一方側のサイドウォールの側壁に前記第２領域の他方側を接合させる
ことを特徴とする請求項５記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−１５２２７０（Ｐ２００９−１５２２７０Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００７−３２６９６７（Ｐ２００７−３２６９６７）
【出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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