【課題】
順逆両方向の高耐圧と高信頼性と高い量産性を有する逆阻止半導体素子および逆阻止半導体装置を提供する。
【解決手段】
逆阻止半導体素子において、順方向耐圧達成用の第１のターミネーションのみを一方の主表面に形成し、逆方向耐圧達成用の第２のターミネーションは他方の主表面の活性領域の周囲に設けた第１の凹部の中に形成し、高い順逆両方向耐圧と高い量産性を実現する。第１の凹部により分断された半導体層を半導体支持体として活用して、ダイボンディング時のストレスによるセル内の各種欠陥の発生と稼働時の欠陥拡張とを抑制し、高耐圧と高信頼性を実現する。また逆阻止半導体装置において、素子を半田付けする主配線には素子の端部に対向して溝を設けて端部と主配線間の絶縁破壊電圧を高くし、高い逆方向耐圧を確保する。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】耐電圧特性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔａに、カソード端子Ｔｋに対して大きな電圧を印加したときに形成される空乏層ＤＬの端部に、アノード層（Ｐ型エミッタ領域、Ｐ型半導体領域Ｐ２）から到達する正孔が増加しないように、アノード層の端部であるＰ型半導体領域Ｐ２ｂを、アノード層の中央部であるＰ型半導体領域Ｐ２ａに対して低濃度の不純物領域で形成する。 （もっと読む）

【課題】ドリフト層とドリフト層に隣接する層との界面の応力を低減して、順方向電圧を低く抑えることができるバイポーラ半導体素子を提供する。
【解決手段】このｐｉｎダイオード２０は、ｎ型ＳｉＣドリフト層２３の膜厚の各範囲(３００μｍ以下２００μｍ超)，(２００μｍ以下１００μｍ超)，(１００μｍ以下５０μｍ超)に対応して、ｎ型ＳｉＣバッファ層２２の不純物濃度の各上限値(５×１０^１７ｃｍ^−３）,（７×１０^１７ｃｍ^−３）,（１０×１０^１７ｃｍ^−３）が設定されている。これにより、ｎ型ＳｉＣドリフト層２３とｎ型ＳｉＣバッファ層２２との界面の応力を低減でき、順方向電圧を低減できる。 （もっと読む）

【課題】本発明は、高い周波数のスイッチング動作に対応でき、且つ、電力損失を低減できる逆阻止型サイリスタを提供することを目的とする。
【解決手段】Ｐ領域（１ａ、１ｂ）とＮ領域（２ａ、２ｂ）とＰ領域３とＮ領域４とが順に接合された逆阻止型サイリスタ１００は、Ｐ領域（１ａ、１ｂ）からＮ領域４に順方向電圧が印加された場合にＰ領域（１ａ、１ｂ）とＮ領域４の間を導通させる前の最大電圧値を示すブレークオーバ電圧が、Ｎ領域４からＰ領域（１ａ、１ｂ）に逆方向電圧が印加された場合にＮ領域４とＰ領域（１ａ、１ｂ）の間の導通を阻止する限界の電圧値を示すブレークダウン電圧より低くなるように電圧差を生じさせる電圧差生成領域３０を有する。 （もっと読む）

【課題】トライアックが形成された半導体装置の性能を向上させる。
【解決手段】裏面電極ＢＥと電極Ｅ１の間に、ｐ型半導体領域Ｐ５，Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２，Ｐ４およびｎ型半導体領域Ｎ２によってサイリスタＴＹ１が形成され、ｐ型半導体領域Ｐ４，Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３，Ｐ５およびｎ型半導体領域Ｎ４によってサイリスタＴＹ２が形成されている。サイリスタＴＹ１とサイリスタＴＹ２は、裏面電極ＢＥと電極Ｅ１の間に流れる電流の向きが反対である。高不純物濃度のｐ型半導体領域Ｐ４は、低不純物濃度のｐ型半導体領域Ｐ２に内包されるように形成され、高不純物濃度のｐ型半導体領域Ｐ５とｎ型基板領域Ｎ１との間には、低不純物濃度のｐ型半導体領域Ｐ３が介在している。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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４層ｎｐｎｐ構造、カソード面１１およびアノード面１２があり、ゲート電極４を介してターンオフできるパワー半導体デバイス１。カソード電極２とアノード電極３との間に以下の順で複数の層が配置される。−外側縁によって囲まれ、中央領域がある第１導電型カソード層５、カソード層５はカソード電極２と直接の電気的コンタクトにある，−第２導電型ベース層６，−カソード層５よりも低いドーピング濃度を有する第１導電型ドリフト層７、アノード電極３と電気的コンタクトにある第２導電型アノード層８。ゲート電極４は、カソード面１１上にカソード電極２の横に配置され、ベース層６と電気的コンタクトにある。ベース層６は、カソード層５の中央領域に接触している、連続的な層としての、第１の深さに最大ドーピング濃度がある少なくとも１つの第１の層６１を具備する。第１の層６１よりも高いドーピング濃度を有し、第１の層６１とカソード層５との間に配置され、第１の層６１のほうを向いているカソード層５の外側縁をカバーする第２導電型抵抗減少層１０，１０’，１０’’、この中でカソード層５の外側縁とベース層６との間の接合での抵抗が低減される。 （もっと読む）

【課題】サイリスタのサイズを従来と同じにしたままオン電圧Ｖ_Ｔを低くし、さらに臨界オン電流上昇率ｄｉ／ｄｔを改善したサイリスタを提供することを目的としている。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上にｐ型半導体層１０１と、ｐ型半導体層１０１内かつｐ型半導体層２上面にｐ型半導体層１０１より不純物濃度の高いｐ型半導体層１０３と、ｐ型半導体層１０１内かつｐ型半導体層２上面かつｐ型半導体層１０３の間にｐ型半導体層１０２より不純物濃度の高いｐ型半導体層１０４と、ｐ型半導体層１０１上面にｎ型半導体層４と、ｎ型半導体層４内に、ｐ型半導体層６と、ｐ型半導体層６内に、表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。 （もっと読む）

【課題】サイリスタのサイズを従来と同じにしたままオン電圧Ｖ_Ｔを低くし、逆耐圧特性を確保したサイリスタを提供することを目的としている。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上に一部分が他の部分より厚く形成された凸状部を有するｐ型半導体層３と、ｎ型半導体層４内かつｐ型半導体層３凸状部上面にｐ型半導体層３より不純物濃度が低いｐ型半導体層１０１と、ｎ型半導体層４内かつｐ型半導体層３凸状部以外の上面にｐ型半導体層３より不純物濃度が低いｐ型半導体層１０２と、ｎ型半導体層４内にｐ型半導体層６と、ｐ型半導体層６内に表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。 （もっと読む）

【課題】サイリスタのサイズを従来と同じにしたままオン電圧Ｖ_Ｔを低くし、低Ｖ_Ｔ化によるリーク電流の増加を抑えたサイリスタを提供することを目的としている。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上に裏面ｐ型半導体層３と、裏面ｐ型半導体層３上面にｎ型半導体層４と、裏面ｐ型半導体層３上面かつｎ型半導体層４内に裏面ｐ型半導体層３より不純物濃度が低いｐ型半導体層１０１と、ｎ型半導体層４内に、ｐ型半導体層６と、ｐ型半導体層６内に、表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。 （もっと読む）

【課題】オン電圧を低減した半導体装置を提供する。
【解決手段】第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第１の半導体層の上に前記第２の半導体層と接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、前記第２の半導体層に接続された第１の金属層と、前記第３の半導体層に接続され前記第１の金属層とは異なる金属からなる第２の金属層と、を有する第１の主電極と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】ワイドギャップ半導体素子を動作させる半導体装置の動作方法であって、積層欠陥の発生による素子破壊を招くことなく簡単に実現できるとともに、定格電流に達するまでの時間を短縮できるものを提供すること。
【解決手段】ゼロから定格電流までの或る電流の値Ｉ１を設定して、上記通電電流がゼロからＩ１に達するまでの電流上昇率を一定値ｄＩ１／ｄｔとし、上記通電電流がＩ１から上記定格電流に達するまでの電流上昇率をｄＩｎ／ｄｔとする。上記ワイドギャップ半導体素子内の積層欠陥の発生による上記ワイドギャップ半導体素子の破壊を防止するように、上記ｄＩ１／ｄｔは、一定値で、かつ０．５秒＜（Ｉ１÷（ｄＩ１／ｄｔ））なる関係式を満たす。上記ｄＩｎ／ｄｔは、（ｄＩ１／ｄｔ）＜（ｄＩｎ／ｄｔ）なる関係式を満たす。 （もっと読む）

【課題】ワイドギャップ半導体素子を動作させる半導体装置の動作方法であって、積層欠陥の発生による素子破壊を招くことなく簡単に実現できるものを提供すること。
【解決手段】この発明の半導体装置の動作方法では、ワイドギャップ半導体素子の通電開始時に通電電流Ｉを或る電流上昇率でゼロから定格電流Ｉｎまで上昇させる。ワイドギャップ半導体素子内の積層欠陥の発生によるワイドギャップ半導体素子の破壊を防止するように、通電電流Ｉをゼロから定格電流Ｉｎまで上昇させるソフトスタート時間ｔｓを０．５秒から１０秒までの範囲内に設定する。 （もっと読む）

【課題】 ベース層のキャリア濃度および厚み寸法を大きく設定することなく、発光強度に対する電流増幅率βの影響を抑制することのできる発光サイリスタ、発光素子アレイ、発光装置および画像形成装置を提供することである。
【解決手段】 発光サイリスタは、基板上に第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されており、第３半導体層のバンドギャップは、第２半導体層のバンドギャップと略同一、かつ、第１および第４半導体層のバンドギャップより狭幅であり、第３半導体層は、基板側の第１領域と基板と反対側の第２領域とからなり、かつ、第１領域の不純物濃度は１×１０^１６（ｃｍ^−３）未満である。 （もっと読む）

【課題】ターンオン時に流れる主電流の電流密度を低くして、ターンオン時に破壊されにくい構造を有する３端子サイリスタを提供する。
【解決手段】ｐ型アノード層１１０における第２主面側にはアノード電極１３２が形成され、ｎ^＋型カソード領域１１６及びｐ^＋型第１オーミック領域１１８における第１主面側にはカソード電極１２８が形成され、ｐ^＋型第２オーミック領域１２０における第１主面側にはゲート電極１３０が形成された３端子サイリスタにおいて、ｐ型第２ベース層１１４におけるｎ^＋型カソード領域１１６、ｐ^＋型第１オーミック領域１１８及びｐ^＋型第２オーミック領域１２０よりも深い領域に、平面的に見てｐ^＋型第２オーミック領域１２０からｎ^＋型カソード領域１１６に延在するように、ｐ型第２ベース層１１４よりも高濃度のｐ型不純物を含有するｐ^＋型埋込拡散層１２２が形成されている３端子サイリスタ１００。 （もっと読む）

【課題】デバイスのピーク電界強度が低減し、実効的降服電圧を増加させ、デバイスの歩留まりを改善すること。
【解決手段】第１の伝導型を有するドリフト層と、前記ドリフト層上にあって、前記第１の伝導型とは反対の第２の伝導型を有し、前記ドリフト層とＰ−Ｎ接合を形成するバッファ層と、前記Ｐ−Ｎ接合の近傍の前記ドリフト層内にあって前記第２の伝導型を有する接合終端拡張領域とを含む電子デバイスを提供する。前記バッファ層は、前記接合終端拡張領域の埋め込み部分上を延びる階段部分を含む。関連する方法も開示される。 （もっと読む）

【課題】逆方向耐圧ＶＢＲの製造ばらつきを小さくすることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１０２に不純物イオンを注入する不純物イオン注入工程Ｓ１１２と、半導体基板１０２に注入された不純物イオンを活性化するアニール工程Ｓ１１４と、アニール工程で活性化された不純物原子の埋め込み拡散を行う埋め込み拡散工程Ｓ１１６とをこの順序で含む半導体装置の製造方法において、不純物イオン注入工程Ｓ１１２においては、下地酸化膜を介することなく半導体基板１０２に直接不純物イオンを注入し、アニール工程Ｓ１１４と埋め込み拡散工程Ｓ１１６とを同一の熱処理炉で行うとともに、アニール工程Ｓ１１４終了後、熱処理炉中に酸素ガスを導入した状態でアニール温度Ｔ１から埋め込み拡散温度Ｔ２に昇温することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】より高耐圧で高性能な半導体装置を製造することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１０２を準備する半導体基板準備工程と、半導体基板１０２の表面に不純物イオン注入用マスクＭ１を形成し、不純物イオン注入用マスクＭ１の開口部からｎ型不純物イオンを注入する不純物イオン注入工程と、半導体基板１０２を所定のアニール温度に加熱してｎ型不純物イオンを活性化するアニール工程と、半導体基板１０２を所定の埋め込み拡散温度に加熱してアニール工程で活性化されたｎ型不純物原子の埋め込み拡散を行う埋め込み拡散工程とをこの順序で含む半導体装置の製造方法において、半導体基板準備工程において準備する半導体基板１０２は、埋め込み拡散工程でドナー化される酸素原子の量の分だけ、ｎ型不純物の不純物濃度の設定値よりもｎ型不純物の不純物濃度を低くした半導体基板であることを特徴とする。 （もっと読む）