パワー半導体デバイス
４層ｎｐｎｐ構造、カソード面１１およびアノード面１２があり、ゲート電極４を介してターンオフできるパワー半導体デバイス１。カソード電極２とアノード電極３との間に以下の順で複数の層が配置される。−外側縁によって囲まれ、中央領域がある第１導電型カソード層５、カソード層５はカソード電極２と直接の電気的コンタクトにある，−第２導電型ベース層６，−カソード層５よりも低いドーピング濃度を有する第１導電型ドリフト層７、アノード電極３と電気的コンタクトにある第２導電型アノード層８。ゲート電極４は、カソード面１１上にカソード電極２の横に配置され、ベース層６と電気的コンタクトにある。ベース層６は、カソード層５の中央領域に接触している、連続的な層としての、第１の深さに最大ドーピング濃度がある少なくとも１つの第１の層６１を具備する。第１の層６１よりも高いドーピング濃度を有し、第１の層６１とカソード層５との間に配置され、第１の層６１のほうを向いているカソード層５の外側縁をカバーする第２導電型抵抗減少層１０，１０’，１０’’、この中でカソード層５の外側縁とベース層６との間の接合での抵抗が低減される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワー半導体デバイスの分野に関する。請求項１の前提部分（preamble）によれば、それは四層パワー集積化ゲート転流型サイリスタ（four-layer integrated gate commutated thyristor）に関する。
【背景技術】
【０００２】
従来技術の集積化ゲート転流型サイリスタ（ＩＧＣＴ）構造は図１に示される。デバイス１００は、カソード面（cathode side）１１、および、カソード面１１の反対側に配置された、アノード面（anode side）１２を具備する。それは異なる導電型の層がある四層ｐｎｐｎ構造として構成され、前記四層構造はサイリスタの内部構造を規定し、ゲート電極４を介してターンオフされることができる。前記層は、以下の順で、カソード面１１上のカソード電極２とアノード面１２上のアノード電極３との間に配置される：
− 外側縁（lateral edge）によって囲まれ、中央領域があるｎドープカソード層５、そのカソード層５はカソード電極２と直接の電気的コンタクトにある，
− ｐドープベース層６，
− (ｎ-)ドープドリフト層７、ここにおいて、ドリフト層７はカソード層５よりも低いドーピング濃度を有する，
− ｎドープバッファ層９、それはドリフト層７よりも高いドーピング濃度を有する，
− ｐドープアノード層８、それはアノード電極３と電気的コンタクトにある。
【０００３】
ゲート電極４はカソード面１１上にカソード電極２の横に配置され、そして、ゲート電極４はベース層６と電気的コンタクトにあり、しかし、カソード電極２からは電気的に分離されている。ｐドープベース層６は、デバイスの全面上で連続的な層としての第１の層６１、および、第１の層６１とドリフト層７との間に配置された第２の層６３を具備し、第２の層６３もまたデバイスの全面上で連続的な層であり、そして、第２の層６３は第１の層６１よりも低いドーピング濃度を有する。ターンオフ期間中、デバイスゲート電圧は負にバイアスされ、そして、ほとんどのホールはゲート電極４に向かって引かれる。高電圧および高電流ターンオフスイッチングなどの高ストレスの期間中は、デバイスはダイナミックアバランシュに入るが、ピーク電界はカソード層５とベース層６との間の主ブロッキング接合に沿って活性領域内に一様に分布する。アバランシュによって発生したホールは、図２に示されるように、（ｎ++）カソード層５の直下に位置する領域を含むゲートターミナルに向かう経路をたどる。カソード層５の幅は設計によっては一般に１００μｍを超える。したがって、多くのホールは、（ｎ++）カソード層５と（ｐ+）第１の層６１との間の接合に沿った（ｐ+）ドープ第１の層６１内の実質的な距離を直接的にたどる。ｎ++／ｐ+接合内の強い湾曲（curvature）が起こる領域内では、高濃度のホールがデバイスの再ラッチング（re latching）をもたらし、したがって、故障となる。
【０００４】
異なる文献では他の半導体タイプ、ＧＴＯを扱っており、これは高くｐドープされた層であるが、目的が異なる。
【０００５】
ＵＳ４ ８４３ ４４９はｐドープベース層およびその上の（ｎ+）−ドープエミッタ層を具備するＧＴＯを示している。（ｎ+）エミッタ層は、ｎ−粒子の局所拡散によって作成されるか、または、最初に一様な（ｎ+）−層を作成し、その後、それを選択的に刻み込む（etch away）ことによって作成される。異なる層抵抗を形成するために、前記領域の前記刻み（etching）の後に、より濃くドープされたｐ層を形成することができ、前記ｐベース層は前記表面に現れる。前記（ｐ+）ドープ層は接触するが、前記エミッタ層のエッジをカバーしない。
【０００６】
ＵＳ５ ３８７ ８０６はｐベース層およびより高くドープされた（ｐ+）層を有するＧＴＯを示している。（ｐ+）層は、ゲート電極とｐベース層との間に配置され、そして、前記ベース層が中間に配置されるようにゲート電極の横に終端され、それにより、（ｐ+）層をカソード層から分離している。カソード層とｐベース層との間には（ｐ+）層はなく、そして、（ｐ+）層はカソード層の外側縁をカバーしない。
【０００７】
ＪＰ ５７ ２０１０７８はゲート電極とｐベース層との間にｐ+層を有するＧＴＯを示している。前記ｐ+層はｎ（+）エミッタ層にコンタクトしていない。
【発明の概要】
【０００８】
さらに高い安全動作領域特性のためにターンオフ期間中に高ラッチアップ電流を有する最初に述べられた種類の集積化ゲート転流型サイリスタの形での４層パワー半導体デバイスを提供するのが本発明の目的である。
【０００９】
前記問題は請求項１の特徴を有する半導体デバイスによって解決される。
【００１０】
本発明の集積化ゲート転流型サイリスタ（ＩＧＣＴ）は、カソード面、および、前記カソード面の反対側に配置されたアノード面を有する。前記デバイス（１）は、異なる導電型の複数の層がある４層構造を具備してなる。前記４層構造は、ゲート電極を介してターンオフすることができる、サイリスタの内部構造を規定している。複数の層は、前記カソード面上のカソード電極と前記アノード面上のアノード電極との間に以下の順で配置されている。
【００１１】
− 中央領域がある第１導電型のカソード層、それは外側縁（lateral edge）によって囲まれ、前記カソード層は前記カソード電極と直接の電気的コンタクトにある，
− 第２導電型のベース層，
− 前記第１導電型のドリフト層、ここにおいて、前記ドリフト層は前記カソード層よりも低いドーピング濃度を有する，
− 前記アノード電極と電気的コンタクトにある、前記第２導電型のアノード層。
【００１２】
前記ゲート電極は前記カソード面上に前記カソード電極の横に配置され、そして、前記ゲート電極はベース層と電気的コンタクトにある。、
前記ベース層は、連続的な層としての、少なくとも１つの第１の層を具備する。
【００１３】
抵抗減少層は、前記第１の層と前記カソード面（cathode side）との間に配置され、そして、前記第１のベース層のほうを向いているその面（side）上の前記カソード層の前記外側縁をカバーする。前記カソード層の前記外側縁と前記ベース層との間の接合での抵抗は、前記抵抗減少層の導入によって減少される。前記抵抗減少層は、典型的には、前記カソード層の前記外側縁を完全にカバーする。前記抵抗減少層は、前記第２導電型であり、そして、前記第１の層よりも高いドーピング濃度を有する。
【００１４】
それによって、ターンオフ時におけるアバランシュ期間中の主ｐｎｐｎサイリスタ構造の再ラッチは防止される。
【００１５】
図２に示された状況とは反して、本発明のデバイスにおいては、ホールは第２の領域内によりよく集められ、図３に示されるように、第１の領域内でラッチアップするために耐性（immunity）は増加する。
【００１６】
抵抗減少層は、それがカソード層の外側縁に制限されるので、デバイス伝導（device conduction）およびターンオフ特性に負の影響を持たない。
【００１７】
本発明によるさらなる有利な点は従属請求項から明らかであろう。
【００１８】
本発明の主題は添付の図面を参照して以下の文章でより詳細に説明される。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来技術による集積化ゲート転流型サイリスタを示す。
【図２】図２は、従来技術のＩＧＣＴに対してのデバイスのターンオフ期間中のホール経路を示す。
【図３】図３は、本発明による集積化ゲート転流型サイリスタの第１の例示的な実施形態を示す。
【図４】図４は、本発明による集積化ゲート転流型サイリスタの別の例示的な実施形態を示。
【図５】図５は、図４による集積化ゲート転流型サイリスタの例示的な実施形態のＡ−Ａ切断に沿ったドーピング濃度を示す。
【図６】図６は、図４による集積化ゲート転流型サイリスタの例示的な実施形態のＢ−Ｂ切断に沿ったドーピング濃度を示す。
【図７】図７は、本発明による集積化ゲート転流型サイリスタの他の例示的な実施形態を示す。
【図８】図８は、本発明による集積化ゲート転流型サイリスタの他の例示的な実施形態を示す。
【図９】図９は、本発明による集積化ゲート転流型サイリスタの他の例示的な実施形態を示す。
【図１０】図１０は、本発明による集積化ゲート転流型サイリスタの他の例示的な実施形態を示す。
【発明を実施するための形態】
【００２０】
複数の図に用いられた複数の参照記号およびそれらの意味は参照記号のリストに要約されている。一般に、同様または同様に機能する部分には同じ記号が与えられている。説明される実施形態は例として示され、本発明を制限するものではない。
【００２１】
図１は、４層構造（ｐｎｐｎ）がある集積化ゲート転流型サイリスタ（ＩＧＣＴ）の形での本発明のパワー半導体デバイスの第１の実施形態を示す。ＩＧＣＴは、カソード面（cathode side）１１、および、カソード面１１の反対側に配置されたアノード面（anode side）１２を具備する。カソード面１１上のカソード電極２とアノード面１２上のアノード電極との間には複数の層が以下の順で配置されている。
【００２２】
−中央領域がある（ｎ+）ドープ層５、それは外側縁（lateral edge）によって囲まれ、カソード層５はカソード電極２と直接の電気的コンタクトにある、
− ｐドープベース層６、
− （ｎ-）ドープドリフト層７、ここにおいて、ドリフト層７はカソード層５よりも低いドーピング濃度を有する、
− ｐドープアノード層８、それはアノード電極３と電気的コンタクトにある。
【００２３】
ゲート電極４は、カソード面１１上にカソード電極２の横に配置され、そして、ゲート電極４はベース層６と電気的コンタクトにある。それはカソード電極２から分離されている。ベース層６は少なくとも１つの第１の層６１を具備し、それはカソード層５の中央領域にコンタクトしている。前記第１の層は、第１の深さ６１０に第１の最大ドーピング濃度を有する。第１の層６１は、連続的な層として、典型的には、デバイスの面（plane）の全体上に形成される。“デバイスの全体上”とは前記層が少なくとも活性領域（ベース層６とアノード層８との間の領域）に現れると理解されるべきである。典型的には、第１の層６１は拡散層として形成される。
【００２４】
抵抗減少層（resistance reduction layer）１０，１０’，１０’’は、第１の層６１とカソード面１１上の前記カソード層との間に配置され、そして、カソード層５の外側縁をカバーする。前記抵抗減少層は、図３に示されるようにｐドープ層１０’であり、そして、第１の層６１よりも高いドーピング濃度を有する。この層１０，１０’，１０’’内では、カソード層５のエッジとベース層６との間の接合の抵抗は減少される。ベース層６のほうを向いている前記カソード層の前記エッジは前記抵抗層１０’によってカバーされている。カソード層５の外側縁をカバーしている抵抗減少層１０’によって、これらの層はカソード面１１に垂直な方向およびカソード面１１に平行な方向においてオーバーラップがある。前記オーバーラップは、カソード層５が前記ＩＧＣＴの表面に配置され、そして、前記抵抗層の前記外側縁がカソード層５の前記外側縁（lateral edge）よりもアノード面１２の方へより近くに配置されるようなものである。外側（lateral）とはカソード面１１に垂直な方向を意味する。
【００２５】
図４に示されるように、本発明のＩＧＣＴは第２の層６３をさらに具備しても構わず、それは第１の層６１とドリフト層７との間に配置される。
【００２６】
典型的には、第２の層６３は拡散層である。第２の層６３は第２の最大ドーピング濃度６３５を有し、それは第１の最大ドーピング濃度６１５よりも小さく、第２の深さ６３０において、その深さは第１の深さ６１０よりも大きい。両方の深さ６１０，６３０はカソード面１１から測定される。
【００２７】
この第２の層６３は、典型的には、デバイスの面の全体上で、連続的な層であり、第１の層６１よりも低いドーピング濃度を有し、しかし、ドリフト層７よりは高い。
【００２８】
図５および６は、ドーピング濃度のための図４のＡ−ＡおよびＢ−Ｂラインに沿った切断を示す。典型的には、カソード層５は、１×１０19ｃｍ-3よりも高いドーピング濃度を有する。第１の層６１のドーピング濃度の典型的な値は、１×１０16ｃｍ-3と５×１０17ｃｍ-3との間である。第２の層６３は、第１の層６１よりも低い１×１０16ｃｍ-3未満のドーピング濃度を有する。切断Ｂ−Ｂもまた抵抗減少層１０を通り抜け、それは５×１０17ｃｍ-3と１×１０19ｃｍ-3との間のドーピング濃度を有する。
【００２９】
どんな場合でも、ドーピング濃度の選択は、カソード面１１上の層（layers）の厚さおよび他のｐドープ層（layers）のドーピング濃度等のデバイスの設計に依存する。
【００３０】
ドリフト層７とアノード層８との間に第１の導電型にドープされたバッファ層９があっても構わなく、ここにおいて、そのドーピング濃度はドリフト層７のそれよりも高い。このようなバッファ層９は任意に存在するに過ぎず、そして、例えば逆阻止ＩＧＣＴのようなデバイスはそのようなバッファ層を有さない。
【００３１】
図３，４および７において、抵抗減少層１０’はゲート電極４と直接の電気的コンタクトにある。このような電気的コンタクトは、図３および４に示されるように、抵抗減少層１０’がゲート電極４を第１の層６１から分離するように、ベース層６のほうを向いているゲート電極５の面（side）を完全にカバーすることによって達成される。図７に示されるように本発明のデバイスにおいては、ゲート電極４のエッジだけが抵抗減少層１０’と直接の電気的コンタクトになるように、抵抗減少層１０’は設計されても構わない。
【００３２】
また、抵抗減少層１０’’とゲート電極４との間に直接のコンタクトがないように、抵抗減少層１０’’は第１の層６１によってゲート電極４から分離されても構わない（図８）。
【００３３】
本発明のデバイスは典型的にはメサ構造を有し、カソード層５は前記面（the plane）よりも上げられ、ベース層６はカソード面１１上のウエハの部分エッチングにより配置され、連続的な層として前に形成されていたカソード層５はエッチングによって突出領域へと制限される。その刻み込まれた（etched away）領域内には、ゲート電極４が配置される。この突出部（projection）は、前記カソード層５が前記面（the plane）から突出するほどに大きくすることができ、前記第１の層６１はその面（that side）上に配置され、その上にカソード電極２が配置され、または、抵抗減少層１０’は完全に別のより高いライング面（lying plane）内に配置されても構わない。
【００３４】
上記の開示された第２導電型の抵抗減少層を有する本発明のデバイスの構造の代替として、カソード層５と第１の層６１との間の横型接合（lateral junction）での水平抵抗（lateral resistance）は、カソード層５のエッジを第１の層６１から分離する、第１導電型の抵抗減少層１０’’の導入によっても低減できる。このような抵抗減少層１０’’は、カソード層５よりも低いドーピング濃度を有するが、ドリフト層７よりは高い。そのようなｎドープ抵抗減少層１０’’は、抵抗減少層１０’のように、つまり、上記の図８および９で説明したように、カソード層５のエッジだけに配置されても構わない。また、図１０に示されるように、抵抗減少層１０’’は、それがカソード層５を第１の層６１から完全に分離するように、配置されても構わない。
【符号の説明】
【００３５】
１…パワー半導体デバイス、１００…従来技術のＩＧＣＴ、１０，１０’，１０’’…抵抗減少層、１１…カソード面、１２…アノード面、２…カソード電極、３…アノード電極、
４…ゲート電極、５…カソード層、６…ベース層、６１…第１の層、６１０…第１の層深さ、６１５…第１の層の最大ドーピング濃度、６３…第２の層、６３０…第２の総深さ、
６３５…第２の層の最大ドーピング濃度、７…ドリフト層、８…アノード層、９…バッファ層。
【技術分野】
【０００１】
本発明はパワー半導体デバイスの分野に関する。請求項１の前提部分（preamble）によれば、それは四層パワー集積化ゲート転流型サイリスタ（four-layer integrated gate commutated thyristor）に関する。
【背景技術】
【０００２】
従来技術の集積化ゲート転流型サイリスタ（ＩＧＣＴ）構造は図１に示される。デバイス１００は、カソード面（cathode side）１１、および、カソード面１１の反対側に配置された、アノード面（anode side）１２を具備する。それは異なる導電型の層がある四層ｐｎｐｎ構造として構成され、前記四層構造はサイリスタの内部構造を規定し、ゲート電極４を介してターンオフされることができる。前記層は、以下の順で、カソード面１１上のカソード電極２とアノード面１２上のアノード電極３との間に配置される：
− 外側縁（lateral edge）によって囲まれ、中央領域があるｎドープカソード層５、そのカソード層５はカソード電極２と直接の電気的コンタクトにある，
− ｐドープベース層６，
− (ｎ-)ドープドリフト層７、ここにおいて、ドリフト層７はカソード層５よりも低いドーピング濃度を有する，
− ｎドープバッファ層９、それはドリフト層７よりも高いドーピング濃度を有する，
− ｐドープアノード層８、それはアノード電極３と電気的コンタクトにある。
【０００３】
ゲート電極４はカソード面１１上にカソード電極２の横に配置され、そして、ゲート電極４はベース層６と電気的コンタクトにあり、しかし、カソード電極２からは電気的に分離されている。ｐドープベース層６は、デバイスの全面上で連続的な層としての第１の層６１、および、第１の層６１とドリフト層７との間に配置された第２の層６３を具備し、第２の層６３もまたデバイスの全面上で連続的な層であり、そして、第２の層６３は第１の層６１よりも低いドーピング濃度を有する。ターンオフ期間中、デバイスゲート電圧は負にバイアスされ、そして、ほとんどのホールはゲート電極４に向かって引かれる。高電圧および高電流ターンオフスイッチングなどの高ストレスの期間中は、デバイスはダイナミックアバランシュに入るが、ピーク電界はカソード層５とベース層６との間の主ブロッキング接合に沿って活性領域内に一様に分布する。アバランシュによって発生したホールは、図２に示されるように、（ｎ++）カソード層５の直下に位置する領域を含むゲートターミナルに向かう経路をたどる。カソード層５の幅は設計によっては一般に１００μｍを超える。したがって、多くのホールは、（ｎ++）カソード層５と（ｐ+）第１の層６１との間の接合に沿った（ｐ+）ドープ第１の層６１内の実質的な距離を直接的にたどる。ｎ++／ｐ+接合内の強い湾曲（curvature）が起こる領域内では、高濃度のホールがデバイスの再ラッチング（re latching）をもたらし、したがって、故障となる。
【０００４】
異なる文献では他の半導体タイプ、ＧＴＯを扱っており、これは高くｐドープされた層であるが、目的が異なる。
【０００５】
ＵＳ４ ８４３ ４４９はｐドープベース層およびその上の（ｎ+）−ドープエミッタ層を具備するＧＴＯを示している。（ｎ+）エミッタ層は、ｎ−粒子の局所拡散によって作成されるか、または、最初に一様な（ｎ+）−層を作成し、その後、それを選択的に刻み込む（etch away）ことによって作成される。異なる層抵抗を形成するために、前記領域の前記刻み（etching）の後に、より濃くドープされたｐ層を形成することができ、前記ｐベース層は前記表面に現れる。前記（ｐ+）ドープ層は接触するが、前記エミッタ層のエッジをカバーしない。
【０００６】
ＵＳ５ ３８７ ８０６はｐベース層およびより高くドープされた（ｐ+）層を有するＧＴＯを示している。（ｐ+）層は、ゲート電極とｐベース層との間に配置され、そして、前記ベース層が中間に配置されるようにゲート電極の横に終端され、それにより、（ｐ+）層をカソード層から分離している。カソード層とｐベース層との間には（ｐ+）層はなく、そして、（ｐ+）層はカソード層の外側縁をカバーしない。
【０００７】
ＪＰ ５７ ２０１０７８はゲート電極とｐベース層との間にｐ+層を有するＧＴＯを示している。前記ｐ+層はｎ（+）エミッタ層にコンタクトしていない。
【発明の概要】
【０００８】
さらに高い安全動作領域特性のためにターンオフ期間中に高ラッチアップ電流を有する最初に述べられた種類の集積化ゲート転流型サイリスタの形での４層パワー半導体デバイスを提供するのが本発明の目的である。
【０００９】
前記問題は請求項１の特徴を有する半導体デバイスによって解決される。
【００１０】
本発明の集積化ゲート転流型サイリスタ（ＩＧＣＴ）は、カソード面、および、前記カソード面の反対側に配置されたアノード面を有する。前記デバイス（１）は、異なる導電型の複数の層がある４層構造を具備してなる。前記４層構造は、ゲート電極を介してターンオフすることができる、サイリスタの内部構造を規定している。複数の層は、前記カソード面上のカソード電極と前記アノード面上のアノード電極との間に以下の順で配置されている。
【００１１】
− 中央領域がある第１導電型のカソード層、それは外側縁（lateral edge）によって囲まれ、前記カソード層は前記カソード電極と直接の電気的コンタクトにある，
− 第２導電型のベース層，
− 前記第１導電型のドリフト層、ここにおいて、前記ドリフト層は前記カソード層よりも低いドーピング濃度を有する，
− 前記アノード電極と電気的コンタクトにある、前記第２導電型のアノード層。
【００１２】
前記ゲート電極は前記カソード面上に前記カソード電極の横に配置され、そして、前記ゲート電極はベース層と電気的コンタクトにある。、
前記ベース層は、連続的な層としての、少なくとも１つの第１の層を具備する。
【００１３】
抵抗減少層は、前記第１の層と前記カソード面（cathode side）との間に配置され、そして、前記第１のベース層のほうを向いているその面（side）上の前記カソード層の前記外側縁をカバーする。前記カソード層の前記外側縁と前記ベース層との間の接合での抵抗は、前記抵抗減少層の導入によって減少される。前記抵抗減少層は、典型的には、前記カソード層の前記外側縁を完全にカバーする。前記抵抗減少層は、前記第２導電型であり、そして、前記第１の層よりも高いドーピング濃度を有する。
【００１４】
それによって、ターンオフ時におけるアバランシュ期間中の主ｐｎｐｎサイリスタ構造の再ラッチは防止される。
【００１５】
図２に示された状況とは反して、本発明のデバイスにおいては、ホールは第２の領域内によりよく集められ、図３に示されるように、第１の領域内でラッチアップするために耐性（immunity）は増加する。
【００１６】
抵抗減少層は、それがカソード層の外側縁に制限されるので、デバイス伝導（device conduction）およびターンオフ特性に負の影響を持たない。
【００１７】
本発明によるさらなる有利な点は従属請求項から明らかであろう。
【００１８】
本発明の主題は添付の図面を参照して以下の文章でより詳細に説明される。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来技術による集積化ゲート転流型サイリスタを示す。
【図２】図２は、従来技術のＩＧＣＴに対してのデバイスのターンオフ期間中のホール経路を示す。
【図３】図３は、本発明による集積化ゲート転流型サイリスタの第１の例示的な実施形態を示す。
【図４】図４は、本発明による集積化ゲート転流型サイリスタの別の例示的な実施形態を示。
【図５】図５は、図４による集積化ゲート転流型サイリスタの例示的な実施形態のＡ−Ａ切断に沿ったドーピング濃度を示す。
【図６】図６は、図４による集積化ゲート転流型サイリスタの例示的な実施形態のＢ−Ｂ切断に沿ったドーピング濃度を示す。
【図７】図７は、本発明による集積化ゲート転流型サイリスタの他の例示的な実施形態を示す。
【図８】図８は、本発明による集積化ゲート転流型サイリスタの他の例示的な実施形態を示す。
【図９】図９は、本発明による集積化ゲート転流型サイリスタの他の例示的な実施形態を示す。
【図１０】図１０は、本発明による集積化ゲート転流型サイリスタの他の例示的な実施形態を示す。
【発明を実施するための形態】
【００２０】
複数の図に用いられた複数の参照記号およびそれらの意味は参照記号のリストに要約されている。一般に、同様または同様に機能する部分には同じ記号が与えられている。説明される実施形態は例として示され、本発明を制限するものではない。
【００２１】
図１は、４層構造（ｐｎｐｎ）がある集積化ゲート転流型サイリスタ（ＩＧＣＴ）の形での本発明のパワー半導体デバイスの第１の実施形態を示す。ＩＧＣＴは、カソード面（cathode side）１１、および、カソード面１１の反対側に配置されたアノード面（anode side）１２を具備する。カソード面１１上のカソード電極２とアノード面１２上のアノード電極との間には複数の層が以下の順で配置されている。
【００２２】
−中央領域がある（ｎ+）ドープ層５、それは外側縁（lateral edge）によって囲まれ、カソード層５はカソード電極２と直接の電気的コンタクトにある、
− ｐドープベース層６、
− （ｎ-）ドープドリフト層７、ここにおいて、ドリフト層７はカソード層５よりも低いドーピング濃度を有する、
− ｐドープアノード層８、それはアノード電極３と電気的コンタクトにある。
【００２３】
ゲート電極４は、カソード面１１上にカソード電極２の横に配置され、そして、ゲート電極４はベース層６と電気的コンタクトにある。それはカソード電極２から分離されている。ベース層６は少なくとも１つの第１の層６１を具備し、それはカソード層５の中央領域にコンタクトしている。前記第１の層は、第１の深さ６１０に第１の最大ドーピング濃度を有する。第１の層６１は、連続的な層として、典型的には、デバイスの面（plane）の全体上に形成される。“デバイスの全体上”とは前記層が少なくとも活性領域（ベース層６とアノード層８との間の領域）に現れると理解されるべきである。典型的には、第１の層６１は拡散層として形成される。
【００２４】
抵抗減少層（resistance reduction layer）１０，１０’，１０’’は、第１の層６１とカソード面１１上の前記カソード層との間に配置され、そして、カソード層５の外側縁をカバーする。前記抵抗減少層は、図３に示されるようにｐドープ層１０’であり、そして、第１の層６１よりも高いドーピング濃度を有する。この層１０，１０’，１０’’内では、カソード層５のエッジとベース層６との間の接合の抵抗は減少される。ベース層６のほうを向いている前記カソード層の前記エッジは前記抵抗層１０’によってカバーされている。カソード層５の外側縁をカバーしている抵抗減少層１０’によって、これらの層はカソード面１１に垂直な方向およびカソード面１１に平行な方向においてオーバーラップがある。前記オーバーラップは、カソード層５が前記ＩＧＣＴの表面に配置され、そして、前記抵抗層の前記外側縁がカソード層５の前記外側縁（lateral edge）よりもアノード面１２の方へより近くに配置されるようなものである。外側（lateral）とはカソード面１１に垂直な方向を意味する。
【００２５】
図４に示されるように、本発明のＩＧＣＴは第２の層６３をさらに具備しても構わず、それは第１の層６１とドリフト層７との間に配置される。
【００２６】
典型的には、第２の層６３は拡散層である。第２の層６３は第２の最大ドーピング濃度６３５を有し、それは第１の最大ドーピング濃度６１５よりも小さく、第２の深さ６３０において、その深さは第１の深さ６１０よりも大きい。両方の深さ６１０，６３０はカソード面１１から測定される。
【００２７】
この第２の層６３は、典型的には、デバイスの面の全体上で、連続的な層であり、第１の層６１よりも低いドーピング濃度を有し、しかし、ドリフト層７よりは高い。
【００２８】
図５および６は、ドーピング濃度のための図４のＡ−ＡおよびＢ−Ｂラインに沿った切断を示す。典型的には、カソード層５は、１×１０19ｃｍ-3よりも高いドーピング濃度を有する。第１の層６１のドーピング濃度の典型的な値は、１×１０16ｃｍ-3と５×１０17ｃｍ-3との間である。第２の層６３は、第１の層６１よりも低い１×１０16ｃｍ-3未満のドーピング濃度を有する。切断Ｂ−Ｂもまた抵抗減少層１０を通り抜け、それは５×１０17ｃｍ-3と１×１０19ｃｍ-3との間のドーピング濃度を有する。
【００２９】
どんな場合でも、ドーピング濃度の選択は、カソード面１１上の層（layers）の厚さおよび他のｐドープ層（layers）のドーピング濃度等のデバイスの設計に依存する。
【００３０】
ドリフト層７とアノード層８との間に第１の導電型にドープされたバッファ層９があっても構わなく、ここにおいて、そのドーピング濃度はドリフト層７のそれよりも高い。このようなバッファ層９は任意に存在するに過ぎず、そして、例えば逆阻止ＩＧＣＴのようなデバイスはそのようなバッファ層を有さない。
【００３１】
図３，４および７において、抵抗減少層１０’はゲート電極４と直接の電気的コンタクトにある。このような電気的コンタクトは、図３および４に示されるように、抵抗減少層１０’がゲート電極４を第１の層６１から分離するように、ベース層６のほうを向いているゲート電極５の面（side）を完全にカバーすることによって達成される。図７に示されるように本発明のデバイスにおいては、ゲート電極４のエッジだけが抵抗減少層１０’と直接の電気的コンタクトになるように、抵抗減少層１０’は設計されても構わない。
【００３２】
また、抵抗減少層１０’’とゲート電極４との間に直接のコンタクトがないように、抵抗減少層１０’’は第１の層６１によってゲート電極４から分離されても構わない（図８）。
【００３３】
本発明のデバイスは典型的にはメサ構造を有し、カソード層５は前記面（the plane）よりも上げられ、ベース層６はカソード面１１上のウエハの部分エッチングにより配置され、連続的な層として前に形成されていたカソード層５はエッチングによって突出領域へと制限される。その刻み込まれた（etched away）領域内には、ゲート電極４が配置される。この突出部（projection）は、前記カソード層５が前記面（the plane）から突出するほどに大きくすることができ、前記第１の層６１はその面（that side）上に配置され、その上にカソード電極２が配置され、または、抵抗減少層１０’は完全に別のより高いライング面（lying plane）内に配置されても構わない。
【００３４】
上記の開示された第２導電型の抵抗減少層を有する本発明のデバイスの構造の代替として、カソード層５と第１の層６１との間の横型接合（lateral junction）での水平抵抗（lateral resistance）は、カソード層５のエッジを第１の層６１から分離する、第１導電型の抵抗減少層１０’’の導入によっても低減できる。このような抵抗減少層１０’’は、カソード層５よりも低いドーピング濃度を有するが、ドリフト層７よりは高い。そのようなｎドープ抵抗減少層１０’’は、抵抗減少層１０’のように、つまり、上記の図８および９で説明したように、カソード層５のエッジだけに配置されても構わない。また、図１０に示されるように、抵抗減少層１０’’は、それがカソード層５を第１の層６１から完全に分離するように、配置されても構わない。
【符号の説明】
【００３５】
１…パワー半導体デバイス、１００…従来技術のＩＧＣＴ、１０，１０’，１０’’…抵抗減少層、１１…カソード面、１２…アノード面、２…カソード電極、３…アノード電極、
４…ゲート電極、５…カソード層、６…ベース層、６１…第１の層、６１０…第１の層深さ、６１５…第１の層の最大ドーピング濃度、６３…第２の層、６３０…第２の総深さ、
６３５…第２の層の最大ドーピング濃度、７…ドリフト層、８…アノード層、９…バッファ層。
【特許請求の範囲】
【請求項１】
カソード面（cathode side）（１１）、および、前記カソード面（１１）の反対側に配置されたアノード面（anode side）（１２）がある集積化ゲート転流型サイリスタ（１）であって、前記デバイス（１）は、異なる導電型の複数の層がある４層構造を具備してなり、前記４層構造は、ゲート電極（４）を介してターンオフすることができる、サイリスタの内部構造を規定していること、および、前記複数の層は、前記カソード面（１１）上のカソード電極（２）と前記アノード面（１２）上のアノード電極（３）との間に以下の順で配置されていること：
外側縁（lateral edge）によって囲まれた、中央領域がある第１導電型のカソード層（５）、前記カソード層（５）は前記カソード電極（２）と直接の電気的コンタクトにあること，
第２導電型のベース層（６），
前記第１導電型のドリフト層（７）、ここにおいて、前記ドリフト層（７）は前記カソード層（５）よりも低いドーピング濃度を有する，
前記アノード電極（３）と電気的コンタクトにある、前記第２導電型のアノード層（８）、
ここにおいて、前記ゲート電極（４）は前記カソード面（１１）上に前記カソード電極（２）の横に配置され、そして、前記ゲート電極（４）はベース層（６）と電気的コンタクトにある，
ここにおいて、前記ベース層（６）は、前記カソード層（５）の前記中央領域に接触している、連続的な層としての、第１の深さに最大ドーピング濃度がある少なくとも１つの第１の層（６１）を具備する，
前記第２導電型である、抵抗減少層（１０，１０’，１０’’）、この中で前記カソード層（５）の前記外側縁と前記ベース層（６）との間の接合での抵抗が低減される、前記第２導電型の抵抗減少層（１０，１０’，１０’’）は、前記第１の層（６１）よりも高いドーピング濃度を有し、そして、前記第１の層（６１）と前記カソード層（５）との間に配置され、そして、前記第１の層（６１）のほうを向いている前記カソード層（５）の前記外側縁をカバーすることを特徴とする集積化ゲート転流型サイリスタ。
【請求項２】
請求項１の集積化ゲート転流型サイリスタ（１）において、
前記ベース層（６）は第２の深さに第２の最大ドーピング濃度がある連続的な層としての第２の層（６３）を具備してなり、前記第２の層（６３）は前記第１の拡散層（６１）と前記ドリフト層（７）との間に配置され、前記第１の最大ドーピング濃度は前記第２の最大ドーピング濃度よりも高く、そして、前記第２の深さは前記第１の深さよりも大きいことを特徴とする。
【請求項３】
請求項２の集積化ゲート転流型サイリスタ（１）において、
前記第１および第２の層（６１，６３）は拡散層であることを特徴とする。
【請求項４】
請求項１−３のいずれかの集積化ゲート転流型サイリスタ（１）において、
前記デバイスは、前記ドリフト層（７）と前記アノード層（８）との間に配置された、前記第１導電型のバッファ層（９）を具備してなり、前記バッファ層（９）は前記ドリフト層（７）よりも高い最大ドーピング濃度を有することを特徴とする。
【請求項５】
請求項１−４の集積化ゲート転流型サイリスタ（１）において、
前記抵抗減少層（１０’）は前記第１の層（６１）によって前記ゲート電極（４）から分離されていることを特徴とする。
【請求項６】
請求項５の集積化ゲート転流型サイリスタ（１）において、
前記カソード層（５）は、前記面（the plane）から突出しているか、または、前記面（the plane）の上方（above）に配置され、前記第１の層（６１）は、前記面（the side）上に配置され、その上に前記カソード電極（２）は配置されていることを特徴とする。
【請求項７】
請求項１の集積化ゲート転流型サイリスタ（１）において、
前記抵抗減少層（１０’）は、前記ゲート電極（４）の前記エッジと直接の電気的コンタクトにあることを特徴とする。
【請求項８】
請求項６の集積化ゲート転流型サイリスタ（１）において、
前記抵抗減少層（１０’）は、前記ゲート電極（４）の前記エッジだけと直接の電気的コンタクトにあることを特徴とする。
【請求項９】
請求項６の集積化ゲート転流型サイリスタ（１）において、
前記抵抗減少層（１０’）は、５×１０17ｃｍ-3と１×１０19ｃｍ-3との間の領域内のドーピング濃度を有し、そして、前記抵抗減少層（１０’）は、前記ゲート電極（４）を前記第１の層（６１）から完全に分離することを特徴とする。
【請求項１】
カソード面（cathode side）（１１）、および、前記カソード面（１１）の反対側に配置されたアノード面（anode side）（１２）がある集積化ゲート転流型サイリスタ（１）であって、前記デバイス（１）は、異なる導電型の複数の層がある４層構造を具備してなり、前記４層構造は、ゲート電極（４）を介してターンオフすることができる、サイリスタの内部構造を規定していること、および、前記複数の層は、前記カソード面（１１）上のカソード電極（２）と前記アノード面（１２）上のアノード電極（３）との間に以下の順で配置されていること：
外側縁（lateral edge）によって囲まれた、中央領域がある第１導電型のカソード層（５）、前記カソード層（５）は前記カソード電極（２）と直接の電気的コンタクトにあること，
第２導電型のベース層（６），
前記第１導電型のドリフト層（７）、ここにおいて、前記ドリフト層（７）は前記カソード層（５）よりも低いドーピング濃度を有する，
前記アノード電極（３）と電気的コンタクトにある、前記第２導電型のアノード層（８）、
ここにおいて、前記ゲート電極（４）は前記カソード面（１１）上に前記カソード電極（２）の横に配置され、そして、前記ゲート電極（４）はベース層（６）と電気的コンタクトにある，
ここにおいて、前記ベース層（６）は、前記カソード層（５）の前記中央領域に接触している、連続的な層としての、第１の深さに最大ドーピング濃度がある少なくとも１つの第１の層（６１）を具備する，
前記第２導電型である、抵抗減少層（１０，１０’，１０’’）、この中で前記カソード層（５）の前記外側縁と前記ベース層（６）との間の接合での抵抗が低減される、前記第２導電型の抵抗減少層（１０，１０’，１０’’）は、前記第１の層（６１）よりも高いドーピング濃度を有し、そして、前記第１の層（６１）と前記カソード層（５）との間に配置され、そして、前記第１の層（６１）のほうを向いている前記カソード層（５）の前記外側縁をカバーすることを特徴とする集積化ゲート転流型サイリスタ。
【請求項２】
請求項１の集積化ゲート転流型サイリスタ（１）において、
前記ベース層（６）は第２の深さに第２の最大ドーピング濃度がある連続的な層としての第２の層（６３）を具備してなり、前記第２の層（６３）は前記第１の拡散層（６１）と前記ドリフト層（７）との間に配置され、前記第１の最大ドーピング濃度は前記第２の最大ドーピング濃度よりも高く、そして、前記第２の深さは前記第１の深さよりも大きいことを特徴とする。
【請求項３】
請求項２の集積化ゲート転流型サイリスタ（１）において、
前記第１および第２の層（６１，６３）は拡散層であることを特徴とする。
【請求項４】
請求項１−３のいずれかの集積化ゲート転流型サイリスタ（１）において、
前記デバイスは、前記ドリフト層（７）と前記アノード層（８）との間に配置された、前記第１導電型のバッファ層（９）を具備してなり、前記バッファ層（９）は前記ドリフト層（７）よりも高い最大ドーピング濃度を有することを特徴とする。
【請求項５】
請求項１−４の集積化ゲート転流型サイリスタ（１）において、
前記抵抗減少層（１０’）は前記第１の層（６１）によって前記ゲート電極（４）から分離されていることを特徴とする。
【請求項６】
請求項５の集積化ゲート転流型サイリスタ（１）において、
前記カソード層（５）は、前記面（the plane）から突出しているか、または、前記面（the plane）の上方（above）に配置され、前記第１の層（６１）は、前記面（the side）上に配置され、その上に前記カソード電極（２）は配置されていることを特徴とする。
【請求項７】
請求項１の集積化ゲート転流型サイリスタ（１）において、
前記抵抗減少層（１０’）は、前記ゲート電極（４）の前記エッジと直接の電気的コンタクトにあることを特徴とする。
【請求項８】
請求項６の集積化ゲート転流型サイリスタ（１）において、
前記抵抗減少層（１０’）は、前記ゲート電極（４）の前記エッジだけと直接の電気的コンタクトにあることを特徴とする。
【請求項９】
請求項６の集積化ゲート転流型サイリスタ（１）において、
前記抵抗減少層（１０’）は、５×１０17ｃｍ-3と１×１０19ｃｍ-3との間の領域内のドーピング濃度を有し、そして、前記抵抗減少層（１０’）は、前記ゲート電極（４）を前記第１の層（６１）から完全に分離することを特徴とする。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２０１３−５１５３６５（Ｐ２０１３−５１５３６５Ａ）
【公表日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１２−５４５２２２（Ｐ２０１２−５４５２２２）
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【国際出願番号】ＰＣＴ／ＥＰ２０１０／０６９５９０
【国際公開番号】ＷＯ２０１１／０７６６１３
【国際公開日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（５０５０６３４４１）アーベーベー・テヒノロギー・アーゲー (96)
【Ｆターム（参考）】
【公表日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【国際出願番号】ＰＣＴ／ＥＰ２０１０／０６９５９０
【国際公開番号】ＷＯ２０１１／０７６６１３
【国際公開日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（５０５０６３４４１）アーベーベー・テヒノロギー・アーゲー (96)
【Ｆターム（参考）】
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