【課題】サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置を提供する。
【解決手段】第１のｐ型半導体層１２０，１２２と、第１のｎ型半導体層１１０と、第２のｐ型半導体層１３０，１３２と、第２のｎ型半導体層１４０と、第１のｐ型半導体層１２０，１２２に接続されたアノード電極Ａと、第２のｎ型半導体層１４０に接続されたカソード電極Ｋと、第２のｐ型半導体層１３０，１３２に接続されたゲート電極Ｇとを備え、第２のｎ型半導体層、第２のｐ型半導体層及び第１のｎ型半導体層からなる第１のトランジスタＴＲ１と、第１のｐ型半導体層、第１のｎ型半導体層及び第２のｐ型半導体層からなる第２のトランジスタＴＲ２とが組み合わされたサイリスタ構造を有する半導体装置であって、第１のｎ型半導体層１１０，１５０に接続され、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備える半導体装置。 （もっと読む）

【課題】精度良く形成されたフィンを有しつつ、十分な特性を有するＥＳＤ保護素子を形成することができる半導体装置を提供する。
【解決手段】実施形態にかかる半導体装置は、制御整流素子を有し、このシリコン制御整流素子は、半導体基板と、第１のウェル領域と、第２のウェル領域と、複数のフィン領域とを有する。第１のウェル領域は半導体基板の最外周に位置する。さらに、ウェルコンタクト領域よりも外周に位置し、第１の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある最外周フィン領域を有する。 （もっと読む）

【課題】
順逆両方向の高耐圧と高信頼性と高い量産性を有する逆阻止半導体素子および逆阻止半導体装置を提供する。
【解決手段】
逆阻止半導体素子において、順方向耐圧達成用の第１のターミネーションのみを一方の主表面に形成し、逆方向耐圧達成用の第２のターミネーションは他方の主表面の活性領域の周囲に設けた第１の凹部の中に形成し、高い順逆両方向耐圧と高い量産性を実現する。第１の凹部により分断された半導体層を半導体支持体として活用して、ダイボンディング時のストレスによるセル内の各種欠陥の発生と稼働時の欠陥拡張とを抑制し、高耐圧と高信頼性を実現する。また逆阻止半導体装置において、素子を半田付けする主配線には素子の端部に対向して溝を設けて端部と主配線間の絶縁破壊電圧を高くし、高い逆方向耐圧を確保する。 （もっと読む）

【課題】プロセスの複雑化を招くことなく、サイリスタとしての機能を実現することの出
来る半導体装置を提供することを課題の一とする。
【解決手段】リセット動作及び初期化動作により所定の電位が記憶されたメモリ回路を有
する半導体装置において、トリガー信号の供給に応じて、メモリ回路の書き換えが行われ
る回路を設ける構成とする。そして、メモリ回路の書き換えにより、半導体装置に流れる
電流を負荷に流す構成とすることで、サイリスタとしての機能を実現しうる半導体装置と
する。 （もっと読む）

【課題】耐電圧特性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔａに、カソード端子Ｔｋに対して大きな電圧を印加したときに形成される空乏層ＤＬの端部に、アノード層（Ｐ型エミッタ領域、Ｐ型半導体領域Ｐ２）から到達する正孔が増加しないように、アノード層の端部であるＰ型半導体領域Ｐ２ｂを、アノード層の中央部であるＰ型半導体領域Ｐ２ａに対して低濃度の不純物領域で形成する。 （もっと読む）

【課題】耐電圧特性の温度依存性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔ２に、カソード端子Ｔ１に対して大きな電圧を印加したときに形成される空乏層ＤＬに、Ｎ型半導体領域Ｎ４から到達する電子が増加しないように、Ｎ型半導体領域Ｎ４を、不純物を高濃度に含む高濃度Ｎ型半導体領域Ｎ４ａと、高濃度Ｎ型半導体領域Ｎ４ａに比較して不純物を低濃度に含む低濃度Ｎ型半導体領域Ｎ４ｂとが交互に配置される構成とする。 （もっと読む）

【課題】トレードオフの関係にある臨界オフ電圧上昇率ｄＶ／ｄｔとゲート感度との関係を改善した半導体装置を提供する。
【解決手段】少なくとも、ゲートトリガ電流Ｉ_ＧＴの経路となるベース層（Ｐ型ベース領域、Ｐ型半導体領域Ｐ１）のゲート電極Ｍ１ｂとのオーミック接触面である高濃度不純物層を、高融点金属シリサイド層ＬＭで形成する。 （もっと読む）

【課題】保持電流特性とブレークダウン電圧に影響を与えずに、点弧動作感度の高感度化を実現する片導通サイリスタ（半導体装置）を提供する。
【解決手段】片導通サイリスタ１００は、ｐ領域１とｎ領域２とｐ領域３とｎ領域４とが順に接合されるサイリスタ部１１０と、ｎ領域２とｐ領域３とが接合されたダイオード部１２０とを有する。片導通サイリスタ１００は、ダイオード部１２０におけるｎ領域２に接する第１のダイオード部表面Ｆ１２とダイオード部１２０におけるｐ領域３に接する第２のダイオード部表面Ｆ２２との間に形成され、サイリスタ部１１０が導通する動作過程を示す点弧動作の際に、第１のダイオード部表面Ｆ１２と第２のダイオード部表面Ｆ２２との間に流れる電流経路を、第１のダイオード部表面Ｆ１２と第２のダイオード部表面Ｆ２２との最短経路より長くさせるｎ領域５を備える。 （もっと読む）

【課題】外部圧接電極体と半導体基体との間に形成された空間に異物が混入することを防止しつつ、コーティング体の剥がれを防止することができる圧接型半導体装置を提供する。
【解決手段】半導体基体１の主面の一面及び外部圧接電極体の互いの対向面を半導体基体１の外側から囲むように外部圧接電極体の外周面とコーティング体５との間にまたがって配置され、変形することによりコーティング体５にかかる荷重がコーティング体５を半導体基体１から剥がすのに要する荷重以下となる状態を維持した密閉体２５を備えた。 （もっと読む）

【課題】信号電圧が電源電圧を正負両方向に越えるようなチップ端子に対し適切に動作するＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。 （もっと読む）

【課題】発光サイリスタを駆動するための駆動回路の発振を防止する。
【解決手段】オン／オフ指令信号ＤＲＶＯＮ−ＰがＨレベルの場合、ＰＭＯＳ４３及びＮＭＯＳ４４からなるＣＭＯＳインバータ４２の出力側のデータ端子ＤＡがＬレベルとなる。この結果、プリントヘッド１３側の共通端子ＩＮも０Ｖとなり、各発光サイリスタ２１０のアノード・カソード間に電源電圧ＶＤＤが印加される。この際、発光サイリスタ２１０−１〜２１０−ｎの内、発光指令されている発光サイリスタ２１０のゲートのみを、シフトレジスタ１１０によって選択的にＨレベルとすることで、発光指令されているサイリスタ２１０がターンオンする。ＮＭＯＳ４４のチャネル形成予定領域に、サブストレート領域と同極性の不純物が注入されているので、ＮＭＯＳ４４の閾値電圧が増加し、駆動回路４１の発振を防止できる。 （もっと読む）

【課題】トライアックが形成された半導体装置の性能を向上させる。
【解決手段】裏面電極ＢＥと電極Ｅ１の間に、ｐ型半導体領域Ｐ５，Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２，Ｐ４およびｎ型半導体領域Ｎ２によってサイリスタＴＹ１が形成され、ｐ型半導体領域Ｐ４，Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３，Ｐ５およびｎ型半導体領域Ｎ４によってサイリスタＴＹ２が形成されている。サイリスタＴＹ１とサイリスタＴＹ２は、裏面電極ＢＥと電極Ｅ１の間に流れる電流の向きが反対である。高不純物濃度のｐ型半導体領域Ｐ４は、低不純物濃度のｐ型半導体領域Ｐ２に内包されるように形成され、高不純物濃度のｐ型半導体領域Ｐ５とｎ型基板領域Ｎ１との間には、低不純物濃度のｐ型半導体領域Ｐ３が介在している。 （もっと読む）

【課題】所望のゼロクロス電圧を維持しつつ、電界集中による耐圧低下を招かないようなフォトダイオード周辺の構造を備えた半導体装置を提供する。
【解決手段】第１導電型の半導体層１３上に形成された第２導電型の第１の領域であるフォトダイオードＰ層１６と、前記第１の領域１６から所定間隔を隔てて取り囲む第２導電型の第２の領域であるアノードＰ層２１とで形成されたフォトダイオードに流れる電流によって、ＦＥＴなどの保護素子をターンオンすることで、（アノードとカソードとの間を）ターンオンできないように構成された双方向サイリスタであって、第２導電型を有する第１の領域としてのフォトダイオードＰ層１６と、第２導電型を有する第２の領域としてのアノードＰ層２１領域の間を広げ、その間に第３の領域として複数本のガードリングＰ層３０を、配置することで、空乏層がなだらかな形状をなすようにし、電界集中を抑制する。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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【課題】 ゲートオン時の雷サージ耐量を向上させたサイリスタを提供する。
【解決手段】 Ｐ型の矩形状の第１領域中にＮ型のエミッタ領域２１，２２が形成された半導体基板１０と、第１領域上に形成されたゲート電極１２と、エミッタ領域２２上に形成されたカソード電極１４とを有し、ゲート電極１２が第１領域のコーナーに配置されたサイリスタ１００であって、第１領域とエミッタ領域２１とにまたがって配置された補助電極１３を備え、補助電極１３が、ゲート電極１２に対向するゲート対向部１３ａと、ゲート電極１２に対向することなく、カソード電極１４の外縁に沿って延伸させたアーム部１３ｂとからなる。 （もっと読む）

【課題】ラッチアップを利用したＥＳＤ保護のための半導体装置において、ラッチアップ発生電圧を任意の値に設定すること。
【解決手段】半導体装置３００は、Ｐ型基板３０１と、Ｐ型基板３０１の表面に形成されたＮ型ウェル領域３０２と、Ｎ型ウェル領域３０２の表面上のＰ＋型拡散領域３０３及びＮ＋型拡散領域３０４と、Ｐ型基板３０１とＮ型ウェル領域３０２との境界上に配置された酸化膜３０５と、酸化膜３０５の一部の上に配置されたポリＳｉ３０６と、Ｐ型基板３０１の表面上のＰ＋型拡散領域３０７及びＮ＋型拡散領域３０８とを備える。フローティング電極３０９は、ポリＳｉ３０６及びＮ型ウェル領域３０２とそれぞれ容量結合するように配置されている。ポリＳｉ３０６は接地されている。 （もっと読む）

４層ｎｐｎｐ構造、カソード面１１およびアノード面１２があり、ゲート電極４を介してターンオフできるパワー半導体デバイス１。カソード電極２とアノード電極３との間に以下の順で複数の層が配置される。−外側縁によって囲まれ、中央領域がある第１導電型カソード層５、カソード層５はカソード電極２と直接の電気的コンタクトにある，−第２導電型ベース層６，−カソード層５よりも低いドーピング濃度を有する第１導電型ドリフト層７、アノード電極３と電気的コンタクトにある第２導電型アノード層８。ゲート電極４は、カソード面１１上にカソード電極２の横に配置され、ベース層６と電気的コンタクトにある。ベース層６は、カソード層５の中央領域に接触している、連続的な層としての、第１の深さに最大ドーピング濃度がある少なくとも１つの第１の層６１を具備する。第１の層６１よりも高いドーピング濃度を有し、第１の層６１とカソード層５との間に配置され、第１の層６１のほうを向いているカソード層５の外側縁をカバーする第２導電型抵抗減少層１０，１０’，１０’’、この中でカソード層５の外側縁とベース層６との間の接合での抵抗が低減される。 （もっと読む）

【課題】プロセスの複雑化を招くことなく、サイリスタとしての機能を実現することの出来る半導体装置を提供することを課題の一とする。
【解決手段】リセット動作及び初期化動作により所定の電位が記憶されたメモリ回路を有する半導体装置において、トリガー信号の供給に応じて、メモリ回路の書き換えが行われる回路を設ける構成とする。そして、メモリ回路の書き換えにより、半導体装置に流れる電流を負荷に流す構成とすることで、サイリスタとしての機能を実現しうる半導体装置とする。 （もっと読む）

【課題】サイリスタのサイズを従来と同じにしたままオン電圧Ｖ_Ｔを低くし、さらに臨界オン電流上昇率ｄｉ／ｄｔを改善したサイリスタを提供することを目的としている。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上にｐ型半導体層１０１と、ｐ型半導体層１０１内かつｐ型半導体層２上面にｐ型半導体層１０１より不純物濃度の高いｐ型半導体層１０３と、ｐ型半導体層１０１内かつｐ型半導体層２上面かつｐ型半導体層１０３の間にｐ型半導体層１０２より不純物濃度の高いｐ型半導体層１０４と、ｐ型半導体層１０１上面にｎ型半導体層４と、ｎ型半導体層４内に、ｐ型半導体層６と、ｐ型半導体層６内に、表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。 （もっと読む）