半導体装置
【課題】プロセスの複雑化を招くことなく、サイリスタとしての機能を実現することの出
来る半導体装置を提供することを課題の一とする。
【解決手段】リセット動作及び初期化動作により所定の電位が記憶されたメモリ回路を有
する半導体装置において、トリガー信号の供給に応じて、メモリ回路の書き換えが行われ
る回路を設ける構成とする。そして、メモリ回路の書き換えにより、半導体装置に流れる
電流を負荷に流す構成とすることで、サイリスタとしての機能を実現しうる半導体装置と
する。
来る半導体装置を提供することを課題の一とする。
【解決手段】リセット動作及び初期化動作により所定の電位が記憶されたメモリ回路を有
する半導体装置において、トリガー信号の供給に応じて、メモリ回路の書き換えが行われ
る回路を設ける構成とする。そして、メモリ回路の書き換えにより、半導体装置に流れる
電流を負荷に流す構成とすることで、サイリスタとしての機能を実現しうる半導体装置と
する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、またはその駆動方法に関する。
【０００２】
また、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。例えば、表示装置や、集積回路は半導体装置に含まれる。
【背景技術】
【０００３】
パワーデバイスとして知られているサイリスタは、単結晶シリコン基板内に形成され、電
流等のトリガー信号により、導通状態を保持する構成となっている（例えば特許文献１を
参照）。
【０００４】
サイリスタは、ｐ型半導体層とｎ型半導体層を交互に配置したｐｎｐｎ層で構成され、等
価回路で表すと、ｎｐｎ構造のバイポーラトランジスタ（以下ｎｐｎ型トランジスタとい
う）と、ｐｎｐ構造のバイポーラトランジスタ（以下ｐｎｐ型トランジスタ）で構成され
る。具体的な回路構成について、図１２に示す。
【０００５】
図１２は、ｎｐｎ型トランジスタ１１０１、ｐｎｐ型トランジスタ１１０２を有するサイ
リスタ１１００を示している。サイリスタ１１００における、ｎｐｎ型トランジスタ１１
０１のエミッタ端子は高電源電位ＶＤＤが供給される配線１１０３に接続され、ｎｐｎ型
トランジスタ１１０１のコレクタ端子はトリガー信号が供給される入力端子ＩＮ及びｐｎ
ｐ型トランジスタ１１０２のベース端子に接続され、ｎｐｎ型トランジスタ１１０１のベ
ース端子がｐｎｐ型トランジスタ１１０２のコレクタ端子に接続され、ｐｎｐ型トランジ
スタ１１０２のエミッタ端子は低電源電位ＶＳＳが供給される配線１１０４に接続される
。
【０００６】
図１２のサイリスタの動作について簡単に述べる。トリガー信号がＬ信号（低レベル信号
、低電位信号ともいう）になると、ｐｎｐ型トランジスタ１１０２のコレクタ端子とエミ
ッタ端子との間が非導通状態（オフ状態ともいう）となり、ｐｎｐ型トランジスタ１１０
２のコレクタ端子を流れる電流（以下、コレクタ電流）もほとんど検出されない。その結
果、ｎｐｎ型トランジスタ１１０１のベース端子を流れる電流（以下ベース電流）がほと
んど検出されないため、ｎｐｎ型トランジスタ１１０１もオフ状態となり、配線１１０３
と配線１１０４の間に電流はほとんど流れない。また、トリガー信号がＨ信号（高レベル
信号、高電位信号ともいう）になると、ｐｎｐ型トランジスタ１１０２のコレクタ端子と
エミッタ端子との間が導通状態（オン状態ともいう）となり、ｐｎｐ型トランジスタ１１
０２のコレクタ端子にコレクタ電流が検出される。その結果、ｎｐｎ型トランジスタ１１
０１のベース電流が流れることとなり、ｎｐｎ型トランジスタ１１０１が導通状態となる
。ｎｐｎ型トランジスタ１１０１が導通状態となると、ｎｐｎ型トランジスタ１１０１の
コレクタ電流が検出され、ｐｎｐ型トランジスタ１１０２の導通状態が継続することとな
る。そしてサイリスタ１１００は、ｎｐｎ型トランジスタ１１０１のコレクタ電流にｐｎ
ｐ型トランジスタ１１０２のコレクタ電流が加算された大電流を配線１１０３と配線１１
０４の間に流すといった特性を有している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３５４７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１２に示すサイリスタでは、単結晶半導体基板内にｐｎ接合を組み合わせて構成するた
め、絶縁ゲート型トランジスタ（ＩＧＦＥＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、またはＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒともいう）を形成するプロセスと組み合わせて形成する場合、プロセスの複雑化を
招くこととなる。また、半導体層として珪素膜を形成して構成された絶縁ゲート型トラン
ジスタである薄膜トランジスタでサイリスタを形成する場合、印加する電圧への耐圧等の
問題があり、所望の機能が得られないといった問題がある。
【０００９】
そこで本発明の一形態は、プロセスの複雑化を招くことなく、サイリスタとしての機能を
実現することの出来る半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、第１乃至第９絶縁ゲート型トランジスタ、容量素子、第１の高電源電
位が供給される第１の配線、第２の高電源電位が供給される第２の配線、及び低電源電位
が供給される第３の配線を有し、第１絶縁ゲート型トランジスタは、ゲートが入力端子に
電気的に接続され、第１端子が第３の配線に電気的に接続され、第２端子が第２絶縁ゲー
ト型トランジスタの第１端子に電気的に接続され、第２絶縁ゲート型トランジスタは、ゲ
ートが第７絶縁ゲート型トランジスタの第１端子及び第８絶縁ゲート型トランジスタの第
１端子に電気的に接続され、第２端子が、第３絶縁ゲート型トランジスタの第１端子、第
４絶縁ゲート型トランジスタの第１端子、及び第６絶縁ゲート型トランジスタのゲートに
電気的に接続され、第３絶縁ゲート型トランジスタは、ゲートが第１の配線に電気的に接
続され、第２端子が第２の配線に電気的に接続され、第４絶縁ゲート型トランジスタは、
ゲートが第５絶縁ゲート型トランジスタの第１端子、第６絶縁ゲート型トランジスタの第
１端子、容量素子の第１電極、第８絶縁ゲート型トランジスタのゲート、及び第９絶縁ゲ
ート型トランジスタのゲートに電気的に接続され、第２端子が第３の配線に電気的に接続
され、第５絶縁ゲート型トランジスタは、ゲートが第１の配線に電気的に接続され、第２
端子が第２の配線に電気的に接続され、第６絶縁ゲート型トランジスタは、第２端子が第
３の配線に電気的に接続され、第７絶縁ゲート型トランジスタは、ゲートが第１の配線に
電気的に接続され、第２端子が第２の配線に電気的に接続され、第８絶縁ゲート型トラン
ジスタは、第２端子が第３の配線に電気的に接続され、第９絶縁ゲート型トランジスタは
、第１端子が出力端子に電気的に接続され、第２端子が第３の配線に電気的に接続され、
容量素子は、第２電極が第３の配線に電気的に接続されている半導体装置である。
【００１１】
本発明の一態様において、第１乃至第９絶縁ゲート型トランジスタの半導体層は、酸化物
半導体で構成される半導体装置でもよい。
【００１２】
本発明の一態様において、抵抗素子を有し、抵抗素子は、第１端子が第１絶縁ゲート型ト
ランジスタのゲートに電気的に接続され、第２端子が第３の配線に電気的に接続される半
導体装置でもよい。
【００１３】
本発明の一態様において、酸化物半導体は、二次イオン質量分析法で検出される水素濃度
が１×１０１６／ｃｍ３以下である半導体装置でもよい。
【００１４】
本発明の一態様において、酸化物半導体は、キャリア濃度が１×１０１４／ｃｍ３未満で
ある半導体装置でもよい。
【００１５】
本発明の一態様において、第４絶縁ゲート型トランジスタのゲート、第５絶縁ゲート型ト
ランジスタの第１端子、第６絶縁ゲート型トランジスタの第１端子、容量素子の第１電極
、及び第８絶縁ゲート型トランジスタのゲートが電気的に接続されたノードの電位は、バ
ッファ回路を介して、第９絶縁ゲート型トランジスタのゲートに供給される半導体装置で
もよい。
【００１６】
本発明の一態様において、バッファ回路は、第１０乃至第１３絶縁ゲート型トランジスタ
を有し、第１０絶縁ゲート型トランジスタは、ゲートが第１の配線に電気的に接続され、
第１端子が第２の配線に電気的に接続され、第２端子が第１１絶縁ゲート型トランジスタ
の第１端子及び第１３絶縁ゲート型トランジスタのゲートに電気的に接続され、第１１絶
縁ゲート型トランジスタは、ゲートが第４絶縁ゲート型トランジスタのゲート、第５絶縁
ゲート型トランジスタの第１端子、第６絶縁ゲート型トランジスタの第１端子、容量素子
の第１電極、及び第８絶縁ゲート型トランジスタのゲートに電気的に接続され、第２端子
が第３の配線に電気的に接続され、第１２絶縁ゲート型トランジスタは、ゲートが第１の
配線に電気的に接続され、第１端子が第２の配線に電気的に接続され、第２端子が第１３
絶縁ゲート型トランジスタの第１端子及び第９絶縁ゲート型トランジスタのゲートに電気
的に接続され、第１３絶縁ゲート型トランジスタは、第２端子が第３の配線に電気的に接
続されている半導体装置でもよい。
【００１７】
本発明の一態様において、バッファ回路は、第１０乃至第１３絶縁ゲート型トランジスタ
を有し、第１０絶縁ゲート型トランジスタは、ゲートが第２絶縁ゲート型トランジスタの
ゲート、第７絶縁ゲート型トランジスタの第１端子、及び第８絶縁ゲート型トランジスタ
の第１端子に電気的に接続され、第１端子が第２の配線に電気的に接続され、第２端子が
第１１絶縁ゲート型トランジスタの第１端子及び第１３絶縁ゲート型トランジスタのゲー
トに電気的に接続され、第１１絶縁ゲート型トランジスタは、ゲートが第４絶縁ゲート型
トランジスタのゲート、第５絶縁ゲート型トランジスタの第１端子、第６絶縁ゲート型ト
ランジスタの第１端子、容量素子の第１電極、第８絶縁ゲート型トランジスタのゲート、
及び第１２絶縁ゲート型トランジスタのゲートに電気的に接続され、第２端子が第３の配
線に電気的に接続され、第１２絶縁ゲート型トランジスタは、第１端子が第２の配線に電
気的に接続され、第２端子が第１３絶縁ゲート型トランジスタの第１端子及び第９絶縁ゲ
ート型トランジスタのゲートに電気的に接続され、第１３絶縁ゲート型トランジスタは、
第２端子が第３の配線に電気的に接続されている半導体装置でもよい。
【００１８】
本発明の一態様において、第１の高電源電位と第２の高電源電位は、等電位である半導体
装置でもよい。
【発明の効果】
【００１９】
本発明の一形態によれば、プロセスの複雑化を招くことなく、印加する電圧への耐圧を向
上させ、サイリスタとしての機能を実現することの出来る半導体装置を提供することがで
きる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様の半導体装置を説明する図。
【図２】本発明の一態様の半導体装置を説明する図。
【図３】本発明の一態様の半導体装置を説明する図。
【図４】本発明の一態様の半導体装置を説明する図。
【図５】本発明の一態様の半導体装置を説明する図。
【図６】本発明の一態様の半導体装置を説明する図。
【図７】本発明の一態様の半導体装置を説明する図。
【図８】本発明の一態様の半導体装置を説明する図。
【図９】本発明の一態様の半導体装置を説明する図。
【図１０】本発明の一態様の半導体装置を説明する図。
【図１１】半導体装置の応用例を説明する図。
【図１２】サイリスタを説明する図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２２】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明
瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定
されない。
【００２３】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
【００２４】
（実施の形態１）
本実施の形態では、半導体装置の回路構成について図１乃至図４を参照して説明し、次
いで、その動作について説明していくことにする。
【００２５】
図１において、本実施の形態で示すサイリスタと同等の機能を有する半導体装置は、第
１絶縁ゲート型トランジスタ１０１、第２絶縁ゲート型トランジスタ１０２、第３絶縁ゲ
ート型トランジスタ１０３、第４絶縁ゲート型トランジスタ１０４、第５絶縁ゲート型ト
ランジスタ１０５、第６絶縁ゲート型トランジスタ１０６、第７絶縁ゲート型トランジス
タ１０７、第８絶縁ゲート型トランジスタ１０８、第９絶縁ゲート型トランジスタ１０９
、容量素子１１０、抵抗素子１１１を有する。半導体装置が有する各素子は、入力端子Ｉ
Ｎに供給されるトリガー信号、第１の配線１１２に供給される第１の高電源電位ＶＧＧ、
第２の配線１１３に供給される第２の高電源電位ＶＤＤ、第３の配線１１４に供給される
低電源電位ＶＳＳ（第１の低電源電位ということもある）によって、第９絶縁ゲート型ト
ランジスタ１０９の第１端子と第２端子との間を流れる電流を制御する。なお半導体装置
を構成する第１絶縁ゲート型トランジスタ乃至第９絶縁ゲート型トランジスタはｎチャネ
ル型の絶縁ゲート型トランジスタである。
【００２６】
第１絶縁ゲート型トランジスタ１０１は、ゲートが入力端子ＩＮに接続され、第１端子が
第３の配線１１４に接続され、第２端子が第２絶縁ゲート型トランジスタ１０２の第１端
子に接続される。第２絶縁ゲート型トランジスタ１０２は、ゲートが第７絶縁ゲート型ト
ランジスタ１０７の第１端子及び第８絶縁ゲート型トランジスタ１０８の第１端子に接続
され、第２端子が、第３絶縁ゲート型トランジスタ１０３の第１端子、第４絶縁ゲート型
トランジスタ１０４の第１端子、及び第６絶縁ゲート型トランジスタ１０６のゲートに接
続される。第３絶縁ゲート型トランジスタ１０３は、ゲートが第１の配線１１２に接続さ
れ、第２端子が第２の配線１１３に接続される。第４絶縁ゲート型トランジスタ１０４は
、ゲートが第５絶縁ゲート型トランジスタ１０５の第１端子、第６絶縁ゲート型トランジ
スタ１０６の第１端子、容量素子１１０の第１電極、第８絶縁ゲート型トランジスタ１０
８のゲート、及び第９絶縁ゲート型トランジスタ１０９のゲートに接続され、第２端子が
第３の配線１１４に接続される。第５絶縁ゲート型トランジスタ１０５は、ゲートが第１
の配線１１２に接続され、第２端子が第２の配線１１３に接続される。第６絶縁ゲート型
トランジスタ１０６は、第２端子が第３の配線１１４に接続される。第７絶縁ゲート型ト
ランジスタ１０７は、ゲートが第１の配線１１２に接続され、第２端子が第２の配線１１
３に接続される。第８絶縁ゲート型トランジスタ１０８は、第２端子が第３の配線１１４
に接続される。第９絶縁ゲート型トランジスタ１０９は、第１端子が出力端子ＯＵＴに接
続され、第２端子が第２の低電源電位ＶＳＳ２が供給される端子に接続される。容量素子
１１０は、第２電極が第３の配線１１４に接続される。
【００２７】
なお、第３絶縁ゲート型トランジスタ１０３及び第４絶縁ゲート型トランジスタ１０４、
並びに第５絶縁ゲート型トランジスタ１０５及び第６絶縁ゲート型トランジスタ１０６に
よってインバータ回路が形成され、インバータ回路を組み合わせることによって、スタテ
ィックなメモリ回路１１５を構成している。また、第７絶縁ゲート型トランジスタ１０７
及び第８絶縁ゲート型トランジスタ１０８によりインバータ回路１１６を構成している。
そのため、インバータ回路を構成する、第３絶縁ゲート型トランジスタ１０３、第５絶縁
ゲート型トランジスタ１０５、及び第７絶縁ゲート型トランジスタ１０７は、それぞれ第
２の配線１１３より電流を流すための抵抗素子（または一定の電流を流すための定電流源
ともいう）として機能すればよい。また、第９絶縁ゲート型トランジスタ１０９の第２端
子に供給される第２の低電源電位ＶＳＳ２は、第９絶縁ゲート型トランジスタ１０９のゲ
ートに第２の高電源電位ＶＤＤに基づく電位が供給された際に第９絶縁ゲート型トランジ
スタ１０９を導通させる電位であればよく、低電源電位ＶＳＳであってもよい。すなわち
、図１に記載の半導体装置は、図２（Ａ）に示すように、第１の高電源電位ＶＧＧが供給
される第１の配線１１２を省略し、及び／または第２の低電源電位ＶＳＳ２が供給される
端子を、第１の低電源電位ＶＳＳが供給される第３の配線１１４に接続する構成としても
よい。
【００２８】
また第９絶縁ゲート型トランジスタ１０９の第１端子に接続された出力端子ＯＵＴには、
図２（Ｂ）に示すように負荷１１７が接続されていてもよい。第９絶縁ゲート型トランジ
スタ１０９の第１端子と第２端子との間が導通することで、負荷に電流が流れることとな
る。
【００２９】
また入力端子ＩＮと第３の配線１１４との間には抵抗素子１１１が設けられており、抵抗
素子１１１の第１の端子が入力端子ＩＮに接続され、第２の端子が第３の配線１１４に接
続されている。抵抗素子１１１を設けることにより、入力端子ＩＮにトリガー信号以外の
信号（ノイズ等）が入力された際、第１絶縁ゲート型トランジスタ１０１が誤動作するこ
とを防止することが出来る。抵抗素子１１１としては、半導体層をメアンダ状、または蛇
行させて引き回すことにより形成すればよい。
【００３０】
容量素子１１０は、第３絶縁ゲート型トランジスタ１０３の第１端子側のノードの容量値
と、第５絶縁ゲート型トランジスタ１０５の第１端子側のノードの容量値とを異ならせる
ために設けるものである。容量素子１１０としては、絶縁層を導電体で挟持する構造によ
り形成すればよい。また第３絶縁ゲート型トランジスタ１０３及び第５絶縁ゲート型トラ
ンジスタ１０５は、同じ大きさの絶縁ゲート型トランジスタとすることが好ましい。
【００３１】
なお半導体装置を構成する各絶縁ゲート型トランジスタの半導体層として、酸化物半導体
を用いる。酸化物半導体を絶縁ゲート型トランジスタの半導体層として用いることにより
、アモルファスシリコン等のシリコン系半導体材料と比較して電界効果移動度を高めるこ
とが出来る。また単結晶半導体基板内にｐｎ接合を組み合わせてサイリスタを構成する場
合に比べ、酸化物半導体を絶縁ゲート型トランジスタの半導体層として用いる絶縁ゲート
型トランジスタでは基板上に構成材料を積層して形成することとなる。そのため半導体装
置の作成の際、基板面積等の制限、プロセスの複雑化が低減されることとなる。なお酸化
物半導体としては、例えば、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）なども用いるこ
とができる。また、ＺｎＯにＩｎやＧａなどを添加することもできる。
【００３２】
次いで本実施の形態の構成において、各絶縁ゲート型トランジスタの半導体層に用いる酸
化物半導体層について説明する。
【００３３】
本実施の形態で用いる酸化物半導体は、酸化物半導体に含まれる水素が１×１０１６／ｃ
ｍ３以下となるように、酸化物半導体に含まれる水素若しくはＯＨ基の除去をする。そし
てキャリア濃度を５×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、よ
り好ましくは１×１０１１／ｃｍ３以下とした酸化物半導体膜でチャネル領域が形成され
る絶縁ゲート型トランジスタが構成されるものである。なお、酸化物半導体層中の水素濃
度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行えばよい。
【００３４】
エネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ
以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度を１×１０１
４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、より好ましくは１×１０１１／
ｃｍ３以下となるようにする。即ち、酸化物半導体層のキャリア濃度は、限りなくゼロに
する。
【００３５】
このように酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化された
酸化物半導体層を絶縁ゲート型トランジスタのチャネル形成領域に用いた絶縁ゲート型ト
ランジスタは、オフ電流が１×１０−１６Ａ以下とすることができる。つまり絶縁ゲート
型トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路設計を行
うことができる。一方で、酸化物半導体層は、絶縁ゲート型トランジスタの導通状態にお
いては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことがで
きる。
【００３６】
なお本明細書で説明するオフ電流とは、絶縁ゲート型トランジスタが非導通状態（オフ状
態ともいう）のときに、ソースとドレインとの間、すなわち第１端子と第２端子との間に
流れる電流をいう。ｎチャネル型の絶縁ゲート型トランジスタでは、ゲートとソースとの
間に印加される電圧が閾値電圧（Ｖｔｈ）以下の場合に、ソースとドレインとの間を流れ
る電流のことをいう。
【００３７】
なお酸化物半導体膜としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や
、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ
−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−
Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ−
Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用いることができる。また、上記酸化物半導体
膜にＳｉＯ２を含んでもよい。
【００３８】
また、酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体の
うち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物
半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
【００３９】
なお第１の高電源電位ＶＧＧ及び第２の高電源電位ＶＤＤとは、基準電位より高い電位の
信号のことであり、低電源電位ＶＳＳ、第２の低電源電位ＶＳＳ２とは基準電位以下の電
位の信号のことをいう。なお第１の高電源電位ＶＧＧ、第２の高電源電位ＶＤＤ、低電源
電位ＶＳＳ、第２の低電源電位ＶＳＳ２ともに、絶縁ゲート型トランジスタが動作できる
程度の電位、すなわち高電源電位に基づく信号がゲートに印加されることで理想的な絶縁
ゲート型トランジスタ（しきい値電圧が０Ｖ）がオン状態となり、低電源電位に基づく信
号が印加されることで理想的な絶縁ゲート型トランジスタがオフ状態となる電位であるこ
とが望ましい。
【００４０】
なお、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧と言い換えることが
可能である。
【００４１】
なお、絶縁ゲート型トランジスタの構成は、様々な形態をとることができ、特定の構成に
限定されない。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができ
る。
【００４２】
また、チャネル領域の上下にゲート電極が配置されている構造を適用することができる。
なお、チャネル領域の上下にゲート電極が配置される構成にすることにより、複数の絶縁
ゲート型トランジスタが並列に接続されたような構成とすることも可能である。
【００４３】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回
路、配線、電極、端子、導電膜、層など）であるとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
【００４４】
ついで図１に示すサイリスタと同等の機能を有する半導体装置の動作について図３及び図
４を用いて説明する。なお図３、及び図４での説明において、第２絶縁ゲート型トランジ
スタ１０２の第２端子、第３絶縁ゲート型トランジスタ１０３の第１端子、第４絶縁ゲー
ト型トランジスタ１０４の第１端子、及び第６絶縁ゲート型トランジスタ１０６のゲート
の接続されたノードをノードＡ（図中、Ａ）と略記する。また図３、及び図４での説明に
おいて、第４絶縁ゲート型トランジスタ１０４のゲート、第５絶縁ゲート型トランジスタ
１０５の第１端子、第６絶縁ゲート型トランジスタ１０６の第１端子、容量素子１１０の
第１電極、第８絶縁ゲート型トランジスタ１０８のゲート、及び第９絶縁ゲート型トラン
ジスタ１０９のゲートの接続されたノードをノードＢ（図中、Ｂ）と略記する。
【００４５】
まず第１の配線１１２乃至第３の配線１１４に各電源電位が供給されることによって、ノ
ードＡ及びノードＢが所定の電位になる動作について説明する。なお、当該動作をリセッ
ト動作（または第１の動作ともいう）ともいう。
【００４６】
まず、第１の配線１１２に第１の高電源電位ＶＧＧ、第２の配線１１３に第２の高電源電
位ＶＤＤ、第３の配線１１４に低減源電位ＶＳＳが供給されることによって、第３絶縁ゲ
ート型トランジスタ１０３、第５絶縁ゲート型トランジスタ１０５、及び第７絶縁ゲート
型トランジスタ１０７を介して、第２の配線１１３より電流が流れる（図３（Ａ）点線矢
印参照）。そして、第３絶縁ゲート型トランジスタ１０３に流れる電流によりノードＡの
電位が上昇する。また、第５絶縁ゲート型トランジスタ１０５に流れる電流によりノード
Ｂの電位が上昇する。また第７絶縁ゲート型トランジスタ１０７に流れる電流により第２
絶縁ゲート型トランジスタ１０２のゲートの電位が上昇する。なお当該動作は、図３（Ｃ
）の第１の期間Ｔ１に相当するものである。図３（Ｃ）は時間に応じた電位の変化につい
て、ノードＡの電位を実線、ノードＢの電位を一点鎖線で示している。
【００４７】
なお、図３（Ｃ）では、第２の配線１１３に供給される第２の高電源電位ＶＤＤに基づく
電位を”Ｈ”と示し、第３の配線１１３に供給される低電源電位ＶＳＳに基づく電位を”
Ｌ”と示している。
【００４８】
第１の期間Ｔ１での電流の流れによって、第３絶縁ゲート型トランジスタ１０３に流れる
電流によるノードＡの電位の上昇と、第５絶縁ゲート型トランジスタ１０５に流れる電流
によるノードＢの電位の上昇とでは、図３（Ｃ）に示すように、電位の上昇勾配が異なる
こととなる。先に説明したように、第３絶縁ゲート型トランジスタ１０３及び第５絶縁ゲ
ート型トランジスタ１０５を同じ大きさの絶縁ゲート型トランジスタとすることで供給さ
れる電流量は変わらないものの、ノードＢには容量素子１１０が設けられることで電位の
上昇勾配がノードＡに比べて緩やかとなる。
【００４９】
また第１の期間Ｔ１では、第７絶縁ゲート型トランジスタ１０７に流れる電流により第２
絶縁ゲート型トランジスタ１０２のゲートの電位が上昇し、第２絶縁ゲート型トランジス
タ１０２が導通状態となる。なお入力端子ＩＮには、第１絶縁ゲート型トランジスタ１０
１を導通状態とするためのトリガー信号が入力されないため、第１絶縁ゲート型トランジ
スタ１０１は非導通状態となる。また第１の期間Ｔ１では、ノードＡ及びノードＢの電位
が上昇過程にあり、第４、第６、第８、及び第９絶縁ゲート型トランジスタは非導通状態
となる。なお説明のため、図３（Ａ）、（Ｂ）、図４（Ａ）、（Ｂ）では非導通状態の絶
縁ゲート型トランジスタについて、×印を付している。
【００５０】
次いで、ノードＡ及びノードＢの電位が上昇することで、各絶縁ゲート型トランジスタの
導通状態または非導通状態が変化する動作について説明する。なお、当該動作を初期化動
作（または第２の動作ともいう）ともいう。
【００５１】
第１の期間Ｔ１での説明のように、ノードＡとノードＢとの電位の上昇勾配に差が生じる
ことで、ノードＡが先に電位”Ｈ”となる。すると第６絶縁ゲート型トランジスタ１０６
が導通状態となり、ノードＢの電位が電位”Ｌ”に下降することとなる（図３（Ｂ）点線
矢印参照）。またノードＢの電位が電位”Ｌ”となることで、第４絶縁ゲート型トランジ
スタ１０４、第８絶縁ゲート型トランジスタ１０８、及び第９絶縁ゲート型トランジスタ
１０９が非導通状態を保持することとなる。なお当該動作は、図３（Ｃ）の第２の期間Ｔ
２に相当するものである。
【００５２】
第２の期間Ｔ２での電流の流れによって、ノードＡとノードＢの電位を制御する第４絶縁
ゲート型トランジスタ１０４及び第６絶縁ゲート型トランジスタ１０６の導通状態、また
は非導通状態が確定することとなる。具体的には、ノードＡでは電位”Ｈ”を保持し、ノ
ードＢでは電位”Ｌ”を保持し続けることとなる。即ち、第１の配線１１２からの第１の
高電源電位ＶＧＧ、第２の配線１１３からの第２の高電源電位ＶＤＤ、第３の配線１１４
からの低電源電位ＶＳＳの供給がある限り、第２の期間Ｔ２では上述の電位を保持するこ
ととなる。そのため、第９絶縁ゲート型トランジスタ１０９は非導通状態を保持すること
となる。絶縁ゲート型トランジスタの非導通状態においては、半導体層に酸化物半導体を
用いた場合、酸化物半導体層は絶縁体とみなすことができ、出力端子ＯＵＴより流れる電
流を小さく保持することができる。
【００５３】
また第２の期間Ｔ２では、第１の期間Ｔ１と同様に、第７絶縁ゲート型トランジスタ１０
７に流れる電流により第２絶縁ゲート型トランジスタ１０２のゲートの電位が上昇し、第
２絶縁ゲート型トランジスタ１０２が導通状態となる。なお入力端子ＩＮには、第１絶縁
ゲート型トランジスタ１０１を導通状態とするためのトリガー信号が入力されないため、
第１絶縁ゲート型トランジスタ１０１は非導通状態となる。
【００５４】
次いで、入力端子ＩＮよりトリガー信号を入力した際のノードＡ及びノードＢの電位の変
化により、各絶縁ゲート型トランジスタの導通状態または非導通状態が変化する動作につ
いて説明する。なお、当該動作をトリガー入力動作（または第３の動作ともいう）ともい
う。
【００５５】
なおトリガー信号は、第１絶縁ゲート型トランジスタ１０１を導通状態とするためのパル
ス信号であり、具体的には、サイリスタとして機能する半導体装置の出力端子ＯＵＴ、即
ち第９絶縁ゲート型トランジスタ１０９に電流を流すために、トリガー信号としてＨ信号
が入力されるものとなる。なお、一旦半導体装置の出力端子ＯＵＴに電流が流れた後は、
サイリスタと同様にトリガー信号をＬ信号としても、出力端子ＯＵＴは電流を流し続ける
動作を保持することとなる。
【００５６】
第２の期間Ｔ２での説明のように、初期化動作により、ノードＡでは電位”Ｈ”を保持し
、ノードＢでは電位”Ｌ”を保持した状態となっている。そこに入力端子ＩＮよりトリガ
ー信号が供給されると、第１絶縁ゲート型トランジスタ１０１及び第２絶縁ゲート型トラ
ンジスタ１０２が導通状態となり、ノードＡより第３の配線１１４に向けて電流が流れる
こととなる（図４（Ａ）点線矢印参照）。すなわち、ノードＡの電位が下降することとな
り、電位”Ｌ”まで下降すると、第６絶縁ゲート型トランジスタ１０６が非導通状態とな
る。なお当該動作は、図４（Ｃ）の第３の期間Ｔ３に相当するものである。
【００５７】
次いで、入力端子ＩＮより入力したトリガー信号がＬ信号となった際の各絶縁ゲート型ト
ランジスタの導通状態または非導通状態が変化する動作について説明する。なお、当該動
作を保持動作（または第４の動作ともいう）ともいう。
【００５８】
第３の期間Ｔ３での説明のように、トリガー入力動作により、ノードＡの電位が電位”Ｌ
”に低下し、第６絶縁ゲート型トランジスタ１０６が非導通状態となる。第６絶縁ゲート
型トランジスタ１０６が非導通状態となると、ノードＢの電位が電位”Ｌ”から上昇し、
電位”Ｈ”となる。そしてノードＢの電位が電位”Ｈ”になると、第４絶縁ゲート型トラ
ンジスタ１０４が導通状態となり、ノードＡとノードＢの電位を制御する第４絶縁ゲート
型トランジスタ１０４及び第６絶縁ゲート型トランジスタ１０６の導通状態、または非導
通状態が確定することとなる（図４（Ｂ）点線矢印参照）。その結果、第４絶縁ゲート型
トランジスタ１０４、第８絶縁ゲート型トランジスタ１０８、及び第９絶縁ゲート型トラ
ンジスタ１０９が導通状態となる。なお当該動作は、図４（Ｃ）の第４の期間Ｔ４に相当
するものである。
【００５９】
なお第４の期間Ｔ４においては、トリガー信号はＬ信号となり、第１絶縁ゲート型トラン
ジスタ１０１は非導通状態となる。また第４の期間Ｔ４においては、第８絶縁ゲート型ト
ランジスタ１０８が導通状態となることで、第２絶縁ゲート型トランジスタ１０２のゲー
トの電位が下降し、第２絶縁ゲート型トランジスタ１０２が非導通状態となる。
【００６０】
以上の動作により、第９絶縁ゲート型トランジスタ１０９は導通状態を保持することとな
る。なお出力端子ＯＵＴより流れる電流値によるが、第９絶縁ゲート型トランジスタ１０
９は、流れる電流値が大きくなるよう、他の第１乃至第８絶縁ゲート型トランジスタより
、半導体層の幅を大きく設計しておくことが好ましい。酸化物半導体層は、絶縁ゲート型
トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電
流供給能力を見込むことができ好適である。
【００６１】
なお第９絶縁ゲート型トランジスタ１０９が導通状態になってから再度非導通状態にする
際は、第１の配線１１２乃至第３の配線１１４への各電源電位の供給を停止する動作を行
えばよい。なお当該動作を停止動作ともいう。そして再度動作させる際は、上述の動作を
リセット動作として行えばよい。
【００６２】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【００６３】
（実施の形態２）
本実施の形態では、半導体装置の回路構成について図５を参照して説明する。本実施の形
態では、上記実施の形態１において、第４絶縁ゲート型トランジスタ１０４のゲート、第
５絶縁ゲート型トランジスタ１０５の第１端子、第６絶縁ゲート型トランジスタ１０６の
第１端子、容量素子１１０の第１電極、及び第８絶縁ゲート型トランジスタ１０８のゲー
トが電気的に接続されたノードと、第９絶縁ゲート型トランジスタ１０９のゲートとの間
に、バッファ回路を設ける構成について説明する。なお、半導体装置の動作等、実施の形
態１と同様の箇所については説明を省略するものとする。
【００６４】
図５（Ａ）に示すサイリスタと同等の機能を有する半導体装置が、実施の形態１の図１で
説明した半導体装置と異なる点は、バッファ回路２００を有する点にある。図５（Ａ）に
示すバッファ回路２００は、第１０絶縁ゲート型トランジスタ２１０、第１１絶縁ゲート
型トランジスタ２１１、第１２絶縁ゲート型トランジスタ２１２、第１３絶縁ゲート型ト
ランジスタ２１３を有する。第１０絶縁ゲート型トランジスタ２１０は、ゲートが第１の
配線１１２に接続され、第１端子が第２の配線１１３に接続され、第２端子が第１１絶縁
ゲート型トランジスタ２１１の第１端子及び第１３絶縁ゲート型トランジスタ２１３のゲ
ートに接続される。第１１絶縁ゲート型トランジスタ２１１は、ゲートが第４絶縁ゲート
型トランジスタ１０４のゲート、第５絶縁ゲート型トランジスタ１０５の第１端子、第６
絶縁ゲート型トランジスタ１０６の第１端子、容量素子１１０の第１電極、及び第８絶縁
ゲート型トランジスタ１０８のゲートに接続され、第２端子が第３の配線１１４に接続さ
れる。第１２絶縁ゲート型トランジスタ２１２は、ゲートが第１の配線１１２に接続され
、第１端子が第２の配線１１３に接続され、第２端子が第１３絶縁ゲート型トランジスタ
２１３の第１端子及び第９絶縁ゲート型トランジスタ１０９のゲートに接続される。第１
３絶縁ゲート型トランジスタ２１３は、第２端子が第３の配線１１４に接続される。
【００６５】
図５（Ａ）に示すようにバッファ回路として、インバータ回路１１６のようなインバータ
回路を偶数段（図５（Ａ）では２段）組み合わせた構成とすることにより、絶縁ゲート型
トランジスタサイズを順次大きくすることによる電流供給能力の向上が見込め、第９絶縁
ゲート型トランジスタ１０９の絶縁ゲート型トランジスタサイズを大きくして出力端子Ｏ
ＵＴを流れる電流値を大きくすることができる。
【００６６】
また図５（Ｂ）には、図５（Ａ）と異なる構成のバッファ回路２０１を有する半導体装置
の構成について示す。図５（Ｂ）に示すバッファ回路２０１は、第１０絶縁ゲート型トラ
ンジスタ２２０、第１１絶縁ゲート型トランジスタ２２１、第１２絶縁ゲート型トランジ
スタ２２２、第１３絶縁ゲート型トランジスタ２２３を有する。第１０絶縁ゲート型トラ
ンジスタ２２０は、ゲートが第２絶縁ゲート型トランジスタ１０２のゲート、第７絶縁ゲ
ート型トランジスタ１０７の第１端子、及び第８絶縁ゲート型トランジスタ１０８の第１
端子に接続され、第１端子が第２の配線１１３に接続され、第２端子が第１１絶縁ゲート
型トランジスタ２２１の第１端子及び第１３絶縁ゲート型トランジスタ２２３のゲートに
接続される。第１１絶縁ゲート型トランジスタ２２１は、ゲートが第４絶縁ゲート型トラ
ンジスタ１０４のゲート、第５絶縁ゲート型トランジスタ１０５の第１端子、第６絶縁ゲ
ート型トランジスタ１０６の第１端子、容量素子１１０の第１電極、第８絶縁ゲート型ト
ランジスタ１０８のゲート、及び第１２絶縁ゲート型トランジスタ２２２のゲートに接続
され、第２端子が第３の配線１１４に接続される。第１２絶縁ゲート型トランジスタ２２
２は、第１端子が第２の配線１１３に接続され、第２端子が第１３絶縁ゲート型トランジ
スタ２２３の第１端子及び第９絶縁ゲート型トランジスタ１０９のゲートに接続される。
第１３絶縁ゲート型トランジスタ２２３は、第２端子が第３の配線１１４に接続される。
【００６７】
図５（Ｂ）に示すバッファ回路２０１では、インバータ回路１１６のようなインバータ回
路とは異なり、第１０絶縁ゲート型トランジスタ２２０と第１１絶縁ゲート型トランジス
タ２２１、第１２絶縁ゲート型トランジスタ２２２と第１３絶縁ゲート型トランジスタ２
２３が共に導通状態となる期間を削減することができ、保持動作時において第２の配線１
１３から第３の配線１１４に流れる電流を低減することができる。
【００６８】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【００６９】
（実施の形態３）
本実施の形態では、上記実施の形態の絶縁ゲート型トランジスタに用いられる、絶縁ゲー
ト型トランジスタの構造について、図６を用いて説明する。
【００７０】
図６（Ａ）は絶縁ゲート型トランジスタ６４５の上面図であり、図６（Ｂ）は図６（Ａ）
の一点鎖線Ａ−Ｂの断面図に相当する。
【００７１】
図６（Ｂ）に示すように、基板６０１上に形成された絶縁膜６０３上に、第１の電極６０
５、酸化物半導体膜６０７、及び第２の電極６０９が積層される。また、第１の電極６０
５、酸化物半導体膜６０７、及び第２の電極６０９を覆うように、ゲート絶縁膜６１１が
設けられている。ゲート絶縁膜６１１上には、第３の電極６１３が設けられている。ゲー
ト絶縁膜６１１及び第３の電極６１３上には層間絶縁膜として機能する絶縁膜６１７が設
けられている。絶縁膜６１７には、開口部が形成されており、開口部において第１の電極
６０５と接続する配線６３１（図６（Ａ）参照）、第２の電極６０９と接続する配線６２
９、第３の電極６１３と接続する配線６２５が形成される。
【００７２】
第１の電極６０５は、絶縁ゲート型トランジスタ６４５のソース電極またはドレイン電極
の一方として機能する。第２の電極６０９は、絶縁ゲート型トランジスタ６４５のソース
電極またはドレイン電極の他方として機能する。第３の電極６１３は、絶縁ゲート型トラ
ンジスタ６４５のゲート電極として機能する。
【００７３】
本実施の形態では、ゲート電極として機能する第３の電極６１３が環状であることを特徴
とする。ゲート電極として機能する第３の電極６１３を環状とすることで、絶縁ゲート型
トランジスタのチャネル幅を大きくすることができる。このため、絶縁ゲート型トランジ
スタを流れる電流値を大きくすることができる。
【００７４】
基板６０１は、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必
要となる。基板６０１としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス
などのガラス基板を用いることができる。
【００７５】
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。一般に酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませること
で、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラ
ス基板を用いることが好ましい。
【００７６】
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いてもよい。他にも、結晶化ガラスなどを用いることができる。
【００７７】
絶縁膜６０３は、酸化シリコン膜、酸化窒化シリコン膜など酸化物絶縁膜、または窒化シ
リコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜な
どの窒化物絶縁膜で形成する。また、絶縁膜６０３は積層構造でもよく、例えば、基板６
０１側から上記した窒化物絶縁膜のいずれか一つ以上と、上記した酸化物絶縁膜のいずれ
か一つ以上との積層構造とすることができる。
【００７８】
第１の電極６０５及び第２の電極６０９は、Ａｌ、Ｃｕ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗな
どの金属材料、または該金属材料を成分とする合金材料などで形成する。また、Ａｌ、Ｃ
ｕなどの金属層の上面及び下面の一方または双方にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高
融点金属層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカー
の発生を防止する元素（Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｙ）が添加さ
れているＡｌ材料を用いることで耐熱性を向上させることが可能となる。また、第１の電
極６０５は、単層構造、または二層以上の積層構造とすることができる。例えば、シリコ
ンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、
タングステン膜上にチタン膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねて
アルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などが挙げられる
。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオ
ジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた膜、合金膜、もし
くは窒化膜を用いてもよい。
【００７９】
また第１の電極６０５及び第２の電極６０９は導電性の金属酸化物で形成しても良い。導
電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化
亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記す
る）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または金属酸化物材料にシリ
コン若しくは酸化シリコンを含ませたものを用いることができる。
【００８０】
酸化物半導体膜６０７としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜
や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−
Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚ
ｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ
−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ
−Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用いることができる。また、上記酸化物半導
体膜中にＳｉＯ２を含んでもよい。
【００８１】
また、酸化物半導体膜６０７は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または
複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧ
ａ及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半
導体のうち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ
酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
【００８２】
本実施の形態で用いる酸化物半導体膜６０７は、酸化物半導体膜に含まれる水素が５×１
０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１
７／ｃｍ３以下であり、酸化物半導体膜に含まれる水素が除去されている。即ち、酸化物
半導体膜の主成分以外の不純物が極力含まれないように高純度化されている。また、酸化
物半導体膜６０７のキャリア濃度が５×１０１４／ｃｍ３以下、好ましくは１×１０１４
／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３
以下である。即ち、酸化物半導体膜のキャリア濃度は、限りなくゼロに近い。また、エネ
ルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上で
ある。なお、酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃ
ｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で検出することができる
。また、キャリア濃度は、ホール効果測定により測定することができる。
【００８３】
酸化物半導体膜６０７の厚さは、３０ｎｍ以上３０００ｎｍ以下とするとよい。酸化物半
導体膜６０７の厚さを薄くすることで、絶縁ゲート型トランジスタのチャネル長を小さく
することが可能であり、オン電流及び電界効果移動度の高い絶縁ゲート型トランジスタを
作製することができる。一方、酸化物半導体膜６０７の厚さを厚くすることで、代表的に
は１００ｎｍ以上３０００ｎｍ以下とすることで、大電力用の半導体装置を作製すること
ができる。
【００８４】
ゲート絶縁膜６１１は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸
化シリコン膜、または酸化アルミニウム膜を単層でまたは積層して形成することができる
。ゲート絶縁膜６１１は、酸化物半導体膜６０７と接する部分が酸素を含むことが好まし
く、特に好ましくは酸化シリコン膜により形成する。酸化シリコン膜を用いることで、酸
化物半導体膜６０７に酸素を供給することができ、特性を良好にすることができる。
【００８５】
また、ゲート絶縁膜６１１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、Ｎが添加さ
れたＨｆＳｉＯｘＮｙ、ハフニウムアルミネート（ＨｆＡｌＯｘ）、酸化ハフニウム、酸
化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。
さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜
、窒化酸化シリコン膜、または酸化アルミニウム膜のいずれか一以上との積層構造とする
ことができる。ゲート絶縁膜６１１の厚さは、５０ｎｍ以上５００ｎｍ以下とするとよい
。ゲート絶縁膜６１１の厚さを薄くすることで、電界効果移動度の高い絶縁ゲート型トラ
ンジスタを作製することができ、駆動回路を同一基板に作製することができる。一方、ゲ
ート絶縁膜６１１の厚さを厚くすることで、ゲートリーク電流を低減することができる。
【００８６】
ゲート電極として機能する第３の電極６１３は、アルミニウム、クロム、銅、タンタル、
チタン、モリブデン、タングステンから選ばれた元素、または上述した元素を成分とする
合金や、上述した元素を組み合わせた合金膜などを用いて形成することができる。また、
マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択さ
れた材料を用いてもよい。また、第３の電極６１３は、単層構造でも、二層以上の積層構
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し
、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタ
ン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれ
た元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【００８７】
次に、酸化物半導体膜６０７を有する絶縁ゲート型トランジスタの動作について図７乃至
図１０を用いて説明する。
【００８８】
図７は、本実施の形態に示す酸化物半導体膜を用いた絶縁ゲート型トランジスタの断面図
を示す。ドレイン電極（Ｄ）上に酸化物半導体膜（ＯＳ）及びソース電極（Ｓ）が積層さ
れ、ドレイン電極、酸化物半導体膜、及びソース電極上にゲート絶縁膜（ＧＩ）が設けら
れ、その上に分離されたゲート電極（ＧＥ１）が設けられている。
【００８９】
図８は、図７に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図８（
Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図８（Ｂ
）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
【００９０】
図９は、図７におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。図
９（Ａ）はゲート（ＧＥ１）に正の電位（＋ＶＧ）が印加された状態であり、ソースとド
レインとの間にキャリア（電子）が流れるオン状態（通電状態）を示している。また、図
９（Ｂ）は、ゲート（ＧＥ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態
（非通電状態、少数キャリアは流れない状態）である場合を示す。
【００９１】
図１０は、真空準位と金属の仕事関数（φＭ）、酸化物半導体膜の電子親和力（χ）の関
係を示す。
【００９２】
金属は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体膜
は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置す
る真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導
体膜において水素の一部はドナーとなりｎ型化する一つの要因であることが知られている
。
【００９３】
これに対して本実施の形態に係る酸化物半導体膜は、ｎ型不純物である水素を酸化物半導
体膜から除去し、酸化物半導体膜の主成分以外の不純物が極力含まれないように高純度化
することにより真性（ｉ型）としたものである。すなわち、不純物を添加してｉ型化する
のでなく、水素、水、水酸基または水素化物などの不純物を極力除去したことにより、高
純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。そうする
ことにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにすること
ができる。
【００９４】
酸化物半導体膜のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）
は４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の
仕事関数は、酸化物半導体膜の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物
半導体膜界面において、電子に対してショットキー型の障壁は形成されない。
【００９５】
すなわち、金属の仕事関数（φＭ）と酸化物半導体膜の電子親和力（χ）が等しい場合、
両者が接触すると図８（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
【００９６】
図８（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電子
はバリア（ｈ）を越えて酸化物半導体膜に注入され、ドレインに向かって流れる。この場
合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレ
イン電圧が印加された場合には、電圧印加のない図８（Ａ）のバリアの高さすなわちバン
ドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
【００９７】
このとき電子は、図９（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体膜
との界面における、酸化物半導体膜側のエネルギー的に安定な最低部を移動する。
【００９８】
また、図９（Ｂ）において、ゲート電極（ＧＥ１）に負の電位が印加されると、少数キャ
リアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
【００９９】
例えば、絶縁ゲート型トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μ
ｍの素子であっても、常温におけるオフ電流が１×１０−１３Ａ以下ときわめて低く、サ
ブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ
）が得られる。
【０１００】
このように、酸化物半導体膜の主成分以外の不純物、代表的には水素、水、水酸基または
水素化物などが極力含まれないように高純度化することにより、絶縁ゲート型トランジス
タの動作を良好なものとすることができる。特に、オフ電流を低減することができる。
【０１０１】
ところで、チャネルが基板と概略平行に形成される横型絶縁ゲート型トランジスタにおい
ては、チャネルのほかにソース及びドレインを設ける必要があり、基板における絶縁ゲー
ト型トランジスタの占有面積が大きくなってしまい、微細化の妨げとなる。しかしながら
、縦型絶縁ゲート型トランジスタにおいては、ソース、チャネル、及びドレインを積層す
るため、基板表面における占有面積を低減することができる。この結果、絶縁ゲート型ト
ランジスタの微細化が可能である。
【０１０２】
また、縦型絶縁ゲート型トランジスタのチャネル長は、酸化物半導体膜の厚さで制御でき
るため、酸化物半導体膜６０７の厚さを薄くすることでチャネル長の小さい絶縁ゲート型
トランジスタとすることが可能である。チャネル長を小さくすることで、ソース、チャネ
ル、及びドレインの直列抵抗を低減できるため、絶縁ゲート型トランジスタのオン電流お
よび電界効果移動度を上昇させることができる。また、本実施の形態に示す絶縁ゲート型
トランジスタのゲート電極は環状であり、チャネル幅を大きくすることが可能であるため
、オン電流を上昇させることができる。また、水素濃度が低減され高純度化された酸化物
半導体膜を有する絶縁ゲート型トランジスタは、オフ電流が極めて低く、オフ時では電流
がほとんど流れない絶縁状態となる。このため、酸化物半導体膜の厚さを薄くし、縦型絶
縁ゲート型トランジスタのチャネル長を小さくしても、非導通状態のオフ電流がほとんど
無い絶縁ゲート型トランジスタとすることができる。
【０１０３】
このように、水素濃度が低減され高純度化された酸化物半導体膜を用いることで、動作速
度が速く、オン時には大電流を流すことができ、オフ時にはほとんど電流を流さない絶縁
ゲート型トランジスタを作製することができる。
【０１０４】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１０５】
（実施の形態４）
本実施の形態では、上記実施の形態で説明したサイリスタとして機能する半導体装置の用
途について説明する。上記実施の形態で説明した半導体装置は、例えば、コンピュータ等
の画像を表示しうるディスプレイなどの電子機器のバッテリーの電力調整装置の他、電磁
調理器又は固定電源の電力で駆動する乗物類（自転車等）等に設ける電力調整装置として
使用することができる。
【０１０６】
なお電力調整装置とは、所定のトリガー信号によって電流を負荷に流す装置をいう。
【０１０７】
図１１を参照して、半導体装置を有する電力調整装置を備えた応用例の一例について説明
する。
【０１０８】
図１１（Ａ）は、半導体装置を有する電力調整装置を備えた応用例として、電磁調理器
１０００を示している。電磁調理器１０００は、コイル部１００１に電流を流すことによ
って生じる電磁誘導を利用して調理器等を加熱するものである。また電磁調理器１０００
は、コイル部１００１に流す電流を供給するためのバッテリー１００２及び電力調整装置
１００３、バッテリー１００２を充電するための太陽電池１００４を有する。なお図１１
（Ａ）では、バッテリー１００２を充電するための手段として太陽電池１００４を示した
が他の手段で充電する構成でもよい。サイリスタとして機能する半導体装置を具備する電
力調整装置１００３は、酸化物半導体層を具備する絶縁ゲート型トランジスタを有するこ
とでオフ電流を低減でき、電磁調理器１０００の非加熱時における低消費電力化を図るこ
とができる。
【０１０９】
図１１（Ｂ）は、半導体装置を有する電力調整装置を備えた応用例として、電動自転車
１０１０を示している。電動自転車１０１０は、モーター部１０１１に電流を流すことに
よって動力を得るものである。また電動自転車１０１０は、モーター部１０１１に流す電
流を供給するためのバッテリー１０１２及び電力調整装置１０１３を有する。なお図１１
（Ｂ）では、バッテリー１０１２を充電するための手段は特に図示しないが、別途発電機
等を設けて充電する構成でもよい。サイリスタとして機能する半導体装置を具備する電力
調整装置１０１３は、酸化物半導体層を具備する絶縁ゲート型トランジスタを有すること
でオフ電流を低減でき、電動自転車１０１０の非動作時における低消費電力化を図ること
ができる。なお、図１１（Ｂ）ではペダルを図示したが、なくてもよい。
【０１１０】
図１１（Ｃ）は、半導体装置を有する電力調整装置を備えた応用例として、電気自動車
１０２０を示している。電気自動車１０２０は、モーター部１０２１に電流を流すことに
よって動力を得るものである。また電気自動車１０２０は、モーター部１０２１に流す電
流を供給するためのバッテリー１０２２及び電力調整装置１０２３を有する。なお図１１
（Ｃ）では、バッテリー１０２２を充電するための手段は特に図示しないが、別途発電機
等を設けて充電する構成でもよい。サイリスタとして機能する半導体装置を具備する電力
調整装置１０２３は、酸化物半導体層を具備する絶縁ゲート型トランジスタを有すること
でオフ電流を低減でき、電気自動車１０２０の非動作時における低消費電力化を図ること
ができる。
【０１１１】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【符号の説明】
【０１１２】
１０１ 絶縁ゲート型トランジスタ
１０２ 絶縁ゲート型トランジスタ
１０３ 絶縁ゲート型トランジスタ
１０４ 絶縁ゲート型トランジスタ
１０５ 絶縁ゲート型トランジスタ
１０６ 絶縁ゲート型トランジスタ
１０７ 絶縁ゲート型トランジスタ
１０８ 絶縁ゲート型トランジスタ
１０９ 絶縁ゲート型トランジスタ
１１０ 容量素子
１１１ 抵抗素子
１１２ 配線
１１３ 配線
１１４ 配線
１１５ メモリ回路
１１６ インバータ回路
１１７ 負荷
２００ バッファ回路
２０１ バッファ回路
２１０ 絶縁ゲート型トランジスタ
２１１ 絶縁ゲート型トランジスタ
２１２ 絶縁ゲート型トランジスタ
２１３ 絶縁ゲート型トランジスタ
２２０ 絶縁ゲート型トランジスタ
２２１ 絶縁ゲート型トランジスタ
２２２ 絶縁ゲート型トランジスタ
２２３ 絶縁ゲート型トランジスタ
６０１ 基板
６０３ 絶縁膜
６０５ 電極
６０７ 酸化物半導体膜
６０９ 電極
６１１ ゲート絶縁膜
６１３ 電極
６１７ 絶縁膜
６２５ 配線
６２９ 配線
６３１ 配線
６４５ 絶縁ゲート型トランジスタ
１０００ 電磁調理器
１００１ コイル部
１００２ バッテリー
１００３ 電力調整装置
１００４ 太陽電池
１０１０ 電動自転車
１０１１ モーター部
１０１２ バッテリー
１０１３ 電力調整装置
１０２０ 電気自動車
１０２１ モーター部
１０２２ バッテリー
１０２３ 電力調整装置
１１００ サイリスタ
１１０１ ｎｐｎ型トランジスタ
１１０２ ｐｎｐ型トランジスタ
１１０３ 配線
１１０４ 配線
【技術分野】
【０００１】
本発明は、半導体装置、またはその駆動方法に関する。
【０００２】
また、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。例えば、表示装置や、集積回路は半導体装置に含まれる。
【背景技術】
【０００３】
パワーデバイスとして知られているサイリスタは、単結晶シリコン基板内に形成され、電
流等のトリガー信号により、導通状態を保持する構成となっている（例えば特許文献１を
参照）。
【０００４】
サイリスタは、ｐ型半導体層とｎ型半導体層を交互に配置したｐｎｐｎ層で構成され、等
価回路で表すと、ｎｐｎ構造のバイポーラトランジスタ（以下ｎｐｎ型トランジスタとい
う）と、ｐｎｐ構造のバイポーラトランジスタ（以下ｐｎｐ型トランジスタ）で構成され
る。具体的な回路構成について、図１２に示す。
【０００５】
図１２は、ｎｐｎ型トランジスタ１１０１、ｐｎｐ型トランジスタ１１０２を有するサイ
リスタ１１００を示している。サイリスタ１１００における、ｎｐｎ型トランジスタ１１
０１のエミッタ端子は高電源電位ＶＤＤが供給される配線１１０３に接続され、ｎｐｎ型
トランジスタ１１０１のコレクタ端子はトリガー信号が供給される入力端子ＩＮ及びｐｎ
ｐ型トランジスタ１１０２のベース端子に接続され、ｎｐｎ型トランジスタ１１０１のベ
ース端子がｐｎｐ型トランジスタ１１０２のコレクタ端子に接続され、ｐｎｐ型トランジ
スタ１１０２のエミッタ端子は低電源電位ＶＳＳが供給される配線１１０４に接続される
。
【０００６】
図１２のサイリスタの動作について簡単に述べる。トリガー信号がＬ信号（低レベル信号
、低電位信号ともいう）になると、ｐｎｐ型トランジスタ１１０２のコレクタ端子とエミ
ッタ端子との間が非導通状態（オフ状態ともいう）となり、ｐｎｐ型トランジスタ１１０
２のコレクタ端子を流れる電流（以下、コレクタ電流）もほとんど検出されない。その結
果、ｎｐｎ型トランジスタ１１０１のベース端子を流れる電流（以下ベース電流）がほと
んど検出されないため、ｎｐｎ型トランジスタ１１０１もオフ状態となり、配線１１０３
と配線１１０４の間に電流はほとんど流れない。また、トリガー信号がＨ信号（高レベル
信号、高電位信号ともいう）になると、ｐｎｐ型トランジスタ１１０２のコレクタ端子と
エミッタ端子との間が導通状態（オン状態ともいう）となり、ｐｎｐ型トランジスタ１１
０２のコレクタ端子にコレクタ電流が検出される。その結果、ｎｐｎ型トランジスタ１１
０１のベース電流が流れることとなり、ｎｐｎ型トランジスタ１１０１が導通状態となる
。ｎｐｎ型トランジスタ１１０１が導通状態となると、ｎｐｎ型トランジスタ１１０１の
コレクタ電流が検出され、ｐｎｐ型トランジスタ１１０２の導通状態が継続することとな
る。そしてサイリスタ１１００は、ｎｐｎ型トランジスタ１１０１のコレクタ電流にｐｎ
ｐ型トランジスタ１１０２のコレクタ電流が加算された大電流を配線１１０３と配線１１
０４の間に流すといった特性を有している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３５４７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１２に示すサイリスタでは、単結晶半導体基板内にｐｎ接合を組み合わせて構成するた
め、絶縁ゲート型トランジスタ（ＩＧＦＥＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、またはＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒともいう）を形成するプロセスと組み合わせて形成する場合、プロセスの複雑化を
招くこととなる。また、半導体層として珪素膜を形成して構成された絶縁ゲート型トラン
ジスタである薄膜トランジスタでサイリスタを形成する場合、印加する電圧への耐圧等の
問題があり、所望の機能が得られないといった問題がある。
【０００９】
そこで本発明の一形態は、プロセスの複雑化を招くことなく、サイリスタとしての機能を
実現することの出来る半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、第１乃至第９絶縁ゲート型トランジスタ、容量素子、第１の高電源電
位が供給される第１の配線、第２の高電源電位が供給される第２の配線、及び低電源電位
が供給される第３の配線を有し、第１絶縁ゲート型トランジスタは、ゲートが入力端子に
電気的に接続され、第１端子が第３の配線に電気的に接続され、第２端子が第２絶縁ゲー
ト型トランジスタの第１端子に電気的に接続され、第２絶縁ゲート型トランジスタは、ゲ
ートが第７絶縁ゲート型トランジスタの第１端子及び第８絶縁ゲート型トランジスタの第
１端子に電気的に接続され、第２端子が、第３絶縁ゲート型トランジスタの第１端子、第
４絶縁ゲート型トランジスタの第１端子、及び第６絶縁ゲート型トランジスタのゲートに
電気的に接続され、第３絶縁ゲート型トランジスタは、ゲートが第１の配線に電気的に接
続され、第２端子が第２の配線に電気的に接続され、第４絶縁ゲート型トランジスタは、
ゲートが第５絶縁ゲート型トランジスタの第１端子、第６絶縁ゲート型トランジスタの第
１端子、容量素子の第１電極、第８絶縁ゲート型トランジスタのゲート、及び第９絶縁ゲ
ート型トランジスタのゲートに電気的に接続され、第２端子が第３の配線に電気的に接続
され、第５絶縁ゲート型トランジスタは、ゲートが第１の配線に電気的に接続され、第２
端子が第２の配線に電気的に接続され、第６絶縁ゲート型トランジスタは、第２端子が第
３の配線に電気的に接続され、第７絶縁ゲート型トランジスタは、ゲートが第１の配線に
電気的に接続され、第２端子が第２の配線に電気的に接続され、第８絶縁ゲート型トラン
ジスタは、第２端子が第３の配線に電気的に接続され、第９絶縁ゲート型トランジスタは
、第１端子が出力端子に電気的に接続され、第２端子が第３の配線に電気的に接続され、
容量素子は、第２電極が第３の配線に電気的に接続されている半導体装置である。
【００１１】
本発明の一態様において、第１乃至第９絶縁ゲート型トランジスタの半導体層は、酸化物
半導体で構成される半導体装置でもよい。
【００１２】
本発明の一態様において、抵抗素子を有し、抵抗素子は、第１端子が第１絶縁ゲート型ト
ランジスタのゲートに電気的に接続され、第２端子が第３の配線に電気的に接続される半
導体装置でもよい。
【００１３】
本発明の一態様において、酸化物半導体は、二次イオン質量分析法で検出される水素濃度
が１×１０１６／ｃｍ３以下である半導体装置でもよい。
【００１４】
本発明の一態様において、酸化物半導体は、キャリア濃度が１×１０１４／ｃｍ３未満で
ある半導体装置でもよい。
【００１５】
本発明の一態様において、第４絶縁ゲート型トランジスタのゲート、第５絶縁ゲート型ト
ランジスタの第１端子、第６絶縁ゲート型トランジスタの第１端子、容量素子の第１電極
、及び第８絶縁ゲート型トランジスタのゲートが電気的に接続されたノードの電位は、バ
ッファ回路を介して、第９絶縁ゲート型トランジスタのゲートに供給される半導体装置で
もよい。
【００１６】
本発明の一態様において、バッファ回路は、第１０乃至第１３絶縁ゲート型トランジスタ
を有し、第１０絶縁ゲート型トランジスタは、ゲートが第１の配線に電気的に接続され、
第１端子が第２の配線に電気的に接続され、第２端子が第１１絶縁ゲート型トランジスタ
の第１端子及び第１３絶縁ゲート型トランジスタのゲートに電気的に接続され、第１１絶
縁ゲート型トランジスタは、ゲートが第４絶縁ゲート型トランジスタのゲート、第５絶縁
ゲート型トランジスタの第１端子、第６絶縁ゲート型トランジスタの第１端子、容量素子
の第１電極、及び第８絶縁ゲート型トランジスタのゲートに電気的に接続され、第２端子
が第３の配線に電気的に接続され、第１２絶縁ゲート型トランジスタは、ゲートが第１の
配線に電気的に接続され、第１端子が第２の配線に電気的に接続され、第２端子が第１３
絶縁ゲート型トランジスタの第１端子及び第９絶縁ゲート型トランジスタのゲートに電気
的に接続され、第１３絶縁ゲート型トランジスタは、第２端子が第３の配線に電気的に接
続されている半導体装置でもよい。
【００１７】
本発明の一態様において、バッファ回路は、第１０乃至第１３絶縁ゲート型トランジスタ
を有し、第１０絶縁ゲート型トランジスタは、ゲートが第２絶縁ゲート型トランジスタの
ゲート、第７絶縁ゲート型トランジスタの第１端子、及び第８絶縁ゲート型トランジスタ
の第１端子に電気的に接続され、第１端子が第２の配線に電気的に接続され、第２端子が
第１１絶縁ゲート型トランジスタの第１端子及び第１３絶縁ゲート型トランジスタのゲー
トに電気的に接続され、第１１絶縁ゲート型トランジスタは、ゲートが第４絶縁ゲート型
トランジスタのゲート、第５絶縁ゲート型トランジスタの第１端子、第６絶縁ゲート型ト
ランジスタの第１端子、容量素子の第１電極、第８絶縁ゲート型トランジスタのゲート、
及び第１２絶縁ゲート型トランジスタのゲートに電気的に接続され、第２端子が第３の配
線に電気的に接続され、第１２絶縁ゲート型トランジスタは、第１端子が第２の配線に電
気的に接続され、第２端子が第１３絶縁ゲート型トランジスタの第１端子及び第９絶縁ゲ
ート型トランジスタのゲートに電気的に接続され、第１３絶縁ゲート型トランジスタは、
第２端子が第３の配線に電気的に接続されている半導体装置でもよい。
【００１８】
本発明の一態様において、第１の高電源電位と第２の高電源電位は、等電位である半導体
装置でもよい。
【発明の効果】
【００１９】
本発明の一形態によれば、プロセスの複雑化を招くことなく、印加する電圧への耐圧を向
上させ、サイリスタとしての機能を実現することの出来る半導体装置を提供することがで
きる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様の半導体装置を説明する図。
【図２】本発明の一態様の半導体装置を説明する図。
【図３】本発明の一態様の半導体装置を説明する図。
【図４】本発明の一態様の半導体装置を説明する図。
【図５】本発明の一態様の半導体装置を説明する図。
【図６】本発明の一態様の半導体装置を説明する図。
【図７】本発明の一態様の半導体装置を説明する図。
【図８】本発明の一態様の半導体装置を説明する図。
【図９】本発明の一態様の半導体装置を説明する図。
【図１０】本発明の一態様の半導体装置を説明する図。
【図１１】半導体装置の応用例を説明する図。
【図１２】サイリスタを説明する図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２２】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明
瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定
されない。
【００２３】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
【００２４】
（実施の形態１）
本実施の形態では、半導体装置の回路構成について図１乃至図４を参照して説明し、次
いで、その動作について説明していくことにする。
【００２５】
図１において、本実施の形態で示すサイリスタと同等の機能を有する半導体装置は、第
１絶縁ゲート型トランジスタ１０１、第２絶縁ゲート型トランジスタ１０２、第３絶縁ゲ
ート型トランジスタ１０３、第４絶縁ゲート型トランジスタ１０４、第５絶縁ゲート型ト
ランジスタ１０５、第６絶縁ゲート型トランジスタ１０６、第７絶縁ゲート型トランジス
タ１０７、第８絶縁ゲート型トランジスタ１０８、第９絶縁ゲート型トランジスタ１０９
、容量素子１１０、抵抗素子１１１を有する。半導体装置が有する各素子は、入力端子Ｉ
Ｎに供給されるトリガー信号、第１の配線１１２に供給される第１の高電源電位ＶＧＧ、
第２の配線１１３に供給される第２の高電源電位ＶＤＤ、第３の配線１１４に供給される
低電源電位ＶＳＳ（第１の低電源電位ということもある）によって、第９絶縁ゲート型ト
ランジスタ１０９の第１端子と第２端子との間を流れる電流を制御する。なお半導体装置
を構成する第１絶縁ゲート型トランジスタ乃至第９絶縁ゲート型トランジスタはｎチャネ
ル型の絶縁ゲート型トランジスタである。
【００２６】
第１絶縁ゲート型トランジスタ１０１は、ゲートが入力端子ＩＮに接続され、第１端子が
第３の配線１１４に接続され、第２端子が第２絶縁ゲート型トランジスタ１０２の第１端
子に接続される。第２絶縁ゲート型トランジスタ１０２は、ゲートが第７絶縁ゲート型ト
ランジスタ１０７の第１端子及び第８絶縁ゲート型トランジスタ１０８の第１端子に接続
され、第２端子が、第３絶縁ゲート型トランジスタ１０３の第１端子、第４絶縁ゲート型
トランジスタ１０４の第１端子、及び第６絶縁ゲート型トランジスタ１０６のゲートに接
続される。第３絶縁ゲート型トランジスタ１０３は、ゲートが第１の配線１１２に接続さ
れ、第２端子が第２の配線１１３に接続される。第４絶縁ゲート型トランジスタ１０４は
、ゲートが第５絶縁ゲート型トランジスタ１０５の第１端子、第６絶縁ゲート型トランジ
スタ１０６の第１端子、容量素子１１０の第１電極、第８絶縁ゲート型トランジスタ１０
８のゲート、及び第９絶縁ゲート型トランジスタ１０９のゲートに接続され、第２端子が
第３の配線１１４に接続される。第５絶縁ゲート型トランジスタ１０５は、ゲートが第１
の配線１１２に接続され、第２端子が第２の配線１１３に接続される。第６絶縁ゲート型
トランジスタ１０６は、第２端子が第３の配線１１４に接続される。第７絶縁ゲート型ト
ランジスタ１０７は、ゲートが第１の配線１１２に接続され、第２端子が第２の配線１１
３に接続される。第８絶縁ゲート型トランジスタ１０８は、第２端子が第３の配線１１４
に接続される。第９絶縁ゲート型トランジスタ１０９は、第１端子が出力端子ＯＵＴに接
続され、第２端子が第２の低電源電位ＶＳＳ２が供給される端子に接続される。容量素子
１１０は、第２電極が第３の配線１１４に接続される。
【００２７】
なお、第３絶縁ゲート型トランジスタ１０３及び第４絶縁ゲート型トランジスタ１０４、
並びに第５絶縁ゲート型トランジスタ１０５及び第６絶縁ゲート型トランジスタ１０６に
よってインバータ回路が形成され、インバータ回路を組み合わせることによって、スタテ
ィックなメモリ回路１１５を構成している。また、第７絶縁ゲート型トランジスタ１０７
及び第８絶縁ゲート型トランジスタ１０８によりインバータ回路１１６を構成している。
そのため、インバータ回路を構成する、第３絶縁ゲート型トランジスタ１０３、第５絶縁
ゲート型トランジスタ１０５、及び第７絶縁ゲート型トランジスタ１０７は、それぞれ第
２の配線１１３より電流を流すための抵抗素子（または一定の電流を流すための定電流源
ともいう）として機能すればよい。また、第９絶縁ゲート型トランジスタ１０９の第２端
子に供給される第２の低電源電位ＶＳＳ２は、第９絶縁ゲート型トランジスタ１０９のゲ
ートに第２の高電源電位ＶＤＤに基づく電位が供給された際に第９絶縁ゲート型トランジ
スタ１０９を導通させる電位であればよく、低電源電位ＶＳＳであってもよい。すなわち
、図１に記載の半導体装置は、図２（Ａ）に示すように、第１の高電源電位ＶＧＧが供給
される第１の配線１１２を省略し、及び／または第２の低電源電位ＶＳＳ２が供給される
端子を、第１の低電源電位ＶＳＳが供給される第３の配線１１４に接続する構成としても
よい。
【００２８】
また第９絶縁ゲート型トランジスタ１０９の第１端子に接続された出力端子ＯＵＴには、
図２（Ｂ）に示すように負荷１１７が接続されていてもよい。第９絶縁ゲート型トランジ
スタ１０９の第１端子と第２端子との間が導通することで、負荷に電流が流れることとな
る。
【００２９】
また入力端子ＩＮと第３の配線１１４との間には抵抗素子１１１が設けられており、抵抗
素子１１１の第１の端子が入力端子ＩＮに接続され、第２の端子が第３の配線１１４に接
続されている。抵抗素子１１１を設けることにより、入力端子ＩＮにトリガー信号以外の
信号（ノイズ等）が入力された際、第１絶縁ゲート型トランジスタ１０１が誤動作するこ
とを防止することが出来る。抵抗素子１１１としては、半導体層をメアンダ状、または蛇
行させて引き回すことにより形成すればよい。
【００３０】
容量素子１１０は、第３絶縁ゲート型トランジスタ１０３の第１端子側のノードの容量値
と、第５絶縁ゲート型トランジスタ１０５の第１端子側のノードの容量値とを異ならせる
ために設けるものである。容量素子１１０としては、絶縁層を導電体で挟持する構造によ
り形成すればよい。また第３絶縁ゲート型トランジスタ１０３及び第５絶縁ゲート型トラ
ンジスタ１０５は、同じ大きさの絶縁ゲート型トランジスタとすることが好ましい。
【００３１】
なお半導体装置を構成する各絶縁ゲート型トランジスタの半導体層として、酸化物半導体
を用いる。酸化物半導体を絶縁ゲート型トランジスタの半導体層として用いることにより
、アモルファスシリコン等のシリコン系半導体材料と比較して電界効果移動度を高めるこ
とが出来る。また単結晶半導体基板内にｐｎ接合を組み合わせてサイリスタを構成する場
合に比べ、酸化物半導体を絶縁ゲート型トランジスタの半導体層として用いる絶縁ゲート
型トランジスタでは基板上に構成材料を積層して形成することとなる。そのため半導体装
置の作成の際、基板面積等の制限、プロセスの複雑化が低減されることとなる。なお酸化
物半導体としては、例えば、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）なども用いるこ
とができる。また、ＺｎＯにＩｎやＧａなどを添加することもできる。
【００３２】
次いで本実施の形態の構成において、各絶縁ゲート型トランジスタの半導体層に用いる酸
化物半導体層について説明する。
【００３３】
本実施の形態で用いる酸化物半導体は、酸化物半導体に含まれる水素が１×１０１６／ｃ
ｍ３以下となるように、酸化物半導体に含まれる水素若しくはＯＨ基の除去をする。そし
てキャリア濃度を５×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、よ
り好ましくは１×１０１１／ｃｍ３以下とした酸化物半導体膜でチャネル領域が形成され
る絶縁ゲート型トランジスタが構成されるものである。なお、酸化物半導体層中の水素濃
度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行えばよい。
【００３４】
エネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ
以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度を１×１０１
４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、より好ましくは１×１０１１／
ｃｍ３以下となるようにする。即ち、酸化物半導体層のキャリア濃度は、限りなくゼロに
する。
【００３５】
このように酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化された
酸化物半導体層を絶縁ゲート型トランジスタのチャネル形成領域に用いた絶縁ゲート型ト
ランジスタは、オフ電流が１×１０−１６Ａ以下とすることができる。つまり絶縁ゲート
型トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路設計を行
うことができる。一方で、酸化物半導体層は、絶縁ゲート型トランジスタの導通状態にお
いては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことがで
きる。
【００３６】
なお本明細書で説明するオフ電流とは、絶縁ゲート型トランジスタが非導通状態（オフ状
態ともいう）のときに、ソースとドレインとの間、すなわち第１端子と第２端子との間に
流れる電流をいう。ｎチャネル型の絶縁ゲート型トランジスタでは、ゲートとソースとの
間に印加される電圧が閾値電圧（Ｖｔｈ）以下の場合に、ソースとドレインとの間を流れ
る電流のことをいう。
【００３７】
なお酸化物半導体膜としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や
、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ
−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−
Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ−
Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用いることができる。また、上記酸化物半導体
膜にＳｉＯ２を含んでもよい。
【００３８】
また、酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体の
うち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物
半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
【００３９】
なお第１の高電源電位ＶＧＧ及び第２の高電源電位ＶＤＤとは、基準電位より高い電位の
信号のことであり、低電源電位ＶＳＳ、第２の低電源電位ＶＳＳ２とは基準電位以下の電
位の信号のことをいう。なお第１の高電源電位ＶＧＧ、第２の高電源電位ＶＤＤ、低電源
電位ＶＳＳ、第２の低電源電位ＶＳＳ２ともに、絶縁ゲート型トランジスタが動作できる
程度の電位、すなわち高電源電位に基づく信号がゲートに印加されることで理想的な絶縁
ゲート型トランジスタ（しきい値電圧が０Ｖ）がオン状態となり、低電源電位に基づく信
号が印加されることで理想的な絶縁ゲート型トランジスタがオフ状態となる電位であるこ
とが望ましい。
【００４０】
なお、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧と言い換えることが
可能である。
【００４１】
なお、絶縁ゲート型トランジスタの構成は、様々な形態をとることができ、特定の構成に
限定されない。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができ
る。
【００４２】
また、チャネル領域の上下にゲート電極が配置されている構造を適用することができる。
なお、チャネル領域の上下にゲート電極が配置される構成にすることにより、複数の絶縁
ゲート型トランジスタが並列に接続されたような構成とすることも可能である。
【００４３】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回
路、配線、電極、端子、導電膜、層など）であるとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
【００４４】
ついで図１に示すサイリスタと同等の機能を有する半導体装置の動作について図３及び図
４を用いて説明する。なお図３、及び図４での説明において、第２絶縁ゲート型トランジ
スタ１０２の第２端子、第３絶縁ゲート型トランジスタ１０３の第１端子、第４絶縁ゲー
ト型トランジスタ１０４の第１端子、及び第６絶縁ゲート型トランジスタ１０６のゲート
の接続されたノードをノードＡ（図中、Ａ）と略記する。また図３、及び図４での説明に
おいて、第４絶縁ゲート型トランジスタ１０４のゲート、第５絶縁ゲート型トランジスタ
１０５の第１端子、第６絶縁ゲート型トランジスタ１０６の第１端子、容量素子１１０の
第１電極、第８絶縁ゲート型トランジスタ１０８のゲート、及び第９絶縁ゲート型トラン
ジスタ１０９のゲートの接続されたノードをノードＢ（図中、Ｂ）と略記する。
【００４５】
まず第１の配線１１２乃至第３の配線１１４に各電源電位が供給されることによって、ノ
ードＡ及びノードＢが所定の電位になる動作について説明する。なお、当該動作をリセッ
ト動作（または第１の動作ともいう）ともいう。
【００４６】
まず、第１の配線１１２に第１の高電源電位ＶＧＧ、第２の配線１１３に第２の高電源電
位ＶＤＤ、第３の配線１１４に低減源電位ＶＳＳが供給されることによって、第３絶縁ゲ
ート型トランジスタ１０３、第５絶縁ゲート型トランジスタ１０５、及び第７絶縁ゲート
型トランジスタ１０７を介して、第２の配線１１３より電流が流れる（図３（Ａ）点線矢
印参照）。そして、第３絶縁ゲート型トランジスタ１０３に流れる電流によりノードＡの
電位が上昇する。また、第５絶縁ゲート型トランジスタ１０５に流れる電流によりノード
Ｂの電位が上昇する。また第７絶縁ゲート型トランジスタ１０７に流れる電流により第２
絶縁ゲート型トランジスタ１０２のゲートの電位が上昇する。なお当該動作は、図３（Ｃ
）の第１の期間Ｔ１に相当するものである。図３（Ｃ）は時間に応じた電位の変化につい
て、ノードＡの電位を実線、ノードＢの電位を一点鎖線で示している。
【００４７】
なお、図３（Ｃ）では、第２の配線１１３に供給される第２の高電源電位ＶＤＤに基づく
電位を”Ｈ”と示し、第３の配線１１３に供給される低電源電位ＶＳＳに基づく電位を”
Ｌ”と示している。
【００４８】
第１の期間Ｔ１での電流の流れによって、第３絶縁ゲート型トランジスタ１０３に流れる
電流によるノードＡの電位の上昇と、第５絶縁ゲート型トランジスタ１０５に流れる電流
によるノードＢの電位の上昇とでは、図３（Ｃ）に示すように、電位の上昇勾配が異なる
こととなる。先に説明したように、第３絶縁ゲート型トランジスタ１０３及び第５絶縁ゲ
ート型トランジスタ１０５を同じ大きさの絶縁ゲート型トランジスタとすることで供給さ
れる電流量は変わらないものの、ノードＢには容量素子１１０が設けられることで電位の
上昇勾配がノードＡに比べて緩やかとなる。
【００４９】
また第１の期間Ｔ１では、第７絶縁ゲート型トランジスタ１０７に流れる電流により第２
絶縁ゲート型トランジスタ１０２のゲートの電位が上昇し、第２絶縁ゲート型トランジス
タ１０２が導通状態となる。なお入力端子ＩＮには、第１絶縁ゲート型トランジスタ１０
１を導通状態とするためのトリガー信号が入力されないため、第１絶縁ゲート型トランジ
スタ１０１は非導通状態となる。また第１の期間Ｔ１では、ノードＡ及びノードＢの電位
が上昇過程にあり、第４、第６、第８、及び第９絶縁ゲート型トランジスタは非導通状態
となる。なお説明のため、図３（Ａ）、（Ｂ）、図４（Ａ）、（Ｂ）では非導通状態の絶
縁ゲート型トランジスタについて、×印を付している。
【００５０】
次いで、ノードＡ及びノードＢの電位が上昇することで、各絶縁ゲート型トランジスタの
導通状態または非導通状態が変化する動作について説明する。なお、当該動作を初期化動
作（または第２の動作ともいう）ともいう。
【００５１】
第１の期間Ｔ１での説明のように、ノードＡとノードＢとの電位の上昇勾配に差が生じる
ことで、ノードＡが先に電位”Ｈ”となる。すると第６絶縁ゲート型トランジスタ１０６
が導通状態となり、ノードＢの電位が電位”Ｌ”に下降することとなる（図３（Ｂ）点線
矢印参照）。またノードＢの電位が電位”Ｌ”となることで、第４絶縁ゲート型トランジ
スタ１０４、第８絶縁ゲート型トランジスタ１０８、及び第９絶縁ゲート型トランジスタ
１０９が非導通状態を保持することとなる。なお当該動作は、図３（Ｃ）の第２の期間Ｔ
２に相当するものである。
【００５２】
第２の期間Ｔ２での電流の流れによって、ノードＡとノードＢの電位を制御する第４絶縁
ゲート型トランジスタ１０４及び第６絶縁ゲート型トランジスタ１０６の導通状態、また
は非導通状態が確定することとなる。具体的には、ノードＡでは電位”Ｈ”を保持し、ノ
ードＢでは電位”Ｌ”を保持し続けることとなる。即ち、第１の配線１１２からの第１の
高電源電位ＶＧＧ、第２の配線１１３からの第２の高電源電位ＶＤＤ、第３の配線１１４
からの低電源電位ＶＳＳの供給がある限り、第２の期間Ｔ２では上述の電位を保持するこ
ととなる。そのため、第９絶縁ゲート型トランジスタ１０９は非導通状態を保持すること
となる。絶縁ゲート型トランジスタの非導通状態においては、半導体層に酸化物半導体を
用いた場合、酸化物半導体層は絶縁体とみなすことができ、出力端子ＯＵＴより流れる電
流を小さく保持することができる。
【００５３】
また第２の期間Ｔ２では、第１の期間Ｔ１と同様に、第７絶縁ゲート型トランジスタ１０
７に流れる電流により第２絶縁ゲート型トランジスタ１０２のゲートの電位が上昇し、第
２絶縁ゲート型トランジスタ１０２が導通状態となる。なお入力端子ＩＮには、第１絶縁
ゲート型トランジスタ１０１を導通状態とするためのトリガー信号が入力されないため、
第１絶縁ゲート型トランジスタ１０１は非導通状態となる。
【００５４】
次いで、入力端子ＩＮよりトリガー信号を入力した際のノードＡ及びノードＢの電位の変
化により、各絶縁ゲート型トランジスタの導通状態または非導通状態が変化する動作につ
いて説明する。なお、当該動作をトリガー入力動作（または第３の動作ともいう）ともい
う。
【００５５】
なおトリガー信号は、第１絶縁ゲート型トランジスタ１０１を導通状態とするためのパル
ス信号であり、具体的には、サイリスタとして機能する半導体装置の出力端子ＯＵＴ、即
ち第９絶縁ゲート型トランジスタ１０９に電流を流すために、トリガー信号としてＨ信号
が入力されるものとなる。なお、一旦半導体装置の出力端子ＯＵＴに電流が流れた後は、
サイリスタと同様にトリガー信号をＬ信号としても、出力端子ＯＵＴは電流を流し続ける
動作を保持することとなる。
【００５６】
第２の期間Ｔ２での説明のように、初期化動作により、ノードＡでは電位”Ｈ”を保持し
、ノードＢでは電位”Ｌ”を保持した状態となっている。そこに入力端子ＩＮよりトリガ
ー信号が供給されると、第１絶縁ゲート型トランジスタ１０１及び第２絶縁ゲート型トラ
ンジスタ１０２が導通状態となり、ノードＡより第３の配線１１４に向けて電流が流れる
こととなる（図４（Ａ）点線矢印参照）。すなわち、ノードＡの電位が下降することとな
り、電位”Ｌ”まで下降すると、第６絶縁ゲート型トランジスタ１０６が非導通状態とな
る。なお当該動作は、図４（Ｃ）の第３の期間Ｔ３に相当するものである。
【００５７】
次いで、入力端子ＩＮより入力したトリガー信号がＬ信号となった際の各絶縁ゲート型ト
ランジスタの導通状態または非導通状態が変化する動作について説明する。なお、当該動
作を保持動作（または第４の動作ともいう）ともいう。
【００５８】
第３の期間Ｔ３での説明のように、トリガー入力動作により、ノードＡの電位が電位”Ｌ
”に低下し、第６絶縁ゲート型トランジスタ１０６が非導通状態となる。第６絶縁ゲート
型トランジスタ１０６が非導通状態となると、ノードＢの電位が電位”Ｌ”から上昇し、
電位”Ｈ”となる。そしてノードＢの電位が電位”Ｈ”になると、第４絶縁ゲート型トラ
ンジスタ１０４が導通状態となり、ノードＡとノードＢの電位を制御する第４絶縁ゲート
型トランジスタ１０４及び第６絶縁ゲート型トランジスタ１０６の導通状態、または非導
通状態が確定することとなる（図４（Ｂ）点線矢印参照）。その結果、第４絶縁ゲート型
トランジスタ１０４、第８絶縁ゲート型トランジスタ１０８、及び第９絶縁ゲート型トラ
ンジスタ１０９が導通状態となる。なお当該動作は、図４（Ｃ）の第４の期間Ｔ４に相当
するものである。
【００５９】
なお第４の期間Ｔ４においては、トリガー信号はＬ信号となり、第１絶縁ゲート型トラン
ジスタ１０１は非導通状態となる。また第４の期間Ｔ４においては、第８絶縁ゲート型ト
ランジスタ１０８が導通状態となることで、第２絶縁ゲート型トランジスタ１０２のゲー
トの電位が下降し、第２絶縁ゲート型トランジスタ１０２が非導通状態となる。
【００６０】
以上の動作により、第９絶縁ゲート型トランジスタ１０９は導通状態を保持することとな
る。なお出力端子ＯＵＴより流れる電流値によるが、第９絶縁ゲート型トランジスタ１０
９は、流れる電流値が大きくなるよう、他の第１乃至第８絶縁ゲート型トランジスタより
、半導体層の幅を大きく設計しておくことが好ましい。酸化物半導体層は、絶縁ゲート型
トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電
流供給能力を見込むことができ好適である。
【００６１】
なお第９絶縁ゲート型トランジスタ１０９が導通状態になってから再度非導通状態にする
際は、第１の配線１１２乃至第３の配線１１４への各電源電位の供給を停止する動作を行
えばよい。なお当該動作を停止動作ともいう。そして再度動作させる際は、上述の動作を
リセット動作として行えばよい。
【００６２】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【００６３】
（実施の形態２）
本実施の形態では、半導体装置の回路構成について図５を参照して説明する。本実施の形
態では、上記実施の形態１において、第４絶縁ゲート型トランジスタ１０４のゲート、第
５絶縁ゲート型トランジスタ１０５の第１端子、第６絶縁ゲート型トランジスタ１０６の
第１端子、容量素子１１０の第１電極、及び第８絶縁ゲート型トランジスタ１０８のゲー
トが電気的に接続されたノードと、第９絶縁ゲート型トランジスタ１０９のゲートとの間
に、バッファ回路を設ける構成について説明する。なお、半導体装置の動作等、実施の形
態１と同様の箇所については説明を省略するものとする。
【００６４】
図５（Ａ）に示すサイリスタと同等の機能を有する半導体装置が、実施の形態１の図１で
説明した半導体装置と異なる点は、バッファ回路２００を有する点にある。図５（Ａ）に
示すバッファ回路２００は、第１０絶縁ゲート型トランジスタ２１０、第１１絶縁ゲート
型トランジスタ２１１、第１２絶縁ゲート型トランジスタ２１２、第１３絶縁ゲート型ト
ランジスタ２１３を有する。第１０絶縁ゲート型トランジスタ２１０は、ゲートが第１の
配線１１２に接続され、第１端子が第２の配線１１３に接続され、第２端子が第１１絶縁
ゲート型トランジスタ２１１の第１端子及び第１３絶縁ゲート型トランジスタ２１３のゲ
ートに接続される。第１１絶縁ゲート型トランジスタ２１１は、ゲートが第４絶縁ゲート
型トランジスタ１０４のゲート、第５絶縁ゲート型トランジスタ１０５の第１端子、第６
絶縁ゲート型トランジスタ１０６の第１端子、容量素子１１０の第１電極、及び第８絶縁
ゲート型トランジスタ１０８のゲートに接続され、第２端子が第３の配線１１４に接続さ
れる。第１２絶縁ゲート型トランジスタ２１２は、ゲートが第１の配線１１２に接続され
、第１端子が第２の配線１１３に接続され、第２端子が第１３絶縁ゲート型トランジスタ
２１３の第１端子及び第９絶縁ゲート型トランジスタ１０９のゲートに接続される。第１
３絶縁ゲート型トランジスタ２１３は、第２端子が第３の配線１１４に接続される。
【００６５】
図５（Ａ）に示すようにバッファ回路として、インバータ回路１１６のようなインバータ
回路を偶数段（図５（Ａ）では２段）組み合わせた構成とすることにより、絶縁ゲート型
トランジスタサイズを順次大きくすることによる電流供給能力の向上が見込め、第９絶縁
ゲート型トランジスタ１０９の絶縁ゲート型トランジスタサイズを大きくして出力端子Ｏ
ＵＴを流れる電流値を大きくすることができる。
【００６６】
また図５（Ｂ）には、図５（Ａ）と異なる構成のバッファ回路２０１を有する半導体装置
の構成について示す。図５（Ｂ）に示すバッファ回路２０１は、第１０絶縁ゲート型トラ
ンジスタ２２０、第１１絶縁ゲート型トランジスタ２２１、第１２絶縁ゲート型トランジ
スタ２２２、第１３絶縁ゲート型トランジスタ２２３を有する。第１０絶縁ゲート型トラ
ンジスタ２２０は、ゲートが第２絶縁ゲート型トランジスタ１０２のゲート、第７絶縁ゲ
ート型トランジスタ１０７の第１端子、及び第８絶縁ゲート型トランジスタ１０８の第１
端子に接続され、第１端子が第２の配線１１３に接続され、第２端子が第１１絶縁ゲート
型トランジスタ２２１の第１端子及び第１３絶縁ゲート型トランジスタ２２３のゲートに
接続される。第１１絶縁ゲート型トランジスタ２２１は、ゲートが第４絶縁ゲート型トラ
ンジスタ１０４のゲート、第５絶縁ゲート型トランジスタ１０５の第１端子、第６絶縁ゲ
ート型トランジスタ１０６の第１端子、容量素子１１０の第１電極、第８絶縁ゲート型ト
ランジスタ１０８のゲート、及び第１２絶縁ゲート型トランジスタ２２２のゲートに接続
され、第２端子が第３の配線１１４に接続される。第１２絶縁ゲート型トランジスタ２２
２は、第１端子が第２の配線１１３に接続され、第２端子が第１３絶縁ゲート型トランジ
スタ２２３の第１端子及び第９絶縁ゲート型トランジスタ１０９のゲートに接続される。
第１３絶縁ゲート型トランジスタ２２３は、第２端子が第３の配線１１４に接続される。
【００６７】
図５（Ｂ）に示すバッファ回路２０１では、インバータ回路１１６のようなインバータ回
路とは異なり、第１０絶縁ゲート型トランジスタ２２０と第１１絶縁ゲート型トランジス
タ２２１、第１２絶縁ゲート型トランジスタ２２２と第１３絶縁ゲート型トランジスタ２
２３が共に導通状態となる期間を削減することができ、保持動作時において第２の配線１
１３から第３の配線１１４に流れる電流を低減することができる。
【００６８】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【００６９】
（実施の形態３）
本実施の形態では、上記実施の形態の絶縁ゲート型トランジスタに用いられる、絶縁ゲー
ト型トランジスタの構造について、図６を用いて説明する。
【００７０】
図６（Ａ）は絶縁ゲート型トランジスタ６４５の上面図であり、図６（Ｂ）は図６（Ａ）
の一点鎖線Ａ−Ｂの断面図に相当する。
【００７１】
図６（Ｂ）に示すように、基板６０１上に形成された絶縁膜６０３上に、第１の電極６０
５、酸化物半導体膜６０７、及び第２の電極６０９が積層される。また、第１の電極６０
５、酸化物半導体膜６０７、及び第２の電極６０９を覆うように、ゲート絶縁膜６１１が
設けられている。ゲート絶縁膜６１１上には、第３の電極６１３が設けられている。ゲー
ト絶縁膜６１１及び第３の電極６１３上には層間絶縁膜として機能する絶縁膜６１７が設
けられている。絶縁膜６１７には、開口部が形成されており、開口部において第１の電極
６０５と接続する配線６３１（図６（Ａ）参照）、第２の電極６０９と接続する配線６２
９、第３の電極６１３と接続する配線６２５が形成される。
【００７２】
第１の電極６０５は、絶縁ゲート型トランジスタ６４５のソース電極またはドレイン電極
の一方として機能する。第２の電極６０９は、絶縁ゲート型トランジスタ６４５のソース
電極またはドレイン電極の他方として機能する。第３の電極６１３は、絶縁ゲート型トラ
ンジスタ６４５のゲート電極として機能する。
【００７３】
本実施の形態では、ゲート電極として機能する第３の電極６１３が環状であることを特徴
とする。ゲート電極として機能する第３の電極６１３を環状とすることで、絶縁ゲート型
トランジスタのチャネル幅を大きくすることができる。このため、絶縁ゲート型トランジ
スタを流れる電流値を大きくすることができる。
【００７４】
基板６０１は、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必
要となる。基板６０１としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス
などのガラス基板を用いることができる。
【００７５】
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。一般に酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませること
で、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラ
ス基板を用いることが好ましい。
【００７６】
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いてもよい。他にも、結晶化ガラスなどを用いることができる。
【００７７】
絶縁膜６０３は、酸化シリコン膜、酸化窒化シリコン膜など酸化物絶縁膜、または窒化シ
リコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜な
どの窒化物絶縁膜で形成する。また、絶縁膜６０３は積層構造でもよく、例えば、基板６
０１側から上記した窒化物絶縁膜のいずれか一つ以上と、上記した酸化物絶縁膜のいずれ
か一つ以上との積層構造とすることができる。
【００７８】
第１の電極６０５及び第２の電極６０９は、Ａｌ、Ｃｕ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗな
どの金属材料、または該金属材料を成分とする合金材料などで形成する。また、Ａｌ、Ｃ
ｕなどの金属層の上面及び下面の一方または双方にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高
融点金属層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカー
の発生を防止する元素（Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｙ）が添加さ
れているＡｌ材料を用いることで耐熱性を向上させることが可能となる。また、第１の電
極６０５は、単層構造、または二層以上の積層構造とすることができる。例えば、シリコ
ンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、
タングステン膜上にチタン膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねて
アルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などが挙げられる
。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオ
ジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた膜、合金膜、もし
くは窒化膜を用いてもよい。
【００７９】
また第１の電極６０５及び第２の電極６０９は導電性の金属酸化物で形成しても良い。導
電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化
亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記す
る）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または金属酸化物材料にシリ
コン若しくは酸化シリコンを含ませたものを用いることができる。
【００８０】
酸化物半導体膜６０７としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜
や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−
Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚ
ｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ
−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ
−Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用いることができる。また、上記酸化物半導
体膜中にＳｉＯ２を含んでもよい。
【００８１】
また、酸化物半導体膜６０７は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または
複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧ
ａ及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半
導体のうち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ
酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
【００８２】
本実施の形態で用いる酸化物半導体膜６０７は、酸化物半導体膜に含まれる水素が５×１
０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１
７／ｃｍ３以下であり、酸化物半導体膜に含まれる水素が除去されている。即ち、酸化物
半導体膜の主成分以外の不純物が極力含まれないように高純度化されている。また、酸化
物半導体膜６０７のキャリア濃度が５×１０１４／ｃｍ３以下、好ましくは１×１０１４
／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３
以下である。即ち、酸化物半導体膜のキャリア濃度は、限りなくゼロに近い。また、エネ
ルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上で
ある。なお、酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃ
ｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で検出することができる
。また、キャリア濃度は、ホール効果測定により測定することができる。
【００８３】
酸化物半導体膜６０７の厚さは、３０ｎｍ以上３０００ｎｍ以下とするとよい。酸化物半
導体膜６０７の厚さを薄くすることで、絶縁ゲート型トランジスタのチャネル長を小さく
することが可能であり、オン電流及び電界効果移動度の高い絶縁ゲート型トランジスタを
作製することができる。一方、酸化物半導体膜６０７の厚さを厚くすることで、代表的に
は１００ｎｍ以上３０００ｎｍ以下とすることで、大電力用の半導体装置を作製すること
ができる。
【００８４】
ゲート絶縁膜６１１は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸
化シリコン膜、または酸化アルミニウム膜を単層でまたは積層して形成することができる
。ゲート絶縁膜６１１は、酸化物半導体膜６０７と接する部分が酸素を含むことが好まし
く、特に好ましくは酸化シリコン膜により形成する。酸化シリコン膜を用いることで、酸
化物半導体膜６０７に酸素を供給することができ、特性を良好にすることができる。
【００８５】
また、ゲート絶縁膜６１１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、Ｎが添加さ
れたＨｆＳｉＯｘＮｙ、ハフニウムアルミネート（ＨｆＡｌＯｘ）、酸化ハフニウム、酸
化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。
さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜
、窒化酸化シリコン膜、または酸化アルミニウム膜のいずれか一以上との積層構造とする
ことができる。ゲート絶縁膜６１１の厚さは、５０ｎｍ以上５００ｎｍ以下とするとよい
。ゲート絶縁膜６１１の厚さを薄くすることで、電界効果移動度の高い絶縁ゲート型トラ
ンジスタを作製することができ、駆動回路を同一基板に作製することができる。一方、ゲ
ート絶縁膜６１１の厚さを厚くすることで、ゲートリーク電流を低減することができる。
【００８６】
ゲート電極として機能する第３の電極６１３は、アルミニウム、クロム、銅、タンタル、
チタン、モリブデン、タングステンから選ばれた元素、または上述した元素を成分とする
合金や、上述した元素を組み合わせた合金膜などを用いて形成することができる。また、
マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択さ
れた材料を用いてもよい。また、第３の電極６１３は、単層構造でも、二層以上の積層構
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し
、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタ
ン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれ
た元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【００８７】
次に、酸化物半導体膜６０７を有する絶縁ゲート型トランジスタの動作について図７乃至
図１０を用いて説明する。
【００８８】
図７は、本実施の形態に示す酸化物半導体膜を用いた絶縁ゲート型トランジスタの断面図
を示す。ドレイン電極（Ｄ）上に酸化物半導体膜（ＯＳ）及びソース電極（Ｓ）が積層さ
れ、ドレイン電極、酸化物半導体膜、及びソース電極上にゲート絶縁膜（ＧＩ）が設けら
れ、その上に分離されたゲート電極（ＧＥ１）が設けられている。
【００８９】
図８は、図７に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図８（
Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図８（Ｂ
）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
【００９０】
図９は、図７におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。図
９（Ａ）はゲート（ＧＥ１）に正の電位（＋ＶＧ）が印加された状態であり、ソースとド
レインとの間にキャリア（電子）が流れるオン状態（通電状態）を示している。また、図
９（Ｂ）は、ゲート（ＧＥ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態
（非通電状態、少数キャリアは流れない状態）である場合を示す。
【００９１】
図１０は、真空準位と金属の仕事関数（φＭ）、酸化物半導体膜の電子親和力（χ）の関
係を示す。
【００９２】
金属は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体膜
は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置す
る真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導
体膜において水素の一部はドナーとなりｎ型化する一つの要因であることが知られている
。
【００９３】
これに対して本実施の形態に係る酸化物半導体膜は、ｎ型不純物である水素を酸化物半導
体膜から除去し、酸化物半導体膜の主成分以外の不純物が極力含まれないように高純度化
することにより真性（ｉ型）としたものである。すなわち、不純物を添加してｉ型化する
のでなく、水素、水、水酸基または水素化物などの不純物を極力除去したことにより、高
純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。そうする
ことにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにすること
ができる。
【００９４】
酸化物半導体膜のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）
は４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の
仕事関数は、酸化物半導体膜の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物
半導体膜界面において、電子に対してショットキー型の障壁は形成されない。
【００９５】
すなわち、金属の仕事関数（φＭ）と酸化物半導体膜の電子親和力（χ）が等しい場合、
両者が接触すると図８（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
【００９６】
図８（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電子
はバリア（ｈ）を越えて酸化物半導体膜に注入され、ドレインに向かって流れる。この場
合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレ
イン電圧が印加された場合には、電圧印加のない図８（Ａ）のバリアの高さすなわちバン
ドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
【００９７】
このとき電子は、図９（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体膜
との界面における、酸化物半導体膜側のエネルギー的に安定な最低部を移動する。
【００９８】
また、図９（Ｂ）において、ゲート電極（ＧＥ１）に負の電位が印加されると、少数キャ
リアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
【００９９】
例えば、絶縁ゲート型トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μ
ｍの素子であっても、常温におけるオフ電流が１×１０−１３Ａ以下ときわめて低く、サ
ブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ
）が得られる。
【０１００】
このように、酸化物半導体膜の主成分以外の不純物、代表的には水素、水、水酸基または
水素化物などが極力含まれないように高純度化することにより、絶縁ゲート型トランジス
タの動作を良好なものとすることができる。特に、オフ電流を低減することができる。
【０１０１】
ところで、チャネルが基板と概略平行に形成される横型絶縁ゲート型トランジスタにおい
ては、チャネルのほかにソース及びドレインを設ける必要があり、基板における絶縁ゲー
ト型トランジスタの占有面積が大きくなってしまい、微細化の妨げとなる。しかしながら
、縦型絶縁ゲート型トランジスタにおいては、ソース、チャネル、及びドレインを積層す
るため、基板表面における占有面積を低減することができる。この結果、絶縁ゲート型ト
ランジスタの微細化が可能である。
【０１０２】
また、縦型絶縁ゲート型トランジスタのチャネル長は、酸化物半導体膜の厚さで制御でき
るため、酸化物半導体膜６０７の厚さを薄くすることでチャネル長の小さい絶縁ゲート型
トランジスタとすることが可能である。チャネル長を小さくすることで、ソース、チャネ
ル、及びドレインの直列抵抗を低減できるため、絶縁ゲート型トランジスタのオン電流お
よび電界効果移動度を上昇させることができる。また、本実施の形態に示す絶縁ゲート型
トランジスタのゲート電極は環状であり、チャネル幅を大きくすることが可能であるため
、オン電流を上昇させることができる。また、水素濃度が低減され高純度化された酸化物
半導体膜を有する絶縁ゲート型トランジスタは、オフ電流が極めて低く、オフ時では電流
がほとんど流れない絶縁状態となる。このため、酸化物半導体膜の厚さを薄くし、縦型絶
縁ゲート型トランジスタのチャネル長を小さくしても、非導通状態のオフ電流がほとんど
無い絶縁ゲート型トランジスタとすることができる。
【０１０３】
このように、水素濃度が低減され高純度化された酸化物半導体膜を用いることで、動作速
度が速く、オン時には大電流を流すことができ、オフ時にはほとんど電流を流さない絶縁
ゲート型トランジスタを作製することができる。
【０１０４】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１０５】
（実施の形態４）
本実施の形態では、上記実施の形態で説明したサイリスタとして機能する半導体装置の用
途について説明する。上記実施の形態で説明した半導体装置は、例えば、コンピュータ等
の画像を表示しうるディスプレイなどの電子機器のバッテリーの電力調整装置の他、電磁
調理器又は固定電源の電力で駆動する乗物類（自転車等）等に設ける電力調整装置として
使用することができる。
【０１０６】
なお電力調整装置とは、所定のトリガー信号によって電流を負荷に流す装置をいう。
【０１０７】
図１１を参照して、半導体装置を有する電力調整装置を備えた応用例の一例について説明
する。
【０１０８】
図１１（Ａ）は、半導体装置を有する電力調整装置を備えた応用例として、電磁調理器
１０００を示している。電磁調理器１０００は、コイル部１００１に電流を流すことによ
って生じる電磁誘導を利用して調理器等を加熱するものである。また電磁調理器１０００
は、コイル部１００１に流す電流を供給するためのバッテリー１００２及び電力調整装置
１００３、バッテリー１００２を充電するための太陽電池１００４を有する。なお図１１
（Ａ）では、バッテリー１００２を充電するための手段として太陽電池１００４を示した
が他の手段で充電する構成でもよい。サイリスタとして機能する半導体装置を具備する電
力調整装置１００３は、酸化物半導体層を具備する絶縁ゲート型トランジスタを有するこ
とでオフ電流を低減でき、電磁調理器１０００の非加熱時における低消費電力化を図るこ
とができる。
【０１０９】
図１１（Ｂ）は、半導体装置を有する電力調整装置を備えた応用例として、電動自転車
１０１０を示している。電動自転車１０１０は、モーター部１０１１に電流を流すことに
よって動力を得るものである。また電動自転車１０１０は、モーター部１０１１に流す電
流を供給するためのバッテリー１０１２及び電力調整装置１０１３を有する。なお図１１
（Ｂ）では、バッテリー１０１２を充電するための手段は特に図示しないが、別途発電機
等を設けて充電する構成でもよい。サイリスタとして機能する半導体装置を具備する電力
調整装置１０１３は、酸化物半導体層を具備する絶縁ゲート型トランジスタを有すること
でオフ電流を低減でき、電動自転車１０１０の非動作時における低消費電力化を図ること
ができる。なお、図１１（Ｂ）ではペダルを図示したが、なくてもよい。
【０１１０】
図１１（Ｃ）は、半導体装置を有する電力調整装置を備えた応用例として、電気自動車
１０２０を示している。電気自動車１０２０は、モーター部１０２１に電流を流すことに
よって動力を得るものである。また電気自動車１０２０は、モーター部１０２１に流す電
流を供給するためのバッテリー１０２２及び電力調整装置１０２３を有する。なお図１１
（Ｃ）では、バッテリー１０２２を充電するための手段は特に図示しないが、別途発電機
等を設けて充電する構成でもよい。サイリスタとして機能する半導体装置を具備する電力
調整装置１０２３は、酸化物半導体層を具備する絶縁ゲート型トランジスタを有すること
でオフ電流を低減でき、電気自動車１０２０の非動作時における低消費電力化を図ること
ができる。
【０１１１】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【符号の説明】
【０１１２】
１０１ 絶縁ゲート型トランジスタ
１０２ 絶縁ゲート型トランジスタ
１０３ 絶縁ゲート型トランジスタ
１０４ 絶縁ゲート型トランジスタ
１０５ 絶縁ゲート型トランジスタ
１０６ 絶縁ゲート型トランジスタ
１０７ 絶縁ゲート型トランジスタ
１０８ 絶縁ゲート型トランジスタ
１０９ 絶縁ゲート型トランジスタ
１１０ 容量素子
１１１ 抵抗素子
１１２ 配線
１１３ 配線
１１４ 配線
１１５ メモリ回路
１１６ インバータ回路
１１７ 負荷
２００ バッファ回路
２０１ バッファ回路
２１０ 絶縁ゲート型トランジスタ
２１１ 絶縁ゲート型トランジスタ
２１２ 絶縁ゲート型トランジスタ
２１３ 絶縁ゲート型トランジスタ
２２０ 絶縁ゲート型トランジスタ
２２１ 絶縁ゲート型トランジスタ
２２２ 絶縁ゲート型トランジスタ
２２３ 絶縁ゲート型トランジスタ
６０１ 基板
６０３ 絶縁膜
６０５ 電極
６０７ 酸化物半導体膜
６０９ 電極
６１１ ゲート絶縁膜
６１３ 電極
６１７ 絶縁膜
６２５ 配線
６２９ 配線
６３１ 配線
６４５ 絶縁ゲート型トランジスタ
１０００ 電磁調理器
１００１ コイル部
１００２ バッテリー
１００３ 電力調整装置
１００４ 太陽電池
１０１０ 電動自転車
１０１１ モーター部
１０１２ バッテリー
１０１３ 電力調整装置
１０２０ 電気自動車
１０２１ モーター部
１０２２ バッテリー
１０２３ 電力調整装置
１１００ サイリスタ
１１０１ ｎｐｎ型トランジスタ
１１０２ ｐｎｐ型トランジスタ
１１０３ 配線
１１０４ 配線
【特許請求の範囲】
【請求項１】
第１のトランジスタ乃至第９のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、を有し、
前記第１の配線には、第１の電位が供給され、
前記第２の配線には、第２の電位が供給され、
前記第３の配線には、第３の電位が供給され、
前記第１の電位、及び前記第２の電位は、前記第３の電位よりも高い電位であり、
前記第１のトランジスタのゲートは、入力端子に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第３の配線に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第７のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第８のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第６のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記容量素子の第１電極に電気的に接続され、
前記第４のトランジスタのゲートは、前記第８のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのゲートは、前記第９のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第５のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第７のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第７のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第８のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの一方は、出力端子に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記容量素子は、第２電極が前記第３の配線に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
第１のトランジスタ乃至第９のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、を有し、
前記第１のトランジスタ乃至前記第９のトランジスタにおいて、チャネルが形成される半導体層は酸化物半導体を含み、
前記第１の配線には、第１の電位が供給され、
前記第２の配線には、第２の電位が供給され、
前記第３の配線には、第３の電位が供給され、
前記第１の電位、及び前記第２の電位は、前記第３の電位よりも高い電位であり、
前記第１のトランジスタのゲートは、入力端子に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第３の配線に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第７のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第８のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第６のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記容量素子の第１電極に電気的に接続され、
前記第４のトランジスタのゲートは、前記第８のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのゲートは、前記第９のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第５のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第７のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第７のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第８のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの一方は、出力端子に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記容量素子は、第２電極が前記第３の配線に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
抵抗素子を有し、
前記抵抗素子は、前記第１のトランジスタのゲートと前記第３の配線との間に電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１の電位と前記第２の電位は、等電位であることを特徴とする半導体装置。
【請求項１】
第１のトランジスタ乃至第９のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、を有し、
前記第１の配線には、第１の電位が供給され、
前記第２の配線には、第２の電位が供給され、
前記第３の配線には、第３の電位が供給され、
前記第１の電位、及び前記第２の電位は、前記第３の電位よりも高い電位であり、
前記第１のトランジスタのゲートは、入力端子に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第３の配線に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第７のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第８のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第６のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記容量素子の第１電極に電気的に接続され、
前記第４のトランジスタのゲートは、前記第８のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのゲートは、前記第９のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第５のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第７のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第７のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第８のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの一方は、出力端子に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記容量素子は、第２電極が前記第３の配線に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
第１のトランジスタ乃至第９のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、を有し、
前記第１のトランジスタ乃至前記第９のトランジスタにおいて、チャネルが形成される半導体層は酸化物半導体を含み、
前記第１の配線には、第１の電位が供給され、
前記第２の配線には、第２の電位が供給され、
前記第３の配線には、第３の電位が供給され、
前記第１の電位、及び前記第２の電位は、前記第３の電位よりも高い電位であり、
前記第１のトランジスタのゲートは、入力端子に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第３の配線に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第７のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第８のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第６のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記容量素子の第１電極に電気的に接続され、
前記第４のトランジスタのゲートは、前記第８のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのゲートは、前記第９のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第５のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第７のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第７のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
前記第８のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの一方は、出力端子に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方は、前記第３の配線に電気的に接続され、
前記容量素子は、第２電極が前記第３の配線に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
抵抗素子を有し、
前記抵抗素子は、前記第１のトランジスタのゲートと前記第３の配線との間に電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１の電位と前記第２の電位は、等電位であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２３５１５６（Ｐ２０１２−２３５１５６Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１２−１６１３８９（Ｐ２０１２−１６１３８９）
【出願日】平成２４年７月２０日（２０１２．７．２０）
【分割の表示】特願２０１０−２４９５２０（Ｐ２０１０−２４９５２０）の分割
【原出願日】平成２２年１１月８日（２０１０．１１．８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２４年７月２０日（２０１２．７．２０）
【分割の表示】特願２０１０−２４９５２０（Ｐ２０１０−２４９５２０）の分割
【原出願日】平成２２年１１月８日（２０１０．１１．８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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