電力半導体デバイスのためのメサ終端構造とメサ終端構造をもつ電力半導体デバイスを形成するための方法
【課題】デバイスのピーク電界強度が低減し、実効的降服電圧を増加させ、デバイスの歩留まりを改善すること。
【解決手段】第1の伝導型を有するドリフト層と、前記ドリフト層上にあって、前記第1の伝導型とは反対の第2の伝導型を有し、前記ドリフト層とP−N接合を形成するバッファ層と、前記P−N接合の近傍の前記ドリフト層内にあって前記第2の伝導型を有する接合終端拡張領域とを含む電子デバイスを提供する。前記バッファ層は、前記接合終端拡張領域の埋め込み部分上を延びる階段部分を含む。関連する方法も開示される。
【解決手段】第1の伝導型を有するドリフト層と、前記ドリフト層上にあって、前記第1の伝導型とは反対の第2の伝導型を有し、前記ドリフト層とP−N接合を形成するバッファ層と、前記P−N接合の近傍の前記ドリフト層内にあって前記第2の伝導型を有する接合終端拡張領域とを含む電子デバイスを提供する。前記バッファ層は、前記接合終端拡張領域の埋め込み部分上を延びる階段部分を含む。関連する方法も開示される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、マイクロ電子デバイスに関し、より具体的には、電力半導体デバイスのための端部終端に関する。
【背景技術】
【0002】
ショットキー・ダイオードのような高電圧の炭化珪素(SiC)のデバイスは、約600V以上の電圧を扱うことができる。このようなダイオードは、その活性層の面積によっては約100アンペアまたはそれ以上の電流を扱うことができる。高電圧ショットキー・ダイオードは、特に電力の調整、分配、および制御の分野で多くの重要な応用分野を持っている。MOSFET、GTO、IGBT、BJTなどの他のタイプの高電圧半導体デバイスも、炭化珪素を用いて製作されてきた。
【0003】
SiCショットキー・ダイオード構造のような従来のSiCパワー・デバイスは、n型SiC基板を持ち、その上にドリフト領域として機能するn型エピタキシャル層が形成される。該デバイスは、典型的には、該n型層上に直接形成されるショットキー電極を含んでいる。ショットキー電極の周りには、典型的にはイオン注入によって形成されるp型JTE(接合終端拡張)領域がある。イオン注入は、アルミニウム、ホウ素、又は他の任意の適当なp型ドーパントであってよい。JTE領域の目的は、接合端部での電界集中を低減すること、および空乏領域がデバイスの表面と相互作用をするのを低減または防ぐためである。表面効果は、空乏領域を不均一に広げ、それがデバイスの降伏電圧に悪影響を及ぼす。他の終端技術は、ガード・リングおよび、表面効果によってより強く影響されるフローティング・フィールド・リングを含む。デバイスの端部への空乏領域の拡がりを低減するために、チャネル・ストップ領域が、窒素や燐のようなn型ドーパントをイオン注入することによって形成されてもよい。
【0004】
SiCショットキー・ダイオードの従来の終端の更なる例は、非特許文献1に記載されている。SiCショットキー障壁ダイオードのためのp型エピタキシ・ガード・リング終端は、非特許文献2に記載されている。更に、他の終端技術は、特許文献1に記載されている。
【発明の概要】
【課題を解決するための手段】
【0005】
接合終端拡張(JTE)技術に加えて、多重フローティング・ガード・リング(MFGR)およびフィールド・プレート(FP)が、高電圧炭化珪素デバイスにおいてよく用いられる終端系である。他の従来の端部終端技術は、メサ(台)端部終端技術である。しかしながら、メサ終端の存在は、接合終端拡張領域またはガード・リングが存在しても、高電界をメサのコーナーで発生さる。メサをオーバー・エッチングする技術は、メサのコーナーでの電界集中の問題を悪化させる。メサのコーナーでの高電界は、それがなければ所与のドリフト層の厚さとドーピングに対して期待される降服電圧よりもはるかに低い降服電圧になってしまう。
【0006】
従来のメサ終端PINダイオードは、図1に示されている。そこに示されているように、PINダイオード10は、p+層16とn+基板14との間にnドリフト層12を含む。図1は、PIN構造の半分を示す。すなわち、該構造は、(不図示の)鏡面対称部分を含む。陽極電極23は、p+層16上にあり、陰極電極25は、n+基板14に接してある。p+層16は、nドリフト層12上にメサとして形成される。複数のJTE地帯20A、20B、20Cを含んでいる接合終端拡張(JTE)領域20は、p+メサ16に隣接するnドリフト層12内に備えられている。JTE地帯20A、20B、20Cは、p型領域であり、その電荷の濃度レベルは、p+メサ16とnドリフト層12との間のP−N接合からの距離の増加とともに外側に向かって減少している。3つのJTE地帯20A、20B、20Cだけが示されているが、備えられるJTE地帯は、より多く、又はより少なくてもよい。
【0007】
図1に示されるように、p+メサ16に隣接したnドリフト層12は、例えば、エッチング処理制御の困難性のために,少しオーバー・エッチングされていて、それ故にp+メサ16の下のnドリフト層12の側壁12Aは露出している。ある場合には、オーバー・エッチングは、約3000Å程度まで起こる。露出した側壁12Aを保護するために、側壁イオン注入が行われることがあり、そこではp型不純物が、側壁12Aへイオン注入されて側壁イオン注入領域22を形成する。
【0008】
図1に示したPINダイオード構造10のような従来のメサ終端構造では、電界集中がメサのコーナー29で、又はその近くで起こり、その結果、コーナー29で強電界強度になる。この強電界強度は、デバイスの降服電圧を低減する可能性がある。例えば、従来のメサ終端PINダイオード構造は、厚さと、ドリフト層のドーピングと、JTEの設計とに基づく理論的な降服電圧は12kVであるが、実効降服電圧はわずかに8kVである。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】PCT特許公開出願書 第WO9、710、8754、発明の名称「電圧吸収端部を持つP−N接合を含むSiC半導体デバイス(SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge)」.
【非特許文献】
【0010】
【非特許文献1】シン(Singh)ら、「低リーク、高歩留まりを持つ4H−SiCショットキー・ダイオードの平面終端(Planar Termination in 4H−SiC Schottky Diodes With Low Leakage And High Yields)」、ISPSD’97、ページ157−160。
【非特許文献2】ウエノ(Ueno)ら、「高電圧SiCショットキー障壁ダイオードのためのガード・リング終端(The Guard−Ring Termination for High−Voltage SiC Schottky Barrier Diodes)」,アイイーイーイー、エレクトロン・デバイス・レターズ(IEEE Electron Device Letters)、16巻、7号、1995年7月、ページ331−332。
【0011】
いくつかの実施形態による電子デバイスは、第1の伝導型を持つドリフト層と、該ドリフト層上にあって第1の伝導型とは反対の第2の伝導型を持つバッファ層とを含む。該バッファ層は、該ドリフト層の第1の部分上を横切って伸び、該ドリフト層とP−N接合を形成する第1のメサを形成し,該バッファ層は、該ドリフト層の第2の部分を露出させる。該デバイスは、該バッファ層上にあって該ドリフト層とは反対側にあり該第2の伝導型をもつ第2の層を更に含む。該第2の層は、該バッファ層の第1の部分上を横切って伸び、該ドリフト層の該露出した第2の部分の近傍の該バッファ層の第2の部分を露出させている第2のメサを形成する。接合終端領域は、該ドリフト層の該露出した第2の部分内にあって、該第2の伝導型を持つ。該第2の伝導型をもつ埋め込み接合拡張部は、該ドリフト層内にある。該埋め込み接合拡張部は、該バッファ層と直接接触していて,少なくとも1部分は該バッファ層の下に伸びている。
【0012】
いくつかの実施形態では、該バッファ層は、約0.2から0.3μmの厚さを有する。該バッファ層は、該ドリフト層の正味のドーピング濃度より大きく、および/または、該第2の層の正味のドーピング濃度より少ない正味のドーピング濃度を有する。いくつかの実施形態では、該バッファ層の該正味のドーピング濃度は、約lxl017cm-3である。
【0013】
該埋め込み接合拡張部は、約lxl016cm-3と約lxl018cm-3の間の正味のドーピング濃度を有し、該ドリフト層の中へ該バッファ層の下0.3μmの深さまで拡がっている。該埋め込み接合拡張部は、イオン注入された領域を含んでもよい。
【0014】
該第1のメサは、該ドリフト層の表面上にあり、該ドリフト層の該表面に対して該第2のメサを通り過ぎて約10μmまたはそれ以上の幅で横に伸びている。
【0015】
接合終端領域は、複数のJTE地帯を含む接合終端拡張(JTE)領域を含んでもよい。いくつかの実施形態は、該埋め込み接合拡張部は、該JTE地帯の第1の地帯の横に隣接し、直接接触している。埋め込み接合拡張部と第1のJTE地帯とは、同じドーピング濃度を持ってもよい。
【0016】
いくつかの実施形態では、該埋め込み接合拡張部の第1の側は、該第1のメサの側壁と垂直方向に1直線に揃い、該埋め込み接合拡張部の第2の側は、該第2のメサの側壁と垂直方向に1直線に揃っている。
【0017】
該ドリフト層と該バッファ層との該P−N接合は、少なくとも約1kVの逆方向電圧を維持するように構成されている。
【0018】
いくつかの実施形態では、該ドリフト層と該バッファ層とは、炭化珪素の層を備える。
【0019】
更なる実施形態による電力半導体デバイスは、第1の伝導型を有するドリフト層と、該ドリフト層上にあって第1の伝導型とは反対の第2の伝導型を有する第1の層とを含む。該第1の層は、該ドリフト層の表面の第1の部分を横切って伸び、該ドリフト層とP−N接合を形成し、該ドリフト層の該表面の第2の部分を露出させるメサを含む。該第1の層は、主要部分と、該主要部分から横方向に該ドリフト層の該表面を横切って伸び、該第1の層の該主要部分と比べて薄い厚さを持つ階段部分とを備える。該デバイスは、該ドリフト層の表面で該階段部分の下にあって、該第2の伝導型を有する埋め込み接合拡張部と、該ドリフト層の該表面にあって、該埋め込み接合拡張部から延伸している接合終端部とを更に含む。該接合終端部は、該第2の伝導型を有し、該埋め込み接合拡張部と直接接触している。
【0020】
更なる実施形態による電子デバイスは、第1の伝導型を有するドリフト層と、該ドリフト層上にあって第1の伝導型とは反対の第2の伝導型を有し該ドリフト層とP−N接合を形成するバッファ層と、該P−N接合に隣接して該ドリフト層内に該第2の伝導型を有する接合終端拡張領域とを含む。該バッファ層は、該接合終端拡張領域の埋め込み部分上に伸びる階段部分を含む。
【0021】
いくつかの実施形態による電子デバイスを形成する方法は、第2の伝導型とは反対の第1の伝導型を有するドリフト層上に第2の伝導型を有する、準備段階のバッファ層を形成するステップと、該バッファ層上にあって該第2の伝導型を有する第1の層を形成するステップと、該準備段階のバッファ層の1部分を露出させる第1のメサを形成するために該第1の層を選択的にエッチングするステップと、該ドリフト層の第1の部分を覆い、該ドリフト層の第2の部分を露出させ、該第1のメサの下から突出したメサ状階段を含む第2のメサを形成するために該準備段階のバッファ層の該露出された1部分を選択的にエッチングするステップとを含む。該方法は、該ドリフト層内に接合終端領域を形成するために、該第2のメサに隣接した該ドリフト層内へ第2の伝導型のドーパントを選択的にイオン注入するステップと、該ドリフト層内に埋め込み接合拡張部を形成するために、該メサ状階段の下の該ドリフト層の一部分に該メサ状階段を通して第2の伝導型のドーパントを選択的にイオン注入するステップとを更に含む。
【図面の簡単な説明】
【0022】
本発明を更に理解を得ることを意図して、本出願書を構成する1部分に含まれている付属の図面は、本発明の或る実施形態を示すものである。図においては、
【0023】
【図1】従来のメサ終端PINダイオード構造の断面図である。
【図2A】本発明のいくつかの実施形態によるメサ終端PINダイオード構造の断面図である。
【図2B】本発明のいくつかの実施形態によるメサ終端PINダイオード構造の断面図である。
【図3A】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図3B】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図3C】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図3D】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図3E】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図4】本発明のいくつかの実施形態によるメサ終端ゲート・ターン・オフ(GTO)サイリスタ構造の断面図である。
【図5】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図6】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図7】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図8】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図9】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図10A】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【図10B】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【図10C】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【図10D】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【図10E】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【発明を実施するための形態】
【0024】
本発明の実施形態は、本発明の実施形態を示している付属の図面を参照して以下により完全に記述する。本発明は、しかしながら、他の多くの形態でも実施できて、ここに言及する実施形態だけに限定されるものと思うべきではない。むしろ、この開示内容が、完璧であり完全であって、本発明の技術範囲を当業者に完全に伝達されるようにする目的で、これらの実施形態は提供されている。全体を通して、同様の参照番号は同様の要素を指している。
【0025】
「第1の」、「第2の」などという順序を表す用語は、ここでは、色々な要素を記述するために用いられているが、これらの要素は、これらの用語によって制限されるべきではないと理解されたい。これらの用語は、1つの要素を他と区別するためだけに用いられている。例えば、本発明の範囲から逸脱することなしに、第1の要素は、第2の要素と呼ぶことも出来、同様に第2の要素は第1の要素と呼ぶこともできる。ここで用いられるように「および/または」という用語は、関連して列挙された事項の1つ以上の任意のまたはすべての組み合わせを含む。
【0026】
ここに用いられる用語は、特定の実施形態を記述する目的のためだけであり、本発明を限定しようとするものではない。ここで用いられるように、単数形「ひとつの」「該」は、文脈から明らかにそうでないと示されている場合を除いては、複数形も含んでいるものとしている。この明細書にて用いられるときに、「を備えている」「を含んで構成されている」「含む」および/または「含んでいる」という用語は、記述された特徴物、整数、工程、操作、要素、および/または部品の存在を規定しているが、1つ以上の他の特徴物、整数、工程、操作、要素、部品および/またはそれらの集合が存在することを、或いは付加されることを排除するものではないことは、更に理解するべきである。
【0027】
そうでないと規定された場合を除いては、(技術用語及び科学用語を含んで)ここで用いる全ての用語は、本発明が属する技術分野の通常の技術を持つ者が共通して理解するようなものと同じ意味を持つものである。ここで用いられる用語は、本明細書および関連技術文献における文脈と矛盾のない意味を持つものと解釈されるべきであり、ここで明確に規定されていない場合は、理想化されたり、或いは過度に公式的な意味で解釈されるべきではない、ということはさらに理解されよう。
【0028】
ここである層、領域、または基板が他の要素「の上にある」または「の上に伸びている」といわれる場合は、それが他の要素の直接上に形成されている、又は直接上に伸びている場合もあれば、介在する要素が存在してもよい、ということは理解されよう。対照的に、ある要素が他の要素の直接上にある、又は直接上に伸びていると言われた場合は、介在する要素は存在しない。或る要素が他の要素に「接合している」または「結合している」と言われた場合には、他の要素に直接接合または結合されていてもよいし、介在する要素が存在してもよい、ということも理解されよう。対照的に、或る要素が他の要素に「直接接合している」または「直接結合している」と言われた場合には、介在する要素は存在しない。
【0029】
「下に」、あるいは「上に」、あるいは「上部に」あるいは「より下に」あるいは「水平の」あるいは「横の」「垂直の」「の上面に」などという相対関係を表す用語は、図に示されたような1つの要素、層,あるいは領域の他の要素、層あるいは領域に対する関係を記述するためにここでは用いられる。これらの用語は、図に示された方位に加えて、デバイスの異なる方位に広げることも出来るということも意図されているものと理解されよう。
【0030】
本発明の実施形態は、本発明の理想化された実施形態(及び中間構造)の概略的な図面である断面図を参照してここに記述される。図における層や領域の厚さは、明瞭に示すために誇張されている。更に、たとえば製造技術および/または公差の結果として、図示の形からの変形が起こることが予想される。このように、本発明の実施形態は、ここに図示したような領域の特定の形に制限されているものと考えるべきではなく、たとえば、製造過程の結果としての変形を含むべきものである。たとえば、長方形として示されるイオン注入領域は、通常は、注入された領域から非注入領域への階段的な変化ではなく、その端部で注入イオン濃度の丸まった、あるいは曲がった特徴および/または勾配を持っているであろう。同様に、イオン注入によって形成される埋め込み領域は、この埋め込み領域とイオン注入が行われる表面との間の領域に何がしかの注入イオンが存在するであろう。このように、図示した領域は本来、概略的であり、その形はデバイスの領域の実際の形を示そうとしているのではなく、本発明の技術範囲を制限しようとするものでもない。
【0031】
本発明のいくつかの実施形態は、層および/または領域の多数キャリア濃度を指している、n型またはp型のような伝導型を持つことを特徴とする、半導体の層および/または領域に言及しながら記述される。このように、n型材料は、負の電荷をもった電子が平衡時に多数キャリア濃度となり、一方、p型材料は、正の電荷をもった正孔が平衡時に多数キャリア濃度となる。或る材料は、他の層または領域に比べてより大きな(「+」)又はより小さな(「−」)多数キャリア濃度であることを示すために、(n+、n-、p+、p-、n++、n--、p++、p--などのように)「+」または「−」を付けて示される。しかしながら、このような記号は、層または領域内の多数または少数キャリアの特定の濃度が存在することを意味するものではない。
【0032】
本発明のいくつかの実施形態によれば、メサ終端半導体デバイス構造は、図2Aと2Bに示されるが、この図面は、それぞれのPIN構造の半分を示している。図2Aを参照すると、いくつかの実施形態によるPINダイオード100Aは、n+層114上にnドリフト層112を含む。ドリフト層112は、例えば、2H、4H、6H、3Cおよび/または15Rの多形を有し約2xl014cm-3から約lxl017cm-3のドーパント濃度を持つn型炭化珪素から形成される。nドリフト層112の厚さとドーピング濃度は、所望の阻止電圧および/またはオン抵抗を実現するように選ばれる。例えば、デバイスが10kVの阻止電圧を持つためには、nドリフト層112は、厚さが約100μmでドーピング濃度が約2xl014cm-3を有する。n+層114は、成長基板であってもよく、いくつかの実施形態では、2H、4H、6H、3Cおよび/または15R多形で、軸ずれのない、または軸ずれを持つ炭化珪素のバルク単結晶を含んでもよい。いくつかの実施形態では、nドリフト層112は、4Hまたは6HのSiC基板のバルク単結晶を含んでもよく、n+層114は、nドリフト層112上にイオン注入された領域またはエピタキシャル領域を含んでもよい。
【0033】
p型バッファ層122は、第1のメサとしてnドリフト層112上に形成され、p+層116は、第2のメサとしてバッファ層122上に形成される。バッファ層122は、nドリフト層112とP−N接合を形成する。バッファ層とp+層116とはどちらも、ドリフト層112上にメサを形成している。しかしながら、バッファ層122は、p+メサ116の側壁116Aを超えて約10μmの距離wだけ伸びるように形成され、それによってp+メサ116の側壁116Aを超えて伸びるp型メサの階段121を区画する。バッファ層122は、約0.2μmから約0.3μmの範囲の厚さを有する。バッファ層122は、エピタキシャル層として形成されてもよいので、バッファ層122の厚さおよびドーピング濃度は、正確に制御できる。バッファ層は、約lxl016cm-3から約lxl018cm-3の範囲のドーピング濃度を有する。
【0034】
陽極電極123は、p+層116上にあり、陰極電極125は、n+層114に接してある。
【0035】
複数のJTE地帯120A、120B、120Cを含む接合終端拡張(JTE)領域120は、nドリフト層112内にあってバッファ層メサ122の近傍に備えられる。JTE地帯120A、120B、120Cは、p型領域であって、バッファ層122とnドリフト層112との間のP−N接合からの距離が外側に行くに従って減少する電荷濃度レベルを持つp型領域である。JTE地帯120A、120B、120Cが3つ示されているが、より多くの、又はより少ない数のJTE地帯を備えてもよい。例えば、いくつかの実施形態では、JTE領域120は、バッファ層122とnドリフト層112との間のP−N接合からの距離に関して単調に減少する電荷濃度レベルを有する15個のJTE地帯を含む。いくつかの実施形態では、第1のJTE地帯120Aは、約2xl017cm-3のドーピング濃度を持ち、ドリフト層112の中へ約0.5μmだけ伸びていて、全電荷密度は約lxl013cm-2である。
【0036】
更に、p型の埋め込み接合拡張部124は、nドリフト層112内の、バッファ層メサ122によって区画されたメサ階段121の下部に備えられる。埋め込み接合拡張部124は、JTE領域120と接触してもよいし、第1のJTE地帯120Aとおなじドーピング・レベルを有してもよい。埋め込み接合拡張部は、バッファ層メサ122の階段121を通してドーパントをイオン注入し、それ故、p+メサ116の側壁116Aと自己整合されるように形成されてもよい。更に、埋め込み接合拡張部124は、n型ドリフト層112内へ第1のJTE地帯120Aよりは短い距離だけ伸びていてもよい。例えば、埋め込み接合拡張部124は、n型ドリフト層112内へ約0.3μm伸び、一方、第1のJTE地帯120Aは、n型ドリフト層112内へ約0.5μm伸びていてもよい。
【0037】
バッファ層122によって区画されたメサ階段121と埋め込み接合拡張部124とを備えることによって、p+メサ116がバッファ層122と出会うコーナー129Aおよびバッファ層メサ122がドリフト層112と出会うコーナー129Bとは、デバイスが電圧阻止状態にあるときに、従来のメサ終端と比べて高電界に対してより保護される。従がって、本発明の実施形態によるデバイスでは、ピーク電界強度が低減し、実効的降服電圧が増加する。更に、オーバー・エッチングが、デバイスにおけるピーク電界の許容できない程度の増加をもたらすことはないので、デバイスの歩留まりは、増加する。
【0038】
図2Bに示すように、nドリフト層112は、例えば、エッチング工程制御の困難性のために、バッファ層メサ122の近傍で少しオーバー・エッチングされる。約3000Åまでのオーバー・エッチングは時々起る。オーバー・エッチングの結果、バッファ層122の下のnドリフト層112の側壁112Aは露出される。しかしながら、側壁の露出部分は、埋め込み接合拡張部124によって占められる領域の中にあり、それ故に、nドリフト層は、露出した側壁にまでは伸びない。露出した側壁112Aをさらに保護するためには、p型不純物が露出された側壁へイオン注入されるような任意選択の側壁イオン注入を行ってもよい。
【0039】
特に炭化珪素をドライ・エッチング技術を用いてエッチングする場合は、エッチング速度はウェーハごとに変わる。しかしながら、第1のメサと第2のメサを形成するために、p型層122、116をエッチングするときは、オーバー・エッチングが起こるが、そのようなオーバー・エッチングは、デバイス特性には大きな影響を及ぼすものではなく,それゆえにウェーハ上の使用可能なデバイスの歩留りは増加する。
【0040】
図3Aから3Eは、本発明によるいろいろな実施形態によるメサ端部終端技術を用いることができるデバイスの他のタイプを示す。それぞれの場合、デバイスは、ドリフト層と、ドリフト層上にあって階段を形成するバッファ層と、ドリフト層内にあって階段の下の埋め込み接合拡張部とを含み、バッファ層と埋め込み接合拡張部とは、ドリフト層の伝導型とは反対の伝導型を有することを特徴とする。図3Aから3Eの実施形態に示すように、デバイスのドリフト層は、p型またはn型でよく、バッファ層および埋め込み接合は、反対の伝導型(すなわちn型またはp型)をもつ。
【0041】
例えば、図3Aを参照すると、いくつかの実施形態によるUMOSFET(U字型金属―酸化物―半導体電界効果トランジスタ)構造200Aは、n+層114上のn型ドリフト層112を含む。p型バッファ層122は、第1のメサとして、n型ドリフト層112上に形成され、p型ボディー層132とn+ソース層134を含む第2のメサ135は、バッファ層122上に形成される。バッファ層122は、ドリフト層112上を第2のメサ135の第1の側壁を通り越して伸びるメサ階段を形成し、埋め込み接合拡張部124は、該階段の下にある。ゲート酸化膜138が、第2のメサ135の第1の表面とは反対の第2の表面上に形成され、ゲート電極136がゲート酸化膜138上に形成される。
【0042】
p型JTE地帯120A、120B、120Cを含む接合終端拡張(JTE)領域120が、nドリフト層112の表面に埋め込み接合拡張部124に隣接して形成される。ソースとドレインとのオーム性電極133、131が、それぞれのn+層134、114に接して形成される。
【0043】
いくつかの実施形態によるn−IGBT(絶縁ゲート・バイポーラ・トランジスタ)構造200Bが図3Bに示される。n−IGBT200Bは、n型ドリフト層112がp+エミッタ層140に接して形成される点を除いては、図3Aに示したUMOSFET200Aと同様な構造を持つ。
【0044】
いくつかの実施形態によるp−IGBT構造200Cは、図3Cに示されている 。p−IGBT構造は、n+エミッタ層140´上にp型ドリフト層112´を含む。n型バッファ層122´が、第1のメサとしてp型ドリフト層112´上に形成され、n型層142´とp+層144´を含む第2のメサ145´は、バッファ層122´上に形成される。バッファ層122´は、ドリフト層112´上を第2のメサ145´の第1の側壁を超えて伸びている階段を形成し、n型埋め込み接合拡張部124´は、階段の下にある。ゲート酸化膜148´が、第2のメサ145´の第1の表面とは反対側の第2の表面上に形成され、ゲート電極146´は、ゲート酸化膜148´上にある。
【0045】
接合終端拡張領域120´は、埋め込み接合拡張部124´の近傍のp−ドリフト層112´の表面に形成される。これらの実施形態では、JTE領域120´は、n型JTE地帯120A´、120B´、120C´を含む。 オーム性電極143´、141´が、それぞれp+層144´およびn+層140´に接して形成される。
【0046】
いくつかの実施形態によるn型BJT(バイポーラ接合トランジスタ)200Dは、図3Dに示されている。n−BJT200Dは、n+エミッタ層150上にn型ドリフト層112を含む。p型バッファ層122は、第1のメサとしてn型ドリフト層112上に形成され、p型ベース層152とn+コレクタ層154を含む第2のメサ155が、バッファ層122上に形成される。バッファ層122は、ドリフト層112上に、第2のメサ155の第1の側壁を超えて伸びる階段を形成する。埋め込み接合拡張部124は、階段の下にある。
【0047】
p型JTE地帯120A、120B、120Cを含む接合終端拡張(JTE)領域120は、埋め込み接合拡張部124の近傍のnドリフト層112の表面に形成される。コレクタとエミッタのオーム性電極131、133が、それぞれn+層150、154に接して形成される。
【0048】
図3Eは、いくつかの実施形態によるn型ゲート・ターン・オフ(GTO)サイリスタ200Eを示す。GTO200Eは、n型ドリフト層112がp+陰極層150上に形成されることを除いては、図3Dに示したn型BJT200Dと同様の層構造をもつ。
【0049】
図4は、シミュレーションの目的のために用いられる、いくつかの実施形態によるp−GTO構造300の例を示す。GTO構造300は、厚さ60μmのp型ドリフト層312を含み、その上にn型ベース層362がメサとして備えられる。ドリフト層312は、シミュレーション用の正味p型ドーピング濃度3xl014cm-3をもち、n+層314上に備えられる。シミュレーションでは、個別のバッファ層を区画するのではなく、n型ベース層362は、部分的にドリフト層312上を伸びる階段部分331を含むとする。p+メサ316は、n型ベース層362上にある。n型埋め込み接合拡張部324が、ドリフト層312内にあってベース層362の階段部分331の下に形成される。例示のために示された最初の3つのp型JTE地帯320A、320B、および320Cを含む15個の地帯をもつ接合終端拡張(JTE)領域320が、埋め込み接合拡張部324の近傍のドリフト層312の表面に備えられる。第1のJTE地帯320Aは、深さが約0.5μmで全ドーズが約1xl013cm-2を有する。陽極と陰極のオーミック電極323、321が、それぞれp+層316およびn+層314に接して形成される。
【0050】
ベース層362の階段部分331は、高さhが0.2から0.3μmであり、(p+メサ316の側面から測った)横幅wは10μmより大きい。ベース層362は、シミュレーション用の正味のドーピング濃度1xl017cm-3を有し、一方、ドリフト層312は、シミュレーション用の正味のドーピング濃度2xl014cm-3を有する。図4にdとして示したドリフト領域のオーバー・エッチング量がシミュレーション・パラメータである。
【0051】
図4に示されたGTO構造300の動作は、シミュレーションされ、ベース層から伸びている階段部分を含まない標準構造の動作特性と比較された。標準構造内の電界は、逆方向阻止条件下で、いろいろなレベルのオーバー・エッチング量に対してシミュレーションされた。結果は図5に示されている。 特に、図5は、標準構造でオーバー・エッチング量がそれぞれ0.3,0.15および0μmの場合を表す曲線202、204および206を含む。図5では、電界がy軸上に示され、一方、構造を横断する横方向距離がx軸上に示されている。そこに示されているように、標準デバイス内のピーク電界は、オーバー・エッチング量とともにかなり増加し、オーバー・エッチングなしの場合は約 1.53MV/cmであるが0.3μmオーバー・エッチングの場合は約1.73MV/cmとなる。ピーク電界が0.1MV/cm増大することは、構造の電圧阻止能力が約10V/μmだけ低下することに対応する。
【0052】
図6は、オーバー・エッチングなしの場合の埋め込み接合拡張部324のいろいろなドーピング・レベルに対するGTO構造300のピーク電界の低減のシミュレーション結果を示す。図6では、電界がy軸上に示され、一方、構造を横断する横方向距離がx軸上に示されている。曲線212は、標準構造における電界を示す。曲線214は、埋め込み接合拡張部324が3xl017cm-3のドーピング濃度を持つ場合のGTO構造300の電界を表す。図6に示すように、埋め込み接合拡張部324のドーピング・レベルが、1xl016cm-3から3xl017cm-3へ増加すると、ピーク電界は大幅に低下する。特に、埋め込み接合拡張部324のドーピング・レベルが3xl017cm-3の時には、デバイスのピーク電界は、約0.12MV/cmだけ低減することが示されている。
【0053】
図7は、オーバー・エッチングが0.15μmである場合の、埋め込み接合拡張部324のいろいろなドーピング・レベルに対するGTO構造300のピーク電界の低減を表すシミュレーション結果を示す。図7では、電界がy軸上に示され、一方、構造を横断する横方向距離がx軸上に示されている。曲線222は、標準構造内の電界を表す。曲線224は、埋め込み接合拡張部324のドーピング濃度が3xl017cm-3である場合のGTO構造300内の電界を表す。図7に示すように、オーバー・エッチング量が0.15μmの時でも、埋め込み接合拡張部324のドーピング・レベルが、1xl016cm-3から3xl017cm-3へ増加すると、ピーク電界はかなり低減する。特に、埋め込み接合拡張部324のドーピング・レベルが3xl017cm-3の時は、デバイスのピーク電界は、約0.15MV/cmだけ低減することが示されている。
【0054】
図8は、オーバー・エッチングが0.3μmである場合の、埋め込み接合拡張部324のいろいろなドーピング・レベルに対するGTO構造300のピーク電界の低減を表すシミュレーション結果を示す。図8では、電界がy軸上に示され、一方、構造を横断する横方向距離がx軸上に示されている。曲線232は、標準構造内の電界を表す。曲線234は、埋め込み接合拡張部324のドーピング濃度が3xl017cm-3である場合のGTO構造300内の電界を表す。図8に示すように、オーバー・エッチング量が0.3μmの時でも、埋め込み接合拡張部324のドーピング・レベルが、1xl016cm-3から3xl017cm-3へ増加すると、ピーク電界はかなり低減する。特に、埋め込み接合拡張部324のドーピング・レベルが3xl017cm-3の時は、デバイスのピーク電界は、約0.18MV/cmだけ低減することが示されている。
【0055】
図9は、オーバー・エッチングがいろいろなレベルである場合の、埋め込み接合拡張部324のいろいろなドーピング・レベルに対するピーク電界の低減を表すシミュレーション結果を示す。図9では、ピーク電界がy軸上に示され、一方、埋め込み接合拡張部324のドーピング濃度がx軸上に示されている。曲線242は、オーバー・エッチング量が0.3μmの時のデバイスのピーク電界を表す。曲線244は、オーバー・エッチング量が0.15μmの時のデバイスのピーク電界を表す。曲線246は、オーバー・エッチング量が0μmの時のデバイスのピーク電界を表す。どの場合も、埋め込み接合拡張部324のドーピング・レベルが、1xl016cm-3から3.5xl017cm-3へ増加すると、デバイスのピーク電界は標準構造に比べてかなり低減することが示されている。
【0056】
本発明の実施形態によるメサ終端構造の形成は、図10A−10Eに示されている。そこに示されているように、ドリフト層112は、基板114上に形成される。図10A−10Eに示した実施形態では、ドリフト層112はn型である。しかしながら、ドリフト層112は、いくつかの実施形態では、p型であってもよく、構造の他の層の伝導型は、それに従がって調整される。
【0057】
p型の、準備段階のバッファ層122´は、例えば、化学気相堆積法(CVD)を用いたエピタキシャル成長を用いて、ドリフト層112上に形成される。準備段階のバッファ層122´は、約0.2μmから約0.3μmの厚さを持ち、約1xl016cm-3から約3xl017cm-3のドーピング濃度を持つ。準備段階のp+層116´は、準備段階のバッファ層122´上に、例えば、化学気相堆積法(CVD)を用いたエピタキシャル成長を用いて形成される。
【0058】
図10Bを参照すると、第1のエッチング・マスク400が、準備段階のp+層116´上に形成され、準備段階のp+層116´は、ドライ・エッチングされてp+メサ116を形成する。図10Cを参照すると、第2のエッチング・マスク410が、p+メサ116上に形成され、一部分は、準備段階のバッファ層122´上に伸びている。準備段階のバッファ層122´は、次に、ドライ・エッチングされて、ドリフト層112を横切ってp+メサ116の側壁を通り越して横方向に伸びるメサ階段部分121を含むバッファ層122を形成する。
【0059】
準備段階のp+層116´と準備段階のバッファ層122´とをエッチングするステップは、フッ素ベースのエッチング化学機構を用いる反応性イオン・エッチングのようなドライ・エッチングを用いて行われる。誘導性結合プラズマ(ICP)のような他のドライ・エッチング技術を用いてもよい。エッチングの深さ制御は、エッチング過程でエッチング表面に探針をたてて、エッチング表面に電圧を印加して行われる。印加電圧に応じて探針を通って流れる電流のレベルが、エッチング中の層のドーピング濃度に応じて変化する。
【0060】
図10Eを参照すると、次に、p型ドーパントが、p+メサ116の近傍のドリフト層112の表面にイオン注入され、メサ階段121の下に埋め込み接合拡張部124を形成し、また、ドリフト層112の表面に接合終端拡張地帯120A、120B、120Cなどを形成する。いくつかの実施形態によれば、所望のドーピング分布をもつ埋め込み接合拡張部124を作る目的で、多段イオン注入を行ってもよい。イオン注入に対して、ドリフト層112の異なる領域を選択的に露出させるために、異なるイオン注入マスクを用いてもよい。窒素をp型ドリフト層にイオン注入して、炭化珪素中に約1xl017cm-3のドーピング濃度を持ち約0.6μmの深さで広がるドーピング分布をもつ埋め込み接合拡張部を形成するために、例えば、表1に示したドーピング計画表を用いてもよい。
【0061】
【表1】
【0062】
本発明の実施形態は、炭化珪素ベースの電力半導体デバイスに用いられると有利である。しかしながら、 本発明は、炭化珪素に限定されるものではなく、その実施形態は、シリコン、SiGe、GaAs、GaNなどに基づく材料系を含む他の材料系に基づく電力半導体デバイスにも適用できる。更には、本発明の実施形態は、ドリフト層およびメサ終端を含み、MOSFET、IGBT、GTO、BJT、MCT(MOS制御サイリスタ)および他のユニポーラおよび/またはバイポーラ・デバイス構造を含む任意の電力半導体構造に用いられると有利である。
【0063】
図面と明細書とでは、本発明の典型的で好適なる実施形態が記述された。専門用語が用いられたが、それらは一般的で、記述の目的でのみ用いられたものであり、限定しようとする目的で用いられたものではない。本発明の範囲は、以下の請求項において述べられている。
【技術分野】
【0001】
本発明は、マイクロ電子デバイスに関し、より具体的には、電力半導体デバイスのための端部終端に関する。
【背景技術】
【0002】
ショットキー・ダイオードのような高電圧の炭化珪素(SiC)のデバイスは、約600V以上の電圧を扱うことができる。このようなダイオードは、その活性層の面積によっては約100アンペアまたはそれ以上の電流を扱うことができる。高電圧ショットキー・ダイオードは、特に電力の調整、分配、および制御の分野で多くの重要な応用分野を持っている。MOSFET、GTO、IGBT、BJTなどの他のタイプの高電圧半導体デバイスも、炭化珪素を用いて製作されてきた。
【0003】
SiCショットキー・ダイオード構造のような従来のSiCパワー・デバイスは、n型SiC基板を持ち、その上にドリフト領域として機能するn型エピタキシャル層が形成される。該デバイスは、典型的には、該n型層上に直接形成されるショットキー電極を含んでいる。ショットキー電極の周りには、典型的にはイオン注入によって形成されるp型JTE(接合終端拡張)領域がある。イオン注入は、アルミニウム、ホウ素、又は他の任意の適当なp型ドーパントであってよい。JTE領域の目的は、接合端部での電界集中を低減すること、および空乏領域がデバイスの表面と相互作用をするのを低減または防ぐためである。表面効果は、空乏領域を不均一に広げ、それがデバイスの降伏電圧に悪影響を及ぼす。他の終端技術は、ガード・リングおよび、表面効果によってより強く影響されるフローティング・フィールド・リングを含む。デバイスの端部への空乏領域の拡がりを低減するために、チャネル・ストップ領域が、窒素や燐のようなn型ドーパントをイオン注入することによって形成されてもよい。
【0004】
SiCショットキー・ダイオードの従来の終端の更なる例は、非特許文献1に記載されている。SiCショットキー障壁ダイオードのためのp型エピタキシ・ガード・リング終端は、非特許文献2に記載されている。更に、他の終端技術は、特許文献1に記載されている。
【発明の概要】
【課題を解決するための手段】
【0005】
接合終端拡張(JTE)技術に加えて、多重フローティング・ガード・リング(MFGR)およびフィールド・プレート(FP)が、高電圧炭化珪素デバイスにおいてよく用いられる終端系である。他の従来の端部終端技術は、メサ(台)端部終端技術である。しかしながら、メサ終端の存在は、接合終端拡張領域またはガード・リングが存在しても、高電界をメサのコーナーで発生さる。メサをオーバー・エッチングする技術は、メサのコーナーでの電界集中の問題を悪化させる。メサのコーナーでの高電界は、それがなければ所与のドリフト層の厚さとドーピングに対して期待される降服電圧よりもはるかに低い降服電圧になってしまう。
【0006】
従来のメサ終端PINダイオードは、図1に示されている。そこに示されているように、PINダイオード10は、p+層16とn+基板14との間にnドリフト層12を含む。図1は、PIN構造の半分を示す。すなわち、該構造は、(不図示の)鏡面対称部分を含む。陽極電極23は、p+層16上にあり、陰極電極25は、n+基板14に接してある。p+層16は、nドリフト層12上にメサとして形成される。複数のJTE地帯20A、20B、20Cを含んでいる接合終端拡張(JTE)領域20は、p+メサ16に隣接するnドリフト層12内に備えられている。JTE地帯20A、20B、20Cは、p型領域であり、その電荷の濃度レベルは、p+メサ16とnドリフト層12との間のP−N接合からの距離の増加とともに外側に向かって減少している。3つのJTE地帯20A、20B、20Cだけが示されているが、備えられるJTE地帯は、より多く、又はより少なくてもよい。
【0007】
図1に示されるように、p+メサ16に隣接したnドリフト層12は、例えば、エッチング処理制御の困難性のために,少しオーバー・エッチングされていて、それ故にp+メサ16の下のnドリフト層12の側壁12Aは露出している。ある場合には、オーバー・エッチングは、約3000Å程度まで起こる。露出した側壁12Aを保護するために、側壁イオン注入が行われることがあり、そこではp型不純物が、側壁12Aへイオン注入されて側壁イオン注入領域22を形成する。
【0008】
図1に示したPINダイオード構造10のような従来のメサ終端構造では、電界集中がメサのコーナー29で、又はその近くで起こり、その結果、コーナー29で強電界強度になる。この強電界強度は、デバイスの降服電圧を低減する可能性がある。例えば、従来のメサ終端PINダイオード構造は、厚さと、ドリフト層のドーピングと、JTEの設計とに基づく理論的な降服電圧は12kVであるが、実効降服電圧はわずかに8kVである。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】PCT特許公開出願書 第WO9、710、8754、発明の名称「電圧吸収端部を持つP−N接合を含むSiC半導体デバイス(SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge)」.
【非特許文献】
【0010】
【非特許文献1】シン(Singh)ら、「低リーク、高歩留まりを持つ4H−SiCショットキー・ダイオードの平面終端(Planar Termination in 4H−SiC Schottky Diodes With Low Leakage And High Yields)」、ISPSD’97、ページ157−160。
【非特許文献2】ウエノ(Ueno)ら、「高電圧SiCショットキー障壁ダイオードのためのガード・リング終端(The Guard−Ring Termination for High−Voltage SiC Schottky Barrier Diodes)」,アイイーイーイー、エレクトロン・デバイス・レターズ(IEEE Electron Device Letters)、16巻、7号、1995年7月、ページ331−332。
【0011】
いくつかの実施形態による電子デバイスは、第1の伝導型を持つドリフト層と、該ドリフト層上にあって第1の伝導型とは反対の第2の伝導型を持つバッファ層とを含む。該バッファ層は、該ドリフト層の第1の部分上を横切って伸び、該ドリフト層とP−N接合を形成する第1のメサを形成し,該バッファ層は、該ドリフト層の第2の部分を露出させる。該デバイスは、該バッファ層上にあって該ドリフト層とは反対側にあり該第2の伝導型をもつ第2の層を更に含む。該第2の層は、該バッファ層の第1の部分上を横切って伸び、該ドリフト層の該露出した第2の部分の近傍の該バッファ層の第2の部分を露出させている第2のメサを形成する。接合終端領域は、該ドリフト層の該露出した第2の部分内にあって、該第2の伝導型を持つ。該第2の伝導型をもつ埋め込み接合拡張部は、該ドリフト層内にある。該埋め込み接合拡張部は、該バッファ層と直接接触していて,少なくとも1部分は該バッファ層の下に伸びている。
【0012】
いくつかの実施形態では、該バッファ層は、約0.2から0.3μmの厚さを有する。該バッファ層は、該ドリフト層の正味のドーピング濃度より大きく、および/または、該第2の層の正味のドーピング濃度より少ない正味のドーピング濃度を有する。いくつかの実施形態では、該バッファ層の該正味のドーピング濃度は、約lxl017cm-3である。
【0013】
該埋め込み接合拡張部は、約lxl016cm-3と約lxl018cm-3の間の正味のドーピング濃度を有し、該ドリフト層の中へ該バッファ層の下0.3μmの深さまで拡がっている。該埋め込み接合拡張部は、イオン注入された領域を含んでもよい。
【0014】
該第1のメサは、該ドリフト層の表面上にあり、該ドリフト層の該表面に対して該第2のメサを通り過ぎて約10μmまたはそれ以上の幅で横に伸びている。
【0015】
接合終端領域は、複数のJTE地帯を含む接合終端拡張(JTE)領域を含んでもよい。いくつかの実施形態は、該埋め込み接合拡張部は、該JTE地帯の第1の地帯の横に隣接し、直接接触している。埋め込み接合拡張部と第1のJTE地帯とは、同じドーピング濃度を持ってもよい。
【0016】
いくつかの実施形態では、該埋め込み接合拡張部の第1の側は、該第1のメサの側壁と垂直方向に1直線に揃い、該埋め込み接合拡張部の第2の側は、該第2のメサの側壁と垂直方向に1直線に揃っている。
【0017】
該ドリフト層と該バッファ層との該P−N接合は、少なくとも約1kVの逆方向電圧を維持するように構成されている。
【0018】
いくつかの実施形態では、該ドリフト層と該バッファ層とは、炭化珪素の層を備える。
【0019】
更なる実施形態による電力半導体デバイスは、第1の伝導型を有するドリフト層と、該ドリフト層上にあって第1の伝導型とは反対の第2の伝導型を有する第1の層とを含む。該第1の層は、該ドリフト層の表面の第1の部分を横切って伸び、該ドリフト層とP−N接合を形成し、該ドリフト層の該表面の第2の部分を露出させるメサを含む。該第1の層は、主要部分と、該主要部分から横方向に該ドリフト層の該表面を横切って伸び、該第1の層の該主要部分と比べて薄い厚さを持つ階段部分とを備える。該デバイスは、該ドリフト層の表面で該階段部分の下にあって、該第2の伝導型を有する埋め込み接合拡張部と、該ドリフト層の該表面にあって、該埋め込み接合拡張部から延伸している接合終端部とを更に含む。該接合終端部は、該第2の伝導型を有し、該埋め込み接合拡張部と直接接触している。
【0020】
更なる実施形態による電子デバイスは、第1の伝導型を有するドリフト層と、該ドリフト層上にあって第1の伝導型とは反対の第2の伝導型を有し該ドリフト層とP−N接合を形成するバッファ層と、該P−N接合に隣接して該ドリフト層内に該第2の伝導型を有する接合終端拡張領域とを含む。該バッファ層は、該接合終端拡張領域の埋め込み部分上に伸びる階段部分を含む。
【0021】
いくつかの実施形態による電子デバイスを形成する方法は、第2の伝導型とは反対の第1の伝導型を有するドリフト層上に第2の伝導型を有する、準備段階のバッファ層を形成するステップと、該バッファ層上にあって該第2の伝導型を有する第1の層を形成するステップと、該準備段階のバッファ層の1部分を露出させる第1のメサを形成するために該第1の層を選択的にエッチングするステップと、該ドリフト層の第1の部分を覆い、該ドリフト層の第2の部分を露出させ、該第1のメサの下から突出したメサ状階段を含む第2のメサを形成するために該準備段階のバッファ層の該露出された1部分を選択的にエッチングするステップとを含む。該方法は、該ドリフト層内に接合終端領域を形成するために、該第2のメサに隣接した該ドリフト層内へ第2の伝導型のドーパントを選択的にイオン注入するステップと、該ドリフト層内に埋め込み接合拡張部を形成するために、該メサ状階段の下の該ドリフト層の一部分に該メサ状階段を通して第2の伝導型のドーパントを選択的にイオン注入するステップとを更に含む。
【図面の簡単な説明】
【0022】
本発明を更に理解を得ることを意図して、本出願書を構成する1部分に含まれている付属の図面は、本発明の或る実施形態を示すものである。図においては、
【0023】
【図1】従来のメサ終端PINダイオード構造の断面図である。
【図2A】本発明のいくつかの実施形態によるメサ終端PINダイオード構造の断面図である。
【図2B】本発明のいくつかの実施形態によるメサ終端PINダイオード構造の断面図である。
【図3A】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図3B】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図3C】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図3D】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図3E】本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。
【図4】本発明のいくつかの実施形態によるメサ終端ゲート・ターン・オフ(GTO)サイリスタ構造の断面図である。
【図5】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図6】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図7】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図8】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図9】図4のGTO構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。
【図10A】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【図10B】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【図10C】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【図10D】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【図10E】本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。
【発明を実施するための形態】
【0024】
本発明の実施形態は、本発明の実施形態を示している付属の図面を参照して以下により完全に記述する。本発明は、しかしながら、他の多くの形態でも実施できて、ここに言及する実施形態だけに限定されるものと思うべきではない。むしろ、この開示内容が、完璧であり完全であって、本発明の技術範囲を当業者に完全に伝達されるようにする目的で、これらの実施形態は提供されている。全体を通して、同様の参照番号は同様の要素を指している。
【0025】
「第1の」、「第2の」などという順序を表す用語は、ここでは、色々な要素を記述するために用いられているが、これらの要素は、これらの用語によって制限されるべきではないと理解されたい。これらの用語は、1つの要素を他と区別するためだけに用いられている。例えば、本発明の範囲から逸脱することなしに、第1の要素は、第2の要素と呼ぶことも出来、同様に第2の要素は第1の要素と呼ぶこともできる。ここで用いられるように「および/または」という用語は、関連して列挙された事項の1つ以上の任意のまたはすべての組み合わせを含む。
【0026】
ここに用いられる用語は、特定の実施形態を記述する目的のためだけであり、本発明を限定しようとするものではない。ここで用いられるように、単数形「ひとつの」「該」は、文脈から明らかにそうでないと示されている場合を除いては、複数形も含んでいるものとしている。この明細書にて用いられるときに、「を備えている」「を含んで構成されている」「含む」および/または「含んでいる」という用語は、記述された特徴物、整数、工程、操作、要素、および/または部品の存在を規定しているが、1つ以上の他の特徴物、整数、工程、操作、要素、部品および/またはそれらの集合が存在することを、或いは付加されることを排除するものではないことは、更に理解するべきである。
【0027】
そうでないと規定された場合を除いては、(技術用語及び科学用語を含んで)ここで用いる全ての用語は、本発明が属する技術分野の通常の技術を持つ者が共通して理解するようなものと同じ意味を持つものである。ここで用いられる用語は、本明細書および関連技術文献における文脈と矛盾のない意味を持つものと解釈されるべきであり、ここで明確に規定されていない場合は、理想化されたり、或いは過度に公式的な意味で解釈されるべきではない、ということはさらに理解されよう。
【0028】
ここである層、領域、または基板が他の要素「の上にある」または「の上に伸びている」といわれる場合は、それが他の要素の直接上に形成されている、又は直接上に伸びている場合もあれば、介在する要素が存在してもよい、ということは理解されよう。対照的に、ある要素が他の要素の直接上にある、又は直接上に伸びていると言われた場合は、介在する要素は存在しない。或る要素が他の要素に「接合している」または「結合している」と言われた場合には、他の要素に直接接合または結合されていてもよいし、介在する要素が存在してもよい、ということも理解されよう。対照的に、或る要素が他の要素に「直接接合している」または「直接結合している」と言われた場合には、介在する要素は存在しない。
【0029】
「下に」、あるいは「上に」、あるいは「上部に」あるいは「より下に」あるいは「水平の」あるいは「横の」「垂直の」「の上面に」などという相対関係を表す用語は、図に示されたような1つの要素、層,あるいは領域の他の要素、層あるいは領域に対する関係を記述するためにここでは用いられる。これらの用語は、図に示された方位に加えて、デバイスの異なる方位に広げることも出来るということも意図されているものと理解されよう。
【0030】
本発明の実施形態は、本発明の理想化された実施形態(及び中間構造)の概略的な図面である断面図を参照してここに記述される。図における層や領域の厚さは、明瞭に示すために誇張されている。更に、たとえば製造技術および/または公差の結果として、図示の形からの変形が起こることが予想される。このように、本発明の実施形態は、ここに図示したような領域の特定の形に制限されているものと考えるべきではなく、たとえば、製造過程の結果としての変形を含むべきものである。たとえば、長方形として示されるイオン注入領域は、通常は、注入された領域から非注入領域への階段的な変化ではなく、その端部で注入イオン濃度の丸まった、あるいは曲がった特徴および/または勾配を持っているであろう。同様に、イオン注入によって形成される埋め込み領域は、この埋め込み領域とイオン注入が行われる表面との間の領域に何がしかの注入イオンが存在するであろう。このように、図示した領域は本来、概略的であり、その形はデバイスの領域の実際の形を示そうとしているのではなく、本発明の技術範囲を制限しようとするものでもない。
【0031】
本発明のいくつかの実施形態は、層および/または領域の多数キャリア濃度を指している、n型またはp型のような伝導型を持つことを特徴とする、半導体の層および/または領域に言及しながら記述される。このように、n型材料は、負の電荷をもった電子が平衡時に多数キャリア濃度となり、一方、p型材料は、正の電荷をもった正孔が平衡時に多数キャリア濃度となる。或る材料は、他の層または領域に比べてより大きな(「+」)又はより小さな(「−」)多数キャリア濃度であることを示すために、(n+、n-、p+、p-、n++、n--、p++、p--などのように)「+」または「−」を付けて示される。しかしながら、このような記号は、層または領域内の多数または少数キャリアの特定の濃度が存在することを意味するものではない。
【0032】
本発明のいくつかの実施形態によれば、メサ終端半導体デバイス構造は、図2Aと2Bに示されるが、この図面は、それぞれのPIN構造の半分を示している。図2Aを参照すると、いくつかの実施形態によるPINダイオード100Aは、n+層114上にnドリフト層112を含む。ドリフト層112は、例えば、2H、4H、6H、3Cおよび/または15Rの多形を有し約2xl014cm-3から約lxl017cm-3のドーパント濃度を持つn型炭化珪素から形成される。nドリフト層112の厚さとドーピング濃度は、所望の阻止電圧および/またはオン抵抗を実現するように選ばれる。例えば、デバイスが10kVの阻止電圧を持つためには、nドリフト層112は、厚さが約100μmでドーピング濃度が約2xl014cm-3を有する。n+層114は、成長基板であってもよく、いくつかの実施形態では、2H、4H、6H、3Cおよび/または15R多形で、軸ずれのない、または軸ずれを持つ炭化珪素のバルク単結晶を含んでもよい。いくつかの実施形態では、nドリフト層112は、4Hまたは6HのSiC基板のバルク単結晶を含んでもよく、n+層114は、nドリフト層112上にイオン注入された領域またはエピタキシャル領域を含んでもよい。
【0033】
p型バッファ層122は、第1のメサとしてnドリフト層112上に形成され、p+層116は、第2のメサとしてバッファ層122上に形成される。バッファ層122は、nドリフト層112とP−N接合を形成する。バッファ層とp+層116とはどちらも、ドリフト層112上にメサを形成している。しかしながら、バッファ層122は、p+メサ116の側壁116Aを超えて約10μmの距離wだけ伸びるように形成され、それによってp+メサ116の側壁116Aを超えて伸びるp型メサの階段121を区画する。バッファ層122は、約0.2μmから約0.3μmの範囲の厚さを有する。バッファ層122は、エピタキシャル層として形成されてもよいので、バッファ層122の厚さおよびドーピング濃度は、正確に制御できる。バッファ層は、約lxl016cm-3から約lxl018cm-3の範囲のドーピング濃度を有する。
【0034】
陽極電極123は、p+層116上にあり、陰極電極125は、n+層114に接してある。
【0035】
複数のJTE地帯120A、120B、120Cを含む接合終端拡張(JTE)領域120は、nドリフト層112内にあってバッファ層メサ122の近傍に備えられる。JTE地帯120A、120B、120Cは、p型領域であって、バッファ層122とnドリフト層112との間のP−N接合からの距離が外側に行くに従って減少する電荷濃度レベルを持つp型領域である。JTE地帯120A、120B、120Cが3つ示されているが、より多くの、又はより少ない数のJTE地帯を備えてもよい。例えば、いくつかの実施形態では、JTE領域120は、バッファ層122とnドリフト層112との間のP−N接合からの距離に関して単調に減少する電荷濃度レベルを有する15個のJTE地帯を含む。いくつかの実施形態では、第1のJTE地帯120Aは、約2xl017cm-3のドーピング濃度を持ち、ドリフト層112の中へ約0.5μmだけ伸びていて、全電荷密度は約lxl013cm-2である。
【0036】
更に、p型の埋め込み接合拡張部124は、nドリフト層112内の、バッファ層メサ122によって区画されたメサ階段121の下部に備えられる。埋め込み接合拡張部124は、JTE領域120と接触してもよいし、第1のJTE地帯120Aとおなじドーピング・レベルを有してもよい。埋め込み接合拡張部は、バッファ層メサ122の階段121を通してドーパントをイオン注入し、それ故、p+メサ116の側壁116Aと自己整合されるように形成されてもよい。更に、埋め込み接合拡張部124は、n型ドリフト層112内へ第1のJTE地帯120Aよりは短い距離だけ伸びていてもよい。例えば、埋め込み接合拡張部124は、n型ドリフト層112内へ約0.3μm伸び、一方、第1のJTE地帯120Aは、n型ドリフト層112内へ約0.5μm伸びていてもよい。
【0037】
バッファ層122によって区画されたメサ階段121と埋め込み接合拡張部124とを備えることによって、p+メサ116がバッファ層122と出会うコーナー129Aおよびバッファ層メサ122がドリフト層112と出会うコーナー129Bとは、デバイスが電圧阻止状態にあるときに、従来のメサ終端と比べて高電界に対してより保護される。従がって、本発明の実施形態によるデバイスでは、ピーク電界強度が低減し、実効的降服電圧が増加する。更に、オーバー・エッチングが、デバイスにおけるピーク電界の許容できない程度の増加をもたらすことはないので、デバイスの歩留まりは、増加する。
【0038】
図2Bに示すように、nドリフト層112は、例えば、エッチング工程制御の困難性のために、バッファ層メサ122の近傍で少しオーバー・エッチングされる。約3000Åまでのオーバー・エッチングは時々起る。オーバー・エッチングの結果、バッファ層122の下のnドリフト層112の側壁112Aは露出される。しかしながら、側壁の露出部分は、埋め込み接合拡張部124によって占められる領域の中にあり、それ故に、nドリフト層は、露出した側壁にまでは伸びない。露出した側壁112Aをさらに保護するためには、p型不純物が露出された側壁へイオン注入されるような任意選択の側壁イオン注入を行ってもよい。
【0039】
特に炭化珪素をドライ・エッチング技術を用いてエッチングする場合は、エッチング速度はウェーハごとに変わる。しかしながら、第1のメサと第2のメサを形成するために、p型層122、116をエッチングするときは、オーバー・エッチングが起こるが、そのようなオーバー・エッチングは、デバイス特性には大きな影響を及ぼすものではなく,それゆえにウェーハ上の使用可能なデバイスの歩留りは増加する。
【0040】
図3Aから3Eは、本発明によるいろいろな実施形態によるメサ端部終端技術を用いることができるデバイスの他のタイプを示す。それぞれの場合、デバイスは、ドリフト層と、ドリフト層上にあって階段を形成するバッファ層と、ドリフト層内にあって階段の下の埋め込み接合拡張部とを含み、バッファ層と埋め込み接合拡張部とは、ドリフト層の伝導型とは反対の伝導型を有することを特徴とする。図3Aから3Eの実施形態に示すように、デバイスのドリフト層は、p型またはn型でよく、バッファ層および埋め込み接合は、反対の伝導型(すなわちn型またはp型)をもつ。
【0041】
例えば、図3Aを参照すると、いくつかの実施形態によるUMOSFET(U字型金属―酸化物―半導体電界効果トランジスタ)構造200Aは、n+層114上のn型ドリフト層112を含む。p型バッファ層122は、第1のメサとして、n型ドリフト層112上に形成され、p型ボディー層132とn+ソース層134を含む第2のメサ135は、バッファ層122上に形成される。バッファ層122は、ドリフト層112上を第2のメサ135の第1の側壁を通り越して伸びるメサ階段を形成し、埋め込み接合拡張部124は、該階段の下にある。ゲート酸化膜138が、第2のメサ135の第1の表面とは反対の第2の表面上に形成され、ゲート電極136がゲート酸化膜138上に形成される。
【0042】
p型JTE地帯120A、120B、120Cを含む接合終端拡張(JTE)領域120が、nドリフト層112の表面に埋め込み接合拡張部124に隣接して形成される。ソースとドレインとのオーム性電極133、131が、それぞれのn+層134、114に接して形成される。
【0043】
いくつかの実施形態によるn−IGBT(絶縁ゲート・バイポーラ・トランジスタ)構造200Bが図3Bに示される。n−IGBT200Bは、n型ドリフト層112がp+エミッタ層140に接して形成される点を除いては、図3Aに示したUMOSFET200Aと同様な構造を持つ。
【0044】
いくつかの実施形態によるp−IGBT構造200Cは、図3Cに示されている 。p−IGBT構造は、n+エミッタ層140´上にp型ドリフト層112´を含む。n型バッファ層122´が、第1のメサとしてp型ドリフト層112´上に形成され、n型層142´とp+層144´を含む第2のメサ145´は、バッファ層122´上に形成される。バッファ層122´は、ドリフト層112´上を第2のメサ145´の第1の側壁を超えて伸びている階段を形成し、n型埋め込み接合拡張部124´は、階段の下にある。ゲート酸化膜148´が、第2のメサ145´の第1の表面とは反対側の第2の表面上に形成され、ゲート電極146´は、ゲート酸化膜148´上にある。
【0045】
接合終端拡張領域120´は、埋め込み接合拡張部124´の近傍のp−ドリフト層112´の表面に形成される。これらの実施形態では、JTE領域120´は、n型JTE地帯120A´、120B´、120C´を含む。 オーム性電極143´、141´が、それぞれp+層144´およびn+層140´に接して形成される。
【0046】
いくつかの実施形態によるn型BJT(バイポーラ接合トランジスタ)200Dは、図3Dに示されている。n−BJT200Dは、n+エミッタ層150上にn型ドリフト層112を含む。p型バッファ層122は、第1のメサとしてn型ドリフト層112上に形成され、p型ベース層152とn+コレクタ層154を含む第2のメサ155が、バッファ層122上に形成される。バッファ層122は、ドリフト層112上に、第2のメサ155の第1の側壁を超えて伸びる階段を形成する。埋め込み接合拡張部124は、階段の下にある。
【0047】
p型JTE地帯120A、120B、120Cを含む接合終端拡張(JTE)領域120は、埋め込み接合拡張部124の近傍のnドリフト層112の表面に形成される。コレクタとエミッタのオーム性電極131、133が、それぞれn+層150、154に接して形成される。
【0048】
図3Eは、いくつかの実施形態によるn型ゲート・ターン・オフ(GTO)サイリスタ200Eを示す。GTO200Eは、n型ドリフト層112がp+陰極層150上に形成されることを除いては、図3Dに示したn型BJT200Dと同様の層構造をもつ。
【0049】
図4は、シミュレーションの目的のために用いられる、いくつかの実施形態によるp−GTO構造300の例を示す。GTO構造300は、厚さ60μmのp型ドリフト層312を含み、その上にn型ベース層362がメサとして備えられる。ドリフト層312は、シミュレーション用の正味p型ドーピング濃度3xl014cm-3をもち、n+層314上に備えられる。シミュレーションでは、個別のバッファ層を区画するのではなく、n型ベース層362は、部分的にドリフト層312上を伸びる階段部分331を含むとする。p+メサ316は、n型ベース層362上にある。n型埋め込み接合拡張部324が、ドリフト層312内にあってベース層362の階段部分331の下に形成される。例示のために示された最初の3つのp型JTE地帯320A、320B、および320Cを含む15個の地帯をもつ接合終端拡張(JTE)領域320が、埋め込み接合拡張部324の近傍のドリフト層312の表面に備えられる。第1のJTE地帯320Aは、深さが約0.5μmで全ドーズが約1xl013cm-2を有する。陽極と陰極のオーミック電極323、321が、それぞれp+層316およびn+層314に接して形成される。
【0050】
ベース層362の階段部分331は、高さhが0.2から0.3μmであり、(p+メサ316の側面から測った)横幅wは10μmより大きい。ベース層362は、シミュレーション用の正味のドーピング濃度1xl017cm-3を有し、一方、ドリフト層312は、シミュレーション用の正味のドーピング濃度2xl014cm-3を有する。図4にdとして示したドリフト領域のオーバー・エッチング量がシミュレーション・パラメータである。
【0051】
図4に示されたGTO構造300の動作は、シミュレーションされ、ベース層から伸びている階段部分を含まない標準構造の動作特性と比較された。標準構造内の電界は、逆方向阻止条件下で、いろいろなレベルのオーバー・エッチング量に対してシミュレーションされた。結果は図5に示されている。 特に、図5は、標準構造でオーバー・エッチング量がそれぞれ0.3,0.15および0μmの場合を表す曲線202、204および206を含む。図5では、電界がy軸上に示され、一方、構造を横断する横方向距離がx軸上に示されている。そこに示されているように、標準デバイス内のピーク電界は、オーバー・エッチング量とともにかなり増加し、オーバー・エッチングなしの場合は約 1.53MV/cmであるが0.3μmオーバー・エッチングの場合は約1.73MV/cmとなる。ピーク電界が0.1MV/cm増大することは、構造の電圧阻止能力が約10V/μmだけ低下することに対応する。
【0052】
図6は、オーバー・エッチングなしの場合の埋め込み接合拡張部324のいろいろなドーピング・レベルに対するGTO構造300のピーク電界の低減のシミュレーション結果を示す。図6では、電界がy軸上に示され、一方、構造を横断する横方向距離がx軸上に示されている。曲線212は、標準構造における電界を示す。曲線214は、埋め込み接合拡張部324が3xl017cm-3のドーピング濃度を持つ場合のGTO構造300の電界を表す。図6に示すように、埋め込み接合拡張部324のドーピング・レベルが、1xl016cm-3から3xl017cm-3へ増加すると、ピーク電界は大幅に低下する。特に、埋め込み接合拡張部324のドーピング・レベルが3xl017cm-3の時には、デバイスのピーク電界は、約0.12MV/cmだけ低減することが示されている。
【0053】
図7は、オーバー・エッチングが0.15μmである場合の、埋め込み接合拡張部324のいろいろなドーピング・レベルに対するGTO構造300のピーク電界の低減を表すシミュレーション結果を示す。図7では、電界がy軸上に示され、一方、構造を横断する横方向距離がx軸上に示されている。曲線222は、標準構造内の電界を表す。曲線224は、埋め込み接合拡張部324のドーピング濃度が3xl017cm-3である場合のGTO構造300内の電界を表す。図7に示すように、オーバー・エッチング量が0.15μmの時でも、埋め込み接合拡張部324のドーピング・レベルが、1xl016cm-3から3xl017cm-3へ増加すると、ピーク電界はかなり低減する。特に、埋め込み接合拡張部324のドーピング・レベルが3xl017cm-3の時は、デバイスのピーク電界は、約0.15MV/cmだけ低減することが示されている。
【0054】
図8は、オーバー・エッチングが0.3μmである場合の、埋め込み接合拡張部324のいろいろなドーピング・レベルに対するGTO構造300のピーク電界の低減を表すシミュレーション結果を示す。図8では、電界がy軸上に示され、一方、構造を横断する横方向距離がx軸上に示されている。曲線232は、標準構造内の電界を表す。曲線234は、埋め込み接合拡張部324のドーピング濃度が3xl017cm-3である場合のGTO構造300内の電界を表す。図8に示すように、オーバー・エッチング量が0.3μmの時でも、埋め込み接合拡張部324のドーピング・レベルが、1xl016cm-3から3xl017cm-3へ増加すると、ピーク電界はかなり低減する。特に、埋め込み接合拡張部324のドーピング・レベルが3xl017cm-3の時は、デバイスのピーク電界は、約0.18MV/cmだけ低減することが示されている。
【0055】
図9は、オーバー・エッチングがいろいろなレベルである場合の、埋め込み接合拡張部324のいろいろなドーピング・レベルに対するピーク電界の低減を表すシミュレーション結果を示す。図9では、ピーク電界がy軸上に示され、一方、埋め込み接合拡張部324のドーピング濃度がx軸上に示されている。曲線242は、オーバー・エッチング量が0.3μmの時のデバイスのピーク電界を表す。曲線244は、オーバー・エッチング量が0.15μmの時のデバイスのピーク電界を表す。曲線246は、オーバー・エッチング量が0μmの時のデバイスのピーク電界を表す。どの場合も、埋め込み接合拡張部324のドーピング・レベルが、1xl016cm-3から3.5xl017cm-3へ増加すると、デバイスのピーク電界は標準構造に比べてかなり低減することが示されている。
【0056】
本発明の実施形態によるメサ終端構造の形成は、図10A−10Eに示されている。そこに示されているように、ドリフト層112は、基板114上に形成される。図10A−10Eに示した実施形態では、ドリフト層112はn型である。しかしながら、ドリフト層112は、いくつかの実施形態では、p型であってもよく、構造の他の層の伝導型は、それに従がって調整される。
【0057】
p型の、準備段階のバッファ層122´は、例えば、化学気相堆積法(CVD)を用いたエピタキシャル成長を用いて、ドリフト層112上に形成される。準備段階のバッファ層122´は、約0.2μmから約0.3μmの厚さを持ち、約1xl016cm-3から約3xl017cm-3のドーピング濃度を持つ。準備段階のp+層116´は、準備段階のバッファ層122´上に、例えば、化学気相堆積法(CVD)を用いたエピタキシャル成長を用いて形成される。
【0058】
図10Bを参照すると、第1のエッチング・マスク400が、準備段階のp+層116´上に形成され、準備段階のp+層116´は、ドライ・エッチングされてp+メサ116を形成する。図10Cを参照すると、第2のエッチング・マスク410が、p+メサ116上に形成され、一部分は、準備段階のバッファ層122´上に伸びている。準備段階のバッファ層122´は、次に、ドライ・エッチングされて、ドリフト層112を横切ってp+メサ116の側壁を通り越して横方向に伸びるメサ階段部分121を含むバッファ層122を形成する。
【0059】
準備段階のp+層116´と準備段階のバッファ層122´とをエッチングするステップは、フッ素ベースのエッチング化学機構を用いる反応性イオン・エッチングのようなドライ・エッチングを用いて行われる。誘導性結合プラズマ(ICP)のような他のドライ・エッチング技術を用いてもよい。エッチングの深さ制御は、エッチング過程でエッチング表面に探針をたてて、エッチング表面に電圧を印加して行われる。印加電圧に応じて探針を通って流れる電流のレベルが、エッチング中の層のドーピング濃度に応じて変化する。
【0060】
図10Eを参照すると、次に、p型ドーパントが、p+メサ116の近傍のドリフト層112の表面にイオン注入され、メサ階段121の下に埋め込み接合拡張部124を形成し、また、ドリフト層112の表面に接合終端拡張地帯120A、120B、120Cなどを形成する。いくつかの実施形態によれば、所望のドーピング分布をもつ埋め込み接合拡張部124を作る目的で、多段イオン注入を行ってもよい。イオン注入に対して、ドリフト層112の異なる領域を選択的に露出させるために、異なるイオン注入マスクを用いてもよい。窒素をp型ドリフト層にイオン注入して、炭化珪素中に約1xl017cm-3のドーピング濃度を持ち約0.6μmの深さで広がるドーピング分布をもつ埋め込み接合拡張部を形成するために、例えば、表1に示したドーピング計画表を用いてもよい。
【0061】
【表1】
【0062】
本発明の実施形態は、炭化珪素ベースの電力半導体デバイスに用いられると有利である。しかしながら、 本発明は、炭化珪素に限定されるものではなく、その実施形態は、シリコン、SiGe、GaAs、GaNなどに基づく材料系を含む他の材料系に基づく電力半導体デバイスにも適用できる。更には、本発明の実施形態は、ドリフト層およびメサ終端を含み、MOSFET、IGBT、GTO、BJT、MCT(MOS制御サイリスタ)および他のユニポーラおよび/またはバイポーラ・デバイス構造を含む任意の電力半導体構造に用いられると有利である。
【0063】
図面と明細書とでは、本発明の典型的で好適なる実施形態が記述された。専門用語が用いられたが、それらは一般的で、記述の目的でのみ用いられたものであり、限定しようとする目的で用いられたものではない。本発明の範囲は、以下の請求項において述べられている。
【特許請求の範囲】
【請求項1】
第1の伝導型を持ち第1の部分と第2の部分とを含むドリフト層と、
前記ドリフト層上にあって第2の伝導型を持ち、第3の部分と第4の部分とを有するバッファ層であって、前記バッファ層は、前記ドリフト層の前記第1の部分上にあって前記ドリフト層とP−N接合を形成する第1のメサを区画し、前記バッファ層は、前記ドリフト層の前記第2の部分上にはないことを特徴とするバッファ層と、
前記バッファ層上にあって前記ドリフト層とは反対側にあり、前記第2の伝導型をもつ第2の層であって、前記第2の層は、前記バッファ層の前記第3の部分上にあって、前記ドリフト層の前記第2の部分の近傍の前記バッファ層の前記第4の部分上にはない第2のメサを区画することを特徴とする第2の層と、
前記ドリフト層の前記第2の部分内にある接合終端領域であって、前記接合終端領域は、前記第2の伝導型を持つことを特徴とする接合終端領域と、
前記ドリフト層の前記第1の部分内にあって、前記第2の伝導型をもち、前記バッファ層と直接接触していて、少なくとも1部分は前記バッファ層の前記第4の部分の下にある埋め込み接合拡張部と
を備えた電子デバイス。
【請求項2】
前記バッファ層は、約0.2から0.3μmの厚さを有することを特徴とする、請求項1に記載の電子デバイス。
【請求項3】
前記バッファ層は、前記ドリフト層の正味のドーピング濃度より大きな正味のドーピング濃度を有することを特徴とする、請求項1に記載の電子デバイス。
【請求項4】
前記バッファ層の前記正味のドーピング濃度は、前記第2の層の正味のドーピング濃度より少ないことを特徴とする、請求項3に記載の電子デバイス。
【請求項5】
前記バッファ層の前記正味のドーピング濃度は、約lxl017cm-3であることを特徴とする、請求項1に記載の電子デバイス。
【請求項6】
前記埋め込み接合拡張部は、約lxl016cm-3と約lxl018cm-3の間の正味のドーピング濃度を有し、前記ドリフト層の中へ前記バッファ層の下へ0.3μmの深さまで拡がっていることを特徴とする、請求項1に記載の電子デバイス。
【請求項7】
前記第1のメサは、前記ドリフト層の表面上にあり、前記第1のメサは、前記ドリフト層の前記表面に対して前記第2のメサを通り過ぎて約10μmまたはそれ以上の幅で横に伸びていることを特徴とする、請求項1に記載の電子デバイス。
【請求項8】
前記埋め込み接合拡張部は、イオン注入された領域を含むことを特徴とする、請求項1に記載の電子デバイス。
【請求項9】
前記接合終端領域は、複数の接合終端拡張(JTE)地帯を含む接合終端拡張(JTE)領域を備えることを特徴とする、請求項1に記載の電子デバイス。
【請求項10】
前記埋め込み接合拡張部は、前記JTE地帯の第1の地帯の横に隣接し、直接接触していることを特徴とする、請求項1に記載の電子デバイス。
【請求項11】
前記埋め込み接合拡張部と前記第1のJTE地帯とは、同じドーピング濃度を有することを特徴とする、請求項10に記載の電子デバイス。
【請求項12】
前記埋め込み接合拡張部の第1の側は、前記第1のメサの側壁と垂直方向に一直線に揃い、前記埋め込み接合拡張部の第2の側は、前記第2のメサの側壁と垂直方向に一直線に揃っていることを特徴とする、請求項1に記載の電子デバイス。
【請求項13】
前記ドリフト層と前記バッファ層との前記P−N接合は、少なくとも約1kVの逆方向電圧を維持するように構成されていることを特徴とする、請求項1に記載の電子デバイス。
【請求項14】
前記ドリフト層と前記バッファ層とは、炭化珪素の層を備えることを特徴とする、請求項1に記載の電子デバイス。
【請求項15】
前記第2の伝導型は、前記第1の伝導型とは反対であることを特徴とする、請求項1に記載の電子デバイス。
【請求項16】
第1の伝導型を有するドリフト層と、
前記ドリフト層上にあって第2の伝導型を有する第1の層であって、前記第1の層は、前記ドリフト層の表面の第1の部分を横切って伸び、前記ドリフト層とP−N接合を形成し、前記ドリフト層の前記表面の第2の部分を露出させるメサを含むことを特徴とし、前記第1の層は、主要部分と、前記主要部分から横方向に前記ドリフト層の前記表面を横切って伸び、前記第1の層の前記主要部分と比べて薄い厚さを持つ階段部分とを備えることを特徴とする第1の層と、
前記ドリフト層の表面で前記階段部分の下にあって、前記第2の伝導型を有する埋め込み接合拡張部と、
前記ドリフト層の前記表面にあって、前記埋め込み接合拡張部から延伸している接合終端部であって、前記接合終端部は、前記第2の伝導型を有し、前記埋め込み接合拡張部と直接接触していることを特徴とする接合終端部と
を備えた電力半導体デバイス。
【請求項17】
前記第2の伝導型は、前記第1の伝導型とは反対であることを特徴とする、請求項16に記載の電力半導体デバイス。
【請求項18】
第1の伝導型を有するドリフト層と、
前記ドリフト層上にあって第2の伝導型を有し、前記ドリフト層とP−N接合を形成するバッファ層と、
前記P−N接合に隣接して前記ドリフト層内に前記第2の伝導型を有する接合終端拡張領域と
を備え、前記バッファ層は、前記接合終端拡張領域の埋め込み部分上に伸びる階段部分を備えることを特徴とする電子デバイス。
【請求項19】
前記第2の伝導型は、前記第1の伝導型とは反対であることを特徴とする、請求項18に記載の電子デバイス。
【請求項20】
電子デバイスを形成する方法であって、
第1の伝導型を有するドリフト層上に第2の伝導型を有する、準備段階のバッファ層を形成するステップと、
前記準備段階のバッファ層上にあって前記第2の伝導型を有する第1の層を形成するステップと、
前記準備段階のバッファ層の一部分を露出させる第1のメサを形成するために前記第1の層を選択的にエッチングするステップと、
前記ドリフト層の第1の部分を覆い、前記ドリフト層の第2の部分を露出させ、前記第1のメサから突出したメサ状階段を含む第2のメサを形成するために、前記準備段階のバッファ層の前記露出された一部分を選択的にエッチングするステップと、
前記ドリフト層内に接合終端領域を形成するために、前記第2のメサに隣接した前記ドリフト層内へ第2の伝導型のドーパントを選択的にイオン注入するステップと、
前記ドリフト層内に埋め込み接合拡張部を形成するために、前記メサ状階段の下の前記ドリフト層の1部分に前記メサ状階段を通して第2の伝導型のドーパントを選択的にイオン注入するステップと
を備えた方法。
【請求項21】
前記第2の伝導型は、前記第1の伝導型とは反対であることを特徴とする、請求項20に記載の方法。
【請求項22】
前記バッファ層は、約0.2から0.3μmの厚さを有し、前記埋め込み接合拡張部は、約lxl016cm-3から約4xl017cm-3の間の正味のドーピング濃度を有しすることを特徴とする、請求項20に記載の方法。
【請求項23】
前記埋め込み接合拡張部の第1の側は、前記第1のメサの側壁と垂直方向に一直線に揃い、前記埋め込み接合拡張部の第2の側は、前記第2のメサの側壁と垂直方向に一直線に揃っていることを特徴とする、請求項20に記載の方法。
【請求項24】
前記埋め込み接合拡張部は、前記ドリフト層の中へ前記バッファ層の下へ0.3μmの深さまで拡がっていることを特徴とする、請求項20に記載の方法。
【請求項1】
第1の伝導型を持ち第1の部分と第2の部分とを含むドリフト層と、
前記ドリフト層上にあって第2の伝導型を持ち、第3の部分と第4の部分とを有するバッファ層であって、前記バッファ層は、前記ドリフト層の前記第1の部分上にあって前記ドリフト層とP−N接合を形成する第1のメサを区画し、前記バッファ層は、前記ドリフト層の前記第2の部分上にはないことを特徴とするバッファ層と、
前記バッファ層上にあって前記ドリフト層とは反対側にあり、前記第2の伝導型をもつ第2の層であって、前記第2の層は、前記バッファ層の前記第3の部分上にあって、前記ドリフト層の前記第2の部分の近傍の前記バッファ層の前記第4の部分上にはない第2のメサを区画することを特徴とする第2の層と、
前記ドリフト層の前記第2の部分内にある接合終端領域であって、前記接合終端領域は、前記第2の伝導型を持つことを特徴とする接合終端領域と、
前記ドリフト層の前記第1の部分内にあって、前記第2の伝導型をもち、前記バッファ層と直接接触していて、少なくとも1部分は前記バッファ層の前記第4の部分の下にある埋め込み接合拡張部と
を備えた電子デバイス。
【請求項2】
前記バッファ層は、約0.2から0.3μmの厚さを有することを特徴とする、請求項1に記載の電子デバイス。
【請求項3】
前記バッファ層は、前記ドリフト層の正味のドーピング濃度より大きな正味のドーピング濃度を有することを特徴とする、請求項1に記載の電子デバイス。
【請求項4】
前記バッファ層の前記正味のドーピング濃度は、前記第2の層の正味のドーピング濃度より少ないことを特徴とする、請求項3に記載の電子デバイス。
【請求項5】
前記バッファ層の前記正味のドーピング濃度は、約lxl017cm-3であることを特徴とする、請求項1に記載の電子デバイス。
【請求項6】
前記埋め込み接合拡張部は、約lxl016cm-3と約lxl018cm-3の間の正味のドーピング濃度を有し、前記ドリフト層の中へ前記バッファ層の下へ0.3μmの深さまで拡がっていることを特徴とする、請求項1に記載の電子デバイス。
【請求項7】
前記第1のメサは、前記ドリフト層の表面上にあり、前記第1のメサは、前記ドリフト層の前記表面に対して前記第2のメサを通り過ぎて約10μmまたはそれ以上の幅で横に伸びていることを特徴とする、請求項1に記載の電子デバイス。
【請求項8】
前記埋め込み接合拡張部は、イオン注入された領域を含むことを特徴とする、請求項1に記載の電子デバイス。
【請求項9】
前記接合終端領域は、複数の接合終端拡張(JTE)地帯を含む接合終端拡張(JTE)領域を備えることを特徴とする、請求項1に記載の電子デバイス。
【請求項10】
前記埋め込み接合拡張部は、前記JTE地帯の第1の地帯の横に隣接し、直接接触していることを特徴とする、請求項1に記載の電子デバイス。
【請求項11】
前記埋め込み接合拡張部と前記第1のJTE地帯とは、同じドーピング濃度を有することを特徴とする、請求項10に記載の電子デバイス。
【請求項12】
前記埋め込み接合拡張部の第1の側は、前記第1のメサの側壁と垂直方向に一直線に揃い、前記埋め込み接合拡張部の第2の側は、前記第2のメサの側壁と垂直方向に一直線に揃っていることを特徴とする、請求項1に記載の電子デバイス。
【請求項13】
前記ドリフト層と前記バッファ層との前記P−N接合は、少なくとも約1kVの逆方向電圧を維持するように構成されていることを特徴とする、請求項1に記載の電子デバイス。
【請求項14】
前記ドリフト層と前記バッファ層とは、炭化珪素の層を備えることを特徴とする、請求項1に記載の電子デバイス。
【請求項15】
前記第2の伝導型は、前記第1の伝導型とは反対であることを特徴とする、請求項1に記載の電子デバイス。
【請求項16】
第1の伝導型を有するドリフト層と、
前記ドリフト層上にあって第2の伝導型を有する第1の層であって、前記第1の層は、前記ドリフト層の表面の第1の部分を横切って伸び、前記ドリフト層とP−N接合を形成し、前記ドリフト層の前記表面の第2の部分を露出させるメサを含むことを特徴とし、前記第1の層は、主要部分と、前記主要部分から横方向に前記ドリフト層の前記表面を横切って伸び、前記第1の層の前記主要部分と比べて薄い厚さを持つ階段部分とを備えることを特徴とする第1の層と、
前記ドリフト層の表面で前記階段部分の下にあって、前記第2の伝導型を有する埋め込み接合拡張部と、
前記ドリフト層の前記表面にあって、前記埋め込み接合拡張部から延伸している接合終端部であって、前記接合終端部は、前記第2の伝導型を有し、前記埋め込み接合拡張部と直接接触していることを特徴とする接合終端部と
を備えた電力半導体デバイス。
【請求項17】
前記第2の伝導型は、前記第1の伝導型とは反対であることを特徴とする、請求項16に記載の電力半導体デバイス。
【請求項18】
第1の伝導型を有するドリフト層と、
前記ドリフト層上にあって第2の伝導型を有し、前記ドリフト層とP−N接合を形成するバッファ層と、
前記P−N接合に隣接して前記ドリフト層内に前記第2の伝導型を有する接合終端拡張領域と
を備え、前記バッファ層は、前記接合終端拡張領域の埋め込み部分上に伸びる階段部分を備えることを特徴とする電子デバイス。
【請求項19】
前記第2の伝導型は、前記第1の伝導型とは反対であることを特徴とする、請求項18に記載の電子デバイス。
【請求項20】
電子デバイスを形成する方法であって、
第1の伝導型を有するドリフト層上に第2の伝導型を有する、準備段階のバッファ層を形成するステップと、
前記準備段階のバッファ層上にあって前記第2の伝導型を有する第1の層を形成するステップと、
前記準備段階のバッファ層の一部分を露出させる第1のメサを形成するために前記第1の層を選択的にエッチングするステップと、
前記ドリフト層の第1の部分を覆い、前記ドリフト層の第2の部分を露出させ、前記第1のメサから突出したメサ状階段を含む第2のメサを形成するために、前記準備段階のバッファ層の前記露出された一部分を選択的にエッチングするステップと、
前記ドリフト層内に接合終端領域を形成するために、前記第2のメサに隣接した前記ドリフト層内へ第2の伝導型のドーパントを選択的にイオン注入するステップと、
前記ドリフト層内に埋め込み接合拡張部を形成するために、前記メサ状階段の下の前記ドリフト層の1部分に前記メサ状階段を通して第2の伝導型のドーパントを選択的にイオン注入するステップと
を備えた方法。
【請求項21】
前記第2の伝導型は、前記第1の伝導型とは反対であることを特徴とする、請求項20に記載の方法。
【請求項22】
前記バッファ層は、約0.2から0.3μmの厚さを有し、前記埋め込み接合拡張部は、約lxl016cm-3から約4xl017cm-3の間の正味のドーピング濃度を有しすることを特徴とする、請求項20に記載の方法。
【請求項23】
前記埋め込み接合拡張部の第1の側は、前記第1のメサの側壁と垂直方向に一直線に揃い、前記埋め込み接合拡張部の第2の側は、前記第2のメサの側壁と垂直方向に一直線に揃っていることを特徴とする、請求項20に記載の方法。
【請求項24】
前記埋め込み接合拡張部は、前記ドリフト層の中へ前記バッファ層の下へ0.3μmの深さまで拡がっていることを特徴とする、請求項20に記載の方法。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【公開番号】特開2010−45363(P2010−45363A)
【公開日】平成22年2月25日(2010.2.25)
【国際特許分類】
【出願番号】特願2009−186765(P2009−186765)
【出願日】平成21年8月11日(2009.8.11)
【出願人】(592054856)クリー インコーポレイテッド (468)
【氏名又は名称原語表記】CREE INC.
【Fターム(参考)】
【公開日】平成22年2月25日(2010.2.25)
【国際特許分類】
【出願日】平成21年8月11日(2009.8.11)
【出願人】(592054856)クリー インコーポレイテッド (468)
【氏名又は名称原語表記】CREE INC.
【Fターム(参考)】
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