サイリスタ
【課題】サイリスタのサイズを従来と同じにしたままオン電圧ＶＴを低くし、低ＶＴ化によるリーク電流の増加を抑えたサイリスタを提供することを目的としている。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上に裏面ｐ型半導体層３と、裏面ｐ型半導体層３上面にｎ型半導体層４と、裏面ｐ型半導体層３上面かつｎ型半導体層４内に裏面ｐ型半導体層３より不純物濃度が低いｐ型半導体層１０１と、ｎ型半導体層４内に、ｐ型半導体層６と、ｐ型半導体層６内に、表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上に裏面ｐ型半導体層３と、裏面ｐ型半導体層３上面にｎ型半導体層４と、裏面ｐ型半導体層３上面かつｎ型半導体層４内に裏面ｐ型半導体層３より不純物濃度が低いｐ型半導体層１０１と、ｎ型半導体層４内に、ｐ型半導体層６と、ｐ型半導体層６内に、表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタに関する。
【背景技術】
【０００２】
ｐｎｐｎ型でカソード電極にゲート電極を備える一般的なサイリスタの概略構成を図９に示す。図９において、サイリスタ４００は、表面でアノード電極４０１に接続されている高不純物濃度のｐ型半導体層４０２上に高不純物濃度（例えば、７×１０１７ｃｍ−３）の裏面ｐ型半導体層４０３が形成され、裏面ｐ型半導体層４０３の上面に低不純物濃度（例えば、１．２×１０１４ｃｍ−３）のｎ型半導体層４０４が形成されている。裏面ｐ型半導体層４０３の厚みｈ４０１は、例えば、３０〜４０［μｍ］であり、ｎ型半導体層４０４の厚みｈ４０２は、例えば、１６０〜１７０［μｍ］である。ｎ型半導体層４内には、高不純物濃度のｐ型半導体層４０６が形成され、ｐ型半導体層６内には、高不純物濃度のｎ型半導体層４０７と高不純物濃度のｐ型半導体層４１０とが形成されている。ｎ型半導体層４０７は、ｐ型半導体層４０６の表面でカソード電極４０８に接続され、ｐ型半導体層４１０は、ｐ型半導体層４０６の表面でゲート電極４０９に接続されている。ｎ型半導体層４０４の表面近傍には、ｐ型半導体層４０６の両側に高不純物濃度のｐ型半導体のガードリング４１１が形成され、さらにサイリスタ４００の両側には高不純物濃度のｐ型半導体のアイソレーション４０５が形成されている（例えば、特許文献１参照）。
【０００３】
上記の構成による従来のサイリスタ４００において、アノード電極（Ａ）４０１とカソード電極（Ｋ）４０８間に順方向電圧を印加し、さらにゲート電極（Ｇ）４０９に正の電圧を印加すると、ｎ型半導体層４０４とｐ型半導体層４０６との間にできる空乏層へ、ゲート電極４０９を形成するｐ型半導体層４１０からのホールが注入され、空乏層が狭くなり、アノード電極４０１からカソード電極４０８に電流が流れる。このゲート電流値に応じてブレークオーバー点孤が発生し、そして、ブレークオーバー点孤によるＯＮ状態でアノード電極４０１とカソード電極４０８間にオン電圧ＶＴが発生する。
近年、各種の装置において消費電力の低減要求があり、このためサイリスタにおいても消費電力の低減のため低ＶＴ化が望まれている。このオン電圧ＶＴを低くするためには、高濃度ｐ型半導体層である裏面ｐ型半導体層４０３の厚みｈ４０１を厚くし、ｎ型半導体層４０４の厚みｈ４０２を薄くする方法がある。これにより、裏面ｐ型半導体層４０３からｎ型半導体層４０４へのキャリアが到達しやすくなるので低ＶＴ化を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２４０５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、オン電圧ＶＴを低くするために、裏面ｐ型半導体層４０３の厚みを厚くしてｎ型半導体層４０４の厚みを薄くし、アノード電極４０１とカソード電極４０８間に順方向電圧を印可した場合、ｎ型半導体層４０４の厚みが薄いことにより、裏面ｐ型半導体層４０３からｎ型半導体層４０４とｐ型半導体層４０６との間にできる空乏層までの距離が短くなる。このため、サイリスタ４００がオフ状態において、裏面ｐ型半導体層４０３から空乏層内の少数キャリアへのキャリアの注入が増加し、その結果としてリーク電流が増加してしまうという問題点があった。また、一般的なオン電圧ＶＴを下げる方法として、順方向電圧時の空乏層の大きさを確保するためにチップサイズを大きくする方法が用いられているが、限られたスペース内に部品を納めたい場合、チップサイズが大きくなると従来部品から置き換えることが困難になるという問題点があった。
【０００６】
本発明は、上記の問題点に鑑みてなされたものであって、サイリスタのチップサイズを従来と同じにしたままオン電圧ＶＴを低くし、低ＶＴ化によるリーク電流の増加を抑えたサイリスタを提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係るサイリスタは、ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合され、前記ｐ型の第１領域にアノード電極部が接合されたサイリスタにおいて、前記ｎ型の第２領域内且つ前記ｐ型の第１領域の前記アノード電極側と反対の面に接して、前記ｐ型の第１領域より不純物濃度が低く、前記ｎ型の第２領域の厚みを複数箇所薄くするように形成されたｐ型の第５領域を備えることを特徴としている。
【０００８】
また、本発明に係るサイリスタは、前記ｐ型の第５領域は、前記ｎ型の第２領域の厚みを所定の離間間隔を有して薄くするように形成されていることを特徴としている。
【０００９】
また、本発明に係るサイリスタは、前記ｐ型の第５領域は、前記ｎ型の第２領域の厚みを、所定の離間間隔を有して少なくとも２つの異なる厚みで薄くするように形成されていることを特徴としている。
【００１０】
また、本発明に係るサイリスタは、前記ｐ型の第５領域は、前記ｐ型の第１領域より厚みが薄いことを特徴としている。
【発明の効果】
【００１１】
本発明によれば、ｎ型の第２領域内に、ｐ型の第１領域より不純物濃度が低いｐ型の第５領域を、ｐ型の第１領域のアノード電極側と反対の面に接するｎ型の第２領域の厚みを複数箇所薄くするように形成したので、サイズを従来と同じにしたままオン電圧ＶＴを低くし、低ＶＴ化によるリーク電流の増加を抑えたサイリスタを実現することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係るサイリスタの断面構成図である。
【図２】サイリスタの電流対電圧特性を説明する図である。
【図３】従来構造のサイリスタと本実施形態構造のサイリスタのシミュレーションにより算出したオン電圧ＶＴの例である。
【図４】本実施形態に係るアノード電極とカソード電極との間の電流密度シミュレーションにより求めた一例を示す図である。
【図５】本実施形態に係る電圧対リーク電流特性の図である。
【図６】本実施形態に係るサイリスタの断面構成図である。
【図７】本実施形態に係るサイリスタの断面構成図である。
【図８】本実施形態に係るサイリスタの上面レイアウト図である。
【図９】従来の実施形態に係るサイリスタの断面構成図である。
【発明を実施するための形態】
【００１３】
以下、図１〜図９を用いて本発明の実施形態について詳細に説明する。なお、本発明は係る実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
【００１４】
図１は、本実施形態におけるサイリスタ１００の断面構成図である。図１において、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体層２の上に、高不純物濃度（例えば、７×１０１７ｃｍ−３）の裏面ｐ型半導体層３（第１領域）が形成されている。また、裏面ｐ型半導体層３の上面に低不純物濃度（例えば、１．２×１０１４ｃｍ−３）のｎ型半導体層４（第２領域）が形成されている。裏面ｐ型半導体層３の厚みｈ２は、従来の厚みｈ４０１と同一であり、例えば、３０〜４０［μｍ］であり、ｎ型半導体層４の厚みｈ４は、従来の厚みｈ４０２と同一であり、例えば、１６０〜１７０［μｍ］である。また、ｐ型半導体層２は、表面でアノード電極１にオーミック接続されている。ｐ型半導体層２の厚みｈ１は、例えば、１０［μｍ］である。
【００１５】
ｎ型半導体層４内には、裏面ｐ型半導体層３の上面に接して、裏面ｐ型半導体層３より不純物濃度の低い（例えば、１×１０１５ｃｍ−３）のｐ型半導体層１０１（第５領域）が所定の離間間隔に形成されている。また、ｐ型半導体層１０１は、裏面ｐ型半導体層３の厚みｈ２より薄い所定の厚みｈ３（例えば、１０［μｍ］）に形成されている。すなわち、ｐ型半導体層１０１を形成した領域のｎ型半導体層４は、厚みｈ３分、複数箇所が部分的に薄く、また、ｐ型半導体層１０１の上面１０２からｐ型半導体層６までの距離は、裏面ｐ型半導体層３の上面１０３からｐ型半導体層６までの距離より短い。また、ｐ型半導体層１０１の幅Ｌ１は、裏面ｐ型半導体層３の幅がＬの場合、例えば、裏面ｐ型半導体層３上面と２／Ｌが接するように等しい離間間隔Ｌ２で形成されている。例えば、裏面ｐ型半導体層３がＬ＝１００［μｍ］の場合、Ｌ１の幅の合計は５０［μｍ］、Ｌ２の幅の合計は５０［μｍ］である。
【００１６】
また、ｎ型半導体層４内には、高不純物濃度（例えば、７×１０１７ｃｍ−３）のｐ型半導体層６（第３領域）が形成され、このｐ型半導体層６はアノード電極１と反対の表面と接している。また、ｐ型半導体層６内には、高不純物濃度（例えば、２×１０２０ｃｍ−３）のｎ型半導体層７（第４領域）と、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体層１０とが互いに離れて形成されている。また、ｎ型半導体層７は、ｐ型半導体層６の表面でカソード電極８に接続され、ｐ型半導体層１０は、ｐ型半導体層６の表面でゲート電極９に接続されている。さらに、ｐ型半導体層６の厚みｈ５、ｎ型半導体層７の厚みｈ６、および、ｐ型半導体層１０の厚みｈ７は、従来と同一で、例えば、ｈ５＝４０［μｍ］、ｈ６＝１９［μｍ］、ｈ７＝１０［μｍ］である。
【００１７】
また、ｎ型半導体層４の表面近傍には、ｐ型半導体層６の両側にｐ型半導体層６と離れて高不純物濃度（例えば、７×１０１７ｃｍ−３）のｐ型半導体によるガードリング１１が形成され、さらにサイリスタ１００の両側には、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体によるアイソレーション５が形成されている。
【００１８】
次に、サイリスタ１００に順方向電圧が印加した場合について図２を用いて説明する。図２は、サイリスタの電流対電圧特性を説明する図である。アノード電極１とカソード電極８との間に順方向電圧を印可した場合、ｐ型半導体層６とｎ型半導体層４との間に空乏層が広がる。この状態において、ゲート電極９に正の電圧を印可すると、図２のように、アノード電極１とカソード電極８との間に電流が流れる。また、ゲート電流ＩＧの大きさに応じて、ゲート電流ＩＧが大きいほどブレークオーバー点弧がＯＮしやすくなる。オン電圧ＶＴは、サイリスタ１００のＯＮ状態の電圧値である。
【００１９】
次に、図１の構成によりオン電圧ＶＴを低くできる理由を説明する。従来と同じ厚みｈ２の裏面ｐ型半導体層３上面に、裏面ｐ型半導体層３より不純物濃度の低く、厚みｈ３のｐ型半導体層１０１を所定の離間間隔で形成したため、裏面ｐ型半導体層３上面のｎ型半導体層４の複数箇所の厚みが部分的に薄くなる。この結果、小電流時、ｐ型半導体層１０１の上面１０２からキャリアの注入が優位になり、オン電圧ＶＴを低くすることが可能になる。また、流れる電流が大きくなった場合、ｐ型半導体層１０１の上面１０２とｐ型半導体層１０１に接していない裏面ｐ型半導体層３の上面１０３の両方からキャリア注入が発生する。この場合においても、所定の離間間隔で形成したｐ型半導体層１０１によりカソード電極を構成するｐ型半導体層６まで距離が短いため、すなわちｎ型半導体層４が部分的に薄いので、オン電圧ＶＴを低くすることが可能になる。
【００２０】
図３は、図９の従来構造のサイリスタと図１の本実施形態構造のサイリスタのシミュレーションにより算出したオン電圧ＶＴの例である。図３のように、ゲート電流ＩＧはサイリスタ１００のＯＮ状態になるのに十分な電流値であり、また、カソード電流ＩＫを同一の値で、図９の従来の構造と図１の本実施形態の構造のオン電圧ＶＴをシミュレーションにより求めた結果である。ＶＴ１は図９の従来構造におけるオン電圧であり、ＶＴ２は図１の本実施形態における構造のオン電圧である。図３のように、本実施形態の構成のサイリスタ１００のオン電圧ＶＴ２は、従来の構成のサイリスタ４００のオン電圧ＶＴ１より低い電圧値が得られている。
【００２１】
図４は、本実施形態におけるアノード電極１とカソード電極８との間の電流密度をシミュレーションにより求めた一例を示す図である。図４において、白黒の濃淡は電流密度を表し、Ａ＜Ｂ＜Ｃの順に電流密度が高くなっている。すなわち、ｐ型半導体層１０１の上面１０２の方が、裏面ｐ型半導体層３の上面１０３より、電極を形成するｎ型半導体層７に向けて高い電流密度の経路が形成されている。この結果、裏面ｐ型半導体層３上に所定の離間間隔で、ｐ型半導体層３より不純物濃度の低いｐ型半導体層１０１を形成したので、ｐ型半導体層１０１からカソード電極８に接合されたｎ型半導体層７に向けて電流経路が形成されて、ホールがこの電流経路に集中するため、電流が流れやすくなり、すなわち抵抗値が低くなる。この結果、オン電圧ＶＴを低くすることが可能になる。
【００２２】
図５は、本実施形態における電圧対リーク電流特性の図である。図５のように、順方向電圧を印可した時のリーク電流の増加率は、図９の従来のサイリスタ４００と比較し本実施形態のサイリスタ１００は、例えば、５００［Ｖ］において０．５％程度、６００［Ｖ］において３％程度であり、オン電圧ＶＴを低くしてもリーク電流の増加を抑えることが実現できている。
【００２３】
以上のように、裏面ｐ型半導体層３上に裏面ｐ型半導体層３の不純物濃度より低いｐ型半導体層１０１を所定の離間間隔で形成することで、ｎ型半導体層４の複数箇所の厚みを部分的に薄くした。この結果、アノード電極１とカソード電極８との間に順方向電圧を印可し、ゲート電極９に正電圧を印可した状態において、小電流時は、裏面ｐ型半導体層３上に所定の離間間隔で形成した裏面ｐ型半導体層３の不純物濃度より低いｐ型半導体層１０１からのキャリア注入が優位になり、オン電圧ＶＴを低くすることが可能になる。また、裏面ｐ型半導体層３上に所定の離間間隔で低濃度のｐ型半導体層１０１を形成したので、ｐ型半導体層１０１からカソード電極に接合されたｎ型半導体層７に電流経路が形成されて、ホールがこの電流経路に集中するため、電流が流れやすくなり、すなわち抵抗値が小さくなる。この結果、さらにオン電圧ＶＴを低くすることが可能になる。また、流れる電流が大きくなった場合、低濃度のｐ型半導体層１０１の上面１０２とｐ型半導体層１０１に接していない裏面ｐ型半導体層３の上面１０３の両方からキャリア注入が発生する。この場合においても、所定の離間間隔で形成した低濃度のｐ型半導体層１０１によりカソード電極まで距離が短いため、すなわちｎ型半導体層４が部分的に薄いので、オン電圧ＶＴを低くすることが可能になる。
【００２４】
また、アノード電極とカソード電極間に順方向電圧を印可し、ゲート電極に正電圧を印可しない状態、すなわちオフ状態においても、裏面ｐ型半導体層３の厚みは従来と同一にしたまま、その上に裏面ｐ型半導体層３の不純物濃度より低いｐ型半導体層１０１を所定の離間間隔で形成したので、ｐ型半導体層１０１からn型半導体層７へのキャリアの注入を抑えることができる。この結果、リーク電流の増加を抑えることが可能である。また、本実施形態によれば、従来のサイリスタと同じサイズのまま構成できるので、従来技術によるサイリスタからの置き換えが可能である。
上記によりサイリスタのサイズを従来と同じにしたままオン電圧ＶＴを低くし、低ＶＴ化によるリーク電流の増加を抑えたサイリスタを実現することができる。
【００２５】
また、本実施形態では、ｐ型半導体層１０１を裏面ｐ型半導体層３上に所定の離間間隔で形成する例を説明したが、図６のように、裏面ｐ型半導体層３の不純物濃度より低い（例えば、１×１０１５ｃｍ−３）のｐ型半導体層２０１を、櫛形に形成し、櫛形の凸部および凹部、あるいは、凸部または凹部をｎ型半導体層４内に所定の離間間隔で形成するようにしても良い。すなわち、ｎ型半導体層４を所定の離間間隔で、ｈ４−ｈ１２との差分、または、ｈ４−ｈ１１との差分薄くした。この結果、ｎ型半導体層４を局所的に薄くしたので、サイリスタのサイズを従来と同じにしたままオン電圧ＶＴを低くすることができる。図６において、ｐ型半導体層２０１の凸部の厚みｈ１２は、例えば、１０［μｍ］であり、凹部の厚みｈ１１は、例えば、２［μｍ］である。また、ｐ型半導体層２０１の不純物濃度は、ｐ型半導体層１０１と同等で、例えば、１×１０１５ｃｍ−３である。
【００２６】
また、図１のｐ型半導体層１０１の上面１０２、および、図６のｐ型半導体層２０１の上面２０２の先端形状は、例えば、図７のように、先端部が小さくなるｐ型半導体層３０１のような形状でも良く、あるいは先端部が大きくなるような形状であっても良い。
【００２７】
また、本実施形態では、図１、図６、および、図７において断面図を用いて説明したが、上面から見たとき、ｐ型半導体層１０１、２０１、３０１の上面は、例えば、図８（ａ）、図８（ｂ）の上面レイアウト図のように、不純物濃度および高さが同一のｐ型半導体層１０１または２０１、あるいは３０１の上面を島状に所定の離間間隔で形成しても良い。さらに、図８（ｃ）のようにｐ型半導体層１０１または２０１、あるいは３０１の上面を縞状に所定の離間間隔で形成しても良く、あるいは、図８（ｄ）のように渦巻き状を含む一筆書きで形成しても良く、あるいは、図８（ｅ）のようにＨ状または王状、図８（ｆ）のように同心状に所定の離間間隔で形成しても良い。この場合、例えば、図８（ａ）において、ｐ型半導体層１０１、２０１、３０１の上面の横方向の幅Ｌ１と縦方向の幅Ｌ３は、同一でも同一でなくとも良く、また、同様に横方向の離間間隔Ｌ２と縦方向の離間間隔Ｌ４も同一でも同一でなくとも良い。さらに、ｐ型半導体層１０１、２０１、３０１の上面の横方向の幅Ｌ１と横方向の離間間隔Ｌ２は同一でも同一でなくとも良く、ｐ型半導体層１０１、２０１、３０１の上面の縦方向の幅Ｌ３と縦方向の離間間隔Ｌ４は同一でも同一でなくとも良い。さらにまた、他の図８（ｂ）〜（ｆ）についても、ｐ型半導体層１０１、２０１、３０１の上面の幅と、離間間隔は同一でも同一でなくとも良い。
【００２８】
また、本実施形態では、ｐｎｐｎ型サイリスタの例を説明したが、不純物層のｐ型、ｎ型を入れ替えたｎｐｎｐ型サイリスタにおいても同一の効果が得られる。この場合、ゲート電極に負の電流を付加することでオンまたはオフ状態を制御する。
【００２９】
また、本実施形態では、サイリスタ単体の構成について説明したが、半導体集積回路上に形成する場合にも有効である。
【００３０】
さらにまた、本実施形態で説明時にあげた各層の不純物濃度および厚み（深さ）の例に限られるものではなく、本実施形態における各半導体層の不純物濃度に応じた純物濃度の関係、および、各半導体層の厚みに応じた関係であれば良い。
【符号の説明】
【００３１】
１・・・アノード電極
２、３、６、１０、１０１・・・ｐ型半導体層
４、７・・・ｎ型半導体層
５・・・アイソレーション
８・・・カソード電極
９・・・ゲート電極
１１・・・ガードリング
【技術分野】
【０００１】
本発明は、サイリスタに関する。
【背景技術】
【０００２】
ｐｎｐｎ型でカソード電極にゲート電極を備える一般的なサイリスタの概略構成を図９に示す。図９において、サイリスタ４００は、表面でアノード電極４０１に接続されている高不純物濃度のｐ型半導体層４０２上に高不純物濃度（例えば、７×１０１７ｃｍ−３）の裏面ｐ型半導体層４０３が形成され、裏面ｐ型半導体層４０３の上面に低不純物濃度（例えば、１．２×１０１４ｃｍ−３）のｎ型半導体層４０４が形成されている。裏面ｐ型半導体層４０３の厚みｈ４０１は、例えば、３０〜４０［μｍ］であり、ｎ型半導体層４０４の厚みｈ４０２は、例えば、１６０〜１７０［μｍ］である。ｎ型半導体層４内には、高不純物濃度のｐ型半導体層４０６が形成され、ｐ型半導体層６内には、高不純物濃度のｎ型半導体層４０７と高不純物濃度のｐ型半導体層４１０とが形成されている。ｎ型半導体層４０７は、ｐ型半導体層４０６の表面でカソード電極４０８に接続され、ｐ型半導体層４１０は、ｐ型半導体層４０６の表面でゲート電極４０９に接続されている。ｎ型半導体層４０４の表面近傍には、ｐ型半導体層４０６の両側に高不純物濃度のｐ型半導体のガードリング４１１が形成され、さらにサイリスタ４００の両側には高不純物濃度のｐ型半導体のアイソレーション４０５が形成されている（例えば、特許文献１参照）。
【０００３】
上記の構成による従来のサイリスタ４００において、アノード電極（Ａ）４０１とカソード電極（Ｋ）４０８間に順方向電圧を印加し、さらにゲート電極（Ｇ）４０９に正の電圧を印加すると、ｎ型半導体層４０４とｐ型半導体層４０６との間にできる空乏層へ、ゲート電極４０９を形成するｐ型半導体層４１０からのホールが注入され、空乏層が狭くなり、アノード電極４０１からカソード電極４０８に電流が流れる。このゲート電流値に応じてブレークオーバー点孤が発生し、そして、ブレークオーバー点孤によるＯＮ状態でアノード電極４０１とカソード電極４０８間にオン電圧ＶＴが発生する。
近年、各種の装置において消費電力の低減要求があり、このためサイリスタにおいても消費電力の低減のため低ＶＴ化が望まれている。このオン電圧ＶＴを低くするためには、高濃度ｐ型半導体層である裏面ｐ型半導体層４０３の厚みｈ４０１を厚くし、ｎ型半導体層４０４の厚みｈ４０２を薄くする方法がある。これにより、裏面ｐ型半導体層４０３からｎ型半導体層４０４へのキャリアが到達しやすくなるので低ＶＴ化を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２４０５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、オン電圧ＶＴを低くするために、裏面ｐ型半導体層４０３の厚みを厚くしてｎ型半導体層４０４の厚みを薄くし、アノード電極４０１とカソード電極４０８間に順方向電圧を印可した場合、ｎ型半導体層４０４の厚みが薄いことにより、裏面ｐ型半導体層４０３からｎ型半導体層４０４とｐ型半導体層４０６との間にできる空乏層までの距離が短くなる。このため、サイリスタ４００がオフ状態において、裏面ｐ型半導体層４０３から空乏層内の少数キャリアへのキャリアの注入が増加し、その結果としてリーク電流が増加してしまうという問題点があった。また、一般的なオン電圧ＶＴを下げる方法として、順方向電圧時の空乏層の大きさを確保するためにチップサイズを大きくする方法が用いられているが、限られたスペース内に部品を納めたい場合、チップサイズが大きくなると従来部品から置き換えることが困難になるという問題点があった。
【０００６】
本発明は、上記の問題点に鑑みてなされたものであって、サイリスタのチップサイズを従来と同じにしたままオン電圧ＶＴを低くし、低ＶＴ化によるリーク電流の増加を抑えたサイリスタを提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係るサイリスタは、ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合され、前記ｐ型の第１領域にアノード電極部が接合されたサイリスタにおいて、前記ｎ型の第２領域内且つ前記ｐ型の第１領域の前記アノード電極側と反対の面に接して、前記ｐ型の第１領域より不純物濃度が低く、前記ｎ型の第２領域の厚みを複数箇所薄くするように形成されたｐ型の第５領域を備えることを特徴としている。
【０００８】
また、本発明に係るサイリスタは、前記ｐ型の第５領域は、前記ｎ型の第２領域の厚みを所定の離間間隔を有して薄くするように形成されていることを特徴としている。
【０００９】
また、本発明に係るサイリスタは、前記ｐ型の第５領域は、前記ｎ型の第２領域の厚みを、所定の離間間隔を有して少なくとも２つの異なる厚みで薄くするように形成されていることを特徴としている。
【００１０】
また、本発明に係るサイリスタは、前記ｐ型の第５領域は、前記ｐ型の第１領域より厚みが薄いことを特徴としている。
【発明の効果】
【００１１】
本発明によれば、ｎ型の第２領域内に、ｐ型の第１領域より不純物濃度が低いｐ型の第５領域を、ｐ型の第１領域のアノード電極側と反対の面に接するｎ型の第２領域の厚みを複数箇所薄くするように形成したので、サイズを従来と同じにしたままオン電圧ＶＴを低くし、低ＶＴ化によるリーク電流の増加を抑えたサイリスタを実現することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係るサイリスタの断面構成図である。
【図２】サイリスタの電流対電圧特性を説明する図である。
【図３】従来構造のサイリスタと本実施形態構造のサイリスタのシミュレーションにより算出したオン電圧ＶＴの例である。
【図４】本実施形態に係るアノード電極とカソード電極との間の電流密度シミュレーションにより求めた一例を示す図である。
【図５】本実施形態に係る電圧対リーク電流特性の図である。
【図６】本実施形態に係るサイリスタの断面構成図である。
【図７】本実施形態に係るサイリスタの断面構成図である。
【図８】本実施形態に係るサイリスタの上面レイアウト図である。
【図９】従来の実施形態に係るサイリスタの断面構成図である。
【発明を実施するための形態】
【００１３】
以下、図１〜図９を用いて本発明の実施形態について詳細に説明する。なお、本発明は係る実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
【００１４】
図１は、本実施形態におけるサイリスタ１００の断面構成図である。図１において、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体層２の上に、高不純物濃度（例えば、７×１０１７ｃｍ−３）の裏面ｐ型半導体層３（第１領域）が形成されている。また、裏面ｐ型半導体層３の上面に低不純物濃度（例えば、１．２×１０１４ｃｍ−３）のｎ型半導体層４（第２領域）が形成されている。裏面ｐ型半導体層３の厚みｈ２は、従来の厚みｈ４０１と同一であり、例えば、３０〜４０［μｍ］であり、ｎ型半導体層４の厚みｈ４は、従来の厚みｈ４０２と同一であり、例えば、１６０〜１７０［μｍ］である。また、ｐ型半導体層２は、表面でアノード電極１にオーミック接続されている。ｐ型半導体層２の厚みｈ１は、例えば、１０［μｍ］である。
【００１５】
ｎ型半導体層４内には、裏面ｐ型半導体層３の上面に接して、裏面ｐ型半導体層３より不純物濃度の低い（例えば、１×１０１５ｃｍ−３）のｐ型半導体層１０１（第５領域）が所定の離間間隔に形成されている。また、ｐ型半導体層１０１は、裏面ｐ型半導体層３の厚みｈ２より薄い所定の厚みｈ３（例えば、１０［μｍ］）に形成されている。すなわち、ｐ型半導体層１０１を形成した領域のｎ型半導体層４は、厚みｈ３分、複数箇所が部分的に薄く、また、ｐ型半導体層１０１の上面１０２からｐ型半導体層６までの距離は、裏面ｐ型半導体層３の上面１０３からｐ型半導体層６までの距離より短い。また、ｐ型半導体層１０１の幅Ｌ１は、裏面ｐ型半導体層３の幅がＬの場合、例えば、裏面ｐ型半導体層３上面と２／Ｌが接するように等しい離間間隔Ｌ２で形成されている。例えば、裏面ｐ型半導体層３がＬ＝１００［μｍ］の場合、Ｌ１の幅の合計は５０［μｍ］、Ｌ２の幅の合計は５０［μｍ］である。
【００１６】
また、ｎ型半導体層４内には、高不純物濃度（例えば、７×１０１７ｃｍ−３）のｐ型半導体層６（第３領域）が形成され、このｐ型半導体層６はアノード電極１と反対の表面と接している。また、ｐ型半導体層６内には、高不純物濃度（例えば、２×１０２０ｃｍ−３）のｎ型半導体層７（第４領域）と、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体層１０とが互いに離れて形成されている。また、ｎ型半導体層７は、ｐ型半導体層６の表面でカソード電極８に接続され、ｐ型半導体層１０は、ｐ型半導体層６の表面でゲート電極９に接続されている。さらに、ｐ型半導体層６の厚みｈ５、ｎ型半導体層７の厚みｈ６、および、ｐ型半導体層１０の厚みｈ７は、従来と同一で、例えば、ｈ５＝４０［μｍ］、ｈ６＝１９［μｍ］、ｈ７＝１０［μｍ］である。
【００１７】
また、ｎ型半導体層４の表面近傍には、ｐ型半導体層６の両側にｐ型半導体層６と離れて高不純物濃度（例えば、７×１０１７ｃｍ−３）のｐ型半導体によるガードリング１１が形成され、さらにサイリスタ１００の両側には、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体によるアイソレーション５が形成されている。
【００１８】
次に、サイリスタ１００に順方向電圧が印加した場合について図２を用いて説明する。図２は、サイリスタの電流対電圧特性を説明する図である。アノード電極１とカソード電極８との間に順方向電圧を印可した場合、ｐ型半導体層６とｎ型半導体層４との間に空乏層が広がる。この状態において、ゲート電極９に正の電圧を印可すると、図２のように、アノード電極１とカソード電極８との間に電流が流れる。また、ゲート電流ＩＧの大きさに応じて、ゲート電流ＩＧが大きいほどブレークオーバー点弧がＯＮしやすくなる。オン電圧ＶＴは、サイリスタ１００のＯＮ状態の電圧値である。
【００１９】
次に、図１の構成によりオン電圧ＶＴを低くできる理由を説明する。従来と同じ厚みｈ２の裏面ｐ型半導体層３上面に、裏面ｐ型半導体層３より不純物濃度の低く、厚みｈ３のｐ型半導体層１０１を所定の離間間隔で形成したため、裏面ｐ型半導体層３上面のｎ型半導体層４の複数箇所の厚みが部分的に薄くなる。この結果、小電流時、ｐ型半導体層１０１の上面１０２からキャリアの注入が優位になり、オン電圧ＶＴを低くすることが可能になる。また、流れる電流が大きくなった場合、ｐ型半導体層１０１の上面１０２とｐ型半導体層１０１に接していない裏面ｐ型半導体層３の上面１０３の両方からキャリア注入が発生する。この場合においても、所定の離間間隔で形成したｐ型半導体層１０１によりカソード電極を構成するｐ型半導体層６まで距離が短いため、すなわちｎ型半導体層４が部分的に薄いので、オン電圧ＶＴを低くすることが可能になる。
【００２０】
図３は、図９の従来構造のサイリスタと図１の本実施形態構造のサイリスタのシミュレーションにより算出したオン電圧ＶＴの例である。図３のように、ゲート電流ＩＧはサイリスタ１００のＯＮ状態になるのに十分な電流値であり、また、カソード電流ＩＫを同一の値で、図９の従来の構造と図１の本実施形態の構造のオン電圧ＶＴをシミュレーションにより求めた結果である。ＶＴ１は図９の従来構造におけるオン電圧であり、ＶＴ２は図１の本実施形態における構造のオン電圧である。図３のように、本実施形態の構成のサイリスタ１００のオン電圧ＶＴ２は、従来の構成のサイリスタ４００のオン電圧ＶＴ１より低い電圧値が得られている。
【００２１】
図４は、本実施形態におけるアノード電極１とカソード電極８との間の電流密度をシミュレーションにより求めた一例を示す図である。図４において、白黒の濃淡は電流密度を表し、Ａ＜Ｂ＜Ｃの順に電流密度が高くなっている。すなわち、ｐ型半導体層１０１の上面１０２の方が、裏面ｐ型半導体層３の上面１０３より、電極を形成するｎ型半導体層７に向けて高い電流密度の経路が形成されている。この結果、裏面ｐ型半導体層３上に所定の離間間隔で、ｐ型半導体層３より不純物濃度の低いｐ型半導体層１０１を形成したので、ｐ型半導体層１０１からカソード電極８に接合されたｎ型半導体層７に向けて電流経路が形成されて、ホールがこの電流経路に集中するため、電流が流れやすくなり、すなわち抵抗値が低くなる。この結果、オン電圧ＶＴを低くすることが可能になる。
【００２２】
図５は、本実施形態における電圧対リーク電流特性の図である。図５のように、順方向電圧を印可した時のリーク電流の増加率は、図９の従来のサイリスタ４００と比較し本実施形態のサイリスタ１００は、例えば、５００［Ｖ］において０．５％程度、６００［Ｖ］において３％程度であり、オン電圧ＶＴを低くしてもリーク電流の増加を抑えることが実現できている。
【００２３】
以上のように、裏面ｐ型半導体層３上に裏面ｐ型半導体層３の不純物濃度より低いｐ型半導体層１０１を所定の離間間隔で形成することで、ｎ型半導体層４の複数箇所の厚みを部分的に薄くした。この結果、アノード電極１とカソード電極８との間に順方向電圧を印可し、ゲート電極９に正電圧を印可した状態において、小電流時は、裏面ｐ型半導体層３上に所定の離間間隔で形成した裏面ｐ型半導体層３の不純物濃度より低いｐ型半導体層１０１からのキャリア注入が優位になり、オン電圧ＶＴを低くすることが可能になる。また、裏面ｐ型半導体層３上に所定の離間間隔で低濃度のｐ型半導体層１０１を形成したので、ｐ型半導体層１０１からカソード電極に接合されたｎ型半導体層７に電流経路が形成されて、ホールがこの電流経路に集中するため、電流が流れやすくなり、すなわち抵抗値が小さくなる。この結果、さらにオン電圧ＶＴを低くすることが可能になる。また、流れる電流が大きくなった場合、低濃度のｐ型半導体層１０１の上面１０２とｐ型半導体層１０１に接していない裏面ｐ型半導体層３の上面１０３の両方からキャリア注入が発生する。この場合においても、所定の離間間隔で形成した低濃度のｐ型半導体層１０１によりカソード電極まで距離が短いため、すなわちｎ型半導体層４が部分的に薄いので、オン電圧ＶＴを低くすることが可能になる。
【００２４】
また、アノード電極とカソード電極間に順方向電圧を印可し、ゲート電極に正電圧を印可しない状態、すなわちオフ状態においても、裏面ｐ型半導体層３の厚みは従来と同一にしたまま、その上に裏面ｐ型半導体層３の不純物濃度より低いｐ型半導体層１０１を所定の離間間隔で形成したので、ｐ型半導体層１０１からn型半導体層７へのキャリアの注入を抑えることができる。この結果、リーク電流の増加を抑えることが可能である。また、本実施形態によれば、従来のサイリスタと同じサイズのまま構成できるので、従来技術によるサイリスタからの置き換えが可能である。
上記によりサイリスタのサイズを従来と同じにしたままオン電圧ＶＴを低くし、低ＶＴ化によるリーク電流の増加を抑えたサイリスタを実現することができる。
【００２５】
また、本実施形態では、ｐ型半導体層１０１を裏面ｐ型半導体層３上に所定の離間間隔で形成する例を説明したが、図６のように、裏面ｐ型半導体層３の不純物濃度より低い（例えば、１×１０１５ｃｍ−３）のｐ型半導体層２０１を、櫛形に形成し、櫛形の凸部および凹部、あるいは、凸部または凹部をｎ型半導体層４内に所定の離間間隔で形成するようにしても良い。すなわち、ｎ型半導体層４を所定の離間間隔で、ｈ４−ｈ１２との差分、または、ｈ４−ｈ１１との差分薄くした。この結果、ｎ型半導体層４を局所的に薄くしたので、サイリスタのサイズを従来と同じにしたままオン電圧ＶＴを低くすることができる。図６において、ｐ型半導体層２０１の凸部の厚みｈ１２は、例えば、１０［μｍ］であり、凹部の厚みｈ１１は、例えば、２［μｍ］である。また、ｐ型半導体層２０１の不純物濃度は、ｐ型半導体層１０１と同等で、例えば、１×１０１５ｃｍ−３である。
【００２６】
また、図１のｐ型半導体層１０１の上面１０２、および、図６のｐ型半導体層２０１の上面２０２の先端形状は、例えば、図７のように、先端部が小さくなるｐ型半導体層３０１のような形状でも良く、あるいは先端部が大きくなるような形状であっても良い。
【００２７】
また、本実施形態では、図１、図６、および、図７において断面図を用いて説明したが、上面から見たとき、ｐ型半導体層１０１、２０１、３０１の上面は、例えば、図８（ａ）、図８（ｂ）の上面レイアウト図のように、不純物濃度および高さが同一のｐ型半導体層１０１または２０１、あるいは３０１の上面を島状に所定の離間間隔で形成しても良い。さらに、図８（ｃ）のようにｐ型半導体層１０１または２０１、あるいは３０１の上面を縞状に所定の離間間隔で形成しても良く、あるいは、図８（ｄ）のように渦巻き状を含む一筆書きで形成しても良く、あるいは、図８（ｅ）のようにＨ状または王状、図８（ｆ）のように同心状に所定の離間間隔で形成しても良い。この場合、例えば、図８（ａ）において、ｐ型半導体層１０１、２０１、３０１の上面の横方向の幅Ｌ１と縦方向の幅Ｌ３は、同一でも同一でなくとも良く、また、同様に横方向の離間間隔Ｌ２と縦方向の離間間隔Ｌ４も同一でも同一でなくとも良い。さらに、ｐ型半導体層１０１、２０１、３０１の上面の横方向の幅Ｌ１と横方向の離間間隔Ｌ２は同一でも同一でなくとも良く、ｐ型半導体層１０１、２０１、３０１の上面の縦方向の幅Ｌ３と縦方向の離間間隔Ｌ４は同一でも同一でなくとも良い。さらにまた、他の図８（ｂ）〜（ｆ）についても、ｐ型半導体層１０１、２０１、３０１の上面の幅と、離間間隔は同一でも同一でなくとも良い。
【００２８】
また、本実施形態では、ｐｎｐｎ型サイリスタの例を説明したが、不純物層のｐ型、ｎ型を入れ替えたｎｐｎｐ型サイリスタにおいても同一の効果が得られる。この場合、ゲート電極に負の電流を付加することでオンまたはオフ状態を制御する。
【００２９】
また、本実施形態では、サイリスタ単体の構成について説明したが、半導体集積回路上に形成する場合にも有効である。
【００３０】
さらにまた、本実施形態で説明時にあげた各層の不純物濃度および厚み（深さ）の例に限られるものではなく、本実施形態における各半導体層の不純物濃度に応じた純物濃度の関係、および、各半導体層の厚みに応じた関係であれば良い。
【符号の説明】
【００３１】
１・・・アノード電極
２、３、６、１０、１０１・・・ｐ型半導体層
４、７・・・ｎ型半導体層
５・・・アイソレーション
８・・・カソード電極
９・・・ゲート電極
１１・・・ガードリング
【特許請求の範囲】
【請求項１】
ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合され、前記ｐ型の第１領域にアノード電極部が接合されたサイリスタにおいて、
前記ｎ型の第２領域内且つ前記ｐ型の第１領域の前記アノード電極側と反対の面に接して、前記ｐ型の第１領域より不純物濃度が低く、前記ｎ型の第２領域の厚みを複数箇所薄くするように形成されたｐ型の第５領域
を備えることを特徴とするサイリスタ。
【請求項２】
前記ｐ型の第５領域は、
前記ｎ型の第２領域の厚みを所定の離間間隔を有して薄くするように形成されていることを特徴とする請求項１に記載のサイリスタ。
【請求項３】
前記ｐ型の第５領域は、
前記ｎ型の第２領域の厚みを、所定の離間間隔を有して少なくとも２つの異なる厚みで薄くするように形成されていることを特徴とする請求項１または請求項２に記載のサイリスタ。
【請求項４】
前記ｐ型の第５領域は、
前記ｐ型の第１領域より厚みが薄いことを特徴とする請求項１から請求項３のいずれか１項に記載のサイリスタ。
【請求項１】
ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合され、前記ｐ型の第１領域にアノード電極部が接合されたサイリスタにおいて、
前記ｎ型の第２領域内且つ前記ｐ型の第１領域の前記アノード電極側と反対の面に接して、前記ｐ型の第１領域より不純物濃度が低く、前記ｎ型の第２領域の厚みを複数箇所薄くするように形成されたｐ型の第５領域
を備えることを特徴とするサイリスタ。
【請求項２】
前記ｐ型の第５領域は、
前記ｎ型の第２領域の厚みを所定の離間間隔を有して薄くするように形成されていることを特徴とする請求項１に記載のサイリスタ。
【請求項３】
前記ｐ型の第５領域は、
前記ｎ型の第２領域の厚みを、所定の離間間隔を有して少なくとも２つの異なる厚みで薄くするように形成されていることを特徴とする請求項１または請求項２に記載のサイリスタ。
【請求項４】
前記ｐ型の第５領域は、
前記ｐ型の第１領域より厚みが薄いことを特徴とする請求項１から請求項３のいずれか１項に記載のサイリスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１０３３３３（Ｐ２０１１−１０３３３３Ａ）
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願番号】特願２００９−２５７１１０（Ｐ２００９−２５７１１０）
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
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