発光サイリスタ、発光素子アレイ、発光装置および画像形成装置
【課題】 ベース層のキャリア濃度および厚み寸法を大きく設定することなく、発光強度に対する電流増幅率βの影響を抑制することのできる発光サイリスタ、発光素子アレイ、発光装置および画像形成装置を提供することである。
【解決手段】 発光サイリスタは、基板上に第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されており、第３半導体層のバンドギャップは、第２半導体層のバンドギャップと略同一、かつ、第１および第４半導体層のバンドギャップより狭幅であり、第３半導体層は、基板側の第１領域と基板と反対側の第２領域とからなり、かつ、第１領域の不純物濃度は１×１０１６（ｃｍ−３）未満である。
【解決手段】 発光サイリスタは、基板上に第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されており、第３半導体層のバンドギャップは、第２半導体層のバンドギャップと略同一、かつ、第１および第４半導体層のバンドギャップより狭幅であり、第３半導体層は、基板側の第１領域と基板と反対側の第２領域とからなり、かつ、第１領域の不純物濃度は１×１０１６（ｃｍ−３）未満である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎ型半導体層とＰ型半導体層とを順次積層してなるサイリスタのうち、半導体層の内部での発光が外部に取り出されるとともに、その発光状態を外部から電気的にあるいは光を照射することによって制御可能であって、発光強度及び受光感度を向上させた発光サイリスタに関する。また本発明は、この発光サイリスタを用いた発光素子アレイに関する。また本発明は、この発光サイリスタを光励起による転送スイッチ素子として集積した自己走査型の発光装置に関するものであり、さらにこの発光装置を用いた画像形成装置に関する。
【背景技術】
【０００２】
厚み方向に積層してエピタキシャル成長によって形成される複数の半導体層からなる発光サイリスタにおいて、ＮＰＮまたはＰＮＰとして形成される半導体層は、ホトトランジスタを形成する。したがって、電流増幅率βを求めることができる。
【０００３】
電流増幅率βは、ベースおよびエミッタについて、多数キャリア濃度、少数キャリアの拡散係数、および少数キャリアの拡散長と、ベースの厚み寸法とから、計算によって求めることができる。電流増幅率βの値が小さければ小さいほど、発光強度がキャリア濃度よりも電流増幅率βに依存しやすくなるという問題点がある。したがって、電流増幅率βの値は、ある程度以上高いことが望まれる。
【０００４】
第１の従来技術として、ＰＮＰＮの４層によって発光サイリスタを形成する技術が知られている（たとえば特許文献１参照）。第１の従来技術における電流増幅率βを計算によって求めると、およそ１４５程度の値であり、コレクタを成す層のＮ型キャリア濃度の増大に対して発光強度が飽和してしまい、充分な発光強度が得られないという問題点がある。
【０００５】
また電流増幅率βは、発光サイリスタを発光させるために印加が最低限必要となるしきい電圧ＶＢＯにも関係を有している。このしきい電圧ＶＢＯは、ある程度以上大きく設定する必要がある。
【０００６】
第２の従来技術として、Ｎ型およびＰ型のいずれか一方の導電型の第１半導体層と、第１半導体層とは反対の導電型の第２半導体層と、第１半導体層と同じ導電型の第３半導体層と、第１半導体と反対の導電型の第４半導体層がこの従に積層されている発光サイリスタが知られている（たとえば特許文献２参照）。
【０００７】
第２の従来技術における電流増幅率βを計算によって求めると、２０００を超え、充分に大きな電流増幅率βである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−３０８３８５号公報
【特許文献２】特開２００７−１８０４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
発光させるために印加が必要となるしきい電圧ＶＢＯを充分に大きくするためには、トランジスタ型の各層を形成するための各層のうち、中央の層のキャリア濃度を大きくするか、または中央の層の厚み寸法を大きく設定する必要がある。電流増幅率βが大きい場合には、中央の層のキャリア濃度または厚み寸法として必要となる値がさらに大きくなるという問題点がある。また、仮に中央の層のキャリア濃度を大きくしたり、厚み寸法を大きく設定すれば、電流増幅率βの値が小さくなってしまうという問題点がある。
【００１０】
本発明の目的は、トランジスタ型の層を形成するための各層のうち、中央の層のキャリア濃度および厚み寸法を大きく設定することなく、発光強度に対する電流増幅率βの影響を抑制することのできる発光サイリスタ、これによって構成される発光素子を含む発光素子アレイ、この発光素子アレイを備える発光装置およびこの発光装置を備える画像形成装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の発光サイリスタは、基板上に、Ｎ型およびＰ型のいずれか一方の導電型の第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されている発光サイリスタにおいて、
前記第３半導体層のバンドギャップは、前記第２半導体層のバンドギャップと略同一であり、かつ、前記第１および前記第４半導体層のバンドギャップより狭幅であり、
前記第３半導体層は、前記基板側の第１領域と前記基板と反対側の第２領域とを含んでなり、かつ、前記第１領域の不純物濃度は前記第２領域の不純物濃度よりも低く、かつ１×１０１６（ｃｍ−３）未満であり、
前記第２半導体層の不純物濃度は、前記第３半導体層の第１領域の不純物濃度と略同一またはそれより高濃度であり、かつ、前記第１半導体の不純物濃度より低濃度であり、
前記第４半導体層の不純物濃度は、前記第３半導体層の第２領域の不純物濃度と略同一またはそれより高濃度であることを特徴とする。
【００１２】
また本発明の発光サイリスタによれば、前記第１領域の不純物濃度は、５×１０１５（ｃｍ−３）以上であることを特徴とする。
【００１３】
また本発明の発光サイリスタによれば、前記第１の発光サイリスタにおいて前記第４半導体層の前記基板と反対側に、前記第４半導体層と同じ導電型の第５半導体層が積層され、前記第５半導体層のバンドギャップは、前記第４半導体層のバンドギャップと略同一またはそれより広幅であり、前記第５半導体層の不純物濃度は、前記第４半導体層の不純物濃度と略同一またはそれより高濃度であることを特徴とする。
【００１４】
また本発明の発光素子アレイによれば、
（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする前記発光サイリスタを含んで構成され、前記スイッチ素子がさらに、第１および第２の抵抗体を含んで構成され、
（ａ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｂ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする。
【００１５】
また本発明の発光装置によれば、
（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする前記発光サイリスタを含んで構成され、前記スイッチ素子がさらに抵抗体を含んで構成され、
（ａ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｂ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極である発光素子アレイを複数備える発光素子アレイ部と、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３信号と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含み、
前記第１の駆動回路は、ハイレベルおよびローレベルを有する前記第１信号の前記ハイレベルまたは前記ローレベルの電位を設定する第１信号レベル設定手段を有することを特徴とする。
【００１６】
また本発明の発光装置によれば、前記スイッチ素子を構成する前記発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする。
【００１７】
また本発明の画像形成装置によれば、前記発光装置と、
画像情報に基づいて前記発光装置を駆動する駆動手段と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
前記感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
前記記録シートに転写された現像剤を定着させる定着手段とを含むことを特徴とする。
【発明の効果】
【００１８】
本発明の発光サイリスタによれば、第４半導体層（Ｐ型）のバンドギャップが第３半導体層（Ｎ型）のバンドギャップよりも大きいことから、両半導体層の界面でポテンシャル障壁が形成され、第１半導体層から注入された電子を閉じ込め、第３半導体層（Ｎ型）での電子密度を増大させることができる。また、第３半導体層（Ｎ型）を第１領域と第２領域の２層に分けて、第４半導体層（Ｐ型）側の第２領域の不純物濃度を高めたことから、第２領域での熱平衡状態の電子密度が増大する。さらに、第４半導体層（Ｐ型）の不純物濃度を第２領域の不純物濃度と略同一かそれより高濃度にしたことによって、第４半導体層から第２領域に注入される正孔密度を高めることができる。以上の設定によって、第２領域で正孔と電子とを効率よく再結合させて発光させることができ、内部量子効率を高めることができる。
【００１９】
また、光の取り出し方向である第４半導体層（Ｐ型）のバンドギャップは、主たる発光層である第２領域のバンドギャップよりも広幅であるので、発光した光の吸収層とはならない。主たる発光層が光の取り出し方向に近い第２領域であることから、主たる発光層自身での吸収も問題とならず、本発明によれば、光の取り出し効率にも優れた発光サイリスタを提供することができる。
【００２０】
また第１領域の不純物濃度を前記の値としたことによって、電流増幅率の値を、充分に大きくすることができ、かつトランジスタ型の各層を形成する層のうち、中央の層の厚み寸法およびキャリア濃度を低く抑えることと、発光のために必要となるしきい電圧ＶＢＯを充分に大きくすることとを両立することができる。したがって、発光強度に対する電流増幅率の影響を抑制することができる。
【００２１】
また本発明の発光サイリスタによれば、高不純物濃度の第５半導体層（Ｐ型）を極薄膜のオーミックコンタクト層と第４半導体層（Ｐ型）との間に介することによって、アノード電極との間で良好なオーミック接触をとることができる。第５半導体層（Ｐ型）のバンドギャップは第４半導体層（Ｐ型）のバンドギャップと略同一またはそれより広幅なので、内部で発光した光の吸収層とならず、光の取り出し効率を低下させることはない。
【００２２】
本発明の発光素子アレイによれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。各スイッチ素子の第１電極は、スイッチ素子間でそれぞれ相互に電気的に接続されているので、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
【００２３】
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、第２信号が入力されるスイッチ素子に接続された信号伝送路に制御信号が出力される。さらに制御信号が出力される信号伝送路に接続された発光素子に第３信号が入力されると、この発光素子が発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力しないので、発光素子に第３信号が入力されたとしても、第３信号が入力された発光素子は発光しない。
【００２４】
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイは選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。
【００２５】
前記スイッチ素子は、発光サイリスタと、第１および第２の抵抗体とを含んで構成され、また前記発光素子は、発光サイリスタを含んで構成される。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。
【００２６】
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、第１の抵抗体の一端と、第２の抵抗体の一端とが接続されて構成される。第１の抵抗体の他端は、共通の電極であるカソードを基準電位として正の電圧が印加される。この場合、第２の抵抗体の他端が第１信号を入力するための第１電極に相当し、発光サイリスタのアノードが第２信号を入力するための第２電極に相当し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に相当する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに相当し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に相当する。
【００２７】
前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を０ボルトとする）の信号を第２の抵抗体の他端に印加するとともに、第１の抵抗体の他端に印加される正の電圧をＶｃｃボルトとする。また第１信号が入力されていない状態では、第２の抵抗体の他端にＶｃｃボルトと同じ電位のハイレベルの電圧（Ｖｃｃボルト）が印加されているとする。スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）のＮゲート電極には、第１および第２の抵抗体の各抵抗値に応じた分圧が印加されるので、第１信号が入力されていない状態では、Ｖｃｃボルトが印加され、第１信号が入力されている状態では、Ｖｃｃボルトの分圧（Ｖｄボルト）が印加される。
【００２８】
また第２信号としてハイレベルの信号をスイッチ用サイリスタのアノードに印加し、第２信号が入力されていない状態では、スイッチ用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第２信号のハイレベルは、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号が入力されると、スイッチ用サイリスタがオフ状態からオン状態に遷移する値に選ばれる。したがって第１信号が入力されて、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号のハイレベルが入力されると、スイッチ用サイリスタがオン状態に遷移する。スイッチ用サイリスタがオン状態に遷移すると、第１制御電極に相当するスイッチ用サイリスタのＮゲート電極が、Ｖｄからほぼ０ボルトに遷移して、制御信号としてほぼ０ボルトが出力される。また第２信号が入力されておらず、スイッチ用サイリスタのアノードにローレベルの電圧が印加されていると、第１信号が入力されているか否かにかかわらず、スイッチ用サイリスタはオフ状態を維持する。すなわちスイッチ用サイリスタは、第１および第２信号が入力された場合にのみオン状態に遷移して、制御信号を出力するＡＮＤ回路として機能する。
【００２９】
また発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性がスイッチ用サイリスタと等しいとする。また第３信号としてハイレベルの信号を発光用サイリスタのアノードに印加し、第３信号が入力されていない状態では、発光用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第３信号のハイレベルは、発光用サイリスタのＮゲート電極にＶｄまたはＶｃｃが印加されている状態で、第３信号が入力されたとしても発光用サイリスタがオフ状態を維持し、かつ発光用サイリスタのＮゲート電極にほぼ０ボルトの制御信号が印加されている状態で、第３信号が入力されると発光用サイリスタがオン状態に遷移する値に選ばれる。したがって、第１および第２信号が入力されて、制御信号が発光用サイリスタのＮゲート電極に入力されている状態で、第３信号が入力されると、発光用サイリスタがオフ状態からオン状態に遷移して発光する。また第１および第２信号のうちの少なくともいずれか一方が入力されておらず、制御信号が入力されていない状態では、第３信号が入力されているか否かにかかわらず、発光用サイリスタはオフ状態を維持する。すなわち発光用サイリスタは、第１、第２および第３信号の全ての信号が入力された場合のみ発光する。
【００３０】
したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。
【００３１】
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタの極性を反対にし、第１の抵抗体の他端に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様にして前述の論理回路が実現できる。
【００３２】
本発明の発光装置によれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。各スイッチ素子の第１電極は、スイッチ素子間でそれぞれ相互に電気的に接続されているので、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
【００３３】
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、第２信号が入力されるスイッチ素子に接続された信号伝送路に制御信号が出力される。さらに制御信号が出力される信号伝送路に接続された発光素子に第３信号が入力されると、この発光素子が発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力しないので、発光素子に第３信号が入力されたとしても、第３信号が入力された発光素子は発光しない。
【００３４】
発光装置は、複数の前記発光素子アレイと、各発光素子アレイに第１信号を供給する第１の駆動回路と、第２信号を供給する第２の駆動回路と、第３信号を供給する第３の駆動回路とを含んでいる。したがって、前記発光素子アレイを複数用いて構成される本発明の発光装置では、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができ（以下、第１信号が入力されている発光素子アレイは選択状態にあるという）、複数の発光素子アレイのうちのいくつかを選択状態にし、選択状態にない発光素子アレイは第２信号および第３信号が入力されても発光しないようにすることができる。発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイと第２信号および第３信号を与えるための第２および第３の駆動回路との間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行って発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、小形でかつ安定に動作する発光装置が実現できる。
【００３５】
前記第１信号の信号レベルは、発光素子アレイの外部に設けられる第１信号レベル設定手段によって設定されるから、発光素子アレイの回路を簡略化することができ、発光素子アレイのチップサイズを小さくすることができる。また、第１信号レベル設定手段は、複数の発光素子アレイで共有される第１の駆動回路に１つ設ければ済むため、個々の発光素子アレイに同様の機能を設けるのに比べて全体として発光装置の機能を低下されることなく構成を簡略化することができる。
【００３６】
前記スイッチ素子は、発光サイリスタと、抵抗体とを含んで構成され、また前記発光素子は、発光サイリスタを含んで構成される。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。
【００３７】
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、第１の抵抗体の一端とが接続されて構成される。この場合、抵抗体の他端が第１信号を入力するための第１電極に相当し、発光サイリスタのアノードが第２信号を入力するための第２電極に相当し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に相当する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに相当し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に相当する。
【００３８】
前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を２．５ボルトとする）かまたはハイレベル（電位を５ボルトとする）の信号を抵抗体の他端に印加する。スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）のＮゲート電極には、第１の駆動回路の第１信号レベル設定手段により、スイッチ用サイリスタをスイッチングするのに適したローレベルおよびハイレベルの各電位が予め設定された第１信号が入力される。第１信号レベル設定手段は、たとえば、直列接続された複数の抵抗器から構成され、直列接続されたそれら複数の抵抗器の中途の接続部から出力される電圧に応じて、第１信号のハイレベルまたはローレベルの電位が設定される。その電位は、複数の抵抗器の分圧比で制御される。
【００３９】
また第２信号としてハイレベルの信号をスイッチ用サイリスタのアノードに印加し、第２信号が入力されていない状態では、スイッチ用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第２信号のハイレベルは、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号が入力されると、スイッチ用サイリスタがオフ状態からオン状態に遷移する値に選ばれる。したがって第１信号が入力されて、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号のハイレベルが入力されると、スイッチ用サイリスタがオン状態に遷移する。スイッチ用サイリスタがオン状態に遷移すると、第１制御電極に相当するスイッチ用サイリスタのＮゲート電極が、Ｖｄからほぼ０ボルトに遷移して、制御信号としてほぼ０ボルトが出力される。また第２信号が入力されておらず、スイッチ用サイリスタのアノードにローレベルの電圧が印加されていると、第１信号が入力されているか否かにかかわらず、スイッチ用サイリスタはオフ状態を維持する。すなわちスイッチ用サイリスタは、第１および第２信号が入力された場合にのみオン状態に遷移して、制御信号を出力するＡＮＤ回路として機能する。
【００４０】
また発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性がスイッチ用サイリスタと等しいとする。また第３信号としてハイレベルの信号を発光用サイリスタのアノードに印加し、第３信号が入力されていない状態では、発光用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第３信号のハイレベルは、発光用サイリスタのＮゲート電極にＶｄまたはＶｃｃが印加されている状態で、第３信号が入力されたとしても発光用サイリスタがオフ状態を維持し、かつ発光用サイリスタのＮゲート電極にほぼ０ボルトの制御信号が印加されている状態で、第３信号が入力されると発光用サイリスタがオン状態に遷移する値に選ばれる。したがって、第１および第２信号が入力されて、制御信号が発光用サイリスタのＮゲート電極に入力されている状態で、第３信号が入力されると、発光用サイリスタがオフ状態からオン状態に遷移して発光する。また第１および第２信号のうちの少なくともいずれか一方が入力されておらず、制御信号が入力されていない状態では、第３信号が入力されているか否かにかかわらず、発光用サイリスタはオフ状態を維持する。すなわち発光用サイリスタは、第１、第２および第３信号の全ての信号が入力された場合のみ発光する。
【００４１】
したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光装置が実現できる。
【００４２】
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタの極性を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様にして前述の論理回路が実現できる。
【００４３】
また本発明の発光装置によれば、前記のスイッチ用サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含む。前記遮光手段または減光手段は、スイッチ用サイリスタがスイッチングするときに発する光が発光用サイリスタに入射しないように働くため、その光による発光用サイリスタのしきい電圧の変動を防ぐことができる。よって、発光素子およびスイッチ素子を発光サイリスタで構成した場合において、発光素子アレイを安定に動作させることが可能となる。
【００４４】
本発明の画像形成装置によれば、画像情報に基づいて前記発光装置を駆動手段によって駆動して、発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。
【００４５】
またスイッチ素子は走査方向に沿って順番に発光するが、スイッチ素子と発光素子とが離間しており、発光素子の発光によって感光体ドラムが露光され、スイッチ素子の発光によって感光体ドラムを露光させることがないので、優れた品質の記録画像を得ることができる。
【００４６】
また感光体ドラムへの露光を行うための発光素子と、信号転送のためのスイッチ素子とを一体的に集積化したものとすることができるので、発光装置を実装するための回路基板を小型化することができ、この回路基板とのワイヤボンディングの数および回路基板に搭載すべき駆動ＩＣの数を低減することができる。したがって、回路基板の小型化および低コスト化を実現することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態の発光サイリスタ１１５の基本的構成を示す断面図と各層の不純物濃度とバンドギャップを示す図である。
【図２】本発明の第１の実施の形態の発光サイリスタ１１５において、第２領域１０６の不純物濃度を変化させたときの、発光サイリスタ１１５の発光強度を示す図である。
【図３】ＮＰＮの層構造を有する発光サイリスタにおいて、コレクタを成す半導体層のＮ型キャリアの濃度と発光強度との関係を複数の電流増幅率βの値に対してプロットした図である。
【図４】本発明の第２の実施の形態の発光サイリスタ１１６の基本的構成を示す断面図と各層の不純物濃度とバンドギャップを示す図である。
【図５】本発明の実施の一形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。
【図６】図５の切断面線ＶＩ−ＶＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【図７】図５の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【図８】図５の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【図９】本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。
【図１０】発光装置１０の動作を示すタイミングチャートである。
【図１１】発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。
【図１２】発光装置１０を有する画像形成装置８７の基本的構成を示す側面図である。
【発明を実施するための形態】
【００４８】
以下、図面を参照して本発明の発光サイリスタおよびそれを用いた本発明の発光装置および画像形成装置の実施の形態について説明する。
【００４９】
図１は、本発明の第１の実施の形態の発光サイリスタ１１５の断面図と、発光サイリスタ１１５を構成する各層の不純物濃度およびバンドギャップを示したものである。なお、図１の不純物濃度とバンドギャップの値は望ましい一例を示したものであり、本発明の効果はこの値に限って生じるわけではない。
【００５０】
最初に、図１に示した発光サイリスタ１１５の構造について説明する。
図１に示す発光サイリスタ１１５は、Ｎ型半導体基板１０１上に、Ｎ型の第１半導体層１０２、Ｐ型の第２半導体層１０３、Ｎ型の第３半導体層１０４およびＰ型の第４半導体層１０７がこの順に積層されることによって、ＮＰＮＰのサイリスタの構造が形成されている。ここで、第３半導体層１０４は、基板側の第１領域１０５と基板反対側の第２領域１０６との２層で構成され、これら各層はいずれもＮ型半導体によって形成される。さらに、Ｐ型の第４半導体層１０７の基板反対側の表面（基板から離反する側）には、表面電極１１０と良好なオーミック接触をとるためのＰ型半導体のオーミックコンタクト層１０９が形成される。表面電極１１０はオーミックコンタクト層１０９の基板反対側の表面に形成される。裏面電極１１１は、基板１０１の裏面に形成される。この場合、表面電極１１０はアノード電極として用いられ、裏面電極１１１はカソード電極として用いられる。また、第３半導体層１０４のうちの第２領域１０６の基板反対側の表面にはゲート電極１１２が設けられている。
【００５１】
本実施の形態では、基板１０１をＮ型半導体によって形成した場合について例示する。これとは逆に、基板１０１にＰ型半導体基板を用い、半導体層を第１半導体層１０２をＰ型、第２半導体層１０３をＮ型、第３半導体層を１０４をＰ型、第４半導体層をＮ型としてＰＮＰＮのサイリスタ構造を形成することも可能である。この場合は、オーミックコンタクト層にはＮ型の半導体を用い、裏面電極１１１がアノード電極になり、表面電極１１０がカソード電極になるが、基板をＮ型半導体によって形成する方が好ましい。これは、発光サイリスタを集積化したときに、基板裏面の裏面電極（カソード電極）１１１を共通の接地とし、表面電極（アノード電極）１１０に正電源を接続できるからである。なお、いずれの導電型の順を用いても本実施の形態の効果に変わりはない。基板をＰ型半導体基板とした場合は、以下の説明は、正孔と電子を入れ替えればそのまま成り立つ。
【００５２】
また、基板１０１に絶縁性基板および半絶縁性基板などを用いることもできる。この場合は、第２半導体層１０３、第３半導体層１０４、第４半導体層１０７およびオーミックコンタクト層１０９の一部をエッチングして、第１半導体層１０２の表面（基板から離反する側）を露出させ、第１半導体層１０２の露出させた表面に裏面電極１１１に相当するカソード電極を形成する。
【００５３】
各半導体層１０２，１０３，１０４，１０７およびオーミックコンタクト層１０９は、有機金属気層エピタキシャル成長法（ＭＯＶＰＥ）および分子線エピタキシャル成長法（ＭＢＥ）などのエピタキシャル成長法によって形成される。エピタキシャル成長が必要な理由は、格子欠陥などを多量に含んでいると発光素子および受光素子としてのホトトランジスタとして機能し得ないからである。したがって、格子整合の観点から、基板１０１、各半導体層１０２，１０３，１０４，１０７およびオーミックコンタクト層１０９の材料が選択される。
【００５４】
基板１０１の材料としては、III／Ｖ族半導体およびII／ＶＩ族半導体の薄膜がエピタ
キシャル成長可能なものとして、たとえば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などを用いることができる。基板１０１に絶縁性基板または半絶縁性基板を使用する場合には、たとえば、ＧａＡｓ、窒化ガリウム（ＧａＮ）およびサファイアなどが用いられる。なお、各半導体層１０２，１０３，１０４，１０７の結晶性を良好にするために、基板１０１と第１半導体層１０２との間に第１半導体層１０２と同じ導電型のバッファ層を設ける場合がある。
【００５５】
各半導体層１０２，１０３，１０４，１０７の材料には、ガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、インジウムガリウムリン（ＩｎＧａＰ）およびアルミニウムガリウムインジウムリン（ＡｌＧａＩｎＰ）などが用いられる。なお、これらの材料で発光サイリスタを作製したときの発光波長は、６００〜８００ｎｍになる。
【００５６】
オーミックコンタクト層１０９の材料にはＧａＡｓ、ＩｎＧａＰなどアルミニウムを含んでいない材料が用いられる。アルミニウムを含んでいる場合は表面が大気中で酸化されやすく、表面電極１１０との間で良好なオーミック接触をとることが困難になるからである。また、オーミックコンタクト層１０９の不純物濃度を１×１０１９（ｃｍ−３）以上にすることも良好なオーミック接触をとるために必要である。なお、オーミックコンタクト層１０９の厚さは０．０１〜０．０２μｍとなるべく薄くすることが好ましい。なぜなら、ＧａＡｓ、ＩｎＧａＰのバンドギャップの値は、アルミニウムを含んでいる材料よりも小さいので、膜厚が大きいと内部で発生した光の再吸収層となるからである。
【００５７】
各電極１１０，１１１，１１２の材料は、接触する半導体層または基板１０１との良好なオーミック接触を保つために適した材料が用いられる。表面電極１１０は、オーミックコンタクト層１０９と良好なオーミック接触をとるために、たとえば、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、および金と亜鉛との合金（ＡｕＺｎ）などが用いられる。ゲート電極１１２は、第３半導体層１０４の第２領域１０６と良好なオーミック接触をとるために、たとえば、Ａｕ、ＡｕＧｅおよびニッケル（Ｎｉ）などが用いられる。裏面電極１１１は、半導体基板１０１と、または基板１０１に非導電性の材料を用いた場合には第１半導体層１０２と良好なオーミック接触がとれるという観点から、たとえば、Ａｕ、ＡｕＧｅおよびＮｉなどが用いられる。
【００５８】
次に、本実施の形態の特徴である、発光サイリスタ１１５の各半導体層１０２，１０３，１０４，１０７のバンドギャップおよび不純物濃度の最適化について説明する。受光感度を低下することなく外部への発光強度を向上させるという本発明の目的に照らして最適になるように、各半導体層での不純物濃度とバンドギャップを決める。
【００５９】
なお、具体的なドーパントとして、本実施の形態においては、Ｎ型半導体にはシリコンおよびテルルなどを用いることができ、Ｐ型半導体のドーパントとしては、亜鉛、炭素およびマグネシウムなどを用いることができる。実際の素子の作製には、シリコンと亜鉛を用いている。
【００６０】
バンドギャップの値を制御するには、各半導体層１０２，１０３，１０４，１０７を構成する半導体材料の種類および組成を制御することによって行う。アルミニウムガリウム砒素（ＡｌｘＧａ１−ｘＡｓ）は、格子整合条件を保ったまま、バンドギャップをＡｌの組成比ｘによって変化させることができる。アルミニウムガリウムインジウムリン（（ＡｌｙＧａ１−ｙ）０．５Ｉｎ０．５Ｐ）を用いた場合も、Ａｌの組成比ｙを変えることによって、ＧａＡｓに格子整合した状態でバンドギャップを変化させることができる。
【００６１】
また半導体層の不純物濃度が略同一とは、上述した材料を用いた場合には、不純物濃度の差が２０％以内であることを意味する。またバンドギャップが略同一とは、上述した材料を用いた場合には、バンドギャップの差が５％以内であることを意味する。これは、設計値では同一であっても、実際に発光サイリスタを作製した場合には、装置の制御性および作製条件によって異なる場合があることを考慮したものである。特に不純物のドーピングについては、膜中で拡散が生じたり、ドーパントの再蒸発が基板温度に依存したりする場合があり、再現性が得られにくい。そこで、上述した材料を用いた場合には、不純物濃度については２０％以内、バンドギャップについては５％以内であれば、実質的な違いはないものとして、この範囲にあれば略同一とする。
【００６２】
本実施の形態の特徴は、図１に示されるように、バンドギャップについては、第２半導体層（Ｐ型）１０３と第３半導体層（Ｎ型）１０４のバンドギャップが略同一であり、それらの半導体層よりも広いバンドギャップを持つ第１半導体層（Ｎ型）１０２と第４半導体層（Ｐ型）１０７とに挟まれた構造にすることである。熱平衡状態の不純物濃度については、第３半導体層（Ｎ型）１０４を、基板側（第２半導体層１０３に接する側）の第１領域１０５と基板反対側（第４半導体層１０７に接する側）の第２領域１０６の２層に分けて、第２領域１０６の不純物濃度を第１領域１０５の不純物濃度よりも高濃度にする。さらに、第２半導体層（Ｐ型）１０３の不純物濃度は第１の不純物濃度と略同一またはそれよりも高濃度にし、第１半導体層（Ｎ型）１０２は、第２半導体層（Ｐ型）１０３よりも高濃度にする。また、第４半導体層（Ｐ型）１０７の不純物濃度は、第３半導体層（Ｎ型）１０４の第２領域１０６の不純物濃度と略同一かそれよりも高濃度に設定したことに特徴がある。
【００６３】
表１は、本実施の形態における各半導体層１０２，１０３，１０４（１０５，１０６），１０７およびオーミックコンタクト層１０９の不純物濃度、バンドギャップおよび膜厚の値を示す。なお、この値は好ましい値の例示であって、各半導体層のバンドギャップと不純物濃度について上述した関係を満たせば、本実施の形態と同様の効果を得ることができる。
【００６４】
【表１】
【００６５】
各半導体層１０２，１０３，１０４，１０７のバンドギャップおよび不純物濃度をこのような設定にした第１の理由は、主たる発光層を第３半導体層（Ｎ型）１０４の中の第２領域１０６にすることによって、内部量子効率と光の取り出し効率をいずれも向上させることができるためである。
【００６６】
内部量子効率を高めるには、注入されたキャリアを有効に再結合させる必要がある。基板１０１にはＮ型半導体基板が用いられるので、発光サイリスタ１０１では、正孔は第４半導体層（Ｐ型)１０７側から接合Ｊ３を通して注入されることになる。この場合、注入された正孔を電子と有効に再結合させるためには、接合Ｊ３の近傍の第２領域１０６における電子密度を高めることが効果的である。そこで、第２領域１０６において、熱平衡状態での電子密度および注入されて増加した電子密度のいずれも高めるような設定をした。
【００６７】
接合からの注入による電子密度を高めるため、図１に示すように、第２半導体層（Ｐ型）１０３、第３半導体層（Ｎ型）１０４の内の第１領域１０５、および第３半導体層（Ｎ型）１０４の内の第２領域１０６の各層のバンドギャップを略同一して、それらのバンドギャップよりも第４半導体層１０７のバンドギャップを大きくする。第４半導体層（Ｐ型）１０７のバンドギャップが第２領域（Ｎ型）１０６のバンドギャップよりも大きいことから、両者のバンドギャップが等しい場合に比べて、バンドギャップの差の分だけ第４半導体層（Ｐ型）１０７における伝導帯の下端が上がり、電子に対するポテンシャル障壁を形成する。第１半導体層（Ｎ型）１０２から接合Ｊ１を通して注入された電子は、接合Ｊ３における、このポテンシャル障壁で跳ね返されることになるので、接合Ｊ３近傍の第２領域（Ｎ型）１０６での電子密度が高まる効果が得られる。
【００６８】
熱平衡状態での電子密度を増やすためには、第３半導体層（Ｎ型）１０４を２層に分けて、基板側の第１領域１０５の不純物濃度を低く設定する一方で、接合Ｊ３に近い第２領域１０６の不純物濃度を増やした。第１領域１０５の不純物濃度を低く設定することは、ゲート電極１１２と裏面電極（カソード電極）１１１との間の耐圧を確保するために必要である。第１領域１０５の不純物濃度は全層で最も低い。
【００６９】
第２領域１０６の熱平衡状態でのキャリア密度を増やすことが、発光強度の増加に効果的であることを実験で確認するために、第２領域１０６の不純物濃度を変えたサンプルを数個作製して、発光強度の比較を行った。
【００７０】
図２は、第２領域１０６の不純物濃度を変えて作製した複数の発光サイリスタ１１５の発光強度を示すグラフである。発光強度の測定は、発光サイリスタ１１５のゲート電極１１２をローレベルにして発光サイリスタ１１５をオン状態に遷移させたあと、動作電圧を５Ｖにして行った。図２で、縦軸は測定した発光強度を任意単位で表示したもので、横軸は第２領域１０６の不純物濃度を示している。図２から明らかなように、第２領域１０６での不純物濃度（熱平衡状態でのキャリア密度）を１桁増やすことによって発光強度は約５倍の大きさになっており、発光強度に対する不純物濃度の効果が実証された。
【００７１】
さらに内部発光効率を高める工夫として、第４半導体層（Ｐ型）１０７の不純物濃度を第２領域と略同一またはそれより高濃度にするとよい。主たる発光層である第２領域１０６に注入される正孔密度を増加させるためである。
【００７２】
一方、光の取り出し効率という点では、発光した光が再吸収されないように、光の取り出し方向の各半導体層のバンドギャップを大きくするとよい。通常、発光サイリスタを発光素子として用いる場合の光の取り出し方向は、基板が光の吸収層になるので、図１ではオーミックコンタクト層１０９の側（基板から離反する側）になる。したがって、第２領域１０６で発光した光は、第４半導体層（Ｐ型）１０７とオーミックコンタクト層１０９を通過して外部に取り出されることになるが、第４半導体層（Ｐ型）１０７のバンドギャップは、主たる発光層である第２領域１０６のバンドギャップよりも大きいので、第４半導体層（Ｐ型）１０７での光の吸収はない。また、オーミックコンタクト層１０９の厚みは、０．０１μｍ〜０．０２μｍに選ばれ、このように非常に薄いのでこの層での発光の吸収は無視できる程度である。
【００７３】
さらに、本実施の形態では、各半導体層１０２，１０３，１０４，１０７の不純物濃度およびバンドギャップを前述したように選ぶことによって、主たる発光層である第２領域の膜厚を０．５μｍ〜１．０μｍと比較的厚く設定することができる。本実施の形態では、第４半導体層（Ｐ型）１０７側から接合Ｊ３を通って注入された正孔は、主として第２領域１０６で電子と再結合して発光する。第２領域１０６の中でも、注入された正孔密度が最も大きい接合Ｊ３の近傍で最も強い発光が生じると考えられるが、発光した光は接合Ｊ３の側から第４半導体層（Ｐ型）１０７側を通って取り出されるので、第２領域自身での吸収は問題とならない。したがって、主たる発光層の厚みを十分なものにして、発光場所の体積を増やしたほうが、全体としての発光強度を高めることができる。
【００７４】
以上から明らかなように、第３半導体層１０４のうちで基板反対側の第２領域１０６が主たる発光層となるように、不純物濃度およびバンドギャップを設定することが内部量子効率の点からも光の取り出し効率の点からも最良である。なお、第２領域１０６の不純物濃度を高めることは、ゲート電極１１２との接触抵抗を低めるという副次的な効果もある。
【００７５】
エミッタ注入効率を高めるため、第１に、エミッタに相当する第１半導体層（Ｎ型）１０２のバンドギャップを、ベースに相当する第２半導体層（Ｐ型）１０３のバンドギャップよりも大きいヘテロ接合にしている。第２に、エミッタに相当する第１半導体層（Ｎ型）１０２の不純物濃度を、ベースに相当する第２半導体層（Ｐ型）１０３の不純物濃度よりも大きくしている。第３に、ベースに相当する第２半導体層（Ｐ型）１０３の膜厚を薄くしている。第２半導体層（Ｐ型）１０３の厚みは０．０１μｍ〜０．５μｍ程度が望ましい。このような受光感度を高めるために行った第１半導体層（Ｎ型）１０２および第２半導体層における不純物濃度およびバンドギャップの設定は、発光効率を向上させるために行った設定と矛盾無く両立している。
【００７６】
このようにトランジスタ型の層構造が形成されているときには、電流増幅率βを求めることができる。図３は、ＮＰＮの層構造を有する発光サイリスタにおいて、コレクタを成す半導体層のＮ型キャリアの濃度と発光強度との関係を複数の電流増幅率βの値に対してプロットした図である。図３において、横軸はキャリア濃度の値を対数目盛りで表しており、単位は「ｃｍ−３」である。縦軸は、発光強度を対数目盛りで表しており、単位は「μＷ」である。図３において、右肩上がりに直線的に延びる実線は、計算によって電流増幅率βの影響を排除したときに予想される発光強度のキャリア濃度依存性を表している。第１分岐点１１７ａから右に横軸に平行に延びる実線は、電流増幅率β＝９０のときの、計算によって予想される、発光強度に対するキャリア濃度依存性を表している。第２分岐点１１７ｂから右に横軸に平行に延びる実線は、電流増幅率β＝６０１のときの、計算によって予想される、発光強度に対するキャリア濃度依存性を表している。第３分岐点１１７ｃから右に横軸に平行に延びる実線は、電流増幅率β＝２０２８のときの、計算によって予想される、発光強度に対するキャリア濃度依存性を表している。
【００７７】
図３において四角でプロットしたデータは、電流増幅率β＝９０のときの、発光強度に対するキャリア濃度依存性の実測値を表しており、丸でプロットしたデータは、電流増幅率β＝６０１のときの、発光強度に対するキャリア濃度依存性の実測値を表しており、三角でプロットしたデータは、電流増幅率β＝２０２８のときの、発光強度に対するキャリア濃度依存性の実測値を表している。
【００７８】
電流増幅率βは、「エミッタ接地直流電流増幅率（ｈＦＥ）」とも呼ばれ、エミッタ接地のトランジスタに直流電圧を印加したときのコレクタ電流とベース電流との比として表される。この電流増幅率βの値は、次の式（１）のように表される。ベースおよびエミッタの多数キャリア濃度をそれぞれ「ＮｈＢ」および「ＮｅＥ」とし、ベースおよびエミッタの少数キャリアの拡散係数をそれぞれ「ＤｅＢ」および「ＤｈＥ」とする。ベースおよびエミッタの少数キャリアの拡散長をそれぞれ「ＬｅＢ」および「ＬｈＥ」とし、ベースの厚み寸法を「ＷＢ」とする。
【００７９】
【数１】
【００８０】
図３に示すように、各電流増幅率βの値に対して式（１）の計算に基づいて予想した値と、実測値とは、よく一致している。各文字数の値としては、ＧａＡｓを例として、ＮｈＢ＝ＮｅＥ＝１０１８（ｃｍ−３）、ＷＢ＝０．０１（μｍ）、ＤｅＢ＝０．４１３６（ｃｍ２／ｓ）、ＤｈＥ＝０．０４９１（ｃｍ２／ｓ）、ＬｈＥ＝１．４０２（μｍ）、ＬｅＢ＝３．５２３（μｍ）の値を用いると、電流増幅率β＝ｈＦＥ＝１１７４．７の値が得られる。
【００８１】
また、ＮｅＥ＝１０１８（ｃｍ−３）、ＮｈＢ＝１０１７（ｃｍ−３）、ＷＢ＝０．２（μｍ）、ＤｅＢ＝１０．４５（ｃｍ２／ｓ）、ＤｈＥ＝１．９４６（ｃｍ２／ｓ）、ＬｈＥ＝０．９８６５（μｍ）、ＬｅＢ＝１３．１６４（μｍ）の値を用いると、電流増幅率β＝ｈＦＥ＝２０２８．３の値が得られる。
【００８２】
電流増幅率βの値が小さいと、コレクタを成す半導体層、具体的には第１領域１０５のキャリア濃度の増大に対して発光強度が飽和してしまい、充分な発光強度を得ることができない。したがって、電流増幅率βの値は、１０００以上であることが好ましい。電流増幅率βを１０００以上とすることによって、発光強度に対する電流増幅率の影響を抑制することができ、キャリア濃度を高く設定することによって充分な発光強度を得ることができる。
【００８３】
以上のように、本発明の実施の形態の発光サイリスタによれば、発光効率が優れた発光サイリスタを提供することができる。
【００８４】
図４は、本発明の第２の実施の形態の発光サイリスタ１１６の断面図と、各層の不純物濃度およびバンドギャップを示したものである。なお、図４の不純物濃度とバンドギャップの値は望ましい一例を示したものであり、本発明の効果はこの値に限って生じるわけでない。なお、以下の説明は基板を一般的なＮ型半導体基板にした場合について行う。第１の実施の形態で説明したとおり、基板１０１、各半導体層１０２，１０３，１０４，１０７，１０８，およびオーミックコンタクト層１０９の導電型を反対にしても効果は同じである。
【００８５】
図４に示した本実施の形態の発光サイリスタ１１６と、図１に示した第１の実施の形態の発光サイリスタ１１５との違いは、第４半導体層（Ｐ型）１０７とオーミックコンタクト層１０９の間に、第４半導体層（Ｐ型）１０７と同じ導電型の第５半導体層（Ｐ型）１０８を積層したことにある。図４において、サイリスタに特有のＮＰＮＰ構造の部分は、第１半導体層（Ｎ型）１０２、第２半導体層（Ｐ型）１０３、第３半導体層（Ｎ型）１０４および第４半導体層（Ｐ型）１０７によって構成され、この部分は第１の実施の形態と共通している。第５半導体層（Ｐ型）１０８のバンドギャップは、第４半導体層（Ｐ型）１０７のバンドギャップと略同一またはそれよりも広幅に設定され、第５半導体層（Ｐ型）１０８の不純物濃度は、第４半導体層（Ｐ型）１０６の不純物濃度と略同一またはそれよりも高濃度に設定される。第５半導体層（Ｐ型）１０８以外の各半導体層１０２，１０３，１０４，１０７およびオーミックコンタクト層１０９については、それらの層のバンドギャップ、不純物濃度および膜厚の値は、図１に示す第１の実施の形態と同様に設定される。以下の説明では、図４に示される第５半導体層（Ｐ型）１０８以外の部分は、図１に示される実施の形態と同様であるので、対応する部分には同一の参照符号を付し重複を避けて説明は省略する。
【００８６】
本実施の形態において、第５半導体層（Ｐ型）１０８のバンドギャップの具体的な値は、第４半導体層（Ｐ型）１０７と略同一にして、１．７５ｅＶ〜１．８８ｅＶ程度の値を用いた。第５半導体層（Ｐ型）１０８の不純物濃度の値は、第４半導体層（Ｐ型）より大きくして１×１０１９〜３×１０１９とした。第５半導体層１０８の厚さは、０．１〜０．５μｍに設定される。第５半導体層（Ｐ型）１０８の材料、形成方法、ドーパント材料については、第１の実施の形態で説明した他の半導体層１０２，１０３，１０４，１０７と同様であるので説明は省略する。
【００８７】
本実施の形態の特徴は、第５半導体層（Ｐ型）を設けることによって、表面電極（アノード電極）１１０との間でオーミック接触をとりやすくしたことにある。第１の実施の形態で述べたように、通常、オーミックコンタクト層は、アルミニウムを含まないＧａＡｓ、ＩｎＧａＰなど材料を用いて高濃度の不純物をドーピングして形成される。ＧａＡｓ、ＩｎＧａＰはバンドギャップが小さいので、発光した光の吸収層とならないように、オーミックコンタクト層は０．０１μｍ〜０．０２μｍと極めて薄く形成する必要がある。しかし、オーミックコンタクト層を薄くすると、表面電極（アノード電極）１１０との間で良好なオーミック接触が得られなくなる場合があるので、第４半導体層（Ｐ型）１０７とオーミックコンタクト層１０９との間に比較的膜厚の大きい第５半導体層（Ｐ型)１０８を設けた。第５半導体層（Ｐ型)１０８の不純物濃度は、第４半導体層（Ｐ型）１０７の不純物濃度と略同一またはそれより高濃度にして良好なオーミック接触が得られるようにする。それとともに、第５半導体層（Ｐ型）１０８のバンドギャップは第４半導体層（Ｐ型）１０７のバンドギャップと略同一またはそれより広幅に設定して、第３半導体層（Ｎ型）のバンドギャップよりも大きくすることによって内部で発光した光の再吸収層とならないようにする。こうすることによって確実なオーミック接触を得ることができる。
【００８８】
次に本発明の発光サイリスタを用いて構成される本発明の実施の一形態の発光素子アレイチップ１について説明する。
【００８９】
図５は、発光素子アレイチップ１の基本構成を示す平面図である。図６は、図５の切断面線ＶＩ−ＶＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。図７は、図５の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。なお図５は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ１の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、電源ライン１１、セレクト信号伝送路１４、電源用ボンディングパッドＶｓ、セレクト信号入力端子ＣＳ、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、およびＣＳ抵抗ＲＣＳは、図解を容易にするため斜線を付して示されている。発光装置１０のうち、発光用サイリスタＴ、スイッチ用サイリスタＳに用いられる発光サイリスタには、第２の実施の形態で示した発光サイリスタ１１６を用いるが、第１の実施の形態で示した発光サイリスタ１１５を用いても同様の発光装置１０を構成することができる。
【００９０】
発光素子アレイチップ１に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態では、各発光用サイリスタＴは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。発光用サイリスタＴは、６００ｎｍ〜８００ｎｍの波長の光を発光可能に形成される。
【００９１】
発光用サイリスタＴは、ＰＮＰＮ構造を有する発光サイリスタによって形成されるので、Ｐ型半導体と、Ｎ型半導体とを交互に積層した単純な構成で実現することができ、装置の作成が容易となる。前述したように、発光用サイリスタＴはゲート電極ｂ１〜ｂｋに、制御信号を与えることによって発光信号の電圧よりも、しきい電圧が低下した状態で、前記発光信号がアノードａ１〜ａｋに与えられたとき発光する。
【００９２】
発光用サイリスタＴ１〜Ｔｋは、発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノードａは共通の発光信号入力端子Ａとしてのボンディングパッドに接続される。なお、発光信号入力端子Ａとしてのボンディングパッドを単に発光信号用ボンディングパッドＡと記載する場合がある。本実施の形態における発光信号用ボンディングパッドＡは、前記第３ボンディングパッドに対応する。また、本実施の形態では、ゲート横配線ＧＨの本数に等しい４個の発光用サイリスタＴが１つの発光素子ブロックＢを構成する。たとえば、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付すと、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する第４ｉ６−３番目から第４ｉ６番目の全ての発光用サイリスタＴ４ｉ６−３〜Ｔ４ｉ６のアノードａと、発光信号用ボンディングパッドＡｉ６との間に接続部６０が設けられて、電気的に接続される。発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡと接続部６０とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッドＡは発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。
【００９３】
配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップ１が搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ドットパーインチ（ｄｐｉ）の場合、前記間隔Ｗ１は、約２４μｍ（マイクロメートル）に選ばれ、前記長さＷ２は、約１８μｍに選ばれる。
【００９４】
各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２およびゲート横配線ＧＨ１の順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタＳのゲート電極ｄに供給するためのセレクト信号伝送路１４がゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。セレクト信号伝送路１４は、接続部７５を介してセレクト信号入力端子ＣＳとしてのボンディングパッドに接続される。セレクト信号入力端子ＣＳとしてのボンディングパッドを単にセレクト信号入力端子ＣＳと記載する場合がある。本実施の形態におけるセレクト信号用ボンディングパッドＣＳは、前記第１ボンディングパッドに対応する。また、各ゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。
【００９５】
発光用サイリスタＴのゲート電極ｂ１〜ｂｋは、本実施の形態では、後述する第３半導体層２４によって構成され、ゲート横配線ＧＨ１〜ＧＨ４のいずれかとの間に接続部６１，６２，６３，６４が形成される。ここで、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向の前記一方から他方へ向かって発光素子ブロックＢに第１番から第ｍ番まで番号を付すことにすれば、前記配列方向に沿う第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する第４ｉ６−３番目から第４ｉ６番目の発光用サイリスタＴについては、第４ｉ６−３番目の発光用サイリスタＴ４ｉ６−３のゲート電極と第１番目のゲート横配線ＧＨ１との間に接続部６１が形成され、第４ｉ６−２番目の発光用サイリスタＴ４ｉ６−２のゲート電極と第２番目のゲート横配線ＧＨ２との間に接続部６２が形成され、第４ｉ６−１番目の発光用サイリスタＴ４ｉ６−１のゲート電極と第３番目のゲート横配線ＧＨ３との間に接続部６３が形成され、第４ｉ６番目の発光用サイリスタＴ４ｉ６のゲート電極と第４番目のゲート横配線ＧＨ４との間に接続部６４が形成される。また、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する全ての発光用サイリスタＴのアノードａと前記配列方向に沿うｉ６番目の発光信号入力端子Ａｉ６との間に接続部６０が形成される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることで、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。
【００９６】
スイッチ用サイリスタＳは、好ましい構成として、前記発光信号用ボンディングパッドＡ間に生じたスペースに配置される。複数の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号を供給するためのボンディングパッドを１つ備えることとなるので、発光信号用ボンディングパッドＡ間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。各スイッチ用サイリスタＳのアノードｃにゲート信号を供給するためのゲート信号入力端子Ｇとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子Ｇとしてのボンディングパッドを単にゲート信号用ボンディングパッドＧと記載する場合がある。本実施の形態では、ゲート信号用ボンディングパッドＧは前記第２ボンディングパッドに対応する。アノードｃとゲート信号用ボンディングパッドＧとは一体に形成される。このように配置することで、スイッチ用サイリスタＳなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スイッチ用サイリスタＳの個数ｎはゲート横配線ＧＨの本数に等しく、本実施の形態ではｎ＝４である。また、ＣＳ抵抗ＲＣＳも、前記発光信号入力端子Ａとしてのボンディングパッド間に生じたスペースを利用して、スイッチ用サイリスタＳに近接して配置される。
【００９７】
本実施の形態におけるスイッチ用サイリスタＳのゲート電極ｄは、後述する第３半導体層２４の第２領域２４ｂで構成される。スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとの間には接続部６５が形成され、さらにゲート電極ｄと対応するゲート横配線ＧＨとの間にも接続部６６が形成されることで電気的に接続される。ゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５と、ゲート電極ｄとゲート横配線ＧＨとを接続する接続部６６とは一体に形成される。また、ＣＳ抵抗ＲＣＳは、半導体膜のシート抵抗を利用したもので構成され、ＣＳ抵抗ＲＣＳとセレクト信号伝送路１４との間に接続部６７が形成される。
【００９８】
プルアップ抵抗ＲＰは、本実施の形態では、スイッチ用サイリスタＳを構成する半導体層の一部を用いて、スイッチ用サイリスタＳと一体で形成される。プルアップ抵抗ＲＰは半導体膜のシート抵抗を利用したものである。プルアップ抵抗ＲＰの一部と電源ライン１１との間に接続部６８が形成され、プルアップ抵抗の接続部６８の側に電源電圧Ｖｃｃが与えられる。
【００９９】
電源ライン１１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、発光信号用ボンディングパッドＡを挟んでゲート横配線ＧＨと離反する側に配置される。電源ライン１１は、接続部６９によって、電源電圧Ｖｃｃが与えられるボンディングパッドに電気的に接続される。電源電圧Ｖｃｃが与えられるボンディングパッドを単に電源用ボンディングパッドＶｓと記載する場合がある。
【０１００】
発光用サイリスタＴのアノードａ、スイッチ用サイリスタＳのアノードｃ、ゲート横配線ＧＨ、セレクト信号伝送路１４、電源ライン１１、接続部６０〜６９、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、セレクト信号用ボンディングパッドＣＳ、および電源用ボンディングパッドＶｓは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。
【０１０１】
また、図５に示す発光素子アレイチップ１は、好ましい構成として、スイッチ用サイリスタＳの表面（基板反対側）に遮光手段として遮光膜１２を設けている。スイッチ用サイリスタＳは、発光用サイリスタＴと同様にスイッチングの際に発光するが、その発光は不要であり、発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために、遮光膜１２が用いられる。遮光膜１２としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが好適に用いられる。また、スイッチ用サイリスタＳと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図５の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳを配置するようにしてもよい。
【０１０２】
なお、前述した電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、図５に示した発光素子アレイチップ１の平面図においては用いていない。
【０１０３】
以下、発光素子アレイチップ１の構成について、図６〜図８を参照してさらに詳細に説明する。本実施の形態では、基板２１にはＮ型半導体基板を用いる。発光用サイリスタＴは、発光サイリスタ１１６で構成され、基板３１のＺ方向の表面に第１半導体層（Ｎ型）２２、第２半導体層（Ｐ型）２３、第３半導体層（Ｎ型）２４のうちの第１領域２４ａ、第２領域２４ｂ、第４半導体層（Ｐ型）２５および第５半導体層（Ｐ型）２６、オーミックコンタクト層２７がこの順に積層されて形成される。各半導体層２２，２３，２４ａ、２４ｂ、２５，２６，２７の材料、バンドギャップ、不純物濃度および膜厚は、第２の実施の形態で例示した発光サイリスタ１１６と同様である。なお、図４と図６とで参照符号は異なるが、対応する構成は同じ名称で記載する。たとえば、図６の基板２１は前述した図４の基板１０１に対応し、図６の各第１〜第５半導体層２２，２３，２４、２５，２６は、前述した図４の各第１〜第５半導体層１０２，１０３，１０４，１０７，１０８にそれぞれ対応する。
【０１０４】
スイッチ用サイリスタＳは、本実施の形態では発光用サイリスタＴと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタＳは、基板２１の表面のうち、発光用サイリスタＴが形成された面と同一表面上に、第１半導体層（Ｎ型）３２、第２半導体層（Ｐ型）３３、第３半導体層（Ｎ型）３４のうちの第１領域３４ａ、第２領域３４ｂ、第４半導体層（Ｐ型）３５および第５半導体層（Ｐ型）３６、オーミックコンタクト層３７がこの順に積層されて形成される。以下の説明において、発光用サイリスタＴに関する説明はスイッチ用サイリスタＳについても同様である。
【０１０５】
基板２１には、本実施の形態では、第１半導体層２２と同じ導電型の半導体基板が用いられる。基板２１の厚み方向Ｚで、各半導体層２２〜２６が積層されている表面とは反対側の表面上には、全面にわたって裏面電極２０が形成される。裏面電極２０は、金属材料および合材料などの導電性を有する材料によって形成される。具体的には裏面電極２０は、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）および金と亜鉛との合金（ＡｕＺｎ）などによって形成される。裏面電極２０は、各発光用サイリスタＴの共通の電極として用いられる。
【０１０６】
本実施の形態では、第１半導体層２２と第３半導体層２４の導電型はＮ型であり、第２半導体層２３と第４半導体層２５の導電型はＰ型である。したがって、発光用サイリスタＴおよびスイッチ用サイリスタＳのカソードが共通の電極としての裏面電極２０に接続され、ゲート電極にはＮゲート電極が用いられる。裏面電極２０を接地して、カソード電位を零（０）ボルト（Ｖ）にすると、各発光用サイリスタＴのアノードａに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。
【０１０７】
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。
【０１０８】
絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）を覆う部分の一部に貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。前記貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノードａからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。発光用サイリスタＴでは、主に第３半導体層２４において光が発生する。
【０１０９】
発光用サイリスタＴのアノードａの配列方向Ｘの長さＷ３は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。アノードａは、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ３を前述したように選ぶことによって、発光用サイリスタＴから発せられ光を、なるべく遮らないようにする。
【０１１０】
第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５、第４半導体層２６およびオーミックコンタクト層２７は、基板２１の一表面に分子線エピタキシャル成長および化学気相成長（ＣＶＤ）法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタＴおよびスイッチ用サイリスタＳが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタＴおよびスイッチ用サイリスタＳを同時に形成することになるので、スイッチ用サイリスタＳおよび発光用サイリスタＴを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。
【０１１１】
なお、絶縁層２８は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタＴとの接続に必要な各貫通孔２９を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことで作製される。
【０１１２】
図７に示すように、発光用サイリスタＴの幅方向Ｙの形状については、発光用サイリスタＴの第１半導体層２２と、第２半導体層２３と、第３半導体層２４とのゲート横配線ＧＨ寄りの端部は、第４半導体層２５と、第５半導体層２６と、オーミックコンタクト層２７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部２０１を構成する。被接続部２０１の配列方向Ｘの長さは、前述した長さＷ２と等しい。なお、第３半導体層２４の第２領域２４ｂうち、被接続部２０１を構成する部分は、第４半導体層２５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層２４の第２領域２４ｂの表面を露出させて被接続部２０１を形成するときに、第４半導体層２５が残存しないようにオーバーエッチングするためである。
【０１１３】
スイッチ用サイリスタＳの幅方向Ｙの形状についても同様に、スイッチ用サイリスタＳの第１半導体層３２と、第２半導体層３３と、第３半導体層３４とのゲート横配線ＧＨ寄りの端部は、第４半導体層３５と、第５半導体層３６と、オーミックコンタクト層３７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部２０２を構成する。また、オーバーエッチングを施すために、第３半導体層３４の第２領域３４ｂのうち、被接続部２０２を構成する部分の厚みは、第４半導体層３５が積層される部分の厚みよりも小さく形成される。
【０１１４】
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されるとともに、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、発光用サイリスタＴとスイッチ用サイリスタＳとが絶縁層２８によって電気的に絶縁される。発光用サイリスタＴとスイッチ用サイリスタＳとの間に形成された絶縁層２８の表面には、ゲート横配線ＧＨおよびセレクト信号伝送路１４が形成され、さらにそれらの表面に沿って絶縁層２０３が形成される。また、スイッチ用サイリスタＳを挟んでゲート横配線と離反する側の絶縁層２８の表面には、電源ライン１１が形成され、さらにその表面に沿って絶縁層２０３が形成される。
【０１１５】
形成された絶縁層２８，２０３のうち、発光用サイリスタＴの前記被接続部２０１およびゲート横配線ＧＨの表面（基板反対側）に積層される部分には、貫通孔２０４，２０５が形成される。発光用サイリスタＴの第３半導体層２４の第２領域２４ｂ（ゲート電極ｂに対応する）とゲート横配線ＧＨとを電気的に接続する接続部６１は、これらの貫通孔２０４，２０５の部分および貫通孔２０４，２０５に挟まれた絶縁層２８，２０３の部分に積層して設けられる。また、絶縁層２８，２０３のうち、スイッチ用サイリスタＳの前記被接続部２０２およびゲート横配線ＧＨの表面（基板反対側）に積層される部分にも、貫通孔２０５，２０６が形成される。スイッチ用サイリスタＳの第３半導体層３４の第２領域３４ｂ（ゲート電極ｄに対応する）とゲート横配線ＧＨを電気的に接続する接続部６６は、これらの貫通孔２０５，２０６の部分および貫通孔２０５，２０６に挟まれた絶縁層２８，２０３とに積層して設けられる。図７に示すように、ゲート横配線ＧＨに積層する部分の絶縁層２０３に設けられた貫通孔２０５が共通する場合には、前記接続部６１，６６は一体で形成される。
【０１１６】
また、前述したように、発光用サイリスタＴに積層される絶縁層２８のうち、オーミックコンタクト層２７の表面（基板反対側）に積層される部分の一部には貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。アノードａは、発光信号入力端子Ａとの接続部６０とともに一体形成される。接続部６０は発光用サイリスタＴの第４半導体層２５、第５半導体層２６およびオーミックコンタクト層２７のゲート横配線ＧＨ寄りの端部の一部を覆い、第３半導体層２４の第２領域２４ｂに設けられた被接続部２０１に積層された絶縁層２８の表面（基板反対側）の一部も積層して形成される。同様に、スイッチ用サイリスタＳに積層される絶縁層２８のうち、オーミックコンタクト層３７の表面（基板反対側）に積層される部分の一部には貫通孔２０７が形成される。この貫通孔２０７にアノードｃの一部が形成されて、オーミックコンタクト層３７に接触している。
【０１１７】
またスイッチ用サイリスタＳは遮光膜１２で覆われる。遮光膜１２の幅方向Ｙの一方の端は、スイッチ用サイリスタＳの第４半導体層３５、第５半導体層３６およびオーミックコンタクト層３７の、発光用サイリスタＴと反対側の端部を覆い、遮光膜１２の幅方向Ｙの他方の端は、スイッチ用サイリスタＳの第３半導体層３４の第２領域３４ｂの前記被接続部２０２を覆い、セレクト信号伝送路１４とスイッチ用サイリスタＳとの中央付近まで延びる。
【０１１８】
図８は、図５の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【０１１９】
ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰは、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２６，３２〜３６のいずれかからなる半導体層を薄膜抵抗として利用すればよい。本実施の形態では、プルアップ抵抗ＲＰは、第１半導体層５２、第２半導体層５３、および第３半導体層５４によって構成される半導体薄膜を利用しており、ＣＳ抵抗ＲＣＳは、第１半導体層４２、第２半導体層４３、および第３半導体層４４を利用している。ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰは、本実施の形態では、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２６，３２〜３６およびオーミックコンタクト層２７，３７を形成するときに同時に形成されるので、新たな製造工程を必要としない。
【０１２０】
ＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの一方の端部の表面は、スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５の一端が接続され、ＣＳ抵抗ＲＣＳの一端に相当する。またＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの他方の端部は、セレクト信号伝送路１４とＣＳ抵抗ＲＣＳとを接続する接続部６７の一端が接続され、ＣＳ抵抗ＲＣＳの他端に相当する。
【０１２１】
ＣＳ抵抗ＲＣＳを構成する第１半導体層４２、第２半導体層４３、および第３半導体層４４と、プルアップ抵抗ＲＰを構成する第１半導体層５２、第２半導体層５３、および第３半導体層５４との全体の厚みを決定するためのエッチング工程も、前記被接続部２０１，２０２の形成と同時に行われる。したがって、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの厚みと前記被接続部２０１，２０２の厚みは等しい。
【０１２２】
図８において、絶縁層２８は、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの表面に沿って形成されるとともに、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰとの間にも形成され、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰとが絶縁層２８によって電気的に絶縁される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路１４および電源ライン１１が形成され、さらにそれらの表面に沿って絶縁層２０３が形成される。
【０１２３】
形成された絶縁層２８，１０３のうち、セレクト信号伝送路１４およびＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの他端部の表面（基板反対側）に積層される部分には、貫通孔１０９，１１０が形成されて、それらを電気的に接続するための接続部６７が設けられる。また、絶縁層２８のうち、ＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの一端部の表面（基板反対側）に積層される部分にも貫通孔１１１が形成され、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５が設けられる。さらに、形成された絶縁層２８，１０３のうち、プルアップ抵抗ＲＰと電源ライン１１に積層される部分にも貫通孔１１２，１１３が形成され、それらを電気的に接続する接続部６８が形成される。
【０１２４】
図９は、本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。発光装置１０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは、２以上の正の整数）と、前記発光素子アレイチップＬ１〜Ｌｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ（Integrated Circuit）１３０と、ゲート信号を供給するゲート信号駆動ＩＣ１３１と、セレクト信号を供給するセレクト信号駆動ＩＣ１３２とを含んで構成される。各駆動ＩＣは後述する制御手段９６に基づいて、画像情報を出力する。各発光素子アレイチップＬ１〜Ｌｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＬと記載する。また、発光素子アレイチップＬを単にアレイチップＬと記載する場合がある。本実施の形態では各アレイチップＬには、図５に示す発光素子アレイチップ１を用いる。なお、セレクト信号駆動ＩＣ１３２が前記第１の駆動回路に対応し、ゲート信号駆動ＩＣ１３１が前記第２の駆動回路に対応し、発光信号駆動ＩＣ１３０が前記第３の駆動回路に対応する。
【０１２５】
各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし、図９には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１とセレクト信号駆動ＩＣ１３２とは、前記回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０〜１３２の出力端子と各アレイチップＬのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
【０１２６】
前述したように、発光素子アレイチップ１には、ｍ個の発光信号用ボンディングパッドＡ、１個のセレクト信号用ボンディングパッドＣＳ、および４個のゲート信号用ボンディングパッドＧが含まれる。さらに前記プルアップ抵抗ＲＰの他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される正電源を接続するための電源用ボンディングパッドＶｓが必要であり、図９に図示されている。なお、図９に示されたｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付すと、第ｉ１０（１≦ｉ１０≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳをセレクト信号用ボンディングパッドＣＳｉ１０と記載する。不特定のアレイチップＬのセレクト信号用ボンディングパッドＣＳ１〜ＣＳｐを指すときは、単にセレクト信号用ボンディングパッドＣＳと記載する場合がある。
【０１２７】
発光信号駆動ＩＣ１３０は、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。発光信号出力端子λ１〜λｍについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光信号出力端子λと記載する場合がある。各発光信号用ボンディングパッドＡと発光信号出力端子λとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、発光信号用ボンディングパッドＡ１〜Ａｍに第１番から第ｍ番まで番号を付し、また発光信号出力端子λ１〜λｍにも第１番から第ｍ番まで番号を付すと、ｐ個のアレイチップのそれぞれの第ｉ８（１≦ｉ８≦ｍ）番目の発光信号用ボンディングパッドＡｉ８同士が電気的に接続され、さらに第ｉ８番目の発光信号出力端子λｉ８に電気的に接続される。
【０１２８】
ゲート信号駆動ＩＣ１３１は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。ゲート信号出力端子μ１〜μ４について、複数のものを総称する場合または不特定のものを指す場合に、単にゲート信号出力端子μと記載する場合がある。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４にも第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ９（１≦ｉ９≦４）番目のゲート信号用ボンディングパッドＧｉ９同士が電気的に接続され、さらに第ｉ９番目のゲート信号出力端子μｉ９に電気的に接続される。
【０１２９】
セレクト信号駆動ＩＣ１３２はアレイチップＬと同数（ｐ個）のセレクト信号出力端子ν１〜νｐを有する。セレクト信号出力端子ν１〜νｐについて、複数のものを総称する場合または不特定のものを指す場合に、単にセレクト信号出力端子νと記載する場合がある。各セレクト信号用ボンディングパッドＣＳｉ１０とセレクト信号出力端子νとの接続は、各アレイチップと個別に接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、またセレクト信号出力端子ν１〜νｐにも第１番から第ｐ番まで番号を付すと、第ｉ１０（１≦ｉ１０≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳｉ１０と第ｉ１０番目のセレクト信号出力端子νｉ１０とが電気的に接続される。
【０１３０】
前述したように、各アレイチップＬのセレクト信号用ボンディングパッドＣＳとセレクト信号出力端子νとが個別に接続されるので、セレクト信号駆動ＩＣ１３２は、各アレイチップＬのセレクト信号用ボンディングパッドＣＳに順番にセレクト信号を出力して、アレイチップＬを順番にセレクト状態にすることできる。一方、各アレイチップＬとゲート信号駆動ＩＣ１３１との配線は共用されているので、例えば、第ｉ９（１≦ｉ９≦４）番目のゲート信号出力端子μｉ９から出力されたゲート信号は、すべてのアレイチップＬの第ｉ９（１≦ｉ９≦４）番目のゲート信号用ボンディングパッドＧｉ９に入力され、すべてのアレイチップＬの第ｉ９番目のスイッチ用サイリスタＳｉ９のアノードｃｉ９に入力される。しかし、各アレイチップＬの第ｉ９番目のスイッチ用サイリスタＳｉ９の中でスイッチングするのは、セレクト信号が入力されることでセレクト状態にあるアレイチップＬのみである。さらに、セレクト状態にあるアレイチップＬの第ｉ９番目のゲート横配線ＧＨｉ９に接続された発光用サイリスタＴの中で、発光信号駆動ＩＣ１３０から発光信号が入力された発光素子ブロックＢに属する発光用サイリスタＴが発光する。
【０１３１】
このように、セレクト状態にあるアレイチップＬを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動ＩＣ１３１および発光信号駆動ＩＣ１３０を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣ実装基板の面積を小さくすることができ、結果として小型でかつ安定に動作する発光装置が実現できる。
【０１３２】
図１０は、発光装置１０の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図１０では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、およびセレクト信号駆動ＩＣ１３２のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、およびセレクト信号出力端子ν）から出力される信号（発光信号、ゲート信号およびセレクト信号）の波形が示されている。さらに、プルアップ抵抗ＲＰの他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される電源電圧Ｖｃｃの波形も示されている。なお、図１０では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いている。
【０１３３】
本実施の形態では、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３１は、ハイ（Ｈ）レベルのとき１ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。セレクト信号駆動ＩＣ１３２は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。また、プルアップ抵抗の他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される電源電圧Ｖｃｃは５Ｖである。
【０１３４】
図１０を用いて、発光装置１０の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号はハイ（Ｈ）レベルであるので、どのアレイチップも選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１に入力されるセレクト信号をロー（Ｌ）レベルにすることで、第１番目のアレイチップＬ１がセレクト状態になる。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のみ、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に入力されるゲート信号がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に入力されるゲート信号がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１のみ、第２番目のスイッチ用サイリスタＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、時刻ｔ８〜ｔ１１では、第３番目のゲート信号入力端子Ｇ３に入力されるゲート信号がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第３番目のスイッチ用サイリスタＳ３がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ９〜ｔ１０で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。また、時刻ｔ１１〜ｔ１４では、第４番目のゲート信号入力端子Ｇ４に入力されるゲート信号がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第４番目のスイッチ用サイリスタＳ４がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ１２〜ｔ１３で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第４番目のゲート横配線ＧＨ４に接続された発光用サイリスタＴが発光する。時刻ｔ１５で、第１番目のアレイチップＬ１のスイッチ用サイリスタＳのゲートがハイ（Ｈ）レベルに遷移し、第１番目のアレイチップＬ１の選択状態は終了するとともに、時刻ｔ１５で第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳ２に入力されるセレクト信号がロー（Ｌ）レベルに遷移し、第２番目のアレイチップＬ２の選択状態が開始する。
【０１３５】
このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。
【０１３６】
図１１は、発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。アノード電圧は、カソードの電位を０（零）ボルト（Ｖ）としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。
【０１３７】
図１１は、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図１１には負荷線７０も示されている。発光用サイリスタＴは、ゲート電極ｂに制御信号を与えることによってしきい電圧ＶＢＯが低下するので、動作点が、順方向電圧−電流特性を表す特性曲線７１と、負荷線７０とが交わるオフ状態のｑ２点から、特性曲線７１と負荷線７０とが交わるオン状態のｑ１点へと遷移することで発光する。オン状態のｑ１点では、アノードとカソードとの間に主電流が流れる。
【０１３８】
具体的に数値を使って、発光用サイリスタＴの動作を説明する。ここでは、カソードの電位を０ボルト（Ｖ）として、発光信号がハイ（Ｈ）レベルのとき、アノードａに５Ｖの電位を与え、発光信号がロー（Ｌ）レベルのとき、アノードａに０Ｖの電位を与えるものとする。また制御信号がハイ（Ｈ）レベルのとき、ゲート電極ｂに５Ｖの電位を与え、制御信号がロー（Ｌ）レベルのとき、ゲート電極ｇに０Ｖの電位を与えるものとする。
【０１３９】
まず、ゲート信号がハイ（Ｈ）レベルのとき、ゲート電極ｂの電位は５Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位５Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。順方向降下電圧は、発光サイリスタがＧａＡｓまたはＡｌＧａＡｓで作製される場合には約１．５Ｖである。したがって、発光信号をハイ（Ｈ）レベルにしても、発光用サイリスタＴは、ｑ２点のオフ状態となり発光しない。次に、ゲート信号がロー（Ｌ）レベルのとき、ゲート電極ｂの電位は０Ｖとなるので、アノード電流を流すためには、ゲート電極ｇの電位０Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。したがって、発光信号をハイ（Ｈ）レベルにすれば、発光用サイリスタＴは、ｑ１点のオン状態となりアノード電流が流れ発光する。
【０１４０】
なお、スイッチ用サイリスタＳの構成およびその動作も、発光用サイリスタＴの場合と同様に説明することができる。
【０１４１】
前記しきい電圧ＶＢＯは、前述の電流増幅率βにも関係を有しており、しきい電圧ＶＢＯは、ある程度以上大きく設定することが好ましい。本実施形態において、印加電圧がしきい電圧ＶＢＯを超えることによって起こる降伏は、パンチスルーによる降伏である。コレクタ接合にかかる電圧が高くなれば高くなるほど、ベース領域に広がり、ベース幅が減小する。これによって、電流増幅率βが増大し、ベース電流でコレクタ電流が制御されない状態となる。本実施形態においてしきい電圧ＶＢＯは、パンチスルーによる降伏を前提として設計される。
【０１４２】
したがって、しきい電圧ＶＢＯは、キャリアの電荷量を「ｑ」（クーロン、「Ｃ」）、ベースのキャリア濃度を「ＮＰ」、ベースの厚み寸法を「ＷＰ」、第１領域６４ａのキャリア濃度を「ＮＮ１」、第１領域６４ａの厚み寸法を「ＷＮ１」、第２領域のキャリア濃度を「ＮＮ２」、誘電率を「εε０」、拡散電位を「ＶＤ」とおくと、
【０１４３】
【数２】
【０１４４】
と表すことができる。また拡散電位Ｖｄは、ボルツマン定数を「ｋ」、温度を「Ｔ」、真性キャリア濃度を「ｎｉ」として、
【０１４５】
【数３】
【０１４６】
と表すことができる。「ｌｎ」は、底をネピアの数「ｅ」とする自然対数を表す。この計算式は、空乏層が、ベースの少なくとも一部、すなわち第２半導体層２３と、第１領域２４ａと、第２領域２４ｂとを含む範囲に形成されることを前提とし、さらに降伏がパンチスルーによって生じるものとするので、空乏層の厚み寸法がベースの第２半導体層２３の膜厚に一致する条件を追加して算出したものである。
【０１４７】
式（２）から、しきい電圧ＶＢＯを充分に大きく設定しようとすれば、ベースとなる第２半導体層２３のキャリア濃度「ＮＰ」および膜厚「ＷＰ」の少なくともいずれか一方を大きくすることが必要となることが分かる。ベースとなる層の膜厚「Ｗｐ」は、すなわち厚み寸法「ＷＢ」であるので、これを大きく設定すれば電流増幅率βの値が小さくなってしまう。
【０１４８】
本実施形態では、第１領域２４ａのキャリア濃度の値を５×１０１５（ｃｍ−３）以上１×１０１６（ｃｍ−３）としたことによって、電流増幅率βの値を、充分に大きくすることができ、かつトランジスタ型の各層を形成する層のうち、ベースの層の厚み寸法およびキャリア濃度を大きく設定しなくても、電圧ＶＢＯを充分に大きくすることができる。このように、第１領域２４ａのキャリア濃度の調整によって、電流増幅率βの値を充分に大きく設定し、かつベースの層の厚み寸法およびキャリア濃度を低く抑えることと、発光のために必要となるしきい電圧ＶＢＯを充分に大きくすることとを両立することができる。したがって、発光強度に対する電流増幅率βの影響を抑制することができる。
【０１４９】
次に、本発明の発光装置を用いて構成される本発明の実施の一形態の画像形成装置８７について説明する。
【０１５０】
図１２は、図５に示した発光装置１０を有する画像形成装置８７の基本的構成を示す側面図である。画像形成装置８７は、電子写真方式の画像形成装置であり、発光装置１０を、感光体ドラム９０への露光装置に使用している。本実施の形態では、複数の発光装置１０および駆動手段７３が、回路基板に実装される。回路基板に実装される複数の発光装置１０を、単に発光装置１０と記載する。
【０１５１】
画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ、集光手段であるレンズアレイ８８Ｙ，８８Ｍ，８８Ｃ，８８ｋ、前記発光装置１０および駆動手段７３が実装された回路基板３１およびレンズアレイ８８を保持する第１ホルダ８９Ｙ，８９Ｍ，８９Ｃ，８９Ｋ、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋ、４つの現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写手段である転写ベルト９２、４つのクリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋ、４つの帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋ、定着手段９５および制御手段９６を含んで構成される。
【０１５２】
各発光装置１０は、駆動手段７３によって各色のカラー画像情報に基づいて駆動される。４つ発光装置１０のＸ方向の長さＷ１１は、たとえば２００ｍｍ〜４００ｍｍに選ばれる。
【０１５３】
各発光装置１０の発光素子Ｌからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子Ｌの光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
【０１５４】
発光装置１０が実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。ホルダ８９によって、発光素子Ｌの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。
【０１５５】
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
【０１５６】
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに現像剤を供給する現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写ベルト９２、クリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、および帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに対して共通に設けられる。
【０１５７】
前記感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、第２ホルダによって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの回転軸方向と、各発光体チップ組立体８６の前記Ｘ方向とがほぼ一致するようにして位置合わせされる。
【０１５８】
転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段９５に搬送される。定着手段９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、回転駆動手段によって回転される。
【０１５９】
制御手段９６は、前述した駆動手段７３にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋを回転駆動する回転駆動手段、現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写手段９２、帯電手段９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋおよび定着手段９５の各部を制御する。
【０１６０】
このような構成の画像形成装置８７では、露光装置として使用される発光装置１０からバイアス光および漏れ光が発生しないので、高画質の画像を形成することができる。また発光サイリスタによるスイッチ素子Ｔおよび発光素子Ｌを集積化した発光装置１０を露光装置に用いているので、このような露光装置は、安価に製造することができ、これによって画像形成装置８７の製造コストを低減することができる。また本実施の形態の画像形成装置８７の発光装置１０を発光装置１２０に代えても、同様の効果を達成することができる。
【０１６１】
なお、本発明は上述の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。
【符号の説明】
【０１６２】
１１５，１１６ 発光サイリスタ
１０ 発光装置
１０１ 基板（Ｎ型）
１０２ 第１半導体層（Ｎ型）
１０３ 第２半導体層（Ｐ型）
１０４ 第３半導体層（Ｎ型）
１０５ 第１領域
１０６ 第２領域
１０７ 第４半導体層（Ｐ型）
１０８ 第５半導体層（Ｐ型）
１１０ 表面電極（アノード電極）
１１１ 裏面電極（カソード電極）
１１２ ゲート電極
【技術分野】
【０００１】
本発明は、Ｎ型半導体層とＰ型半導体層とを順次積層してなるサイリスタのうち、半導体層の内部での発光が外部に取り出されるとともに、その発光状態を外部から電気的にあるいは光を照射することによって制御可能であって、発光強度及び受光感度を向上させた発光サイリスタに関する。また本発明は、この発光サイリスタを用いた発光素子アレイに関する。また本発明は、この発光サイリスタを光励起による転送スイッチ素子として集積した自己走査型の発光装置に関するものであり、さらにこの発光装置を用いた画像形成装置に関する。
【背景技術】
【０００２】
厚み方向に積層してエピタキシャル成長によって形成される複数の半導体層からなる発光サイリスタにおいて、ＮＰＮまたはＰＮＰとして形成される半導体層は、ホトトランジスタを形成する。したがって、電流増幅率βを求めることができる。
【０００３】
電流増幅率βは、ベースおよびエミッタについて、多数キャリア濃度、少数キャリアの拡散係数、および少数キャリアの拡散長と、ベースの厚み寸法とから、計算によって求めることができる。電流増幅率βの値が小さければ小さいほど、発光強度がキャリア濃度よりも電流増幅率βに依存しやすくなるという問題点がある。したがって、電流増幅率βの値は、ある程度以上高いことが望まれる。
【０００４】
第１の従来技術として、ＰＮＰＮの４層によって発光サイリスタを形成する技術が知られている（たとえば特許文献１参照）。第１の従来技術における電流増幅率βを計算によって求めると、およそ１４５程度の値であり、コレクタを成す層のＮ型キャリア濃度の増大に対して発光強度が飽和してしまい、充分な発光強度が得られないという問題点がある。
【０００５】
また電流増幅率βは、発光サイリスタを発光させるために印加が最低限必要となるしきい電圧ＶＢＯにも関係を有している。このしきい電圧ＶＢＯは、ある程度以上大きく設定する必要がある。
【０００６】
第２の従来技術として、Ｎ型およびＰ型のいずれか一方の導電型の第１半導体層と、第１半導体層とは反対の導電型の第２半導体層と、第１半導体層と同じ導電型の第３半導体層と、第１半導体と反対の導電型の第４半導体層がこの従に積層されている発光サイリスタが知られている（たとえば特許文献２参照）。
【０００７】
第２の従来技術における電流増幅率βを計算によって求めると、２０００を超え、充分に大きな電流増幅率βである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−３０８３８５号公報
【特許文献２】特開２００７−１８０４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
発光させるために印加が必要となるしきい電圧ＶＢＯを充分に大きくするためには、トランジスタ型の各層を形成するための各層のうち、中央の層のキャリア濃度を大きくするか、または中央の層の厚み寸法を大きく設定する必要がある。電流増幅率βが大きい場合には、中央の層のキャリア濃度または厚み寸法として必要となる値がさらに大きくなるという問題点がある。また、仮に中央の層のキャリア濃度を大きくしたり、厚み寸法を大きく設定すれば、電流増幅率βの値が小さくなってしまうという問題点がある。
【００１０】
本発明の目的は、トランジスタ型の層を形成するための各層のうち、中央の層のキャリア濃度および厚み寸法を大きく設定することなく、発光強度に対する電流増幅率βの影響を抑制することのできる発光サイリスタ、これによって構成される発光素子を含む発光素子アレイ、この発光素子アレイを備える発光装置およびこの発光装置を備える画像形成装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の発光サイリスタは、基板上に、Ｎ型およびＰ型のいずれか一方の導電型の第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されている発光サイリスタにおいて、
前記第３半導体層のバンドギャップは、前記第２半導体層のバンドギャップと略同一であり、かつ、前記第１および前記第４半導体層のバンドギャップより狭幅であり、
前記第３半導体層は、前記基板側の第１領域と前記基板と反対側の第２領域とを含んでなり、かつ、前記第１領域の不純物濃度は前記第２領域の不純物濃度よりも低く、かつ１×１０１６（ｃｍ−３）未満であり、
前記第２半導体層の不純物濃度は、前記第３半導体層の第１領域の不純物濃度と略同一またはそれより高濃度であり、かつ、前記第１半導体の不純物濃度より低濃度であり、
前記第４半導体層の不純物濃度は、前記第３半導体層の第２領域の不純物濃度と略同一またはそれより高濃度であることを特徴とする。
【００１２】
また本発明の発光サイリスタによれば、前記第１領域の不純物濃度は、５×１０１５（ｃｍ−３）以上であることを特徴とする。
【００１３】
また本発明の発光サイリスタによれば、前記第１の発光サイリスタにおいて前記第４半導体層の前記基板と反対側に、前記第４半導体層と同じ導電型の第５半導体層が積層され、前記第５半導体層のバンドギャップは、前記第４半導体層のバンドギャップと略同一またはそれより広幅であり、前記第５半導体層の不純物濃度は、前記第４半導体層の不純物濃度と略同一またはそれより高濃度であることを特徴とする。
【００１４】
また本発明の発光素子アレイによれば、
（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする前記発光サイリスタを含んで構成され、前記スイッチ素子がさらに、第１および第２の抵抗体を含んで構成され、
（ａ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｂ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする。
【００１５】
また本発明の発光装置によれば、
（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする前記発光サイリスタを含んで構成され、前記スイッチ素子がさらに抵抗体を含んで構成され、
（ａ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｂ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極である発光素子アレイを複数備える発光素子アレイ部と、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３信号と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含み、
前記第１の駆動回路は、ハイレベルおよびローレベルを有する前記第１信号の前記ハイレベルまたは前記ローレベルの電位を設定する第１信号レベル設定手段を有することを特徴とする。
【００１６】
また本発明の発光装置によれば、前記スイッチ素子を構成する前記発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする。
【００１７】
また本発明の画像形成装置によれば、前記発光装置と、
画像情報に基づいて前記発光装置を駆動する駆動手段と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
前記感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
前記記録シートに転写された現像剤を定着させる定着手段とを含むことを特徴とする。
【発明の効果】
【００１８】
本発明の発光サイリスタによれば、第４半導体層（Ｐ型）のバンドギャップが第３半導体層（Ｎ型）のバンドギャップよりも大きいことから、両半導体層の界面でポテンシャル障壁が形成され、第１半導体層から注入された電子を閉じ込め、第３半導体層（Ｎ型）での電子密度を増大させることができる。また、第３半導体層（Ｎ型）を第１領域と第２領域の２層に分けて、第４半導体層（Ｐ型）側の第２領域の不純物濃度を高めたことから、第２領域での熱平衡状態の電子密度が増大する。さらに、第４半導体層（Ｐ型）の不純物濃度を第２領域の不純物濃度と略同一かそれより高濃度にしたことによって、第４半導体層から第２領域に注入される正孔密度を高めることができる。以上の設定によって、第２領域で正孔と電子とを効率よく再結合させて発光させることができ、内部量子効率を高めることができる。
【００１９】
また、光の取り出し方向である第４半導体層（Ｐ型）のバンドギャップは、主たる発光層である第２領域のバンドギャップよりも広幅であるので、発光した光の吸収層とはならない。主たる発光層が光の取り出し方向に近い第２領域であることから、主たる発光層自身での吸収も問題とならず、本発明によれば、光の取り出し効率にも優れた発光サイリスタを提供することができる。
【００２０】
また第１領域の不純物濃度を前記の値としたことによって、電流増幅率の値を、充分に大きくすることができ、かつトランジスタ型の各層を形成する層のうち、中央の層の厚み寸法およびキャリア濃度を低く抑えることと、発光のために必要となるしきい電圧ＶＢＯを充分に大きくすることとを両立することができる。したがって、発光強度に対する電流増幅率の影響を抑制することができる。
【００２１】
また本発明の発光サイリスタによれば、高不純物濃度の第５半導体層（Ｐ型）を極薄膜のオーミックコンタクト層と第４半導体層（Ｐ型）との間に介することによって、アノード電極との間で良好なオーミック接触をとることができる。第５半導体層（Ｐ型）のバンドギャップは第４半導体層（Ｐ型）のバンドギャップと略同一またはそれより広幅なので、内部で発光した光の吸収層とならず、光の取り出し効率を低下させることはない。
【００２２】
本発明の発光素子アレイによれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。各スイッチ素子の第１電極は、スイッチ素子間でそれぞれ相互に電気的に接続されているので、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
【００２３】
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、第２信号が入力されるスイッチ素子に接続された信号伝送路に制御信号が出力される。さらに制御信号が出力される信号伝送路に接続された発光素子に第３信号が入力されると、この発光素子が発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力しないので、発光素子に第３信号が入力されたとしても、第３信号が入力された発光素子は発光しない。
【００２４】
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイは選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。
【００２５】
前記スイッチ素子は、発光サイリスタと、第１および第２の抵抗体とを含んで構成され、また前記発光素子は、発光サイリスタを含んで構成される。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。
【００２６】
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、第１の抵抗体の一端と、第２の抵抗体の一端とが接続されて構成される。第１の抵抗体の他端は、共通の電極であるカソードを基準電位として正の電圧が印加される。この場合、第２の抵抗体の他端が第１信号を入力するための第１電極に相当し、発光サイリスタのアノードが第２信号を入力するための第２電極に相当し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に相当する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに相当し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に相当する。
【００２７】
前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を０ボルトとする）の信号を第２の抵抗体の他端に印加するとともに、第１の抵抗体の他端に印加される正の電圧をＶｃｃボルトとする。また第１信号が入力されていない状態では、第２の抵抗体の他端にＶｃｃボルトと同じ電位のハイレベルの電圧（Ｖｃｃボルト）が印加されているとする。スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）のＮゲート電極には、第１および第２の抵抗体の各抵抗値に応じた分圧が印加されるので、第１信号が入力されていない状態では、Ｖｃｃボルトが印加され、第１信号が入力されている状態では、Ｖｃｃボルトの分圧（Ｖｄボルト）が印加される。
【００２８】
また第２信号としてハイレベルの信号をスイッチ用サイリスタのアノードに印加し、第２信号が入力されていない状態では、スイッチ用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第２信号のハイレベルは、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号が入力されると、スイッチ用サイリスタがオフ状態からオン状態に遷移する値に選ばれる。したがって第１信号が入力されて、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号のハイレベルが入力されると、スイッチ用サイリスタがオン状態に遷移する。スイッチ用サイリスタがオン状態に遷移すると、第１制御電極に相当するスイッチ用サイリスタのＮゲート電極が、Ｖｄからほぼ０ボルトに遷移して、制御信号としてほぼ０ボルトが出力される。また第２信号が入力されておらず、スイッチ用サイリスタのアノードにローレベルの電圧が印加されていると、第１信号が入力されているか否かにかかわらず、スイッチ用サイリスタはオフ状態を維持する。すなわちスイッチ用サイリスタは、第１および第２信号が入力された場合にのみオン状態に遷移して、制御信号を出力するＡＮＤ回路として機能する。
【００２９】
また発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性がスイッチ用サイリスタと等しいとする。また第３信号としてハイレベルの信号を発光用サイリスタのアノードに印加し、第３信号が入力されていない状態では、発光用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第３信号のハイレベルは、発光用サイリスタのＮゲート電極にＶｄまたはＶｃｃが印加されている状態で、第３信号が入力されたとしても発光用サイリスタがオフ状態を維持し、かつ発光用サイリスタのＮゲート電極にほぼ０ボルトの制御信号が印加されている状態で、第３信号が入力されると発光用サイリスタがオン状態に遷移する値に選ばれる。したがって、第１および第２信号が入力されて、制御信号が発光用サイリスタのＮゲート電極に入力されている状態で、第３信号が入力されると、発光用サイリスタがオフ状態からオン状態に遷移して発光する。また第１および第２信号のうちの少なくともいずれか一方が入力されておらず、制御信号が入力されていない状態では、第３信号が入力されているか否かにかかわらず、発光用サイリスタはオフ状態を維持する。すなわち発光用サイリスタは、第１、第２および第３信号の全ての信号が入力された場合のみ発光する。
【００３０】
したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。
【００３１】
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタの極性を反対にし、第１の抵抗体の他端に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様にして前述の論理回路が実現できる。
【００３２】
本発明の発光装置によれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。各スイッチ素子の第１電極は、スイッチ素子間でそれぞれ相互に電気的に接続されているので、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
【００３３】
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、第２信号が入力されるスイッチ素子に接続された信号伝送路に制御信号が出力される。さらに制御信号が出力される信号伝送路に接続された発光素子に第３信号が入力されると、この発光素子が発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力しないので、発光素子に第３信号が入力されたとしても、第３信号が入力された発光素子は発光しない。
【００３４】
発光装置は、複数の前記発光素子アレイと、各発光素子アレイに第１信号を供給する第１の駆動回路と、第２信号を供給する第２の駆動回路と、第３信号を供給する第３の駆動回路とを含んでいる。したがって、前記発光素子アレイを複数用いて構成される本発明の発光装置では、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができ（以下、第１信号が入力されている発光素子アレイは選択状態にあるという）、複数の発光素子アレイのうちのいくつかを選択状態にし、選択状態にない発光素子アレイは第２信号および第３信号が入力されても発光しないようにすることができる。発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイと第２信号および第３信号を与えるための第２および第３の駆動回路との間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行って発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、小形でかつ安定に動作する発光装置が実現できる。
【００３５】
前記第１信号の信号レベルは、発光素子アレイの外部に設けられる第１信号レベル設定手段によって設定されるから、発光素子アレイの回路を簡略化することができ、発光素子アレイのチップサイズを小さくすることができる。また、第１信号レベル設定手段は、複数の発光素子アレイで共有される第１の駆動回路に１つ設ければ済むため、個々の発光素子アレイに同様の機能を設けるのに比べて全体として発光装置の機能を低下されることなく構成を簡略化することができる。
【００３６】
前記スイッチ素子は、発光サイリスタと、抵抗体とを含んで構成され、また前記発光素子は、発光サイリスタを含んで構成される。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。
【００３７】
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、第１の抵抗体の一端とが接続されて構成される。この場合、抵抗体の他端が第１信号を入力するための第１電極に相当し、発光サイリスタのアノードが第２信号を入力するための第２電極に相当し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に相当する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに相当し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に相当する。
【００３８】
前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を２．５ボルトとする）かまたはハイレベル（電位を５ボルトとする）の信号を抵抗体の他端に印加する。スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）のＮゲート電極には、第１の駆動回路の第１信号レベル設定手段により、スイッチ用サイリスタをスイッチングするのに適したローレベルおよびハイレベルの各電位が予め設定された第１信号が入力される。第１信号レベル設定手段は、たとえば、直列接続された複数の抵抗器から構成され、直列接続されたそれら複数の抵抗器の中途の接続部から出力される電圧に応じて、第１信号のハイレベルまたはローレベルの電位が設定される。その電位は、複数の抵抗器の分圧比で制御される。
【００３９】
また第２信号としてハイレベルの信号をスイッチ用サイリスタのアノードに印加し、第２信号が入力されていない状態では、スイッチ用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第２信号のハイレベルは、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号が入力されると、スイッチ用サイリスタがオフ状態からオン状態に遷移する値に選ばれる。したがって第１信号が入力されて、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号のハイレベルが入力されると、スイッチ用サイリスタがオン状態に遷移する。スイッチ用サイリスタがオン状態に遷移すると、第１制御電極に相当するスイッチ用サイリスタのＮゲート電極が、Ｖｄからほぼ０ボルトに遷移して、制御信号としてほぼ０ボルトが出力される。また第２信号が入力されておらず、スイッチ用サイリスタのアノードにローレベルの電圧が印加されていると、第１信号が入力されているか否かにかかわらず、スイッチ用サイリスタはオフ状態を維持する。すなわちスイッチ用サイリスタは、第１および第２信号が入力された場合にのみオン状態に遷移して、制御信号を出力するＡＮＤ回路として機能する。
【００４０】
また発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性がスイッチ用サイリスタと等しいとする。また第３信号としてハイレベルの信号を発光用サイリスタのアノードに印加し、第３信号が入力されていない状態では、発光用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第３信号のハイレベルは、発光用サイリスタのＮゲート電極にＶｄまたはＶｃｃが印加されている状態で、第３信号が入力されたとしても発光用サイリスタがオフ状態を維持し、かつ発光用サイリスタのＮゲート電極にほぼ０ボルトの制御信号が印加されている状態で、第３信号が入力されると発光用サイリスタがオン状態に遷移する値に選ばれる。したがって、第１および第２信号が入力されて、制御信号が発光用サイリスタのＮゲート電極に入力されている状態で、第３信号が入力されると、発光用サイリスタがオフ状態からオン状態に遷移して発光する。また第１および第２信号のうちの少なくともいずれか一方が入力されておらず、制御信号が入力されていない状態では、第３信号が入力されているか否かにかかわらず、発光用サイリスタはオフ状態を維持する。すなわち発光用サイリスタは、第１、第２および第３信号の全ての信号が入力された場合のみ発光する。
【００４１】
したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光装置が実現できる。
【００４２】
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタの極性を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様にして前述の論理回路が実現できる。
【００４３】
また本発明の発光装置によれば、前記のスイッチ用サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含む。前記遮光手段または減光手段は、スイッチ用サイリスタがスイッチングするときに発する光が発光用サイリスタに入射しないように働くため、その光による発光用サイリスタのしきい電圧の変動を防ぐことができる。よって、発光素子およびスイッチ素子を発光サイリスタで構成した場合において、発光素子アレイを安定に動作させることが可能となる。
【００４４】
本発明の画像形成装置によれば、画像情報に基づいて前記発光装置を駆動手段によって駆動して、発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。
【００４５】
またスイッチ素子は走査方向に沿って順番に発光するが、スイッチ素子と発光素子とが離間しており、発光素子の発光によって感光体ドラムが露光され、スイッチ素子の発光によって感光体ドラムを露光させることがないので、優れた品質の記録画像を得ることができる。
【００４６】
また感光体ドラムへの露光を行うための発光素子と、信号転送のためのスイッチ素子とを一体的に集積化したものとすることができるので、発光装置を実装するための回路基板を小型化することができ、この回路基板とのワイヤボンディングの数および回路基板に搭載すべき駆動ＩＣの数を低減することができる。したがって、回路基板の小型化および低コスト化を実現することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態の発光サイリスタ１１５の基本的構成を示す断面図と各層の不純物濃度とバンドギャップを示す図である。
【図２】本発明の第１の実施の形態の発光サイリスタ１１５において、第２領域１０６の不純物濃度を変化させたときの、発光サイリスタ１１５の発光強度を示す図である。
【図３】ＮＰＮの層構造を有する発光サイリスタにおいて、コレクタを成す半導体層のＮ型キャリアの濃度と発光強度との関係を複数の電流増幅率βの値に対してプロットした図である。
【図４】本発明の第２の実施の形態の発光サイリスタ１１６の基本的構成を示す断面図と各層の不純物濃度とバンドギャップを示す図である。
【図５】本発明の実施の一形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。
【図６】図５の切断面線ＶＩ−ＶＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【図７】図５の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【図８】図５の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【図９】本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。
【図１０】発光装置１０の動作を示すタイミングチャートである。
【図１１】発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。
【図１２】発光装置１０を有する画像形成装置８７の基本的構成を示す側面図である。
【発明を実施するための形態】
【００４８】
以下、図面を参照して本発明の発光サイリスタおよびそれを用いた本発明の発光装置および画像形成装置の実施の形態について説明する。
【００４９】
図１は、本発明の第１の実施の形態の発光サイリスタ１１５の断面図と、発光サイリスタ１１５を構成する各層の不純物濃度およびバンドギャップを示したものである。なお、図１の不純物濃度とバンドギャップの値は望ましい一例を示したものであり、本発明の効果はこの値に限って生じるわけではない。
【００５０】
最初に、図１に示した発光サイリスタ１１５の構造について説明する。
図１に示す発光サイリスタ１１５は、Ｎ型半導体基板１０１上に、Ｎ型の第１半導体層１０２、Ｐ型の第２半導体層１０３、Ｎ型の第３半導体層１０４およびＰ型の第４半導体層１０７がこの順に積層されることによって、ＮＰＮＰのサイリスタの構造が形成されている。ここで、第３半導体層１０４は、基板側の第１領域１０５と基板反対側の第２領域１０６との２層で構成され、これら各層はいずれもＮ型半導体によって形成される。さらに、Ｐ型の第４半導体層１０７の基板反対側の表面（基板から離反する側）には、表面電極１１０と良好なオーミック接触をとるためのＰ型半導体のオーミックコンタクト層１０９が形成される。表面電極１１０はオーミックコンタクト層１０９の基板反対側の表面に形成される。裏面電極１１１は、基板１０１の裏面に形成される。この場合、表面電極１１０はアノード電極として用いられ、裏面電極１１１はカソード電極として用いられる。また、第３半導体層１０４のうちの第２領域１０６の基板反対側の表面にはゲート電極１１２が設けられている。
【００５１】
本実施の形態では、基板１０１をＮ型半導体によって形成した場合について例示する。これとは逆に、基板１０１にＰ型半導体基板を用い、半導体層を第１半導体層１０２をＰ型、第２半導体層１０３をＮ型、第３半導体層を１０４をＰ型、第４半導体層をＮ型としてＰＮＰＮのサイリスタ構造を形成することも可能である。この場合は、オーミックコンタクト層にはＮ型の半導体を用い、裏面電極１１１がアノード電極になり、表面電極１１０がカソード電極になるが、基板をＮ型半導体によって形成する方が好ましい。これは、発光サイリスタを集積化したときに、基板裏面の裏面電極（カソード電極）１１１を共通の接地とし、表面電極（アノード電極）１１０に正電源を接続できるからである。なお、いずれの導電型の順を用いても本実施の形態の効果に変わりはない。基板をＰ型半導体基板とした場合は、以下の説明は、正孔と電子を入れ替えればそのまま成り立つ。
【００５２】
また、基板１０１に絶縁性基板および半絶縁性基板などを用いることもできる。この場合は、第２半導体層１０３、第３半導体層１０４、第４半導体層１０７およびオーミックコンタクト層１０９の一部をエッチングして、第１半導体層１０２の表面（基板から離反する側）を露出させ、第１半導体層１０２の露出させた表面に裏面電極１１１に相当するカソード電極を形成する。
【００５３】
各半導体層１０２，１０３，１０４，１０７およびオーミックコンタクト層１０９は、有機金属気層エピタキシャル成長法（ＭＯＶＰＥ）および分子線エピタキシャル成長法（ＭＢＥ）などのエピタキシャル成長法によって形成される。エピタキシャル成長が必要な理由は、格子欠陥などを多量に含んでいると発光素子および受光素子としてのホトトランジスタとして機能し得ないからである。したがって、格子整合の観点から、基板１０１、各半導体層１０２，１０３，１０４，１０７およびオーミックコンタクト層１０９の材料が選択される。
【００５４】
基板１０１の材料としては、III／Ｖ族半導体およびII／ＶＩ族半導体の薄膜がエピタ
キシャル成長可能なものとして、たとえば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などを用いることができる。基板１０１に絶縁性基板または半絶縁性基板を使用する場合には、たとえば、ＧａＡｓ、窒化ガリウム（ＧａＮ）およびサファイアなどが用いられる。なお、各半導体層１０２，１０３，１０４，１０７の結晶性を良好にするために、基板１０１と第１半導体層１０２との間に第１半導体層１０２と同じ導電型のバッファ層を設ける場合がある。
【００５５】
各半導体層１０２，１０３，１０４，１０７の材料には、ガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、インジウムガリウムリン（ＩｎＧａＰ）およびアルミニウムガリウムインジウムリン（ＡｌＧａＩｎＰ）などが用いられる。なお、これらの材料で発光サイリスタを作製したときの発光波長は、６００〜８００ｎｍになる。
【００５６】
オーミックコンタクト層１０９の材料にはＧａＡｓ、ＩｎＧａＰなどアルミニウムを含んでいない材料が用いられる。アルミニウムを含んでいる場合は表面が大気中で酸化されやすく、表面電極１１０との間で良好なオーミック接触をとることが困難になるからである。また、オーミックコンタクト層１０９の不純物濃度を１×１０１９（ｃｍ−３）以上にすることも良好なオーミック接触をとるために必要である。なお、オーミックコンタクト層１０９の厚さは０．０１〜０．０２μｍとなるべく薄くすることが好ましい。なぜなら、ＧａＡｓ、ＩｎＧａＰのバンドギャップの値は、アルミニウムを含んでいる材料よりも小さいので、膜厚が大きいと内部で発生した光の再吸収層となるからである。
【００５７】
各電極１１０，１１１，１１２の材料は、接触する半導体層または基板１０１との良好なオーミック接触を保つために適した材料が用いられる。表面電極１１０は、オーミックコンタクト層１０９と良好なオーミック接触をとるために、たとえば、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、および金と亜鉛との合金（ＡｕＺｎ）などが用いられる。ゲート電極１１２は、第３半導体層１０４の第２領域１０６と良好なオーミック接触をとるために、たとえば、Ａｕ、ＡｕＧｅおよびニッケル（Ｎｉ）などが用いられる。裏面電極１１１は、半導体基板１０１と、または基板１０１に非導電性の材料を用いた場合には第１半導体層１０２と良好なオーミック接触がとれるという観点から、たとえば、Ａｕ、ＡｕＧｅおよびＮｉなどが用いられる。
【００５８】
次に、本実施の形態の特徴である、発光サイリスタ１１５の各半導体層１０２，１０３，１０４，１０７のバンドギャップおよび不純物濃度の最適化について説明する。受光感度を低下することなく外部への発光強度を向上させるという本発明の目的に照らして最適になるように、各半導体層での不純物濃度とバンドギャップを決める。
【００５９】
なお、具体的なドーパントとして、本実施の形態においては、Ｎ型半導体にはシリコンおよびテルルなどを用いることができ、Ｐ型半導体のドーパントとしては、亜鉛、炭素およびマグネシウムなどを用いることができる。実際の素子の作製には、シリコンと亜鉛を用いている。
【００６０】
バンドギャップの値を制御するには、各半導体層１０２，１０３，１０４，１０７を構成する半導体材料の種類および組成を制御することによって行う。アルミニウムガリウム砒素（ＡｌｘＧａ１−ｘＡｓ）は、格子整合条件を保ったまま、バンドギャップをＡｌの組成比ｘによって変化させることができる。アルミニウムガリウムインジウムリン（（ＡｌｙＧａ１−ｙ）０．５Ｉｎ０．５Ｐ）を用いた場合も、Ａｌの組成比ｙを変えることによって、ＧａＡｓに格子整合した状態でバンドギャップを変化させることができる。
【００６１】
また半導体層の不純物濃度が略同一とは、上述した材料を用いた場合には、不純物濃度の差が２０％以内であることを意味する。またバンドギャップが略同一とは、上述した材料を用いた場合には、バンドギャップの差が５％以内であることを意味する。これは、設計値では同一であっても、実際に発光サイリスタを作製した場合には、装置の制御性および作製条件によって異なる場合があることを考慮したものである。特に不純物のドーピングについては、膜中で拡散が生じたり、ドーパントの再蒸発が基板温度に依存したりする場合があり、再現性が得られにくい。そこで、上述した材料を用いた場合には、不純物濃度については２０％以内、バンドギャップについては５％以内であれば、実質的な違いはないものとして、この範囲にあれば略同一とする。
【００６２】
本実施の形態の特徴は、図１に示されるように、バンドギャップについては、第２半導体層（Ｐ型）１０３と第３半導体層（Ｎ型）１０４のバンドギャップが略同一であり、それらの半導体層よりも広いバンドギャップを持つ第１半導体層（Ｎ型）１０２と第４半導体層（Ｐ型）１０７とに挟まれた構造にすることである。熱平衡状態の不純物濃度については、第３半導体層（Ｎ型）１０４を、基板側（第２半導体層１０３に接する側）の第１領域１０５と基板反対側（第４半導体層１０７に接する側）の第２領域１０６の２層に分けて、第２領域１０６の不純物濃度を第１領域１０５の不純物濃度よりも高濃度にする。さらに、第２半導体層（Ｐ型）１０３の不純物濃度は第１の不純物濃度と略同一またはそれよりも高濃度にし、第１半導体層（Ｎ型）１０２は、第２半導体層（Ｐ型）１０３よりも高濃度にする。また、第４半導体層（Ｐ型）１０７の不純物濃度は、第３半導体層（Ｎ型）１０４の第２領域１０６の不純物濃度と略同一かそれよりも高濃度に設定したことに特徴がある。
【００６３】
表１は、本実施の形態における各半導体層１０２，１０３，１０４（１０５，１０６），１０７およびオーミックコンタクト層１０９の不純物濃度、バンドギャップおよび膜厚の値を示す。なお、この値は好ましい値の例示であって、各半導体層のバンドギャップと不純物濃度について上述した関係を満たせば、本実施の形態と同様の効果を得ることができる。
【００６４】
【表１】
【００６５】
各半導体層１０２，１０３，１０４，１０７のバンドギャップおよび不純物濃度をこのような設定にした第１の理由は、主たる発光層を第３半導体層（Ｎ型）１０４の中の第２領域１０６にすることによって、内部量子効率と光の取り出し効率をいずれも向上させることができるためである。
【００６６】
内部量子効率を高めるには、注入されたキャリアを有効に再結合させる必要がある。基板１０１にはＮ型半導体基板が用いられるので、発光サイリスタ１０１では、正孔は第４半導体層（Ｐ型)１０７側から接合Ｊ３を通して注入されることになる。この場合、注入された正孔を電子と有効に再結合させるためには、接合Ｊ３の近傍の第２領域１０６における電子密度を高めることが効果的である。そこで、第２領域１０６において、熱平衡状態での電子密度および注入されて増加した電子密度のいずれも高めるような設定をした。
【００６７】
接合からの注入による電子密度を高めるため、図１に示すように、第２半導体層（Ｐ型）１０３、第３半導体層（Ｎ型）１０４の内の第１領域１０５、および第３半導体層（Ｎ型）１０４の内の第２領域１０６の各層のバンドギャップを略同一して、それらのバンドギャップよりも第４半導体層１０７のバンドギャップを大きくする。第４半導体層（Ｐ型）１０７のバンドギャップが第２領域（Ｎ型）１０６のバンドギャップよりも大きいことから、両者のバンドギャップが等しい場合に比べて、バンドギャップの差の分だけ第４半導体層（Ｐ型）１０７における伝導帯の下端が上がり、電子に対するポテンシャル障壁を形成する。第１半導体層（Ｎ型）１０２から接合Ｊ１を通して注入された電子は、接合Ｊ３における、このポテンシャル障壁で跳ね返されることになるので、接合Ｊ３近傍の第２領域（Ｎ型）１０６での電子密度が高まる効果が得られる。
【００６８】
熱平衡状態での電子密度を増やすためには、第３半導体層（Ｎ型）１０４を２層に分けて、基板側の第１領域１０５の不純物濃度を低く設定する一方で、接合Ｊ３に近い第２領域１０６の不純物濃度を増やした。第１領域１０５の不純物濃度を低く設定することは、ゲート電極１１２と裏面電極（カソード電極）１１１との間の耐圧を確保するために必要である。第１領域１０５の不純物濃度は全層で最も低い。
【００６９】
第２領域１０６の熱平衡状態でのキャリア密度を増やすことが、発光強度の増加に効果的であることを実験で確認するために、第２領域１０６の不純物濃度を変えたサンプルを数個作製して、発光強度の比較を行った。
【００７０】
図２は、第２領域１０６の不純物濃度を変えて作製した複数の発光サイリスタ１１５の発光強度を示すグラフである。発光強度の測定は、発光サイリスタ１１５のゲート電極１１２をローレベルにして発光サイリスタ１１５をオン状態に遷移させたあと、動作電圧を５Ｖにして行った。図２で、縦軸は測定した発光強度を任意単位で表示したもので、横軸は第２領域１０６の不純物濃度を示している。図２から明らかなように、第２領域１０６での不純物濃度（熱平衡状態でのキャリア密度）を１桁増やすことによって発光強度は約５倍の大きさになっており、発光強度に対する不純物濃度の効果が実証された。
【００７１】
さらに内部発光効率を高める工夫として、第４半導体層（Ｐ型）１０７の不純物濃度を第２領域と略同一またはそれより高濃度にするとよい。主たる発光層である第２領域１０６に注入される正孔密度を増加させるためである。
【００７２】
一方、光の取り出し効率という点では、発光した光が再吸収されないように、光の取り出し方向の各半導体層のバンドギャップを大きくするとよい。通常、発光サイリスタを発光素子として用いる場合の光の取り出し方向は、基板が光の吸収層になるので、図１ではオーミックコンタクト層１０９の側（基板から離反する側）になる。したがって、第２領域１０６で発光した光は、第４半導体層（Ｐ型）１０７とオーミックコンタクト層１０９を通過して外部に取り出されることになるが、第４半導体層（Ｐ型）１０７のバンドギャップは、主たる発光層である第２領域１０６のバンドギャップよりも大きいので、第４半導体層（Ｐ型）１０７での光の吸収はない。また、オーミックコンタクト層１０９の厚みは、０．０１μｍ〜０．０２μｍに選ばれ、このように非常に薄いのでこの層での発光の吸収は無視できる程度である。
【００７３】
さらに、本実施の形態では、各半導体層１０２，１０３，１０４，１０７の不純物濃度およびバンドギャップを前述したように選ぶことによって、主たる発光層である第２領域の膜厚を０．５μｍ〜１．０μｍと比較的厚く設定することができる。本実施の形態では、第４半導体層（Ｐ型）１０７側から接合Ｊ３を通って注入された正孔は、主として第２領域１０６で電子と再結合して発光する。第２領域１０６の中でも、注入された正孔密度が最も大きい接合Ｊ３の近傍で最も強い発光が生じると考えられるが、発光した光は接合Ｊ３の側から第４半導体層（Ｐ型）１０７側を通って取り出されるので、第２領域自身での吸収は問題とならない。したがって、主たる発光層の厚みを十分なものにして、発光場所の体積を増やしたほうが、全体としての発光強度を高めることができる。
【００７４】
以上から明らかなように、第３半導体層１０４のうちで基板反対側の第２領域１０６が主たる発光層となるように、不純物濃度およびバンドギャップを設定することが内部量子効率の点からも光の取り出し効率の点からも最良である。なお、第２領域１０６の不純物濃度を高めることは、ゲート電極１１２との接触抵抗を低めるという副次的な効果もある。
【００７５】
エミッタ注入効率を高めるため、第１に、エミッタに相当する第１半導体層（Ｎ型）１０２のバンドギャップを、ベースに相当する第２半導体層（Ｐ型）１０３のバンドギャップよりも大きいヘテロ接合にしている。第２に、エミッタに相当する第１半導体層（Ｎ型）１０２の不純物濃度を、ベースに相当する第２半導体層（Ｐ型）１０３の不純物濃度よりも大きくしている。第３に、ベースに相当する第２半導体層（Ｐ型）１０３の膜厚を薄くしている。第２半導体層（Ｐ型）１０３の厚みは０．０１μｍ〜０．５μｍ程度が望ましい。このような受光感度を高めるために行った第１半導体層（Ｎ型）１０２および第２半導体層における不純物濃度およびバンドギャップの設定は、発光効率を向上させるために行った設定と矛盾無く両立している。
【００７６】
このようにトランジスタ型の層構造が形成されているときには、電流増幅率βを求めることができる。図３は、ＮＰＮの層構造を有する発光サイリスタにおいて、コレクタを成す半導体層のＮ型キャリアの濃度と発光強度との関係を複数の電流増幅率βの値に対してプロットした図である。図３において、横軸はキャリア濃度の値を対数目盛りで表しており、単位は「ｃｍ−３」である。縦軸は、発光強度を対数目盛りで表しており、単位は「μＷ」である。図３において、右肩上がりに直線的に延びる実線は、計算によって電流増幅率βの影響を排除したときに予想される発光強度のキャリア濃度依存性を表している。第１分岐点１１７ａから右に横軸に平行に延びる実線は、電流増幅率β＝９０のときの、計算によって予想される、発光強度に対するキャリア濃度依存性を表している。第２分岐点１１７ｂから右に横軸に平行に延びる実線は、電流増幅率β＝６０１のときの、計算によって予想される、発光強度に対するキャリア濃度依存性を表している。第３分岐点１１７ｃから右に横軸に平行に延びる実線は、電流増幅率β＝２０２８のときの、計算によって予想される、発光強度に対するキャリア濃度依存性を表している。
【００７７】
図３において四角でプロットしたデータは、電流増幅率β＝９０のときの、発光強度に対するキャリア濃度依存性の実測値を表しており、丸でプロットしたデータは、電流増幅率β＝６０１のときの、発光強度に対するキャリア濃度依存性の実測値を表しており、三角でプロットしたデータは、電流増幅率β＝２０２８のときの、発光強度に対するキャリア濃度依存性の実測値を表している。
【００７８】
電流増幅率βは、「エミッタ接地直流電流増幅率（ｈＦＥ）」とも呼ばれ、エミッタ接地のトランジスタに直流電圧を印加したときのコレクタ電流とベース電流との比として表される。この電流増幅率βの値は、次の式（１）のように表される。ベースおよびエミッタの多数キャリア濃度をそれぞれ「ＮｈＢ」および「ＮｅＥ」とし、ベースおよびエミッタの少数キャリアの拡散係数をそれぞれ「ＤｅＢ」および「ＤｈＥ」とする。ベースおよびエミッタの少数キャリアの拡散長をそれぞれ「ＬｅＢ」および「ＬｈＥ」とし、ベースの厚み寸法を「ＷＢ」とする。
【００７９】
【数１】
【００８０】
図３に示すように、各電流増幅率βの値に対して式（１）の計算に基づいて予想した値と、実測値とは、よく一致している。各文字数の値としては、ＧａＡｓを例として、ＮｈＢ＝ＮｅＥ＝１０１８（ｃｍ−３）、ＷＢ＝０．０１（μｍ）、ＤｅＢ＝０．４１３６（ｃｍ２／ｓ）、ＤｈＥ＝０．０４９１（ｃｍ２／ｓ）、ＬｈＥ＝１．４０２（μｍ）、ＬｅＢ＝３．５２３（μｍ）の値を用いると、電流増幅率β＝ｈＦＥ＝１１７４．７の値が得られる。
【００８１】
また、ＮｅＥ＝１０１８（ｃｍ−３）、ＮｈＢ＝１０１７（ｃｍ−３）、ＷＢ＝０．２（μｍ）、ＤｅＢ＝１０．４５（ｃｍ２／ｓ）、ＤｈＥ＝１．９４６（ｃｍ２／ｓ）、ＬｈＥ＝０．９８６５（μｍ）、ＬｅＢ＝１３．１６４（μｍ）の値を用いると、電流増幅率β＝ｈＦＥ＝２０２８．３の値が得られる。
【００８２】
電流増幅率βの値が小さいと、コレクタを成す半導体層、具体的には第１領域１０５のキャリア濃度の増大に対して発光強度が飽和してしまい、充分な発光強度を得ることができない。したがって、電流増幅率βの値は、１０００以上であることが好ましい。電流増幅率βを１０００以上とすることによって、発光強度に対する電流増幅率の影響を抑制することができ、キャリア濃度を高く設定することによって充分な発光強度を得ることができる。
【００８３】
以上のように、本発明の実施の形態の発光サイリスタによれば、発光効率が優れた発光サイリスタを提供することができる。
【００８４】
図４は、本発明の第２の実施の形態の発光サイリスタ１１６の断面図と、各層の不純物濃度およびバンドギャップを示したものである。なお、図４の不純物濃度とバンドギャップの値は望ましい一例を示したものであり、本発明の効果はこの値に限って生じるわけでない。なお、以下の説明は基板を一般的なＮ型半導体基板にした場合について行う。第１の実施の形態で説明したとおり、基板１０１、各半導体層１０２，１０３，１０４，１０７，１０８，およびオーミックコンタクト層１０９の導電型を反対にしても効果は同じである。
【００８５】
図４に示した本実施の形態の発光サイリスタ１１６と、図１に示した第１の実施の形態の発光サイリスタ１１５との違いは、第４半導体層（Ｐ型）１０７とオーミックコンタクト層１０９の間に、第４半導体層（Ｐ型）１０７と同じ導電型の第５半導体層（Ｐ型）１０８を積層したことにある。図４において、サイリスタに特有のＮＰＮＰ構造の部分は、第１半導体層（Ｎ型）１０２、第２半導体層（Ｐ型）１０３、第３半導体層（Ｎ型）１０４および第４半導体層（Ｐ型）１０７によって構成され、この部分は第１の実施の形態と共通している。第５半導体層（Ｐ型）１０８のバンドギャップは、第４半導体層（Ｐ型）１０７のバンドギャップと略同一またはそれよりも広幅に設定され、第５半導体層（Ｐ型）１０８の不純物濃度は、第４半導体層（Ｐ型）１０６の不純物濃度と略同一またはそれよりも高濃度に設定される。第５半導体層（Ｐ型）１０８以外の各半導体層１０２，１０３，１０４，１０７およびオーミックコンタクト層１０９については、それらの層のバンドギャップ、不純物濃度および膜厚の値は、図１に示す第１の実施の形態と同様に設定される。以下の説明では、図４に示される第５半導体層（Ｐ型）１０８以外の部分は、図１に示される実施の形態と同様であるので、対応する部分には同一の参照符号を付し重複を避けて説明は省略する。
【００８６】
本実施の形態において、第５半導体層（Ｐ型）１０８のバンドギャップの具体的な値は、第４半導体層（Ｐ型）１０７と略同一にして、１．７５ｅＶ〜１．８８ｅＶ程度の値を用いた。第５半導体層（Ｐ型）１０８の不純物濃度の値は、第４半導体層（Ｐ型）より大きくして１×１０１９〜３×１０１９とした。第５半導体層１０８の厚さは、０．１〜０．５μｍに設定される。第５半導体層（Ｐ型）１０８の材料、形成方法、ドーパント材料については、第１の実施の形態で説明した他の半導体層１０２，１０３，１０４，１０７と同様であるので説明は省略する。
【００８７】
本実施の形態の特徴は、第５半導体層（Ｐ型）を設けることによって、表面電極（アノード電極）１１０との間でオーミック接触をとりやすくしたことにある。第１の実施の形態で述べたように、通常、オーミックコンタクト層は、アルミニウムを含まないＧａＡｓ、ＩｎＧａＰなど材料を用いて高濃度の不純物をドーピングして形成される。ＧａＡｓ、ＩｎＧａＰはバンドギャップが小さいので、発光した光の吸収層とならないように、オーミックコンタクト層は０．０１μｍ〜０．０２μｍと極めて薄く形成する必要がある。しかし、オーミックコンタクト層を薄くすると、表面電極（アノード電極）１１０との間で良好なオーミック接触が得られなくなる場合があるので、第４半導体層（Ｐ型）１０７とオーミックコンタクト層１０９との間に比較的膜厚の大きい第５半導体層（Ｐ型)１０８を設けた。第５半導体層（Ｐ型)１０８の不純物濃度は、第４半導体層（Ｐ型）１０７の不純物濃度と略同一またはそれより高濃度にして良好なオーミック接触が得られるようにする。それとともに、第５半導体層（Ｐ型）１０８のバンドギャップは第４半導体層（Ｐ型）１０７のバンドギャップと略同一またはそれより広幅に設定して、第３半導体層（Ｎ型）のバンドギャップよりも大きくすることによって内部で発光した光の再吸収層とならないようにする。こうすることによって確実なオーミック接触を得ることができる。
【００８８】
次に本発明の発光サイリスタを用いて構成される本発明の実施の一形態の発光素子アレイチップ１について説明する。
【００８９】
図５は、発光素子アレイチップ１の基本構成を示す平面図である。図６は、図５の切断面線ＶＩ−ＶＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。図７は、図５の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。なお図５は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ１の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、電源ライン１１、セレクト信号伝送路１４、電源用ボンディングパッドＶｓ、セレクト信号入力端子ＣＳ、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、およびＣＳ抵抗ＲＣＳは、図解を容易にするため斜線を付して示されている。発光装置１０のうち、発光用サイリスタＴ、スイッチ用サイリスタＳに用いられる発光サイリスタには、第２の実施の形態で示した発光サイリスタ１１６を用いるが、第１の実施の形態で示した発光サイリスタ１１５を用いても同様の発光装置１０を構成することができる。
【００９０】
発光素子アレイチップ１に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態では、各発光用サイリスタＴは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。発光用サイリスタＴは、６００ｎｍ〜８００ｎｍの波長の光を発光可能に形成される。
【００９１】
発光用サイリスタＴは、ＰＮＰＮ構造を有する発光サイリスタによって形成されるので、Ｐ型半導体と、Ｎ型半導体とを交互に積層した単純な構成で実現することができ、装置の作成が容易となる。前述したように、発光用サイリスタＴはゲート電極ｂ１〜ｂｋに、制御信号を与えることによって発光信号の電圧よりも、しきい電圧が低下した状態で、前記発光信号がアノードａ１〜ａｋに与えられたとき発光する。
【００９２】
発光用サイリスタＴ１〜Ｔｋは、発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノードａは共通の発光信号入力端子Ａとしてのボンディングパッドに接続される。なお、発光信号入力端子Ａとしてのボンディングパッドを単に発光信号用ボンディングパッドＡと記載する場合がある。本実施の形態における発光信号用ボンディングパッドＡは、前記第３ボンディングパッドに対応する。また、本実施の形態では、ゲート横配線ＧＨの本数に等しい４個の発光用サイリスタＴが１つの発光素子ブロックＢを構成する。たとえば、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付すと、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する第４ｉ６−３番目から第４ｉ６番目の全ての発光用サイリスタＴ４ｉ６−３〜Ｔ４ｉ６のアノードａと、発光信号用ボンディングパッドＡｉ６との間に接続部６０が設けられて、電気的に接続される。発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡと接続部６０とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッドＡは発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。
【００９３】
配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップ１が搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ドットパーインチ（ｄｐｉ）の場合、前記間隔Ｗ１は、約２４μｍ（マイクロメートル）に選ばれ、前記長さＷ２は、約１８μｍに選ばれる。
【００９４】
各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２およびゲート横配線ＧＨ１の順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタＳのゲート電極ｄに供給するためのセレクト信号伝送路１４がゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。セレクト信号伝送路１４は、接続部７５を介してセレクト信号入力端子ＣＳとしてのボンディングパッドに接続される。セレクト信号入力端子ＣＳとしてのボンディングパッドを単にセレクト信号入力端子ＣＳと記載する場合がある。本実施の形態におけるセレクト信号用ボンディングパッドＣＳは、前記第１ボンディングパッドに対応する。また、各ゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。
【００９５】
発光用サイリスタＴのゲート電極ｂ１〜ｂｋは、本実施の形態では、後述する第３半導体層２４によって構成され、ゲート横配線ＧＨ１〜ＧＨ４のいずれかとの間に接続部６１，６２，６３，６４が形成される。ここで、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向の前記一方から他方へ向かって発光素子ブロックＢに第１番から第ｍ番まで番号を付すことにすれば、前記配列方向に沿う第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する第４ｉ６−３番目から第４ｉ６番目の発光用サイリスタＴについては、第４ｉ６−３番目の発光用サイリスタＴ４ｉ６−３のゲート電極と第１番目のゲート横配線ＧＨ１との間に接続部６１が形成され、第４ｉ６−２番目の発光用サイリスタＴ４ｉ６−２のゲート電極と第２番目のゲート横配線ＧＨ２との間に接続部６２が形成され、第４ｉ６−１番目の発光用サイリスタＴ４ｉ６−１のゲート電極と第３番目のゲート横配線ＧＨ３との間に接続部６３が形成され、第４ｉ６番目の発光用サイリスタＴ４ｉ６のゲート電極と第４番目のゲート横配線ＧＨ４との間に接続部６４が形成される。また、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する全ての発光用サイリスタＴのアノードａと前記配列方向に沿うｉ６番目の発光信号入力端子Ａｉ６との間に接続部６０が形成される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることで、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。
【００９６】
スイッチ用サイリスタＳは、好ましい構成として、前記発光信号用ボンディングパッドＡ間に生じたスペースに配置される。複数の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号を供給するためのボンディングパッドを１つ備えることとなるので、発光信号用ボンディングパッドＡ間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。各スイッチ用サイリスタＳのアノードｃにゲート信号を供給するためのゲート信号入力端子Ｇとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子Ｇとしてのボンディングパッドを単にゲート信号用ボンディングパッドＧと記載する場合がある。本実施の形態では、ゲート信号用ボンディングパッドＧは前記第２ボンディングパッドに対応する。アノードｃとゲート信号用ボンディングパッドＧとは一体に形成される。このように配置することで、スイッチ用サイリスタＳなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スイッチ用サイリスタＳの個数ｎはゲート横配線ＧＨの本数に等しく、本実施の形態ではｎ＝４である。また、ＣＳ抵抗ＲＣＳも、前記発光信号入力端子Ａとしてのボンディングパッド間に生じたスペースを利用して、スイッチ用サイリスタＳに近接して配置される。
【００９７】
本実施の形態におけるスイッチ用サイリスタＳのゲート電極ｄは、後述する第３半導体層２４の第２領域２４ｂで構成される。スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとの間には接続部６５が形成され、さらにゲート電極ｄと対応するゲート横配線ＧＨとの間にも接続部６６が形成されることで電気的に接続される。ゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５と、ゲート電極ｄとゲート横配線ＧＨとを接続する接続部６６とは一体に形成される。また、ＣＳ抵抗ＲＣＳは、半導体膜のシート抵抗を利用したもので構成され、ＣＳ抵抗ＲＣＳとセレクト信号伝送路１４との間に接続部６７が形成される。
【００９８】
プルアップ抵抗ＲＰは、本実施の形態では、スイッチ用サイリスタＳを構成する半導体層の一部を用いて、スイッチ用サイリスタＳと一体で形成される。プルアップ抵抗ＲＰは半導体膜のシート抵抗を利用したものである。プルアップ抵抗ＲＰの一部と電源ライン１１との間に接続部６８が形成され、プルアップ抵抗の接続部６８の側に電源電圧Ｖｃｃが与えられる。
【００９９】
電源ライン１１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、発光信号用ボンディングパッドＡを挟んでゲート横配線ＧＨと離反する側に配置される。電源ライン１１は、接続部６９によって、電源電圧Ｖｃｃが与えられるボンディングパッドに電気的に接続される。電源電圧Ｖｃｃが与えられるボンディングパッドを単に電源用ボンディングパッドＶｓと記載する場合がある。
【０１００】
発光用サイリスタＴのアノードａ、スイッチ用サイリスタＳのアノードｃ、ゲート横配線ＧＨ、セレクト信号伝送路１４、電源ライン１１、接続部６０〜６９、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、セレクト信号用ボンディングパッドＣＳ、および電源用ボンディングパッドＶｓは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。
【０１０１】
また、図５に示す発光素子アレイチップ１は、好ましい構成として、スイッチ用サイリスタＳの表面（基板反対側）に遮光手段として遮光膜１２を設けている。スイッチ用サイリスタＳは、発光用サイリスタＴと同様にスイッチングの際に発光するが、その発光は不要であり、発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために、遮光膜１２が用いられる。遮光膜１２としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが好適に用いられる。また、スイッチ用サイリスタＳと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図５の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳを配置するようにしてもよい。
【０１０２】
なお、前述した電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、図５に示した発光素子アレイチップ１の平面図においては用いていない。
【０１０３】
以下、発光素子アレイチップ１の構成について、図６〜図８を参照してさらに詳細に説明する。本実施の形態では、基板２１にはＮ型半導体基板を用いる。発光用サイリスタＴは、発光サイリスタ１１６で構成され、基板３１のＺ方向の表面に第１半導体層（Ｎ型）２２、第２半導体層（Ｐ型）２３、第３半導体層（Ｎ型）２４のうちの第１領域２４ａ、第２領域２４ｂ、第４半導体層（Ｐ型）２５および第５半導体層（Ｐ型）２６、オーミックコンタクト層２７がこの順に積層されて形成される。各半導体層２２，２３，２４ａ、２４ｂ、２５，２６，２７の材料、バンドギャップ、不純物濃度および膜厚は、第２の実施の形態で例示した発光サイリスタ１１６と同様である。なお、図４と図６とで参照符号は異なるが、対応する構成は同じ名称で記載する。たとえば、図６の基板２１は前述した図４の基板１０１に対応し、図６の各第１〜第５半導体層２２，２３，２４、２５，２６は、前述した図４の各第１〜第５半導体層１０２，１０３，１０４，１０７，１０８にそれぞれ対応する。
【０１０４】
スイッチ用サイリスタＳは、本実施の形態では発光用サイリスタＴと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタＳは、基板２１の表面のうち、発光用サイリスタＴが形成された面と同一表面上に、第１半導体層（Ｎ型）３２、第２半導体層（Ｐ型）３３、第３半導体層（Ｎ型）３４のうちの第１領域３４ａ、第２領域３４ｂ、第４半導体層（Ｐ型）３５および第５半導体層（Ｐ型）３６、オーミックコンタクト層３７がこの順に積層されて形成される。以下の説明において、発光用サイリスタＴに関する説明はスイッチ用サイリスタＳについても同様である。
【０１０５】
基板２１には、本実施の形態では、第１半導体層２２と同じ導電型の半導体基板が用いられる。基板２１の厚み方向Ｚで、各半導体層２２〜２６が積層されている表面とは反対側の表面上には、全面にわたって裏面電極２０が形成される。裏面電極２０は、金属材料および合材料などの導電性を有する材料によって形成される。具体的には裏面電極２０は、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）および金と亜鉛との合金（ＡｕＺｎ）などによって形成される。裏面電極２０は、各発光用サイリスタＴの共通の電極として用いられる。
【０１０６】
本実施の形態では、第１半導体層２２と第３半導体層２４の導電型はＮ型であり、第２半導体層２３と第４半導体層２５の導電型はＰ型である。したがって、発光用サイリスタＴおよびスイッチ用サイリスタＳのカソードが共通の電極としての裏面電極２０に接続され、ゲート電極にはＮゲート電極が用いられる。裏面電極２０を接地して、カソード電位を零（０）ボルト（Ｖ）にすると、各発光用サイリスタＴのアノードａに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。
【０１０７】
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。
【０１０８】
絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）を覆う部分の一部に貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。前記貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノードａからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。発光用サイリスタＴでは、主に第３半導体層２４において光が発生する。
【０１０９】
発光用サイリスタＴのアノードａの配列方向Ｘの長さＷ３は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。アノードａは、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ３を前述したように選ぶことによって、発光用サイリスタＴから発せられ光を、なるべく遮らないようにする。
【０１１０】
第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５、第４半導体層２６およびオーミックコンタクト層２７は、基板２１の一表面に分子線エピタキシャル成長および化学気相成長（ＣＶＤ）法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタＴおよびスイッチ用サイリスタＳが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタＴおよびスイッチ用サイリスタＳを同時に形成することになるので、スイッチ用サイリスタＳおよび発光用サイリスタＴを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。
【０１１１】
なお、絶縁層２８は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタＴとの接続に必要な各貫通孔２９を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことで作製される。
【０１１２】
図７に示すように、発光用サイリスタＴの幅方向Ｙの形状については、発光用サイリスタＴの第１半導体層２２と、第２半導体層２３と、第３半導体層２４とのゲート横配線ＧＨ寄りの端部は、第４半導体層２５と、第５半導体層２６と、オーミックコンタクト層２７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部２０１を構成する。被接続部２０１の配列方向Ｘの長さは、前述した長さＷ２と等しい。なお、第３半導体層２４の第２領域２４ｂうち、被接続部２０１を構成する部分は、第４半導体層２５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層２４の第２領域２４ｂの表面を露出させて被接続部２０１を形成するときに、第４半導体層２５が残存しないようにオーバーエッチングするためである。
【０１１３】
スイッチ用サイリスタＳの幅方向Ｙの形状についても同様に、スイッチ用サイリスタＳの第１半導体層３２と、第２半導体層３３と、第３半導体層３４とのゲート横配線ＧＨ寄りの端部は、第４半導体層３５と、第５半導体層３６と、オーミックコンタクト層３７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部２０２を構成する。また、オーバーエッチングを施すために、第３半導体層３４の第２領域３４ｂのうち、被接続部２０２を構成する部分の厚みは、第４半導体層３５が積層される部分の厚みよりも小さく形成される。
【０１１４】
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されるとともに、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、発光用サイリスタＴとスイッチ用サイリスタＳとが絶縁層２８によって電気的に絶縁される。発光用サイリスタＴとスイッチ用サイリスタＳとの間に形成された絶縁層２８の表面には、ゲート横配線ＧＨおよびセレクト信号伝送路１４が形成され、さらにそれらの表面に沿って絶縁層２０３が形成される。また、スイッチ用サイリスタＳを挟んでゲート横配線と離反する側の絶縁層２８の表面には、電源ライン１１が形成され、さらにその表面に沿って絶縁層２０３が形成される。
【０１１５】
形成された絶縁層２８，２０３のうち、発光用サイリスタＴの前記被接続部２０１およびゲート横配線ＧＨの表面（基板反対側）に積層される部分には、貫通孔２０４，２０５が形成される。発光用サイリスタＴの第３半導体層２４の第２領域２４ｂ（ゲート電極ｂに対応する）とゲート横配線ＧＨとを電気的に接続する接続部６１は、これらの貫通孔２０４，２０５の部分および貫通孔２０４，２０５に挟まれた絶縁層２８，２０３の部分に積層して設けられる。また、絶縁層２８，２０３のうち、スイッチ用サイリスタＳの前記被接続部２０２およびゲート横配線ＧＨの表面（基板反対側）に積層される部分にも、貫通孔２０５，２０６が形成される。スイッチ用サイリスタＳの第３半導体層３４の第２領域３４ｂ（ゲート電極ｄに対応する）とゲート横配線ＧＨを電気的に接続する接続部６６は、これらの貫通孔２０５，２０６の部分および貫通孔２０５，２０６に挟まれた絶縁層２８，２０３とに積層して設けられる。図７に示すように、ゲート横配線ＧＨに積層する部分の絶縁層２０３に設けられた貫通孔２０５が共通する場合には、前記接続部６１，６６は一体で形成される。
【０１１６】
また、前述したように、発光用サイリスタＴに積層される絶縁層２８のうち、オーミックコンタクト層２７の表面（基板反対側）に積層される部分の一部には貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。アノードａは、発光信号入力端子Ａとの接続部６０とともに一体形成される。接続部６０は発光用サイリスタＴの第４半導体層２５、第５半導体層２６およびオーミックコンタクト層２７のゲート横配線ＧＨ寄りの端部の一部を覆い、第３半導体層２４の第２領域２４ｂに設けられた被接続部２０１に積層された絶縁層２８の表面（基板反対側）の一部も積層して形成される。同様に、スイッチ用サイリスタＳに積層される絶縁層２８のうち、オーミックコンタクト層３７の表面（基板反対側）に積層される部分の一部には貫通孔２０７が形成される。この貫通孔２０７にアノードｃの一部が形成されて、オーミックコンタクト層３７に接触している。
【０１１７】
またスイッチ用サイリスタＳは遮光膜１２で覆われる。遮光膜１２の幅方向Ｙの一方の端は、スイッチ用サイリスタＳの第４半導体層３５、第５半導体層３６およびオーミックコンタクト層３７の、発光用サイリスタＴと反対側の端部を覆い、遮光膜１２の幅方向Ｙの他方の端は、スイッチ用サイリスタＳの第３半導体層３４の第２領域３４ｂの前記被接続部２０２を覆い、セレクト信号伝送路１４とスイッチ用サイリスタＳとの中央付近まで延びる。
【０１１８】
図８は、図５の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【０１１９】
ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰは、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２６，３２〜３６のいずれかからなる半導体層を薄膜抵抗として利用すればよい。本実施の形態では、プルアップ抵抗ＲＰは、第１半導体層５２、第２半導体層５３、および第３半導体層５４によって構成される半導体薄膜を利用しており、ＣＳ抵抗ＲＣＳは、第１半導体層４２、第２半導体層４３、および第３半導体層４４を利用している。ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰは、本実施の形態では、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２６，３２〜３６およびオーミックコンタクト層２７，３７を形成するときに同時に形成されるので、新たな製造工程を必要としない。
【０１２０】
ＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの一方の端部の表面は、スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５の一端が接続され、ＣＳ抵抗ＲＣＳの一端に相当する。またＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの他方の端部は、セレクト信号伝送路１４とＣＳ抵抗ＲＣＳとを接続する接続部６７の一端が接続され、ＣＳ抵抗ＲＣＳの他端に相当する。
【０１２１】
ＣＳ抵抗ＲＣＳを構成する第１半導体層４２、第２半導体層４３、および第３半導体層４４と、プルアップ抵抗ＲＰを構成する第１半導体層５２、第２半導体層５３、および第３半導体層５４との全体の厚みを決定するためのエッチング工程も、前記被接続部２０１，２０２の形成と同時に行われる。したがって、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの厚みと前記被接続部２０１，２０２の厚みは等しい。
【０１２２】
図８において、絶縁層２８は、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの表面に沿って形成されるとともに、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰとの間にも形成され、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰとが絶縁層２８によって電気的に絶縁される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路１４および電源ライン１１が形成され、さらにそれらの表面に沿って絶縁層２０３が形成される。
【０１２３】
形成された絶縁層２８，１０３のうち、セレクト信号伝送路１４およびＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの他端部の表面（基板反対側）に積層される部分には、貫通孔１０９，１１０が形成されて、それらを電気的に接続するための接続部６７が設けられる。また、絶縁層２８のうち、ＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの一端部の表面（基板反対側）に積層される部分にも貫通孔１１１が形成され、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５が設けられる。さらに、形成された絶縁層２８，１０３のうち、プルアップ抵抗ＲＰと電源ライン１１に積層される部分にも貫通孔１１２，１１３が形成され、それらを電気的に接続する接続部６８が形成される。
【０１２４】
図９は、本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。発光装置１０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは、２以上の正の整数）と、前記発光素子アレイチップＬ１〜Ｌｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ（Integrated Circuit）１３０と、ゲート信号を供給するゲート信号駆動ＩＣ１３１と、セレクト信号を供給するセレクト信号駆動ＩＣ１３２とを含んで構成される。各駆動ＩＣは後述する制御手段９６に基づいて、画像情報を出力する。各発光素子アレイチップＬ１〜Ｌｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＬと記載する。また、発光素子アレイチップＬを単にアレイチップＬと記載する場合がある。本実施の形態では各アレイチップＬには、図５に示す発光素子アレイチップ１を用いる。なお、セレクト信号駆動ＩＣ１３２が前記第１の駆動回路に対応し、ゲート信号駆動ＩＣ１３１が前記第２の駆動回路に対応し、発光信号駆動ＩＣ１３０が前記第３の駆動回路に対応する。
【０１２５】
各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし、図９には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１とセレクト信号駆動ＩＣ１３２とは、前記回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０〜１３２の出力端子と各アレイチップＬのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
【０１２６】
前述したように、発光素子アレイチップ１には、ｍ個の発光信号用ボンディングパッドＡ、１個のセレクト信号用ボンディングパッドＣＳ、および４個のゲート信号用ボンディングパッドＧが含まれる。さらに前記プルアップ抵抗ＲＰの他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される正電源を接続するための電源用ボンディングパッドＶｓが必要であり、図９に図示されている。なお、図９に示されたｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付すと、第ｉ１０（１≦ｉ１０≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳをセレクト信号用ボンディングパッドＣＳｉ１０と記載する。不特定のアレイチップＬのセレクト信号用ボンディングパッドＣＳ１〜ＣＳｐを指すときは、単にセレクト信号用ボンディングパッドＣＳと記載する場合がある。
【０１２７】
発光信号駆動ＩＣ１３０は、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。発光信号出力端子λ１〜λｍについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光信号出力端子λと記載する場合がある。各発光信号用ボンディングパッドＡと発光信号出力端子λとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、発光信号用ボンディングパッドＡ１〜Ａｍに第１番から第ｍ番まで番号を付し、また発光信号出力端子λ１〜λｍにも第１番から第ｍ番まで番号を付すと、ｐ個のアレイチップのそれぞれの第ｉ８（１≦ｉ８≦ｍ）番目の発光信号用ボンディングパッドＡｉ８同士が電気的に接続され、さらに第ｉ８番目の発光信号出力端子λｉ８に電気的に接続される。
【０１２８】
ゲート信号駆動ＩＣ１３１は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。ゲート信号出力端子μ１〜μ４について、複数のものを総称する場合または不特定のものを指す場合に、単にゲート信号出力端子μと記載する場合がある。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４にも第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ９（１≦ｉ９≦４）番目のゲート信号用ボンディングパッドＧｉ９同士が電気的に接続され、さらに第ｉ９番目のゲート信号出力端子μｉ９に電気的に接続される。
【０１２９】
セレクト信号駆動ＩＣ１３２はアレイチップＬと同数（ｐ個）のセレクト信号出力端子ν１〜νｐを有する。セレクト信号出力端子ν１〜νｐについて、複数のものを総称する場合または不特定のものを指す場合に、単にセレクト信号出力端子νと記載する場合がある。各セレクト信号用ボンディングパッドＣＳｉ１０とセレクト信号出力端子νとの接続は、各アレイチップと個別に接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、またセレクト信号出力端子ν１〜νｐにも第１番から第ｐ番まで番号を付すと、第ｉ１０（１≦ｉ１０≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳｉ１０と第ｉ１０番目のセレクト信号出力端子νｉ１０とが電気的に接続される。
【０１３０】
前述したように、各アレイチップＬのセレクト信号用ボンディングパッドＣＳとセレクト信号出力端子νとが個別に接続されるので、セレクト信号駆動ＩＣ１３２は、各アレイチップＬのセレクト信号用ボンディングパッドＣＳに順番にセレクト信号を出力して、アレイチップＬを順番にセレクト状態にすることできる。一方、各アレイチップＬとゲート信号駆動ＩＣ１３１との配線は共用されているので、例えば、第ｉ９（１≦ｉ９≦４）番目のゲート信号出力端子μｉ９から出力されたゲート信号は、すべてのアレイチップＬの第ｉ９（１≦ｉ９≦４）番目のゲート信号用ボンディングパッドＧｉ９に入力され、すべてのアレイチップＬの第ｉ９番目のスイッチ用サイリスタＳｉ９のアノードｃｉ９に入力される。しかし、各アレイチップＬの第ｉ９番目のスイッチ用サイリスタＳｉ９の中でスイッチングするのは、セレクト信号が入力されることでセレクト状態にあるアレイチップＬのみである。さらに、セレクト状態にあるアレイチップＬの第ｉ９番目のゲート横配線ＧＨｉ９に接続された発光用サイリスタＴの中で、発光信号駆動ＩＣ１３０から発光信号が入力された発光素子ブロックＢに属する発光用サイリスタＴが発光する。
【０１３１】
このように、セレクト状態にあるアレイチップＬを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動ＩＣ１３１および発光信号駆動ＩＣ１３０を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣ実装基板の面積を小さくすることができ、結果として小型でかつ安定に動作する発光装置が実現できる。
【０１３２】
図１０は、発光装置１０の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図１０では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、およびセレクト信号駆動ＩＣ１３２のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、およびセレクト信号出力端子ν）から出力される信号（発光信号、ゲート信号およびセレクト信号）の波形が示されている。さらに、プルアップ抵抗ＲＰの他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される電源電圧Ｖｃｃの波形も示されている。なお、図１０では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いている。
【０１３３】
本実施の形態では、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３１は、ハイ（Ｈ）レベルのとき１ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。セレクト信号駆動ＩＣ１３２は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。また、プルアップ抵抗の他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される電源電圧Ｖｃｃは５Ｖである。
【０１３４】
図１０を用いて、発光装置１０の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号はハイ（Ｈ）レベルであるので、どのアレイチップも選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１に入力されるセレクト信号をロー（Ｌ）レベルにすることで、第１番目のアレイチップＬ１がセレクト状態になる。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のみ、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に入力されるゲート信号がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に入力されるゲート信号がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１のみ、第２番目のスイッチ用サイリスタＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、時刻ｔ８〜ｔ１１では、第３番目のゲート信号入力端子Ｇ３に入力されるゲート信号がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第３番目のスイッチ用サイリスタＳ３がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ９〜ｔ１０で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。また、時刻ｔ１１〜ｔ１４では、第４番目のゲート信号入力端子Ｇ４に入力されるゲート信号がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第４番目のスイッチ用サイリスタＳ４がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ１２〜ｔ１３で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第４番目のゲート横配線ＧＨ４に接続された発光用サイリスタＴが発光する。時刻ｔ１５で、第１番目のアレイチップＬ１のスイッチ用サイリスタＳのゲートがハイ（Ｈ）レベルに遷移し、第１番目のアレイチップＬ１の選択状態は終了するとともに、時刻ｔ１５で第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳ２に入力されるセレクト信号がロー（Ｌ）レベルに遷移し、第２番目のアレイチップＬ２の選択状態が開始する。
【０１３５】
このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。
【０１３６】
図１１は、発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。アノード電圧は、カソードの電位を０（零）ボルト（Ｖ）としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。
【０１３７】
図１１は、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図１１には負荷線７０も示されている。発光用サイリスタＴは、ゲート電極ｂに制御信号を与えることによってしきい電圧ＶＢＯが低下するので、動作点が、順方向電圧−電流特性を表す特性曲線７１と、負荷線７０とが交わるオフ状態のｑ２点から、特性曲線７１と負荷線７０とが交わるオン状態のｑ１点へと遷移することで発光する。オン状態のｑ１点では、アノードとカソードとの間に主電流が流れる。
【０１３８】
具体的に数値を使って、発光用サイリスタＴの動作を説明する。ここでは、カソードの電位を０ボルト（Ｖ）として、発光信号がハイ（Ｈ）レベルのとき、アノードａに５Ｖの電位を与え、発光信号がロー（Ｌ）レベルのとき、アノードａに０Ｖの電位を与えるものとする。また制御信号がハイ（Ｈ）レベルのとき、ゲート電極ｂに５Ｖの電位を与え、制御信号がロー（Ｌ）レベルのとき、ゲート電極ｇに０Ｖの電位を与えるものとする。
【０１３９】
まず、ゲート信号がハイ（Ｈ）レベルのとき、ゲート電極ｂの電位は５Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位５Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。順方向降下電圧は、発光サイリスタがＧａＡｓまたはＡｌＧａＡｓで作製される場合には約１．５Ｖである。したがって、発光信号をハイ（Ｈ）レベルにしても、発光用サイリスタＴは、ｑ２点のオフ状態となり発光しない。次に、ゲート信号がロー（Ｌ）レベルのとき、ゲート電極ｂの電位は０Ｖとなるので、アノード電流を流すためには、ゲート電極ｇの電位０Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。したがって、発光信号をハイ（Ｈ）レベルにすれば、発光用サイリスタＴは、ｑ１点のオン状態となりアノード電流が流れ発光する。
【０１４０】
なお、スイッチ用サイリスタＳの構成およびその動作も、発光用サイリスタＴの場合と同様に説明することができる。
【０１４１】
前記しきい電圧ＶＢＯは、前述の電流増幅率βにも関係を有しており、しきい電圧ＶＢＯは、ある程度以上大きく設定することが好ましい。本実施形態において、印加電圧がしきい電圧ＶＢＯを超えることによって起こる降伏は、パンチスルーによる降伏である。コレクタ接合にかかる電圧が高くなれば高くなるほど、ベース領域に広がり、ベース幅が減小する。これによって、電流増幅率βが増大し、ベース電流でコレクタ電流が制御されない状態となる。本実施形態においてしきい電圧ＶＢＯは、パンチスルーによる降伏を前提として設計される。
【０１４２】
したがって、しきい電圧ＶＢＯは、キャリアの電荷量を「ｑ」（クーロン、「Ｃ」）、ベースのキャリア濃度を「ＮＰ」、ベースの厚み寸法を「ＷＰ」、第１領域６４ａのキャリア濃度を「ＮＮ１」、第１領域６４ａの厚み寸法を「ＷＮ１」、第２領域のキャリア濃度を「ＮＮ２」、誘電率を「εε０」、拡散電位を「ＶＤ」とおくと、
【０１４３】
【数２】
【０１４４】
と表すことができる。また拡散電位Ｖｄは、ボルツマン定数を「ｋ」、温度を「Ｔ」、真性キャリア濃度を「ｎｉ」として、
【０１４５】
【数３】
【０１４６】
と表すことができる。「ｌｎ」は、底をネピアの数「ｅ」とする自然対数を表す。この計算式は、空乏層が、ベースの少なくとも一部、すなわち第２半導体層２３と、第１領域２４ａと、第２領域２４ｂとを含む範囲に形成されることを前提とし、さらに降伏がパンチスルーによって生じるものとするので、空乏層の厚み寸法がベースの第２半導体層２３の膜厚に一致する条件を追加して算出したものである。
【０１４７】
式（２）から、しきい電圧ＶＢＯを充分に大きく設定しようとすれば、ベースとなる第２半導体層２３のキャリア濃度「ＮＰ」および膜厚「ＷＰ」の少なくともいずれか一方を大きくすることが必要となることが分かる。ベースとなる層の膜厚「Ｗｐ」は、すなわち厚み寸法「ＷＢ」であるので、これを大きく設定すれば電流増幅率βの値が小さくなってしまう。
【０１４８】
本実施形態では、第１領域２４ａのキャリア濃度の値を５×１０１５（ｃｍ−３）以上１×１０１６（ｃｍ−３）としたことによって、電流増幅率βの値を、充分に大きくすることができ、かつトランジスタ型の各層を形成する層のうち、ベースの層の厚み寸法およびキャリア濃度を大きく設定しなくても、電圧ＶＢＯを充分に大きくすることができる。このように、第１領域２４ａのキャリア濃度の調整によって、電流増幅率βの値を充分に大きく設定し、かつベースの層の厚み寸法およびキャリア濃度を低く抑えることと、発光のために必要となるしきい電圧ＶＢＯを充分に大きくすることとを両立することができる。したがって、発光強度に対する電流増幅率βの影響を抑制することができる。
【０１４９】
次に、本発明の発光装置を用いて構成される本発明の実施の一形態の画像形成装置８７について説明する。
【０１５０】
図１２は、図５に示した発光装置１０を有する画像形成装置８７の基本的構成を示す側面図である。画像形成装置８７は、電子写真方式の画像形成装置であり、発光装置１０を、感光体ドラム９０への露光装置に使用している。本実施の形態では、複数の発光装置１０および駆動手段７３が、回路基板に実装される。回路基板に実装される複数の発光装置１０を、単に発光装置１０と記載する。
【０１５１】
画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ、集光手段であるレンズアレイ８８Ｙ，８８Ｍ，８８Ｃ，８８ｋ、前記発光装置１０および駆動手段７３が実装された回路基板３１およびレンズアレイ８８を保持する第１ホルダ８９Ｙ，８９Ｍ，８９Ｃ，８９Ｋ、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋ、４つの現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写手段である転写ベルト９２、４つのクリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋ、４つの帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋ、定着手段９５および制御手段９６を含んで構成される。
【０１５２】
各発光装置１０は、駆動手段７３によって各色のカラー画像情報に基づいて駆動される。４つ発光装置１０のＸ方向の長さＷ１１は、たとえば２００ｍｍ〜４００ｍｍに選ばれる。
【０１５３】
各発光装置１０の発光素子Ｌからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子Ｌの光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
【０１５４】
発光装置１０が実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。ホルダ８９によって、発光素子Ｌの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。
【０１５５】
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
【０１５６】
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに現像剤を供給する現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写ベルト９２、クリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、および帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに対して共通に設けられる。
【０１５７】
前記感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、第２ホルダによって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの回転軸方向と、各発光体チップ組立体８６の前記Ｘ方向とがほぼ一致するようにして位置合わせされる。
【０１５８】
転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段９５に搬送される。定着手段９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、回転駆動手段によって回転される。
【０１５９】
制御手段９６は、前述した駆動手段７３にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋを回転駆動する回転駆動手段、現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写手段９２、帯電手段９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋおよび定着手段９５の各部を制御する。
【０１６０】
このような構成の画像形成装置８７では、露光装置として使用される発光装置１０からバイアス光および漏れ光が発生しないので、高画質の画像を形成することができる。また発光サイリスタによるスイッチ素子Ｔおよび発光素子Ｌを集積化した発光装置１０を露光装置に用いているので、このような露光装置は、安価に製造することができ、これによって画像形成装置８７の製造コストを低減することができる。また本実施の形態の画像形成装置８７の発光装置１０を発光装置１２０に代えても、同様の効果を達成することができる。
【０１６１】
なお、本発明は上述の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。
【符号の説明】
【０１６２】
１１５，１１６ 発光サイリスタ
１０ 発光装置
１０１ 基板（Ｎ型）
１０２ 第１半導体層（Ｎ型）
１０３ 第２半導体層（Ｐ型）
１０４ 第３半導体層（Ｎ型）
１０５ 第１領域
１０６ 第２領域
１０７ 第４半導体層（Ｐ型）
１０８ 第５半導体層（Ｐ型）
１１０ 表面電極（アノード電極）
１１１ 裏面電極（カソード電極）
１１２ ゲート電極
【特許請求の範囲】
【請求項１】
基板上に、Ｎ型およびＰ型のいずれか一方の導電型の第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されている発光サイリスタにおいて、
前記第３半導体層のバンドギャップは、前記第２半導体層のバンドギャップと略同一であり、かつ、前記第１および前記第４半導体層のバンドギャップより狭幅であり、
前記第３半導体層は、前記基板側の第１領域と前記基板と反対側の第２領域とを含んでなり、かつ、前記第１領域の不純物濃度は前記第２領域の不純物濃度よりも低く、かつ１×１０１６（ｃｍ−３）未満であり、
前記第２半導体層の不純物濃度は、前記第３半導体層の第１領域の不純物濃度と略同一またはそれより高濃度であり、かつ、前記第１半導体層の不純物濃度より低濃度であり、
前記第４半導体層の不純物濃度は、前記第３半導体層の第２領域の不純物濃度と略同一またはそれより高濃度であることを特徴とする発光サイリスタ。
【請求項２】
前記第１領域の不純物濃度は、５×１０１５（ｃｍ−３）以上であることを特徴とする請求項１記載の発光サイリスタ。
【請求項３】
前記第４半導体層の前記基板と反対側に、前記第４半導体層と同じ導電型の第５半導体層が積層され、前記第５半導体層のバンドギャップは、前記第４半導体層のバンドギャップと略同一またはそれより広幅であり、前記第５半導体層の不純物濃度は、前記第４半導体層の不純物濃度と略同一またはそれより高濃度であることを特徴とする請求項１または２記載の発光サイリスタ。
【請求項４】
（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする請求項１〜３のいずれか１つに記載の発光サイリスタを含んで構成され、前記スイッチ素子がさらに、第１および第２の抵抗体を含んで構成され、
（ａ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｂ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする発光素子アレイ。
【請求項５】
（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする請求項１〜３のいずれか１つに記載の発光サイリスタを含んで構成され、前記スイッチ素子がさらに抵抗体を含んで構成され、
（ａ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｂ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極である発光素子アレイを複数備える発光素子アレイ部と、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３信号と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含み、
前記第１の駆動回路は、ハイレベルおよびローレベルを有する前記第１信号の前記ハイレベルまたは前記ローレベルの電位を設定する第１信号レベル設定手段を有することを特徴とする発光装置。
【請求項６】
前記スイッチ素子を構成する前記発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする請求項５に記載の発光装置。
【請求項７】
請求項５または６に記載の発光装置と、
画像情報に基づいて前記発光装置を駆動する駆動手段と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
前記感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
前記記録シートに転写された現像剤を定着させる定着手段とを含むことを特徴とする画像形成装置。
【請求項１】
基板上に、Ｎ型およびＰ型のいずれか一方の導電型の第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されている発光サイリスタにおいて、
前記第３半導体層のバンドギャップは、前記第２半導体層のバンドギャップと略同一であり、かつ、前記第１および前記第４半導体層のバンドギャップより狭幅であり、
前記第３半導体層は、前記基板側の第１領域と前記基板と反対側の第２領域とを含んでなり、かつ、前記第１領域の不純物濃度は前記第２領域の不純物濃度よりも低く、かつ１×１０１６（ｃｍ−３）未満であり、
前記第２半導体層の不純物濃度は、前記第３半導体層の第１領域の不純物濃度と略同一またはそれより高濃度であり、かつ、前記第１半導体層の不純物濃度より低濃度であり、
前記第４半導体層の不純物濃度は、前記第３半導体層の第２領域の不純物濃度と略同一またはそれより高濃度であることを特徴とする発光サイリスタ。
【請求項２】
前記第１領域の不純物濃度は、５×１０１５（ｃｍ−３）以上であることを特徴とする請求項１記載の発光サイリスタ。
【請求項３】
前記第４半導体層の前記基板と反対側に、前記第４半導体層と同じ導電型の第５半導体層が積層され、前記第５半導体層のバンドギャップは、前記第４半導体層のバンドギャップと略同一またはそれより広幅であり、前記第５半導体層の不純物濃度は、前記第４半導体層の不純物濃度と略同一またはそれより高濃度であることを特徴とする請求項１または２記載の発光サイリスタ。
【請求項４】
（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする請求項１〜３のいずれか１つに記載の発光サイリスタを含んで構成され、前記スイッチ素子がさらに、第１および第２の抵抗体を含んで構成され、
（ａ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｂ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする発光素子アレイ。
【請求項５】
（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする請求項１〜３のいずれか１つに記載の発光サイリスタを含んで構成され、前記スイッチ素子がさらに抵抗体を含んで構成され、
（ａ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｂ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極である発光素子アレイを複数備える発光素子アレイ部と、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３信号と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含み、
前記第１の駆動回路は、ハイレベルおよびローレベルを有する前記第１信号の前記ハイレベルまたは前記ローレベルの電位を設定する第１信号レベル設定手段を有することを特徴とする発光装置。
【請求項６】
前記スイッチ素子を構成する前記発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする請求項５に記載の発光装置。
【請求項７】
請求項５または６に記載の発光装置と、
画像情報に基づいて前記発光装置を駆動する駆動手段と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
前記感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
前記記録シートに転写された現像剤を定着させる定着手段とを含むことを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２３９０８４（Ｐ２０１０−２３９０８４Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２００９−８８２０６（Ｐ２００９−８８２０６）
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
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