半導体装置
【課題】オン電圧を低減した半導体装置を提供する。
【解決手段】第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第１の半導体層の上に前記第２の半導体層と接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、前記第２の半導体層に接続された第１の金属層と、前記第３の半導体層に接続され前記第１の金属層とは異なる金属からなる第２の金属層と、を有する第１の主電極と、を備えたことを特徴とする半導体装置が提供される。
【解決手段】第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第１の半導体層の上に前記第２の半導体層と接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、前記第２の半導体層に接続された第１の金属層と、前記第３の半導体層に接続され前記第１の金属層とは異なる金属からなる第２の金属層と、を有する第１の主電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にｐｎ短絡型の電極構造を有する半導体装置に関する。
【背景技術】
【０００２】
電力用半導体装置には、低消費電力化のためオン抵抗の低減が求められている。そのためＭＯＳＦＥＴの高入力インピーダンス特性と、バイポーラトランジスタの低出力インピーダンス特性とを併せ持つ絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ）が用いられている。ＩＧＢＴは、ＭＯＳＦＥＴと同様に絶縁ゲートを有し、またバイポーラトランジスタと同様に伝導度変調特性を有する。
【０００３】
また、小型化のためにフリーホイーリングダイオード（以下、ＦＷＤ）を一体化したＩＧＢＴとして、コレクタ短絡領域を設けたｐｎコレクタショート型のＩＧＢＴも用いられる。従来、このようなｐｎコレクタ短絡型のコレクタ構造を有する場合においても、同一の金属により半導体とオーミック接合させてコレクタが形成されていた（例えば、特許文献１参照）。
【０００４】
一方、半導体と金属との良好なオーミック接合を得るために、半導体の導電型に応じて、接合させる金属を選択する提案もある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２９７２号公報
【特許文献２】特開２００７−１９４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、オン電圧を低減した半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第１の半導体層の上に前記第２の半導体層と接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、前記第２の半導体層に接続された第１の金属層と、前記第３の半導体層に接続され前記第１の金属層とは異なる金属からなる第２の金属層と、を有する第１の主電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、オン電圧を低減した半導体装置を提供する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【図３】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【図４】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【図５】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【図６】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
図１は、本発明の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１に表したように、半導体装置６０においては、ｎ−型の第１の半導体層３１の上にｐ型の第２の半導体層３２が設けられている。また、ｎ−型の第１の半導体層３１の上にｐ型の第２の半導体層３２と接して、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第３の半導体層３３が設けられている。
【００１２】
さらに、ｐ型の第２の半導体層３２の上に第１の金属層１１が設けられ、ｎ＋型の第３の半導体層３３の上に第２の金属層１２が設けられている。第１の金属層１１と第２の金属層１２は、互いに異なる金属からなる。すなわち、第１の金属層１１と第２の金属層１２とは、互いに異なる単一金属からなるか、あるいは互いに異なる組成の合金からなる。
半導体層３２、３３がシリコンからなる場合、第１の金属層１１は、例えば、アルミニウム（Ａｌ）で形成され、第２の金属層１２は、例えば、チタン（Ｔｉ）で形成される。これらの第１及び第２の金属層１１、１２は、例えば、真空蒸着、スパッタなどにより形成される。
【００１３】
第１の金属層１１と第２の金属層１２とは電気的に接続され第１の主電極１０となる。
第１の金属層１１とｐ型の第２の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれ接触抵抗が低い接合を形成し、望ましくはオーミック接合を形成している。
従って、第２の半導体層３２と第１の金属層１１との接触抵抗は、第２の半導体層３２と第２の金属層１２との接触抵抗よりも低い。また、第３の半導体層３３と第２の金属層１２との接触抵抗は、第３の半導体層３３と第１の金属層１１との接触抵抗よりも低い。
【００１４】
金属と半導体との接合部の抵抗（接触抵抗）は、金属の電気親和力、すなわち伝導体の底から真空順位までのエネルギー差と半導体のフェルミ順位との差に起因するショットキー障壁の高さに依存する。また、金属と半導体との界面での不連続に起因する表面準位などに依存する。
【００１５】
ｐ型、ｎ型のそれぞれの導電型の半導体と良好なオーミック接合を得るのに最適な金属として、例えば、ｐ型シリコンに対してアルミニウム（Ａｌ）が、ｎ型シリコンに対してチタン（Ｔｉ）がある。
【００１６】
しかし、従来、ｐ型、ｎ型のそれぞれの導電型の半導体に対して単一の金属、例えば、アルミニウム（Ａｌ）を電極として用いていた。すなわち、電極と接合するｎ型シリコンの不純物濃度を高くすることにより、アルミニウム（Ａｌ）に対しても接触抵抗を下げる方法がとられていた。
しかし、このような方法では、接触抵抗が十分に低いオーミック接合を形成することは容易ではない。そのため、半導体と電極との接触抵抗により、半導体装置のオン電圧などが悪化し、半導体装置としての性能を低下させていた。
【００１７】
例えば、図２において説明するようなコレクタ短絡型のＩＧＢＴの場合、第１の主電極として単一の金属、アルミニウム（Ａｌ）、チタン（Ｔｉ）を用いた場合のオン電圧は、それぞれ１．５Ｖ、１．８Ｖとなる。また、第１の主電極としてアルミニウム（Ａｌ）、チタン（Ｔｉ）を用いた場合のＩＧＢＴと逆並列に形成されたＦＷＤのオン電圧は、それぞれ１．２Ｖ、１．１Ｖとなる。
【００１８】
従って、ｐ型、ｎ型のそれぞれの導電型の半導体に対して最適な金属、例えばｐ型の半導体にアルミニウム（Ａｌ）、ｎ型の半導体にチタン（Ｔｉ）を用いた場合、ＩＧＢＴのオン電圧は１．５Ｖに、ＦＷＤのオン電圧は１．１Ｖになると推定される。
【００１９】
このように本実施例の半導体装置６０においては、ｐ型、ｎ型のそれぞれの導電型の半導体に対して、良好なオーミック接合を得るのに最適な第１の金属層１１、第２の金属層１２を選択して第１の主電極１０を形成することができる。そのため、本実施例においては、オン電圧などの悪化を抑制することができる。
【００２０】
なお、半導体装置６０においては、第１導電型がｎ型、第２導電型がｐ型の場合を例示している。また、半導体として、シリコンを用いた場合を例示している。
しかし、本発明はこれに限定されるものではなく、第１導電型がｐ型、第２導電型がｎ型でもよい。
【００２１】
また、半導体装置６０においては、ｐ型の第２の半導体層３２の上に設けられた第１の金属層１１と、ｎ＋型の第３の半導体層３３の上に設けられた第２の金属層１２からなる第１の主電極１０を１つ例示しているが、本発明はこれに限定されない。
同様の構造の第１の主電極１０を複数設けることもでき、また、ｎ−型の第１の半導体層３１に他の拡散領域、絶縁膜などを備えることもできる。
【００２２】
図２は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図２に表したように、半導体装置６０ａにおいては、ｎ−型の第１の半導体層３１内にｐ型の第４の半導体層３４が設けられている。また、ｐ型の第４の半導体層３４に、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第５の半導体層３５が設けられている。
【００２３】
ｎ−型の第１の半導体層３１とｐ型の第４の半導体層３４とｎ＋型の第５の半導体層３５と、の上に絶縁膜４１を介して制御電極２５が設けられている。
ｐ型の第４の半導体層３４とｎ＋型の第５の半導体層３５との上に制御電極２５と離隔して第２の主電極２０が設けられている。なお、本実施例においては、第２の主電極２０は、絶縁膜４２を介して、制御電極２５の上にも形成されている。なお、第２の主電極２０は、例えばアルミニウム（Ａｌ）により形成される。
【００２４】
ｎ−型の第１の半導体層３１の裏面、すなわちｐ型の第４の半導体層３４と反対側の面に、ｐ型の第２の半導体層３２が設けられている。
また、ｎ−型の第１の半導体層３１の裏面のｐ型の第４の半導体層３４と対抗する位置に、ｐ型の第２の半導体層３２と接してｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第３の半導体層３３が設けられている。
【００２５】
さらに、ｐ型の第２の半導体層３２のｎ−型の第１の半導体層３１と反対側の面に第１の金属層１１が設けられている。ｎ＋型の第３の半導体層３３のｎ−型の第１の半導体層３１と反対側の面に第２の金属層１２が設けられている。
【００２６】
第２及び第３の半導体層３２、３３、第１及び第２の金属層１１、１２については、半導体装置６０と同様である。
第１の金属層１１と第２の金属層１２とは電気的に接続され第１の主電極１０ａとなる。
【００２７】
半導体装置６０ａにおいては、第２の主電極２０と第１の金属層１１との間に、ＩＧＢＴを構成し、第２の主電極２０と第２の金属層１２との間に、逆並列にＦＷＤを構成する。このように、半導体装置６０ａは、第１の主電極１０ａをコレクタ電極、第２の主電極２０をエミッタ電極、制御電極２５をゲート電極とする、コレクタ短絡型のＩＧＢＴである。
【００２８】
半導体装置６０ａにおいては、第１の金属層１１とｐ型の第２の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれオーミック接合している。
従って、第１の主電極１０ａは、ｐ型の第２の半導体層３２及びｎ＋型の第３の半導体層３３とそれぞれオーミック接合している。
【００２９】
そのため、半導体装置６０ａにおいては、ｐ型、ｎ型のそれぞれの導電型のシリコンに対して、良好なオーミック接合を得るのに最適な金属を選択して第１及び第２の主電極１０ａ、２０を形成することができる。例えば、ｐ型シリコンに対してアルミニウム（Ａｌ）、ｎ型シリコンに対してチタン（Ｔｉ）をそれぞれ含む第１及び第２の金属層１１、１２を用いることができる。
【００３０】
このように、本実施例の半導体装置６０ａにおいては、ＩＧＢＴ素子のオン電圧、及びＦＷＤ素子のオン電圧の悪化を抑制することができる。
なお、本実施例においては、第１導電型がｎ型、第２導電型がｐ型の場合を例示している。また、半導体として、シリコンを用いた場合を例示している。しかし、本発明はこれに限定されるものではなく、第１導電型がｐ型、第２導電型がｎ型でもよい。
【００３１】
図３は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図３に表したように、本実施例の半導体装置６０ｂにおいては、ｎ−型の第１の半導体層３１と、ｐ型の第２の半導体層３２及びｎ＋型の第３の半導体層３３との間に、ｎ＋型の第６の半導体層３６を設けている。これ以外については、図２に表した半導体装置６０ａと同様であり、半導体装置６０ｂは、第１の主電極１０ａをコレクタ電極、第２の主電極２０をエミッタ電極、制御電極２５をゲート電極とする、コレクタ短絡型のＩＧＢＴである。
【００３２】
図３に表したように、ｎ＋型の第６の半導体層３６を設けたことにより、いわゆるパンチスルーを防止することができる。すなわち、第２の主電極２０と第１の主電極１０ａとの間に逆電圧が印加された場合に生じるｎ−型の第１の半導体層３１の空乏層は、ｎ＋型の第６の半導体層３６で止り、パンチスルーを防止することができる。
【００３３】
このように、逆電圧を印加したときｎ−型の第１の半導体層３１の空乏層がｐ型の第２の半導体層３２にまで達することがなくなる。そのため、ｎ−型の第１の半導体層３１の厚さを薄くすることができ、オン抵抗をさらに低減することができる。
【００３４】
図４は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図４に表したように、本実施例の半導体装置６０ｃにおいては、第１の金属層１１と第２の金属層１２との上に、さらに第３の金属層１３、第４の金属層１４を設けている。第１の主電極１０ｂは、これら第１〜第４の金属層１１〜１４を電気的に接続して構成している。これ以外については、図３に表した半導体装置６０ｂと同様であり、半導体装置６０ｃは、第１の主電極１０ｂをコレクタ電極、第２の主電極２０をエミッタ電極、制御電極２５をゲート電極とする、コレクタ短絡型のＩＧＢＴである。
【００３５】
第３の金属層１３、第４の金属層１４としては、例えば、それぞれニッケル（Ｎｉ）、金（Ａｕ）を含む金属を用いることができる。
このように、第１の主電極１０ｂを多層構造とすることにより、第１の金属層１１とｐ型の第５の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれ良好なオーミック接合をすることができる。同時に、例えば、金（Ａｕ）などのイオン化傾向の小さい金属を含む表層を設けることにより、反応しやすい活性な金属を保護することができる。
【００３６】
なお、本実施例においては、第１及び第２の金属層１１、１２の上に第３及び第４の金属層１３、１４を設けているが、本発明はこれに限定されない。第１及び第２の金属層１１、１２の上に第３の金属層１３を設けて、これら第１〜第３の金属層１１〜１３を電気的に接続して第１の主電極を構成してもよい。また、さらに多層に金属層を設けて、第１の主電極を構成してもよい。
【００３７】
図５は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図５に表したように、本実施例の半導体装置６０ｄにおいては、制御電極２５ｄをトレンチゲート構造としている点が図４に表した半導体装置６０ｃと異なる。
【００３８】
すなわち、半導体装置６０ｄにおいては、ｎ−型の第１の半導体層３１の上にｐ型の第４の半導体層３４ｄが設けられている。また、ｐ型の第４の半導体層３４ｄに、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第５の半導体層３５ｄが設けられている。
ｐ型の第４の半導体層３４ｄとｎ＋型の第５の半導体層３５ｄとを貫通してｎ−型の第１の半導体層３１まで達するように、絶縁膜４１ｄを介して制御電極２５ｄが埋め込まれている。
【００３９】
ｐ型の第４の半導体層３４ｄとｎ＋型の第５の半導体層３５ｄとの上に制御電極２５ｄと離隔して第２の主電極２０ｄが設けられている。本実施例においては、第２の主電極２０ｄは、絶縁膜４２ｄを介して、制御電極２５ｄの上にも形成されている。なお、第２の主電極２０ｄは、例えばアルミニウム（Ａｌ）により形成される。
【００４０】
また、ｎ−型の第１の半導体層３１の裏面、すなわちｐ型の第４の半導体層３４ｄと反対側の第１の主電極１０ｂが設けられている面については、半導体装置６０ｃと同様である。半導体装置６０ｄは、第１の主電極１０ｂをコレクタ電極、第２の主電極２０ｄをエミッタ電極、制御電極２５ｄをゲート電極とする、コレクタ短絡型のＩＧＢＴである。
【００４１】
本実施例の半導体装置６０ｄにおいても、ｐ型、ｎ型のそれぞれの導電型のシリコンに対して、良好なオーミック接合を得るのに最適な金属を選択して第１及び第２の主電極１０ｂ、２０ｄを形成することができる。そのため、本実施例においては、ＩＧＢＴ素子のオン電圧、及びＦＷＤ素子のオン電圧の悪化を抑制することができる。
【００４２】
さらに、第１の主電極１０ｂを多層構造とすることにより、第１の金属層１１とｐ型の第２の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれ良好なオーミック接合をすることができる。同時に、イオン化傾向の小さい金属、例えば金（Ａｕ）などを含む表層を設けることにより、反応しやすい活性な金属を保護することができる。
【００４３】
図６は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図６に表したように、半導体装置６０ｅにおいては、ｎ−型の第１の半導体層３１の上にｐ型の第４の半導体層３４ｅが設けられている。また、ｐ型の第４の半導体層３４ｅに、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第５の半導体層３５が設けられている。
【００４４】
ｎ−型の第１の半導体層３１とｐ型の第４の半導体層３４ｅとｎ＋型の第５の半導体層３５と、の上に制御電極２６が設けられている。
ｐ型の第４の半導体層３４ｅとｎ＋型の第５の半導体層３５との上に制御電極２６と離隔して第２の主電極２０ｅが設けられている。なお、第２の主電極２０ｅは、例えばアルミニウム（Ａｌ）により形成される。
【００４５】
ｎ−型の第１の半導体層３１の裏面、すなわちｐ型の第４の半導体層３４ｅと反対側の面に、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第３の半導体層３３が設けられている。
また、ｎ−型の第１の半導体層３１の裏面のｎ＋型の第５の半導体層３５と対抗する位置に、ｐ型の第２の半導体層３２と接してｐ型の第２の半導体層３２が設けられている。
【００４６】
さらに、ｐ型の第２の半導体層３２のｎ−型の第１の半導体層３１と反対側の面に第１の金属層１１が設けられている。ｎ＋型の第３の半導体層３３のｎ−型の第１の半導体層３１と反対側の面に第２の金属層１２が設けられている。
【００４７】
第２及び第３の半導体層３２、３３、第１及び第２の金属層１１、１２については、半導体装置６０と同様である。
第１の金属層１１と第２の金属層１２とは電気的に接続され第１の主電極１０となる。
【００４８】
本実施例においては、第２の主電極２０ｅと第１の金属層１１との間に、サイリスタを構成し、第２の主電極２０ｅと第２の金属層１２との間に、逆並列にＦＷＤを構成する。このように、本実施例の半導体装置６０ｅは、第１の主電極１０をアノード電極、第２の主電極２０をカソード電極、制御電極２６をゲート電極とする、逆導通サイリスタである。
【００４９】
半導体装置６０ｅにおいては、第１の金属層１１とｐ型の第２の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれオーミック接合している。
従って、第１の主電極１０は、ｐ型の第２の半導体層３２及びｎ＋型の第３の半導体層３３とそれぞれオーミック接合している。
【００５０】
そのため、半導体装置６０ｅにおいても、ｐ型、ｎ型のそれぞれの導電型のシリコンに対して、良好なオーミック接合を得るのに最適な金属を選択して第１及び第２の主電極１０ａ、２０を形成することができる。例えば、ｐ型シリコンに対してアルミニウム（Ａｌ）、ｎ型シリコンに対してチタン（Ｔｉ）をそれぞれ含む第１及び第２の金属層１１、１２を用いることができる。
【００５１】
このように、本実施例の半導体装置６０ａにおいては、サイリスタ素子のオン電圧、及びＦＷＤ素子のオン電圧の悪化を抑制することができる。
なお、本実施例においては、第１導電型がｎ型、第２導電型がｐ型の場合を例示している。また、半導体として、シリコンを用いた場合を例示している。しかし、本発明はこれに限定されるものではなく、第１導電型がｐ型、第２導電型がｎ型でもよい。
【００５２】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００５３】
その他、本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００５４】
１０、１０ａ、１０ｂ 第１の主電極
１１ 第１の金属層
１２ 第２の金属層
１３ 第３の金属層
１４ 第４の金属層
２０、２０ｄ、２０ｅ 第２の主電極
２５、２５ｄ、２６ 制御電極
３１ ｎ−型の第１の半導体層
３２ ｐ型の第２の半導体層
３３ ｎ＋型の第３の半導体層
３４、３４ｄ、３４ｅ ｐ型の第４の半導体層
３５、３５ｄ ｎ＋型の第５の半導体層
３６ ｎ＋型の第６の半導体層
４１、４１ｄ、４２、４２ｄ 絶縁膜
６０、６０ａ〜６０ｅ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にｐｎ短絡型の電極構造を有する半導体装置に関する。
【背景技術】
【０００２】
電力用半導体装置には、低消費電力化のためオン抵抗の低減が求められている。そのためＭＯＳＦＥＴの高入力インピーダンス特性と、バイポーラトランジスタの低出力インピーダンス特性とを併せ持つ絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ）が用いられている。ＩＧＢＴは、ＭＯＳＦＥＴと同様に絶縁ゲートを有し、またバイポーラトランジスタと同様に伝導度変調特性を有する。
【０００３】
また、小型化のためにフリーホイーリングダイオード（以下、ＦＷＤ）を一体化したＩＧＢＴとして、コレクタ短絡領域を設けたｐｎコレクタショート型のＩＧＢＴも用いられる。従来、このようなｐｎコレクタ短絡型のコレクタ構造を有する場合においても、同一の金属により半導体とオーミック接合させてコレクタが形成されていた（例えば、特許文献１参照）。
【０００４】
一方、半導体と金属との良好なオーミック接合を得るために、半導体の導電型に応じて、接合させる金属を選択する提案もある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２９７２号公報
【特許文献２】特開２００７−１９４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、オン電圧を低減した半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第１の半導体層の上に前記第２の半導体層と接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、前記第２の半導体層に接続された第１の金属層と、前記第３の半導体層に接続され前記第１の金属層とは異なる金属からなる第２の金属層と、を有する第１の主電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、オン電圧を低減した半導体装置を提供する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【図３】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【図４】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【図５】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【図６】本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
図１は、本発明の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１に表したように、半導体装置６０においては、ｎ−型の第１の半導体層３１の上にｐ型の第２の半導体層３２が設けられている。また、ｎ−型の第１の半導体層３１の上にｐ型の第２の半導体層３２と接して、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第３の半導体層３３が設けられている。
【００１２】
さらに、ｐ型の第２の半導体層３２の上に第１の金属層１１が設けられ、ｎ＋型の第３の半導体層３３の上に第２の金属層１２が設けられている。第１の金属層１１と第２の金属層１２は、互いに異なる金属からなる。すなわち、第１の金属層１１と第２の金属層１２とは、互いに異なる単一金属からなるか、あるいは互いに異なる組成の合金からなる。
半導体層３２、３３がシリコンからなる場合、第１の金属層１１は、例えば、アルミニウム（Ａｌ）で形成され、第２の金属層１２は、例えば、チタン（Ｔｉ）で形成される。これらの第１及び第２の金属層１１、１２は、例えば、真空蒸着、スパッタなどにより形成される。
【００１３】
第１の金属層１１と第２の金属層１２とは電気的に接続され第１の主電極１０となる。
第１の金属層１１とｐ型の第２の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれ接触抵抗が低い接合を形成し、望ましくはオーミック接合を形成している。
従って、第２の半導体層３２と第１の金属層１１との接触抵抗は、第２の半導体層３２と第２の金属層１２との接触抵抗よりも低い。また、第３の半導体層３３と第２の金属層１２との接触抵抗は、第３の半導体層３３と第１の金属層１１との接触抵抗よりも低い。
【００１４】
金属と半導体との接合部の抵抗（接触抵抗）は、金属の電気親和力、すなわち伝導体の底から真空順位までのエネルギー差と半導体のフェルミ順位との差に起因するショットキー障壁の高さに依存する。また、金属と半導体との界面での不連続に起因する表面準位などに依存する。
【００１５】
ｐ型、ｎ型のそれぞれの導電型の半導体と良好なオーミック接合を得るのに最適な金属として、例えば、ｐ型シリコンに対してアルミニウム（Ａｌ）が、ｎ型シリコンに対してチタン（Ｔｉ）がある。
【００１６】
しかし、従来、ｐ型、ｎ型のそれぞれの導電型の半導体に対して単一の金属、例えば、アルミニウム（Ａｌ）を電極として用いていた。すなわち、電極と接合するｎ型シリコンの不純物濃度を高くすることにより、アルミニウム（Ａｌ）に対しても接触抵抗を下げる方法がとられていた。
しかし、このような方法では、接触抵抗が十分に低いオーミック接合を形成することは容易ではない。そのため、半導体と電極との接触抵抗により、半導体装置のオン電圧などが悪化し、半導体装置としての性能を低下させていた。
【００１７】
例えば、図２において説明するようなコレクタ短絡型のＩＧＢＴの場合、第１の主電極として単一の金属、アルミニウム（Ａｌ）、チタン（Ｔｉ）を用いた場合のオン電圧は、それぞれ１．５Ｖ、１．８Ｖとなる。また、第１の主電極としてアルミニウム（Ａｌ）、チタン（Ｔｉ）を用いた場合のＩＧＢＴと逆並列に形成されたＦＷＤのオン電圧は、それぞれ１．２Ｖ、１．１Ｖとなる。
【００１８】
従って、ｐ型、ｎ型のそれぞれの導電型の半導体に対して最適な金属、例えばｐ型の半導体にアルミニウム（Ａｌ）、ｎ型の半導体にチタン（Ｔｉ）を用いた場合、ＩＧＢＴのオン電圧は１．５Ｖに、ＦＷＤのオン電圧は１．１Ｖになると推定される。
【００１９】
このように本実施例の半導体装置６０においては、ｐ型、ｎ型のそれぞれの導電型の半導体に対して、良好なオーミック接合を得るのに最適な第１の金属層１１、第２の金属層１２を選択して第１の主電極１０を形成することができる。そのため、本実施例においては、オン電圧などの悪化を抑制することができる。
【００２０】
なお、半導体装置６０においては、第１導電型がｎ型、第２導電型がｐ型の場合を例示している。また、半導体として、シリコンを用いた場合を例示している。
しかし、本発明はこれに限定されるものではなく、第１導電型がｐ型、第２導電型がｎ型でもよい。
【００２１】
また、半導体装置６０においては、ｐ型の第２の半導体層３２の上に設けられた第１の金属層１１と、ｎ＋型の第３の半導体層３３の上に設けられた第２の金属層１２からなる第１の主電極１０を１つ例示しているが、本発明はこれに限定されない。
同様の構造の第１の主電極１０を複数設けることもでき、また、ｎ−型の第１の半導体層３１に他の拡散領域、絶縁膜などを備えることもできる。
【００２２】
図２は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図２に表したように、半導体装置６０ａにおいては、ｎ−型の第１の半導体層３１内にｐ型の第４の半導体層３４が設けられている。また、ｐ型の第４の半導体層３４に、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第５の半導体層３５が設けられている。
【００２３】
ｎ−型の第１の半導体層３１とｐ型の第４の半導体層３４とｎ＋型の第５の半導体層３５と、の上に絶縁膜４１を介して制御電極２５が設けられている。
ｐ型の第４の半導体層３４とｎ＋型の第５の半導体層３５との上に制御電極２５と離隔して第２の主電極２０が設けられている。なお、本実施例においては、第２の主電極２０は、絶縁膜４２を介して、制御電極２５の上にも形成されている。なお、第２の主電極２０は、例えばアルミニウム（Ａｌ）により形成される。
【００２４】
ｎ−型の第１の半導体層３１の裏面、すなわちｐ型の第４の半導体層３４と反対側の面に、ｐ型の第２の半導体層３２が設けられている。
また、ｎ−型の第１の半導体層３１の裏面のｐ型の第４の半導体層３４と対抗する位置に、ｐ型の第２の半導体層３２と接してｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第３の半導体層３３が設けられている。
【００２５】
さらに、ｐ型の第２の半導体層３２のｎ−型の第１の半導体層３１と反対側の面に第１の金属層１１が設けられている。ｎ＋型の第３の半導体層３３のｎ−型の第１の半導体層３１と反対側の面に第２の金属層１２が設けられている。
【００２６】
第２及び第３の半導体層３２、３３、第１及び第２の金属層１１、１２については、半導体装置６０と同様である。
第１の金属層１１と第２の金属層１２とは電気的に接続され第１の主電極１０ａとなる。
【００２７】
半導体装置６０ａにおいては、第２の主電極２０と第１の金属層１１との間に、ＩＧＢＴを構成し、第２の主電極２０と第２の金属層１２との間に、逆並列にＦＷＤを構成する。このように、半導体装置６０ａは、第１の主電極１０ａをコレクタ電極、第２の主電極２０をエミッタ電極、制御電極２５をゲート電極とする、コレクタ短絡型のＩＧＢＴである。
【００２８】
半導体装置６０ａにおいては、第１の金属層１１とｐ型の第２の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれオーミック接合している。
従って、第１の主電極１０ａは、ｐ型の第２の半導体層３２及びｎ＋型の第３の半導体層３３とそれぞれオーミック接合している。
【００２９】
そのため、半導体装置６０ａにおいては、ｐ型、ｎ型のそれぞれの導電型のシリコンに対して、良好なオーミック接合を得るのに最適な金属を選択して第１及び第２の主電極１０ａ、２０を形成することができる。例えば、ｐ型シリコンに対してアルミニウム（Ａｌ）、ｎ型シリコンに対してチタン（Ｔｉ）をそれぞれ含む第１及び第２の金属層１１、１２を用いることができる。
【００３０】
このように、本実施例の半導体装置６０ａにおいては、ＩＧＢＴ素子のオン電圧、及びＦＷＤ素子のオン電圧の悪化を抑制することができる。
なお、本実施例においては、第１導電型がｎ型、第２導電型がｐ型の場合を例示している。また、半導体として、シリコンを用いた場合を例示している。しかし、本発明はこれに限定されるものではなく、第１導電型がｐ型、第２導電型がｎ型でもよい。
【００３１】
図３は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図３に表したように、本実施例の半導体装置６０ｂにおいては、ｎ−型の第１の半導体層３１と、ｐ型の第２の半導体層３２及びｎ＋型の第３の半導体層３３との間に、ｎ＋型の第６の半導体層３６を設けている。これ以外については、図２に表した半導体装置６０ａと同様であり、半導体装置６０ｂは、第１の主電極１０ａをコレクタ電極、第２の主電極２０をエミッタ電極、制御電極２５をゲート電極とする、コレクタ短絡型のＩＧＢＴである。
【００３２】
図３に表したように、ｎ＋型の第６の半導体層３６を設けたことにより、いわゆるパンチスルーを防止することができる。すなわち、第２の主電極２０と第１の主電極１０ａとの間に逆電圧が印加された場合に生じるｎ−型の第１の半導体層３１の空乏層は、ｎ＋型の第６の半導体層３６で止り、パンチスルーを防止することができる。
【００３３】
このように、逆電圧を印加したときｎ−型の第１の半導体層３１の空乏層がｐ型の第２の半導体層３２にまで達することがなくなる。そのため、ｎ−型の第１の半導体層３１の厚さを薄くすることができ、オン抵抗をさらに低減することができる。
【００３４】
図４は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図４に表したように、本実施例の半導体装置６０ｃにおいては、第１の金属層１１と第２の金属層１２との上に、さらに第３の金属層１３、第４の金属層１４を設けている。第１の主電極１０ｂは、これら第１〜第４の金属層１１〜１４を電気的に接続して構成している。これ以外については、図３に表した半導体装置６０ｂと同様であり、半導体装置６０ｃは、第１の主電極１０ｂをコレクタ電極、第２の主電極２０をエミッタ電極、制御電極２５をゲート電極とする、コレクタ短絡型のＩＧＢＴである。
【００３５】
第３の金属層１３、第４の金属層１４としては、例えば、それぞれニッケル（Ｎｉ）、金（Ａｕ）を含む金属を用いることができる。
このように、第１の主電極１０ｂを多層構造とすることにより、第１の金属層１１とｐ型の第５の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれ良好なオーミック接合をすることができる。同時に、例えば、金（Ａｕ）などのイオン化傾向の小さい金属を含む表層を設けることにより、反応しやすい活性な金属を保護することができる。
【００３６】
なお、本実施例においては、第１及び第２の金属層１１、１２の上に第３及び第４の金属層１３、１４を設けているが、本発明はこれに限定されない。第１及び第２の金属層１１、１２の上に第３の金属層１３を設けて、これら第１〜第３の金属層１１〜１３を電気的に接続して第１の主電極を構成してもよい。また、さらに多層に金属層を設けて、第１の主電極を構成してもよい。
【００３７】
図５は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図５に表したように、本実施例の半導体装置６０ｄにおいては、制御電極２５ｄをトレンチゲート構造としている点が図４に表した半導体装置６０ｃと異なる。
【００３８】
すなわち、半導体装置６０ｄにおいては、ｎ−型の第１の半導体層３１の上にｐ型の第４の半導体層３４ｄが設けられている。また、ｐ型の第４の半導体層３４ｄに、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第５の半導体層３５ｄが設けられている。
ｐ型の第４の半導体層３４ｄとｎ＋型の第５の半導体層３５ｄとを貫通してｎ−型の第１の半導体層３１まで達するように、絶縁膜４１ｄを介して制御電極２５ｄが埋め込まれている。
【００３９】
ｐ型の第４の半導体層３４ｄとｎ＋型の第５の半導体層３５ｄとの上に制御電極２５ｄと離隔して第２の主電極２０ｄが設けられている。本実施例においては、第２の主電極２０ｄは、絶縁膜４２ｄを介して、制御電極２５ｄの上にも形成されている。なお、第２の主電極２０ｄは、例えばアルミニウム（Ａｌ）により形成される。
【００４０】
また、ｎ−型の第１の半導体層３１の裏面、すなわちｐ型の第４の半導体層３４ｄと反対側の第１の主電極１０ｂが設けられている面については、半導体装置６０ｃと同様である。半導体装置６０ｄは、第１の主電極１０ｂをコレクタ電極、第２の主電極２０ｄをエミッタ電極、制御電極２５ｄをゲート電極とする、コレクタ短絡型のＩＧＢＴである。
【００４１】
本実施例の半導体装置６０ｄにおいても、ｐ型、ｎ型のそれぞれの導電型のシリコンに対して、良好なオーミック接合を得るのに最適な金属を選択して第１及び第２の主電極１０ｂ、２０ｄを形成することができる。そのため、本実施例においては、ＩＧＢＴ素子のオン電圧、及びＦＷＤ素子のオン電圧の悪化を抑制することができる。
【００４２】
さらに、第１の主電極１０ｂを多層構造とすることにより、第１の金属層１１とｐ型の第２の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれ良好なオーミック接合をすることができる。同時に、イオン化傾向の小さい金属、例えば金（Ａｕ）などを含む表層を設けることにより、反応しやすい活性な金属を保護することができる。
【００４３】
図６は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
図６に表したように、半導体装置６０ｅにおいては、ｎ−型の第１の半導体層３１の上にｐ型の第４の半導体層３４ｅが設けられている。また、ｐ型の第４の半導体層３４ｅに、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第５の半導体層３５が設けられている。
【００４４】
ｎ−型の第１の半導体層３１とｐ型の第４の半導体層３４ｅとｎ＋型の第５の半導体層３５と、の上に制御電極２６が設けられている。
ｐ型の第４の半導体層３４ｅとｎ＋型の第５の半導体層３５との上に制御電極２６と離隔して第２の主電極２０ｅが設けられている。なお、第２の主電極２０ｅは、例えばアルミニウム（Ａｌ）により形成される。
【００４５】
ｎ−型の第１の半導体層３１の裏面、すなわちｐ型の第４の半導体層３４ｅと反対側の面に、ｎ−型の第１の半導体層３１よりも不純物濃度の高いｎ＋型の第３の半導体層３３が設けられている。
また、ｎ−型の第１の半導体層３１の裏面のｎ＋型の第５の半導体層３５と対抗する位置に、ｐ型の第２の半導体層３２と接してｐ型の第２の半導体層３２が設けられている。
【００４６】
さらに、ｐ型の第２の半導体層３２のｎ−型の第１の半導体層３１と反対側の面に第１の金属層１１が設けられている。ｎ＋型の第３の半導体層３３のｎ−型の第１の半導体層３１と反対側の面に第２の金属層１２が設けられている。
【００４７】
第２及び第３の半導体層３２、３３、第１及び第２の金属層１１、１２については、半導体装置６０と同様である。
第１の金属層１１と第２の金属層１２とは電気的に接続され第１の主電極１０となる。
【００４８】
本実施例においては、第２の主電極２０ｅと第１の金属層１１との間に、サイリスタを構成し、第２の主電極２０ｅと第２の金属層１２との間に、逆並列にＦＷＤを構成する。このように、本実施例の半導体装置６０ｅは、第１の主電極１０をアノード電極、第２の主電極２０をカソード電極、制御電極２６をゲート電極とする、逆導通サイリスタである。
【００４９】
半導体装置６０ｅにおいては、第１の金属層１１とｐ型の第２の半導体層３２、第２の金属層１２とｎ＋型の第３の半導体層３３は、それぞれオーミック接合している。
従って、第１の主電極１０は、ｐ型の第２の半導体層３２及びｎ＋型の第３の半導体層３３とそれぞれオーミック接合している。
【００５０】
そのため、半導体装置６０ｅにおいても、ｐ型、ｎ型のそれぞれの導電型のシリコンに対して、良好なオーミック接合を得るのに最適な金属を選択して第１及び第２の主電極１０ａ、２０を形成することができる。例えば、ｐ型シリコンに対してアルミニウム（Ａｌ）、ｎ型シリコンに対してチタン（Ｔｉ）をそれぞれ含む第１及び第２の金属層１１、１２を用いることができる。
【００５１】
このように、本実施例の半導体装置６０ａにおいては、サイリスタ素子のオン電圧、及びＦＷＤ素子のオン電圧の悪化を抑制することができる。
なお、本実施例においては、第１導電型がｎ型、第２導電型がｐ型の場合を例示している。また、半導体として、シリコンを用いた場合を例示している。しかし、本発明はこれに限定されるものではなく、第１導電型がｐ型、第２導電型がｎ型でもよい。
【００５２】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００５３】
その他、本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００５４】
１０、１０ａ、１０ｂ 第１の主電極
１１ 第１の金属層
１２ 第２の金属層
１３ 第３の金属層
１４ 第４の金属層
２０、２０ｄ、２０ｅ 第２の主電極
２５、２５ｄ、２６ 制御電極
３１ ｎ−型の第１の半導体層
３２ ｐ型の第２の半導体層
３３ ｎ＋型の第３の半導体層
３４、３４ｄ、３４ｅ ｐ型の第４の半導体層
３５、３５ｄ ｎ＋型の第５の半導体層
３６ ｎ＋型の第６の半導体層
４１、４１ｄ、４２、４２ｄ 絶縁膜
６０、６０ａ〜６０ｅ 半導体装置
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第１の半導体層の上に前記第２の半導体層と接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、
前記第２の半導体層に接続された第１の金属層と、前記第３の半導体層に接続され前記第１の金属層とは異なる金属からなる第２の金属層と、を有する第１の主電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の半導体層の前記第１の主電極とは反対側に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第５の半導体層と、
前記第１の半導体層と前記第４の半導体層と前記第５の半導体層との上に絶縁膜を介して設けられた制御電極と、
前記第４の半導体層と前記第５の半導体層とに接続され、前記制御電極と離隔して設けられた第２の主電極と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体層の前記第１の主電極とは反対側に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第５の半導体層と、
前記第４の半導体層と前記第５の半導体層とを貫通して前記第１の半導体層まで達するトレンチに絶縁膜を介して埋め込まれた制御電極と、
前記第４の半導体層と前記第５の半導体層とに接続された第２の主電極と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の半導体層と前記第１の金属層との接触抵抗は、前記第３の半導体層と前記第１の金属層との接触抵抗よりも低く、
前記第３の半導体層と前記第２の金属層との接触抵抗は、前記第２の半導体層と前記第２の金属層との接触抵抗よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１の金属層と前記第２の金属層とを覆う第３の金属層をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第１の半導体層の上に前記第２の半導体層と接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、
前記第２の半導体層に接続された第１の金属層と、前記第３の半導体層に接続され前記第１の金属層とは異なる金属からなる第２の金属層と、を有する第１の主電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の半導体層の前記第１の主電極とは反対側に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第５の半導体層と、
前記第１の半導体層と前記第４の半導体層と前記第５の半導体層との上に絶縁膜を介して設けられた制御電極と、
前記第４の半導体層と前記第５の半導体層とに接続され、前記制御電極と離隔して設けられた第２の主電極と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体層の前記第１の主電極とは反対側に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第５の半導体層と、
前記第４の半導体層と前記第５の半導体層とを貫通して前記第１の半導体層まで達するトレンチに絶縁膜を介して埋め込まれた制御電極と、
前記第４の半導体層と前記第５の半導体層とに接続された第２の主電極と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の半導体層と前記第１の金属層との接触抵抗は、前記第３の半導体層と前記第１の金属層との接触抵抗よりも低く、
前記第３の半導体層と前記第２の金属層との接触抵抗は、前記第２の半導体層と前記第２の金属層との接触抵抗よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１の金属層と前記第２の金属層とを覆う第３の金属層をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２３５２７（Ｐ２０１１−２３５２７Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２００９−１６６９６８（Ｐ２００９−１６６９６８）
【出願日】平成２１年７月１５日（２００９．７．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２１年７月１５日（２００９．７．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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