半導体装置
【課題】例えばSIThyに適用した場合に、ゲート電極とカソード電極との短絡を防止すると共に、ゲート電流の増大、チャネル領域の面積の拡大を図る。
【解決手段】半導体基板12の一主面に複数のランド20と複数のグルーブ22が形成されている。ランド20の表面部にカソード領域24が形成され、グルーブ22の底部にゲート領域26が形成されている。グルーブ22内にゲート電極16が形成され、ランド20の上面にカソード電極14が形成されている。ランド20の上面とグルーブ22の底面にわたって絶縁膜28が形成されている。カソード電極14の側面とゲート電極16と絶縁膜28とを覆うように層間絶縁膜30が形成され、カソード電極14上面と層間絶縁膜30とを覆うように接続電極32が形成されて各カソード電極14が電気的に接続されている。グルーブ22の側壁とゲート電極16の側壁との間に絶縁膜28のみが介在している。
【解決手段】半導体基板12の一主面に複数のランド20と複数のグルーブ22が形成されている。ランド20の表面部にカソード領域24が形成され、グルーブ22の底部にゲート領域26が形成されている。グルーブ22内にゲート電極16が形成され、ランド20の上面にカソード電極14が形成されている。ランド20の上面とグルーブ22の底面にわたって絶縁膜28が形成されている。カソード電極14の側面とゲート電極16と絶縁膜28とを覆うように層間絶縁膜30が形成され、カソード電極14上面と層間絶縁膜30とを覆うように接続電極32が形成されて各カソード電極14が電気的に接続されている。グルーブ22の側壁とゲート電極16の側壁との間に絶縁膜28のみが介在している。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一主面にランドとグルーブとを有する半導体基板の前記グルーブに第1の電極が形成され、前記ランドに第2の電極が形成された半導体装置に関し、例えば静電誘導形サイリスタ等に用いて好適な半導体装置に関する。
【背景技術】
【0002】
近時、核融合プラズマ装置、高出力レーザ光源、電子加速器、X線発生装置等では、プラズマ、レーザ、放電等の発生に必要なパルス高電圧又はパルス大電流を出力する電源装置を備えている。
【0003】
前記パルス高電圧又はパルス大電流は、前記電源装置に内蔵されているコンデンサの充電及び放電の現象によって発生する。この場合、前記コンデンサの充電及び放電の切り換えを迅速に行うことができるスイッチが必要となる。
【0004】
このようなスイッチとしては、従来より放電ギャップ、サイラトロン等の真空管が知られている。しかしながら、近年では、より短時間で切り換え可能で、発生する高電圧や大電流に耐えることができ、且つ、小型軽量化が容易である電力用の半導体装置が用いられるようになってきている(引用文献1、2参照)。
【0005】
このような半導体装置100は、図10に示すように、例えばn−型の半導体基板102と、該半導体基板102の一主面に形成されるカソード電極104及びゲート電極106と、半導体基板102の他主面に形成されるアノード電極108とを有している。
【0006】
この場合、半導体基板102の一主面には複数のランド110と複数のグルーブ112が形成されている。ランド110の表面部には、n+型の半導体領域(カソード領域)114が形成され、グルーブ112の底部にp+型の半導体領域(ゲート領域)116が形成されている。また、グルーブ112内に前記ゲート電極106が形成され、ランド110の上面に前記カソード電極104が形成されている。
【0007】
ランド110の上面とグルーブ112の底面にわたって第1の絶縁膜118が形成され、該第1の絶縁膜118のうち、グルーブ112の底面に窓が形成されて、該窓を通じてゲート電極106とゲート領域116とが電気的に接続されるようになっている。同様に、第1の絶縁膜118のうち、ランド110の上面に窓が形成されて、該窓を通じてカソード電極104とカソード領域114とが電気的に接続されるようになっている。
【0008】
さらに、この半導体装置100では、カソード電極104の側面とゲート電極106と第1の絶縁膜118とを覆うように第2の絶縁膜120が形成され、カソード電極104上面と第2の絶縁膜120とを覆うように接続電極122が形成されて各カソード電極104が電気的に接続される。
【0009】
また、カソード領域114の拡散底部(n+−n−接合部分)から所定距離を隔てて複数の埋め込み型のp+型の半導体領域124が形成され、ゲート領域116とp+型の半導体領域124との間、並びにこれらp+型の半導体領域124の間がチャネル領域126として機能する。
【0010】
なお、半導体基板102のうち、アノード電極108に接する部分にはn型の半導体領域128が形成され、このn型の半導体領域128のうち、カソード領域114に対向する部分にp+型の半導体領域130が形成されている。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特公平3−58185号公報
【特許文献2】特開2001−119014号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
ところで、従来の上述した半導体装置100では、グルーブ112内にゲート電極106を形成し、ゲート電極106の側壁とグルーブ112の側壁間に隙間132を設けるようにしている。そのため、ゲート電極106及びカソード電極104を覆うように形成された接続電極122がこの隙間に入り込むこととなる。この場合、接続電極122の形成に先立って、熱酸化膜(SiO2)等で構成される第1の絶縁膜118及び窒化膜等(SiNx)で形成される第2の絶縁膜120を形成するようにしているため、接続電極122とゲート電極106間の短絡はないように見受けられる。
【0013】
しかしながら、ゲート電極106と接続電極122との間に形成される第2の絶縁膜120のうち、グルーブ112上に形成される部分は、図10に示すように、断面で見たとき、グルーブ112の一方の側壁112a、グルーブ112の底面、ゲート電極106の一方の側壁106a及びゲート電極106の上面、ゲート電極106の他方の側壁106b、グルーブ112の底部、グルーブ112の他方の側壁112bにわたって形成されることになる。つまり、第2の絶縁膜120のうち、グルーブ112上に形成される部分は、グルーブ112の幅Wvの3倍以上の長さにわたって形成されることとなる。しかも、この部分は、ゲート電極106と接続電極122間に形成される層間絶縁膜として機能している。
【0014】
そのため、その後の製造工程で加わる熱サイクル等や第2の絶縁膜120と導体膜(ゲート電極106や接続電極122等を構成する導体膜)との熱膨張率差等に起因して、ゲート電極106及び第2の絶縁膜120に歪が加わり、ゲート電極106の角部等において第2の絶縁膜120が破れ、ゲート電極106と接続電極122とが短絡するおそれがある。具体的に、使用される各材料の線膨張率(室温)を比較すると図11のようになる。また、従来の構造の場合、グルーブ112内に切り立つゲート電極106上に設けられた第2の絶縁膜120の角破れがプロセス中に生じ易い難点もある。
【0015】
一方、半導体装置100のオン特性を向上するには、有効通電面積となる全体のチャネル領域126の面積を広げることが有効である。チャネル領域126の面積を広げるためには、グルーブ112の幅Wvを小さくすることが考えられる。しかし、第2の絶縁膜120のステップカバレージを考慮すると、ゲート電極106とグルーブ112の側壁との間に存する隙間132の距離をある程度確保しておく必要があり、この場合、グルーブ112の幅Wvを小さくすることは、ゲート電極106の幅も縮小させる必要がある。これは、ゲート抵抗が大きくなるという問題があり、特性上、好ましくない。このことから、従来の半導体装置100においては、チャネル領域126の面積の拡大に限界があり、サイズの小型化に対応できなくなるおそれがある。
【0016】
本発明はこのような課題を考慮してなされたものであり、例えばSIThyに適用した場合に、ゲート電極と接続電極(カソード電極)との短絡を防止することができると共に、ゲート電流の増大、チャネル領域の面積の拡大を有効に図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0017】
本発明に係る半導体装置は、一主面にランドとグルーブとを有し、且つ、前記ランドの表面部に第1導電型半導体領域が形成され、前記グルーブの底部に第2導電型半導体領域が形成された半導体基板と、前記グルーブに形成され、前記第2導電型半導体領域と接続される第1の電極と、前記第1の電極上に層間絶縁膜(例えば第1の電極と第2の電極間の絶縁を図る絶縁膜)を介して形成され、前記第1導電型半導体領域に接続される第2の電極とを有し、前記グルーブの側壁と前記第1の電極との間に絶縁膜(例えば第1の電極と第1導電型半導体領域との絶縁を図る絶縁膜)のみが介在していることを特徴とする。
【0018】
これにより、層間絶縁膜はグルーブの底部まで入り込むことがない。そのため、層間絶縁膜のうち、グルーブ上に形成される部分の長さ(グルーブの一方の側壁と他方の側壁を結ぶ線に沿った長さ)を従来の場合よりも大幅に短くすることができる。その結果、製造工程で加わる熱サイクル等や層間絶縁膜と導体膜(第1の電極や第2の電極等を構成する導体膜)との熱膨張率差等に起因する第1の電極や層間絶縁膜に加わる歪を低減することができ、層間絶縁膜の破れや第1の電極と第2の電極間の短絡を防止することができる。
【0019】
しかも、第1の電極の側壁とグルーブの側壁との間に絶縁膜が介在されているだけであるため、第1の電極の幅は、グルーブの幅から絶縁膜の厚みを差し引いただけの大きさになる。つまり、第1の電極の幅を従来の場合よりも大きくとることができ、ゲート電流の増大化を図ることができる。
【0020】
反対に、第1の電極の幅がグルーブの幅とほぼ同じであるため、グルーブの幅を、通常、第1の電極として使用することができる幅まで狭くすることができ、その分、ランドの面積を広くすることができる。そのため、前記半導体基板の他主面に第3の電極を形成し、前記半導体基板のうち、前記ランドに形成された前記第2の電極と前記第3の電極間の領域にチャネル領域が形成される場合において、前記チャネル領域の面積を拡大することができる。例えば前記第1の電極が静電誘導形サイリスタのゲート電極であり、前記第2の電極がカソード電極であり、前記第3の電極がアノード電極である場合に、該静電誘導形サイリスタのチャネル領域の面積の拡大化を図ることができる。
【0021】
そして、本発明においては、前記第1の電極の上面の位置が前記ランドの上面の位置とほぼ一致していてもよい。この場合、第1の電極の上面にほとんど凹凸がなくなることから、層間絶縁膜をほぼ平坦に形成することができ、第1の電極や層間絶縁膜に加わる歪をより低減することができる。
【0022】
もちろん、本発明は、前記第1の電極の上面の位置が前記ランドの上面の位置よりも高くてもよいし、前記第1の電極の上面の一部の位置が前記ランドの上面の位置よりも高く、前記第1の電極の上面の他の一部の位置が前記ランドの上面の位置よりも低くてもよい。
【発明の効果】
【0023】
以上説明したように、本発明に係る半導体装置によれば、例えば静電誘導形サイリスタ等に適用した場合に、ゲート電極と接続電極(カソード電極)との短絡を防止することができると共に、ゲート電流の増大、チャネル領域の面積の拡大を有効に図ることができる。
【図面の簡単な説明】
【0024】
【図1】第1の実施の形態に係る半導体装置の要部を示す断面図である。
【図2】図2Aは従来と同様の構成を有する半導体装置におけるランド、グルーブ及びゲート電極の配置状態を示す模式図であり、図2Bは第1の実施の形態に係る半導体装置において、ゲート電極の幅をグルーブの幅とほぼ同じにした状態を示す模式図である。
【図3】図3Aは従来と同様の構成を有する半導体装置におけるランド、グルーブ及びゲート電極の配置状態を示す模式図であり、図3Bは第1の実施の形態に係る半導体装置において、グルーブの幅をゲート電極の幅とほぼ同じにした状態を示す模式図である。
【図4】第2の実施の形態に係る半導体装置の要部を示す断面図である。
【図5】第3の実施の形態に係る半導体装置の要部を示す断面図である。
【図6】ゲート電極の突出幅を大きくした場合の不都合点を説明するための図である。
【図7】第3の実施の形態に係る半導体装置の変形例の要部を示す断面図である。
【図8】第4の実施の形態に係る半導体装置の要部を示す断面図である。
【図9】第4の実施の形態に係る半導体装置の変形例の要部を示す断面図である。
【図10】従来例に係る半導体装置の変形例の要部を示す断面図である。
【図11】半導体装置で使用される各材料の線膨張率(室温)を示す表図である。
【発明を実施するための形態】
【0025】
以下、本発明に係る半導体装置を例えばノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した実施の形態例を、図1〜図9を参照しながら説明する。
【0026】
まず、第1の実施の形態に係る半導体装置10Aは、図1に示すように、第1導電型、例えばn−型の半導体基板12と、該半導体基板12の一主面に形成されるカソード電極14及びゲート電極16と、半導体基板12の他主面に形成されるアノード電極18とを有している。
【0027】
この場合、半導体基板12の一主面には複数のランド20と複数のグルーブ22が形成されている。半導体基板12のうち、ランド20の表面部に該半導体基板12を構成するn−型半導体よりも不純物濃度の高いn+型の半導体領域(カソード領域)24が形成され、グルーブ22の底部に第2導電型、例えばp+型の半導体領域(埋め込み型のゲート領域)26が形成されている。また、ゲート電極16がグルーブ22内に形成され、カソード電極14がランド20の上面に形成された形となっている。
【0028】
ランド20の上面とグルーブ22の底面にわたって、ゲート電極16とカソード領域24との絶縁を図るための絶縁膜28が形成されている。該絶縁膜28のうち、グルーブ22の底部に窓が形成されて、該窓を通じてゲート電極16とゲート領域26とが電気的に接続されるようになっている。同様に、絶縁膜28のうち、ランド20の上面に窓が形成されて、該窓を通じてカソード電極14とカソード領域24とが電気的に接続されるようになっている。
【0029】
さらに、この半導体装置10Aでは、カソード電極14の側面とゲート電極16と絶縁膜28とを覆うように層間絶縁膜30が形成され、カソード電極14上面と層間絶縁膜30とを覆うように接続電極32が形成されて各カソード電極14が電気的に接続されている。なお、層間絶縁膜30は、半導体基板12、ゲート電極16及び絶縁膜28等を水分や湿度等の外部環境から保護する機能も有する。
【0030】
この半導体装置10Aでは、ゲート電極16とカソード電極14は、同じ導体膜をパターニングすることによって形成されることから、ゲート電極16の厚みとカソード電極14の厚みはほぼ同じになっている。そのため、従来問題になることもあったプロセス中に発生し易い層間絶縁膜30の角破れが発生し難い。
【0031】
グルーブ22の深さtvは、ゲート電極16の厚みtgやカソード電極14の厚みtcと同等か数割厚く設定されている。従って、ゲート電極16の上面には凹凸が形成され、ゲート電極16の上面の一部(凸部分)の位置がランド20の上面の位置よりも高く、ゲート電極16の上面の他の一部(凹部分)の位置がランド20の上面の位置よりも低くなっている。
【0032】
また、n+型のカソード領域24の拡散底部(n+−n−接合部分)から所定距離を隔てて複数の埋め込み型のp+型の半導体領域34が形成され、ゲート領域26とp+型の半導体領域34との間並びにこれらp+型の半導体領域34の間が、n−型あるいはi型の半導体の多数キャリアである電子が導通するチャネル領域36として機能する。なお、ゲート領域26やp+型の半導体領域34は、マスクパターン形成の方法等により、電気的に接続されている。
【0033】
なお、半導体基板12のうち、アノード電極18に接する部分にはn型の半導体バッファ層領域38が形成され、このn型の半導体バッファ層領域38のうち、カソード領域24に対向する部分にp+型の半導体領域40が形成されている。
【0034】
そして、この第1の実施の形態に係る半導体装置10Aは、グルーブ22の側壁とゲート電極16の側壁との間に絶縁膜28のみが介在している。これにより、層間絶縁膜30はグルーブ22の底面(正確には、グルーブ22の底面に形成された絶縁膜28の上面)まで入り込むことがない。従って、層間絶縁膜30のうち、グルーブ22上に形成される部分は、ゲート電極16の上面のみに存在することになり、その長さ(グルーブ22の一方の側壁22aと他方の側壁22bを結ぶ線に沿った長さ)は、ゲート電極16の上面の凹凸に沿った長さとなる。この長さは、従来の場合よりも大幅に短く、そのため、製造工程で加わる熱サイクル等や層間絶縁膜30と導体膜(ゲート電極16や接続電極32等を構成する導体膜)との熱膨張率差等に起因するゲート電極16や層間絶縁膜30に加わる歪を従来の場合と比して大幅に低減させることができ、層間絶縁膜30の破れやゲート電極16と接続電極32間の短絡を防止することができる。
【0035】
また、ゲート電極16の側壁とグルーブ22の側壁との間に約1μmの厚みの絶縁膜28が介在されているだけであるため、ゲート電極16の幅は、グルーブ22の幅から絶縁膜28の厚みを差し引いただけの大きさになる。
【0036】
例えば図2Aの模式図に示すように、従来と同様の構成において、ランド20の幅W1を100μm、グルーブ22の幅W2を30μmとし、ゲート電極16の幅Wgを10μmとしたとき、第1の実施の形態では、図2Bに示すように、ゲート電極16の幅Wgをほぼ30μmまで広げることができる。このように、ゲート電極16の幅Wgを従来の場合よりも大きくとることができる。従って、ゲート抵抗を従来の数分の一に低減することができ、デバイス全域でのゲート制御の均一性を達成することができ、限界性能の向上を図ることができる。
【0037】
反対に、ゲート電極16の幅Wgがグルーブ22の幅W2とほぼ同じであるため、グルーブ22の幅W2を、通常、ゲート電極16として使用することができる幅まで狭くすることができ、その分、ランド20の面積を広くすることができる。例えば図3Aの模式図に示すように、従来と同様の構成において、ランド20の幅W1を100μm、グルーブ22の幅W2を30μmとし、ゲート電極16の幅Wgを10μmとしたとき、この第1の実施の形態では、図3Bに示すように、グルーブ22の幅W2をほぼゲート電極16の幅Wgと同じ10μm程度まで狭くすることができ、その分、ランド20の幅W1を広げることができる。これにより、チャネル領域36の面積を拡大することができ、オン特性の向上を図ることができる。
【0038】
次に、第2の実施の形態に係る半導体装置10Bについて図4を参照しながら説明する。
【0039】
この第2の実施の形態に係る半導体装置10Bは、図4に示すように、上述した第1の実施の形態に係る半導体装置10Aとほぼ同様の構成を有するが、グルーブ22の深さtvが、ゲート電極16の厚みtgやカソード電極14の厚みtcよりも薄く設定されている点で異なる。この場合、ゲート電極16の上面には凹凸が形成され、ゲート電極16の上面全体(凸部及び凹部を含めた上面全体)がランド20の上面の位置よりも高くなっている。
【0040】
この第2の実施の形態においても、層間絶縁膜30のうち、グルーブ22上に形成される部分は、ゲート電極16の上面のみに存在することになり、その長さは、ゲート電極16の上面の凹凸に沿った長さとなる。従って、製造工程で加わる熱サイクル等や層間絶縁膜30と導体膜との熱膨張率差等に起因するゲート電極16や層間絶縁膜30に加わる歪を従来の場合と比して大幅に低減させることができ、層間絶縁膜30の破れやゲート電極16と接続電極32間の短絡を防止することができる。
【0041】
また、ゲート電極16の側壁とグルーブ22の側壁との間に約1μmの厚みの絶縁膜28が介在されているだけであるため、ゲート電極16の幅は、グルーブ22の幅から絶縁膜28の厚みを差し引いただけの大きさになり、この場合もゲート電流の増大化を図ることができる。
【0042】
ゲート電極16の幅がグルーブ22の幅とほぼ同じであるため、グルーブ22の幅を、通常、ゲート電極16として使用することができる幅まで狭くすることができ、その分、ランド20の面積を広くすることができ、これにより、チャネル領域36の面積を拡大することができる。
【0043】
次に、第3の実施の形態に係る半導体装置10Cについて図5を参照しながら説明する。
【0044】
この第3の実施の形態に係る半導体装置10Cは、図5に示すように、上述した第2の実施の形態に係る半導体装置10Bとほぼ同様の構成を有するが、グルーブ22の深さtvが、ゲート電極16の厚みtgやカソード電極14の厚みtcのほぼ1/2に設定されている点で異なる。この場合、ゲート電極16の上面には凹凸が形成されず、断面ほぼ台形状となる。従って、層間絶縁膜30のうち、グルーブ22上に形成される部分は、ゲート電極16の上面のみに存在するが、その長さは、第2の実施の形態の場合よりも短くなり、層間絶縁膜30の破れやゲート電極16と接続電極32間の短絡をより確実に防止することができる。
【0045】
ところで、図6に示すように、ゲート電極16の上面の位置がランド20の上面の位置よりも高く、且つ、ゲート電極16のうち、ランド20の上面よりも上方に突出する部分の厚みtguがゲート電極16の厚みtgの1/2を超える場合、従来と同様の現象が生じるおそれがある。特に、ゲート電極16に対してカソード電極14が近接して形成された場合に顕著となる。
【0046】
すなわち、層間絶縁膜30のうち、カソード電極14とゲート電極16間に形成される部分は、カソード電極14の側壁、ランド20の上面及びゲート電極16の側壁にかけて形成されることから、該部分の長さが大きくなり、製造工程で加わる熱サイクル等や層間絶縁膜30と導体膜(ゲート電極16や接続電極32等を構成する導体膜)との熱膨張率差等に起因して、ゲート電極16、カソード電極14及び層間絶縁膜30に歪が加わり、ゲート電極16の角部等において層間絶縁膜30が破れ、ゲート電極16と接続電極32とが短絡するおそれがある。
【0047】
これを解決する1つの構成例として、第3の実施の形態に係る半導体装置10Cの変形例を図7を参照しながら説明する。
【0048】
この変形例に係る半導体装置10Caは、図7に示すように、上述した第3の実施の形態に係る半導体装置10Cとほぼ同様の構成を有するが、カソード電極14の形成を省略し、接続電極32を直接ランド20の表面部のカソード領域24に電気的に接続している点で異なる。
【0049】
この場合、カソード電極14が存在しないことから、層間絶縁膜30はゲート電極16を覆うだけでよい。従って、上述のようなゲート電極16の角部等において層間絶縁膜30が破れるということもなく、ゲート電極16と接続電極32とが短絡することもない。
【0050】
なお、この変形例に係る半導体装置10Caの構成は、第1及び第2の実施の形態に係る半導体装置10A及び10Bにも適用できることはもちろんである。
【0051】
次に、第4の実施の形態に係る半導体装置10Dについて図8を参照しながら説明する。
【0052】
この第4の実施の形態に係る半導体装置10Dは、図8に示すように、上述した第2の実施の形態に係る半導体装置10Bとほぼ同様の構成を有するが、グルーブ22の深さtvが、ゲート電極16の厚みtgやカソード電極14の厚みtcとほぼ同じに設定されている点で異なる。この場合、ゲート電極16の上面の位置とランド20の上面の位置とがほぼ一致することになる。
【0053】
この第4の実施の形態においては、ゲート電極16の上面は、ほとんど凹凸がなく平坦になることから、ゲート電極16上の層間絶縁膜30をほぼ平坦に形成することができ、ゲート電極16や層間絶縁膜30に加わる歪をより低減することができる。これにより、層間絶縁膜30の破れやゲート電極16と接続電極32間の短絡をより確実に防止することができる。この第4の実施の形態では、ゲート電極16上の層間絶縁膜30をほぼ平坦にできることから、カソード電極14が近接して形成されてもゲート電極16、カソード電極14及び層間絶縁膜30に歪が加わることはない。もちろん、図9に示す変形例に係る半導体装置10Daのように、カソード電極14の形成を省略するようにしてもよい。
【0054】
上述の例では、半導体装置10A〜10C、10Ca、10D、10Daをノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した場合を示したが、その他、切り込みゲート型静電誘導サイリスタ、静電誘導トランジスタ等にも適用することもできる。
【0055】
なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【符号の説明】
【0056】
10A〜10C、10Ca、10D、10Da…半導体装置
12…半導体基板 14…カソード電極
16…ゲート電極 18…アノード電極
20…ランド 22…グルーブ
24…カソード領域 26…ゲート領域
28…絶縁膜 30…層間絶縁膜
32…接続電極 36…チャネル領域
【技術分野】
【0001】
本発明は、一主面にランドとグルーブとを有する半導体基板の前記グルーブに第1の電極が形成され、前記ランドに第2の電極が形成された半導体装置に関し、例えば静電誘導形サイリスタ等に用いて好適な半導体装置に関する。
【背景技術】
【0002】
近時、核融合プラズマ装置、高出力レーザ光源、電子加速器、X線発生装置等では、プラズマ、レーザ、放電等の発生に必要なパルス高電圧又はパルス大電流を出力する電源装置を備えている。
【0003】
前記パルス高電圧又はパルス大電流は、前記電源装置に内蔵されているコンデンサの充電及び放電の現象によって発生する。この場合、前記コンデンサの充電及び放電の切り換えを迅速に行うことができるスイッチが必要となる。
【0004】
このようなスイッチとしては、従来より放電ギャップ、サイラトロン等の真空管が知られている。しかしながら、近年では、より短時間で切り換え可能で、発生する高電圧や大電流に耐えることができ、且つ、小型軽量化が容易である電力用の半導体装置が用いられるようになってきている(引用文献1、2参照)。
【0005】
このような半導体装置100は、図10に示すように、例えばn−型の半導体基板102と、該半導体基板102の一主面に形成されるカソード電極104及びゲート電極106と、半導体基板102の他主面に形成されるアノード電極108とを有している。
【0006】
この場合、半導体基板102の一主面には複数のランド110と複数のグルーブ112が形成されている。ランド110の表面部には、n+型の半導体領域(カソード領域)114が形成され、グルーブ112の底部にp+型の半導体領域(ゲート領域)116が形成されている。また、グルーブ112内に前記ゲート電極106が形成され、ランド110の上面に前記カソード電極104が形成されている。
【0007】
ランド110の上面とグルーブ112の底面にわたって第1の絶縁膜118が形成され、該第1の絶縁膜118のうち、グルーブ112の底面に窓が形成されて、該窓を通じてゲート電極106とゲート領域116とが電気的に接続されるようになっている。同様に、第1の絶縁膜118のうち、ランド110の上面に窓が形成されて、該窓を通じてカソード電極104とカソード領域114とが電気的に接続されるようになっている。
【0008】
さらに、この半導体装置100では、カソード電極104の側面とゲート電極106と第1の絶縁膜118とを覆うように第2の絶縁膜120が形成され、カソード電極104上面と第2の絶縁膜120とを覆うように接続電極122が形成されて各カソード電極104が電気的に接続される。
【0009】
また、カソード領域114の拡散底部(n+−n−接合部分)から所定距離を隔てて複数の埋め込み型のp+型の半導体領域124が形成され、ゲート領域116とp+型の半導体領域124との間、並びにこれらp+型の半導体領域124の間がチャネル領域126として機能する。
【0010】
なお、半導体基板102のうち、アノード電極108に接する部分にはn型の半導体領域128が形成され、このn型の半導体領域128のうち、カソード領域114に対向する部分にp+型の半導体領域130が形成されている。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特公平3−58185号公報
【特許文献2】特開2001−119014号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
ところで、従来の上述した半導体装置100では、グルーブ112内にゲート電極106を形成し、ゲート電極106の側壁とグルーブ112の側壁間に隙間132を設けるようにしている。そのため、ゲート電極106及びカソード電極104を覆うように形成された接続電極122がこの隙間に入り込むこととなる。この場合、接続電極122の形成に先立って、熱酸化膜(SiO2)等で構成される第1の絶縁膜118及び窒化膜等(SiNx)で形成される第2の絶縁膜120を形成するようにしているため、接続電極122とゲート電極106間の短絡はないように見受けられる。
【0013】
しかしながら、ゲート電極106と接続電極122との間に形成される第2の絶縁膜120のうち、グルーブ112上に形成される部分は、図10に示すように、断面で見たとき、グルーブ112の一方の側壁112a、グルーブ112の底面、ゲート電極106の一方の側壁106a及びゲート電極106の上面、ゲート電極106の他方の側壁106b、グルーブ112の底部、グルーブ112の他方の側壁112bにわたって形成されることになる。つまり、第2の絶縁膜120のうち、グルーブ112上に形成される部分は、グルーブ112の幅Wvの3倍以上の長さにわたって形成されることとなる。しかも、この部分は、ゲート電極106と接続電極122間に形成される層間絶縁膜として機能している。
【0014】
そのため、その後の製造工程で加わる熱サイクル等や第2の絶縁膜120と導体膜(ゲート電極106や接続電極122等を構成する導体膜)との熱膨張率差等に起因して、ゲート電極106及び第2の絶縁膜120に歪が加わり、ゲート電極106の角部等において第2の絶縁膜120が破れ、ゲート電極106と接続電極122とが短絡するおそれがある。具体的に、使用される各材料の線膨張率(室温)を比較すると図11のようになる。また、従来の構造の場合、グルーブ112内に切り立つゲート電極106上に設けられた第2の絶縁膜120の角破れがプロセス中に生じ易い難点もある。
【0015】
一方、半導体装置100のオン特性を向上するには、有効通電面積となる全体のチャネル領域126の面積を広げることが有効である。チャネル領域126の面積を広げるためには、グルーブ112の幅Wvを小さくすることが考えられる。しかし、第2の絶縁膜120のステップカバレージを考慮すると、ゲート電極106とグルーブ112の側壁との間に存する隙間132の距離をある程度確保しておく必要があり、この場合、グルーブ112の幅Wvを小さくすることは、ゲート電極106の幅も縮小させる必要がある。これは、ゲート抵抗が大きくなるという問題があり、特性上、好ましくない。このことから、従来の半導体装置100においては、チャネル領域126の面積の拡大に限界があり、サイズの小型化に対応できなくなるおそれがある。
【0016】
本発明はこのような課題を考慮してなされたものであり、例えばSIThyに適用した場合に、ゲート電極と接続電極(カソード電極)との短絡を防止することができると共に、ゲート電流の増大、チャネル領域の面積の拡大を有効に図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0017】
本発明に係る半導体装置は、一主面にランドとグルーブとを有し、且つ、前記ランドの表面部に第1導電型半導体領域が形成され、前記グルーブの底部に第2導電型半導体領域が形成された半導体基板と、前記グルーブに形成され、前記第2導電型半導体領域と接続される第1の電極と、前記第1の電極上に層間絶縁膜(例えば第1の電極と第2の電極間の絶縁を図る絶縁膜)を介して形成され、前記第1導電型半導体領域に接続される第2の電極とを有し、前記グルーブの側壁と前記第1の電極との間に絶縁膜(例えば第1の電極と第1導電型半導体領域との絶縁を図る絶縁膜)のみが介在していることを特徴とする。
【0018】
これにより、層間絶縁膜はグルーブの底部まで入り込むことがない。そのため、層間絶縁膜のうち、グルーブ上に形成される部分の長さ(グルーブの一方の側壁と他方の側壁を結ぶ線に沿った長さ)を従来の場合よりも大幅に短くすることができる。その結果、製造工程で加わる熱サイクル等や層間絶縁膜と導体膜(第1の電極や第2の電極等を構成する導体膜)との熱膨張率差等に起因する第1の電極や層間絶縁膜に加わる歪を低減することができ、層間絶縁膜の破れや第1の電極と第2の電極間の短絡を防止することができる。
【0019】
しかも、第1の電極の側壁とグルーブの側壁との間に絶縁膜が介在されているだけであるため、第1の電極の幅は、グルーブの幅から絶縁膜の厚みを差し引いただけの大きさになる。つまり、第1の電極の幅を従来の場合よりも大きくとることができ、ゲート電流の増大化を図ることができる。
【0020】
反対に、第1の電極の幅がグルーブの幅とほぼ同じであるため、グルーブの幅を、通常、第1の電極として使用することができる幅まで狭くすることができ、その分、ランドの面積を広くすることができる。そのため、前記半導体基板の他主面に第3の電極を形成し、前記半導体基板のうち、前記ランドに形成された前記第2の電極と前記第3の電極間の領域にチャネル領域が形成される場合において、前記チャネル領域の面積を拡大することができる。例えば前記第1の電極が静電誘導形サイリスタのゲート電極であり、前記第2の電極がカソード電極であり、前記第3の電極がアノード電極である場合に、該静電誘導形サイリスタのチャネル領域の面積の拡大化を図ることができる。
【0021】
そして、本発明においては、前記第1の電極の上面の位置が前記ランドの上面の位置とほぼ一致していてもよい。この場合、第1の電極の上面にほとんど凹凸がなくなることから、層間絶縁膜をほぼ平坦に形成することができ、第1の電極や層間絶縁膜に加わる歪をより低減することができる。
【0022】
もちろん、本発明は、前記第1の電極の上面の位置が前記ランドの上面の位置よりも高くてもよいし、前記第1の電極の上面の一部の位置が前記ランドの上面の位置よりも高く、前記第1の電極の上面の他の一部の位置が前記ランドの上面の位置よりも低くてもよい。
【発明の効果】
【0023】
以上説明したように、本発明に係る半導体装置によれば、例えば静電誘導形サイリスタ等に適用した場合に、ゲート電極と接続電極(カソード電極)との短絡を防止することができると共に、ゲート電流の増大、チャネル領域の面積の拡大を有効に図ることができる。
【図面の簡単な説明】
【0024】
【図1】第1の実施の形態に係る半導体装置の要部を示す断面図である。
【図2】図2Aは従来と同様の構成を有する半導体装置におけるランド、グルーブ及びゲート電極の配置状態を示す模式図であり、図2Bは第1の実施の形態に係る半導体装置において、ゲート電極の幅をグルーブの幅とほぼ同じにした状態を示す模式図である。
【図3】図3Aは従来と同様の構成を有する半導体装置におけるランド、グルーブ及びゲート電極の配置状態を示す模式図であり、図3Bは第1の実施の形態に係る半導体装置において、グルーブの幅をゲート電極の幅とほぼ同じにした状態を示す模式図である。
【図4】第2の実施の形態に係る半導体装置の要部を示す断面図である。
【図5】第3の実施の形態に係る半導体装置の要部を示す断面図である。
【図6】ゲート電極の突出幅を大きくした場合の不都合点を説明するための図である。
【図7】第3の実施の形態に係る半導体装置の変形例の要部を示す断面図である。
【図8】第4の実施の形態に係る半導体装置の要部を示す断面図である。
【図9】第4の実施の形態に係る半導体装置の変形例の要部を示す断面図である。
【図10】従来例に係る半導体装置の変形例の要部を示す断面図である。
【図11】半導体装置で使用される各材料の線膨張率(室温)を示す表図である。
【発明を実施するための形態】
【0025】
以下、本発明に係る半導体装置を例えばノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した実施の形態例を、図1〜図9を参照しながら説明する。
【0026】
まず、第1の実施の形態に係る半導体装置10Aは、図1に示すように、第1導電型、例えばn−型の半導体基板12と、該半導体基板12の一主面に形成されるカソード電極14及びゲート電極16と、半導体基板12の他主面に形成されるアノード電極18とを有している。
【0027】
この場合、半導体基板12の一主面には複数のランド20と複数のグルーブ22が形成されている。半導体基板12のうち、ランド20の表面部に該半導体基板12を構成するn−型半導体よりも不純物濃度の高いn+型の半導体領域(カソード領域)24が形成され、グルーブ22の底部に第2導電型、例えばp+型の半導体領域(埋め込み型のゲート領域)26が形成されている。また、ゲート電極16がグルーブ22内に形成され、カソード電極14がランド20の上面に形成された形となっている。
【0028】
ランド20の上面とグルーブ22の底面にわたって、ゲート電極16とカソード領域24との絶縁を図るための絶縁膜28が形成されている。該絶縁膜28のうち、グルーブ22の底部に窓が形成されて、該窓を通じてゲート電極16とゲート領域26とが電気的に接続されるようになっている。同様に、絶縁膜28のうち、ランド20の上面に窓が形成されて、該窓を通じてカソード電極14とカソード領域24とが電気的に接続されるようになっている。
【0029】
さらに、この半導体装置10Aでは、カソード電極14の側面とゲート電極16と絶縁膜28とを覆うように層間絶縁膜30が形成され、カソード電極14上面と層間絶縁膜30とを覆うように接続電極32が形成されて各カソード電極14が電気的に接続されている。なお、層間絶縁膜30は、半導体基板12、ゲート電極16及び絶縁膜28等を水分や湿度等の外部環境から保護する機能も有する。
【0030】
この半導体装置10Aでは、ゲート電極16とカソード電極14は、同じ導体膜をパターニングすることによって形成されることから、ゲート電極16の厚みとカソード電極14の厚みはほぼ同じになっている。そのため、従来問題になることもあったプロセス中に発生し易い層間絶縁膜30の角破れが発生し難い。
【0031】
グルーブ22の深さtvは、ゲート電極16の厚みtgやカソード電極14の厚みtcと同等か数割厚く設定されている。従って、ゲート電極16の上面には凹凸が形成され、ゲート電極16の上面の一部(凸部分)の位置がランド20の上面の位置よりも高く、ゲート電極16の上面の他の一部(凹部分)の位置がランド20の上面の位置よりも低くなっている。
【0032】
また、n+型のカソード領域24の拡散底部(n+−n−接合部分)から所定距離を隔てて複数の埋め込み型のp+型の半導体領域34が形成され、ゲート領域26とp+型の半導体領域34との間並びにこれらp+型の半導体領域34の間が、n−型あるいはi型の半導体の多数キャリアである電子が導通するチャネル領域36として機能する。なお、ゲート領域26やp+型の半導体領域34は、マスクパターン形成の方法等により、電気的に接続されている。
【0033】
なお、半導体基板12のうち、アノード電極18に接する部分にはn型の半導体バッファ層領域38が形成され、このn型の半導体バッファ層領域38のうち、カソード領域24に対向する部分にp+型の半導体領域40が形成されている。
【0034】
そして、この第1の実施の形態に係る半導体装置10Aは、グルーブ22の側壁とゲート電極16の側壁との間に絶縁膜28のみが介在している。これにより、層間絶縁膜30はグルーブ22の底面(正確には、グルーブ22の底面に形成された絶縁膜28の上面)まで入り込むことがない。従って、層間絶縁膜30のうち、グルーブ22上に形成される部分は、ゲート電極16の上面のみに存在することになり、その長さ(グルーブ22の一方の側壁22aと他方の側壁22bを結ぶ線に沿った長さ)は、ゲート電極16の上面の凹凸に沿った長さとなる。この長さは、従来の場合よりも大幅に短く、そのため、製造工程で加わる熱サイクル等や層間絶縁膜30と導体膜(ゲート電極16や接続電極32等を構成する導体膜)との熱膨張率差等に起因するゲート電極16や層間絶縁膜30に加わる歪を従来の場合と比して大幅に低減させることができ、層間絶縁膜30の破れやゲート電極16と接続電極32間の短絡を防止することができる。
【0035】
また、ゲート電極16の側壁とグルーブ22の側壁との間に約1μmの厚みの絶縁膜28が介在されているだけであるため、ゲート電極16の幅は、グルーブ22の幅から絶縁膜28の厚みを差し引いただけの大きさになる。
【0036】
例えば図2Aの模式図に示すように、従来と同様の構成において、ランド20の幅W1を100μm、グルーブ22の幅W2を30μmとし、ゲート電極16の幅Wgを10μmとしたとき、第1の実施の形態では、図2Bに示すように、ゲート電極16の幅Wgをほぼ30μmまで広げることができる。このように、ゲート電極16の幅Wgを従来の場合よりも大きくとることができる。従って、ゲート抵抗を従来の数分の一に低減することができ、デバイス全域でのゲート制御の均一性を達成することができ、限界性能の向上を図ることができる。
【0037】
反対に、ゲート電極16の幅Wgがグルーブ22の幅W2とほぼ同じであるため、グルーブ22の幅W2を、通常、ゲート電極16として使用することができる幅まで狭くすることができ、その分、ランド20の面積を広くすることができる。例えば図3Aの模式図に示すように、従来と同様の構成において、ランド20の幅W1を100μm、グルーブ22の幅W2を30μmとし、ゲート電極16の幅Wgを10μmとしたとき、この第1の実施の形態では、図3Bに示すように、グルーブ22の幅W2をほぼゲート電極16の幅Wgと同じ10μm程度まで狭くすることができ、その分、ランド20の幅W1を広げることができる。これにより、チャネル領域36の面積を拡大することができ、オン特性の向上を図ることができる。
【0038】
次に、第2の実施の形態に係る半導体装置10Bについて図4を参照しながら説明する。
【0039】
この第2の実施の形態に係る半導体装置10Bは、図4に示すように、上述した第1の実施の形態に係る半導体装置10Aとほぼ同様の構成を有するが、グルーブ22の深さtvが、ゲート電極16の厚みtgやカソード電極14の厚みtcよりも薄く設定されている点で異なる。この場合、ゲート電極16の上面には凹凸が形成され、ゲート電極16の上面全体(凸部及び凹部を含めた上面全体)がランド20の上面の位置よりも高くなっている。
【0040】
この第2の実施の形態においても、層間絶縁膜30のうち、グルーブ22上に形成される部分は、ゲート電極16の上面のみに存在することになり、その長さは、ゲート電極16の上面の凹凸に沿った長さとなる。従って、製造工程で加わる熱サイクル等や層間絶縁膜30と導体膜との熱膨張率差等に起因するゲート電極16や層間絶縁膜30に加わる歪を従来の場合と比して大幅に低減させることができ、層間絶縁膜30の破れやゲート電極16と接続電極32間の短絡を防止することができる。
【0041】
また、ゲート電極16の側壁とグルーブ22の側壁との間に約1μmの厚みの絶縁膜28が介在されているだけであるため、ゲート電極16の幅は、グルーブ22の幅から絶縁膜28の厚みを差し引いただけの大きさになり、この場合もゲート電流の増大化を図ることができる。
【0042】
ゲート電極16の幅がグルーブ22の幅とほぼ同じであるため、グルーブ22の幅を、通常、ゲート電極16として使用することができる幅まで狭くすることができ、その分、ランド20の面積を広くすることができ、これにより、チャネル領域36の面積を拡大することができる。
【0043】
次に、第3の実施の形態に係る半導体装置10Cについて図5を参照しながら説明する。
【0044】
この第3の実施の形態に係る半導体装置10Cは、図5に示すように、上述した第2の実施の形態に係る半導体装置10Bとほぼ同様の構成を有するが、グルーブ22の深さtvが、ゲート電極16の厚みtgやカソード電極14の厚みtcのほぼ1/2に設定されている点で異なる。この場合、ゲート電極16の上面には凹凸が形成されず、断面ほぼ台形状となる。従って、層間絶縁膜30のうち、グルーブ22上に形成される部分は、ゲート電極16の上面のみに存在するが、その長さは、第2の実施の形態の場合よりも短くなり、層間絶縁膜30の破れやゲート電極16と接続電極32間の短絡をより確実に防止することができる。
【0045】
ところで、図6に示すように、ゲート電極16の上面の位置がランド20の上面の位置よりも高く、且つ、ゲート電極16のうち、ランド20の上面よりも上方に突出する部分の厚みtguがゲート電極16の厚みtgの1/2を超える場合、従来と同様の現象が生じるおそれがある。特に、ゲート電極16に対してカソード電極14が近接して形成された場合に顕著となる。
【0046】
すなわち、層間絶縁膜30のうち、カソード電極14とゲート電極16間に形成される部分は、カソード電極14の側壁、ランド20の上面及びゲート電極16の側壁にかけて形成されることから、該部分の長さが大きくなり、製造工程で加わる熱サイクル等や層間絶縁膜30と導体膜(ゲート電極16や接続電極32等を構成する導体膜)との熱膨張率差等に起因して、ゲート電極16、カソード電極14及び層間絶縁膜30に歪が加わり、ゲート電極16の角部等において層間絶縁膜30が破れ、ゲート電極16と接続電極32とが短絡するおそれがある。
【0047】
これを解決する1つの構成例として、第3の実施の形態に係る半導体装置10Cの変形例を図7を参照しながら説明する。
【0048】
この変形例に係る半導体装置10Caは、図7に示すように、上述した第3の実施の形態に係る半導体装置10Cとほぼ同様の構成を有するが、カソード電極14の形成を省略し、接続電極32を直接ランド20の表面部のカソード領域24に電気的に接続している点で異なる。
【0049】
この場合、カソード電極14が存在しないことから、層間絶縁膜30はゲート電極16を覆うだけでよい。従って、上述のようなゲート電極16の角部等において層間絶縁膜30が破れるということもなく、ゲート電極16と接続電極32とが短絡することもない。
【0050】
なお、この変形例に係る半導体装置10Caの構成は、第1及び第2の実施の形態に係る半導体装置10A及び10Bにも適用できることはもちろんである。
【0051】
次に、第4の実施の形態に係る半導体装置10Dについて図8を参照しながら説明する。
【0052】
この第4の実施の形態に係る半導体装置10Dは、図8に示すように、上述した第2の実施の形態に係る半導体装置10Bとほぼ同様の構成を有するが、グルーブ22の深さtvが、ゲート電極16の厚みtgやカソード電極14の厚みtcとほぼ同じに設定されている点で異なる。この場合、ゲート電極16の上面の位置とランド20の上面の位置とがほぼ一致することになる。
【0053】
この第4の実施の形態においては、ゲート電極16の上面は、ほとんど凹凸がなく平坦になることから、ゲート電極16上の層間絶縁膜30をほぼ平坦に形成することができ、ゲート電極16や層間絶縁膜30に加わる歪をより低減することができる。これにより、層間絶縁膜30の破れやゲート電極16と接続電極32間の短絡をより確実に防止することができる。この第4の実施の形態では、ゲート電極16上の層間絶縁膜30をほぼ平坦にできることから、カソード電極14が近接して形成されてもゲート電極16、カソード電極14及び層間絶縁膜30に歪が加わることはない。もちろん、図9に示す変形例に係る半導体装置10Daのように、カソード電極14の形成を省略するようにしてもよい。
【0054】
上述の例では、半導体装置10A〜10C、10Ca、10D、10Daをノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した場合を示したが、その他、切り込みゲート型静電誘導サイリスタ、静電誘導トランジスタ等にも適用することもできる。
【0055】
なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【符号の説明】
【0056】
10A〜10C、10Ca、10D、10Da…半導体装置
12…半導体基板 14…カソード電極
16…ゲート電極 18…アノード電極
20…ランド 22…グルーブ
24…カソード領域 26…ゲート領域
28…絶縁膜 30…層間絶縁膜
32…接続電極 36…チャネル領域
【特許請求の範囲】
【請求項1】
一主面にランドとグルーブとを有し、且つ、前記ランドの表面部に第1導電型半導体領域が形成され、前記グルーブの底部に第2導電型半導体領域が形成された半導体基板と、
前記グルーブに形成され、前記第2導電型半導体領域と接続される第1の電極と、
前記第1の電極上に層間絶縁膜を介して形成され、前記第1導電型半導体領域に接続される第2の電極とを有し、
前記グルーブの側壁と前記第1の電極との間に絶縁膜のみが介在していることを特徴とする半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記第1の電極の上面の位置が前記ランドの上面の位置とほぼ一致していることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置において、
前記第1の電極の上面の位置が前記ランドの上面の位置よりも高いことを特徴とする半導体装置。
【請求項4】
請求項1記載の半導体装置において、
前記第1の電極の上面の一部の位置が前記ランドの上面の位置よりも高く、前記第1の電極の上面の他の一部の位置が前記ランドの上面の位置よりも低いことを特徴とする半導体装置。
【請求項5】
請求項1〜4のいずれか1項に記載の半導体装置において、
前記第1の電極が静電誘導形サイリスタのゲート電極であり、前記第2の電極がカソード電極であり、さらに、前記半導体基板の他主面に形成されたアノード電極を有し、
前記半導体基板のうち、前記ランドに形成された前記カソード電極と前記アノード電極間の領域がチャンネル領域を形成することを特徴とする半導体装置。
【請求項1】
一主面にランドとグルーブとを有し、且つ、前記ランドの表面部に第1導電型半導体領域が形成され、前記グルーブの底部に第2導電型半導体領域が形成された半導体基板と、
前記グルーブに形成され、前記第2導電型半導体領域と接続される第1の電極と、
前記第1の電極上に層間絶縁膜を介して形成され、前記第1導電型半導体領域に接続される第2の電極とを有し、
前記グルーブの側壁と前記第1の電極との間に絶縁膜のみが介在していることを特徴とする半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記第1の電極の上面の位置が前記ランドの上面の位置とほぼ一致していることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置において、
前記第1の電極の上面の位置が前記ランドの上面の位置よりも高いことを特徴とする半導体装置。
【請求項4】
請求項1記載の半導体装置において、
前記第1の電極の上面の一部の位置が前記ランドの上面の位置よりも高く、前記第1の電極の上面の他の一部の位置が前記ランドの上面の位置よりも低いことを特徴とする半導体装置。
【請求項5】
請求項1〜4のいずれか1項に記載の半導体装置において、
前記第1の電極が静電誘導形サイリスタのゲート電極であり、前記第2の電極がカソード電極であり、さらに、前記半導体基板の他主面に形成されたアノード電極を有し、
前記半導体基板のうち、前記ランドに形成された前記カソード電極と前記アノード電極間の領域がチャンネル領域を形成することを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−109601(P2012−109601A)
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願番号】特願2012−20128(P2012−20128)
【出願日】平成24年2月1日(2012.2.1)
【分割の表示】特願2004−45872(P2004−45872)の分割
【原出願日】平成16年2月23日(2004.2.23)
【出願人】(000004064)日本碍子株式会社 (2,325)
【Fターム(参考)】
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願日】平成24年2月1日(2012.2.1)
【分割の表示】特願2004−45872(P2004−45872)の分割
【原出願日】平成16年2月23日(2004.2.23)
【出願人】(000004064)日本碍子株式会社 (2,325)
【Fターム(参考)】
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