双方向サイリスタ
【課題】主サイリスタの通電初期に流れる電流密度を提言するとともに、転流時臨界電圧上昇率(dv/dt)cを改善することができる双方向サイリスタを提供する。
【解決手段】双方向サイリスタ1において、ゲート電極(G)23、それに接続される第2の半導体領域(ベース領域)12との第1の接続部31及び第6の半導体領域(ゲート領域)16の平面形状がリング形状により構成され、これらと一定の距離で離間され、第1の主電極(T1)21、それに接続される第2の接続部32及び第4の半導体領域(表面エミッタ領域)14の平面形状がリング形状により構成される。また、第5の半導体領域(裏面エミッタ領域)15の平面形状は同様にリング形状により構成される。更に、ゲート電極23から内輪側には逆並列接続の一方の主サイリスタが配設される。
【解決手段】双方向サイリスタ1において、ゲート電極(G)23、それに接続される第2の半導体領域(ベース領域)12との第1の接続部31及び第6の半導体領域(ゲート領域)16の平面形状がリング形状により構成され、これらと一定の距離で離間され、第1の主電極(T1)21、それに接続される第2の接続部32及び第4の半導体領域(表面エミッタ領域)14の平面形状がリング形状により構成される。また、第5の半導体領域(裏面エミッタ領域)15の平面形状は同様にリング形状により構成される。更に、ゲート電極23から内輪側には逆並列接続の一方の主サイリスタが配設される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、双方向サイリスタに関し、特に電流上昇率並びに転流時臨界電圧上昇率を改善したトライアック(TRIAC;Triode AC Switch)と称される双方向サイリスタに関する。
【背景技術】
【0002】
下記特許文献1に開示されている双方向サイリスタは、ランプの点灯及び非点灯の動作制御、交流電流の導通及び非導通の動作制御等を行う制御素子として使用することができる。
【0003】
例えば、コーナーゲート構造を有する双方向サイリスタは図12乃至図15に示すように構成されている。ここで、図12は双方向サイリスタの第1の主電極及びゲート電極の平面形状を示す平面図、図13は双方向サイリスタの表面側の半導体領域の平面形状を示す平面図、図14は双方向サイリスタの断面構造図、図15は双方向サイリスタの裏面側の半導体領域の平面形状を示す裏面図である。なお、図14に示す断面図は、図12、図13、図15の各図において切断線F14−F14における断面図である。
【0004】
コーナーゲート構造を有する双方向サイリスタは、図12及び図14に示すように、半導体基板100の表面(図14中、上側表面)100A上に第1の主電極111及びゲート電極112が配設され、半導体基板100の裏面(図14中、下側表面)100B上に第2の主電極113が配設されている。半導体基板100は、n型半導体領域101と、n型半導体領域101の表面100A側に隣接して配設されたp型ベース領域102と、n型半導体領域101の裏面100B側に隣接して配設されたp型ベース領域103と、p型ベース領域102の表面100A側に配設されたn型エミッタ領域104と、p型ベース領域103の裏面側100B側に配設されたn型エミッタ領域105と、p型ベース領域102の表面100A側であってn型エミッタ領域104に離間して配設されたn型ゲート領域106とを備えている。
【0005】
第1の主電極111は、p型ベース領域102上及びn型エミッタ領域104上に配設されており、双方に電気的に接続されている。ゲート電極112は、p型半導体領域102上及びn型ゲート領域106上に配設され、双方に電気的に接続されている。第2の主電極113は、p型ベース領域103及びn型エミッタ領域104上に配設されており、双方に電気的に接続されている。
【0006】
ゲート領域106及びゲート電極112は、図13中、半導体基板100の表面100Aの左下コーナーに配設されている。n型エミッタ領域104は、半導体基板100Aの左辺及び左上コーナーから右上コーナーに渡って配設されている。また、n型エミッタ領域105は、半導体基板100の裏面100Bの左下コーナー及び下辺から右上コーナーに渡って配設されている。
【0007】
この種の双方向サイリスタは、n型エミッタ領域104、p型ベース領域102、n型半導体領域101及びp型ベース領域103の4つの半導体領域により構成される第1の主サイリスタと、p型ベース領域102、n型半導体領域101、p型ベース領域103及びn型エミッタ領域105の4つの半導体領域により構成される第2の主サイリスタと、n型ゲート領域106、p型ベース領域102、n型半導体領域101、p型ベース領域103及びnエミッタ領域105により構成されるゲート機構部(補助サイリスタ)とを有する。そして、双方向サイリスタは以下の4つのモードにおいてターンオン動作を行う。
【0008】
(1)第1のモード
第1のモードは、第1の主電極111を基準にして第2の主電極113が正電位のときに、ゲート電極112を正電位にし、ターンオンを実行する。この第1のモードにおいては、第2の主電極113からp型ベース領域103、n型半導体領域101、p型ベース領域102、n型エミッタ領域104のそれぞれを通して第1の主電極111に主電流が流れる。
【0009】
(2)第2のモード
第2のモードは、第1の主電極111を基準にして第2の主電極113が正電位のときに、ゲート電極112を負電位にし、ターンオンを実行する。第2のモードにおいては、第1のモードと同様に、第2の主電極113からp型ベース領域103、n型半導体領域101、p型ベース領域102、n型エミッタ領域104のそれぞれを通して第1の主電極111に主電流が流れる。
【0010】
(3)第3のモード
第3のモードは、第1の主電極111を基準にして第2の主電極113が負電位のときに、ゲート電極112を負電位にし、ターンオンを実行する。第3のモードにおいては、第1の主電極111からp型ベース領域102、n型半導体領域101、p型ベース領域103、n型エミッタ領域105のそれぞれを通して第2の主電極113に主電流が流れる。
【0011】
(4)第4のモード
第4のモードは、第1の主電極111を基準にして第2の主電極113が負電位のときに、ゲート電極112を正電位にし、ターンオンを実行する。第4のモードにおいては、第3のモードと同様に、第1の主電極111からp型ベース領域102、n型半導体領域101、p型ベース領域103、n型エミッタ領域105のそれぞれを通して第2の主電極113に主電流が流れる。
【特許文献1】特公昭50−8314号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
しかしながら、前述の双方向サイリスタにおいては、以下の点について配慮がなされていなかった。
【0013】
(1)第1の主サイリスタ及び第2の主サイリスタの相互の構造や形状には対称性がないので、第1の主電極111とゲート電極112との間の電位分布や素子トリガー時の電流分布が不均一になる。このため、第1及び第2の主サイリスタの通電初期に流れる電流密度が大きいと、電流集中により双方向サイリスタに破壊が生じる。
【0014】
(2)第1及び第2の主サイリスタの通電初期に流れる電流密度を低減するためには、双方の主サイリスタの通電初期に動作する領域を広げ、かつ双方の主サイリスタをより均一に動作させる必要がある。しかしながら、前述のように、第1及び第2の主サイリスタの相互の構造や形状には対称性がないので、双方の主サイリスタにおいて均一な動作をすることが難しく、電流集中が発生しやすい。
【0015】
(3)前述の双方向サイリスタが例えば交流電流の制御素子として使用される場合において、第1の主サイリスタ、第2の主サイリスタのそれぞれは交互に動作する。このとき、一方の主サイリスタが非導通(オフ)状態にあっても半導体基板100内にはキャリアが残存し、この残存するキャリアが逆方向電圧印加時にトリガー電流となり、導通(オン)状態となる誤動作が生じる。この誤動作は逆方向電圧の立ち上がりが速いほど発生しやすい。ここで、誤動作に対する耐量は転流時臨界電圧上昇率(dv/dt)cによって定義されている。この転流時臨界電圧上昇率(dv/dt)cを大きくすれば、誤動作を防止することができる。
【0016】
(4)転流時臨界電圧上昇率(dv/dt)cを改善するためには、双方の主サイリスタ内に残存するキャリアが相互に影響を及ぼさない構造を採用することが重要である。第1の主サイリスタと第2の主サイリスタとの間の離間距離を大きくすれば、残存するキャリアの相互の影響は小さくなる。しかしながら、半導体チップサイズが増大し、双方向サイリスタの小型化を実現することが難しい。
【0017】
(5)また、主サイリスタ内にキャリアを捕獲する重金属を拡散し、キャリアのライフタイムを短縮することにより、残存するキャリアを消滅させる技術を採用することが可能である。この技術を採用すれば、転流時臨界電圧上昇率(dv/dt)cを改善することができる。しかしながら、重金属は双方向サイリスタの電気的特性や物理的特性に悪影響を及ぼす。例えば、重金属は、ゲートトリガー電流IGTの増加を招き、又素子抵抗の増加に伴う発熱量の増加によって電流上昇率(di/dt)耐量の低下を誘発する。
【0018】
本発明は上記課題を解決するためになされたものである。従って、本発明は、双方の主サイリスタの通電初期に流れる電流密度を低減するとともに、転流時臨界電圧上昇率(dv/dt)cを改善することができる双方向サイリスタを提供することである。更に、本発明は、小型化を実現しつつ、電気的特性や物理的特性を向上することができる双方向サイリスタを提供することである。
【課題を解決するための手段】
【0019】
上記課題を解決するために、本発明の実施の形態に係る双方向サイリスタは、半導体基板と、半導体基板の一方の表面上に配設された第1の主電極及びゲート電極と、半導体基板の一方の表面と反対の他方の表面上に配設された第2の主電極と、を備え、半導体基板が、第1の導電型の第1の半導体領域と、第1の半導体領域の一方の表面側に隣接して配設された第1の導電型とは逆の第2の導電型の第2の半導体領域と、第1の半導体領域の他方の表面側に隣接して配設された第2の導電型の第3の半導体領域と、第2の半導体領域の一方の表面側に配設された第1の導電型の第4の半導体領域と、第3の半導体領域の他方の表面側に配設された第1の導電型の第5の半導体領域と、第2の半導体領域の一方の表面側に第4の半導体領域と離間して配設された第1の導電型の第6の半導体領域と、を備え、第1の主電極が第2の半導体領域及び第4の半導体領域に電気的に接続され、第2の主電極が第3の半導体領域及び第5の半導体領域に電気的に接続され、ゲート電極が第2の半導体領域及び第6の半導体領域に電気的に接続された双方向サイリスタであって、長手方向に終端がない閉じた平面形状を有する第6の半導体領域と、第6の半導体領域の幅方向の一方の側に隣り合ってゲート電極と第2の半導体領域とを電気的に接続する第1の接続部と、第6の半導体領域の幅方向の一方の側において、第1の接続部から第6の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する第4の半導体領域と、第4の半導体領域の幅方向の第1の接続部とは反対側の一方の側に隣り合って第1の主電極と第2の半導体領域とを電気的に接続する第2の接続部と、第6の半導体領域の幅方向の一方の側と反対側の他方の側において、第6の半導体領域から第6の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、第1の主電極と第2の半導体領域とを電気的に接続する第3の接続部と、を備える。
【0020】
本発明に係る双方向サイリスタにおいて、第1の接続部から均一距離離間し均一幅を有する第2の接続部、均一幅を有する第4の半導体領域の平面形状が同心のリング形状であることが好ましい。
【0021】
また、本発明に係る双方向サイリスタにおいて、第3の接続部から均一距離離間し均一幅を有する第1の接続部、第6の半導体領域の平面形状が、同心のリング形状であることが好ましい。
【0022】
また、本発明に係る双方向サイリスタにおいて、第5の半導体領域の平面形状は、長手方向に終端がない閉じた平面形状を有し、半導体基板の一方の表面の法線方向から見て第5の半導体領域と第6の半導体領域との重複部が均一幅を有し、同心のリング形状であることが好ましい。
【0023】
また、本発明に係る双方向サイリスタにおいて、第6の半導体領域の平面形状がリング形状により構成され、第4の半導体領域の平面形状が第6の半導体領域の外側に形成され、第5の半導体領域の平面形状が第6の半導体領域の内側に形成されていることが好ましい。
【0024】
また、本発明に係る双方向サイリスタにおいて、第6の半導体領域の平面形状がリング形状により構成され、第4の半導体領域の平面形状が第6の半導体領域の内側に形成され、第5の半導体領域の平面形状が第6の半導体領域の外側に形成されていることが好ましい。
【発明の効果】
【0025】
本発明によれば、第1及び第2の主サイリスタの通電初期に流れる電流密度を低減するとともに、転流時臨界電圧上昇率(dv/dt)cを改善することができる双方向サイリスタを提供することができる。
【0026】
更に、本発明によれば、小型化を実現しつつ、電気的特性や物理的特性を向上することができる双方向サイリスタを提供することができる。
【発明を実施するための最良の形態】
【0027】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【0028】
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【0029】
(第1の実施の形態)
本発明の第1の実施の形態は、この発明の基本的な構造を有する双方向サイリスタを説明するものである。
【0030】
[双方向サイリスタのデバイス構造]
図1乃至図4に示すように、第1の実施の形態に係る双方向サイリスタ(トライアック)1は、半導体基板10と、半導体基板10の一方の表面10A(図1中、上側表面)上に配設された第1の主電極21(T1)及びゲート電極23(G)と、半導体基板10の一方の表面10Aと反対の他方の表面10B(図1中、下側裏面)上に配設された第2の主電極22(T2)とを備えている。
【0031】
半導体基板10は、第1の導電型の第1の半導体領域11と、第1の半導体領域11の一方の表面10A側に隣接して配設された第1の導電型とは逆の第2の導電型の第2の半導体領域12と、第1の半導体領域11の他方の表面10B側に隣接して配設された第2の導電型の第3の半導体領域13と、第2の半導体領域12の一方の表面10A側に配設された第1の導電型の第4の半導体領域14と、第3の半導体領域13の他方の表面10B側に配設された第1の導電型の第5の半導体領域15と、第2の半導体領域12の一方の表面10A側に第4の半導体領域14と離間して配設された第1の導電型の第6の半導体領域16とを備えている。ここで、第1の実施の形態において、第1の導電型はn型であり、第2の導電型はp型である。従って、第1の半導体領域11、第4の半導体領域14、第5の半導体領域15及び第6の半導体領域はn型半導体領域であり、第2の半導体領域及び第3の半導体領域はp型半導体領域である。
【0032】
この双方向サイリスタ1は、第1の主サイリスタ、第2の主サイリスタ及びゲート機構部(補助サイリスタ)を備えている。第1の主サイリスタは、第4の半導体領域14、第2の半導体領域12、第1の半導体領域11及び第3の半導体領域13の4つの半導体領域により構成される。第2の主サイリスタは、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13及び第5の半導体領域15の4つの半導体領域により構成される。ゲート機構部は、第6の半導体領域16、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13及び第5の半導体領域15の5つの半導体領域により構成される。
【0033】
第1の実施の形態において、第1の半導体領域11は、n型コレクタ領域であり、n型シリコン単結晶基板の不純物密度をそのまま利用して形成される。この第1の半導体領域11は、例えば7.2×1013atoms/cm3−1.4×1013atoms/cm3の不純物密度に設定され、100μm−190μmの厚さを有する。
【0034】
第2の半導体領域12は、表面p型ベース領域であり、第1の半導体領域11の一方の表面10Aからp型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第2の半導体領域12は例えば5.0×1016atoms/cm3−3.0×1018atoms/cm3の不純物密度に設定される。第2の半導体領域12の一方の表面10Aから第1の半導体領域11までの接合深さは35μm−65μmに設定される。
【0035】
第3の半導体領域13は、裏面p型ベース領域であり、第1の半導体領域11の他方の表面10Bからp型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第3の半導体領域13は例えば5.0×1016atoms/cm3−3.0×1018atoms/cm3の不純物密度に設定される。第3の半導体領域13の他方の表面10Bから第1の半導体領域11までの接合深さは35μm−65μmに設定される。
【0036】
第4の半導体領域14は、表面n型エミッタ領域であり、第1の半導体領域11の一方の表面10A(実際には第2の半導体領域12の表面)からn型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第4の半導体領域14は例えば1.0×1019atoms/cm3−5.0×1020atoms/cm3の不純物密度に設定される。第4の半導体領域14の一方の表面10Aから第2の半導体領域12までの接合深さは15μm−35μmに設定される。
【0037】
第5の半導体領域15は、裏面n型エミッタ領域であり、第1の半導体領域11の他方の表面10B(実際には第3の半導体領域13の表面)からn型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第5の半導体領域15は例えば1.0×1019atoms/cm3−5.0×1020atoms/cm3の不純物密度に設定される。第5の半導体領域15の他方の表面10Bから第3の半導体領域13までの接合深さは15μm−45μmに設定される。
【0038】
第6の半導体領域16は、n型ゲート領域であり、第1の半導体領域11の一方の表面10A(実際には第2の半導体領域12の表面)からn型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第6の半導体領域16は例えば1.0×1019atoms/cm3−5.0×1020atoms/cm3の不純物密度に設定される。第6の半導体領域16の一方の表面10Aから第2の半導体領域12までの接合深さは15μm−35μmに設定される。第1の実施の形態においては、第4の半導体領域14、第6の半導体領域16のそれぞれは、同一の製造条件に設定されているので、同一製造工程により製造されている。
【0039】
第1の主電極21は、半導体基板10の一方の表面10A上に配設され、第2の半導体領域12及び第4の半導体領域14に電気的に接続される。この第1の主電極21は例えばスパッタリング法又は蒸着法により成膜されたアルミニウムにより構成されている。また、第1の主電極21には銅、ニッケル等の金属膜を使用することができる。
【0040】
ゲート電極23は、半導体基板10の一方の表面10A上に配設され、第2の半導体領域12及び第6の半導体領域16に電気的に接続される。第1の実施の形態において、ゲート電極23は第1の主電極21と同一導電性材料により形成されかつ同一導電層により構成されている。また、図1乃至図4においては図示していないが、実際にはゲート電極23と第1の主電極21との間には絶縁膜(パッシベーション膜)が配設されており、ゲート電極23と第1の主電極21との間は電気的に絶縁されている。
【0041】
第2の主電極22は、半導体基板10の他方の表面10B上に配設され、第3の半導体領域13及び第5の半導体領域15に電気的に接続される。第2の主電極22は前述の第1の主電極21と同一導電性材料により構成されている。
【0042】
このような基本的構成を有する第1の実施の形態に係る双方向サイリスタ1は、均一幅(一定の幅寸法Wg)を有しかつ長手方向に終端がない閉じた平面形状を有する第6の半導体領域16と、この第6の半導体領域16の幅方向の一方の側(第6の半導体領域16の外輪)に隣り合ってゲート電極23と第2の半導体領域12とを電気的に接続する第1の接続部31と、第6の半導体領域16の幅方向の一方の側において、第1の接続部31から第6の半導体領域16の長手方向の全周に渡って均一距離で離間して配設され、均一幅(一定の幅寸法We)を有しかつ長手方向に終端がない閉じた平面形状を有する第4の半導体領域14と、この第4の半導体領域14の幅方向の第1の接続部31とは反対側の一方の側(第4の半導体領域の外輪)に隣り合って第1の主電極21と第2の半導体領域12とを電気的に接続する第2の接続部32と、第6の半導体領域16の幅方向の一方の側と反対側の他方の側(第6の半導体領域16の内輪)において、第6の半導体領域16からこの第6の半導体領域16の長手方向の全周に渡って均一距離で離間して配設され、均一幅(一定の幅寸法Wb)を有しかつ長手方向に終端がない閉じた平面形状を有し、第1の主電極21と第2の半導体領域12とを電気的に接続する第3の接続部33と備えている。ここで、第1の接続部31と第2の接続部32との間の離間距離Aと、第1の接続部31と第3の接続部33との間の離間距離Bとは等しい事が好ましい。
【0043】
第1の実施の形態に係る双方向サイリスタ1においては、半導体基板10の一方の表面10Aの面法線の方向から見て(平面的に見て)、第3の接続部33の平面形状は一方の表面10Aの中心点Pを中心とする真円形状により構成されている。そして、第6の半導体領域16、第1の接続部31、第4の半導体領域14及び第2の接続部32の各々の平面形状は、第3の接続部33(中心点P)を中心とし、順次半径が大きくなる同心のリング形状により構成されている。換言すれば、第1の主サイリスタは、第6の半導体領域16のリング形状の外側に配設されている。
【0044】
また、第1の実施の形態の特徴に係る双方向サイリスタ1においては、第4の半導体領域14及び第5の半導体領域15のそれぞれの平面形状は、第6の半導体領域16の平面形状の中心点Pと同心となるリング形状により構成されている。換言すれば、第4の半導体領域14の一方の側(外輪)及び他方の側(内輪)並びに第5の半導体領域15の一方の側(外輪)及び他方の側(内輪)の平面形状はいずれも第6の半導体領域16の平面形状と同心となるリング形状により構成されている。
【0045】
第5の半導体領域15の一方の側は、半導体基板10の一方の表面10Aの面法線方向から見て第6の半導体領域16と重複する領域内(第6の半導体領域16の内輪と外輪との間)に配設されている。第6の半導体領域16の他方の側(内輪)と第5の半導体領域15の一方の側(外輪)との間は重複部40の幅Cに設定されている。すなわち、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13及び第5の半導体領域15を有する第2の主サイリスタは第6の半導体領域16から第3の接続部33側に配設されている。換言すれば、第2の主サイリスタは、第6の半導体領域16のリング形状の内側に配設されている。
【0046】
[双方向サイリスタの動作及び作用効果]
次に、前述の第1の実施の形態に係る双方向サイリスタ1の動作及び作用効果について図5乃至図8を用いて説明する。
【0047】
(1)第1のモード
図5に示すように、第1のモード(モード1)は、第1の主電極(T1)21を基準にして、第2の主電極(T2)22に正電位を印加し、ゲート電極(G)23に正電位を印加し、ターンオン動作を実行する。ここで、電子Eの流れは細い線幅の破線により示し、正孔H及びゲートトリガ電流IGTの流れは細い線幅の実線により示す。また、半導体基板10の他方の表面10Bから一方の表面10Aに向かう第1の主電流I1及び逆に一方の表面10Aから他方の表面10Bに向かう第2の主電流I2の流れは太い線幅の実線により示す。この表記方法は第1のモードに限らず第2のモード乃至第4のモードにおいても同様である。
【0048】
第1のモードにおいては、次の動作によって第1の主サイリスタがオン状態になる。まず、ゲート電極23から第1の接続部31、第2の半導体領域12、第2の接続部32のそれぞれを通して第1の主電極21にゲートトリガ電流IGTが流れる。これにより、第2の半導体領域12に電圧降下が生じ、第2の半導体領域12と第4の半導体領域14との間のpn接合が順バイアス状態となり、第4の半導体領域14から第2の半導体領域12に電子Eが注入される。第2の半導体領域12に注入された電子Eの一部は第1の半導体領域11に注入され、この第1の半導体領域11に電子Eが蓄積される。この結果、第3の半導体領域13から第1の半導体領域11に正孔Hの注入が生じる。第1の半導体領域11に注入された正孔Hの一部は第2の半導体領域12に注入され、第4の半導体領域14から第2の半導体領域12への電子Eの注入が増幅される。そして、最終的に、第2の主電極22、第3の半導体領域13、第1の半導体領域11、第2の半導体領域12、第4の半導体領域14及び第1の主電極21の電流経路、つまり第1の主サイリスタにおいて、第1の方向の主電流I1が流れる。
【0049】
この一連の第1の主サイリスタのトリガ機構において、第1の接続部31、第4の半導体領域14及び第3の接続部32のそれぞれが同一の中心点Pに対するリング形状により構成されているので、第1の接続部31と第3の接続部33との間の電位分布及びゲートトリガ電流IGTの分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流IGTにより第4の半導体領域14から第2の半導体領域12への電子Eの注入量、第3の半導体領域13から第1の半導体領域11への正孔Hの注入量は均一化され、中心点Pを中心として同心円状に均一なトリガ動作が行われる。
【0050】
また、第1のモードにおいては、第1の接続部31から第2の接続部32に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流IGTが流れるので、ターンオン動作の初期の動作領域つまり第4の半導体領域14の周辺長(エミッタ領域の周辺長)を長くし、第1の主サイリスタの初期通電領域を広げることで、第1の主サイリスタの通電初期に流れる電流密度を低減する事ができる。
【0051】
(2)第2のモード
図6に示すように、第2のモード(モード2)は、第1の主電極(T1)21を基準にして、第2の主電極(T2)22に正電位を印加し、ゲート電極(G)23に負電位を印加し、ターンオンを実行する。第2のモードにおいては、次の動作によって第1の主サイリスタがオン状態になる。
【0052】
まず、第1の主電極21から第3の接続部33、第2の半導体領域12、第1の接続部31のそれぞれを通してゲート電極23にゲートトリガ電流IGTが流れる。これにより、第2の半導体領域12に電圧降下が生じ、第2の半導体領域12と第6の半導体領域16との間のpn接合が順バイアス状態となり、第6の半導体領域16から第2の半導体領域12に電子Eが注入される。第2の半導体領域12に注入された電子Eの一部は第1の半導体領域11に注入され、この第1の半導体領域11に電子Eが蓄積される。この結果、第3の半導体領域13から第1の半導体領域11に正孔Hの注入が生じる。第1の半導体領域11に注入された正孔Hの一部は第2の半導体領域12に注入され、第6の半導体領域16から第2の半導体領域12への電子Eの注入が増幅される。そして、最終的に、第6の半導体領域16、第2の半導体領域12、第1の半導体領域11及び第3の半導体領域13の電流経路、つまりゲート機構部分(補助サイリスタ)が導通状態になる。
【0053】
このゲート機構部分が導通状態になると、このゲート機構部分の電子E及び正孔Hの注入動作がゲート機構部分に近接している第1の主サイリスタに転移し若しくは波及し、この第1の主サイリスタのターンオン動作が開始される。第1のモードと同様に、第1の主サイリスタにおいては、第2の主電極22から第1の主電極21に、第3の半導体領域13、第1の半導体領域11、第2の半導体領域12、第4の半導体領域14のそれぞれを通して第1の方向の主電流I1が流れる。
【0054】
この一連のゲート機構部分並びに第1の主サイリスタのトリガ機構において、第6の半導体領域16、第1の接続部31、及び第3の接続部33のそれぞれが同一の中心点Pに対するリング形状により構成されているので、第1の接続部31と第3の接続部33との間の電位分布及びゲートトリガ電流IGTの電流分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流IGTにより第6の半導体領域16から第2の半導体領域12への電子Eの注入量、第3の半導体領域13から第1の半導体領域11への正孔Hの注入量は均一化され、中心点Pを中心として同心円状に均一なトリガ動作が行われる。
【0055】
また、第2のモードにおいては、第3の接続部33から第1の接続部31に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流IGTが流れるので、ターンオン動作の初期の動作領域つまり第6の半導体領域16の周辺長(エミッタ領域の周辺長)を長くし、第1の主サイリスタの初期通電領域を広げることで、第1の主サイリスタの通電初期に流れる電流密度を低減する事ができる。
【0056】
(3)第3のモード
図7に示すように、第3のモード(モード3)は、第1の主電極(T1)21を基準にして第2の主電極(T2)22が負電位のときに、ゲート電極(G)23を負電位にし、ターンオンを実行する。第3のモードにおいては、次の動作によって第2の主サイリスタがオン状態になる。
【0057】
まず、第1の主電極21から第3の接続部33、第2の半導体領域12、第1の接続部31のそれぞれを通してゲート電極23にゲートトリガ電流IGTが流れる。これにより、第2の半導体領域12に電圧降下が生じ、第2の半導体領域12と第6の半導体領域16との間のpn接合が順バイアス状態となり、第6の半導体領域16から第2の半導体領域12に電子Eが注入される。第2の半導体領域12に注入された電子Eの一部は第1の半導体領域11に注入され、この第1の半導体領域11に電子Eが蓄積される。この結果、第1の半導体領域11と第2の半導体領域12との間のpn接合の順バイアス状態が強められ、第2の半導体領域12から第1の半導体領域11に正孔Hの注入が生じる。この正孔Hは、第1の半導体領域11、第3の半導体領域13のそれぞれを経て第2の主電極22に流れる。この正孔Hの流れにより第3の半導体領域13に電圧降下が生じ、第3の半導体領域13と第5の半導体領域15との間のpn接合が順バイアス状態になり、第5の半導体領域15から第3の半導体領域13に電子Eが注入される。この電子Eの一部は第1の半導体領域11に注入される。これにより、ゲート機構部分(補助サイリスタ)が導通状態になる。
【0058】
このゲート機構部分が導通状態になると、このゲート機構部分の電子E及び正孔Hの注入動作がゲート機構部分に近接している第2の主サイリスタに転移し若しくは波及し、この第2の主サイリスタのターンオン動作が開始される。すなわち、第2の主サイリスタにおいては、第1の主電極21から第2の主電極22に、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13、第5の半導体領域15のそれぞれを通して第2の方向の主電流I2が流れる。
【0059】
この一連のゲート機構部分並びに第2の主サイリスタのトリガ機構において、第6の半導体領域16、第1の接続部31、第3の接続部33、第5の半導体領域15と第6の半導体領域16との重複部40のそれぞれが同一の中心点Pに対するリング形状により構成されているので、第1の接続部31と第3の接続部33との間の電位分布及びゲートトリガ電流IGTの分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流IGTにより第6の半導体領域16から第2の半導体領域12への電子Eの注入量、第5の半導体領域15から第1の半導体領域11への電子Eの注入量は均一化され、中心点Pを中心として同心円状に均一なトリガ動作が行われる。
【0060】
また、第3のモードにおいては、第3の接続部33から第1の接続部31に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流IGTが流れるので、ターンオン動作の初期の動作領域つまり第6の半導体領域16の周辺長(エミッタ領域の周辺長)を長くし、第2の主サイリスタの初期通電領域を広げることで、第2の主サイリスタの通電初期に流れる電流密度を低減する事ができる。
【0061】
また、従来の双方向サイリスタの場合、第3のモードは第1のモードよりも低感度となってしまうが、第3の接続部33が第6の半導体領域16よりも内側に形成されるため、ゲートトリガ電流IGTの電流密度を高める事ができる。従って、第3のモードの感度を高める事ができるとともに、第1のモードと第3のモードとの感度の差を改善する事ができる。
【0062】
(4)第4のモード
図8に示すように、第4のモード(モード4)は、第1の主電極(T1)21を基準にして、第2の主電極(T2)22に負電位を印加し、ゲート電極(G)23に正電位を印加し、ターンオン動作を実行する。第4のモードにおいては、次の動作によって第2の主サイリスタがオン状態になる。
【0063】
まず、ゲート電極23から第1の接続部31、第2の半導体領域12、第2の接続部32のそれぞれを通して第1の主電極21にゲートトリガ電流IGTが流れる。これにより、第2の半導体領域12に電圧降下が生じ、第2の半導体領域12と第4の半導体領域14との間のpn接合が順バイアス状態となり、第4の半導体領域14から第2の半導体領域12に電子Eが注入される。第2の半導体領域12に注入された電子Eの一部は第1の半導体領域11に注入され、この第1の半導体領域11に電子Eが蓄積される。この結果、第1の半導体領域11と第2の半導体領域12との間のpn接合の順バイアスが強められ、第2の半導体領域12から第1の半導体領域11に正孔Hの注入が生じる。この正孔Hは、第1の半導体領域11、第3の半導体領域13のそれぞれを経て第2の主電極22に流れる。これにより、第3の半導体領域13に電圧降下が生じ、第3の半導体領域13と第5の半導体領域15との間のpn接合が順バイアス状態になり、第5の半導体領域15から第3の半導体領域13に電子Eが注入される。この電子Eは第1の半導体領域11に注入される。
【0064】
この結果、第3のモードと同様に、第2の主サイリスタのターンオン動作が開始される。すなわち、第2の主サイリスタにおいては、第1の主電極21から第2の主電極22に、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13、第5の半導体領域15のそれぞれを通して第2の方向の主電流I2が流れる。
【0065】
この一連のゲート機構部分並びに第2の主サイリスタのトリガ機構において、第1の接続部31、第2の接続部32、第4の半導体領域14、第5の半導体領域15と第6の半導体領域16との重複部40のそれぞれが同一の中心点Pに対するリング形状により構成されているので、第1の接続部31と第2の接続部32との間の電位分布及びゲートトリガ電流IGTの電流分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流IGTにより第4の半導体領域14から第2の半導体領域12への電子Eの注入量、第5の半導体領域15から第1の半導体領域11への電子Eの注入量は均一化され、中心点Pを中心として同心円状に均一なトリガ動作が行われる。
【0066】
また、第4のモードにおいては、第1の接続部31から第2の接続部32に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流IGTが流れるので、ターンオン動作の初期の動作領域つまり第4の半導体領域14の周辺長(エミッタ領域の周辺長)を長くし、第2の主サイリスタの通電初期に流れる電流密度を低減することができる。
【0067】
第1の実施の形態に係る双方向サイリスタ1においては、ゲート電極23の一方の側に第1の主サイリスタ、ゲート電極23の他方の側に第2の主サイリスタが配設されている。特に、第1の実施形態に係る双方向サイリスタ1において、第5の半導体領域5と第6の半導体領域6の重複部40がゲート電極23の一方の側にあり、第4の半導体領域が他方の側にある。このような構成により、2つの第1の主サイリスタと第2の主サイリスタとの間が空間的に分離されるので、第1の主サイリスタと第2の主サイリスタとの間の相互の影響による誤動作を防止することができ、転流時臨界電圧上昇率(dv/dt)c耐量を向上することができる。
【0068】
このように第1の実施の形態に係る双方向サイリスタ1においては、第1及び第2の主サイリスタの初期通電領域を広げて第1及び第2の主サイリスタの通電初期に流れる電流密度を低減するとともに、転流時臨界電圧上昇率(dv/dt)cを改善することができる。
【0069】
(第2の実施の形態)
本発明の第2の実施の形態は、前述の第1の実施の形態に係る双方向サイリスタ1において、ゲート電極23特に第1の接続部31を中心として、第4の半導体領域14及び第2の接続部32と第3の接続部33との配置位置を反転させた例を説明するものである。
【0070】
[双方向サイリスタのデバイス構造]
第2の実施の形態に係る双方向サイリスタ1の各部の符号は前述の第1の実施の形態に係る双方向サイリスタ1の基本構造と同じとする。すなわち、双方向サイリスタ1は、図9に示すように、半導体基板10と、半導体基板10の一方の表面10A(図9中、上側表面)上に配設された第1の主電極21(T1)及びゲート電極23(G)と、半導体基板10の一方の表面10Aと反対の他方の表面10B(図9中、下側裏面)上に配設された第2の主電極22(T2)とを備えている。
【0071】
半導体基板10は、第1の導電型の第1の半導体領域11と、第1の半導体領域11の一方の表面10A側に隣接して配設された第1の導電型とは逆の第2の導電型の第2の半導体領域12と、第1の半導体領域11の他方の表面10B側に隣接して配設された第2の導電型の第3の半導体領域13と、第2の半導体領域12の一方の表面10A側に配設された第1の導電型の第4の半導体領域14と、第3の半導体領域13の他方の表面10B側に配設された第1の導電型の第5の半導体領域15と、第2の半導体領域12の一方の表面10A側に第4の半導体領域14と離間して配設された第1の導電型の第6の半導体領域16とを備えている。ここで、第1の実施の形態と同様に、第2の実施の形態において、第1の導電型はn型であり、第2の導電型はp型である。
【0072】
このような基本的構成を有する第2の実施の形態に係る双方向サイリスタ1は、均一幅(一定の幅寸法Wg)を有しかつ長手方向に終端がない閉じた平面形状を有する第6の半導体領域16と、この第6の半導体領域16の幅方向の他方の側(第6の半導体領域16の内輪)に隣り合ってゲート電極23と第2の半導体領域12とを電気的に接続する第1の接続部31と、第6の半導体領域16の幅方向の他方の側において、第1の接続部31から第6の半導体領域16の長手方向の全周に渡って均一距離で離間して配設され、均一幅(一定の幅寸法We)を有しかつ長手方向に終端がない閉じた平面形状を有する第4の半導体領域14と、この第4の半導体領域14の幅方向の第1の接続部31とは反対側の他方の側(第4の半導体領域の内輪)に隣り合って第1の主電極21と第2の半導体領域12とを電気的に接続する第2の接続部32と、第6の半導体領域16の幅方向の他方の側と反対側の一方の側(第6の半導体領域16の外輪)において、第6の半導体領域16からこの第6の半導体領域16の長手方向の全周に渡って均一距離で離間して配設され、均一幅(一定の幅寸法Wb)を有しかつ長手方向に終端がない閉じた平面形状を有し、第1の主電極21と第2の半導体領域12とを電気的に接続する第3の接続部33と備えている。第1の接続部31と第2の接続部32との間の離間距離Aと、第1の接続部31と第3の接続部33との間の離間距離Bとは等しい事が好ましい。
【0073】
すなわち、双方向サイリスタ1は、第2の接続部32、第4の半導体領域14、第1の接続部31、第6の半導体領域16及び第3の接続部33のそれぞれの平面形状が、第2の接続部32を中心とする(中心点Pを中心とする)同心のリング形状により構成されている。第1の実施の実施の形態に係る双方向サイリスタ1は、中心点Pからその周囲に向かって、第3の接続部33、第6の半導体領域16、第1の接続部31、第4の半導体領域14、第2の接続部32のそれぞれをレイアウトしていることに対して、第2の実施の形態に係る双方向サイリスタ1は反転されたレイアウトを有する。それ以外の基本構造は、第1の実施の形態に係る双方向サイリスタ1と第2の実施の形態に係る双方向サイリスタ1との間では同一である。また、双方向サイリスタ1のターンオン動作は前述の第1のモード乃至第4のモードにおいて同一であるので、ここでの説明は省略する。
【0074】
[双方向サイリスタの作用効果]
以上説明したように、第2の形態に係る双方向サイリスタ1においては、前述の第1の実施の形態に係る双方向サイリスタ1により得られる作用効果と同様の作用効果を奏することができる。
【0075】
(第3の実施の形態)
本発明の第3の実施の形態は、前述の第1の実施の形態並びに第2の実施の形態に係る双方向サイリスタ1において、各々の半導体領域や各々の電極の平面形状を変えた例を説明するものである。
【0076】
[第1の変形例]
図10(A)及び図10(B)に示す第3の実施の形態の第1の変形例に係る双方向サイリスタ1は、前述の第1の実施の形態に係る双方向サイリスタ1の第4の半導体領域14,第5の半導体領域15、第6の半導体領域16、第1の接続部31、第2の接続部32、第3の接続部33、第4の接続部34のそれぞれの平面形状を楕円リング形状により構成している。これらの平面形状以外の双方向サイリスタ1の基本構造は、第1の実施の形態に係る双方向サイリスタ1と同一である。楕円リング形状は長手方向に終端がない閉じた形状である。
【0077】
また、第1の変形例に係る双方向サイリスタ1は、前述の第2の実施の形態に係る双方向サイリスタ1においてこのような平面形状により構成してもよい。
【0078】
[第2の変形例]
図11(A)及び図11(B)に示す第3の実施の形態の第2の変形例に係る双方向サイリスタ1は、前述の第1の実施の形態に係る双方向サイリスタ1の第1の主電極(T1)21、第2の主電極(T2)22、ゲート電極(G)23、第4の半導体領域14,第5の半導体領域15、第6の半導体領域16,第1の接続部31,第2の接続部32、第3の接続部33のそれぞれの平面形状を多角形のリング形状により構成している。多角形のリング形状は、ここでは方形のリング形状であるが、三角形のリング形状や五角形以上の多角形のリング形状であってもよい。この多角形のリング形状は長手方向に終端がない閉じた形状である。また、多角形のリング形状においては、角部分の電流密度が高くなり、電界集中が発生し易くなるので、適度な曲率半径の円弧を持たせることが好ましい。これらの平面形状以外の双方向サイリスタ1の基本構造は、第1の実施の形態に係る双方向サイリスタ1と同一である。
【0079】
また、第2の変形例に係る双方向サイリスタ1は、前述の第2の実施の形態に係る双方向サイリスタ1においてこのような平面形状により構成してもよい。
【0080】
(その他の実施の形態)
上記のように、本発明を第1の実施の形態乃至第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、本発明は、前述の双方向サイリスタ1の第1の半導体領域11〜第6の半導体領域16の導電型を反転させてもよい。
【図面の簡単な説明】
【0081】
【図1】本発明の第1の実施の形態に係る双方向サイリスタの断面図である。
【図2】図1に示す双方向サイリスタの電極を除いた各半導体領域並びに接続部のレイアウトを示す平面図である。
【図3】図1に示す双方向サイリスタの電極のレイアウトを示す平面図である。
【図4】図1に示す双方向サイリスタの電極を除いた各半導体領域のレイアウトを示す低面図である。
【図5】図1に示す双方向サイリスタの第1のモードの動作状態を示す断面図である。
【図6】第2のモードの動作状態を示す断面図である。
【図7】第3のモードの動作状態を示す断面図である。
【図8】第4のモードの動作状態を示す断面図である。
【図9】本発明の第2の実施の形態に係る双方向サイリスタの断面図である。
【図10】(A)は本発明の第3の実施の形態の第1の変形例に係る双方向サイリスタの平面図、(B)は(A)に示す双方向サイリスタの底面図である。
【図11】(A)は本発明の第3の実施の形態の第2の変形例に係る双方向サイリスタの平面図、(B)は(A)に示す双方向サイリスタの底面図である。
【図12】本発明の背景技術に係る双方向サイリスタの電極のレイアウトを示す平面図である。
【図13】背景技術に係る双方向サイリスタの電極を除いた各半導体領域のレイアウトを示す平面図である。
【図14】背景技術に係る双方向サイリスタの断面図である。
【図15】背景技術に係る双方向サイリスタの低面図である。
【符号の説明】
【0082】
1…双方向サイリスタ
10…半導体基板
11…第1の半導体領域
12…第2の半導体領域
13…第3の半導体領域
14…第4の半導体領域
15…第5の半導体領域
16…第6の半導体領域
21、T1…第1の主電極
22、T2…第2の主電極
23、G…ゲート電極
31…第1の接続部
32…第2の接続部
33…第3の接続部
【技術分野】
【0001】
本発明は、双方向サイリスタに関し、特に電流上昇率並びに転流時臨界電圧上昇率を改善したトライアック(TRIAC;Triode AC Switch)と称される双方向サイリスタに関する。
【背景技術】
【0002】
下記特許文献1に開示されている双方向サイリスタは、ランプの点灯及び非点灯の動作制御、交流電流の導通及び非導通の動作制御等を行う制御素子として使用することができる。
【0003】
例えば、コーナーゲート構造を有する双方向サイリスタは図12乃至図15に示すように構成されている。ここで、図12は双方向サイリスタの第1の主電極及びゲート電極の平面形状を示す平面図、図13は双方向サイリスタの表面側の半導体領域の平面形状を示す平面図、図14は双方向サイリスタの断面構造図、図15は双方向サイリスタの裏面側の半導体領域の平面形状を示す裏面図である。なお、図14に示す断面図は、図12、図13、図15の各図において切断線F14−F14における断面図である。
【0004】
コーナーゲート構造を有する双方向サイリスタは、図12及び図14に示すように、半導体基板100の表面(図14中、上側表面)100A上に第1の主電極111及びゲート電極112が配設され、半導体基板100の裏面(図14中、下側表面)100B上に第2の主電極113が配設されている。半導体基板100は、n型半導体領域101と、n型半導体領域101の表面100A側に隣接して配設されたp型ベース領域102と、n型半導体領域101の裏面100B側に隣接して配設されたp型ベース領域103と、p型ベース領域102の表面100A側に配設されたn型エミッタ領域104と、p型ベース領域103の裏面側100B側に配設されたn型エミッタ領域105と、p型ベース領域102の表面100A側であってn型エミッタ領域104に離間して配設されたn型ゲート領域106とを備えている。
【0005】
第1の主電極111は、p型ベース領域102上及びn型エミッタ領域104上に配設されており、双方に電気的に接続されている。ゲート電極112は、p型半導体領域102上及びn型ゲート領域106上に配設され、双方に電気的に接続されている。第2の主電極113は、p型ベース領域103及びn型エミッタ領域104上に配設されており、双方に電気的に接続されている。
【0006】
ゲート領域106及びゲート電極112は、図13中、半導体基板100の表面100Aの左下コーナーに配設されている。n型エミッタ領域104は、半導体基板100Aの左辺及び左上コーナーから右上コーナーに渡って配設されている。また、n型エミッタ領域105は、半導体基板100の裏面100Bの左下コーナー及び下辺から右上コーナーに渡って配設されている。
【0007】
この種の双方向サイリスタは、n型エミッタ領域104、p型ベース領域102、n型半導体領域101及びp型ベース領域103の4つの半導体領域により構成される第1の主サイリスタと、p型ベース領域102、n型半導体領域101、p型ベース領域103及びn型エミッタ領域105の4つの半導体領域により構成される第2の主サイリスタと、n型ゲート領域106、p型ベース領域102、n型半導体領域101、p型ベース領域103及びnエミッタ領域105により構成されるゲート機構部(補助サイリスタ)とを有する。そして、双方向サイリスタは以下の4つのモードにおいてターンオン動作を行う。
【0008】
(1)第1のモード
第1のモードは、第1の主電極111を基準にして第2の主電極113が正電位のときに、ゲート電極112を正電位にし、ターンオンを実行する。この第1のモードにおいては、第2の主電極113からp型ベース領域103、n型半導体領域101、p型ベース領域102、n型エミッタ領域104のそれぞれを通して第1の主電極111に主電流が流れる。
【0009】
(2)第2のモード
第2のモードは、第1の主電極111を基準にして第2の主電極113が正電位のときに、ゲート電極112を負電位にし、ターンオンを実行する。第2のモードにおいては、第1のモードと同様に、第2の主電極113からp型ベース領域103、n型半導体領域101、p型ベース領域102、n型エミッタ領域104のそれぞれを通して第1の主電極111に主電流が流れる。
【0010】
(3)第3のモード
第3のモードは、第1の主電極111を基準にして第2の主電極113が負電位のときに、ゲート電極112を負電位にし、ターンオンを実行する。第3のモードにおいては、第1の主電極111からp型ベース領域102、n型半導体領域101、p型ベース領域103、n型エミッタ領域105のそれぞれを通して第2の主電極113に主電流が流れる。
【0011】
(4)第4のモード
第4のモードは、第1の主電極111を基準にして第2の主電極113が負電位のときに、ゲート電極112を正電位にし、ターンオンを実行する。第4のモードにおいては、第3のモードと同様に、第1の主電極111からp型ベース領域102、n型半導体領域101、p型ベース領域103、n型エミッタ領域105のそれぞれを通して第2の主電極113に主電流が流れる。
【特許文献1】特公昭50−8314号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
しかしながら、前述の双方向サイリスタにおいては、以下の点について配慮がなされていなかった。
【0013】
(1)第1の主サイリスタ及び第2の主サイリスタの相互の構造や形状には対称性がないので、第1の主電極111とゲート電極112との間の電位分布や素子トリガー時の電流分布が不均一になる。このため、第1及び第2の主サイリスタの通電初期に流れる電流密度が大きいと、電流集中により双方向サイリスタに破壊が生じる。
【0014】
(2)第1及び第2の主サイリスタの通電初期に流れる電流密度を低減するためには、双方の主サイリスタの通電初期に動作する領域を広げ、かつ双方の主サイリスタをより均一に動作させる必要がある。しかしながら、前述のように、第1及び第2の主サイリスタの相互の構造や形状には対称性がないので、双方の主サイリスタにおいて均一な動作をすることが難しく、電流集中が発生しやすい。
【0015】
(3)前述の双方向サイリスタが例えば交流電流の制御素子として使用される場合において、第1の主サイリスタ、第2の主サイリスタのそれぞれは交互に動作する。このとき、一方の主サイリスタが非導通(オフ)状態にあっても半導体基板100内にはキャリアが残存し、この残存するキャリアが逆方向電圧印加時にトリガー電流となり、導通(オン)状態となる誤動作が生じる。この誤動作は逆方向電圧の立ち上がりが速いほど発生しやすい。ここで、誤動作に対する耐量は転流時臨界電圧上昇率(dv/dt)cによって定義されている。この転流時臨界電圧上昇率(dv/dt)cを大きくすれば、誤動作を防止することができる。
【0016】
(4)転流時臨界電圧上昇率(dv/dt)cを改善するためには、双方の主サイリスタ内に残存するキャリアが相互に影響を及ぼさない構造を採用することが重要である。第1の主サイリスタと第2の主サイリスタとの間の離間距離を大きくすれば、残存するキャリアの相互の影響は小さくなる。しかしながら、半導体チップサイズが増大し、双方向サイリスタの小型化を実現することが難しい。
【0017】
(5)また、主サイリスタ内にキャリアを捕獲する重金属を拡散し、キャリアのライフタイムを短縮することにより、残存するキャリアを消滅させる技術を採用することが可能である。この技術を採用すれば、転流時臨界電圧上昇率(dv/dt)cを改善することができる。しかしながら、重金属は双方向サイリスタの電気的特性や物理的特性に悪影響を及ぼす。例えば、重金属は、ゲートトリガー電流IGTの増加を招き、又素子抵抗の増加に伴う発熱量の増加によって電流上昇率(di/dt)耐量の低下を誘発する。
【0018】
本発明は上記課題を解決するためになされたものである。従って、本発明は、双方の主サイリスタの通電初期に流れる電流密度を低減するとともに、転流時臨界電圧上昇率(dv/dt)cを改善することができる双方向サイリスタを提供することである。更に、本発明は、小型化を実現しつつ、電気的特性や物理的特性を向上することができる双方向サイリスタを提供することである。
【課題を解決するための手段】
【0019】
上記課題を解決するために、本発明の実施の形態に係る双方向サイリスタは、半導体基板と、半導体基板の一方の表面上に配設された第1の主電極及びゲート電極と、半導体基板の一方の表面と反対の他方の表面上に配設された第2の主電極と、を備え、半導体基板が、第1の導電型の第1の半導体領域と、第1の半導体領域の一方の表面側に隣接して配設された第1の導電型とは逆の第2の導電型の第2の半導体領域と、第1の半導体領域の他方の表面側に隣接して配設された第2の導電型の第3の半導体領域と、第2の半導体領域の一方の表面側に配設された第1の導電型の第4の半導体領域と、第3の半導体領域の他方の表面側に配設された第1の導電型の第5の半導体領域と、第2の半導体領域の一方の表面側に第4の半導体領域と離間して配設された第1の導電型の第6の半導体領域と、を備え、第1の主電極が第2の半導体領域及び第4の半導体領域に電気的に接続され、第2の主電極が第3の半導体領域及び第5の半導体領域に電気的に接続され、ゲート電極が第2の半導体領域及び第6の半導体領域に電気的に接続された双方向サイリスタであって、長手方向に終端がない閉じた平面形状を有する第6の半導体領域と、第6の半導体領域の幅方向の一方の側に隣り合ってゲート電極と第2の半導体領域とを電気的に接続する第1の接続部と、第6の半導体領域の幅方向の一方の側において、第1の接続部から第6の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する第4の半導体領域と、第4の半導体領域の幅方向の第1の接続部とは反対側の一方の側に隣り合って第1の主電極と第2の半導体領域とを電気的に接続する第2の接続部と、第6の半導体領域の幅方向の一方の側と反対側の他方の側において、第6の半導体領域から第6の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、第1の主電極と第2の半導体領域とを電気的に接続する第3の接続部と、を備える。
【0020】
本発明に係る双方向サイリスタにおいて、第1の接続部から均一距離離間し均一幅を有する第2の接続部、均一幅を有する第4の半導体領域の平面形状が同心のリング形状であることが好ましい。
【0021】
また、本発明に係る双方向サイリスタにおいて、第3の接続部から均一距離離間し均一幅を有する第1の接続部、第6の半導体領域の平面形状が、同心のリング形状であることが好ましい。
【0022】
また、本発明に係る双方向サイリスタにおいて、第5の半導体領域の平面形状は、長手方向に終端がない閉じた平面形状を有し、半導体基板の一方の表面の法線方向から見て第5の半導体領域と第6の半導体領域との重複部が均一幅を有し、同心のリング形状であることが好ましい。
【0023】
また、本発明に係る双方向サイリスタにおいて、第6の半導体領域の平面形状がリング形状により構成され、第4の半導体領域の平面形状が第6の半導体領域の外側に形成され、第5の半導体領域の平面形状が第6の半導体領域の内側に形成されていることが好ましい。
【0024】
また、本発明に係る双方向サイリスタにおいて、第6の半導体領域の平面形状がリング形状により構成され、第4の半導体領域の平面形状が第6の半導体領域の内側に形成され、第5の半導体領域の平面形状が第6の半導体領域の外側に形成されていることが好ましい。
【発明の効果】
【0025】
本発明によれば、第1及び第2の主サイリスタの通電初期に流れる電流密度を低減するとともに、転流時臨界電圧上昇率(dv/dt)cを改善することができる双方向サイリスタを提供することができる。
【0026】
更に、本発明によれば、小型化を実現しつつ、電気的特性や物理的特性を向上することができる双方向サイリスタを提供することができる。
【発明を実施するための最良の形態】
【0027】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【0028】
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【0029】
(第1の実施の形態)
本発明の第1の実施の形態は、この発明の基本的な構造を有する双方向サイリスタを説明するものである。
【0030】
[双方向サイリスタのデバイス構造]
図1乃至図4に示すように、第1の実施の形態に係る双方向サイリスタ(トライアック)1は、半導体基板10と、半導体基板10の一方の表面10A(図1中、上側表面)上に配設された第1の主電極21(T1)及びゲート電極23(G)と、半導体基板10の一方の表面10Aと反対の他方の表面10B(図1中、下側裏面)上に配設された第2の主電極22(T2)とを備えている。
【0031】
半導体基板10は、第1の導電型の第1の半導体領域11と、第1の半導体領域11の一方の表面10A側に隣接して配設された第1の導電型とは逆の第2の導電型の第2の半導体領域12と、第1の半導体領域11の他方の表面10B側に隣接して配設された第2の導電型の第3の半導体領域13と、第2の半導体領域12の一方の表面10A側に配設された第1の導電型の第4の半導体領域14と、第3の半導体領域13の他方の表面10B側に配設された第1の導電型の第5の半導体領域15と、第2の半導体領域12の一方の表面10A側に第4の半導体領域14と離間して配設された第1の導電型の第6の半導体領域16とを備えている。ここで、第1の実施の形態において、第1の導電型はn型であり、第2の導電型はp型である。従って、第1の半導体領域11、第4の半導体領域14、第5の半導体領域15及び第6の半導体領域はn型半導体領域であり、第2の半導体領域及び第3の半導体領域はp型半導体領域である。
【0032】
この双方向サイリスタ1は、第1の主サイリスタ、第2の主サイリスタ及びゲート機構部(補助サイリスタ)を備えている。第1の主サイリスタは、第4の半導体領域14、第2の半導体領域12、第1の半導体領域11及び第3の半導体領域13の4つの半導体領域により構成される。第2の主サイリスタは、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13及び第5の半導体領域15の4つの半導体領域により構成される。ゲート機構部は、第6の半導体領域16、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13及び第5の半導体領域15の5つの半導体領域により構成される。
【0033】
第1の実施の形態において、第1の半導体領域11は、n型コレクタ領域であり、n型シリコン単結晶基板の不純物密度をそのまま利用して形成される。この第1の半導体領域11は、例えば7.2×1013atoms/cm3−1.4×1013atoms/cm3の不純物密度に設定され、100μm−190μmの厚さを有する。
【0034】
第2の半導体領域12は、表面p型ベース領域であり、第1の半導体領域11の一方の表面10Aからp型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第2の半導体領域12は例えば5.0×1016atoms/cm3−3.0×1018atoms/cm3の不純物密度に設定される。第2の半導体領域12の一方の表面10Aから第1の半導体領域11までの接合深さは35μm−65μmに設定される。
【0035】
第3の半導体領域13は、裏面p型ベース領域であり、第1の半導体領域11の他方の表面10Bからp型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第3の半導体領域13は例えば5.0×1016atoms/cm3−3.0×1018atoms/cm3の不純物密度に設定される。第3の半導体領域13の他方の表面10Bから第1の半導体領域11までの接合深さは35μm−65μmに設定される。
【0036】
第4の半導体領域14は、表面n型エミッタ領域であり、第1の半導体領域11の一方の表面10A(実際には第2の半導体領域12の表面)からn型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第4の半導体領域14は例えば1.0×1019atoms/cm3−5.0×1020atoms/cm3の不純物密度に設定される。第4の半導体領域14の一方の表面10Aから第2の半導体領域12までの接合深さは15μm−35μmに設定される。
【0037】
第5の半導体領域15は、裏面n型エミッタ領域であり、第1の半導体領域11の他方の表面10B(実際には第3の半導体領域13の表面)からn型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第5の半導体領域15は例えば1.0×1019atoms/cm3−5.0×1020atoms/cm3の不純物密度に設定される。第5の半導体領域15の他方の表面10Bから第3の半導体領域13までの接合深さは15μm−45μmに設定される。
【0038】
第6の半導体領域16は、n型ゲート領域であり、第1の半導体領域11の一方の表面10A(実際には第2の半導体領域12の表面)からn型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第6の半導体領域16は例えば1.0×1019atoms/cm3−5.0×1020atoms/cm3の不純物密度に設定される。第6の半導体領域16の一方の表面10Aから第2の半導体領域12までの接合深さは15μm−35μmに設定される。第1の実施の形態においては、第4の半導体領域14、第6の半導体領域16のそれぞれは、同一の製造条件に設定されているので、同一製造工程により製造されている。
【0039】
第1の主電極21は、半導体基板10の一方の表面10A上に配設され、第2の半導体領域12及び第4の半導体領域14に電気的に接続される。この第1の主電極21は例えばスパッタリング法又は蒸着法により成膜されたアルミニウムにより構成されている。また、第1の主電極21には銅、ニッケル等の金属膜を使用することができる。
【0040】
ゲート電極23は、半導体基板10の一方の表面10A上に配設され、第2の半導体領域12及び第6の半導体領域16に電気的に接続される。第1の実施の形態において、ゲート電極23は第1の主電極21と同一導電性材料により形成されかつ同一導電層により構成されている。また、図1乃至図4においては図示していないが、実際にはゲート電極23と第1の主電極21との間には絶縁膜(パッシベーション膜)が配設されており、ゲート電極23と第1の主電極21との間は電気的に絶縁されている。
【0041】
第2の主電極22は、半導体基板10の他方の表面10B上に配設され、第3の半導体領域13及び第5の半導体領域15に電気的に接続される。第2の主電極22は前述の第1の主電極21と同一導電性材料により構成されている。
【0042】
このような基本的構成を有する第1の実施の形態に係る双方向サイリスタ1は、均一幅(一定の幅寸法Wg)を有しかつ長手方向に終端がない閉じた平面形状を有する第6の半導体領域16と、この第6の半導体領域16の幅方向の一方の側(第6の半導体領域16の外輪)に隣り合ってゲート電極23と第2の半導体領域12とを電気的に接続する第1の接続部31と、第6の半導体領域16の幅方向の一方の側において、第1の接続部31から第6の半導体領域16の長手方向の全周に渡って均一距離で離間して配設され、均一幅(一定の幅寸法We)を有しかつ長手方向に終端がない閉じた平面形状を有する第4の半導体領域14と、この第4の半導体領域14の幅方向の第1の接続部31とは反対側の一方の側(第4の半導体領域の外輪)に隣り合って第1の主電極21と第2の半導体領域12とを電気的に接続する第2の接続部32と、第6の半導体領域16の幅方向の一方の側と反対側の他方の側(第6の半導体領域16の内輪)において、第6の半導体領域16からこの第6の半導体領域16の長手方向の全周に渡って均一距離で離間して配設され、均一幅(一定の幅寸法Wb)を有しかつ長手方向に終端がない閉じた平面形状を有し、第1の主電極21と第2の半導体領域12とを電気的に接続する第3の接続部33と備えている。ここで、第1の接続部31と第2の接続部32との間の離間距離Aと、第1の接続部31と第3の接続部33との間の離間距離Bとは等しい事が好ましい。
【0043】
第1の実施の形態に係る双方向サイリスタ1においては、半導体基板10の一方の表面10Aの面法線の方向から見て(平面的に見て)、第3の接続部33の平面形状は一方の表面10Aの中心点Pを中心とする真円形状により構成されている。そして、第6の半導体領域16、第1の接続部31、第4の半導体領域14及び第2の接続部32の各々の平面形状は、第3の接続部33(中心点P)を中心とし、順次半径が大きくなる同心のリング形状により構成されている。換言すれば、第1の主サイリスタは、第6の半導体領域16のリング形状の外側に配設されている。
【0044】
また、第1の実施の形態の特徴に係る双方向サイリスタ1においては、第4の半導体領域14及び第5の半導体領域15のそれぞれの平面形状は、第6の半導体領域16の平面形状の中心点Pと同心となるリング形状により構成されている。換言すれば、第4の半導体領域14の一方の側(外輪)及び他方の側(内輪)並びに第5の半導体領域15の一方の側(外輪)及び他方の側(内輪)の平面形状はいずれも第6の半導体領域16の平面形状と同心となるリング形状により構成されている。
【0045】
第5の半導体領域15の一方の側は、半導体基板10の一方の表面10Aの面法線方向から見て第6の半導体領域16と重複する領域内(第6の半導体領域16の内輪と外輪との間)に配設されている。第6の半導体領域16の他方の側(内輪)と第5の半導体領域15の一方の側(外輪)との間は重複部40の幅Cに設定されている。すなわち、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13及び第5の半導体領域15を有する第2の主サイリスタは第6の半導体領域16から第3の接続部33側に配設されている。換言すれば、第2の主サイリスタは、第6の半導体領域16のリング形状の内側に配設されている。
【0046】
[双方向サイリスタの動作及び作用効果]
次に、前述の第1の実施の形態に係る双方向サイリスタ1の動作及び作用効果について図5乃至図8を用いて説明する。
【0047】
(1)第1のモード
図5に示すように、第1のモード(モード1)は、第1の主電極(T1)21を基準にして、第2の主電極(T2)22に正電位を印加し、ゲート電極(G)23に正電位を印加し、ターンオン動作を実行する。ここで、電子Eの流れは細い線幅の破線により示し、正孔H及びゲートトリガ電流IGTの流れは細い線幅の実線により示す。また、半導体基板10の他方の表面10Bから一方の表面10Aに向かう第1の主電流I1及び逆に一方の表面10Aから他方の表面10Bに向かう第2の主電流I2の流れは太い線幅の実線により示す。この表記方法は第1のモードに限らず第2のモード乃至第4のモードにおいても同様である。
【0048】
第1のモードにおいては、次の動作によって第1の主サイリスタがオン状態になる。まず、ゲート電極23から第1の接続部31、第2の半導体領域12、第2の接続部32のそれぞれを通して第1の主電極21にゲートトリガ電流IGTが流れる。これにより、第2の半導体領域12に電圧降下が生じ、第2の半導体領域12と第4の半導体領域14との間のpn接合が順バイアス状態となり、第4の半導体領域14から第2の半導体領域12に電子Eが注入される。第2の半導体領域12に注入された電子Eの一部は第1の半導体領域11に注入され、この第1の半導体領域11に電子Eが蓄積される。この結果、第3の半導体領域13から第1の半導体領域11に正孔Hの注入が生じる。第1の半導体領域11に注入された正孔Hの一部は第2の半導体領域12に注入され、第4の半導体領域14から第2の半導体領域12への電子Eの注入が増幅される。そして、最終的に、第2の主電極22、第3の半導体領域13、第1の半導体領域11、第2の半導体領域12、第4の半導体領域14及び第1の主電極21の電流経路、つまり第1の主サイリスタにおいて、第1の方向の主電流I1が流れる。
【0049】
この一連の第1の主サイリスタのトリガ機構において、第1の接続部31、第4の半導体領域14及び第3の接続部32のそれぞれが同一の中心点Pに対するリング形状により構成されているので、第1の接続部31と第3の接続部33との間の電位分布及びゲートトリガ電流IGTの分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流IGTにより第4の半導体領域14から第2の半導体領域12への電子Eの注入量、第3の半導体領域13から第1の半導体領域11への正孔Hの注入量は均一化され、中心点Pを中心として同心円状に均一なトリガ動作が行われる。
【0050】
また、第1のモードにおいては、第1の接続部31から第2の接続部32に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流IGTが流れるので、ターンオン動作の初期の動作領域つまり第4の半導体領域14の周辺長(エミッタ領域の周辺長)を長くし、第1の主サイリスタの初期通電領域を広げることで、第1の主サイリスタの通電初期に流れる電流密度を低減する事ができる。
【0051】
(2)第2のモード
図6に示すように、第2のモード(モード2)は、第1の主電極(T1)21を基準にして、第2の主電極(T2)22に正電位を印加し、ゲート電極(G)23に負電位を印加し、ターンオンを実行する。第2のモードにおいては、次の動作によって第1の主サイリスタがオン状態になる。
【0052】
まず、第1の主電極21から第3の接続部33、第2の半導体領域12、第1の接続部31のそれぞれを通してゲート電極23にゲートトリガ電流IGTが流れる。これにより、第2の半導体領域12に電圧降下が生じ、第2の半導体領域12と第6の半導体領域16との間のpn接合が順バイアス状態となり、第6の半導体領域16から第2の半導体領域12に電子Eが注入される。第2の半導体領域12に注入された電子Eの一部は第1の半導体領域11に注入され、この第1の半導体領域11に電子Eが蓄積される。この結果、第3の半導体領域13から第1の半導体領域11に正孔Hの注入が生じる。第1の半導体領域11に注入された正孔Hの一部は第2の半導体領域12に注入され、第6の半導体領域16から第2の半導体領域12への電子Eの注入が増幅される。そして、最終的に、第6の半導体領域16、第2の半導体領域12、第1の半導体領域11及び第3の半導体領域13の電流経路、つまりゲート機構部分(補助サイリスタ)が導通状態になる。
【0053】
このゲート機構部分が導通状態になると、このゲート機構部分の電子E及び正孔Hの注入動作がゲート機構部分に近接している第1の主サイリスタに転移し若しくは波及し、この第1の主サイリスタのターンオン動作が開始される。第1のモードと同様に、第1の主サイリスタにおいては、第2の主電極22から第1の主電極21に、第3の半導体領域13、第1の半導体領域11、第2の半導体領域12、第4の半導体領域14のそれぞれを通して第1の方向の主電流I1が流れる。
【0054】
この一連のゲート機構部分並びに第1の主サイリスタのトリガ機構において、第6の半導体領域16、第1の接続部31、及び第3の接続部33のそれぞれが同一の中心点Pに対するリング形状により構成されているので、第1の接続部31と第3の接続部33との間の電位分布及びゲートトリガ電流IGTの電流分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流IGTにより第6の半導体領域16から第2の半導体領域12への電子Eの注入量、第3の半導体領域13から第1の半導体領域11への正孔Hの注入量は均一化され、中心点Pを中心として同心円状に均一なトリガ動作が行われる。
【0055】
また、第2のモードにおいては、第3の接続部33から第1の接続部31に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流IGTが流れるので、ターンオン動作の初期の動作領域つまり第6の半導体領域16の周辺長(エミッタ領域の周辺長)を長くし、第1の主サイリスタの初期通電領域を広げることで、第1の主サイリスタの通電初期に流れる電流密度を低減する事ができる。
【0056】
(3)第3のモード
図7に示すように、第3のモード(モード3)は、第1の主電極(T1)21を基準にして第2の主電極(T2)22が負電位のときに、ゲート電極(G)23を負電位にし、ターンオンを実行する。第3のモードにおいては、次の動作によって第2の主サイリスタがオン状態になる。
【0057】
まず、第1の主電極21から第3の接続部33、第2の半導体領域12、第1の接続部31のそれぞれを通してゲート電極23にゲートトリガ電流IGTが流れる。これにより、第2の半導体領域12に電圧降下が生じ、第2の半導体領域12と第6の半導体領域16との間のpn接合が順バイアス状態となり、第6の半導体領域16から第2の半導体領域12に電子Eが注入される。第2の半導体領域12に注入された電子Eの一部は第1の半導体領域11に注入され、この第1の半導体領域11に電子Eが蓄積される。この結果、第1の半導体領域11と第2の半導体領域12との間のpn接合の順バイアス状態が強められ、第2の半導体領域12から第1の半導体領域11に正孔Hの注入が生じる。この正孔Hは、第1の半導体領域11、第3の半導体領域13のそれぞれを経て第2の主電極22に流れる。この正孔Hの流れにより第3の半導体領域13に電圧降下が生じ、第3の半導体領域13と第5の半導体領域15との間のpn接合が順バイアス状態になり、第5の半導体領域15から第3の半導体領域13に電子Eが注入される。この電子Eの一部は第1の半導体領域11に注入される。これにより、ゲート機構部分(補助サイリスタ)が導通状態になる。
【0058】
このゲート機構部分が導通状態になると、このゲート機構部分の電子E及び正孔Hの注入動作がゲート機構部分に近接している第2の主サイリスタに転移し若しくは波及し、この第2の主サイリスタのターンオン動作が開始される。すなわち、第2の主サイリスタにおいては、第1の主電極21から第2の主電極22に、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13、第5の半導体領域15のそれぞれを通して第2の方向の主電流I2が流れる。
【0059】
この一連のゲート機構部分並びに第2の主サイリスタのトリガ機構において、第6の半導体領域16、第1の接続部31、第3の接続部33、第5の半導体領域15と第6の半導体領域16との重複部40のそれぞれが同一の中心点Pに対するリング形状により構成されているので、第1の接続部31と第3の接続部33との間の電位分布及びゲートトリガ電流IGTの分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流IGTにより第6の半導体領域16から第2の半導体領域12への電子Eの注入量、第5の半導体領域15から第1の半導体領域11への電子Eの注入量は均一化され、中心点Pを中心として同心円状に均一なトリガ動作が行われる。
【0060】
また、第3のモードにおいては、第3の接続部33から第1の接続部31に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流IGTが流れるので、ターンオン動作の初期の動作領域つまり第6の半導体領域16の周辺長(エミッタ領域の周辺長)を長くし、第2の主サイリスタの初期通電領域を広げることで、第2の主サイリスタの通電初期に流れる電流密度を低減する事ができる。
【0061】
また、従来の双方向サイリスタの場合、第3のモードは第1のモードよりも低感度となってしまうが、第3の接続部33が第6の半導体領域16よりも内側に形成されるため、ゲートトリガ電流IGTの電流密度を高める事ができる。従って、第3のモードの感度を高める事ができるとともに、第1のモードと第3のモードとの感度の差を改善する事ができる。
【0062】
(4)第4のモード
図8に示すように、第4のモード(モード4)は、第1の主電極(T1)21を基準にして、第2の主電極(T2)22に負電位を印加し、ゲート電極(G)23に正電位を印加し、ターンオン動作を実行する。第4のモードにおいては、次の動作によって第2の主サイリスタがオン状態になる。
【0063】
まず、ゲート電極23から第1の接続部31、第2の半導体領域12、第2の接続部32のそれぞれを通して第1の主電極21にゲートトリガ電流IGTが流れる。これにより、第2の半導体領域12に電圧降下が生じ、第2の半導体領域12と第4の半導体領域14との間のpn接合が順バイアス状態となり、第4の半導体領域14から第2の半導体領域12に電子Eが注入される。第2の半導体領域12に注入された電子Eの一部は第1の半導体領域11に注入され、この第1の半導体領域11に電子Eが蓄積される。この結果、第1の半導体領域11と第2の半導体領域12との間のpn接合の順バイアスが強められ、第2の半導体領域12から第1の半導体領域11に正孔Hの注入が生じる。この正孔Hは、第1の半導体領域11、第3の半導体領域13のそれぞれを経て第2の主電極22に流れる。これにより、第3の半導体領域13に電圧降下が生じ、第3の半導体領域13と第5の半導体領域15との間のpn接合が順バイアス状態になり、第5の半導体領域15から第3の半導体領域13に電子Eが注入される。この電子Eは第1の半導体領域11に注入される。
【0064】
この結果、第3のモードと同様に、第2の主サイリスタのターンオン動作が開始される。すなわち、第2の主サイリスタにおいては、第1の主電極21から第2の主電極22に、第2の半導体領域12、第1の半導体領域11、第3の半導体領域13、第5の半導体領域15のそれぞれを通して第2の方向の主電流I2が流れる。
【0065】
この一連のゲート機構部分並びに第2の主サイリスタのトリガ機構において、第1の接続部31、第2の接続部32、第4の半導体領域14、第5の半導体領域15と第6の半導体領域16との重複部40のそれぞれが同一の中心点Pに対するリング形状により構成されているので、第1の接続部31と第2の接続部32との間の電位分布及びゲートトリガ電流IGTの電流分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流IGTにより第4の半導体領域14から第2の半導体領域12への電子Eの注入量、第5の半導体領域15から第1の半導体領域11への電子Eの注入量は均一化され、中心点Pを中心として同心円状に均一なトリガ動作が行われる。
【0066】
また、第4のモードにおいては、第1の接続部31から第2の接続部32に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流IGTが流れるので、ターンオン動作の初期の動作領域つまり第4の半導体領域14の周辺長(エミッタ領域の周辺長)を長くし、第2の主サイリスタの通電初期に流れる電流密度を低減することができる。
【0067】
第1の実施の形態に係る双方向サイリスタ1においては、ゲート電極23の一方の側に第1の主サイリスタ、ゲート電極23の他方の側に第2の主サイリスタが配設されている。特に、第1の実施形態に係る双方向サイリスタ1において、第5の半導体領域5と第6の半導体領域6の重複部40がゲート電極23の一方の側にあり、第4の半導体領域が他方の側にある。このような構成により、2つの第1の主サイリスタと第2の主サイリスタとの間が空間的に分離されるので、第1の主サイリスタと第2の主サイリスタとの間の相互の影響による誤動作を防止することができ、転流時臨界電圧上昇率(dv/dt)c耐量を向上することができる。
【0068】
このように第1の実施の形態に係る双方向サイリスタ1においては、第1及び第2の主サイリスタの初期通電領域を広げて第1及び第2の主サイリスタの通電初期に流れる電流密度を低減するとともに、転流時臨界電圧上昇率(dv/dt)cを改善することができる。
【0069】
(第2の実施の形態)
本発明の第2の実施の形態は、前述の第1の実施の形態に係る双方向サイリスタ1において、ゲート電極23特に第1の接続部31を中心として、第4の半導体領域14及び第2の接続部32と第3の接続部33との配置位置を反転させた例を説明するものである。
【0070】
[双方向サイリスタのデバイス構造]
第2の実施の形態に係る双方向サイリスタ1の各部の符号は前述の第1の実施の形態に係る双方向サイリスタ1の基本構造と同じとする。すなわち、双方向サイリスタ1は、図9に示すように、半導体基板10と、半導体基板10の一方の表面10A(図9中、上側表面)上に配設された第1の主電極21(T1)及びゲート電極23(G)と、半導体基板10の一方の表面10Aと反対の他方の表面10B(図9中、下側裏面)上に配設された第2の主電極22(T2)とを備えている。
【0071】
半導体基板10は、第1の導電型の第1の半導体領域11と、第1の半導体領域11の一方の表面10A側に隣接して配設された第1の導電型とは逆の第2の導電型の第2の半導体領域12と、第1の半導体領域11の他方の表面10B側に隣接して配設された第2の導電型の第3の半導体領域13と、第2の半導体領域12の一方の表面10A側に配設された第1の導電型の第4の半導体領域14と、第3の半導体領域13の他方の表面10B側に配設された第1の導電型の第5の半導体領域15と、第2の半導体領域12の一方の表面10A側に第4の半導体領域14と離間して配設された第1の導電型の第6の半導体領域16とを備えている。ここで、第1の実施の形態と同様に、第2の実施の形態において、第1の導電型はn型であり、第2の導電型はp型である。
【0072】
このような基本的構成を有する第2の実施の形態に係る双方向サイリスタ1は、均一幅(一定の幅寸法Wg)を有しかつ長手方向に終端がない閉じた平面形状を有する第6の半導体領域16と、この第6の半導体領域16の幅方向の他方の側(第6の半導体領域16の内輪)に隣り合ってゲート電極23と第2の半導体領域12とを電気的に接続する第1の接続部31と、第6の半導体領域16の幅方向の他方の側において、第1の接続部31から第6の半導体領域16の長手方向の全周に渡って均一距離で離間して配設され、均一幅(一定の幅寸法We)を有しかつ長手方向に終端がない閉じた平面形状を有する第4の半導体領域14と、この第4の半導体領域14の幅方向の第1の接続部31とは反対側の他方の側(第4の半導体領域の内輪)に隣り合って第1の主電極21と第2の半導体領域12とを電気的に接続する第2の接続部32と、第6の半導体領域16の幅方向の他方の側と反対側の一方の側(第6の半導体領域16の外輪)において、第6の半導体領域16からこの第6の半導体領域16の長手方向の全周に渡って均一距離で離間して配設され、均一幅(一定の幅寸法Wb)を有しかつ長手方向に終端がない閉じた平面形状を有し、第1の主電極21と第2の半導体領域12とを電気的に接続する第3の接続部33と備えている。第1の接続部31と第2の接続部32との間の離間距離Aと、第1の接続部31と第3の接続部33との間の離間距離Bとは等しい事が好ましい。
【0073】
すなわち、双方向サイリスタ1は、第2の接続部32、第4の半導体領域14、第1の接続部31、第6の半導体領域16及び第3の接続部33のそれぞれの平面形状が、第2の接続部32を中心とする(中心点Pを中心とする)同心のリング形状により構成されている。第1の実施の実施の形態に係る双方向サイリスタ1は、中心点Pからその周囲に向かって、第3の接続部33、第6の半導体領域16、第1の接続部31、第4の半導体領域14、第2の接続部32のそれぞれをレイアウトしていることに対して、第2の実施の形態に係る双方向サイリスタ1は反転されたレイアウトを有する。それ以外の基本構造は、第1の実施の形態に係る双方向サイリスタ1と第2の実施の形態に係る双方向サイリスタ1との間では同一である。また、双方向サイリスタ1のターンオン動作は前述の第1のモード乃至第4のモードにおいて同一であるので、ここでの説明は省略する。
【0074】
[双方向サイリスタの作用効果]
以上説明したように、第2の形態に係る双方向サイリスタ1においては、前述の第1の実施の形態に係る双方向サイリスタ1により得られる作用効果と同様の作用効果を奏することができる。
【0075】
(第3の実施の形態)
本発明の第3の実施の形態は、前述の第1の実施の形態並びに第2の実施の形態に係る双方向サイリスタ1において、各々の半導体領域や各々の電極の平面形状を変えた例を説明するものである。
【0076】
[第1の変形例]
図10(A)及び図10(B)に示す第3の実施の形態の第1の変形例に係る双方向サイリスタ1は、前述の第1の実施の形態に係る双方向サイリスタ1の第4の半導体領域14,第5の半導体領域15、第6の半導体領域16、第1の接続部31、第2の接続部32、第3の接続部33、第4の接続部34のそれぞれの平面形状を楕円リング形状により構成している。これらの平面形状以外の双方向サイリスタ1の基本構造は、第1の実施の形態に係る双方向サイリスタ1と同一である。楕円リング形状は長手方向に終端がない閉じた形状である。
【0077】
また、第1の変形例に係る双方向サイリスタ1は、前述の第2の実施の形態に係る双方向サイリスタ1においてこのような平面形状により構成してもよい。
【0078】
[第2の変形例]
図11(A)及び図11(B)に示す第3の実施の形態の第2の変形例に係る双方向サイリスタ1は、前述の第1の実施の形態に係る双方向サイリスタ1の第1の主電極(T1)21、第2の主電極(T2)22、ゲート電極(G)23、第4の半導体領域14,第5の半導体領域15、第6の半導体領域16,第1の接続部31,第2の接続部32、第3の接続部33のそれぞれの平面形状を多角形のリング形状により構成している。多角形のリング形状は、ここでは方形のリング形状であるが、三角形のリング形状や五角形以上の多角形のリング形状であってもよい。この多角形のリング形状は長手方向に終端がない閉じた形状である。また、多角形のリング形状においては、角部分の電流密度が高くなり、電界集中が発生し易くなるので、適度な曲率半径の円弧を持たせることが好ましい。これらの平面形状以外の双方向サイリスタ1の基本構造は、第1の実施の形態に係る双方向サイリスタ1と同一である。
【0079】
また、第2の変形例に係る双方向サイリスタ1は、前述の第2の実施の形態に係る双方向サイリスタ1においてこのような平面形状により構成してもよい。
【0080】
(その他の実施の形態)
上記のように、本発明を第1の実施の形態乃至第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、本発明は、前述の双方向サイリスタ1の第1の半導体領域11〜第6の半導体領域16の導電型を反転させてもよい。
【図面の簡単な説明】
【0081】
【図1】本発明の第1の実施の形態に係る双方向サイリスタの断面図である。
【図2】図1に示す双方向サイリスタの電極を除いた各半導体領域並びに接続部のレイアウトを示す平面図である。
【図3】図1に示す双方向サイリスタの電極のレイアウトを示す平面図である。
【図4】図1に示す双方向サイリスタの電極を除いた各半導体領域のレイアウトを示す低面図である。
【図5】図1に示す双方向サイリスタの第1のモードの動作状態を示す断面図である。
【図6】第2のモードの動作状態を示す断面図である。
【図7】第3のモードの動作状態を示す断面図である。
【図8】第4のモードの動作状態を示す断面図である。
【図9】本発明の第2の実施の形態に係る双方向サイリスタの断面図である。
【図10】(A)は本発明の第3の実施の形態の第1の変形例に係る双方向サイリスタの平面図、(B)は(A)に示す双方向サイリスタの底面図である。
【図11】(A)は本発明の第3の実施の形態の第2の変形例に係る双方向サイリスタの平面図、(B)は(A)に示す双方向サイリスタの底面図である。
【図12】本発明の背景技術に係る双方向サイリスタの電極のレイアウトを示す平面図である。
【図13】背景技術に係る双方向サイリスタの電極を除いた各半導体領域のレイアウトを示す平面図である。
【図14】背景技術に係る双方向サイリスタの断面図である。
【図15】背景技術に係る双方向サイリスタの低面図である。
【符号の説明】
【0082】
1…双方向サイリスタ
10…半導体基板
11…第1の半導体領域
12…第2の半導体領域
13…第3の半導体領域
14…第4の半導体領域
15…第5の半導体領域
16…第6の半導体領域
21、T1…第1の主電極
22、T2…第2の主電極
23、G…ゲート電極
31…第1の接続部
32…第2の接続部
33…第3の接続部
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の一方の表面上に配設された第1の主電極及びゲート電極と、
前記半導体基板の前記一方の表面と反対の他方の表面上に配設された第2の主電極と、を備え、
前記半導体基板が、第1の導電型の第1の半導体領域と、前記第1の半導体領域の前記一方の表面側に隣接して配設された前記第1の導電型とは逆の第2の導電型の第2の半導体領域と、前記第1の半導体領域の前記他方の表面側に隣接して配設された前記第2の導電型の第3の半導体領域と、前記第2の半導体領域の前記一方の表面側に配設された前記第1の導電型の第4の半導体領域と、前記第3の半導体領域の前記他方の表面側に配設された前記第1の導電型の第5の半導体領域と、前記第2の半導体領域の前記一方の表面側に前記第4の半導体領域と離間して配設された前記第1の導電型の第6の半導体領域と、を備え、
前記第1の主電極が前記第2の半導体領域及び前記第4の半導体領域に電気的に接続され、前記第2の主電極が前記第3の半導体領域及び前記第5の半導体領域に電気的に接続され、前記ゲート電極が前記第2の半導体領域及び前記第6の半導体領域に電気的に接続された双方向サイリスタであって、
長手方向に終端がない閉じた平面形状を有する前記第6の半導体領域と、
この第6の半導体領域の幅方向の一方の側に隣り合って前記ゲート電極と前記第2の半導体領域とを電気的に接続する第1の接続部と、
前記第6の半導体領域の前記幅方向の前記一方の側において、前記第1の接続部から前記第6の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する前記第4の半導体領域と、
この第4の半導体領域の幅方向の前記第1の接続部とは反対側の前記一方の側に隣り合って前記第1の主電極と前記第2の半導体領域とを電気的に接続する第2の接続部と、
前記第6の半導体領域の前記幅方向の前記一方の側と反対側の他方の側において、前記第6の半導体領域からこの第6の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、前記第1の主電極と前記第2の半導体領域とを電気的に接続する第3の接続部と、
を備えたことを特徴とする双方向サイリスタ。
【請求項2】
前記第1の接続部から均一距離離間し均一幅を有する前記第2の接続部、均一幅を有する前記第4の半導体領域の平面形状が、同心のリング形状であることを特徴とする請求項1に記載の双方向サイリスタ。
【請求項3】
前記第3の接続部から均一距離離間し均一幅を有する前記第1の接続部、前記第6の半導体領域の平面形状が、同心のリング形状であることを特徴とする請求項1又は2に記載の双方向サイリスタ。
【請求項4】
前記第5の半導体領域の平面形状は、長手方向に終端がない閉じた平面形状を有し、
前記半導体基板の前記一方の表面の法線方向から見て前記第5の半導体領域と前記第6の半導体領域との重複部が均一幅を有し、同心のリング形状であることを特徴とする請求項1乃至請求項3のいずれかに記載の双方向サイリスタ。
【請求項5】
前記第6の半導体領域の平面形状がリング形状により構成され、前記第4の半導体領域の平面形状が前記第6の半導体領域の外側に形成され、前記第5の半導体領域の平面形状が前記第6の半導体領域の内側に形成されていることを特徴とする請求項1乃至請求項4のいずれかに記載の双方向サイリスタ。
【請求項6】
前記第6の半導体領域の平面形状がリング形状により構成され、前記第4の半導体領域の平面形状が前記第6の半導体領域の内側に形成され、前記第5の半導体領域の平面形状が前記第6の半導体領域の外側に形成されていることを特徴とする請求項1乃至請求項4のいずれかに記載の双方向サイリスタ。
【請求項1】
半導体基板と、
前記半導体基板の一方の表面上に配設された第1の主電極及びゲート電極と、
前記半導体基板の前記一方の表面と反対の他方の表面上に配設された第2の主電極と、を備え、
前記半導体基板が、第1の導電型の第1の半導体領域と、前記第1の半導体領域の前記一方の表面側に隣接して配設された前記第1の導電型とは逆の第2の導電型の第2の半導体領域と、前記第1の半導体領域の前記他方の表面側に隣接して配設された前記第2の導電型の第3の半導体領域と、前記第2の半導体領域の前記一方の表面側に配設された前記第1の導電型の第4の半導体領域と、前記第3の半導体領域の前記他方の表面側に配設された前記第1の導電型の第5の半導体領域と、前記第2の半導体領域の前記一方の表面側に前記第4の半導体領域と離間して配設された前記第1の導電型の第6の半導体領域と、を備え、
前記第1の主電極が前記第2の半導体領域及び前記第4の半導体領域に電気的に接続され、前記第2の主電極が前記第3の半導体領域及び前記第5の半導体領域に電気的に接続され、前記ゲート電極が前記第2の半導体領域及び前記第6の半導体領域に電気的に接続された双方向サイリスタであって、
長手方向に終端がない閉じた平面形状を有する前記第6の半導体領域と、
この第6の半導体領域の幅方向の一方の側に隣り合って前記ゲート電極と前記第2の半導体領域とを電気的に接続する第1の接続部と、
前記第6の半導体領域の前記幅方向の前記一方の側において、前記第1の接続部から前記第6の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する前記第4の半導体領域と、
この第4の半導体領域の幅方向の前記第1の接続部とは反対側の前記一方の側に隣り合って前記第1の主電極と前記第2の半導体領域とを電気的に接続する第2の接続部と、
前記第6の半導体領域の前記幅方向の前記一方の側と反対側の他方の側において、前記第6の半導体領域からこの第6の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、前記第1の主電極と前記第2の半導体領域とを電気的に接続する第3の接続部と、
を備えたことを特徴とする双方向サイリスタ。
【請求項2】
前記第1の接続部から均一距離離間し均一幅を有する前記第2の接続部、均一幅を有する前記第4の半導体領域の平面形状が、同心のリング形状であることを特徴とする請求項1に記載の双方向サイリスタ。
【請求項3】
前記第3の接続部から均一距離離間し均一幅を有する前記第1の接続部、前記第6の半導体領域の平面形状が、同心のリング形状であることを特徴とする請求項1又は2に記載の双方向サイリスタ。
【請求項4】
前記第5の半導体領域の平面形状は、長手方向に終端がない閉じた平面形状を有し、
前記半導体基板の前記一方の表面の法線方向から見て前記第5の半導体領域と前記第6の半導体領域との重複部が均一幅を有し、同心のリング形状であることを特徴とする請求項1乃至請求項3のいずれかに記載の双方向サイリスタ。
【請求項5】
前記第6の半導体領域の平面形状がリング形状により構成され、前記第4の半導体領域の平面形状が前記第6の半導体領域の外側に形成され、前記第5の半導体領域の平面形状が前記第6の半導体領域の内側に形成されていることを特徴とする請求項1乃至請求項4のいずれかに記載の双方向サイリスタ。
【請求項6】
前記第6の半導体領域の平面形状がリング形状により構成され、前記第4の半導体領域の平面形状が前記第6の半導体領域の内側に形成され、前記第5の半導体領域の平面形状が前記第6の半導体領域の外側に形成されていることを特徴とする請求項1乃至請求項4のいずれかに記載の双方向サイリスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2009−218291(P2009−218291A)
【公開日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願番号】特願2008−58457(P2008−58457)
【出願日】平成20年3月7日(2008.3.7)
【出願人】(000106276)サンケン電気株式会社 (982)
【Fターム(参考)】
【公開日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願日】平成20年3月7日(2008.3.7)
【出願人】(000106276)サンケン電気株式会社 (982)
【Fターム(参考)】
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