ＩＩＩ族窒化物系化合物半導体素子及びその製造方法
【課題】積層された各層に平面的に電極が形成された、III族窒化物系化合物半導体素子
【解決手段】ｐｎｐトランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅを形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されている。ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。
【解決手段】ｐｎｐトランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅを形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されている。ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はIII族窒化物系化合物半導体発光素子及びその製造方法に関する。本願においてIII族窒化物系化合物半導体とは、ＡｌxＧａyＩｎ1-x-yＮ（ｘ、ｙ、ｘ＋ｙはいずれも０以上１以下）で示される半導体、及び、ｎ型化／ｐ型化等のために任意の元素を添加したものを含む。更には、III族元素及びＶ族元素の組成の一部を、Ｂ又はＴｌ、或いは、Ｐ、Ａｓ、Ｓｂ又はＢｉで置換したものをも含むものとする。
【背景技術】
【０００２】
近年、III族窒化物系化合物半導体を用いた発光ダイオード、レーザダイオードが広く普及し、また、二次元電子ガスを用いたＨＥＭＴ構造の素子が開発されている。
特許文献１は、本願に関連する先行技術として挙げるものである。
【特許文献１】特開平６−２６８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
III族窒化物系化合物半導体の伝導型を制御するのに、不純物の直接打ち込みは使用されていない。これは、他の半導体材料であるシリコンやガリウムヒ素系等に比較して、不純物の直接打ち込みによっては特性の良いドープ層を得にくいからである。
このため、異なる伝導型或いは異なるキャリア濃度の層の接合を形成するためには、それらの層を順次エピタキシャル成長により積層することが一般的である。対して、ある伝導型の層を形成した後、エッチングして凹部を形成し、そこに異なる伝導型の層を形成しても、接合界面が清浄とはならず、所望の界面が形成されにくい。
このため、異なる層に電極を設けることが困難であり、発光素子においてｎ型層をエッチングにより露出させる他は、適当な電極形成方法がなかった。尚、ＨＥＭＴにおいては、最上層をキャリア濃度の低い層としたり、電極間を１００μｍ以上空けることで、同じ層の表面に設けるソース−ドレイン間の漏れを無視する方法がある。
このように、III族窒化物系化合物半導体は、異なる伝導型領域を水平方向に配置して形成することが困難であるので、他の半導体材料を用いた素子のように、電極を平面的に配列することが困難であり、半導体素子開発の障害となっていた。
【０００４】
本発明は上記の課題を解決するために成されたものである。本発明の目的は、電極を平面的に配置したIII族窒化物系化合物半導体素子を提供することである。
【課題を解決するための手段】
【０００５】
請求項１に係る発明は、III族窒化物系化合物半導体素子において、伝導型又はキャリア濃度の異なる複数のIII族窒化物系化合物半導体層が積層されており、その外周の１辺において、積層面に対して５度以上３０度以下の角度を成す傾斜面が形成されており、少なくとも１個の電極が当該傾斜面に形成されていることを特徴とする。
本発明の特徴は、必要箇所にオーミック電極を形成し、場合によってはショットキーゲート或いは絶縁膜を介してゲート電極を形成して半導体素子を形成する際、複数のIII族窒化物系化合物半導体層が積層構造の外周部に傾斜面を形成して、当該傾斜面を電極形成領域とするものである。
【０００６】
請求項２に係る発明は、ダイオードであることを特徴とする。
請求項３に係る発明は、バイポーラトランジスタであることを特徴とする。
請求項４に係る発明は、サイリスタであることを特徴とする。
請求項５に係る発明は、傾斜面に形成された電極のうち少なくとも１つはゲート電極であり、電界効果トランジスタとして動作することを特徴とする。
請求項６に係る発明は、傾斜面に形成された電極のうち少なくとも１つは絶縁膜を介して形成されたゲート電極であり、電界効果トランジスタとして動作することを特徴とする。
【０００７】
請求項７に係る発明は、請求項１乃至請求項６のいずれか１項に記載のIII族窒化物系化合物半導体素子の製造方法において、傾斜面を、積層された複数のIII族窒化物系化合物半導体層の、素子外周の１辺をケミカルポリシングにより研磨して形成することを特徴とする。
請求項８に係る発明は、III族窒化物系化合物半導体層の少なくとも１層の少なくとも前記傾斜面近傍に、低抵抗化により、ｐ型領域を形成することを特徴とする。
【発明の効果】
【０００８】
例えば矩形状の素子を形成する際に、素子外周の１辺に傾斜面を形成する。すると、積層された各III族窒化物系化合物半導体層の、その膜厚の数倍程度の幅の露出部を形成することができる。例えば各層を１μｍ厚で積層し、積層面である水平面に対して１０度の傾斜角で各層を露出させる傾斜面を形成すると、各層の露出幅は５．７６μｍとなる。こうして、配線のボンディングに必要な領域を確保できるので、配線容易なオーミック電極や様々なゲート電極が形成可能となる。これらは平面的な電極配置となる。
ｎ型とｐ型の領域を順次積層して傾斜面を形成し、必要箇所に電極を形成できるので、他の半導体材料で形成可能なバイポーラ素子を全てIII族窒化物系化合物半導体で形成可能である（請求項２乃至４）。ゲート電極を介してチャネルを形成すべき領域も形成可能であり、いわゆるＭＥＳＦＥＴ（請求項５）、ＭＩＳＦＥＴ（請求項６）も形成可能である。
【０００９】
傾斜面の形成は、III族窒化物系化合物半導体層を形成した後、素子外周の１辺を例えばケミカルポリシングで容易に形成可能である。この際、傾斜面の角度は、ウエハの保持角度で極めて精度良く調整可能である（請求項７）。
マグネシウムなどアクセプタ不純物を添加した層の低抵抗化は、例えば傾斜面を形成した後に行っても良い。この際、少なくとも露出した傾斜面近傍では十分に低抵抗化がされ、ｐ型領域が形成される。こうして、ｎｐｎ型トランジスタやｐｎｐ型トランジスタ、各種サイリスタが形成可能である。
このように、本発明によれば、エピタキシャル成長により供給原料を切り替えることで形成された、異なる伝導型又は異なるキャリア濃度の複数層から成るIII族窒化物系化合物半導体の積層構造から、トランジスタその他の半導体素子を形成でき、且つその電極配置は平面的に形成することができる。本発明は積層された２以上の層に傾斜面を形成し、２以上の電極を当該各傾斜面に形成するものが特に有用である。
【発明を実施するための最良の形態】
【００１０】
本発明は、複数のIII族窒化物系化合物半導体層の積層構造を形成した後、素子外周に当たる１辺に傾斜面を形成するものである。傾斜面として露出させるべき幅は、例えば現時点での汎用の半導体プロセス装置の配線精度が５μｍであるので、５μｍ以上とする。各層の膜厚が１μｍであれば、積層面（水平面）と傾斜面が成す角度は１１．５度以下とすれば良い。各層の膜厚が２μｍであれば、積層面（水平面）と傾斜面が成す角度は２３．５度以下とすれば良い。各層の膜厚が２．５μｍであれば、積層面（水平面）と傾斜面が成す角度は３０度以下とすれば良い。
本発明の適用に際し、積層面と５乃至３０度の角度を成す傾斜面に電極を形成するほか、他の部分に電極を形成することは排除されるものではない。
【実施例１】
【００１１】
図１は本発明の具体的な一実施例に係る、ｐｎｐ型トランジスタ１００の構成の概略を示す斜視図である。
図１のｐｎｐ型トランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに電極を形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されており、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ、ｐ型ＧａＮ層１３の傾斜面１３ｔに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅが形成されている。
ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。
【００１２】
本実施例においては、アクセプタ不純物としてマグネシウムを添加されたｐ型ＧａＮ層１１及びｐ型ＧａＮ層１３は、いずれも、傾斜面１１ｔ及び１３ｔを形成した後に窒素雰囲気下、８００℃の加熱で低抵抗化された。
【実施例２】
【００１３】
図２は本発明の具体的な一実施例に係る、ｎｐｎ型トランジスタ２００の構成の概略を示す斜視図である。
図２のｎｐｎ型トランジスタ２００は、基板１０の上に、図示しないバッファ層を介して、ｎ型ＧａＮ層２１、ｐ型ＧａＮ層２２、ｎ型ＧａＮ層２３を順に形成した後、ケミカルポリシングにより露出部である傾斜面２１ｔ、２２ｔ及び２３ｔを形成し、そこに電極を形成して構成したものである。ｎ型ＧａＮ層２１の傾斜面２１ｔ、ｐ型ＧａＮ層２２の傾斜面２２ｔ、ｎ型ＧａＮ層２３の傾斜面２３ｔに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅが形成されている。
図２のｎｐｎ型トランジスタ２００は、図１のｐｎｐ型トランジスタ１００の層構成を替えたのみである。
本実施例においては、アクセプタ不純物としてマグネシウムを添加されたｐ型ＧａＮ層２２は、傾斜面２２ｔを形成した後に窒素雰囲気下、８００℃の加熱で低抵抗化された。
【実施例３】
【００１４】
図３は本発明の具体的な一実施例に係る、ＭＥＳＦＥＴ３００の構成の概略を示す断面図である。
図３のＭＥＳＦＥＴ３００は、基板１０の上に、図示しないバッファ層を介して、ｎ型ＧａＮ層３１、ｉ型ＧａＮ層３２、ｎ型ＧａＮ層３３を順に形成した後、ケミカルポリシングにより露出部である傾斜面３１ｔ、３２ｔ及び３３ｔを形成し、そこに電極を形成して構成したものである。図３のＭＥＳＦＥＴ３００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されており、ｎ型ＧａＮ層３１の傾斜面３１ｔ、ｉ型ＧａＮ層３２の傾斜面３２ｔ、ｎ型ＧａＮ層３３の傾斜面３３ｔに各々、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄが形成されている。これらのうちゲート電極Ｇはショットキーゲートである。
ｎ型ＧａＮ層３１、ｉ型ＧａＮ層３２及びｎ型ＧａＮ層３３の膜厚はいずれも１μｍであり、ｎ型ＧａＮ層３１の傾斜面３１ｔ、ｉ型ＧａＮ層３２の傾斜面３２ｔ及びｎ型ＧａＮ層３３の傾斜面３３ｔの幅はいずれも約５．８μｍである。
【実施例４】
【００１５】
図４は本発明の具体的な一実施例に係る、ＭＩＳＦＥＴ４００の構成の概略を示す断面図である。
図４のＭＩＳＦＥＴ４００は、基板１０の上に、図示しないバッファ層を介して、ｎ型ＧａＮ層４１、ｉ型ＧａＮ層４２、ｎ型ＧａＮ層４３を順に形成した後、ケミカルポリシングにより露出部である傾斜面４１ｔ、４２ｔ及び４３ｔを形成し、電極及び絶縁膜４９を形成して構成したものである。図４のＭＩＳＦＥＴ４００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されており、ｎ型ＧａＮ層４１の傾斜面４１ｔ、ｎ型ＧａＮ層４３の傾斜面４３ｔに各々、ソース電極Ｓ、ドレイン電極Ｄが形成されている。また、ソース電極Ｓ、ドレイン電極Ｄとｉ型ＧａＮ層４２の傾斜面４２ｔを覆うように絶縁膜４９が形成され、絶縁膜４９を介してｉ型ＧａＮ層４２の傾斜面４２ｔに対向するようにゲート電極Ｇが形成されている。
ｎ型ＧａＮ層４１、ｉ型ＧａＮ層４２及びｎ型ＧａＮ層４３の膜厚はいずれも１μｍであり、ｎ型ＧａＮ層４１の傾斜面４１ｔ、ｉ型ＧａＮ層４２の傾斜面４２ｔ及びｎ型ＧａＮ層４３の傾斜面４３ｔの幅はいずれも約５．８μｍである。
【００１６】
〔その他の素子〕
実施例１及び２の構成から容易に理解される通り、本発明は任意のバイポーラ素子に適用可能である。
図５は本発明を適用したダイオード５００の構成の概略を示す斜視図である。その構成は、基板１０、ｎ型ＧａＮ層５１、ｐ型ＧａＮ層５２を有し、ｎ型ＧａＮ層５１の傾斜面５１ｔにカソード電極Ｋ、ｐ型ＧａＮ層５２の傾斜面５２ｔにアノード電極Ａを形成したものである。
図６は本発明を適用したサイリスタ６００の構成の概略を示す断面図である。その構成は、基板１０、ｎ型ＧａＮ層６１、ｐ型ＧａＮ層６２、ｎ型ＧａＮ層６３、ｐ型ＧａＮ層６４を有し、ｎ型ＧａＮ層６１の傾斜面６１ｔにカソード電極Ｋ、ｐ型ＧａＮ層６４の傾斜面６４ｔにアノード電極Ａを形成したものである。
図６のサイリスタ６００は逆阻止２端子サイリスタであるが、ｐ型ＧａＮ層６２の傾斜面６２ｔにゲート電極を設ければ、３端子素子である、ＳＣＲと同作用の素子やＧＴＯを形成でき、更にｎ型ＧａＮ層６３の傾斜面６３ｔに第２のゲートを設けた４端子素子とすることもできる。
図７．Ａは本発明を適用した双方向サイリスタ７００の構成の概略を示す斜視図である。その構成は、基板１０、ｎ型ＧａＮ層７１、ｐ型ＧａＮ層７２、ｎ型ＧａＮ層７３、ｐ型ＧａＮ層７４、ｎ型ＧａＮ層７５を有し、ｎ型ＧａＮ層７１の傾斜面７１ｔとｐ型ＧａＮ層７２の傾斜面７２ｔにまたがって第１端子Ｔ1、ｐ型ＧａＮ層７４の傾斜面７４ｔとｎ型ＧａＮ層７５の傾斜面７５ｔにまたがって第２端子Ｔ2を形成したものである。
ここで、図７．Ｂに、傾斜面に配置された電極を概念的に示す通り、第１端子Ｔ1の傾斜面７１ｔに形成された部分と第２端子Ｔ2の傾斜面７４ｔに形成された部分の間の傾斜面７２ｔ及び７３ｔには電極が形成されておらず、第１端子Ｔ1の傾斜面７２ｔに形成された部分と第２端子Ｔ2の傾斜面７５ｔに形成された部分の間の傾斜面７３ｔ及び７４ｔには電極が形成されていないようにすると好ましい。
図８．Ａは本発明を適用した３端子双方向サイリスタ（ＴＲＩＡＣ）８００の構成の概略を示す断面図である。その構成は、基板１０、ｐ型ＧａＮ層８１、ｎ型ＧａＮ層８２、ｐ型ＧａＮ層８３、ｎ型ＧａＮ層８４、ｐ型ＧａＮ層８５、ｐ型ＧａＮ層８５からエッチングにより分離されたｐ型ＧａＮ層８５１を有し、ｐ型ＧａＮ層８１の傾斜面８１ｔとｎ型ＧａＮ層８２の傾斜面８２ｔにまたがって第１端子Ｔ1、ｎ型ＧａＮ層８４の傾斜面８４ｔとｐ型ＧａＮ層８５の傾斜面８５ｔにまたがって第２端子Ｔ2、ｐ型ＧａＮ層８５１にゲート電極Ｇを形成したものである。
これは図８．Ｂに、傾斜面に配置された電極を概念的に示す通り、第１端子Ｔ1の傾斜面８１ｔに形成された部分と第２端子Ｔ2の傾斜面８４ｔに形成された部分の間の傾斜面８２ｔ及び８３ｔには電極が形成されておらず、第１端子Ｔ1の傾斜面８２ｔに形成された部分と第２端子Ｔ2の傾斜面８５ｔに形成された部分の間の傾斜面８３ｔ及び８４ｔには電極が形成されていないようにすると好ましい。
図９．Ａは本発明を適用したサイリスタ９００の構成の概略を示す斜視図である。その構成は、基板１０、ｎ型ＧａＮ層９１、ｐ型ＧａＮ層９２、ｎ型ＧａＮ層９３、ｐ型ＧａＮ層９４を有し、ｎ型ＧａＮ層９１の傾斜面９１ｔとｐ型ＧａＮ層９２の傾斜面９２ｔにまたがってカソード電極Ｋ、ｎ型ＧａＮ層９３の傾斜面９３ｔとｐ型ＧａＮ層９４の傾斜面９４ｔとにまたがってアノード電極Ａを形成したものである。
これは図９．Ｂに、傾斜面に配置された電極を概念的に示す通り、第１端子Ｔ1の傾斜面９１ｔに形成された部分と第２端子Ｔ2の傾斜面９４ｔに形成された部分の間の傾斜面９２ｔ及び９３ｔには電極が形成されていないようにすると好ましい。
図９．Ａ及び図９．Ｂのサイリスタ９００は逆導通２端子サイリスタであるが、ｐ型ＧａＮ層９２の傾斜面９２ｔにゲート電極を設ければ逆導通３端子サイリスタを形成でき、更にｎ型ＧａＮ層９３の傾斜面９３ｔに第２のゲートを設けた逆導通４端子サイリスタとすることもできる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に係るｐｎｐトランジスタ１００の構成の概略を示す斜視図。
【図２】本発明の実施例２に係るｎｐｎトランジスタ２００の構成の概略を示す斜視図。
【図３】本発明の実施例３に係るＭＥＳＦＥＴ３００の構成の概略を示す断面図。
【図４】本発明の実施例４に係るＭＩＳＦＥＴ４００の構成の概略を示す断面図。
【図５】本発明を適用したダイオード５００の構成の概略を示す斜視図。
【図６】本発明を適用した逆阻止２端子サイリスタ６００の構成の概略を示す断面図。
【図７】本発明を適用した双方向サイリスタ７００の構成の概略を示す断面図（７．Ａ）及び傾斜面の電極配置図（７．Ｂ）。
【図８】本発明を適用した３端子双方向サイリスタ（ＴＲＩＡＣ）８００の構成の概略を示す断面図（８．Ａ）及び傾斜面の電極配置図（８．Ｂ）。
【図９】本発明を適用した逆導通２端子サイリスタ９００の構成の概略を示す断面図（９．Ａ）及び傾斜面の電極配置図（９．Ｂ）。
【符号の説明】
【００１８】
１００：ｐｎｐトランジスタ
１１：ｐ型ＧａＮ層
１２：ｎ型ＧａＮ層
１３：ｐ型ＧａＮ層
Ｃ：コレクタ電極
Ｂ：ベース電極
Ｅ：エミッタ電極
【技術分野】
【０００１】
本発明はIII族窒化物系化合物半導体発光素子及びその製造方法に関する。本願においてIII族窒化物系化合物半導体とは、ＡｌxＧａyＩｎ1-x-yＮ（ｘ、ｙ、ｘ＋ｙはいずれも０以上１以下）で示される半導体、及び、ｎ型化／ｐ型化等のために任意の元素を添加したものを含む。更には、III族元素及びＶ族元素の組成の一部を、Ｂ又はＴｌ、或いは、Ｐ、Ａｓ、Ｓｂ又はＢｉで置換したものをも含むものとする。
【背景技術】
【０００２】
近年、III族窒化物系化合物半導体を用いた発光ダイオード、レーザダイオードが広く普及し、また、二次元電子ガスを用いたＨＥＭＴ構造の素子が開発されている。
特許文献１は、本願に関連する先行技術として挙げるものである。
【特許文献１】特開平６−２６８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
III族窒化物系化合物半導体の伝導型を制御するのに、不純物の直接打ち込みは使用されていない。これは、他の半導体材料であるシリコンやガリウムヒ素系等に比較して、不純物の直接打ち込みによっては特性の良いドープ層を得にくいからである。
このため、異なる伝導型或いは異なるキャリア濃度の層の接合を形成するためには、それらの層を順次エピタキシャル成長により積層することが一般的である。対して、ある伝導型の層を形成した後、エッチングして凹部を形成し、そこに異なる伝導型の層を形成しても、接合界面が清浄とはならず、所望の界面が形成されにくい。
このため、異なる層に電極を設けることが困難であり、発光素子においてｎ型層をエッチングにより露出させる他は、適当な電極形成方法がなかった。尚、ＨＥＭＴにおいては、最上層をキャリア濃度の低い層としたり、電極間を１００μｍ以上空けることで、同じ層の表面に設けるソース−ドレイン間の漏れを無視する方法がある。
このように、III族窒化物系化合物半導体は、異なる伝導型領域を水平方向に配置して形成することが困難であるので、他の半導体材料を用いた素子のように、電極を平面的に配列することが困難であり、半導体素子開発の障害となっていた。
【０００４】
本発明は上記の課題を解決するために成されたものである。本発明の目的は、電極を平面的に配置したIII族窒化物系化合物半導体素子を提供することである。
【課題を解決するための手段】
【０００５】
請求項１に係る発明は、III族窒化物系化合物半導体素子において、伝導型又はキャリア濃度の異なる複数のIII族窒化物系化合物半導体層が積層されており、その外周の１辺において、積層面に対して５度以上３０度以下の角度を成す傾斜面が形成されており、少なくとも１個の電極が当該傾斜面に形成されていることを特徴とする。
本発明の特徴は、必要箇所にオーミック電極を形成し、場合によってはショットキーゲート或いは絶縁膜を介してゲート電極を形成して半導体素子を形成する際、複数のIII族窒化物系化合物半導体層が積層構造の外周部に傾斜面を形成して、当該傾斜面を電極形成領域とするものである。
【０００６】
請求項２に係る発明は、ダイオードであることを特徴とする。
請求項３に係る発明は、バイポーラトランジスタであることを特徴とする。
請求項４に係る発明は、サイリスタであることを特徴とする。
請求項５に係る発明は、傾斜面に形成された電極のうち少なくとも１つはゲート電極であり、電界効果トランジスタとして動作することを特徴とする。
請求項６に係る発明は、傾斜面に形成された電極のうち少なくとも１つは絶縁膜を介して形成されたゲート電極であり、電界効果トランジスタとして動作することを特徴とする。
【０００７】
請求項７に係る発明は、請求項１乃至請求項６のいずれか１項に記載のIII族窒化物系化合物半導体素子の製造方法において、傾斜面を、積層された複数のIII族窒化物系化合物半導体層の、素子外周の１辺をケミカルポリシングにより研磨して形成することを特徴とする。
請求項８に係る発明は、III族窒化物系化合物半導体層の少なくとも１層の少なくとも前記傾斜面近傍に、低抵抗化により、ｐ型領域を形成することを特徴とする。
【発明の効果】
【０００８】
例えば矩形状の素子を形成する際に、素子外周の１辺に傾斜面を形成する。すると、積層された各III族窒化物系化合物半導体層の、その膜厚の数倍程度の幅の露出部を形成することができる。例えば各層を１μｍ厚で積層し、積層面である水平面に対して１０度の傾斜角で各層を露出させる傾斜面を形成すると、各層の露出幅は５．７６μｍとなる。こうして、配線のボンディングに必要な領域を確保できるので、配線容易なオーミック電極や様々なゲート電極が形成可能となる。これらは平面的な電極配置となる。
ｎ型とｐ型の領域を順次積層して傾斜面を形成し、必要箇所に電極を形成できるので、他の半導体材料で形成可能なバイポーラ素子を全てIII族窒化物系化合物半導体で形成可能である（請求項２乃至４）。ゲート電極を介してチャネルを形成すべき領域も形成可能であり、いわゆるＭＥＳＦＥＴ（請求項５）、ＭＩＳＦＥＴ（請求項６）も形成可能である。
【０００９】
傾斜面の形成は、III族窒化物系化合物半導体層を形成した後、素子外周の１辺を例えばケミカルポリシングで容易に形成可能である。この際、傾斜面の角度は、ウエハの保持角度で極めて精度良く調整可能である（請求項７）。
マグネシウムなどアクセプタ不純物を添加した層の低抵抗化は、例えば傾斜面を形成した後に行っても良い。この際、少なくとも露出した傾斜面近傍では十分に低抵抗化がされ、ｐ型領域が形成される。こうして、ｎｐｎ型トランジスタやｐｎｐ型トランジスタ、各種サイリスタが形成可能である。
このように、本発明によれば、エピタキシャル成長により供給原料を切り替えることで形成された、異なる伝導型又は異なるキャリア濃度の複数層から成るIII族窒化物系化合物半導体の積層構造から、トランジスタその他の半導体素子を形成でき、且つその電極配置は平面的に形成することができる。本発明は積層された２以上の層に傾斜面を形成し、２以上の電極を当該各傾斜面に形成するものが特に有用である。
【発明を実施するための最良の形態】
【００１０】
本発明は、複数のIII族窒化物系化合物半導体層の積層構造を形成した後、素子外周に当たる１辺に傾斜面を形成するものである。傾斜面として露出させるべき幅は、例えば現時点での汎用の半導体プロセス装置の配線精度が５μｍであるので、５μｍ以上とする。各層の膜厚が１μｍであれば、積層面（水平面）と傾斜面が成す角度は１１．５度以下とすれば良い。各層の膜厚が２μｍであれば、積層面（水平面）と傾斜面が成す角度は２３．５度以下とすれば良い。各層の膜厚が２．５μｍであれば、積層面（水平面）と傾斜面が成す角度は３０度以下とすれば良い。
本発明の適用に際し、積層面と５乃至３０度の角度を成す傾斜面に電極を形成するほか、他の部分に電極を形成することは排除されるものではない。
【実施例１】
【００１１】
図１は本発明の具体的な一実施例に係る、ｐｎｐ型トランジスタ１００の構成の概略を示す斜視図である。
図１のｐｎｐ型トランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに電極を形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されており、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ、ｐ型ＧａＮ層１３の傾斜面１３ｔに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅが形成されている。
ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。
【００１２】
本実施例においては、アクセプタ不純物としてマグネシウムを添加されたｐ型ＧａＮ層１１及びｐ型ＧａＮ層１３は、いずれも、傾斜面１１ｔ及び１３ｔを形成した後に窒素雰囲気下、８００℃の加熱で低抵抗化された。
【実施例２】
【００１３】
図２は本発明の具体的な一実施例に係る、ｎｐｎ型トランジスタ２００の構成の概略を示す斜視図である。
図２のｎｐｎ型トランジスタ２００は、基板１０の上に、図示しないバッファ層を介して、ｎ型ＧａＮ層２１、ｐ型ＧａＮ層２２、ｎ型ＧａＮ層２３を順に形成した後、ケミカルポリシングにより露出部である傾斜面２１ｔ、２２ｔ及び２３ｔを形成し、そこに電極を形成して構成したものである。ｎ型ＧａＮ層２１の傾斜面２１ｔ、ｐ型ＧａＮ層２２の傾斜面２２ｔ、ｎ型ＧａＮ層２３の傾斜面２３ｔに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅが形成されている。
図２のｎｐｎ型トランジスタ２００は、図１のｐｎｐ型トランジスタ１００の層構成を替えたのみである。
本実施例においては、アクセプタ不純物としてマグネシウムを添加されたｐ型ＧａＮ層２２は、傾斜面２２ｔを形成した後に窒素雰囲気下、８００℃の加熱で低抵抗化された。
【実施例３】
【００１４】
図３は本発明の具体的な一実施例に係る、ＭＥＳＦＥＴ３００の構成の概略を示す断面図である。
図３のＭＥＳＦＥＴ３００は、基板１０の上に、図示しないバッファ層を介して、ｎ型ＧａＮ層３１、ｉ型ＧａＮ層３２、ｎ型ＧａＮ層３３を順に形成した後、ケミカルポリシングにより露出部である傾斜面３１ｔ、３２ｔ及び３３ｔを形成し、そこに電極を形成して構成したものである。図３のＭＥＳＦＥＴ３００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されており、ｎ型ＧａＮ層３１の傾斜面３１ｔ、ｉ型ＧａＮ層３２の傾斜面３２ｔ、ｎ型ＧａＮ層３３の傾斜面３３ｔに各々、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄが形成されている。これらのうちゲート電極Ｇはショットキーゲートである。
ｎ型ＧａＮ層３１、ｉ型ＧａＮ層３２及びｎ型ＧａＮ層３３の膜厚はいずれも１μｍであり、ｎ型ＧａＮ層３１の傾斜面３１ｔ、ｉ型ＧａＮ層３２の傾斜面３２ｔ及びｎ型ＧａＮ層３３の傾斜面３３ｔの幅はいずれも約５．８μｍである。
【実施例４】
【００１５】
図４は本発明の具体的な一実施例に係る、ＭＩＳＦＥＴ４００の構成の概略を示す断面図である。
図４のＭＩＳＦＥＴ４００は、基板１０の上に、図示しないバッファ層を介して、ｎ型ＧａＮ層４１、ｉ型ＧａＮ層４２、ｎ型ＧａＮ層４３を順に形成した後、ケミカルポリシングにより露出部である傾斜面４１ｔ、４２ｔ及び４３ｔを形成し、電極及び絶縁膜４９を形成して構成したものである。図４のＭＩＳＦＥＴ４００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されており、ｎ型ＧａＮ層４１の傾斜面４１ｔ、ｎ型ＧａＮ層４３の傾斜面４３ｔに各々、ソース電極Ｓ、ドレイン電極Ｄが形成されている。また、ソース電極Ｓ、ドレイン電極Ｄとｉ型ＧａＮ層４２の傾斜面４２ｔを覆うように絶縁膜４９が形成され、絶縁膜４９を介してｉ型ＧａＮ層４２の傾斜面４２ｔに対向するようにゲート電極Ｇが形成されている。
ｎ型ＧａＮ層４１、ｉ型ＧａＮ層４２及びｎ型ＧａＮ層４３の膜厚はいずれも１μｍであり、ｎ型ＧａＮ層４１の傾斜面４１ｔ、ｉ型ＧａＮ層４２の傾斜面４２ｔ及びｎ型ＧａＮ層４３の傾斜面４３ｔの幅はいずれも約５．８μｍである。
【００１６】
〔その他の素子〕
実施例１及び２の構成から容易に理解される通り、本発明は任意のバイポーラ素子に適用可能である。
図５は本発明を適用したダイオード５００の構成の概略を示す斜視図である。その構成は、基板１０、ｎ型ＧａＮ層５１、ｐ型ＧａＮ層５２を有し、ｎ型ＧａＮ層５１の傾斜面５１ｔにカソード電極Ｋ、ｐ型ＧａＮ層５２の傾斜面５２ｔにアノード電極Ａを形成したものである。
図６は本発明を適用したサイリスタ６００の構成の概略を示す断面図である。その構成は、基板１０、ｎ型ＧａＮ層６１、ｐ型ＧａＮ層６２、ｎ型ＧａＮ層６３、ｐ型ＧａＮ層６４を有し、ｎ型ＧａＮ層６１の傾斜面６１ｔにカソード電極Ｋ、ｐ型ＧａＮ層６４の傾斜面６４ｔにアノード電極Ａを形成したものである。
図６のサイリスタ６００は逆阻止２端子サイリスタであるが、ｐ型ＧａＮ層６２の傾斜面６２ｔにゲート電極を設ければ、３端子素子である、ＳＣＲと同作用の素子やＧＴＯを形成でき、更にｎ型ＧａＮ層６３の傾斜面６３ｔに第２のゲートを設けた４端子素子とすることもできる。
図７．Ａは本発明を適用した双方向サイリスタ７００の構成の概略を示す斜視図である。その構成は、基板１０、ｎ型ＧａＮ層７１、ｐ型ＧａＮ層７２、ｎ型ＧａＮ層７３、ｐ型ＧａＮ層７４、ｎ型ＧａＮ層７５を有し、ｎ型ＧａＮ層７１の傾斜面７１ｔとｐ型ＧａＮ層７２の傾斜面７２ｔにまたがって第１端子Ｔ1、ｐ型ＧａＮ層７４の傾斜面７４ｔとｎ型ＧａＮ層７５の傾斜面７５ｔにまたがって第２端子Ｔ2を形成したものである。
ここで、図７．Ｂに、傾斜面に配置された電極を概念的に示す通り、第１端子Ｔ1の傾斜面７１ｔに形成された部分と第２端子Ｔ2の傾斜面７４ｔに形成された部分の間の傾斜面７２ｔ及び７３ｔには電極が形成されておらず、第１端子Ｔ1の傾斜面７２ｔに形成された部分と第２端子Ｔ2の傾斜面７５ｔに形成された部分の間の傾斜面７３ｔ及び７４ｔには電極が形成されていないようにすると好ましい。
図８．Ａは本発明を適用した３端子双方向サイリスタ（ＴＲＩＡＣ）８００の構成の概略を示す断面図である。その構成は、基板１０、ｐ型ＧａＮ層８１、ｎ型ＧａＮ層８２、ｐ型ＧａＮ層８３、ｎ型ＧａＮ層８４、ｐ型ＧａＮ層８５、ｐ型ＧａＮ層８５からエッチングにより分離されたｐ型ＧａＮ層８５１を有し、ｐ型ＧａＮ層８１の傾斜面８１ｔとｎ型ＧａＮ層８２の傾斜面８２ｔにまたがって第１端子Ｔ1、ｎ型ＧａＮ層８４の傾斜面８４ｔとｐ型ＧａＮ層８５の傾斜面８５ｔにまたがって第２端子Ｔ2、ｐ型ＧａＮ層８５１にゲート電極Ｇを形成したものである。
これは図８．Ｂに、傾斜面に配置された電極を概念的に示す通り、第１端子Ｔ1の傾斜面８１ｔに形成された部分と第２端子Ｔ2の傾斜面８４ｔに形成された部分の間の傾斜面８２ｔ及び８３ｔには電極が形成されておらず、第１端子Ｔ1の傾斜面８２ｔに形成された部分と第２端子Ｔ2の傾斜面８５ｔに形成された部分の間の傾斜面８３ｔ及び８４ｔには電極が形成されていないようにすると好ましい。
図９．Ａは本発明を適用したサイリスタ９００の構成の概略を示す斜視図である。その構成は、基板１０、ｎ型ＧａＮ層９１、ｐ型ＧａＮ層９２、ｎ型ＧａＮ層９３、ｐ型ＧａＮ層９４を有し、ｎ型ＧａＮ層９１の傾斜面９１ｔとｐ型ＧａＮ層９２の傾斜面９２ｔにまたがってカソード電極Ｋ、ｎ型ＧａＮ層９３の傾斜面９３ｔとｐ型ＧａＮ層９４の傾斜面９４ｔとにまたがってアノード電極Ａを形成したものである。
これは図９．Ｂに、傾斜面に配置された電極を概念的に示す通り、第１端子Ｔ1の傾斜面９１ｔに形成された部分と第２端子Ｔ2の傾斜面９４ｔに形成された部分の間の傾斜面９２ｔ及び９３ｔには電極が形成されていないようにすると好ましい。
図９．Ａ及び図９．Ｂのサイリスタ９００は逆導通２端子サイリスタであるが、ｐ型ＧａＮ層９２の傾斜面９２ｔにゲート電極を設ければ逆導通３端子サイリスタを形成でき、更にｎ型ＧａＮ層９３の傾斜面９３ｔに第２のゲートを設けた逆導通４端子サイリスタとすることもできる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に係るｐｎｐトランジスタ１００の構成の概略を示す斜視図。
【図２】本発明の実施例２に係るｎｐｎトランジスタ２００の構成の概略を示す斜視図。
【図３】本発明の実施例３に係るＭＥＳＦＥＴ３００の構成の概略を示す断面図。
【図４】本発明の実施例４に係るＭＩＳＦＥＴ４００の構成の概略を示す断面図。
【図５】本発明を適用したダイオード５００の構成の概略を示す斜視図。
【図６】本発明を適用した逆阻止２端子サイリスタ６００の構成の概略を示す断面図。
【図７】本発明を適用した双方向サイリスタ７００の構成の概略を示す断面図（７．Ａ）及び傾斜面の電極配置図（７．Ｂ）。
【図８】本発明を適用した３端子双方向サイリスタ（ＴＲＩＡＣ）８００の構成の概略を示す断面図（８．Ａ）及び傾斜面の電極配置図（８．Ｂ）。
【図９】本発明を適用した逆導通２端子サイリスタ９００の構成の概略を示す断面図（９．Ａ）及び傾斜面の電極配置図（９．Ｂ）。
【符号の説明】
【００１８】
１００：ｐｎｐトランジスタ
１１：ｐ型ＧａＮ層
１２：ｎ型ＧａＮ層
１３：ｐ型ＧａＮ層
Ｃ：コレクタ電極
Ｂ：ベース電極
Ｅ：エミッタ電極
【特許請求の範囲】
【請求項１】
III族窒化物系化合物半導体素子において、
伝導型又はキャリア濃度の異なる複数のIII族窒化物系化合物半導体層が積層されており、その外周の１辺において、積層面に対して５度以上３０度以下の角度を成す傾斜面が形成されており、少なくとも１個の電極が当該傾斜面に形成されていることを特徴とするIII族窒化物系化合物半導体素子。
【請求項２】
ダイオードであることを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項３】
バイポーラトランジスタであることを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項４】
サイリスタであることを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項５】
前記傾斜面に形成された前記電極のうち少なくとも１つはゲート電極であり、電界効果トランジスタとして動作することを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項６】
前記傾斜面に形成された前記電極のうち少なくとも１つは絶縁膜を介して形成されたゲート電極であり、電界効果トランジスタとして動作することを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載のIII族窒化物系化合物半導体素子の製造方法において、
前記傾斜面を、積層された複数のIII族窒化物系化合物半導体層の、素子外周の１辺をケミカルポリシングにより研磨して形成することを特徴とするIII族窒化物系化合物半導体素子の製造方法。
【請求項８】
III族窒化物系化合物半導体層の少なくとも１層の少なくとも前記傾斜面近傍に、低抵抗化により、ｐ型領域を形成することを特徴とするIII族窒化物系化合物半導体素子の製造方法。
【請求項１】
III族窒化物系化合物半導体素子において、
伝導型又はキャリア濃度の異なる複数のIII族窒化物系化合物半導体層が積層されており、その外周の１辺において、積層面に対して５度以上３０度以下の角度を成す傾斜面が形成されており、少なくとも１個の電極が当該傾斜面に形成されていることを特徴とするIII族窒化物系化合物半導体素子。
【請求項２】
ダイオードであることを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項３】
バイポーラトランジスタであることを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項４】
サイリスタであることを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項５】
前記傾斜面に形成された前記電極のうち少なくとも１つはゲート電極であり、電界効果トランジスタとして動作することを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項６】
前記傾斜面に形成された前記電極のうち少なくとも１つは絶縁膜を介して形成されたゲート電極であり、電界効果トランジスタとして動作することを特徴とする請求項１に記載のIII族窒化物系化合物半導体素子。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載のIII族窒化物系化合物半導体素子の製造方法において、
前記傾斜面を、積層された複数のIII族窒化物系化合物半導体層の、素子外周の１辺をケミカルポリシングにより研磨して形成することを特徴とするIII族窒化物系化合物半導体素子の製造方法。
【請求項８】
III族窒化物系化合物半導体層の少なくとも１層の少なくとも前記傾斜面近傍に、低抵抗化により、ｐ型領域を形成することを特徴とするIII族窒化物系化合物半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−８０６１８（Ｐ２０１０−８０６１８Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２４６１９５（Ｐ２００８−２４６１９５）
【出願日】平成２０年９月２５日（２００８．９．２５）
【出願人】（０００２４１４６３）豊田合成株式会社 (3,467)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２５日（２００８．９．２５）
【出願人】（０００２４１４６３）豊田合成株式会社 (3,467)
【Ｆターム（参考）】
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