バイポーラ半導体素子およびその製造方法
【課題】ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を提供する。
【解決手段】このダイオード素子１によれば、ｐ型のＳｉＣアノード層１２,ｐ型のＳｉＣドリフト層１３とｎ＋型ＳｉＣカソード層１４をｎ型ＳｉＣ基板２１上にエピタキシャル成長により形成してから、ｎ型ＳｉＣ基板２１を除去した。つまり、ｐ型基板に見立てるｐ＋型４Ｈ-ＳｉＣアノード層１２は、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層１２を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣダイオード素子を実現できる。
【解決手段】このダイオード素子１によれば、ｐ型のＳｉＣアノード層１２,ｐ型のＳｉＣドリフト層１３とｎ＋型ＳｉＣカソード層１４をｎ型ＳｉＣ基板２１上にエピタキシャル成長により形成してから、ｎ型ＳｉＣ基板２１を除去した。つまり、ｐ型基板に見立てるｐ＋型４Ｈ-ＳｉＣアノード層１２は、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層１２を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣダイオード素子を実現できる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化けい素半導体で作製されたダイオード,ｐｎｐトランジスタ,ＧＴＯ(ゲート・ターンオフ・サイリスタ),ＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)等のバイポーラ半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＳｉＣ(炭化けい素)基板としては、通常、ｎ型ＳｉＣ基板が用いられる。その理由は、ＳｉＣ基板において、ｐ型の低抵抗基板を得るために、ｐ型ドーパントであるアルミニウムの濃度を上げると結晶の品質が悪くなるからである(非特許文献１(Ｍaterial Ｓcience Ｆorum Ｖols.３８９-３９３,ｐ.１３１−１３４，２００２)参照)。
【０００３】
このため、炭化けい素半導体で作製されたＧＴＯやＩＧＢＴなどのバイポーラスイッチング素子では、ｎ型ＳｉＣ基板上にｐ型ＳｉＣドリフト層を形成した構造にしている。また、炭化けい素半導体で作製されたｐｎダイオードなどの整流素子では、ｎ型ＳｉＣ基板上にｎ型ＳｉＣドリフト層を形成した構造にしている。
【０００４】
しかし、基板をｎ型としたＳｉＣバイポーラ素子だけでなく基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子も使用可能として、回路構成上(インバータ回路におけるスイッチング素子と整流素子との逆並列接続等)の自由度を向上させることが望まれている。
【０００５】
例えば、電圧型インバータでは、図１０Ａに示すように、上記スイッチング素子としてのＧＴＯ１００と上記整流素子としてのダイオード素子２００を１セットとしてパッケージに組み込んだモジュール５００を用いている。図１０Ｂに示すように、このモジュール５００では、上記ＧＴＯ１００とダイオード素子２００とが逆並列接続されている。
【０００６】
上記整流素子としてのダイオード素子２００の断面を、図１１Ａに示す。このダイオード素子２００は、ｎ＋型４Ｈ‐ＳｉＣ基板２０１とこのｎ＋型４Ｈ‐ＳｉＣ基板２０１上に形成されたｎ型ＳｉＣドリフト層２０２とこのｎ型ＳｉＣドリフト層２０２上に形成されたｐ＋型ＳｉＣアノード層２０３とを備える。上記ｎ＋型４Ｈ‐ＳｉＣ基板２０１にカソード電極２０５が形成され、上記ｐ＋型ＳｉＣアノード層２０３にアノード電極２０６が形成されている。上記ｎ型ＳｉＣドリフト層２０２は、ドナー密度１×１０１４〜５×１０１４ｃｍ−３、膜厚は７５μｍである。
【０００７】
また、上記スイッチング素子としてのＧＴＯ１００の断面を、図１１Ｂに示す。このＧＴＯ１００は、ｎ＋型４Ｈ‐ＳｉＣ基板１０１とこのｎ＋型４Ｈ‐ＳｉＣ基板１０１上に順に形成されたｐ型ＳｉＣバッファ層１０２とｐ−型ＳｉＣドリフト層１０３とｎ型ＳｉＣドリフト層１０５とメサ形状のｐ＋型ＳｉＣアノードエミッタ層１０６とを備える。上記ｐ−型ＳｉＣドリフト層１０３は、厚さが７５μｍでアクセプタ密度が１×１０１４〜５×１０１４ｃｍ−３である。上記ｎ型ＳｉＣドリフト層１０５には、ｎ＋型埋込ゲート層１０７とｎ＋型ゲートコンタクト層１０８とが形成されている。また、上記メサ形状のｐ＋型ＳｉＣアノードエミッタ層１０６には、アノード電極１１０が形成され、上記ｎ＋型ゲートコンタクト層１０８にはゲート電極１１１が形成され、上記ｎ＋型４Ｈ‐ＳｉＣ基板１０１にはカソード電極１０９が形成されている。
【０００８】
図１０Ａに示すように、上記スイッチング素子としてのＧＴＯ１００は、カソードＫをなすｎ＋型４Ｈ‐ＳｉＣ基板１０１に形成したカソード電極１０９が導電性支持体３０１上に直接に載置されて電気的に接続されている。このＧＴＯ１００のアノード電極１１０は、リード線３０８で端子３０５に電気的に接続され、この端子３０５は、図示しない絶縁体でもって導電性支持体３０１に対して絶縁されている。なお、図示していないが、このＧＴＯ１００のゲート電極は導電性支持体３０１に対して絶縁された端子にリード線で電気的に接続される。
【０００９】
一方、上記整流素子としてのダイオード素子２００のカソードＫをなすｎ＋型４Ｈ‐ＳｉＣ基板２０１に形成されたカソード電極２０５が導電性支持体３０１上に配置された絶縁基板３０２上に載置されている。このカソード電極２０５は、導電性支持体３０１に対して絶縁された端子３０３に、図示しないリード線で電気的に接続される。
【００１０】
また、このダイオード素子２００のアノード電極２０６は、リード線３０７で端子３０６に電気的に接続され、この端子３０６は、導電性支持体３０１に対して電気的に接続されている。
【００１１】
図１０Ａに示すように、上記モジュール５００では、ダイオード素子２００のカソードＫを絶縁基板３０２を挟んで導電性支持体３０１上に設置して、ダイオード素子２００のカソードＫが導電性支持体３０１によってＧＴＯ１００のカソードＫに電気的に接続されないようにしている。このため、上記絶縁基板３０２の熱抵抗により、ダイオード素子２００の冷却が妨げられ、冷却性能の低下を招いて、素子接合部温度の上昇を引き起こして、最終的に素子破壊を招く可能性がある。
【００１２】
ここで、上記ダイオード素子２００の低抵抗なｐ型ＳｉＣ基板からなるアノードＡを備えたダイオード素子を実現できれば、このダイオード素子のアノードＡをなす結晶品質の良いｐ型ＳｉＣ基板を上記導電性支持体３０１上に絶縁体を介在させずに配置して冷却性能を損なうことなくＧＴＯ１００と逆並列接続することできる。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Ｍaterial Ｓcience Ｆorum Ｖols.３８９-３９３,ｐ.１３１−１３４，２００２
【発明の概要】
【発明が解決しようとする課題】
【００１４】
そこで、この発明の課題は、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、この発明のバイポーラ半導体素子の製造方法は、炭化けい素半導体で作製されたｎ型の基板上に炭化けい素半導体でエピタキシャル成長によりｐ型の半導体層を形成し、
上記ｐ型の半導体層上に炭化けい素半導体でｎ型の半導体層を形成し、
上記ｎ型の基板を除去することを特徴とする。
【００１６】
この発明のバイポーラ半導体素子の製造方法によれば、上記ｐ型のＳｉＣ半導体層を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、低抵抗にするためｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ型のＳｉＣ半導体層を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を実現可能になり、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００１７】
また、この発明のバイポーラ半導体素子は、炭化けい素半導体で作製されたｐ型の半導体層と、
上記ｐ型の半導体層上に形成されていると共に炭化けい素半導体で作製されたｎ型の半導体層と
を備え、
上記ｐ型の半導体層と上記ｎ型の半導体層とを炭化けい素半導体で作製されたｎ型の基板上にエピタキシャル成長により形成してから、上記ｎ型の基板を除去したことを特徴とする。
【００１８】
この発明のバイポーラ半導体素子によれば、上記ｐ型のＳｉＣ半導体層は、エピタキシャル成長で作製されるから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ型のＳｉＣ半導体層を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を実現可能になり、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００１９】
また、一実施形態のバイポーラ半導体素子では、上記ｐ型の半導体層がアノードをなし、上記ｎ型の半導体層がカソードをなすダイオードである。
【００２０】
この実施形態によれば、上記アノードをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたダイオードを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２１】
また、一実施形態のバイポーラ半導体素子は、オン時に上記ｐ型の半導体層から上記ｎ型の半導体層へ電流が流れるスイッチング素子である。
【００２２】
この実施形態によれば、アノードをなす上記ｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたスイッチング素子を実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２３】
また、一実施形態のバイポーラ半導体素子では、さらに、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層を備え、上記ｐ型の半導体層がエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層がコレクタをなすｐｎｐトランジスタである。
【００２４】
この実施形態によれば、上記エミッタをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたｐｎｐトランジスタを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２５】
また、一実施形態のバイポーラ半導体素子では、さらに、上記ｎ型の半導体層上に順に形成されたｐ型の炭化けい素成長層とｎ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がアノードエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の炭化けい素成長層がカソードをなすＧＴＯである。
【００２６】
この実施形態によれば、上記アノードエミッタをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたＧＴＯを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２７】
また、一実施形態のバイポーラ半導体素子では、さらに、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層がコレクタをなすＩＧＢＴである。
【００２８】
この実施形態によれば、上記エミッタをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたＩＧＢＴを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２９】
また、一実施形態のバイポーラ半導体素子では、さらに、上記ｎ型の半導体層上に順に形成されたｐ型の炭化けい素成長層とｎ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がアノードエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の炭化けい素成長層がカソードをなすサイリスタである。
【００３０】
この実施形態によれば、上記アノードエミッタをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたサイリスタを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００３１】
また、一実施形態のバイポーラ半導体装置では、上記ダイオードである実施形態とスイッチング素子とを備え、
上記スイッチング素子は、
炭化けい素半導体で作製されたｎ型の基板と、
上記ｎ型の基板上に形成されていると共に炭化けい素半導体で作製されたｐ型の半導体層とを有する。
【００３２】
この実施形態のバイポーラ半導体装置によれば、上記ダイオードのｐ型の半導体層によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記スイッチング素子のカソードをｎ型ＳｉＣ基板としたので、上記ｐ型ＳｉＣ基板とｎ型ＳｉＣ基板とを同一の導電性支持体上に絶縁物を介在させることなく実装でき、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【００３３】
また、一実施形態のバイポーラ半導体装置では、上記スイッチング素子である実施形態とダイオードとを備え、上記ダイオードは、
炭化けい素半導体で作製されたｎ型の基板と、
上記ｎ型の基板上に形成されていると共に炭化けい素半導体で作製されたｐ型の半導体層とを有する。
【００３４】
この実施形態のバイポーラ半導体装置によれば、上記スイッチング素子のｐ型の半導体層によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記ダイオードのカソードをｎ型ＳｉＣ基板としたので、上記ｐ型ＳｉＣ基板とｎ型ＳｉＣ基板とを同一の導電性支持体上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【００３５】
また、一実施形態のバイポーラ半導体装置では、導電性支持板を備え、
上記導電性支持板上に上記ダイオードと上記スイッチング素子とが載置され、
上記ダイオードのｐ型の半導体層と上記スイッチング素子のｎ型の基板とが上記導電性支持板で電気的に接続されている。
【００３６】
この実施形態のバイポーラ半導体装置によれば、上記ダイオードのｐ型の半導体層によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記スイッチング素子のカソードをｎ型ＳｉＣ基板としたので、上記ｐ型ＳｉＣ基板とｎ型ＳｉＣ基板とを同一の導電性支持板上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【００３７】
また、一実施形態のバイポーラ半導体装置では、導電性支持板を備え、
上記導電性支持板上に上記スイッチング素子と上記ダイオードとが載置され、
上記スイッチング素子のｐ型の半導体層と上記ダイオードのｎ型の基板とが上記導電性支持板で電気的に接続されている。
【００３８】
この実施形態のバイポーラ半導体装置によれば、上記スイッチング素子のｐ型の半導体層によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記ダイオードのカソードをｎ型ＳｉＣ基板としたので、上記ｐ型ＳｉＣ基板とｎ型ＳｉＣ基板とを同一の導電性支持体上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【００３９】
また、一実施形態のバイポーラ半導体装置では、導電性支持板と、
上記導電性支持板上に載置された絶縁基板と、
上記絶縁基板の表面に形成された導電部材とを有し、
上記導電部材上に上記ダイオードと上記スイッチング素子とが載置され、上記導電部材で上記ダイオードのｐ型の半導体層と上記スイッチング素子のｎ型の基板とが電気的に接続されている。
【００４０】
この実施形態によれば、上記ダイオードとスイッチング素子とが上記絶縁基板を介して導電性支持板上に載置されている。これにより、上記ダイオードやスイッチング素子の熱膨張係数と導電性支持板の熱膨張係数との差異に起因する歪みを上記絶縁基板で吸収することが可能となって、上記歪みの低減が図れ、信頼性の向上が図れる。
【００４１】
また、一実施形態のバイポーラ半導体装置では、導電性支持板と、
上記導電性支持板上に載置された絶縁基板と、
上記絶縁基板の表面に形成された導電部材とを有し、
上記導電部材上に上記スイッチング素子と上記ダイオードとが載置され、上記導電部材で上記スイッチング素子のｐ型の半導体層と上記ダイオードのｎ型の基板とが電気的に接続されている。
【００４２】
この実施形態によれば、上記ダイオードとスイッチング素子とが上記絶縁基板を介して導電性支持板上に載置されている。これにより、上記ダイオードやスイッチング素子の熱膨張係数と導電性支持板の熱膨張係数との差異に起因する歪みを上記絶縁基板で吸収することが可能となって、上記歪みの低減が図れ、信頼性の向上が図れる。
【発明の効果】
【００４３】
この発明のバイポーラ半導体素子の製造方法によれば、ｐ型のＳｉＣ半導体層を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ型のＳｉＣ半導体層を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を実現可能になり、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【図面の簡単な説明】
【００４４】
【図１】この発明の第１実施形態のバイポーラ半導体素子としてのダイオード素子の断面図である。
【図２】この発明の第２実施形態のバイポーラ半導体素子としてのＧＴＯの断面図である。
【図３】この発明の第３実施形態のバイポーラ半導体素子としてのｐｎｐトランジスタの断面図である。
【図４】この発明の第４実施形態のバイポーラ半導体素子としてのＩＧＢＴの断面図である。
【図５Ａ】この発明の第５実施形態のバイポーラ半導体装置としての逆並列回路モジュールの断面図である。
【図５Ｂ】上記第５実施形態を示す回路図である。
【図６Ａ】この発明の第６実施形態のバイポーラ半導体装置としての逆並列回路モジュールの断面図である。
【図６Ｂ】上記第６実施形態を示す回路図である。
【図７】上記第５実施形態の変形例を示す断面図である。
【図８】上記第６実施形態の変形例を示す断面図である。
【図９】上記第５または第６実施形態のバイポーラ半導体装置による逆並列回路モジュールで構成したインバータ主回路部を示す回路図である。
【図１０Ａ】従来の逆並列回路モジュールの断面図である。
【図１０Ｂ】上記従来の逆並列回路モジュールの回路図である。
【図１１Ａ】上記従来の逆並列回路モジュールが備える整流素子としてのダイオードの断面図である。
【図１１Ｂ】上記従来の逆並列回路モジュールが備えるスイッチング素子としてのＧＴＯの断面図である。
【発明を実施するための形態】
【００４５】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４６】
(第１の実施の形態)
図１に、この発明のバイポーラ半導体素子の実施形態としてのダイオード素子１の断面を示す。このダイオード素子１の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板１１の上に、以下に説明する半導体層を形成する。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。
【００４７】
この第１実施形態の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板１１上に、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣを順次エピタキシャル成長させて、後述するように、ダイオード素子１を作製する。
【００４８】
図１に示すｎ型の４Ｈ型ＳｉＣ基板１１は、改良レーリー法によって成長させたインゴットをオフ角θを８度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたｎ型ＳｉＣ基板１１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００４９】
上記基板２１のＣ面(カーボン面)に、ＣＶＤ法によってアルミニウムドープｐ型ＳｉＣ層(ｐ型成長層)と窒素ドープｎ型ＳｉＣ層(ｎ型成長層)とを順次エピタキシャル成長で形成する。上記アルミニウムドープｐ型ＳｉＣ層であるｐ型成長層が、アノード層１２とｐ型のドリフト層１３となる。このアノード層１２は、アクセプタ密度５×１０１７ｃｍ−３、膜厚は２０μｍである。また、上記ｐ型のドリフト層１３は、アクセプタ密度１.５×１０１４ｃｍ−３、膜厚は７５μｍである。なお、ドリフト層１３の膜厚は一例として６０μｍから７５μｍの範囲で設定されるが必ずしもこの範囲に限定されるものではない。また、上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図１に示すｎ＋型カソード層１４となる。このｎ＋型カソード層１４は、ドナー密度７×１０１７ｃｍ−３、膜厚は１０μｍである。
【００５０】
この実施形態のダイオード素子１は、その作製の過程において、上記ｎ型ＳｉＣ基板１１の上に、ｐ型アノード層１２、ｐ型ドリフト層１３、ｎ＋型カソード層１４を順次形成しているが、上記作製時の処理条件を以下により詳しく説明する。
【００５１】
先ず、この実施形態のダイオード素子１の製造工程では、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム(Ａｌ(ＣＨ３)３) を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、上記ＳｉＣ基板２１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
【００５２】
ｎ型４ＨＳｉＣ基板２１のＣ面にｐ型ＳｉＣ成長層であるｐ＋４Ｈ-ＳｉＣアノード層１２を形成する工程では、シリコン原料ガスとしてのシラン(３０ｓｃｃｍ)、炭素原料ガスとしてのプロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。また、上記ｐ型ＳｉＣ成長層であるｐ型ＳｉＣドリフト層１３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(０.００９ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００５３】
また、上記ｎ型ＳｉＣ成長層であるｎ＋型ＳｉＣカソード層１４を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。
【００５４】
次に、上述のようなエピタキシャル成長の後、ｎ型４Ｈ-ＳｉＣ基板１１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ｐ型ドリフト層１３の形成工程の後であると共に上記ｎ＋型カソード層１４の形成工程の前に、上記ｎ型４Ｈ-ＳｉＣ基板１１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。
【００５５】
上記の各形成工程の処理により、この第１実施形態のｐｉｎダイオード用のＳｉＣエピタキシャルウェハを作製できる。
【００５６】
次に、この第１実施形態となるＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図１に示すこの実施形態のダイオード素子１を作製できる。
【００５７】
アノードとなるｐ＋型４Ｈ-ＳｉＣアノード層１２の下面に、Ｔｉ(チタン：厚さ３５０ｎｍ)とＡｌ(アルミニウム：厚さ１００ｎｍ)の膜をそれぞれ蒸着し、アノード電極１６とする。このアノード電極１６は、Ｔｉ層とＡｌ層から構成されている。また、上記ｎ＋型ＳｉＣカソード層１４上に、Ｎｉ(厚さ３５０ｎｍ)を形成しカソード電極１５とする。最後に、１０００℃で２０分間の熱処理を行って、カソード電極１５およびアノード電極１６をそれぞれオーミック電極にする。ｐｎ接合のサイズは直径が２．６ｍｍφでありほぼ円形である。
【００５８】
この第１実施形態のダイオード素子１によれば、上記ｐ型のＳｉＣアノード層１２,ｐ型のＳｉＣドリフト層１３と上記ｎ＋型ＳｉＣカソード層１４をｎ型ＳｉＣ基板１１上にエピタキシャル成長により形成してから、上記ｎ型ＳｉＣ基板１１を除去した。つまり、ｐ型基板に見立てる上記ｐ＋型４Ｈ-ＳｉＣアノード層１２は、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、上記ｐ＋型４Ｈ-ＳｉＣアノード層１２をｐ型基板に見立てた結晶品質が良いＳｉＣダイオード素子を実現可能になり、後述するインバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００５９】
(第２の実施の形態)
次に、図２に、この発明のバイポーラ半導体素子の第２実施形態としてのＧＴＯ３０の断面を示す。この第２実施形態のＧＴＯ３０の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板３１の上に、以下に説明する半導体層を形成する。
【００６０】
この第２実施形態の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板３１上に、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣを順次エピタキシャル成長させて、後述するように、ＧＴＯ３０を作製する。
【００６１】
図２に示すｎ型の４Ｈ型ＳｉＣ基板３１は、改良レーリー法によって成長させたインゴットをオフ角θを８度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたｎ型ＳｉＣ基板３１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００６２】
上記基板３１のＣ面(カーボン面)に、ＣＶＤ法によってアルミニウムドープｐ型ＳｉＣ層(第１のｐ型成長層)、窒素ドープｎ型ＳｉＣ層(第１のｎ型成長層)、アルミニウムドープｐ型ＳｉＣ層(第２のｐ型成長層)、窒素ドープｎ型ＳｉＣ層(第２のｎ型成長層)を順次エピタキシャル成長で形成する。
【００６３】
上記アルミニウムドープｐ型ＳｉＣ層である第１のｐ型成長層が、ｐ型アノードエミッタ層３２となる。このｐ型アノードエミッタ層３２は、アクセプタ密度５×１０１７ｃｍ−３、膜厚は２０μｍである。また、上記窒素ドープｎ型ＳｉＣ層である第１のｎ型成長層が、ｎ型バッファ層３３およびｎ型ドリフト層３４となる。上記ｎ型バッファ層３３は、ドナー密度７×１０１７ｃｍ−３、膜厚は７５μｍである。また、上記ｎ型ドリフト層３３は、ドナー密度１.５×１０１４ｃｍ−３、膜厚は７５μｍである。
【００６４】
また、上記アルミニウムドープｐ型ＳｉＣ層である第２のｐ型成長層が、ｐ型ドリフト層３５となる。このｐ型ドリフト層３５は、アクセプタ密度１×１０１７ｃｍ−３、膜厚は２０μｍである。また、窒素ドープｎ型ＳｉＣ層である第２のｎ型成長層が、ｎ＋型カソード層３６となる。このｎ＋型カソード層３６は、ドナー密度７×１０１７ｃｍ−３、膜厚は２５μｍである。
【００６５】
この実施形態のＧＴＯ３０は、その作製の過程において、上記ｎ型ＳｉＣ基板３１の上に、ｐ型アノードエミッタ層３２、ｎ型バッファ層３３、ｎ型ドリフト層３４、ｐ型ドリフト層３５、ｎ＋型カソード層３６を順次形成しているが、上記作製時の処理条件を以下により詳しく説明する。
【００６６】
先ず、この実施形態のＧＴＯ３０の製造工程では、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム(Ａｌ(ＣＨ３)３) を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、上記ＳｉＣ基板３１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
【００６７】
ｎ型４ＨＳｉＣ基板３１のＣ面にｐ型ＳｉＣ成長層であるｐ＋４Ｈ-ＳｉＣアノードエミッタ層３２を形成する工程では、シリコン原料ガスとしてのシラン(３０ｓｃｃｍ)、炭素原料ガスとしてのプロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。
【００６８】
また、上記ｎ型ＳｉＣ成長層であるｎ型バッファ層３３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。上記ｎ型ＳｉＣ成長層であるｎ型ドリフト層３４を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.００６ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００６９】
また、上記ｐ型ＳｉＣ成長層であるｐ型ＳｉＣドリフト層３５を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。また、上記ｎ型カソード層３６となる第２のｎ型ＳｉＣ成長層を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は１００分である。
【００７０】
次に、上述のようなエピタキシャル成長の後、ｎ型４Ｈ-ＳｉＣ基板３１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ｐ＋４Ｈ-ＳｉＣアノードエミッタ層３２の形成工程の後であると共に上記ｎ型バッファ層３３の形成工程の前に、上記ｎ型４Ｈ-ＳｉＣ基板３１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。また、上記ｎ型４Ｈ-ＳｉＣ基板３１を除去する工程は、上記ｎ型バッファ層３３を形成する工程または上記ｎ型ドリフト層３４を形成する工程の次に行なってもよく、上記ｐ型ＳｉＣドリフト層３５を形成する工程の次に行なってもよい。
【００７１】
上記の各形成工程の処理により、この第１実施形態のｐｉｎダイオード用のＳｉＣエピタキシャルウェハを作製できる。
【００７２】
なお、上記ｎ型バッファ層３３は必ずしも必要ではなく、これを形成しない場合もある。また、ｐ型アノードエミッタ層３２とｎ型バッファ層３３の間に、ｐ型バッファ層を形成してもよい。
【００７３】
次に、上記第２のｎ型ＳｉＣ成長層のうちの、上記ｎ型カソード層３６となる領域を残して、他の領域を反応性イオンエッチング法により、ｐ型ドリフト層３５の表面が露出しかつ表面部分がいくらか除去される程度に深くエッチングしてメサ型のｎ型カソード層３６を形成する。また、上記露出したｐ型ドリフト層３５にイオン注入をして、順次、ｐ＋型の埋込ゲート領域３８およびｐ＋型のゲートコンタクト領域３７を、メサ型のｎ型カソード層３６を取り囲むように形成する。なお、上記ｐ＋型の埋込ゲート領域３８は必ずしも必要でなく、これを形成しない場合もある。
【００７４】
上記ｐ型の埋込ゲート領域３８の不純物濃度は、ｐ型ドリフト層３５の不純物濃度の３倍以上であるのが好ましい。イオン注入の工程でｐ型の埋込ゲート領域３８がｐ型ドリフト層３５の上面近傍にまで形成されてもよい。ｐ型の埋込ゲート領域３８は、メサ型のｎ型カソード層３６とｐ型ドリフト層３５の接合部から若干離れて形成される。ｐ＋型のゲートコンタクト領域３７はｐ型の埋込ゲート領域３８より更に不純物濃度の高い低抵抗領域であり、上記接合部から離れた位置に形成される。
【００７５】
次に、アノードとなるｐ＋型４Ｈ-ＳｉＣアノード層３２の下面に、Ｔｉ(チタン：厚さ３５０ｎｍ)とＡｌ(アルミニウム：厚さ１００ｎｍ)の膜をそれぞれ蒸着し、アノード電極４１とする。このアノード電極４１は、Ｔｉ層とＡｌ層から構成されている。また、上記ｎ型カソード層３６にＮｉ(厚さ３５０ｎｍ)を形成しカソード電極３９を形成する。また、上記ｐ＋型ゲートコンタクト領域３７上にＮｉ(厚さ３５０ｎｍ)を形成しゲート電極４０が形成される。最後に、１０００℃で２０分間の熱処理を行って、カソード電極３９,ゲート電極４０およびアノード電極４１をそれぞれオーミック電極にする。
【００７６】
この第２実施形態のＧＴＯ３０によれば、上記ｐ型のＳｉＣアノードエミッタ層３２,ｎ型バッファ層３３とｎ型ドリフト層３４,ｐ型ドリフト層３５,ｎ型カソード層３６をｎ型ＳｉＣ基板３１上にエピタキシャル成長により形成してから、上記ｎ型ＳｉＣ基板３１を除去した。つまり、ｐ型基板に見立てる上記ｐ＋型４Ｈ-ＳｉＣアノード層３２を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層３２をｐ型基板に見立てた結晶品質の良いＳｉＣ ＧＴＯを実現可能になり、後述するインバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００７７】
尚、上記第２実施形態では、本発明のバイポーラ半導体素子がサイリスタの一例としてのＧＴＯ(ゲートターンオフサイリスタ)について説明したが、本発明はＧＴＯ以外のサイリスタにも適用できる。
【００７８】
(第３の実施の形態)
次に、図３に、この発明のバイポーラ半導体素子の第３実施形態としてのｐｎｐバイポーラトランジスタ５０の断面を示す。この第３実施形態のｐｎｐバイポーラトランジスタ５０の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板５１の上に、以下に説明する半導体層を形成する。
【００７９】
この第３実施形態のｐｎｐバイポーラトランジスタ５０は、その製造工程において、ｎ型の４Ｈ型ＳｉＣを用いた基板の(０００−１）カーボン面上に、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｐｎｐバイポーラトランジスタ５０を作製した。
【００８０】
ｎ型の４Ｈ型ＳｉＣの基板５１は、改良レーリー法によって成長したインゴットをオフ角θが８度となるようにスライスし、鏡面研磨することによって作製した。上記ＳｉＣ基板５１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。このＳｉＣ基板５１のＣ面上に、ＣＶＤ法によってアルミニウムドープｐ型ＳｉＣ層であるｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２とｐ型ＳｉＣドリフト層５３を成膜する。このｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２は、アクセプタ密度５×１０１７ｃｍ−３、膜厚は２０μｍである。また、上記ｐ型ＳｉＣドリフト層５３は、アクセプタ密度１.５×１０１４ｃｍ−３、膜厚は７５μｍである。上記ｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２とｐ型ＳｉＣドリフト層５３とがｐ型エミッタ層になる。
【００８１】
上記ｐ型ＳｉＣドリフト層５３上に窒素ドープのｎ型ＳｉＣ成長層５４、およびアルミドープのｐ型ＳｉＣ成長層５５を順にエピタキシャル成長法で成膜した。ｎ型ベース層となるｎ型ＳｉＣ成長層５４はドナー密度７×１０１７ｃｍ−３、膜厚は１μｍである。また、上記ｐ型ＳｉＣ成長層５５はアクセプタ密度約２×１０１７ｃｍ−３、膜厚は０．７５μｍである。
【００８２】
次に、この実施形態のｐｎｐバイポーラトランジスタ５０を作製するときの処理条件を説明する。材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素（Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
【００８３】
ｎ型４ＨＳｉＣ基板５１のＣ面にｐ型ＳｉＣ成長層であるｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２を形成する工程では、シリコン原料ガスとしてのシラン(３０ｓｃｃｍ)、炭素原料ガスとしてのプロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。
【００８４】
また、上記ｐ型ＳｉＣ成長層であるｐ型ＳｉＣドリフト層５３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(０.００９ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００８５】
また、上記ｎ型ＳｉＣ成長層５４となるｎ型ＳｉＣ成長層を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は４分である。また、上記ｐ型ＳｉＣ成長層５５となるｐ型ＳｉＣ成長層を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
【００８６】
次に、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板５１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ｐ型ＳｉＣドリフト層５３の形成工程の後であると共に上記ｎ型成長層５４の形成工程の前に、ｎ型４ＨＳｉＣ基板５１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。
【００８７】
上記の各工程の処理により、この第３実施形態のｐｎｐバイポーラトランジスタ用のＳｉＣエピタキシャルウェハを作製できる。そして、この第２実施形態用のＳｉＣエピタキシャルウエハに以下に説明する加工を施すことにより図２に示す第２実施形態のｐｎｐバイポーラトランジスタ５０を作製できる。
【００８８】
まず、反応性イオンエッチング(ＲＩＥ)によりｐ型成長層５５となるｐ型成長層を幅１０μｍ、深さ０．７５μｍ、ピッチ２３μｍでエッチングし、コレクタとなるｎ型成長層５５を残す。このＲＩＥのエッチングガスとしては、ＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
【００８９】
次に、ベース領域において素子分離を行うために、反応性イオンエッチング(ＲＩＥ)により上記ｎ型ＳＩＣ成長層５４をメサ構造にする。このＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
【００９０】
この第３実施形態では、ベース端部での電界集中を緩和するためのｎ型ガードリング５６と、ベースのコンタクト領域５７を同一プロセスの窒素イオン注入によって形成した。ベースのコンタクト領域５７は幅３μｍでエミッタとの間隔は５μｍであり、ｎ型ガードリング５６の幅は１５０μｍである。コンタクト領域５７,ｐ型ガードリング５６の深さは共に０．５μｍである。
【００９１】
上記ｎ型ガードリング５６、ベースのコンタクト領域５７を形成する時の窒素イオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１．０×１０１３ｃｍ−２である。このイオン注入のマスクとしては、ＣＶＤにより形成したＳｉＯ２膜(厚さ５μｍ)を用いた。また、イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。
【００９２】
次に、アニールの後、温度１１５０℃で２時間のウェット酸化によって熱酸化膜を形成し、さらにＣＶＤによってＳｉＯ２膜を堆積させ、合計２μｍの酸化膜５８を形成した。次に、エミッタとなるｐ＋型４Ｈ-ＳｉＣアノードエミッタ層５２の下面に、エミッタ電極５９Ｃを形成する。また、ベースコンタクト領域５７にベース電極５９Ｂを形成する。また、コレクタ領域であるｐ型ＳｉＣ成長層５５にＮｉを蒸着してコレクタ電極６９を形成する。次に、１０００℃、２０分間の熱処理を行ってそれぞれオーミック接合を形成した。
【００９３】
最後に、ベース電極５９Ｂおよびコレクタ電極６９をＴｉ／Ａｕ電極７０で覆って各電極端子を形成した。接合部の大きさは３．２ｍｍ×３．２ｍｍである。
【００９４】
この第３実施形態のｐｎｐトランジスタ５０によれば、上記ｐ型のＳｉＣアノードエミッタ層５２,ｐ型ＳｉＣドリフト層５３とｎ型ＳｉＣ成長層５４,ｐ型ＳｉＣ成長層５５をｎ型ＳｉＣ基板５１上にエピタキシャル成長により形成してから、上記ｎ型ＳｉＣ基板５１を除去した。つまり、ｐ型基板に見立てる上記ｐ＋型４Ｈ-ＳｉＣアノードエミッタ層５２を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノードエミッタ層５２をｐ型基板に見立てた結晶品質の良いＳｉＣｐｎｐトランジスタ５０を実現できる。よって、後述するインバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００９５】
(第４の実施の形態)
次に、図４に、この発明のバイポーラ半導体素子の第４実施形態としてのＩＧＢＴ８０の断面を示す。
【００９６】
この第４実施形態のＩＧＢＴ８０の製造工程では、ｎ型の６Ｈ型ＳｉＣで作製した基板７１の上に、膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層の順番で４つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、ＩＧＢＴ８０を作製した。このＩＧＢＴ８０では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面となっている。
【００９７】
次に、このＩＧＢＴ８０の作製方法を説明する。すなわち、面方位が、(０００−１)カーボン面から３．５度のオフ角θの面をもつｎ型の６Ｈ型ＳｉＣを用いた基板上に、１５μｍ／ｈの成膜速度で、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層を順次形成する。
【００９８】
上記ｎ型の６Ｈ型ＳｉＣ基板７１は、改良レーリー法によって成長したインゴットを(０００−１)カーボン面から３．５度傾いた面でスライスし、鏡面研磨することによって作製した。上記６Ｈ型ＳｉＣ基板７１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０１８ｃｍ−３である。
【００９９】
このＳｉＣ基板７１上に、ＣＶＤ法によって、第１のアルミニウムドープｐ型ＳｉＣ層、第１の窒素ドープｎ型ＳｉＣ層、第２のアルミニウムドープｐ型ＳｉＣ層、第２の窒素ドープｎ型ＳｉＣ層の四層を連続的にエピタキシャル成長した。
【０１００】
上記第１のアルミニウムドープｐ型ＳｉＣ層は、図４のｐ＋６Ｈ‐ＳｉＣアノードエミッタ層７２となる。このｐ＋６Ｈ‐ＳｉＣアノードエミッタ層７２は、アクセプタ密度が５×１０１７ｃｍ−３、膜厚は２０μｍである。また、上記第１の窒素ドープｎ型ＳｉＣ層は、ｎ型ＳｉＣドリフト層７３となる。このｎ型ＳｉＣドリフト層７３は、ドナー密度が１.５×１０１４ｃｍ−３、膜厚は７５μｍである。また、ｎ型ＳｉＣドリフト層７３の上に形成されるｐ型成長層７４は、上記第２のアルミニウムドープｐ型ＳｉＣ層で作製され、アクセプタ密度が２×１０１７ｃｍ−３、膜厚は２μｍである。また、上記ｐ型成長層７４上に形成されるｎ型成長層７５は、上記第２の窒素ドープｎ型ＳｉＣ層で作製され、ドナー密度が約１×１０１８ｃｍ−３、膜厚は０．７５μｍである。
【０１０１】
次に、このＩＧＢＴ８０を作製するときの処理条件を説明する。
【０１０２】
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。また、ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ３)３｝を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
【０１０３】
ｎ型ＳｉＣ基板７１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。このｎ型ＳｉＣ基板７１のＣ面上に、ｐ＋６Ｈ‐ＳｉＣアノードエミッタ層７２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。
【０１０４】
また、上記ｎ型ＳｉＣドリフト層７３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.００６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【０１０５】
また、上記ｐ型成長層７４を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１２ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８分である。また、上記ｎ型成長層７５を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
【０１０６】
次に、上述のようなエピタキシャル成長の後、ｎ型ＳｉＣ基板７１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ｎ型ＳｉＣドリフト層７３の形成工程の後であると共に上記ｐ型成長層７４の形成工程の前に、ｎ型ＳｉＣ基板７１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。
【０１０７】
上記の各工程での処理により、このＩＧＢＴ８０用のＳｉＣエピタキシャルウェハができる。そして、この第４実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図４に示すＩＧＢＴ８０を作製できる。
【０１０８】
まず、フォトリソグラフ法を用いて、ｎ型成長層７５の中央部をＲＩＥでエッチングして、孔７６ａを設け、アルミニウムをイオン注入することにより、コレクタとなるコンタクト領域７６を形成する。次に、ゲート領域を形成するために、ＲＩＥによりｎ型成長層７５とｐ型成長層７４をエッチングして孔７８ａ(図４では２つ)をあける。次に、孔７８ａの壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ２膜を堆積させ、絶縁膜７７を形成する。
【０１０９】
次に、ｐ＋６Ｈ-ＳｉＣアノードエミッタ層７２によるエミッタ領域にＮｉを蒸着してエミッタ電極７９Ｃとする。また、コレクタとなるコンタクト領域７６にコレクタ電極７９を蒸着する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、絶縁膜７７の上にＭｏ電極を形成しゲート電極７８とする。
【０１１０】
こうして完成した本実施形態のＩＧＢＴ８０は、上記ｐ型のＳｉＣアノードエミッタ層７２,ｎ型ＳｉＣドリフト層７３とｐ型ＳｉＣ成長層７４,ｎ型ＳｉＣ成長層７５をｎ型ＳｉＣ基板７１上にエピタキシャル成長により形成してから、上記ｎ型ＳｉＣ基板７１を除去した。つまり、ｐ型基板に見立てる上記ｐ＋型４Ｈ-ＳｉＣアノード層７２を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層７２をｐ型基板に見立てた結晶品質の良いＳｉＣ ＩＧＢＴを実現可能になる。よって、後述するインバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【０１１１】
(第５の実施の形態)
次に、図５Ａの断面模式図を参照して、この発明の第５実施形態であるバイポーラ半導体装置として回路モジュール７００を説明する。
【０１１２】
この回路モジュール７００は、図１を参照して説明した前述の第１実施形態のダイオード素子１と図１０Ｂを参照して説明したスイッチング素子としてのＧＴＯ１００とを備える。図５Ｂの回路図に示すように、上記ダイオード素子１と上記ＧＴＯ１００は逆並列接続される。
【０１１３】
図５Ａに示すように、上記スイッチング素子としてのＧＴＯ１００は、カソードＫをなすｎ＋型４Ｈ‐ＳｉＣ基板１０１に形成したカソード電極１０９が導電性支持体７０１上に直接に載置されて電気的に接続されている。上記カソード電極１０９は、一例として金シリコン,金スズ,金ゲルマニウムのような金系半田やその他の高温半田でもって上記導電性支持体７０１に電気的に接続される。また、上記導電性支持体７０１は、一例として銅で作製される。一方、上記ＧＴＯ１００のアノードＡをなすメサ形状のｐ＋型ＳｉＣアノードエミッタ層１０６に形成されたアノード電極１１０は、リード線７０８で端子７０５に電気的に接続されている。上記リード線７０８は、一例としてアルミニウム,金,銅等で作製される。また、上記端子７０５は、絶縁体７１１でもって導電性支持体７０１との間の絶縁を保ちつつ導電性支持体７０１を貫通して固定されている。また、上記ＧＴＯ１００のゲート電極１１１は、リード線７０９により、ゲート端子７０３の上端に接続されている。上記リード線７０９は、例えばアルミニウム,金,銅等で作製される。上記ゲート端子７０３は、絶縁体７１３でもって導電性支持体７０１との間の絶縁を保ちつつ導電性支持体７０１を貫通して固定されている。
【０１１４】
また、上記整流素子としてのダイオード素子１のアノードＡをなすｐ＋型４Ｈ-ＳｉＣアノード層１２に形成されたアノード電極１６が導電性支持体７０１上に直接に載置されて電気的に接続されている。上記アノード電極１６は、一例として金シリコン,金スズ,金ゲルマニウムのような金系半田やその他の高温半田でもって上記導電性支持体７０１に電気的に接続される。一方、このダイオード素子１のカソードＫをなすｎ＋型ＳｉＣカソード層１４に形成されたカソード電極１５はリード線７０７で端子７０６に電気的に接続されている。上記リード線７０７は、例えばアルミニウム,金,銅等で作製される。
【０１１５】
上記導電性支持体７０１には窒素雰囲気中で金属キャップ７０２が溶接され、内部空間には窒素ガスが満たされている。なお、導電性支持体７０１に装着した上記ダイオード素子１およびＧＴＯ１００をエポキシ樹脂等のモールドレジン(樹脂)を用いてモールドすれば金属キャップ７０２は不要になる。
【０１１６】
この実施形態のバイポーラ半導体装置としての回路モジュール７００によれば、上記ダイオード素子１の結晶品質が良いｐ型のＳｉＣアノード層１２をｐ型ＳｉＣ基板と見立ててアノードをとし、上記スイッチング素子としてのＧＴＯ１００のｎ型ＳｉＣ基板１０１をカソードとした。これにより、上記ｐ型ＳｉＣ基板と見立てた結晶品質が良いｐ型のＳｉＣアノード層１２とｎ型ＳｉＣ基板１０１とを同一の導電性支持体７０１上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【０１１７】
なお、上記実施形態の回路モジュール７００では、ｎ型ＳｉＣ基板をカソードとしたＧＴＯ１００をスイッチング素子として備えたが、スイッチング素子としてＧＴＯに替えてｎ型ＳｉＣ基板をコレクタとしたｎｐｎトランジスタを備えてもよい。この場合、このｎｐｎトランジスタのコレクタをなすｎ型ＳｉＣ基板に形成したコレクタ電極を導電性支持体７０１に直接電気的に接続すると共にエミッタをなすｎ型ＳｉＣ成長層に形成したエミッタ電極をリード線７０８で端子７０５に電気的に接続し、ベース電極をリード線７０９で端子７０３に電気的に接続する。
【０１１８】
また、スイッチング素子としてＧＴＯに替えてｎ型ＳｉＣ基板をコレクタとしたＩＧＢＴを備えてもよい。この場合、このＩＧＢＴのコレクタをなすｎ型ＳｉＣ基板に形成したコレクタ電極を導電性支持体７０１に直接電気的に接続すると共にエミッタをなすｎ型ＳｉＣ成長層に形成したエミッタ電極をリード線７０８で端子７０５に電気的に接続し、ゲート電極をリード線７０９で端子７０３に電気的に接続する。
【０１１９】
次に、図７の断面模式図に、上記第５実施形態の回路モジュール７００の変形例としての回路モジュール７５０を示す。この変形例の回路モジュール７５０は、上記導電性支持体７０１上に配置された絶縁基板７１０を有する点が前述の第５実施形態と異なる。よって、この変形例では、前述の第５実施形態と同様の部分には同様の符号を付して、前述の第５実施形態と異なる点を主として説明する。
【０１２０】
上記絶縁基板７１０は、両面に導電部材としての導電膜７２１,７２２が形成されている。上記導電膜７２１,７２２は一例として銅で作製される。上記導電膜７２２は上記金系半田や高温半田でもって導電性支持体７０１に電気的に接続されている。また、上記絶縁基板７１０上の導電膜７２１上に上記ダイオード素子１と上記スイッチング素子としてのＧＴＯ１００が載置されている。このダイオード素子１のアノード電極１６とＧＴＯ１００のカソード電極１０９とが上記金系半田や高温半田でもって上記導電膜７２１に電気的に接続されている。この導電膜７２１は、例えば、図示しないリード線等で上記導電性支持板７０１に電気的に接続される。また、上記ゲート端子７０３は、絶縁体７１３でもって導電性支持体７０１との間の絶縁を保ちつつ導電性支持体７０１を貫通して固定されている。一方、上記ゲート端子７０３と絶縁体７１３は、上記絶縁基板７１０および導電膜７２１,７２２に対して図７における奥行方向に位置ずれしており、上記絶縁基板７１０および導電膜７２１,７２２を貫通していない。この変形例によれば、ダイオード素子１とＧＴＯ１００とが導電膜７２１,７２２で挟んだ絶縁基板７１０を介して導電性支持板７０１上に載置されている。これにより、ダイオード素子１やＧＴＯ１００の熱膨張係数と導電性支持板７０１の熱膨張係数との差異に起因する歪みを上記絶縁基板７１０で吸収することが可能となって、上記歪みの低減が図れ、信頼性を向上できる。なお、上記絶縁基板７１０の材質としては、一例として、アルミナ等のセラミックス、窒化アルミニウム、石英ガラス等を採用できる。また、上記導電膜７２１,７２２を導電板としてもよい。
【０１２１】
(第６の実施の形態)
次に、図６Ａの断面模式図を参照して、この発明の第６実施形態であるバイポーラ半導体装置として回路モジュール８００を説明する。この第６実施形態の回路モジュール８００は、ダイオード素子１に替えてダイオード素子２００を備える点とＧＴＯ１００に替えてＧＴＯ３０を備える点とが図５Ａ,図５Ｂを参照して説明した前述の第５実施形態の回路モジュール７００と異なる。
【０１２２】
この回路モジュール８００は、図２を参照して説明した前述の第２実施形態のスイッチング素子としてのＧＴＯ３０と図１０Ａを参照して説明した整流素子としてのダイオード素子２００を備える。図６Ｂの回路図に示すように、上記ダイオード素子２００と上記ＧＴＯ３０は逆並列接続される。
【０１２３】
図６Ａに示すように、上記スイッチング素子としてのＧＴＯ３０は、アノードＡをなすｐ型４Ｈ-ＳｉＣアノードエミッタ層３２に形成したアノード電極４１が導電性支持体８０１上に直接に載置されて電気的に接続されている。上記アノード電極４１は、一例として金シリコン,金スズ,金ゲルマニウムのような金系半田やその他の高温半田でもって上記導電性支持体８０１に電気的に接続される。また、上記導電性支持体８０１は、一例として銅で作製される。一方、上記ＧＴＯ３０のカソードＫをなすメサ形状のｎ＋型ＳｉＣカソード層３６に形成されたカソード電極３９は、リード線８０８で端子８０５に電気的に接続されている。上記リード線８０８は、一例としてアルミニウム,金,銅等で作製される。また、上記端子８０５は、絶縁体８１１でもって導電性支持体８０１との間の絶縁を保ちつつ導電性支持体８０１を貫通して固定されている。また、上記ＧＴＯ３０のゲート電極４０は、リード線８０９により、ゲート端子８０３の上端に接続されている。上記リード線８０９は例えばアルミニウム,金,銅等で作製される。上記ゲート端子８０３は、絶縁体８１３でもって導電性支持体８０１との間の絶縁を保ちつつ導電性支持体８０１を貫通して固定されている。
【０１２４】
また、上記整流素子としてのダイオード素子２００のカソードＫをなすｎ＋型４Ｈ‐ＳｉＣ基板２０１に形成されたカソード電極２０５が導電性支持体８０１上に直接に載置されて電気的に接続されている。上記カソード電極２０５は、一例として金シリコン,金スズ,金ゲルマニウムのような金系半田やその他の高温半田でもって上記導電性支持体８０１に電気的に接続される。一方、このダイオード素子２００のアノードＡをなすｐ＋型ＳｉＣアノード層２０３に形成されたアノード電極２０６はリード線８０７で端子８０６に電気的に接続されている。上記リード線８０７は、例えばアルミニウム,金,銅等で作製される。
【０１２５】
上記導電性支持体８０１には窒素雰囲気中で金属キャップ８０２が溶接され、内部空間には窒素ガスが満たされている。なお、導電性支持体８０１に装着した上記ダイオード素子２００およびＧＴＯ３０をエポキシ樹脂等のモールドレジン(樹脂)を用いてモールドすれば金属キャップ８０２は不要になる。
【０１２６】
この実施形態のバイポーラ半導体装置としての回路モジュール８００によれば、上記スイッチング素子としてのＧＴＯ３０のｐ型４Ｈ-ＳｉＣアノードエミッタ層３２によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記ダイオード素子２００のカソードをｎ型ＳｉＣ基板２０１としたので、上記結晶品質が良いｐ型ＳｉＣ基板としてのｐ型４Ｈ-ＳｉＣアノードエミッタ層３２とｎ型ＳｉＣ基板２０１とを同一の導電性支持体８０１上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【０１２７】
なお、上記実施形態の回路モジュール８００では、ｐ型ＳｉＣアノードエミッタ層３２をアノードとしたＧＴＯ３０をスイッチング素子として備えたが、ＧＴＯ３０に替えて、スイッチング素子としてｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２をエミッタとした第３実施形態のｐｎｐトランジスタ５０を備えてもよい。この場合、上記ｐｎｐトランジスタ５０のエミッタ電極５９Ｃを導電性支持体８０１上に直接載置し、エミッタ電極５９Ｃを上記金系半田や高温半田でもって導電性支持体８０１に電気的に接続する。また、上記ｐｎｐトランジスタ５０のコレクタ電極６９をリード線８０８で端子８０５に電気的に接続する。また、上記ｐｎｐトランジスタ５０のベース電極５９Ｂをリード線８０９で端子８０３に電気的に接続する。
【０１２８】
また、スイッチング素子としてＧＴＯ３０に替えて、ｐ＋型４Ｈ-ＳｉＣアノード層７２をアノードエミッタとした第４実施形態のＩＧＢＴ８０を備えてもよい。この場合、上記ＩＧＢＴ８０のエミッタ電極７９Ｃを導電性支持体８０１上に直接載置し、エミッタ電極５９Ｃを上記金系半田や高温半田でもって導電性支持体８０１に電気的に接続する。また、上記ＩＧＢＴ８０のコレクタ電極７９をリード線８０８で端子８０５に電気的に接続する。また、上記ＩＧＢＴ８０のゲート電極７８をリード線８０９で端子８０３に電気的に接続する。
【０１２９】
次に、図８の断面模式図に、上記第６実施形態の回路モジュール８００の変形例としての回路モジュール８５０を示す。この変形例の回路モジュール８５０は、上記導電性支持体８０１上に配置された絶縁基板８１０を有する点が前述の第６実施形態と異なる。よって、この変形例では、前述の第６実施形態と同様の部分には同様の符号を付して、前述の第６実施形態と異なる点を主として説明する。
【０１３０】
上記絶縁基板８１０は、両面に導電部材としての導電膜８２１,８２２が形成されている。上記導電膜８２１,８２２は一例として銅で作製される。上記導電膜８２２は上記金系半田や高温半田でもって導電性支持体８０１に電気的に接続されている。また、上記絶縁基板８１０上の上記導電膜８２１上に上記ダイオード素子２００と上記スイッチング素子としてのＧＴＯ３０が載置されている。このダイオード素子２００のカソード電極２０５と上記ＧＴＯ３０のアノード電極４１とが上記金系半田や高温半田でもって上記導電膜８２１に電気的に接続されている。この導電膜８２１は、例えば、図示しないリード線等で上記導電性支持板８０１に電気的に接続される。また、上記ゲート端子８０３は、絶縁体８１３でもって導電性支持体８０１との間の絶縁を保ちつつ導電性支持体８０１を貫通して固定されている。一方、上記ゲート端子８０３と絶縁体８１３は、上記絶縁基板８１０および導電膜８２１,８２２に対して図８における奥行方向に位置ずれしており、上記絶縁基板８１０および導電膜８２１,８２２を貫通していない。この変形例によれば、ダイオード素子２００とＧＴＯ３０とが導電膜８２１,８２２で挟んだ絶縁基板８１０を介して導電性支持板８０１上に載置されている。これにより、ダイオード素子２００やＧＴＯ３０の熱膨張係数と導電性支持板８０１の熱膨張係数との差異に起因する歪みを上記絶縁基板８１０で吸収することが可能となって、上記歪みの低減が図れ、信頼性を向上できる。なお、上記絶縁基板８１０の材質としては、例えば、アルミナ等のセラミックス、窒化アルミニウム、石英ガラス等を採用できる。また、上記導電膜８２１,８２２を導電板としてもよい。
【０１３１】
(第７の実施の形態)
図７は、この発明の第７実施形態としての三相インバータ主回路部の回路図である。この三相インバータ主回路部は、上記第５実施形態の回路モジュール７００を６つ備えている。
【０１３２】
図７に示すように、この三相インバータ主回路部１０００は、上記回路モジュール７００によるダイオード素子１とＧＴＯ１００との逆並列接続回路１００１を６つ備え、直流電源１００２から交流出力を得る。
【０１３３】
尚、上記第５実施形態で述べたのと同様、各並列接続回路１００１において、スイッチング素子を、ＧＴＯ１００に替えて、ｎ型ＳｉＣ基板をコレクタとしたｎｐｎトランジスタまたはｎ型ＳｉＣ基板をコレクタとしたＩＧＢＴを備えてもよい。また、上記各並列接続回路１００１を、上記第５実施形態の回路モジュール７００に替えて、上記第６実施形態の回路モジュール８００で構成してもよい。
【０１３４】
上述のように、上記実施形態のＳｉＣバイポーラ素子(ダイオード素子１,ＧＴＯ３０,ｐｎｐバイポーラトランジスタ５０,ＩＧＢＴ８０)およびそれを用いたバイポーラ半導体装置(回路モジュール７００,８００)は、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組込んで使用される。上記各実施形態を電力制御装置に組み込むことで、熱抵抗を低減することになり、冷却性能が向上し、素子の接合温度を下げることができる。その結果、ＳｉＣバイポーラ素子の破壊を防ぐだけでなく、大電流通電が可能となると共に装置の信頼性を向上させることができる。
【符号の説明】
【０１３５】
１ ダイオード素子
１１ ｎ型の４Ｈ型ＳｉＣ基板
１２ ｐ型の４Ｈ-ＳｉＣアノード層
１３ ｐ型のＳｉＣドリフト層
１４ ｎ型のＳｉＣカソード層
１５ カソード電極
１６ アノード電極
３０ ＧＴＯ
３１ ｎ型ＳｉＣ基板３１
３２ ｐ型ＳｉＣアノードエミッタ層
３３ ｎ型ＳｉＣバッファ層
３４ ｎ型ＳｉＣドリフト層
３５ ｐ型ＳｉＣドリフト層
３６ ｎ＋型カソード層
３７ ｐ＋型ゲートコンタクト領域
３８ ｐ型埋込ゲート領域
３９ カソード電極
４０ ゲート電極
４１ アノード電極
５０ ｐｎｐバイポーラトランジスタ
５１ ｎ型ＳｉＣ基板
５２ ｐ型ＳｉＣアノードエミッタ層
５３ ｐ型ＳｉＣドリフト層(コレクタ層)
５４ ｎ型ＳｉＣ成長層(ベース層)
５５ ｐ型ＳｉＣ成長層(コレクタ層)
５６ ｎ型ガードリング
５７ ベースコンタクト領域
５８ 酸化膜
５９Ｂ ベース電極
５９Ｃ エミッタ電極
６９ コレクタ電極
７０ Ｔｉ／Ａｕ電極
７１ ｎ型６Ｈ型ＳｉＣ基板
７２ ｐ型６Ｈ-ＳｉＣアノードエミッタ層
７３ ｎ型ＳｉＣドリフト層(ベース層)
７４ ｐ型成長層
７５ ｎ型成長層
７６ コンタクト領域(コレクタ)
７７ 絶縁膜
７８ ゲート電極
７９ コレクタ電極
８０ ＩＧＢＴ
１００ ＧＴＯ
１０１ ｎ＋型４Ｈ‐ＳｉＣ基板
１０２ ｐ型ＳｉＣバッファ層
１０３ ｐ−型ＳｉＣドリフト層
１０５ ｎ型ＳｉＣドリフト層
１０６ ｐ＋型ＳｉＣアノードエミッタ層
１０９ カソード電極
１１０ アノード電極
１１１ ゲート電極
２００ ダイオード素子
２０１ ｎ＋型４Ｈ‐ＳｉＣ基板
２０２ ｎ型ＳｉＣドリフト層
２０３ ｐ＋型ＳｉＣアノード層
２０５ カソード電極
２０６ アノード電極
７００,７５０,８００,８５０ 回路モジュール
７０１,８０１ 導電性支持体
７１０,８１０ 絶縁基板
７２１,７２２,８２１,８２２ 導電膜
７０２,８０２ 金属キャップ
７０３,７０５,７０６,８０３,８０５,８０６ 端子
７０７,７０８,７０９,８０７,８０８,８０９ リード線
８１１,８１２,８１３ 絶縁体
【技術分野】
【０００１】
この発明は、炭化けい素半導体で作製されたダイオード,ｐｎｐトランジスタ,ＧＴＯ(ゲート・ターンオフ・サイリスタ),ＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)等のバイポーラ半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＳｉＣ(炭化けい素)基板としては、通常、ｎ型ＳｉＣ基板が用いられる。その理由は、ＳｉＣ基板において、ｐ型の低抵抗基板を得るために、ｐ型ドーパントであるアルミニウムの濃度を上げると結晶の品質が悪くなるからである(非特許文献１(Ｍaterial Ｓcience Ｆorum Ｖols.３８９-３９３,ｐ.１３１−１３４，２００２)参照)。
【０００３】
このため、炭化けい素半導体で作製されたＧＴＯやＩＧＢＴなどのバイポーラスイッチング素子では、ｎ型ＳｉＣ基板上にｐ型ＳｉＣドリフト層を形成した構造にしている。また、炭化けい素半導体で作製されたｐｎダイオードなどの整流素子では、ｎ型ＳｉＣ基板上にｎ型ＳｉＣドリフト層を形成した構造にしている。
【０００４】
しかし、基板をｎ型としたＳｉＣバイポーラ素子だけでなく基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子も使用可能として、回路構成上(インバータ回路におけるスイッチング素子と整流素子との逆並列接続等)の自由度を向上させることが望まれている。
【０００５】
例えば、電圧型インバータでは、図１０Ａに示すように、上記スイッチング素子としてのＧＴＯ１００と上記整流素子としてのダイオード素子２００を１セットとしてパッケージに組み込んだモジュール５００を用いている。図１０Ｂに示すように、このモジュール５００では、上記ＧＴＯ１００とダイオード素子２００とが逆並列接続されている。
【０００６】
上記整流素子としてのダイオード素子２００の断面を、図１１Ａに示す。このダイオード素子２００は、ｎ＋型４Ｈ‐ＳｉＣ基板２０１とこのｎ＋型４Ｈ‐ＳｉＣ基板２０１上に形成されたｎ型ＳｉＣドリフト層２０２とこのｎ型ＳｉＣドリフト層２０２上に形成されたｐ＋型ＳｉＣアノード層２０３とを備える。上記ｎ＋型４Ｈ‐ＳｉＣ基板２０１にカソード電極２０５が形成され、上記ｐ＋型ＳｉＣアノード層２０３にアノード電極２０６が形成されている。上記ｎ型ＳｉＣドリフト層２０２は、ドナー密度１×１０１４〜５×１０１４ｃｍ−３、膜厚は７５μｍである。
【０００７】
また、上記スイッチング素子としてのＧＴＯ１００の断面を、図１１Ｂに示す。このＧＴＯ１００は、ｎ＋型４Ｈ‐ＳｉＣ基板１０１とこのｎ＋型４Ｈ‐ＳｉＣ基板１０１上に順に形成されたｐ型ＳｉＣバッファ層１０２とｐ−型ＳｉＣドリフト層１０３とｎ型ＳｉＣドリフト層１０５とメサ形状のｐ＋型ＳｉＣアノードエミッタ層１０６とを備える。上記ｐ−型ＳｉＣドリフト層１０３は、厚さが７５μｍでアクセプタ密度が１×１０１４〜５×１０１４ｃｍ−３である。上記ｎ型ＳｉＣドリフト層１０５には、ｎ＋型埋込ゲート層１０７とｎ＋型ゲートコンタクト層１０８とが形成されている。また、上記メサ形状のｐ＋型ＳｉＣアノードエミッタ層１０６には、アノード電極１１０が形成され、上記ｎ＋型ゲートコンタクト層１０８にはゲート電極１１１が形成され、上記ｎ＋型４Ｈ‐ＳｉＣ基板１０１にはカソード電極１０９が形成されている。
【０００８】
図１０Ａに示すように、上記スイッチング素子としてのＧＴＯ１００は、カソードＫをなすｎ＋型４Ｈ‐ＳｉＣ基板１０１に形成したカソード電極１０９が導電性支持体３０１上に直接に載置されて電気的に接続されている。このＧＴＯ１００のアノード電極１１０は、リード線３０８で端子３０５に電気的に接続され、この端子３０５は、図示しない絶縁体でもって導電性支持体３０１に対して絶縁されている。なお、図示していないが、このＧＴＯ１００のゲート電極は導電性支持体３０１に対して絶縁された端子にリード線で電気的に接続される。
【０００９】
一方、上記整流素子としてのダイオード素子２００のカソードＫをなすｎ＋型４Ｈ‐ＳｉＣ基板２０１に形成されたカソード電極２０５が導電性支持体３０１上に配置された絶縁基板３０２上に載置されている。このカソード電極２０５は、導電性支持体３０１に対して絶縁された端子３０３に、図示しないリード線で電気的に接続される。
【００１０】
また、このダイオード素子２００のアノード電極２０６は、リード線３０７で端子３０６に電気的に接続され、この端子３０６は、導電性支持体３０１に対して電気的に接続されている。
【００１１】
図１０Ａに示すように、上記モジュール５００では、ダイオード素子２００のカソードＫを絶縁基板３０２を挟んで導電性支持体３０１上に設置して、ダイオード素子２００のカソードＫが導電性支持体３０１によってＧＴＯ１００のカソードＫに電気的に接続されないようにしている。このため、上記絶縁基板３０２の熱抵抗により、ダイオード素子２００の冷却が妨げられ、冷却性能の低下を招いて、素子接合部温度の上昇を引き起こして、最終的に素子破壊を招く可能性がある。
【００１２】
ここで、上記ダイオード素子２００の低抵抗なｐ型ＳｉＣ基板からなるアノードＡを備えたダイオード素子を実現できれば、このダイオード素子のアノードＡをなす結晶品質の良いｐ型ＳｉＣ基板を上記導電性支持体３０１上に絶縁体を介在させずに配置して冷却性能を損なうことなくＧＴＯ１００と逆並列接続することできる。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Ｍaterial Ｓcience Ｆorum Ｖols.３８９-３９３,ｐ.１３１−１３４，２００２
【発明の概要】
【発明が解決しようとする課題】
【００１４】
そこで、この発明の課題は、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、この発明のバイポーラ半導体素子の製造方法は、炭化けい素半導体で作製されたｎ型の基板上に炭化けい素半導体でエピタキシャル成長によりｐ型の半導体層を形成し、
上記ｐ型の半導体層上に炭化けい素半導体でｎ型の半導体層を形成し、
上記ｎ型の基板を除去することを特徴とする。
【００１６】
この発明のバイポーラ半導体素子の製造方法によれば、上記ｐ型のＳｉＣ半導体層を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、低抵抗にするためｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ型のＳｉＣ半導体層を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を実現可能になり、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００１７】
また、この発明のバイポーラ半導体素子は、炭化けい素半導体で作製されたｐ型の半導体層と、
上記ｐ型の半導体層上に形成されていると共に炭化けい素半導体で作製されたｎ型の半導体層と
を備え、
上記ｐ型の半導体層と上記ｎ型の半導体層とを炭化けい素半導体で作製されたｎ型の基板上にエピタキシャル成長により形成してから、上記ｎ型の基板を除去したことを特徴とする。
【００１８】
この発明のバイポーラ半導体素子によれば、上記ｐ型のＳｉＣ半導体層は、エピタキシャル成長で作製されるから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ型のＳｉＣ半導体層を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を実現可能になり、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００１９】
また、一実施形態のバイポーラ半導体素子では、上記ｐ型の半導体層がアノードをなし、上記ｎ型の半導体層がカソードをなすダイオードである。
【００２０】
この実施形態によれば、上記アノードをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたダイオードを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２１】
また、一実施形態のバイポーラ半導体素子は、オン時に上記ｐ型の半導体層から上記ｎ型の半導体層へ電流が流れるスイッチング素子である。
【００２２】
この実施形態によれば、アノードをなす上記ｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたスイッチング素子を実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２３】
また、一実施形態のバイポーラ半導体素子では、さらに、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層を備え、上記ｐ型の半導体層がエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層がコレクタをなすｐｎｐトランジスタである。
【００２４】
この実施形態によれば、上記エミッタをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたｐｎｐトランジスタを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２５】
また、一実施形態のバイポーラ半導体素子では、さらに、上記ｎ型の半導体層上に順に形成されたｐ型の炭化けい素成長層とｎ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がアノードエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の炭化けい素成長層がカソードをなすＧＴＯである。
【００２６】
この実施形態によれば、上記アノードエミッタをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたＧＴＯを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２７】
また、一実施形態のバイポーラ半導体素子では、さらに、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層がコレクタをなすＩＧＢＴである。
【００２８】
この実施形態によれば、上記エミッタをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたＩＧＢＴを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００２９】
また、一実施形態のバイポーラ半導体素子では、さらに、上記ｎ型の半導体層上に順に形成されたｐ型の炭化けい素成長層とｎ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がアノードエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の炭化けい素成長層がカソードをなすサイリスタである。
【００３０】
この実施形態によれば、上記アノードエミッタをなすｐ型の半導体層を結晶品質が良いｐ型ＳｉＣ基板に見立てたサイリスタを実現でき、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００３１】
また、一実施形態のバイポーラ半導体装置では、上記ダイオードである実施形態とスイッチング素子とを備え、
上記スイッチング素子は、
炭化けい素半導体で作製されたｎ型の基板と、
上記ｎ型の基板上に形成されていると共に炭化けい素半導体で作製されたｐ型の半導体層とを有する。
【００３２】
この実施形態のバイポーラ半導体装置によれば、上記ダイオードのｐ型の半導体層によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記スイッチング素子のカソードをｎ型ＳｉＣ基板としたので、上記ｐ型ＳｉＣ基板とｎ型ＳｉＣ基板とを同一の導電性支持体上に絶縁物を介在させることなく実装でき、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【００３３】
また、一実施形態のバイポーラ半導体装置では、上記スイッチング素子である実施形態とダイオードとを備え、上記ダイオードは、
炭化けい素半導体で作製されたｎ型の基板と、
上記ｎ型の基板上に形成されていると共に炭化けい素半導体で作製されたｐ型の半導体層とを有する。
【００３４】
この実施形態のバイポーラ半導体装置によれば、上記スイッチング素子のｐ型の半導体層によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記ダイオードのカソードをｎ型ＳｉＣ基板としたので、上記ｐ型ＳｉＣ基板とｎ型ＳｉＣ基板とを同一の導電性支持体上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【００３５】
また、一実施形態のバイポーラ半導体装置では、導電性支持板を備え、
上記導電性支持板上に上記ダイオードと上記スイッチング素子とが載置され、
上記ダイオードのｐ型の半導体層と上記スイッチング素子のｎ型の基板とが上記導電性支持板で電気的に接続されている。
【００３６】
この実施形態のバイポーラ半導体装置によれば、上記ダイオードのｐ型の半導体層によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記スイッチング素子のカソードをｎ型ＳｉＣ基板としたので、上記ｐ型ＳｉＣ基板とｎ型ＳｉＣ基板とを同一の導電性支持板上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【００３７】
また、一実施形態のバイポーラ半導体装置では、導電性支持板を備え、
上記導電性支持板上に上記スイッチング素子と上記ダイオードとが載置され、
上記スイッチング素子のｐ型の半導体層と上記ダイオードのｎ型の基板とが上記導電性支持板で電気的に接続されている。
【００３８】
この実施形態のバイポーラ半導体装置によれば、上記スイッチング素子のｐ型の半導体層によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記ダイオードのカソードをｎ型ＳｉＣ基板としたので、上記ｐ型ＳｉＣ基板とｎ型ＳｉＣ基板とを同一の導電性支持体上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【００３９】
また、一実施形態のバイポーラ半導体装置では、導電性支持板と、
上記導電性支持板上に載置された絶縁基板と、
上記絶縁基板の表面に形成された導電部材とを有し、
上記導電部材上に上記ダイオードと上記スイッチング素子とが載置され、上記導電部材で上記ダイオードのｐ型の半導体層と上記スイッチング素子のｎ型の基板とが電気的に接続されている。
【００４０】
この実施形態によれば、上記ダイオードとスイッチング素子とが上記絶縁基板を介して導電性支持板上に載置されている。これにより、上記ダイオードやスイッチング素子の熱膨張係数と導電性支持板の熱膨張係数との差異に起因する歪みを上記絶縁基板で吸収することが可能となって、上記歪みの低減が図れ、信頼性の向上が図れる。
【００４１】
また、一実施形態のバイポーラ半導体装置では、導電性支持板と、
上記導電性支持板上に載置された絶縁基板と、
上記絶縁基板の表面に形成された導電部材とを有し、
上記導電部材上に上記スイッチング素子と上記ダイオードとが載置され、上記導電部材で上記スイッチング素子のｐ型の半導体層と上記ダイオードのｎ型の基板とが電気的に接続されている。
【００４２】
この実施形態によれば、上記ダイオードとスイッチング素子とが上記絶縁基板を介して導電性支持板上に載置されている。これにより、上記ダイオードやスイッチング素子の熱膨張係数と導電性支持板の熱膨張係数との差異に起因する歪みを上記絶縁基板で吸収することが可能となって、上記歪みの低減が図れ、信頼性の向上が図れる。
【発明の効果】
【００４３】
この発明のバイポーラ半導体素子の製造方法によれば、ｐ型のＳｉＣ半導体層を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ型のＳｉＣ半導体層を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を実現可能になり、インバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【図面の簡単な説明】
【００４４】
【図１】この発明の第１実施形態のバイポーラ半導体素子としてのダイオード素子の断面図である。
【図２】この発明の第２実施形態のバイポーラ半導体素子としてのＧＴＯの断面図である。
【図３】この発明の第３実施形態のバイポーラ半導体素子としてのｐｎｐトランジスタの断面図である。
【図４】この発明の第４実施形態のバイポーラ半導体素子としてのＩＧＢＴの断面図である。
【図５Ａ】この発明の第５実施形態のバイポーラ半導体装置としての逆並列回路モジュールの断面図である。
【図５Ｂ】上記第５実施形態を示す回路図である。
【図６Ａ】この発明の第６実施形態のバイポーラ半導体装置としての逆並列回路モジュールの断面図である。
【図６Ｂ】上記第６実施形態を示す回路図である。
【図７】上記第５実施形態の変形例を示す断面図である。
【図８】上記第６実施形態の変形例を示す断面図である。
【図９】上記第５または第６実施形態のバイポーラ半導体装置による逆並列回路モジュールで構成したインバータ主回路部を示す回路図である。
【図１０Ａ】従来の逆並列回路モジュールの断面図である。
【図１０Ｂ】上記従来の逆並列回路モジュールの回路図である。
【図１１Ａ】上記従来の逆並列回路モジュールが備える整流素子としてのダイオードの断面図である。
【図１１Ｂ】上記従来の逆並列回路モジュールが備えるスイッチング素子としてのＧＴＯの断面図である。
【発明を実施するための形態】
【００４５】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４６】
(第１の実施の形態)
図１に、この発明のバイポーラ半導体素子の実施形態としてのダイオード素子１の断面を示す。このダイオード素子１の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板１１の上に、以下に説明する半導体層を形成する。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。
【００４７】
この第１実施形態の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板１１上に、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣを順次エピタキシャル成長させて、後述するように、ダイオード素子１を作製する。
【００４８】
図１に示すｎ型の４Ｈ型ＳｉＣ基板１１は、改良レーリー法によって成長させたインゴットをオフ角θを８度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたｎ型ＳｉＣ基板１１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００４９】
上記基板２１のＣ面(カーボン面)に、ＣＶＤ法によってアルミニウムドープｐ型ＳｉＣ層(ｐ型成長層)と窒素ドープｎ型ＳｉＣ層(ｎ型成長層)とを順次エピタキシャル成長で形成する。上記アルミニウムドープｐ型ＳｉＣ層であるｐ型成長層が、アノード層１２とｐ型のドリフト層１３となる。このアノード層１２は、アクセプタ密度５×１０１７ｃｍ−３、膜厚は２０μｍである。また、上記ｐ型のドリフト層１３は、アクセプタ密度１.５×１０１４ｃｍ−３、膜厚は７５μｍである。なお、ドリフト層１３の膜厚は一例として６０μｍから７５μｍの範囲で設定されるが必ずしもこの範囲に限定されるものではない。また、上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図１に示すｎ＋型カソード層１４となる。このｎ＋型カソード層１４は、ドナー密度７×１０１７ｃｍ−３、膜厚は１０μｍである。
【００５０】
この実施形態のダイオード素子１は、その作製の過程において、上記ｎ型ＳｉＣ基板１１の上に、ｐ型アノード層１２、ｐ型ドリフト層１３、ｎ＋型カソード層１４を順次形成しているが、上記作製時の処理条件を以下により詳しく説明する。
【００５１】
先ず、この実施形態のダイオード素子１の製造工程では、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム(Ａｌ(ＣＨ３)３) を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、上記ＳｉＣ基板２１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
【００５２】
ｎ型４ＨＳｉＣ基板２１のＣ面にｐ型ＳｉＣ成長層であるｐ＋４Ｈ-ＳｉＣアノード層１２を形成する工程では、シリコン原料ガスとしてのシラン(３０ｓｃｃｍ)、炭素原料ガスとしてのプロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。また、上記ｐ型ＳｉＣ成長層であるｐ型ＳｉＣドリフト層１３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(０.００９ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００５３】
また、上記ｎ型ＳｉＣ成長層であるｎ＋型ＳｉＣカソード層１４を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。
【００５４】
次に、上述のようなエピタキシャル成長の後、ｎ型４Ｈ-ＳｉＣ基板１１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ｐ型ドリフト層１３の形成工程の後であると共に上記ｎ＋型カソード層１４の形成工程の前に、上記ｎ型４Ｈ-ＳｉＣ基板１１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。
【００５５】
上記の各形成工程の処理により、この第１実施形態のｐｉｎダイオード用のＳｉＣエピタキシャルウェハを作製できる。
【００５６】
次に、この第１実施形態となるＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図１に示すこの実施形態のダイオード素子１を作製できる。
【００５７】
アノードとなるｐ＋型４Ｈ-ＳｉＣアノード層１２の下面に、Ｔｉ(チタン：厚さ３５０ｎｍ)とＡｌ(アルミニウム：厚さ１００ｎｍ)の膜をそれぞれ蒸着し、アノード電極１６とする。このアノード電極１６は、Ｔｉ層とＡｌ層から構成されている。また、上記ｎ＋型ＳｉＣカソード層１４上に、Ｎｉ(厚さ３５０ｎｍ)を形成しカソード電極１５とする。最後に、１０００℃で２０分間の熱処理を行って、カソード電極１５およびアノード電極１６をそれぞれオーミック電極にする。ｐｎ接合のサイズは直径が２．６ｍｍφでありほぼ円形である。
【００５８】
この第１実施形態のダイオード素子１によれば、上記ｐ型のＳｉＣアノード層１２,ｐ型のＳｉＣドリフト層１３と上記ｎ＋型ＳｉＣカソード層１４をｎ型ＳｉＣ基板１１上にエピタキシャル成長により形成してから、上記ｎ型ＳｉＣ基板１１を除去した。つまり、ｐ型基板に見立てる上記ｐ＋型４Ｈ-ＳｉＣアノード層１２は、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、上記ｐ＋型４Ｈ-ＳｉＣアノード層１２をｐ型基板に見立てた結晶品質が良いＳｉＣダイオード素子を実現可能になり、後述するインバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００５９】
(第２の実施の形態)
次に、図２に、この発明のバイポーラ半導体素子の第２実施形態としてのＧＴＯ３０の断面を示す。この第２実施形態のＧＴＯ３０の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板３１の上に、以下に説明する半導体層を形成する。
【００６０】
この第２実施形態の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板３１上に、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣを順次エピタキシャル成長させて、後述するように、ＧＴＯ３０を作製する。
【００６１】
図２に示すｎ型の４Ｈ型ＳｉＣ基板３１は、改良レーリー法によって成長させたインゴットをオフ角θを８度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたｎ型ＳｉＣ基板３１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００６２】
上記基板３１のＣ面(カーボン面)に、ＣＶＤ法によってアルミニウムドープｐ型ＳｉＣ層(第１のｐ型成長層)、窒素ドープｎ型ＳｉＣ層(第１のｎ型成長層)、アルミニウムドープｐ型ＳｉＣ層(第２のｐ型成長層)、窒素ドープｎ型ＳｉＣ層(第２のｎ型成長層)を順次エピタキシャル成長で形成する。
【００６３】
上記アルミニウムドープｐ型ＳｉＣ層である第１のｐ型成長層が、ｐ型アノードエミッタ層３２となる。このｐ型アノードエミッタ層３２は、アクセプタ密度５×１０１７ｃｍ−３、膜厚は２０μｍである。また、上記窒素ドープｎ型ＳｉＣ層である第１のｎ型成長層が、ｎ型バッファ層３３およびｎ型ドリフト層３４となる。上記ｎ型バッファ層３３は、ドナー密度７×１０１７ｃｍ−３、膜厚は７５μｍである。また、上記ｎ型ドリフト層３３は、ドナー密度１.５×１０１４ｃｍ−３、膜厚は７５μｍである。
【００６４】
また、上記アルミニウムドープｐ型ＳｉＣ層である第２のｐ型成長層が、ｐ型ドリフト層３５となる。このｐ型ドリフト層３５は、アクセプタ密度１×１０１７ｃｍ−３、膜厚は２０μｍである。また、窒素ドープｎ型ＳｉＣ層である第２のｎ型成長層が、ｎ＋型カソード層３６となる。このｎ＋型カソード層３６は、ドナー密度７×１０１７ｃｍ−３、膜厚は２５μｍである。
【００６５】
この実施形態のＧＴＯ３０は、その作製の過程において、上記ｎ型ＳｉＣ基板３１の上に、ｐ型アノードエミッタ層３２、ｎ型バッファ層３３、ｎ型ドリフト層３４、ｐ型ドリフト層３５、ｎ＋型カソード層３６を順次形成しているが、上記作製時の処理条件を以下により詳しく説明する。
【００６６】
先ず、この実施形態のＧＴＯ３０の製造工程では、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム(Ａｌ(ＣＨ３)３) を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、上記ＳｉＣ基板３１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
【００６７】
ｎ型４ＨＳｉＣ基板３１のＣ面にｐ型ＳｉＣ成長層であるｐ＋４Ｈ-ＳｉＣアノードエミッタ層３２を形成する工程では、シリコン原料ガスとしてのシラン(３０ｓｃｃｍ)、炭素原料ガスとしてのプロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。
【００６８】
また、上記ｎ型ＳｉＣ成長層であるｎ型バッファ層３３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。上記ｎ型ＳｉＣ成長層であるｎ型ドリフト層３４を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.００６ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００６９】
また、上記ｐ型ＳｉＣ成長層であるｐ型ＳｉＣドリフト層３５を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。また、上記ｎ型カソード層３６となる第２のｎ型ＳｉＣ成長層を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は１００分である。
【００７０】
次に、上述のようなエピタキシャル成長の後、ｎ型４Ｈ-ＳｉＣ基板３１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ｐ＋４Ｈ-ＳｉＣアノードエミッタ層３２の形成工程の後であると共に上記ｎ型バッファ層３３の形成工程の前に、上記ｎ型４Ｈ-ＳｉＣ基板３１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。また、上記ｎ型４Ｈ-ＳｉＣ基板３１を除去する工程は、上記ｎ型バッファ層３３を形成する工程または上記ｎ型ドリフト層３４を形成する工程の次に行なってもよく、上記ｐ型ＳｉＣドリフト層３５を形成する工程の次に行なってもよい。
【００７１】
上記の各形成工程の処理により、この第１実施形態のｐｉｎダイオード用のＳｉＣエピタキシャルウェハを作製できる。
【００７２】
なお、上記ｎ型バッファ層３３は必ずしも必要ではなく、これを形成しない場合もある。また、ｐ型アノードエミッタ層３２とｎ型バッファ層３３の間に、ｐ型バッファ層を形成してもよい。
【００７３】
次に、上記第２のｎ型ＳｉＣ成長層のうちの、上記ｎ型カソード層３６となる領域を残して、他の領域を反応性イオンエッチング法により、ｐ型ドリフト層３５の表面が露出しかつ表面部分がいくらか除去される程度に深くエッチングしてメサ型のｎ型カソード層３６を形成する。また、上記露出したｐ型ドリフト層３５にイオン注入をして、順次、ｐ＋型の埋込ゲート領域３８およびｐ＋型のゲートコンタクト領域３７を、メサ型のｎ型カソード層３６を取り囲むように形成する。なお、上記ｐ＋型の埋込ゲート領域３８は必ずしも必要でなく、これを形成しない場合もある。
【００７４】
上記ｐ型の埋込ゲート領域３８の不純物濃度は、ｐ型ドリフト層３５の不純物濃度の３倍以上であるのが好ましい。イオン注入の工程でｐ型の埋込ゲート領域３８がｐ型ドリフト層３５の上面近傍にまで形成されてもよい。ｐ型の埋込ゲート領域３８は、メサ型のｎ型カソード層３６とｐ型ドリフト層３５の接合部から若干離れて形成される。ｐ＋型のゲートコンタクト領域３７はｐ型の埋込ゲート領域３８より更に不純物濃度の高い低抵抗領域であり、上記接合部から離れた位置に形成される。
【００７５】
次に、アノードとなるｐ＋型４Ｈ-ＳｉＣアノード層３２の下面に、Ｔｉ(チタン：厚さ３５０ｎｍ)とＡｌ(アルミニウム：厚さ１００ｎｍ)の膜をそれぞれ蒸着し、アノード電極４１とする。このアノード電極４１は、Ｔｉ層とＡｌ層から構成されている。また、上記ｎ型カソード層３６にＮｉ(厚さ３５０ｎｍ)を形成しカソード電極３９を形成する。また、上記ｐ＋型ゲートコンタクト領域３７上にＮｉ(厚さ３５０ｎｍ)を形成しゲート電極４０が形成される。最後に、１０００℃で２０分間の熱処理を行って、カソード電極３９,ゲート電極４０およびアノード電極４１をそれぞれオーミック電極にする。
【００７６】
この第２実施形態のＧＴＯ３０によれば、上記ｐ型のＳｉＣアノードエミッタ層３２,ｎ型バッファ層３３とｎ型ドリフト層３４,ｐ型ドリフト層３５,ｎ型カソード層３６をｎ型ＳｉＣ基板３１上にエピタキシャル成長により形成してから、上記ｎ型ＳｉＣ基板３１を除去した。つまり、ｐ型基板に見立てる上記ｐ＋型４Ｈ-ＳｉＣアノード層３２を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層３２をｐ型基板に見立てた結晶品質の良いＳｉＣ ＧＴＯを実現可能になり、後述するインバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００７７】
尚、上記第２実施形態では、本発明のバイポーラ半導体素子がサイリスタの一例としてのＧＴＯ(ゲートターンオフサイリスタ)について説明したが、本発明はＧＴＯ以外のサイリスタにも適用できる。
【００７８】
(第３の実施の形態)
次に、図３に、この発明のバイポーラ半導体素子の第３実施形態としてのｐｎｐバイポーラトランジスタ５０の断面を示す。この第３実施形態のｐｎｐバイポーラトランジスタ５０の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板５１の上に、以下に説明する半導体層を形成する。
【００７９】
この第３実施形態のｐｎｐバイポーラトランジスタ５０は、その製造工程において、ｎ型の４Ｈ型ＳｉＣを用いた基板の(０００−１）カーボン面上に、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｐｎｐバイポーラトランジスタ５０を作製した。
【００８０】
ｎ型の４Ｈ型ＳｉＣの基板５１は、改良レーリー法によって成長したインゴットをオフ角θが８度となるようにスライスし、鏡面研磨することによって作製した。上記ＳｉＣ基板５１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。このＳｉＣ基板５１のＣ面上に、ＣＶＤ法によってアルミニウムドープｐ型ＳｉＣ層であるｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２とｐ型ＳｉＣドリフト層５３を成膜する。このｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２は、アクセプタ密度５×１０１７ｃｍ−３、膜厚は２０μｍである。また、上記ｐ型ＳｉＣドリフト層５３は、アクセプタ密度１.５×１０１４ｃｍ−３、膜厚は７５μｍである。上記ｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２とｐ型ＳｉＣドリフト層５３とがｐ型エミッタ層になる。
【００８１】
上記ｐ型ＳｉＣドリフト層５３上に窒素ドープのｎ型ＳｉＣ成長層５４、およびアルミドープのｐ型ＳｉＣ成長層５５を順にエピタキシャル成長法で成膜した。ｎ型ベース層となるｎ型ＳｉＣ成長層５４はドナー密度７×１０１７ｃｍ−３、膜厚は１μｍである。また、上記ｐ型ＳｉＣ成長層５５はアクセプタ密度約２×１０１７ｃｍ−３、膜厚は０．７５μｍである。
【００８２】
次に、この実施形態のｐｎｐバイポーラトランジスタ５０を作製するときの処理条件を説明する。材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素（Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
【００８３】
ｎ型４ＨＳｉＣ基板５１のＣ面にｐ型ＳｉＣ成長層であるｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２を形成する工程では、シリコン原料ガスとしてのシラン(３０ｓｃｃｍ)、炭素原料ガスとしてのプロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。
【００８４】
また、上記ｐ型ＳｉＣ成長層であるｐ型ＳｉＣドリフト層５３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(０.００９ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００８５】
また、上記ｎ型ＳｉＣ成長層５４となるｎ型ＳｉＣ成長層を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は４分である。また、上記ｐ型ＳｉＣ成長層５５となるｐ型ＳｉＣ成長層を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
【００８６】
次に、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板５１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ｐ型ＳｉＣドリフト層５３の形成工程の後であると共に上記ｎ型成長層５４の形成工程の前に、ｎ型４ＨＳｉＣ基板５１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。
【００８７】
上記の各工程の処理により、この第３実施形態のｐｎｐバイポーラトランジスタ用のＳｉＣエピタキシャルウェハを作製できる。そして、この第２実施形態用のＳｉＣエピタキシャルウエハに以下に説明する加工を施すことにより図２に示す第２実施形態のｐｎｐバイポーラトランジスタ５０を作製できる。
【００８８】
まず、反応性イオンエッチング(ＲＩＥ)によりｐ型成長層５５となるｐ型成長層を幅１０μｍ、深さ０．７５μｍ、ピッチ２３μｍでエッチングし、コレクタとなるｎ型成長層５５を残す。このＲＩＥのエッチングガスとしては、ＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
【００８９】
次に、ベース領域において素子分離を行うために、反応性イオンエッチング(ＲＩＥ)により上記ｎ型ＳＩＣ成長層５４をメサ構造にする。このＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
【００９０】
この第３実施形態では、ベース端部での電界集中を緩和するためのｎ型ガードリング５６と、ベースのコンタクト領域５７を同一プロセスの窒素イオン注入によって形成した。ベースのコンタクト領域５７は幅３μｍでエミッタとの間隔は５μｍであり、ｎ型ガードリング５６の幅は１５０μｍである。コンタクト領域５７,ｐ型ガードリング５６の深さは共に０．５μｍである。
【００９１】
上記ｎ型ガードリング５６、ベースのコンタクト領域５７を形成する時の窒素イオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１．０×１０１３ｃｍ−２である。このイオン注入のマスクとしては、ＣＶＤにより形成したＳｉＯ２膜(厚さ５μｍ)を用いた。また、イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。
【００９２】
次に、アニールの後、温度１１５０℃で２時間のウェット酸化によって熱酸化膜を形成し、さらにＣＶＤによってＳｉＯ２膜を堆積させ、合計２μｍの酸化膜５８を形成した。次に、エミッタとなるｐ＋型４Ｈ-ＳｉＣアノードエミッタ層５２の下面に、エミッタ電極５９Ｃを形成する。また、ベースコンタクト領域５７にベース電極５９Ｂを形成する。また、コレクタ領域であるｐ型ＳｉＣ成長層５５にＮｉを蒸着してコレクタ電極６９を形成する。次に、１０００℃、２０分間の熱処理を行ってそれぞれオーミック接合を形成した。
【００９３】
最後に、ベース電極５９Ｂおよびコレクタ電極６９をＴｉ／Ａｕ電極７０で覆って各電極端子を形成した。接合部の大きさは３．２ｍｍ×３．２ｍｍである。
【００９４】
この第３実施形態のｐｎｐトランジスタ５０によれば、上記ｐ型のＳｉＣアノードエミッタ層５２,ｐ型ＳｉＣドリフト層５３とｎ型ＳｉＣ成長層５４,ｐ型ＳｉＣ成長層５５をｎ型ＳｉＣ基板５１上にエピタキシャル成長により形成してから、上記ｎ型ＳｉＣ基板５１を除去した。つまり、ｐ型基板に見立てる上記ｐ＋型４Ｈ-ＳｉＣアノードエミッタ層５２を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノードエミッタ層５２をｐ型基板に見立てた結晶品質の良いＳｉＣｐｎｐトランジスタ５０を実現できる。よって、後述するインバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【００９５】
(第４の実施の形態)
次に、図４に、この発明のバイポーラ半導体素子の第４実施形態としてのＩＧＢＴ８０の断面を示す。
【００９６】
この第４実施形態のＩＧＢＴ８０の製造工程では、ｎ型の６Ｈ型ＳｉＣで作製した基板７１の上に、膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層の順番で４つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、ＩＧＢＴ８０を作製した。このＩＧＢＴ８０では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面となっている。
【００９７】
次に、このＩＧＢＴ８０の作製方法を説明する。すなわち、面方位が、(０００−１)カーボン面から３．５度のオフ角θの面をもつｎ型の６Ｈ型ＳｉＣを用いた基板上に、１５μｍ／ｈの成膜速度で、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層を順次形成する。
【００９８】
上記ｎ型の６Ｈ型ＳｉＣ基板７１は、改良レーリー法によって成長したインゴットを(０００−１)カーボン面から３．５度傾いた面でスライスし、鏡面研磨することによって作製した。上記６Ｈ型ＳｉＣ基板７１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０１８ｃｍ−３である。
【００９９】
このＳｉＣ基板７１上に、ＣＶＤ法によって、第１のアルミニウムドープｐ型ＳｉＣ層、第１の窒素ドープｎ型ＳｉＣ層、第２のアルミニウムドープｐ型ＳｉＣ層、第２の窒素ドープｎ型ＳｉＣ層の四層を連続的にエピタキシャル成長した。
【０１００】
上記第１のアルミニウムドープｐ型ＳｉＣ層は、図４のｐ＋６Ｈ‐ＳｉＣアノードエミッタ層７２となる。このｐ＋６Ｈ‐ＳｉＣアノードエミッタ層７２は、アクセプタ密度が５×１０１７ｃｍ−３、膜厚は２０μｍである。また、上記第１の窒素ドープｎ型ＳｉＣ層は、ｎ型ＳｉＣドリフト層７３となる。このｎ型ＳｉＣドリフト層７３は、ドナー密度が１.５×１０１４ｃｍ−３、膜厚は７５μｍである。また、ｎ型ＳｉＣドリフト層７３の上に形成されるｐ型成長層７４は、上記第２のアルミニウムドープｐ型ＳｉＣ層で作製され、アクセプタ密度が２×１０１７ｃｍ−３、膜厚は２μｍである。また、上記ｐ型成長層７４上に形成されるｎ型成長層７５は、上記第２の窒素ドープｎ型ＳｉＣ層で作製され、ドナー密度が約１×１０１８ｃｍ−３、膜厚は０．７５μｍである。
【０１０１】
次に、このＩＧＢＴ８０を作製するときの処理条件を説明する。
【０１０２】
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。また、ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ３)３｝を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
【０１０３】
ｎ型ＳｉＣ基板７１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。このｎ型ＳｉＣ基板７１のＣ面上に、ｐ＋６Ｈ‐ＳｉＣアノードエミッタ層７２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８０分である。
【０１０４】
また、上記ｎ型ＳｉＣドリフト層７３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.００６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【０１０５】
また、上記ｐ型成長層７４を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１２ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は８分である。また、上記ｎ型成長層７５を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
【０１０６】
次に、上述のようなエピタキシャル成長の後、ｎ型ＳｉＣ基板７１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ｎ型ＳｉＣドリフト層７３の形成工程の後であると共に上記ｐ型成長層７４の形成工程の前に、ｎ型ＳｉＣ基板７１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。
【０１０７】
上記の各工程での処理により、このＩＧＢＴ８０用のＳｉＣエピタキシャルウェハができる。そして、この第４実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図４に示すＩＧＢＴ８０を作製できる。
【０１０８】
まず、フォトリソグラフ法を用いて、ｎ型成長層７５の中央部をＲＩＥでエッチングして、孔７６ａを設け、アルミニウムをイオン注入することにより、コレクタとなるコンタクト領域７６を形成する。次に、ゲート領域を形成するために、ＲＩＥによりｎ型成長層７５とｐ型成長層７４をエッチングして孔７８ａ(図４では２つ)をあける。次に、孔７８ａの壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ２膜を堆積させ、絶縁膜７７を形成する。
【０１０９】
次に、ｐ＋６Ｈ-ＳｉＣアノードエミッタ層７２によるエミッタ領域にＮｉを蒸着してエミッタ電極７９Ｃとする。また、コレクタとなるコンタクト領域７６にコレクタ電極７９を蒸着する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、絶縁膜７７の上にＭｏ電極を形成しゲート電極７８とする。
【０１１０】
こうして完成した本実施形態のＩＧＢＴ８０は、上記ｐ型のＳｉＣアノードエミッタ層７２,ｎ型ＳｉＣドリフト層７３とｐ型ＳｉＣ成長層７４,ｎ型ＳｉＣ成長層７５をｎ型ＳｉＣ基板７１上にエピタキシャル成長により形成してから、上記ｎ型ＳｉＣ基板７１を除去した。つまり、ｐ型基板に見立てる上記ｐ＋型４Ｈ-ＳｉＣアノード層７２を、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層７２をｐ型基板に見立てた結晶品質の良いＳｉＣ ＩＧＢＴを実現可能になる。よって、後述するインバータ回路における逆並列接続等の回路構成上の自由度を向上させることができる。
【０１１１】
(第５の実施の形態)
次に、図５Ａの断面模式図を参照して、この発明の第５実施形態であるバイポーラ半導体装置として回路モジュール７００を説明する。
【０１１２】
この回路モジュール７００は、図１を参照して説明した前述の第１実施形態のダイオード素子１と図１０Ｂを参照して説明したスイッチング素子としてのＧＴＯ１００とを備える。図５Ｂの回路図に示すように、上記ダイオード素子１と上記ＧＴＯ１００は逆並列接続される。
【０１１３】
図５Ａに示すように、上記スイッチング素子としてのＧＴＯ１００は、カソードＫをなすｎ＋型４Ｈ‐ＳｉＣ基板１０１に形成したカソード電極１０９が導電性支持体７０１上に直接に載置されて電気的に接続されている。上記カソード電極１０９は、一例として金シリコン,金スズ,金ゲルマニウムのような金系半田やその他の高温半田でもって上記導電性支持体７０１に電気的に接続される。また、上記導電性支持体７０１は、一例として銅で作製される。一方、上記ＧＴＯ１００のアノードＡをなすメサ形状のｐ＋型ＳｉＣアノードエミッタ層１０６に形成されたアノード電極１１０は、リード線７０８で端子７０５に電気的に接続されている。上記リード線７０８は、一例としてアルミニウム,金,銅等で作製される。また、上記端子７０５は、絶縁体７１１でもって導電性支持体７０１との間の絶縁を保ちつつ導電性支持体７０１を貫通して固定されている。また、上記ＧＴＯ１００のゲート電極１１１は、リード線７０９により、ゲート端子７０３の上端に接続されている。上記リード線７０９は、例えばアルミニウム,金,銅等で作製される。上記ゲート端子７０３は、絶縁体７１３でもって導電性支持体７０１との間の絶縁を保ちつつ導電性支持体７０１を貫通して固定されている。
【０１１４】
また、上記整流素子としてのダイオード素子１のアノードＡをなすｐ＋型４Ｈ-ＳｉＣアノード層１２に形成されたアノード電極１６が導電性支持体７０１上に直接に載置されて電気的に接続されている。上記アノード電極１６は、一例として金シリコン,金スズ,金ゲルマニウムのような金系半田やその他の高温半田でもって上記導電性支持体７０１に電気的に接続される。一方、このダイオード素子１のカソードＫをなすｎ＋型ＳｉＣカソード層１４に形成されたカソード電極１５はリード線７０７で端子７０６に電気的に接続されている。上記リード線７０７は、例えばアルミニウム,金,銅等で作製される。
【０１１５】
上記導電性支持体７０１には窒素雰囲気中で金属キャップ７０２が溶接され、内部空間には窒素ガスが満たされている。なお、導電性支持体７０１に装着した上記ダイオード素子１およびＧＴＯ１００をエポキシ樹脂等のモールドレジン(樹脂)を用いてモールドすれば金属キャップ７０２は不要になる。
【０１１６】
この実施形態のバイポーラ半導体装置としての回路モジュール７００によれば、上記ダイオード素子１の結晶品質が良いｐ型のＳｉＣアノード層１２をｐ型ＳｉＣ基板と見立ててアノードをとし、上記スイッチング素子としてのＧＴＯ１００のｎ型ＳｉＣ基板１０１をカソードとした。これにより、上記ｐ型ＳｉＣ基板と見立てた結晶品質が良いｐ型のＳｉＣアノード層１２とｎ型ＳｉＣ基板１０１とを同一の導電性支持体７０１上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【０１１７】
なお、上記実施形態の回路モジュール７００では、ｎ型ＳｉＣ基板をカソードとしたＧＴＯ１００をスイッチング素子として備えたが、スイッチング素子としてＧＴＯに替えてｎ型ＳｉＣ基板をコレクタとしたｎｐｎトランジスタを備えてもよい。この場合、このｎｐｎトランジスタのコレクタをなすｎ型ＳｉＣ基板に形成したコレクタ電極を導電性支持体７０１に直接電気的に接続すると共にエミッタをなすｎ型ＳｉＣ成長層に形成したエミッタ電極をリード線７０８で端子７０５に電気的に接続し、ベース電極をリード線７０９で端子７０３に電気的に接続する。
【０１１８】
また、スイッチング素子としてＧＴＯに替えてｎ型ＳｉＣ基板をコレクタとしたＩＧＢＴを備えてもよい。この場合、このＩＧＢＴのコレクタをなすｎ型ＳｉＣ基板に形成したコレクタ電極を導電性支持体７０１に直接電気的に接続すると共にエミッタをなすｎ型ＳｉＣ成長層に形成したエミッタ電極をリード線７０８で端子７０５に電気的に接続し、ゲート電極をリード線７０９で端子７０３に電気的に接続する。
【０１１９】
次に、図７の断面模式図に、上記第５実施形態の回路モジュール７００の変形例としての回路モジュール７５０を示す。この変形例の回路モジュール７５０は、上記導電性支持体７０１上に配置された絶縁基板７１０を有する点が前述の第５実施形態と異なる。よって、この変形例では、前述の第５実施形態と同様の部分には同様の符号を付して、前述の第５実施形態と異なる点を主として説明する。
【０１２０】
上記絶縁基板７１０は、両面に導電部材としての導電膜７２１,７２２が形成されている。上記導電膜７２１,７２２は一例として銅で作製される。上記導電膜７２２は上記金系半田や高温半田でもって導電性支持体７０１に電気的に接続されている。また、上記絶縁基板７１０上の導電膜７２１上に上記ダイオード素子１と上記スイッチング素子としてのＧＴＯ１００が載置されている。このダイオード素子１のアノード電極１６とＧＴＯ１００のカソード電極１０９とが上記金系半田や高温半田でもって上記導電膜７２１に電気的に接続されている。この導電膜７２１は、例えば、図示しないリード線等で上記導電性支持板７０１に電気的に接続される。また、上記ゲート端子７０３は、絶縁体７１３でもって導電性支持体７０１との間の絶縁を保ちつつ導電性支持体７０１を貫通して固定されている。一方、上記ゲート端子７０３と絶縁体７１３は、上記絶縁基板７１０および導電膜７２１,７２２に対して図７における奥行方向に位置ずれしており、上記絶縁基板７１０および導電膜７２１,７２２を貫通していない。この変形例によれば、ダイオード素子１とＧＴＯ１００とが導電膜７２１,７２２で挟んだ絶縁基板７１０を介して導電性支持板７０１上に載置されている。これにより、ダイオード素子１やＧＴＯ１００の熱膨張係数と導電性支持板７０１の熱膨張係数との差異に起因する歪みを上記絶縁基板７１０で吸収することが可能となって、上記歪みの低減が図れ、信頼性を向上できる。なお、上記絶縁基板７１０の材質としては、一例として、アルミナ等のセラミックス、窒化アルミニウム、石英ガラス等を採用できる。また、上記導電膜７２１,７２２を導電板としてもよい。
【０１２１】
(第６の実施の形態)
次に、図６Ａの断面模式図を参照して、この発明の第６実施形態であるバイポーラ半導体装置として回路モジュール８００を説明する。この第６実施形態の回路モジュール８００は、ダイオード素子１に替えてダイオード素子２００を備える点とＧＴＯ１００に替えてＧＴＯ３０を備える点とが図５Ａ,図５Ｂを参照して説明した前述の第５実施形態の回路モジュール７００と異なる。
【０１２２】
この回路モジュール８００は、図２を参照して説明した前述の第２実施形態のスイッチング素子としてのＧＴＯ３０と図１０Ａを参照して説明した整流素子としてのダイオード素子２００を備える。図６Ｂの回路図に示すように、上記ダイオード素子２００と上記ＧＴＯ３０は逆並列接続される。
【０１２３】
図６Ａに示すように、上記スイッチング素子としてのＧＴＯ３０は、アノードＡをなすｐ型４Ｈ-ＳｉＣアノードエミッタ層３２に形成したアノード電極４１が導電性支持体８０１上に直接に載置されて電気的に接続されている。上記アノード電極４１は、一例として金シリコン,金スズ,金ゲルマニウムのような金系半田やその他の高温半田でもって上記導電性支持体８０１に電気的に接続される。また、上記導電性支持体８０１は、一例として銅で作製される。一方、上記ＧＴＯ３０のカソードＫをなすメサ形状のｎ＋型ＳｉＣカソード層３６に形成されたカソード電極３９は、リード線８０８で端子８０５に電気的に接続されている。上記リード線８０８は、一例としてアルミニウム,金,銅等で作製される。また、上記端子８０５は、絶縁体８１１でもって導電性支持体８０１との間の絶縁を保ちつつ導電性支持体８０１を貫通して固定されている。また、上記ＧＴＯ３０のゲート電極４０は、リード線８０９により、ゲート端子８０３の上端に接続されている。上記リード線８０９は例えばアルミニウム,金,銅等で作製される。上記ゲート端子８０３は、絶縁体８１３でもって導電性支持体８０１との間の絶縁を保ちつつ導電性支持体８０１を貫通して固定されている。
【０１２４】
また、上記整流素子としてのダイオード素子２００のカソードＫをなすｎ＋型４Ｈ‐ＳｉＣ基板２０１に形成されたカソード電極２０５が導電性支持体８０１上に直接に載置されて電気的に接続されている。上記カソード電極２０５は、一例として金シリコン,金スズ,金ゲルマニウムのような金系半田やその他の高温半田でもって上記導電性支持体８０１に電気的に接続される。一方、このダイオード素子２００のアノードＡをなすｐ＋型ＳｉＣアノード層２０３に形成されたアノード電極２０６はリード線８０７で端子８０６に電気的に接続されている。上記リード線８０７は、例えばアルミニウム,金,銅等で作製される。
【０１２５】
上記導電性支持体８０１には窒素雰囲気中で金属キャップ８０２が溶接され、内部空間には窒素ガスが満たされている。なお、導電性支持体８０１に装着した上記ダイオード素子２００およびＧＴＯ３０をエポキシ樹脂等のモールドレジン(樹脂)を用いてモールドすれば金属キャップ８０２は不要になる。
【０１２６】
この実施形態のバイポーラ半導体装置としての回路モジュール８００によれば、上記スイッチング素子としてのＧＴＯ３０のｐ型４Ｈ-ＳｉＣアノードエミッタ層３２によるアノードを結晶品質が良いｐ型ＳｉＣ基板とし、上記ダイオード素子２００のカソードをｎ型ＳｉＣ基板２０１としたので、上記結晶品質が良いｐ型ＳｉＣ基板としてのｐ型４Ｈ-ＳｉＣアノードエミッタ層３２とｎ型ＳｉＣ基板２０１とを同一の導電性支持体８０１上に絶縁物を介在させることなく実装して、冷却能力を損なうことなく逆並列接続の回路モジュールを実現できる。
【０１２７】
なお、上記実施形態の回路モジュール８００では、ｐ型ＳｉＣアノードエミッタ層３２をアノードとしたＧＴＯ３０をスイッチング素子として備えたが、ＧＴＯ３０に替えて、スイッチング素子としてｐ＋４Ｈ-ＳｉＣアノードエミッタ層５２をエミッタとした第３実施形態のｐｎｐトランジスタ５０を備えてもよい。この場合、上記ｐｎｐトランジスタ５０のエミッタ電極５９Ｃを導電性支持体８０１上に直接載置し、エミッタ電極５９Ｃを上記金系半田や高温半田でもって導電性支持体８０１に電気的に接続する。また、上記ｐｎｐトランジスタ５０のコレクタ電極６９をリード線８０８で端子８０５に電気的に接続する。また、上記ｐｎｐトランジスタ５０のベース電極５９Ｂをリード線８０９で端子８０３に電気的に接続する。
【０１２８】
また、スイッチング素子としてＧＴＯ３０に替えて、ｐ＋型４Ｈ-ＳｉＣアノード層７２をアノードエミッタとした第４実施形態のＩＧＢＴ８０を備えてもよい。この場合、上記ＩＧＢＴ８０のエミッタ電極７９Ｃを導電性支持体８０１上に直接載置し、エミッタ電極５９Ｃを上記金系半田や高温半田でもって導電性支持体８０１に電気的に接続する。また、上記ＩＧＢＴ８０のコレクタ電極７９をリード線８０８で端子８０５に電気的に接続する。また、上記ＩＧＢＴ８０のゲート電極７８をリード線８０９で端子８０３に電気的に接続する。
【０１２９】
次に、図８の断面模式図に、上記第６実施形態の回路モジュール８００の変形例としての回路モジュール８５０を示す。この変形例の回路モジュール８５０は、上記導電性支持体８０１上に配置された絶縁基板８１０を有する点が前述の第６実施形態と異なる。よって、この変形例では、前述の第６実施形態と同様の部分には同様の符号を付して、前述の第６実施形態と異なる点を主として説明する。
【０１３０】
上記絶縁基板８１０は、両面に導電部材としての導電膜８２１,８２２が形成されている。上記導電膜８２１,８２２は一例として銅で作製される。上記導電膜８２２は上記金系半田や高温半田でもって導電性支持体８０１に電気的に接続されている。また、上記絶縁基板８１０上の上記導電膜８２１上に上記ダイオード素子２００と上記スイッチング素子としてのＧＴＯ３０が載置されている。このダイオード素子２００のカソード電極２０５と上記ＧＴＯ３０のアノード電極４１とが上記金系半田や高温半田でもって上記導電膜８２１に電気的に接続されている。この導電膜８２１は、例えば、図示しないリード線等で上記導電性支持板８０１に電気的に接続される。また、上記ゲート端子８０３は、絶縁体８１３でもって導電性支持体８０１との間の絶縁を保ちつつ導電性支持体８０１を貫通して固定されている。一方、上記ゲート端子８０３と絶縁体８１３は、上記絶縁基板８１０および導電膜８２１,８２２に対して図８における奥行方向に位置ずれしており、上記絶縁基板８１０および導電膜８２１,８２２を貫通していない。この変形例によれば、ダイオード素子２００とＧＴＯ３０とが導電膜８２１,８２２で挟んだ絶縁基板８１０を介して導電性支持板８０１上に載置されている。これにより、ダイオード素子２００やＧＴＯ３０の熱膨張係数と導電性支持板８０１の熱膨張係数との差異に起因する歪みを上記絶縁基板８１０で吸収することが可能となって、上記歪みの低減が図れ、信頼性を向上できる。なお、上記絶縁基板８１０の材質としては、例えば、アルミナ等のセラミックス、窒化アルミニウム、石英ガラス等を採用できる。また、上記導電膜８２１,８２２を導電板としてもよい。
【０１３１】
(第７の実施の形態)
図７は、この発明の第７実施形態としての三相インバータ主回路部の回路図である。この三相インバータ主回路部は、上記第５実施形態の回路モジュール７００を６つ備えている。
【０１３２】
図７に示すように、この三相インバータ主回路部１０００は、上記回路モジュール７００によるダイオード素子１とＧＴＯ１００との逆並列接続回路１００１を６つ備え、直流電源１００２から交流出力を得る。
【０１３３】
尚、上記第５実施形態で述べたのと同様、各並列接続回路１００１において、スイッチング素子を、ＧＴＯ１００に替えて、ｎ型ＳｉＣ基板をコレクタとしたｎｐｎトランジスタまたはｎ型ＳｉＣ基板をコレクタとしたＩＧＢＴを備えてもよい。また、上記各並列接続回路１００１を、上記第５実施形態の回路モジュール７００に替えて、上記第６実施形態の回路モジュール８００で構成してもよい。
【０１３４】
上述のように、上記実施形態のＳｉＣバイポーラ素子(ダイオード素子１,ＧＴＯ３０,ｐｎｐバイポーラトランジスタ５０,ＩＧＢＴ８０)およびそれを用いたバイポーラ半導体装置(回路モジュール７００,８００)は、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組込んで使用される。上記各実施形態を電力制御装置に組み込むことで、熱抵抗を低減することになり、冷却性能が向上し、素子の接合温度を下げることができる。その結果、ＳｉＣバイポーラ素子の破壊を防ぐだけでなく、大電流通電が可能となると共に装置の信頼性を向上させることができる。
【符号の説明】
【０１３５】
１ ダイオード素子
１１ ｎ型の４Ｈ型ＳｉＣ基板
１２ ｐ型の４Ｈ-ＳｉＣアノード層
１３ ｐ型のＳｉＣドリフト層
１４ ｎ型のＳｉＣカソード層
１５ カソード電極
１６ アノード電極
３０ ＧＴＯ
３１ ｎ型ＳｉＣ基板３１
３２ ｐ型ＳｉＣアノードエミッタ層
３３ ｎ型ＳｉＣバッファ層
３４ ｎ型ＳｉＣドリフト層
３５ ｐ型ＳｉＣドリフト層
３６ ｎ＋型カソード層
３７ ｐ＋型ゲートコンタクト領域
３８ ｐ型埋込ゲート領域
３９ カソード電極
４０ ゲート電極
４１ アノード電極
５０ ｐｎｐバイポーラトランジスタ
５１ ｎ型ＳｉＣ基板
５２ ｐ型ＳｉＣアノードエミッタ層
５３ ｐ型ＳｉＣドリフト層(コレクタ層)
５４ ｎ型ＳｉＣ成長層(ベース層)
５５ ｐ型ＳｉＣ成長層(コレクタ層)
５６ ｎ型ガードリング
５７ ベースコンタクト領域
５８ 酸化膜
５９Ｂ ベース電極
５９Ｃ エミッタ電極
６９ コレクタ電極
７０ Ｔｉ／Ａｕ電極
７１ ｎ型６Ｈ型ＳｉＣ基板
７２ ｐ型６Ｈ-ＳｉＣアノードエミッタ層
７３ ｎ型ＳｉＣドリフト層(ベース層)
７４ ｐ型成長層
７５ ｎ型成長層
７６ コンタクト領域(コレクタ)
７７ 絶縁膜
７８ ゲート電極
７９ コレクタ電極
８０ ＩＧＢＴ
１００ ＧＴＯ
１０１ ｎ＋型４Ｈ‐ＳｉＣ基板
１０２ ｐ型ＳｉＣバッファ層
１０３ ｐ−型ＳｉＣドリフト層
１０５ ｎ型ＳｉＣドリフト層
１０６ ｐ＋型ＳｉＣアノードエミッタ層
１０９ カソード電極
１１０ アノード電極
１１１ ゲート電極
２００ ダイオード素子
２０１ ｎ＋型４Ｈ‐ＳｉＣ基板
２０２ ｎ型ＳｉＣドリフト層
２０３ ｐ＋型ＳｉＣアノード層
２０５ カソード電極
２０６ アノード電極
７００,７５０,８００,８５０ 回路モジュール
７０１,８０１ 導電性支持体
７１０,８１０ 絶縁基板
７２１,７２２,８２１,８２２ 導電膜
７０２,８０２ 金属キャップ
７０３,７０５,７０６,８０３,８０５,８０６ 端子
７０７,７０８,７０９,８０７,８０８,８０９ リード線
８１１,８１２,８１３ 絶縁体
【特許請求の範囲】
【請求項１】
炭化けい素半導体で作製されたｎ型の基板上に炭化けい素半導体でエピタキシャル成長によりｐ型の半導体層を形成し、
上記ｐ型の半導体層上に炭化けい素半導体でｎ型の半導体層を形成し、
上記ｎ型の基板を除去することを特徴とするバイポーラ半導体素子の製造方法。
【請求項２】
炭化けい素半導体で作製されたｐ型の半導体層と、
上記ｐ型の半導体層上に形成されていると共に炭化けい素半導体で作製されたｎ型の半導体層と
を備え、
上記ｐ型の半導体層と上記ｎ型の半導体層とを炭化けい素半導体で作製されたｎ型の基板上にエピタキシャル成長により形成してから、上記ｎ型の基板を除去したことを特徴とするバイポーラ半導体素子。
【請求項３】
請求項２に記載のバイポーラ半導体素子において、
上記ｐ型の半導体層がアノードをなし、上記ｎ型の半導体層がカソードをなすダイオードであることを特徴とするバイポーラ半導体素子。
【請求項４】
請求項２に記載のバイポーラ半導体素子において、
オン時に上記ｐ型の半導体層から上記ｎ型の半導体層へ電流が流れるスイッチング素子であることを特徴とするバイポーラ半導体素子。
【請求項５】
請求項４に記載のバイポーラ半導体素子において、
さらに、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層がコレクタをなすｐｎｐトランジスタであることを特徴とするバイポーラ半導体素子。
【請求項６】
請求項４に記載のバイポーラ半導体素子において、
さらに、上記ｎ型の半導体層上に順に形成されたｐ型の炭化けい素成長層とｎ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がアノードエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の炭化けい素成長層がカソードをなすＧＴＯであることを特徴とするバイポーラ半導体素子。
【請求項７】
請求項４に記載のバイポーラ半導体素子において、
さらに、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層がコレクタをなすＩＧＢＴであることを特徴とするバイポーラ半導体素子。
【請求項８】
請求項４に記載のバイポーラ半導体素子において、
さらに、上記ｎ型の半導体層上に順に形成されたｐ型の炭化けい素成長層とｎ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がアノードエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の炭化けい素成長層がカソードをなすサイリスタであることを特徴とするバイポーラ半導体素子。
【請求項９】
請求項３に記載のバイポーラ半導体素子と、
スイッチング素子と
を備え、
上記スイッチング素子は、
炭化けい素半導体で作製されたｎ型の基板と、
上記ｎ型の基板上に形成されていると共に炭化けい素半導体で作製されたｐ型の半導体層とを有することを特徴とするバイポーラ半導体装置。
【請求項１０】
請求項４から８のいずれか１つに記載のバイポーラ半導体素子と、
ダイオードと
を備え、
上記ダイオードは、
炭化けい素半導体で作製されたｎ型の基板と、
上記ｎ型の基板上に形成されていると共に炭化けい素半導体で作製されたｐ型の半導体層とを有することを特徴とするバイポーラ半導体装置。
【請求項１１】
請求項９に記載のバイポーラ半導体装置において、
導電性支持板を備え、
上記導電性支持板上に上記ダイオードと上記スイッチング素子とが載置され、
上記ダイオードのｐ型の半導体層と上記スイッチング素子のｎ型の基板とが上記導電性支持板で電気的に接続されていることを特徴とするバイポーラ半導体装置。
【請求項１２】
請求項１０に記載のバイポーラ半導体装置において、
導電性支持板を備え、
上記導電性支持板上に上記スイッチング素子と上記ダイオードとが載置され、
上記スイッチング素子のｐ型の半導体層と上記ダイオードのｎ型の基板とが上記導電性支持板で電気的に接続されていることを特徴とするバイポーラ半導体装置。
【請求項１３】
請求項９に記載のバイポーラ半導体装置において、
導電性支持板と、
上記導電性支持板上に載置された絶縁基板と、
上記絶縁基板の表面に形成された導電部材とを有し、
上記導電部材上に上記ダイオードと上記スイッチング素子とが載置され、上記導電部材で上記ダイオードのｐ型の半導体層と上記スイッチング素子のｎ型の基板とが電気的に接続されていることを特徴とするバイポーラ半導体装置。
【請求項１４】
請求項１０に記載のバイポーラ半導体装置において、
導電性支持板と、
上記導電性支持板上に載置された絶縁基板と、
上記絶縁基板の表面に形成された導電部材とを有し、
上記導電部材上に上記スイッチング素子と上記ダイオードとが載置され、上記導電部材で上記スイッチング素子のｐ型の半導体層と上記ダイオードのｎ型の基板とが電気的に接続されていることを特徴とするバイポーラ半導体装置。
【請求項１】
炭化けい素半導体で作製されたｎ型の基板上に炭化けい素半導体でエピタキシャル成長によりｐ型の半導体層を形成し、
上記ｐ型の半導体層上に炭化けい素半導体でｎ型の半導体層を形成し、
上記ｎ型の基板を除去することを特徴とするバイポーラ半導体素子の製造方法。
【請求項２】
炭化けい素半導体で作製されたｐ型の半導体層と、
上記ｐ型の半導体層上に形成されていると共に炭化けい素半導体で作製されたｎ型の半導体層と
を備え、
上記ｐ型の半導体層と上記ｎ型の半導体層とを炭化けい素半導体で作製されたｎ型の基板上にエピタキシャル成長により形成してから、上記ｎ型の基板を除去したことを特徴とするバイポーラ半導体素子。
【請求項３】
請求項２に記載のバイポーラ半導体素子において、
上記ｐ型の半導体層がアノードをなし、上記ｎ型の半導体層がカソードをなすダイオードであることを特徴とするバイポーラ半導体素子。
【請求項４】
請求項２に記載のバイポーラ半導体素子において、
オン時に上記ｐ型の半導体層から上記ｎ型の半導体層へ電流が流れるスイッチング素子であることを特徴とするバイポーラ半導体素子。
【請求項５】
請求項４に記載のバイポーラ半導体素子において、
さらに、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層がコレクタをなすｐｎｐトランジスタであることを特徴とするバイポーラ半導体素子。
【請求項６】
請求項４に記載のバイポーラ半導体素子において、
さらに、上記ｎ型の半導体層上に順に形成されたｐ型の炭化けい素成長層とｎ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がアノードエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の炭化けい素成長層がカソードをなすＧＴＯであることを特徴とするバイポーラ半導体素子。
【請求項７】
請求項４に記載のバイポーラ半導体素子において、
さらに、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の半導体層上に形成されたｐ型の炭化けい素成長層がコレクタをなすＩＧＢＴであることを特徴とするバイポーラ半導体素子。
【請求項８】
請求項４に記載のバイポーラ半導体素子において、
さらに、上記ｎ型の半導体層上に順に形成されたｐ型の炭化けい素成長層とｎ型の炭化けい素成長層を備え、
上記ｐ型の半導体層がアノードエミッタをなし、上記ｎ型の半導体層がベースをなし、上記ｎ型の炭化けい素成長層がカソードをなすサイリスタであることを特徴とするバイポーラ半導体素子。
【請求項９】
請求項３に記載のバイポーラ半導体素子と、
スイッチング素子と
を備え、
上記スイッチング素子は、
炭化けい素半導体で作製されたｎ型の基板と、
上記ｎ型の基板上に形成されていると共に炭化けい素半導体で作製されたｐ型の半導体層とを有することを特徴とするバイポーラ半導体装置。
【請求項１０】
請求項４から８のいずれか１つに記載のバイポーラ半導体素子と、
ダイオードと
を備え、
上記ダイオードは、
炭化けい素半導体で作製されたｎ型の基板と、
上記ｎ型の基板上に形成されていると共に炭化けい素半導体で作製されたｐ型の半導体層とを有することを特徴とするバイポーラ半導体装置。
【請求項１１】
請求項９に記載のバイポーラ半導体装置において、
導電性支持板を備え、
上記導電性支持板上に上記ダイオードと上記スイッチング素子とが載置され、
上記ダイオードのｐ型の半導体層と上記スイッチング素子のｎ型の基板とが上記導電性支持板で電気的に接続されていることを特徴とするバイポーラ半導体装置。
【請求項１２】
請求項１０に記載のバイポーラ半導体装置において、
導電性支持板を備え、
上記導電性支持板上に上記スイッチング素子と上記ダイオードとが載置され、
上記スイッチング素子のｐ型の半導体層と上記ダイオードのｎ型の基板とが上記導電性支持板で電気的に接続されていることを特徴とするバイポーラ半導体装置。
【請求項１３】
請求項９に記載のバイポーラ半導体装置において、
導電性支持板と、
上記導電性支持板上に載置された絶縁基板と、
上記絶縁基板の表面に形成された導電部材とを有し、
上記導電部材上に上記ダイオードと上記スイッチング素子とが載置され、上記導電部材で上記ダイオードのｐ型の半導体層と上記スイッチング素子のｎ型の基板とが電気的に接続されていることを特徴とするバイポーラ半導体装置。
【請求項１４】
請求項１０に記載のバイポーラ半導体装置において、
導電性支持板と、
上記導電性支持板上に載置された絶縁基板と、
上記絶縁基板の表面に形成された導電部材とを有し、
上記導電部材上に上記スイッチング素子と上記ダイオードとが載置され、上記導電部材で上記スイッチング素子のｐ型の半導体層と上記ダイオードのｎ型の基板とが電気的に接続されていることを特徴とするバイポーラ半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【公開番号】特開２０１２−２３０９６４（Ｐ２０１２−２３０９６４Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９７１１１（Ｐ２０１１−９７１１１）
【出願日】平成２３年４月２５日（２０１１．４．２５）
【出願人】（０００１５６９３８）関西電力株式会社 (1,442)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２５日（２０１１．４．２５）
【出願人】（０００１５６９３８）関西電力株式会社 (1,442)
【Ｆターム（参考）】
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