【課題】断線等の問題を抑制しつつ逆メサの段差に配線を設けることができる半導体装置の製造方法を提供する。
【解決手段】エッチングにより半導体基板に逆メサ段差部を形成する。逆メサ段差部の下段における半導体基板の表面に、電極を設ける。逆メサ段差部内を埋めるように当該逆メサ段差部の高さよりも厚い絶縁膜を設ける。逆メサ段差部内に絶縁膜を残すように、絶縁膜積層工程で積層した絶縁膜に対してエッチバックを行う。電極に接続する配線を、逆メサ段差部に残された絶縁膜の上方に設ける。このとき、電極とのコンタクトをとる部分を対象にして、層間絶縁膜に対し開口を形成する。開口形成後、配線を、層間絶縁膜上であって逆メサ段差部の上方の領域に蒸着する。コンタクト開口を介して、配線が電極と接続する。 （もっと読む）

【課題】コレクタメサ表面で発生するコレクタリーク電流を抑制し、微細なＨＢＴのコレクタ耐圧特性を改善する。
【解決手段】第２サブコレクタ層１０３は、第１サブコレクタ層１０２より平面視で小さい面積に形成されている。また、コレクタ層１０４は、第２サブコレクタ層１０３を構成している半導体層１３２より平面視で大きい面積に形成されている。また、ベース層１０５は、コレクタ層１０４より平面視で小さい面積に形成されている。また、エミッタ層１０６は、ベース層１０５より平面視で小さい面積に形成されている。加えて、第２サブコレクタ層１０３を構成している半導体層１３２およびベース層１０５は、平面視でコレクタ層１０４の内側の領域に形成されている。 （もっと読む）

【課題】ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を提供する。
【解決手段】このダイオード素子１によれば、ｐ型のＳｉＣアノード層１２,ｐ型のＳｉＣドリフト層１３とｎ＋型ＳｉＣカソード層１４をｎ型ＳｉＣ基板２１上にエピタキシャル成長により形成してから、ｎ型ＳｉＣ基板２１を除去した。つまり、ｐ型基板に見立てるｐ＋型４Ｈ-ＳｉＣアノード層１２は、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層１２を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣダイオード素子を実現できる。 （もっと読む）

【課題】バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法を提供する。
【解決手段】単結晶Ｓｉ基板１に設けられたｎ型のコレクタ層２０と、コレクタ層２０の表面の周辺部上に設けられたＳｉＯ₂膜２１と、ＳｉＯ₂膜２１を覆ってコレクタ層２０の表面の中央部に接合するｐ型のベース層３０と、を有し、ベース層３０は、コレクタ層２０の表面の中央部上に設けられた単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ₂膜２１を覆うように単結晶ＳｉＧｅ膜２１上に積層された単結晶Ｓｉ膜３５ａとを含む。ベース層３０とコレクタ層２０との接合領域６０がコレクタ層２０の表面の中央部に限定されるため、接合面積を小さくすることができ、ベース層とコレクタ層との間の容量Ｃ_BCを低減することができる。 （もっと読む）

【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【課題】バイポーラトランジスタにおいて、耐圧改善のためにコレクタ濃度を低くした際のトランジスタとしての性能低下を抑制する。
【解決手段】バイポーラトランジスタ１００は、コレクタ層３上に、エピタキシャル成長されたヘテロ接合の真性ベース層５０を有する。真性ベース層５０は、分離層４に囲まれたコレクタ層３上に配置され、コレクタ層３の表面部に、Ｎ型不純物層３０が形成されている。Ｎ型不純物層３０の不純物濃度は、Ｎ型不純物層３０の下方におけるコレクタ層３の不純物濃度よりも高い。Ｎ型不純物層３０と真性ベース層５０との間に、Ｎ型不純物層３０及び真性ベース層５０よりも不純物濃度が低いエピタキシャル成長層が形成されている。 （もっと読む）

【課題】ＳＯＡ（安全動作領域）拡大と良好な静特性とを同時に達成するトランジスタを提供する。

【解決手段】第１導電型のコレクタ層（２）と、前記コレクタ層上に形成される第２導電型のベース層（３）と、前記ベース層上に島状に形成される第１導電型のエミッタ層（４）と、前記ベース層とベース電極（１１）とが電気的に接続されるとベースコンタクト（１１’）と、前記エミッタ層とエミッタ電極（１２）とが電気的に接続されるエミッタコンタクト（１２’）と、を有する半導体装置であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間に形成されるトレンチ（６）を備えることを特徴とする半導体装置。 （もっと読む）

【課題】半導体装置の特性を向上できると共に、製造コストを低減できる。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１上に順次積層されたコレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａと、コレクタ層２Ａの側面上に設けられ、コレクタ層に対して歪み応力を与える第１ストレスソース膜１５Ａと、ベース層３Ａの側面上に設けられ、ベース層３Ａに対して歪み応力を与える第２ストレスソース膜１７と、を具備し、第１ストレスソース膜１５Ａ上端及び前記ベース層上端は、半導体基板表面から同じ高さに位置し、第２ストレスソース膜１７は、ベース層３Ａの側面と第１ストレスソース膜１５Ａの側面との間に設けられる。 （もっと読む）

【課題】バイポーラトランジスタのベース走行時間の低減とエミッタ・ベース接合容量の低減により、遮断周波数と低電流駆動性能の向上を図ったバイポーラトランジスタを提供する。
【解決手段】半導体基板上に設けられた第１導電型の第１の半導体層５と、前記第１の半導体層の上に設けられた第１導電型の第２半導体層６と、前記第２半導体層上に設けられた第２導電型の第３の半導体層７と、該第３の半導体層上に設けられ、開口部を有する第１の絶縁膜９と、前記開口部内に設けられた第１導電型の第４の半導体層１１と、前記第４の半導体層上に設けられた第１導電型の第５の半導体層１３とで構成され、第４の半導体層が第１の絶縁膜の側壁に接しないように形成し、少なくとも前記第４の半導体層と第１の絶縁膜で囲まれた空洞１２を有して成ることを特徴とする。 （もっと読む）

【課題】バイポーラトランジスタの高周波特性の向上を図る。
【解決手段】ｐ型シリコン基板１０上に形成されたｎ型導電型の第１コレクタ層１４と、第１コレクタ層１４上に形成された、第１コレクタ層１４より幅の狭い、ｎ型導電型の第２コレクタ層２１と、第１コレクタ層１４上に、第２コレクタ層２１側面に接して形成された絶縁膜層２０と、第２コレクタ層２１上に形成された、ｐ型導電型のベース層２２と、ベース層２２側面に接してに形成された、ｐ型導電型のベース引き出し層２５と、ベース層２２上に形成された、ｎ型導電型のエミッタ領域３２とを備える。第１コレクタ層１４とベース層２２の間、又は第１コレクタ層１４とベース引き出し層２５の間に、絶縁膜層２０が形成されていることにより、ベース・コレクタ間の接合容量を低減させる。 （もっと読む）

【課題】バイポーラトランジスタの高周波特性を向上させる。
【解決手段】ヘテロバイポーラトランジスタ７０は、ベースとエミッタ、ベースとコレクタがヘテロ接合を有し、双条ベース構造を有する。Ｎ型エピタキシャル層３上の内部ベース層（Ｐ型ＳｉＧｅ層）５と接する外部ベース層１０、及び内部ベース層（Ｐ型ＳｉＧｅ層）５上には、絶縁膜７及びＮ型多結晶シリコン膜８が積層形成される。積層形成された絶縁膜７及びＮ型多結晶シリコン膜８の中央部にはエミッタ開口部１９が設けられる。エミッタ開口部１９にはＮ型エピタキシャル層１１が設けられる。Ｎ型エピタキシャル層１１及びＮ型多結晶シリコン膜８上には、エミッタ開口部１９を覆うようにＴ型形状を有するＮ型多結晶シリコン膜１２が設けられる。左右のＮ型多結晶シリコン膜８及びエミッタ開口領域は同時に形成され、左右のＮ型多結晶シリコン膜８の幅は同一に設定される。 （もっと読む）

（例えばシリコン）バイポーラデバイス（４０、１００、１００’）の高周波性能は、外部ベースコンタクト（４６）とコレクタ（４４、４４’、４４”）との間の容量結合（Ｃｂｃ）の低減により向上される。外部ベースコンタクト（４６）をコレクタ（４４、４４’、４４”）の外周部（４４１）から隔てるように、製造中に誘電体突出部（４５３、４５３’）が作製される。誘電体突出部（４５３、４５３’）は、外部ベースコンタクト（４６）を真性ベース（４７２）に結合するトランジション領域（４６１）の下に位置する。デバイス製造中に、多層誘電体スタック（４５）が真性ベース（４７２）に隣接して形成され、真性ベース（４７２）から外部ベースコンタクト（４６）へのトランジション領域（４６１）を形成可能なアンダーカット領域（４５７、４５７’）の同時作製が可能にされる。キャビティ（４５７、４５７’）内に形成されたトランジション領域（４６１）が、それをコレクタ（４４、４４’、４４”）の外周部（４４１）から隔てる誘電体突出部（４５３、４５３’）の上に位置することで、ベース−コレクタ接合容量（Ｃｂｃ）が低減される。デバイスのｆ_ＭＡＸが有意に上昇される。
（もっと読む）

【課題】非選択エピタキシャル法により半導体層を形成しても、エミッタとベースとを確実に接続して高い信頼性を確保することができる半導体装置及びその製造方法を提供する。
【解決手段】非選択エピタキシャル成長法により、ベース開口部８の内壁を覆うようにシリコン酸化膜７の全面にＳｉＧｅ膜９を成長させる。このときの成膜条件としては、ベース開口部８内において、底部９ａが単結晶からなり、側壁部９ｂ等のその他の部位が多結晶となると共に、側壁部９ｂの膜厚が底部９ａの膜厚の１．５倍以下になる成膜条件を選択する。このような非選択エピタキシャル成長では、原料ガスとして、モノシラン、水素、ジボラン及びゲルマンを用いる。このとき、モノシラン及び水素の各流量は、夫々２０ｓｃｃｍ、２０ｓｌｍとする。また、成長温度を６５０℃、ジボランの流量を７５ｓｃｃｍに設定し、ゲルマンの流量を３５ｓｃｃｍに設定する。 （もっと読む）

【課題】 偶発的に生成される層を異方性エッチングすることにより、エッチングを行う時間によるエッチングのばらつきを改善し、かつ任意の層を異方性エッチングで一定量エッチングすることにより、回り込みエッチングの制御性の向上を図ることを実現する。
【解決手段】 第１の層の表面に第２の層を積層したものに、前記第１の層を横方向にエッチングする半導体素子の製造方法において、前記第２の層側から前記第１の層側に向かって縦方向に異方性エッチングを行うステップと前記第１の層を横方向に等方性エッチングを行うステップとを有することを特徴とする。 （もっと読む）

【課題】製造工程数が増加するのを抑制しながら、電極の側方に形成された異種の材料からなる複合膜の残渣の除去を容易に行うことが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、シリコン基板１１の電界効果型トランジスタが形成される領域Ｂ上にゲート電極を形成する工程と、シリコン基板１１のバイポーラトランジスタが形成される領域Ａ上にバイポーラトランジスタを構成するＳｉＧｅからなるエピタキシャル層１９ａを形成する工程と、エピタキシャル層１９ａの形成時にゲート電極の側方に形成されるＳｉＧｅおよび多結晶シリコンからなるエッチング残渣１９ｃ、２５ｂおよび４３ａを除去する工程と、その後、ゲート電極の側方を覆うサイドウォール絶縁膜と、エミッタ電極２５の側方を覆うサイドウォール絶縁膜とを形成する工程とを備える。 （もっと読む）

【課題】本発明は、バイポーラトランジスタ基盤の非冷却型赤外線センサ及びその製造方法に関する。
【解決手段】基板と、上記基板から浮遊されるように形成された少なくとも一つのバイポーラトランジスタと、上記少なくとも一つのバイポーラトランジスタの上側面に形成された熱吸収層とを含み、上記少なくとも一つのバイポーラトランジスタの夫々は、上記熱吸収層を通じて吸収された熱に従い、出力値を変化させることを特徴とし、これにより、ＣＭＯＳ工程と両立しながらも、より優れた温度変化感知の特性を提供することができる。 （もっと読む）

【課題】いわゆるメサ型の半導体装置において、耐圧の向上を図ると共に高信頼性の半導体装置及びその製造方法を提供することを目的とする。
【解決手段】レジスト層をマスクとした異方性エッチングで絶縁膜５及び半導体基板１を選択的に除去し、半導体基板１の主面に対して実質的に垂直な側壁を有する溝８を形成する。次に、溝８に対して等方性エッチングする。これにより、溝８の内壁に生じた荒れは除去されて、溝８の内壁が平坦化される。また、同時に水平方向にもエッチングが進行し、溝８の上部１０は、半導体基板１の表面側に近付くにつれて広がるように傾斜する。次に、溝８内にパッシベーション膜１１を形成する。次に、所定のダイシングラインに沿って半導体基板１等を切断し、チップ状の個々の半導体装置を得る。 （もっと読む）

【課題】第１素子の第１電極の表面上に形成される第１絶縁膜を除去する際に、素子分離絶縁膜の端部が除去されることに起因する不都合が発生するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、バイポーラトランジスタ１が形成される領域Ａに隣接するように素子分離絶縁膜１６ｂを形成する工程と、エミッタ電極２５の表面上にシリコン窒化膜４７ａを形成する工程と、領域Ａに不純物を注入する工程と、少なくとも素子分離絶縁膜１６ｂがスペーサ絶縁膜４２により覆われた状態でシリコン窒化膜４７ａを除去する工程と、シリコン窒化膜４７ａが除去された後に領域Ａおよび素子分離絶縁膜１６ｂを覆うようにシリコン窒化膜を形成する工程とを備える。 （もっと読む）

【課題】半導体基板の第２素子が形成される領域にエッチングによるダメージが発生するのを抑制しながら第１素子のゲート電極の側面を覆うサイドウォール絶縁膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の電界効果型トランジスタ２が形成される領域にゲート電極２８を形成する工程と、ゲート電極２８の表面およびシリコン基板１１のバイポーラトランジスタ１が形成される領域を覆うようにスペーサ絶縁膜４２を形成する工程と、スペーサ絶縁膜４２を表面から所定の厚み分エッチングすることにより、シリコン基板１１のバイポーラトランジスタ１が形成される領域にスペーサ絶縁膜４２を所定の厚み分残した状態でゲート電極２８の側面を覆うサイドウォール絶縁膜３０を形成する工程とを備える。 （もっと読む）

【課題】半導体層間の隔離構造を改善してコレクタのサイズが減少し、半導体層間の電流が最短経路に流れることができ、コレクタ抵抗が最小化できるバイポーラトランジスタ及びその製造方法を提供する。
【解決手段】バイポーラトランジスタ１００の製造方法は、基板１０１にコレクタ領域１０２が形成されるステップと、コレクタ領域１０２を含んだ基板１０１上にエピタキシャル層１１５が形成されるステップと、エピタキシャル層１１５にベース領域１０３が形成され、ベース領域１０３にエミッタ領域１０４が形成されるステップと、エミッタ領域１０４とベース領域１０３を貫通してコレクタ領域１０２までトレンチが形成され、トレンチの側壁に酸化膜１０８が形成されるステップと、トレンチの内部にポリシリコン層１１０が形成されるステップとを含む。 （もっと読む）