【課題】バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法を提供する。
【解決手段】単結晶Ｓｉ基板１に設けられたｎ型のコレクタ層２０と、コレクタ層２０の表面の周辺部上に設けられたＳｉＯ₂膜２１と、ＳｉＯ₂膜２１を覆ってコレクタ層２０の表面の中央部に接合するｐ型のベース層３０と、を有し、ベース層３０は、コレクタ層２０の表面の中央部上に設けられた単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ₂膜２１を覆うように単結晶ＳｉＧｅ膜２１上に積層された単結晶Ｓｉ膜３５ａとを含む。ベース層３０とコレクタ層２０との接合領域６０がコレクタ層２０の表面の中央部に限定されるため、接合面積を小さくすることができ、ベース層とコレクタ層との間の容量Ｃ_BCを低減することができる。 （もっと読む）

【課題】MOSプロセスへの導入が容易で、エミッタ−ベース間のリーク電流（電界強度）を低減し、ノイズやサージ電圧の影響を受けにくい高性能な半導体装置とその製造方法の提供。
【解決手段】導電膜をマスクとして、２回のイオン注入を行ってエミッタを形成する。第２エミッタ領域１１１ｂは、低濃度の不純物イオン注入によって形成し、第１エミッタ領域１１１ａは、高濃度の不純物イオン注入によって形成する。その結果、エミッタの周縁部に低濃度の第２エミッタ領域が形成され、電界が緩和され、リーク電流が低減する。また、導電膜とエミッタ電極１１６とが接続され、ノイズの影響を受けにくくなる。 （もっと読む）

【課題】本発明は、簡素な工程で、デバイスの特性を均一化することができる半導体装置の製造方法及び半導体集積回路装置を提供することを目的とする。
【解決手段】半導体基板４０の表面の所定領域４１に、ＬＯＣＯＳ酸化膜７０を形成するＬＯＣＯＳ酸化膜形成工程と、
該ＬＯＣＯＳ酸化膜７０と前記半導体基板４０の表面の境界を覆うように、ポリシリコン膜９０を形成するポリシリコン形成工程と、
該ポリシリコン膜９０をマスクとして、前記半導体基板４０の表面にイオンの打ち込みを行い、前記半導体基板４０の表面に、不純物領域６０を形成するイオン打ち込み工程と、を含むことを特徴とする。 （もっと読む）

【課題】非選択エピタキシャル法により半導体層を形成しても、エミッタとベースとを確実に接続して高い信頼性を確保することができる半導体装置及びその製造方法を提供する。
【解決手段】非選択エピタキシャル成長法により、ベース開口部８の内壁を覆うようにシリコン酸化膜７の全面にＳｉＧｅ膜９を成長させる。このときの成膜条件としては、ベース開口部８内において、底部９ａが単結晶からなり、側壁部９ｂ等のその他の部位が多結晶となると共に、側壁部９ｂの膜厚が底部９ａの膜厚の１．５倍以下になる成膜条件を選択する。このような非選択エピタキシャル成長では、原料ガスとして、モノシラン、水素、ジボラン及びゲルマンを用いる。このとき、モノシラン及び水素の各流量は、夫々２０ｓｃｃｍ、２０ｓｌｍとする。また、成長温度を６５０℃、ジボランの流量を７５ｓｃｃｍに設定し、ゲルマンの流量を３５ｓｃｃｍに設定する。 （もっと読む）

【課題】 ＣＭＯＳ製造プロセスを使用しても、バイポーラトランジスタの適切な駆動能力や温度特性を得ることが可能な半導体装置を提供する。
【解決手段】 縦型バイポーラトランジスタ９０ａとＭＯＳトランジスタ９０ｂからなる構成であって、縦型バイポーラトランジスタの少なくともベース領域は、エッチングにより表面から掘り下げることでＭＯＳトランジスタ９０ｂのウェル２０ｂ深さよりも浅くなっている。このためバイポーラトランジスタに必要とされる特性を独立さえて作り込むことが可能である。 （もっと読む）

【課題】高精度のセルフアライメント構造を形成して半導体層に拡散層を形成する不純物元素のイオン注入を行うことにより、特性の向上を図る半導体装置を製造する半導体装置の製造方法を提供する。
【解決手段】各拡散層形成領域７〜９を相互に位置決めするイオン注入制御開口部１３〜１４を形成する工程を施した後に、各拡散層毎にイオン注入開口部２９，３０を形成するイオン注入マスク層形成工程と、各イオン注入開口部から不純物元素をイオン注入して各拡散層を形成する拡散層形成工程を実施する。イオン注入制御開口部が各拡散層形成工程におけるセルフアライメント構造を構成して各拡散層が形成される。 （もっと読む）

【課題】
単結晶半導体材料よりエミッタドーパントに対して少なくとも１桁大きい材料の層の速い横方向拡散特性を用いる減少されたマスクの組とインプラントの複雑さを有する（高周波数応用）相補的バイポーラトランジスタ構造の製造プロセスを提供する。
【解決手段】
別のベースとエミッタポリ層がドープされずに形成される。それからあるデバイスのエミッタポリと他のデバイスのベースポリのエッジとはドーパントマスクを介して露出され、同時にドープされる。エミッタドーパントはエミッタポリの表面内に直接入り、ここでそれはベース上に位置し、それと接触している。ベース接触ドーパントは外因性ベースを形成するために高い拡散係数を有する材料の層を含むベースポリのエッジ内に入り、その層を通り抜けて迅速に横方向に拡散し、それからコレクタ材料（例えばアイランド）表面内に下方に拡散する。第二のマスクは第二のデバイスのエミッタと第一のデバイスのベースポリのエッジを露出するようパターン化され、それからドープされる。 （もっと読む）

【課題】外部ベース層に起因する製造歩留まりの低下を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上にコレクタ層２を形成する。このコレクタ層２の表面にＬＯＣＯＳ膜からなる素子分離層３に周囲を囲まれた活性領域Ａ１を形成する。この素子分離層３は、平坦部３ｂと、この平坦部３ｂと活性領域Ａ１との間の傾斜部３ａとを有する。そして、素子分離層３の平坦部３ｂ上にシリコン酸化膜４と多結晶シリコン膜５とからなる保護膜９を形成する。この保護膜９は素子分離層３の平坦部３ｂ上に端部を有するように形成される。そして、その一部を外部ベース層として用いるＳｉＧｅ層６ａおよびシリコン膜７ａを活性領域Ａ１の表面上から保護膜９の上に跨って形成する。 （もっと読む）

【課題】 プロセスチャンバ内に含む基板表面上にシリコン含有物質を選択的に且つエピタキシャル的に形成する方法が提供される。
【解決手段】 一つ以上の実施形態において、プロセスチャンバの圧力を、基板上に物質を堆積させる間では下げ、基板から物質をエッチングする間では上げる。実施形態によれば、第１ゾーンに流されるガス量と第２ゾーンに流されるガス量の比を得るようにプロセスガスが第１ゾーンと第２ゾーンを通ってチャンバへ流される。一つ以上の実施形態において、第１ゾーンは内部半径方向ゾーンであり、第２ゾーンは外部半径方向ゾーンであり、内部ゾーンガス流と外部ゾーンガス流との比はエッチングの間より堆積の間の方が小さい。一つ以上の実施形態によれば、選択的エピタキシャルプロセスは、エピタキシャル層の所望の厚さが成長するまで、堆積と、その後のエッチングプロセスと、所望によるパージのサイクルを繰り返すステップを含む。 （もっと読む）

【課題】バイポーラトランジスタの製造歩留まりを向上する。
【解決手段】半導体基板Ｓｕｂの主面上に、バイポーラトランジスタのコレクタを構成するコレクタ層ＣＬ、ベースを構成するベース層ＢＬおよびキャップＳｉ層ＢＣＬ、およびエミッタを構成するエミッタ層ＥＬが設けられている。このうち、ベース層ＢＬとしてＳｉＧｅ層を選択性エピタキシャル成長によって形成した後、キャップＳｉ層ＢＣＬとしてＳｉ層を非選択性エピタキシャル成長によって形成する。 （もっと読む）

【課題】コレクタエピタキシャル層を薄膜化した高速バイポーラトランジスタを搭載した集積回路中に所望の高耐圧Ｊ−ＦＥＴを混載可能とした半導体装置及びその製法を提供すること。
【解決手段】Ｐ型の単結晶Ｓｉ基体などの第１導電型の半導体基体２上にシリコン半導体層などの第２導電型の半導体層３を積層し、この半導体層３中にＡｓ（ヒ素）等の第２導電型の不純物によってソース領域12及びドレイン領域13を形成し、さらにこの半導体層３上に、シリコン・ゲルマニウム層によってＰ型の第１導電型不純物（例えば、ホウ素など）を有するゲート領域14を形成する。 （もっと読む）

【課題】金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】エミッタ領域の基板１上からＬＯＣＯＳ層１５Ｂ上にかけてシリコンゲルマニウム層５１を連続して形成する。次に、エミッタ５９領域のシリコンゲルマニウム層５１上にエミッタ５９を形成する。そして、エミッタ５９が形成された基板１上にシリコン酸化膜を形成し、次に当該シリコン酸化膜をエッチバックすることによって、エミッタ５９の側面にサイドウォール６１Ａを形成する。その後、基板１上にＴｉを形成し熱処理を施して、チタンシリサイド膜６７を形成する。サイドウォール６１Ａを形成する工程では、ＬＯＣＯＳエッジ９０上にサイドウォール６１Ｂを付随的に形成する。 （もっと読む）

【課題】従来の製造方法においては、オーバーエッチングによりコンタクト底部の表面荒れが引き起こされ、それにより半導体装置の特性ばらつきが増大してしまう。
【解決手段】Ｐ型シリコン基板１に形成されたトレンチの底部に設けられたコレクタ領域４を有するバイポーラトランジスタを形成する。Ｐ型シリコン基板１上に層間絶縁膜２３を形成する。トレンチの上部の層間絶縁膜２３を途中までエッチングすることにより、コレクタコンタクト用開口の一部３０を形成する。トレンチの上部の層間絶縁膜２３を上記底部に達するまでエッチングすることにより、コレクタコンタクト用開口の残りの部分３２を形成する。コレクタコンタクト用開口の残りの部分３２の形成は、エミッタコンタクト用開口２５およびベースコンタクト用開口２７の形成と同時に実行される。 （もっと読む）

【課題】従来は、コレクタ抵抗の低減およびコレクタ−エミッタ間耐圧の向上の双方を達成することが困難であった。
【解決手段】半導体装置１は、ＳＯＩ基板１０（半導体基板）と、ＳＯＩ基板１０の表層に設けられたコレクタ領域２２とコレクタ引上領域２６と、コレクタ領域２２とコレクタ引上領域２６に挟まれて設けられたコレクタ引出領域２８と、コレクタ領域２２の上にベース領域３２を介して設けられ、コレクタ領域２２およびベース領域３２と共にバイポーラトランジスタを構成するエミッタ領域３４と、を備えている。ここで、コレクタ引出領域２８は、コレクタ領域２２よりも不純物濃度が高い。 （もっと読む）

【課題】ポリシリコンエミッタ電極構造の縦型ＮＰＮバイポーラトランジスタの電流増幅率を、何らの工程を付加することなく制御し、低コスト化とバイポーラトランジスタの高周波数応答特性とを両立させる。
【解決手段】低温による（４００℃）のエミッタポリシリコン１９０の形成時に、真性ベース１４０とポリシリコンエミッタ１９０間に界面酸化膜（自然酸化膜）が成長する。その後、エミッタ１５０を形成するための熱処理温度を、８２０℃〜９１０℃の範囲で調整することによって、界面酸化膜の状態と電子のパイルアップ状態を制御し、これによって、電流増幅率を微調整する。 （もっと読む）

【課題】より低い電圧の印加によって溶断可能であって、しかも溶断に要する熱量を低減可能なヒューズ素子、及びヒューズ素子を備えた半導体装置、並びに半導体装置の製造方法を提供する。
【解決手段】ヒューズ素子は、半導体基板上に少なくともシリコンと、このシリコンよりも融点が低い元素とで形成した導電層と、この導電層の上面に形成した金属シリサイド層とで形成する。シリコンよりも融点が低い元素はゲルマニウムとする。特に、半導体基板には、上面に金属シリサイド層を設けたシリコン−ゲルマニウム層からなるベース引き出し電極を備えたバイポーラトランジスタが形成されており、導電層はバイポーラトランジスタにおけるシリコン−ゲルマニウム層の形成にともなってヒューズ素子部分に形成されたシリコン−ゲルマニウム層で形成する。 （もっと読む）

【課題】エミッタからベース電極間の抵抗が低減され、高速動作が可能であり、高性能のバイポーラトランジスタを有する半導体装置を提供する。
【解決手段】半導体基体上に形成された絶縁膜の開口を含むように、シリコン層９Ａ，９Ｃ、シリコンとゲルマニウム及び／又はカーボンとを有する層９Ｂ、により成るシリコン混晶層９によって形成されたエピタキシャルベース領域を有するバイポーラトランジスタが形成されて成り、シリコン混晶層９の最上層９Ｃがシリコン層であり、シリコン混晶層９から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜１０を介してコバルトシリサイド１１が形成されて成る半導体装置を構成する。 （もっと読む）

本発明は、基板（１１）と、エミッタ領域（１）、ベース領域（２）及びコレクタ領域（３）を有する少なくとも１つのバイポーラトランジスタを備える半導体本体（１２）とを有する半導体デバイス（１０）の製造方法であって、当該半導体本体（１２）に、前記コレクタ領域とエミッタ領域（１、３）のうちの一方の領域（３）を形成する第１の半導体領域（１３）を形成し、半導体本体（１２）の表面上には、第１の絶縁層（４）、多結晶半導体層（５）及び第２の絶縁層（６）から成る層のスタックを形成し、該スタックに開口（７）を形成し、その後に、非選択的エピタキシャル成長によって、更なる半導体層（２２）を堆積し、開口（７）の底面上の単結晶の水平部分がベース領域（２）を形成し、開口（７）の側面上の多結晶の垂直部分（２Ａ）は多結晶半導体層（５）に接続し、その後に、開口（７）の側面に平行にスペーサ（Ｓ）を形成し、そしてエミッタ及びコレクタ領域（１、３）のうちの他方の領域（１）を形成する第２の半導体領域（３１）を前記スペーサ（Ｓ）の間に形成する、半導体デバイスの製造方法に関する。本発明によれば、上記方法は、前記更なる半導体層（２２）を堆積する前に、前記第２の絶縁層（６）に、その下に在る半導体層（５）の端部（５Ａ）から張り出して突出して見える端部（６Ａ）を設けることを特徴とする。この方法により、費用効率の高い、良好な高周波特性を有するバイポーラトランジスタデバイスを得ることができる。
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【課題】縦型ＰＮＰトランジスタにおいて、高いアーリー電圧と大きなコレクタ電流能力を両立させる。
【解決手段】縦型ＰＮＰトランジスタにおけるＰ型コレクタ領域５ｂの上部に、外部ベース領域１２を取り囲む形状で、前記第１のコレクタ領域５ｂより濃度の高いＰ型分離チャンネルストッパー領域８ａと第２のコレクタ領域８ｂを形成することによって、真性ベース領域１４直下のＰ型コレクタ領域５ｂによってアーリー電圧が高まり、低抵抗の第２のコレクタ領域８ｂによってコレクタ抵抗が下がり、コレクタ電流を大きくすることができる。 （もっと読む）

【課題】ベース抵抗の低減とアーリー電圧の増加を併せて実現しうる半導体装置およびその製造方法を提供する。
【解決手段】外部ベース層５１の領域にカーボンを添加し、外部ベース用ボロン注入時に発生する点欠陥生成を防止するように設定したものである。 （もっと読む）