半導体装置及びその製造方法
【課題】MOSプロセスへの導入が容易で、エミッタ−ベース間のリーク電流（電界強度）を低減し、ノイズやサージ電圧の影響を受けにくい高性能な半導体装置とその製造方法の提供。
【解決手段】導電膜をマスクとして、２回のイオン注入を行ってエミッタを形成する。第２エミッタ領域１１１ｂは、低濃度の不純物イオン注入によって形成し、第１エミッタ領域１１１ａは、高濃度の不純物イオン注入によって形成する。その結果、エミッタの周縁部に低濃度の第２エミッタ領域が形成され、電界が緩和され、リーク電流が低減する。また、導電膜とエミッタ電極１１６とが接続され、ノイズの影響を受けにくくなる。
【解決手段】導電膜をマスクとして、２回のイオン注入を行ってエミッタを形成する。第２エミッタ領域１１１ｂは、低濃度の不純物イオン注入によって形成し、第１エミッタ領域１１１ａは、高濃度の不純物イオン注入によって形成する。その結果、エミッタの周縁部に低濃度の第２エミッタ領域が形成され、電界が緩和され、リーク電流が低減する。また、導電膜とエミッタ電極１１６とが接続され、ノイズの影響を受けにくくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造法に関し、特にBiMOS回路あるいはBiCMOS回路に用いられる高性能で低コストなバイポーラトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化、高機能化に伴い、アナログ信号処理回路とデジタル信号処理回路を集積化したアナログ・デジタル混載集積回路の高性能化が非常に重要になっている。デジタル回路に対しては、MOSトランジスタを含むCMOS（相補性金属酸化膜半導体）を使用して、大規模化と低消費電力化を図ることが通常の設計方法であるため、アナログ回路に対しても、MOSトランジスタを使用する場合が増加している。
【０００３】
しかしながら、MOSトランジスタは、バイポーラトランジスタに対して、相互コンダクタンス（以下、ｇｍ）が低いという欠点がある。そのため、バイポーラトランジスタに比べて、アナログ回路のゲイン（信号の増幅率）が低下し、バイポーラトランジスタの回路と同じゲインを得る場合は、回路電流が増加してしまう。また、MOSトランジスタの場合、ソースとドレイン間に流れる電流は、半導体基板表面を流れるため、半導体基板の表面に存在する結晶格子欠陥の影響を受けやすくなり、フリッカノイズ特性（１／ｆノイズ特性とも表現する）が、バイポーラトランジスタに比べて劣化する。
【０００４】
さらに、アナログ回路で重要となるミスマッチ特性（ペアトランジスタの閾値電圧の差）についても、MOSトランジスタはバイポーラトランジスタよりも劣っている。MOSトランジスタの場合、ペアトランジスタの閾値電圧の差（以下、ΔＶｔｈ）は、ゲート電極の寸法ばらつき、ゲート絶縁膜の膜厚ばらつき、ウエル表面濃度のばらつき、ゲートPoly-Si電極の不純物濃度のばらつきというように多くの因子の影響を受ける。それに対して、バイポーラトランジスタの場合、ペアトランジスタの閾値電圧の差（以下、ΔＶｂｅ）は、エミッターベース間の接合面積のばらつき、エミッタ−ベース間の不純物濃度のばらつきの２つによって決まるため、ΔＶｔｈよりも、ΔＶｂｅの方が小さくなる。
【０００５】
以上のことより、アナログ・デジタル混載集積回路において、アナログ回路の高性能化（低消費電流化、低ノイズ化、低ばらつき化）を図るためには、アナログ回路にバイポーラトランジスタを用いる方が有利となることが分かる。しかし、デジタル回路に用いられているCMOSプロセスにバイポーラトランジスタを搭載する場合、プロセスステップ数の増加によるコストアップ、バイポーラトランジスタ形成のための熱処理、加工プロセスの追加によるMOSトランジスタの特性劣化、及び、チップ面積増加によるコストアップ（バイポーラトランジスタの方が、MOSトランジスタよりも面積が大きいことによる）が問題となってくる。
【０００６】
下記特許文献１には、CMOSプロセスにイオン注入と熱処理工程を追加するだけで、エミッタとベースを形成することができる半導体装置の製造方法が提案されている。この製造方法によれば、CMOSプロセスにバイポーラトランジスタの製造プロセスを組み込む際に、ステップ数の増加や加工プロセスの追加を抑制することができる。また、ポリシリコン膜をマスクとして用いることにより、リソグラフィ工程の精度を向上させ、エミッタ面積を縮小させることができる。以下、図２０を参照しながら、この製造方法について説明する。
【０００７】
図２０（ａ）、（ｂ）、（ｃ）、（ｄ）は、バイポーラトランジスタの製造工程の断面図を示している。（ａ）において、ｐ型半導体基板１にｎ型の埋込層3とｎ型エピタキシャル層２を形成し、B（ホウ素）の熱拡散によってｐ型の素子分離領域４を形成し、エピタキシャル層２の表面に選択酸化（LOCOS）法による絶縁物層６を形成し、エピタキシャル層２の表面において、絶縁物層６がない部分に酸化物層７を形成した後に、内部ベース８を形成している。
【０００８】
次に、（ｂ）において、ポリシリコン層の堆積とエッチングによって環状のポリシリコン層９を形成し、レジスト層１１と環状のポリシリコン層９マスクとしてホウ素をイオン注入して、外部ベース領域１０を形成する。
次に、（ｃ）において、レジスト層１４と環状のポリシリコン層９をマスクとしてAs（砒素）をイオン注入して、エミッタ１２、コレクタコンタクト１３を形成する。次に、（ｄ）において、レジスト層１４を剥離してから、表面にCVD（Chemical Vapor Deposition）によって絶縁膜１５を堆積後、エミッタ１２、コレクタコンタクト１３、外部ベース１０に対応する場所にコンタクトホールを形成して、アルミニウム（Al）等の電極材料によって電極１６を形成している。
【０００９】
このバイポーラトランジスタの製造方法では、エミッタコンタクトは、エミッタ１２と環状のポリシリコン層９に跨って形成されている。そのため、エミッタ１２の面積をエミッタコンタクトよりも大きくする必要がなくなり、微細なエミッタを形成できるようになる。その結果、セル面積の縮小が可能となり、半導体基板に形成する素子数が増大する。また、エミッタ面積の縮小により、接合容量が減少して、高周波特性が向上する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平２−１８００２３
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述のアナログ・デジタル混載集積回路では、高周波数特性および電流増幅率に優れたバイポーラトランジスタが求められる。
高周波特性に優れるバイポーラトランジスタの構造としては、エミッタ拡散層を多結晶Si膜（以下、ポリシリコン膜、あるいは、Poly-Si膜と表す場合もある）から形成するPoly-Siエミッタ構造や、ベース領域をSiGeエピタキシャル膜によって形成するSiGeヘテロバイポーラトランジスタ構造が提案されている。しかし、これらのバイポーラトランジスタをCMOSプロセスに搭載する場合、プロセスコストの増大や、MOS特性の劣化が大きな問題となる。また、これらのバイポーラトランジスタでは、エミッタとベース間に存在する自然酸化膜のばらつきによる、エミッタ接地増幅率（以下、ｈＦＥ）ばらつきの増加や、ΔＶｂｅばらつきの増加や、エミッタ部のPoly-Si膜による１／ｆノイズの増加が発生するため、イオン注入と熱処理のみでエミッタ、ベースを形成したバイポーラトランジスタに比べて、ｈＦＥ、ΔＶｂｅばらつきや、１／ｆノイズが増加する。
【００１２】
したがって、Poly-Siエミッタ構造や、SiGeヘテロバイポーラトランジスタ構造を使用したバイポーラトランジスタは、現状ではアナログ・デジタル混載集積回路に適さないと考えられる。
以上のことより、アナログ・デジタル混載集積回路の高性能化を図るため、高周波特性に優れ、低ノイズで、低ばらつきで、面積が小さい高性能なバイポーラトランジスタを、CMOSプロセスに少ない工程数の追加で、MOS特性を劣化させることなく実現するためには、Poly-Siエミッタ構造等を使用せずに、CMOSプロセスにイオン注入と熱処理工程の追加のみで、高性能なバイポーラトランジスタを実現することが重要となっている。
【００１３】
前記従来の半導体装置の製造方法では、CMOSプロセスにイオン注入と熱処理工程を追加して、ある程度高性能なバイポーラトランジスタを得ることができる。
しかしながら、前記従来の半導体装置の製造方法では、バイポーラトランジスタの高周波特性をさらに向上させるため、エミッタ拡散層を浅くしていくと、エミッタの周縁部において、厚さ方向の断面における曲率半径が小さくなり、ｐｎ接合の電界強度が高くなる。電界強度が高くなると降服電圧が低下するためリークが生じやすくなるという問題がある。特に、エミッタ表層とベース表層との境界では電界集中によって電界強度が高くなりやすい。
【００１４】
また、前記従来の半導体装置の製造方法では、エミッタ拡散層を浅くしていくと、エミッタ拡散層の横方向への拡がり量も少なくなるため、環状のポリシリコン層の下部にあるエミッタ拡散層が少なくなる。そして、エミッタコンタクトの近傍で電極材料がエミッタ拡散層とベース拡散層の接合に近づくため、エミッタ−ベース間のリーク電流がさらに増加するという問題もある。つまり、エミッタ電極が上記境界に近接して形成された場合には、さらにリークが生じやすくなる。
【００１５】
さらに、0.35μｍ以下の微細ルールのプロセスでは、拡散層の寄生抵抗を低減するため、エミッタ拡散層にシリサイド金属を形成することが一般的である。従来の半導体装置の製造方法においては、エミッタ部分にシリサイドを形成すると、シリサイドがエミッタとベース接合に近づくため、エミッタ−ベース間のリーク電流が増加してしまい、微細プロセスにおいて必須である拡散層へのシリサイド形成ができないという問題点を有する。
【００１６】
さらに、エミッタ−ベース間の電界強度が大きいと、その電界によって加速された電子（ホットキャリア）が、ベース上の絶縁膜に衝突して欠陥（トラップ準位等）を生じさせる場合がある。このような欠陥を再結合中心として再結合電流が増加し、コレクタ電流が低い状態（低コレクタ電流状態）において順バイアス時のｈＦＥが低下するという問題もある。また、逆バイアス時には、欠陥を介してキャリアが生成され易くなり、リーク電流が増加するという問題もある。さらに、欠陥にキャリアが捕獲されたり、キャリアが放出されたりすることで、ノイズの原因ともなる。
【００１７】
更に、従来例のバイポーラトランジスタでは、エミッタを集積回路の外部端子に接続する回路構成（例えば、エミッタフォロワ回路など）では、エミッタにサージ電圧が印加された場合、微細なエミッタ部分に電界が集中するため、静電破壊（ＥＳＤ）に弱いという問題点を有する。
以上に述べたように、エミッタ周縁部とベースとの間の電界強度が大きいと、リーク電流の増加や、欠陥の発生等、種々の問題が起こり得るのである。また、バイポーラトランジスタの高周波特性を向上させる妨げにもなる。
【００１８】
さらに、環状のポリシリコン層がフローティング状態にされていると、トランジスタの近傍に大振幅の信号電圧が流れる配線がある場合には、環状のポリシリコン層を通じて、外部の信号電圧が回り込みやすくなるため、トランジスタの出力端子にノイズ信号として現れやすくなるという問題もある。
前記に鑑み、本発明は、MOSプロセスへの導入が容易で、エミッタ−ベース間のリーク電流（電界強度）を低減し、ノイズやサージ電圧の影響を受けにくい高性能な半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明の請求項１に係る半導体装置は、
半導体基板内に形成されたコレクタ層と、前記半導体基板内において、前記コレクタ層上に形成されたベースと、そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜とを含み、
前記エミッタが、前記導電膜下の領域と隣接する領域を含む第１エミッタ領域と、前記第１エミッタ領域を除いた残余の領域であって、前記導電膜下に位置して少なくとも上面側表層において前記第１エミッタ領域と前記ベースとに挟まれ、その第１エミッタ領域よりも不純物濃度が低い第２エミッタ領域とを有することを特徴とする半導体装置。
【００２０】
また、本発明の請求項７に係る半導体装置の製造方法は、
半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、前記ベース導電型領域のうち前記導電膜下の領域と隣接する第１エミッタ用領域と、前記導電膜の少なくとも前記第１エミッタ用領域に隣接する部分とを除く全ての領域をレジスト膜で覆う被覆工程と、
前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第１不純物イオンを、前記第１エミッタ用領域とその第１エミッタ用領域に隣接するとともに前記導電膜の周縁部下に位置する第２エミッタ用領域とに注入する第１イオン注入工程と、前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第２不純物イオンを前記第１イオン注入工程の第１不純物イオン濃度よりも高濃度で、前記第１エミッタ用領域に注入する第２イオン注入工程と、
前記第１、第２イオン注入工程の後に、前記レジスト膜および絶縁膜がない状態で、前記エミッタ用領域上、または、前記ベース導電型領域のうちの前記第１、第２エミッタ用領域以外の部分であるベース用領域上に前記導電膜と電気的に接続された電極を形成する工程とを含むことを特徴とする。
【発明の効果】
【００２１】
（１）本発明に係る半導体装置によると、エミッタ領域となる不純物拡散領域は、エミッタ領域の周縁部分において、その表面近傍に低濃度のエミッタ拡散層があるため、エミッタ−ベース間接合に発生する電界が緩和され、エミッタ−ベース間の逆方向電圧印加時のリーク電流を低減できる。
また、エミッタ−ベース間接合に発生する電界を緩和することにより、逆方向電圧印加時にエミッタ−ベース間接合に発生する電界によって加速されたキャリアが表面の絶縁膜に欠陥（トラップ準位等）を生じさせることによって発生するｈＦＥ低下を抑制することができるため、エミッタ−ベース間の逆方向電圧範囲を拡大できる。
【００２２】
また、エミッタ拡散層の低濃度部分が占める割合は、高濃度のエミッタ拡散層に対して少ないため、エミッタガンメル数（不純物濃度×エミッタ厚さ）の低下によるｈＦＥ低下は問題ない。また、エミッタの周縁部に低濃度の第２エミッタ領域があるため、エミッタ−ベース間の接合容量が低減し、バイポーラトランジスタのｆｔが向上する。加えて、エミッタ拡散層の接合深さや、ベース領域の深さ方向の幅（ベース幅）も変化しないため、コレクタ−エミッタ間の耐圧も低下しない。
【００２３】
また、バイポーラトランジスタの高周波特性を向上するためエミッタ拡散層を浅くする場合でも、導電膜の下部には低濃度のエミッタ拡散層が存在するため、エミッタ電極がエミッタ−ベース接合に近接配置されることが抑制され、エミッタ−ベース間のリーク電流が低減する。
更に、エミッタ拡散層の寄生抵抗を低減するため、エミッタ拡散層にシリサイド金属を形成した場合でも、シリサイド金属とエミッタ−ベース接合の距離を十分に確保できるため、エミッタ−ベース間のリーク電流を低減できる。
【００２４】
更に、エミッタ拡散層の表面付近で、エミッタ−ベース間接合の電界が緩和しているため、エミッタにサージ電圧が印加された場合のＥＳＤ耐性を向上できる。
導電膜において、その電位が固定されていない場合（フローティング状態の場合）、トランジスタの近傍に、大振幅の信号電圧が流れる配線がある場合には、フローティングの導電膜を通じて、外部の信号電圧が回り込みやすくなるため、トランジスタの出力端子にノイズ信号として現れやすくなるが、導電膜を所定の配線（エミッタ電極、ベース電極等）に固定することにより、他の回路からの信号の回り込みを低減でき、アナログ回路の低ノイズ化を図ることができる。
【００２５】
なお、第１エミッタ領域と第２エミッタ領域とは、同じ不純物が含まれていてもよいし、異なる不純物が含まれていてもよい。また、導電膜の平面形状を、第１エミッタ領域を囲繞する環状の形状とすることができる。その他、コの字状、E字状等とすることもできる。
（２）本発明に係る半導体装置の製造方法によると、上記発明に係る半導体装置が得られる。また、本発明に係る製造方法では、エミッタおよびベースをイオン注入によって形成できるため、CMOSプロセスに組み込みやすいというメリットがある。
【００２６】
また、導電膜をマスクにして、注入角度や注入エネルギー（加速エネルギー）等のイオン注入の条件を変えて２回イオン注入することで、第１、第２エミッタ領域を精度よく形成することができる。また、２回のイオン注入工程でマスクを共用することでステップ数の増加を抑制できる。なお、意図的に不純物イオンが導電膜を貫通するようにイオン注入する場合がある。
【００２７】
（３）さらに、本発明の半導体装置を、前記エミッタの上面に接続されたエミッタ電極を含み、前記導電膜が前記エミッタ電極と電気的に接続されたものとすることができる。
バイポーラトランジスタでは、ベース領域がイオン注入と熱処理によって形成されるため、その表面濃度がベース領域のピーク濃度よりも低下する。特に、ＮＰＮトランジスタの場合、ベース領域には、ホウ素（Ｂｏｒｏｎ）を使用するため、表面の絶縁膜（SiO2など）にホウ素が吸い出されることにより、更に表面濃度が低下する。そのため、ベース領域の表面に空乏層が拡がりやすく、その空乏層内でベースと絶縁膜との界面準位等を介して再結合電流が生じて表面近傍でのベース電流成分が増加し、ｈＦＥ−コレクタ電流特性において、低コレクタ電流側でのｈＦＥが低下する。
【００２８】
本発明に係る半導体装置によると、導電膜とエミッタ電極とが接続されているため、導電膜はエミッタ領域と同電位になっている。そのため、導電膜の下部にあるベース領域の表面に空乏層が発生することが抑制され、表面近傍でのベース電流成分を低減することにより、ｈＦＥ−コレクタ電流特性における、低コレクタ電流側でのｈＦＥの低下を抑制できる（ｈＦＥのリニアリティを向上できる）。
【００２９】
（４）さらに、本発明の半導体装置を、前記ベースの上面に接続されたベース電極を含み、前記導電膜が前記ベース電極と電気的に接続されたものとすることができる。
導電膜をエミッタと同電位にした場合、導電膜とベースとの間に絶縁膜による容量成分が存在し、これはエミッタ−ベース間の寄生容量成分となる。導電膜とベース領域の間にある絶縁膜の膜厚が薄い場合では、この寄生容量成分の影響により、トランジスタの遮断周波数（以下、ｆｔと表す）の低下が生じやすくなる。
【００３０】
導電膜をベース電極に接続した場合には、導電膜とベースとの間の絶縁膜による寄生容量成分はトランジスタの高周波特性には影響しなくなるため、ｆｔを向上でき、特に高周波信号を扱うアナログ回路の特性を向上できる。
（５）さらに、本発明の半導体装置を、前記ベースが、少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域とを有し、
前記ベースコンタクト領域が、ベース電極と接続された第１ベースコンタクト領域と、 少なくとも上面側表層において前記第１ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第１ベースコンタクト領域よりも低くされた第２ベースコンタクト領域とを有するものとすることができる。
【００３１】
上記半導体装置によると、ベースコンタクト領域の周縁部の領域（第２ベースコンタクト領域）は、ベース本体領域の不純物濃度よりは濃度が高いため、ベース本体領域とベースコンタクト領域との抵抗成分の和となるベース抵抗を低減できるため、ベース抵抗に起因する抵抗熱雑音を低減できることとなり、低ノイズのバイポーラトランジスタを実現できる。
【００３２】
また、高濃度のベースコンタクト領域では、その周縁部の第２ベースコンタクト領域において、導電膜の下部に位置する側の不純物濃度が低くなっているが、ベース本体領域よりは高い不純物濃度となっている。そのため、ベース本体領域の不純物濃度よりは高い濃度の第２ベースコンタクト領域が存在するため、ベース本体領域の表面濃度の低下を抑止でき、ｈＦＥ−コレクタ電流特性における、低コレクタ電流側でのｈＦＥの低下を抑制できるため、ｈＦＥのリニアリティを向上できる。すなわち、ｈＦＥ―コレクタ電流特性において、ｈＦＥ変動が小さいコレクタ電流領域を拡大できる。
【００３３】
なお、第２ベースコンタクト領域は、最も高濃度の領域である第１ベースコンタクト領域よりは不純物濃度が低いため、この第２ベースコンタクト領域とエミッタとが近接することによるエミッタ−ベース間耐圧の低下は軽微である。
上記半導体装置において、第２ベースコンタクト領域を、ベースコンタクト領域から第１ベースコンタクト領域を除いた残余の領域とすることができる
（６）さらに、本発明の半導体装置を、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記エミッタと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、前記ソースおよびドレインの各々は、前記ゲート電極が形成された領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域と、を有しており、前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第１エミッタ領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第２エミッタ領域のものと等しくされたものとすることができる。
【００３４】
上記半導体装置では、バイポーラトランジスタのエミッタの高濃度領域（第１エミッタ領域）と低濃度領域（第２エミッタ領域）と、MOSトランジスタのドレイン・ソースの高濃度領域（本体領域）と低濃度領域とが、それぞれ不純物と不純物濃度が同じにされている。そのため、CMOSトランジスタの製造プロセスに少ない工程の追加をすることで、前記のエミッタ−ベース接合リークを低減した高性能なバイポーラトランジスタを形成し、搭載することができる。
【００３５】
更に、バイポーラトランジスタの導電膜および導電膜の下にある絶縁膜の形成工程と、CMOSトランジスタのゲート電極とゲート絶縁膜との形成工程とを共通化することができるため、前記の高性能なバイポーラトランジスタを、CMOSトランジスタの製造プロセスに非常に少ない工程の追加で形成することができ、低コスト化と同時に、CMOSトランジスタ特性の劣化を防ぐことが可能である。
【００３６】
（７）さらに、本発明の半導体装置を、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記ベースと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、前記ソースおよびドレインの各々は、前記ゲート電極下の領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域とを有しており、前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第１ベースコンタクト領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第２ベースコンタクト領域のものと等しくされたものとすることができる。
【００３７】
上記半導体装置では、バイポーラトランジスタのベースコンタクト領域の高濃度領域（第１ベースコンタクト領域）と低濃度領域（第２ベースコンタクト領域）と、MOSトランジスタのドレイン・ソースの高濃度領域（本体領域）と低濃度領域とが、それぞれ不純物と不純物濃度が同じにされている。そのため、前記のｈＦＥリニアリティがよく、ベース抵抗が低い高性能なバイポーラトランジスタを、CMOSトランジスタの製造プロセスに少ない工程の追加で形成できる。
【００３８】
更に、バイポーラトランジスタの導電膜および導電膜の下にある絶縁膜の形成工程と、CMOSトランジスタのゲート電極およびゲート絶縁膜の形成工程の一部とを共通化できるため、前記の高性能なバイポーラトランジスタをCMOSトランジスタに非常に少ない工程追加で搭載でき、低コスト化と同時に、CMOSトランジスタ特性の劣化を防ぐことが可能である。
【００３９】
（８）さらに、本発明の半導体装置の製造方法を、前記第１イオン注入工程が、第１不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第１注入角度で、前記第１エミッタ用領域と前記第２エミッタ用領域とに注入するものであり、
前記第２イオン注入工程が、第２不純物イオンを、前記第１注入角度よりも小さい第２注入角度で、前記第１エミッタ用領域に注入するものとすることができる。
【００４０】
上記製造方法によれば、導電膜をマスクにして、注入角度を変えて２回イオン注入することで、より容易に第１、第２エミッタ領域を精度よく形成することができる。
（９）さらに、本発明の半導体装置の製造方法を、前記レジスト膜を第１レジスト膜とし、その第１レジスト膜が存在しない状態で、前記ベース用領域のうち、前記導電膜によって前記エミッタ領域と隔てられた第１ベースコンタクト領域と、前記導電膜の少なくとも前記第１ベースコンタクト領域に隣接する部分とを除く全ての領域を第２レジスト膜で覆う工程と、
前記第２レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第３不純物イオンを、前記第１ベースコンタクト領域と、その第１ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第２ベースコンタクト領域とに注入する第３イオン注入工程と、
前記第２レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第４不純物イオンを、前記第１ベースコンタクト領域に前記第３イオン注入工程よりも高濃度で注入する第４イオン注入工程とを含むものとすることができる。
【００４１】
上記製造方法によれば、前記（５）項の半導体装置が得られる。また、導電膜をマスクにして、注入角度や注入エネルギー等のイオン注入の条件を変えて２回イオン注入することで、第１、第２ベースコンタクト領域を精度よく形成することができる。また、２回のイオン注入工程でマスクを共用することでステップ数の増加を抑制できる。
（１０）さらに、本発明の半導体装置の製造方法を、前記第３イオン注入工程が、前記第３不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第３注入角度で、前記第１ベースコンタクト領域と前記第２ベースコンタクト領域とに注入するものであり、
前記第４イオン注入工程が、前記第４不純物イオンを、前記第３注入角度よりも小さい注入角度で、前記第１ベースコンタクト領域に注入するものとすることができる。
【００４２】
上記製造方法では、注入角度を変えて２回イオン注入することで、より容易に第１、第２ベースコンタクト領域を精度よく形成することができる。
（１１）さらに、本発明の半導体装置の製造方法を、前記第１イオン注入工程が、前記第１、第２エミッタ用領域に前記第１不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と同じ導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第１不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、前記第２イオン注入工程が、前記第１エミッタ用領域に前記第２不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第２不純物イオンを注入するものとすることができる。
【００４３】
上記製造方法によれば、前記（６）項の半導体装置が得られる。また、エミッタの高濃度領域（第１エミッタ領域）とMOSトランジスタのドレイン・ソースの高濃度領域（本体領域）とを同時に形成するとともに、エミッタの低濃度領域（第２エミッタ領域）とドレイン・ソースの低濃度領域とを同時に形成することができ、製造プロセスのステップ数を減少させることができる。
【００４４】
（１２）さらに、本発明の半導体装置の製造方法を、前記第３イオン注入工程が、前記第１、第２ベースコンタクト領域に前記第３不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と逆の導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第３不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、前記第４イオン注入工程が、前記第１ベースコンタクト領域に前記第４不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第４不純物イオンを注入するものとすることができる。
【００４５】
上記製造方法によれば、前記（７）項の半導体装置が得られる。
また、ベースコンタクト領域の高濃度領域（第１ベースコンタクト領域）とMOSトランジスタのドレイン・ソースの高濃度領域（本体領域）とを同時に形成するとともに、ベースコンタクト領域の低濃度領域（第２ベースコンタクト領域）とドレイン・ソースの低濃度領域とを同時に形成することができ、製造プロセスのステップ数を減少させることができる。
【００４６】
（１３）さらに本発明の半導体装置では、半導体基板内に形成されたコレクタ層と、前記半導体基板内において、前記コレクタ層上に形成されたベースと、そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜とを含み、
前記ベースが、少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域とを有し、
前記ベースコンタクト領域が、ベース電極と接続された第１ベースコンタクト領域と、 少なくとも上面側表層において前記第１ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第１ベースコンタクト領域よりも低くされた第２ベースコンタクト領域とを有することを特徴とすることができる。
【００４７】
上記半導体装置によれば、前記（５）項の半導体装置において説明した第２ベースコンタクト領域による作用効果を奏することができる。なお、前記の第２エミッタ領域の有無、導電膜が配線に接続されているか否かを問わず、第２ベースコンタクト領域による作用効果が得られる。
上記半導体装置を、前記（７）項に記載のMOSトランジスタを含むものとすることができる。上記半導体装置において、第２ベースコンタクト領域を、前記第１ベースコンタクト領域を除いた残余の領域とすることができる。
【００４８】
（１４）さらに本発明の半導体装置の製造方法では、半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、前記ベース用領域のうち前記導電膜下の領域と隣接する領域であるエミッタ用領域にエミッタを形成する工程と、前記ベース用領域のうち、前記導電膜によって前記エミッタ用領域と隔てられた第１ベースコンタクト領域と、前記導電膜の少なくとも前記第１ベースコンタクト領域に隣接する部分とを除く全ての領域をレジスト膜で覆う工程と、
前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第１不純物イオンを、前記第１ベースコンタクト領域と、その第１ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第２ベースコンタクト領域とに注入する第１イオン注入工程と、前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第２不純物イオンを、前記第１ベースコンタクト領域に前記第１イオン注入工程よりも高濃度で注入する第２イオン注入工程とを含むことを特徴とすることができる。
【００４９】
上記製造方法によれば、前記（５）項において説明した第２ベースコンタクト領域による作用効果を奏する半導体装置を得ることができる。なお、第２エミッタ領域の有無、導電膜が配線に接続されているか否かを問わず、第２ベースコンタクト領域による作用効果が得られる。また、導電膜をマスクにして、注入角度や注入エネルギー等のイオン注入の条件を変えて２回イオン注入することで、第１、第２ベースコンタクト領域を精度よく形成することができる。また、２回のイオン注入工程でマスクを共用することでステップ数の増加を抑制できる。なお、意図的に不純物イオンが導電膜を貫通するようにイオン注入する場合がある。
【００５０】
なお、エミッタ用領域を、前記導電膜の周縁部下の領域（第２エミッタ領域に相当）と、その周縁部下の領域に隣接する領域（第１エミッタ領域に相当）とによって構成することができる。
上記製造方法を、前記第１、第２イオン注入工程の後に、前記レジスト膜および絶縁膜がない状態で、前記エミッタ用領域上、または、前記ベース導電型領域のうちの前記第１、第２エミッタ用領域以外の部分であるベース用領域上に前記導電膜と電気的に接続された電極を形成する工程を含むものとすることができる。また、上記製造方法において、前記第１イオン注入工程が、前記第１不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第１注入角度で、前記第１ベースコンタクト領域と前記第２ベースコンタクト領域とに注入するものであり、前記第２イオン注入工程が、前記第２不純物イオンを、前記第１注入角度よりも小さい第２注入角度で、前記第１ベースコンタクト領域に注入するものとすることができる。さらに、上記製造方法を、前記（１２）項に記載のMOSトランジスタのソース、ドレインを形成するものとすることができる。
【００５１】
なお、上記製造方法における第１不純物イオン、第１イオン注入工程、第１注入角度は、それぞれ、前記（１）〜（１２）項および実施形態における第３不純物イオン、第３イオン注入工程、第３注入角度に相当する。また、上記製造方法における第２不純物イオン、第２イオン注入工程、第２注入角度は、それぞれ、前記（１）〜（１２）項および実施形態における第４不純物イオン、第４イオン注入工程、第４注入角度に相当する。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に係る半導体装置のエミッタ１１１周辺の拡大図である。
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】第１の実施形態の変形例１に係る半導体装置の一部を示す断面図である。
【図９】上記変形例１に係る半導体装置の製造工程を示す断面図である。
【図１０】上記変形例１に係る半導体装置の製造工程を示す断面図である。
【図１１】第１の実施形態の変形例２に係る半導体装置を示す断面図である。
【図１２】上記変形例２に係る半導体装置の製造工程を示す断面図である。
【図１３】第１の実施形態の変形例３に係る半導体装置を示す断面図である。
【図１４】第２の実施形態に係る半導体装置を示す断面図である。
【図１５】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１６】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１７】第３の実施形態に係る半導体装置を示す断面図である。
【図１８】第４の実施形態に係る半導体装置を示す断面図である。
【図１９】第５の実施形態に係る半導体装置を示す断面図である。
【図２０】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００５３】
［第１の実施形態］
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。図２から図６は、図１の第１の実施形態に係る半導体装置の製造工程を示す断面図である。なお、第１の実施形態を実施形態１と記載する場合がある。
【００５４】
図１から図６では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ、及びその製造工程の断面図を示す。
図１に示すように、シリコン基板からなるｐ型半導体基板１０１内には、バイポーラトランジスタを他の素子から分離するための素子分離領域として、ディープトレンチ（ＤＴＩ）１０２と、シャロートレンチ（ＳＴＩ）１０４が形成されている。ディープトレンチ（ＤＴＩ）１０２の下部には、ｐ型半導体基板１０１がｎ型に反転することを防止するためのｐ型チャネルストッパ層１０３が形成されている。
【００５５】
（コレクタ領域、ベース領域）
図１において、ディープトレンチ１０２と、シャロートレンチ１０４とによって囲まれた領域内には、ｎ型の不純物がドープされた第１のコレクタ領域１０５、第２のコレクタ領域１０６が形成されている。また、コレクタ電極と接続される部分には、高濃度のｎ型不純物がドープされたコレクタ引出し領域１０７がシャロートレンチ１０４を貫通して形成されている。そのコレクタ引出し領域１０７上には、コレクタコンタクト領域となるコレクタコンタクト層１１３が形成されている。そして、第２のコレクタ領域１０６上には、ベース領域となるｐ型のベース拡散層１０８が形成されている。そのｐ型のベース拡散層１０８の上面の一部は、半導体基板１０１の表面の一部を構成している。
【００５６】
（環状の多結晶Si膜等）
図２に、ｐ型ベース拡散層１０８の上側を拡大した図を示す。
ｐ型ベース拡散層１０８の上には、SiO2膜１０９（絶縁膜）、及びｎ型多結晶Si膜１１０（導電膜）が形成されている。ここで、SiO2膜１０９、及びｎ型多結晶Si膜１１０は、ｐ型ベース１０８の上部において、環状の形状を有している。図１の断面図では、環状の形状をなすSiO2膜１０９、及びｎ型多結晶Si膜１１０の２つの断面を表している。
【００５７】
（エミッタ）
ｐ型ベース拡散層１０８の表層側の中央には、環状のSiO2膜１０９、及びｎ型多結晶Si膜１１０によって囲まれたエミッタ１１１が形成されている（図２参照）。
詳細には、このエミッタ１１１は、外周側の周縁部がｎ型多結晶Si膜１１０下に位置している。そして、ｎ型多結晶Si膜１１０と重ならない中央部分には、高濃度のｎ型不純物が添加された第１エミッタ領域１１１ａが形成されている。なお、第１エミッタ領域１１１ａの外周部は、わずかにｎ型多結晶Si膜１１０下に、はみ出している（第１エミッタ領域１１１ａは、ｎ型多結晶Si膜１１０下の領域と隣接する領域を含んでいる）。エミッタ１１１の周縁部には、環状のSiO2膜１０９の下部であって、ｎ型多結晶Si膜１１０と重なる部分に、低濃度のｎ型不純物が添加された第２エミッタ領域１１１ｂが形成されている。
【００５８】
（ベースコンタクト）
ｐ型ベース拡散層１０８の外周部において、環状のSiO2膜１０９、及びｎ型多結晶Si膜１１０の外側の領域下には、ベースコンタクト領域となる高濃度のｐ型不純物が添加されたｐ型外部ベース拡散層１１４が形成されている。更に、図１で示す半導体装置の表面には、SiO2系の膜からなる表面絶縁膜１１５が形成される。そして、エミッタ領域、ベースコンタクト領域、コレクタコンタクト領域には、それぞれエミッタ電極１１６、ベース電極１１７、コレクタ電極１１８が形成されている。
【００５９】
さらに、環状の多結晶Si膜１１０は、エミッタ電極１１６とコンタクト部１１６ｂ（コンタクトプラグ）によって接続されている。
＜製造方法＞
次に、図１、図２によって説明したバイポーラトランジスタの製造方法を、図１から図６の製造工程を示す断面図によって、以下に説明する。
【００６０】
（ディープトレンチ）
図３に示すように、ｐ型半導体基板１０１内には、バイポーラトランジスタを他の素子から分離するための素子分離領域として、ディープトレンチ（ＤＴＩ）１０２と、シャロートレンチ（ＳＴＩ）１０４、及びｐ型チャネルストッパ層１０３を形成する。これらの形成方法は、半導体デバイスの素子分離として公知になっている方法と同等の方法である。
【００６１】
ディープトレンチ（ＤＴＩ）１０２の幅は0.4μｍから1.0μｍであり、トレンチの深さは、2μｍから5μｍであり、コレクタとなる第１のｎ型コレクタ不純物領域１０５が形成される領域よりも十分に深い部分までエッチングによって形成する。
トレンチエッチングを行った後、トレンチの底部のみに、Ｂ（ホウ素）をイオン注入して、ｐ型チャネルストッパ層１０３を形成する。ｐ型チャネルストッパ層１０３は、トレンチの底部で、ｐ型半導体基板１０１がｎ反転して、隣接するバイポーラトランジスタのコレクタ不純物領域が接続すること防止する。その後、ディープトレンチの表面には、熱酸化により、SiO2膜を100nmから200nmの厚さで形成する。ディープトレンチの内部は、化学的気相成長法（以下、CVD法と表現する。CVDは、Chemical Vapor Depositionの略）によって形成したポリシリコン膜やSiO2膜によって埋め込む。
【００６２】
（シャロートレンチ）
ディープトレンチ（ＤＴＩ）１０２を形成後、ディープトレンチの周囲とｐ型ベース領域１０８とコレクタ引出し領域１０７を形成する部分以外に、シャロートレンチ（ＳＴＩ）１０４を形成する。シャロートレンチ（ＳＴＩ）１０４のトレンチ幅は、ディープトレンチ（ＤＴＩ）１０２の周囲において、ディープトレンチの幅より、0.1μｍから1.0μｍ大きいサイズとし、ｐ型ベース領域１０８とコレクタ引出し領域１０７を形成する部分の間において、0.4μｍから2.0μｍである。また、シャロートレンチ（ＳＴＩ）１０４のトレンチ深さは、0.2μｍから0.5μｍであり、エッチングによって形成する。
【００６３】
シャロートレンチエッチングを行った後、シャロートレンチの表面には、熱酸化により、SiO2膜を5nmから50nm形成し、この後、シャロートレンチ内をCVD法によって形成したSiO2膜で埋め込む。シャロートレンチ内へのSiO2膜の埋込みは、通常に使用される化学的機械的研磨法（以下、CMP法と表現する。CMPは、Chemical Mechanical Polishingの略）を使用する。
【００６４】
（コレクタ領域）
その後、イオン注入と熱処理によって、ディープトレンチ（ＤＴＩ）１０２と、シャロートレンチ（ＳＴＩ）１０４とで囲まれた領域に、コレクタ領域の一部となる第１のコレクタ領域１０５および第２のコレクタ領域１０６を形成する。また、コレクタ電極と接続される部分に高濃度のコレクタ引出し領域１０７を形成する。
【００６５】
このとき、第１のｎ型コレクタ不純物領域（以下、第１のコレクタ領域）１０５は、Ｐ（リン）のイオン注入を、加速エネルギーが800keVから1500keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から１×１０14個／ｃｍ2の範囲に設定する。また、第２のｎ型コレクタ不純物領域（以下、第２のコレクタ領域）１０６は、Ｐ（リン）のイオン注入を、加速エネルギーが100keVから800keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から１×１０13個／ｃｍ2の範囲に設定している。また、コレクタ引出し領域１０７は、Ｐ（リン）のイオン注入を、加速エネルギー30keVから100keVの範囲に設定し、ドーズ量を、１×１０14個／ｃｍ2から１×１０16個／ｃｍ2の範囲に設定している。
【００６６】
（ベース領域）
第２のコレクタ領域１０６上には、ベース領域となるｐ型ベース拡散層１０８を形成する。このとき、また、ｐ型ベース拡散層１０８は、B（ホウ素）のイオン注入を、加速エネルギーが20keVから100keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から１×１０14個／ｃｍ2の範囲に設定している。
【００６７】
本実施形態において、エミッタ１１１および外部ベース拡散層１１４が形成されていない当初のベース拡散層１０８によって、ベース導電型領域が構成されている。その当初のベース拡散層１０８（ベース導電型領域）は、コレクタ領域１０６と半導体基板１０１の表面との間の領域に形成されている。また、当初のベース拡散層１０８は半導体基板１０１の表面にまで達している。
【００６８】
（多結晶Si膜等）
次に図４に示すように、p型のベース拡散層１０８の上部に熱酸化によりSiO2膜１０９を10〜50nmの厚さで形成し、ｎ型多結晶Si膜を100nm〜400nmの膜厚でCVD法によって堆積後、公知の技術であるリソグラフィ法とエッチング法によってパターニングを行い、環状の形状を有するｎ型多結晶Si膜１１０を形成する。
【００６９】
（低濃度のエミッタ拡散層）
次に図５に示すように、リソグラフィ法によりレジスト膜１１９を、環状のｎ型多結晶Si膜１１０の内側と、環状のｎ型多結晶Si膜１１０の約１／２の領域に開口部を有するように形成する。その後、第１イオン注入角度で低濃度のＰ（リン）のイオン注入１２０を行い、環状のｎ型多結晶Si膜１１０の内側に位置する領域と、環状のｎ型多結晶Si膜１１０の内周側の周縁部下の領域に、低濃度エミッタ拡散層１１２ｂを形成する（第１イオン注入工程）。
【００７０】
ここで、低濃度のPのイオン注入１２０は、加速エネルギーが0.1keVから50keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から９×１０14個／ｃｍ2の範囲に設定し、第１イオン注入角度（第１注入角度）を７度から４５度の間に設定することで、環状のｎ型多結晶Si膜１１０の内周側の周縁部下にも、低濃度エミッタ拡散層１１２ｂを形成している。
【００７１】
（高濃度エミッタ拡散層）
次に図６に示すように、リソグラフィ法によりレジスト膜１２１を、環状のｎ型多結晶Si膜１１０の内側と、環状のｎ型多結晶Si膜１１０の約１／２の領域と、コレクタ引出し領域１０７の上部に開口部を有するように形成する。その後、第２イオン注入角度（第２注入角度）で高濃度のAs（砒素）のイオン注入１２２を行い、環状のｎ型多結晶Si膜１１０の内側に位置する領域に、高濃度エミッタ拡散層１１２ａを形成する。また、コレクタ引出し領域１０７の表面に、ｎ型コレクタ拡散層１１３を形成する（第２イオン注入工程）。
【００７２】
ここで、高濃度のAsのイオン注入１２２は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、１×１０15個／ｃｍ2から５×１０16個／ｃｍ2の範囲に設定し、第２イオン注入角度を０度から１０度の間に設定している。これらの設定により、レジスト膜１１９を除去した後の熱処理を経た後でも、環状のｎ型多結晶Si膜１１０の下部には、高濃度エミッタ拡散層１１２ａが拡がらないように形成することができる。そして、高濃度エミッタ拡散層１１２ａの周囲に、低濃度エミッタ拡散層１１２ｂが残る。なお、本実施形態において、第１イオン注入角度が、第２イオン注入角度よりも大きく設定されている。
【００７３】
上記高濃度エミッタ拡散層１１２ａが形成された領域が、「第１エミッタ領域１１１ａ」（第１エミッタ用領域）とされ、上記低濃度エミッタ拡散層１１２ｂのうち、高濃度エミッタ拡散層１１２ａが形成されていない領域が、「第２エミッタ領域１１１ｂ」（第２エミッタ用領域）とされる。なお、熱処理によって、第１、第２エミッタ領域１１１ａの外形が、それぞれ高濃度、低濃度エミッタ拡散層１１２ａ、１１２ｂの外形よりも広がる場合がある。
【００７４】
（ベースコンタクト）
次に図７に示すように、リソグラフィ法によりレジスト膜１２３を、環状のｎ型多結晶Si膜１１０の外側と、環状のｎ型多結晶Si膜１１０の外周側の約１／２の領域に開口部を有するように形成した後、高濃度のB（ホウ素）のイオン注入１２４を行い、環状のｎ型多結晶Si膜１１０の外側に位置する領域に、ベースコンタクト領域となるｐ型外部ベース拡散層１１４を形成する。ここで、高濃度のBのイオン注入１２４は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、１×１０15個／ｃｍ2から５×１０16個／ｃｍ2の範囲に設定し、イオン注入角度を０度から１０度の間に設定する。
【００７５】
本実施形態において、エミッタ１１１が形成された後で、外部ベース拡散層１１４が形成されていない状態のベース拡散層１０８によって、ベース用領域が構成されている。また、当初のｐ型ベース拡散層１０８からエミッタ１１１および外部ベース拡散層１１４を除いた部分によってベース本体領域が構成されている。さらに、ベース本体領域と外部ベース拡散層１１４とによって「ベース」が形成されている。
【００７６】
（熱処理）
上記ホウ素のイオン注入１２４が行われた後、熱処理が行われる。なお、イオン注入１２２後の熱処理は、一般的にイオン注入によってエミッタ等を形成する条件と同じにすることができる。この熱処理により、半導体基板１０１（シリコン基板）の結晶性を回復させるとともに、半導体基板１０１に打ち込まれた不純物を活性化させる。
【００７７】
本実施形態において、イオン注入１２０〜１２４に対して１回の熱処理を行うことにより、製造プロセスのステップ数を減少させている。なお、イオン注入１２０、１２２に対する熱処理と、イオン注入１２４に対する熱処理とを別に行ってもよい。
（絶縁膜、電極）
その後、図１に示すように、シャロートレンチ（ＳＴＩ）１０４、環状のｎ型多結晶Si膜１１０、高濃度エミッタ拡散層１１２ａ、ｎ型コレクタ拡散層１１３、ｐ型外部ベース拡散層１１４を覆うように、CVD法によって表面絶縁膜を堆積し、エミッタ１１１、ベースコンタクト領域（外部ベース拡散層１１４）、コレクタコンタクト領域１１３、環状のｎ型多結晶Si膜１１０の上部にコンタクトホールを形成し、多結晶Si膜１１０と接続されたエミッタ電極１１６、ベース電極１１７、コレクタ電極１１８を形成する。
【００７８】
＜作用効果その他＞
（１）本実施形態に係る半導体装置及びその製造方法によると、エミッタ領域となる不純物拡散領域は、エミッタ領域の周辺部分において、その表面近傍に低濃度のエミッタ拡散層があるため、エミッタ−ベース間接合に発生する電界が緩和され、エミッタ−ベース間の逆方向電圧印加時のリーク電流を低減できる。また、エミッタ−ベース間の逆方向電圧印加時のｈＦＥ低下を抑制することができるため、エミッタ−ベース間の逆方向電圧範囲を拡大できる。
【００７９】
（２）エミッタ拡散層の低濃度部分が占める割合は、高濃度のエミッタ拡散層に対して少ないため、エミッタガンメル数（不純物濃度×エミッタ拡散層の厚さ）の低下によるｈＦＥ低下は問題ない。さらに、エミッタ拡散層の周辺部分に低接合濃度の領域があるため、エミッタ−ベース間の接合容量も低減し、バイポーラトランジスタのｆｔが向上する。加えて、エミッタ拡散層の接合深さや、ベース領域の深さ方向の幅（ベース幅）も変化しないため、コレクタ−エミッタ間の耐圧も低下しない。
【００８０】
（３）導電性の環状のｎ型多結晶Si膜１１０において、その電位が固定されていない場合（フローティング状態の場合）、トランジスタの近傍に、大振幅の信号電圧が流れる配線がある場合には、フローティングの環状のｎ型多結晶Si膜１１０を通じて、外部の信号電圧が回り込みやすくなるため、トランジスタの出力端子にノイズ信号として現れやすくなるが、導電性の環状のｎ型多結晶Si膜１１０をエミッタ電位に固定することにより、他の回路からの信号の回り込みを低減でき、アナログ回路の低ノイズ化を図ることができる。
【００８１】
（４）本実施形態に係る半導体装置及びその製造方法によると、導電性の環状のｎ型多結晶Si膜１１０とエミッタ電極とコンタクト部１１６ｂによって接続されているため、環状のｎ型多結晶Si膜１１０はエミッタ領域と同電位になっている。そのため、環状のｎ型多結晶Si膜１１０の下部にあるｐ型ベース拡散層の表面に空乏層が発生することが抑制され、ベース拡散層の表面近傍でのベース電流成分が低減することにより、ｈＦＥ−コレクタ電流特性における、低コレクタ電流側でのｈＦＥの低下を抑制できる。
【００８２】
（５）バイポーラトランジスタの高周波特性を向上するためエミッタを浅くする場合でも、多結晶Si膜１１０の下部には低濃度の第２エミッタ領域が存在するため、エミッタ電極がエミッタ−ベース接合に近接配置されることが抑制され、エミッタ−ベース間のリーク電流が低減する。
（６）更に、エミッタ１１１の表面付近で、エミッタ−ベース間接合の電界が緩和しているため、エミッタにサージ電圧が印加された場合のＥＳＤ耐性を向上できる。
【００８３】
（７）なお、第２エミッタ領域１１１ｂを形成しない場合でも、第１エミッタ領域１１１ａの周囲には拡散等によって若干の低濃度の部分が存在し得る。しかし、第２エミッタ領域１１１ｂを形成した場合は、不純物濃度の変化に段差やピークが生じる等の違いがある。
［変形例１］
次に、上記第１の実施形態に係る半導体装置及びその製造方法の変形例について、図面を参照しながら説明する。図８は、本発明の第２の実施形態に係る半導体装置を示す断面図である。図９、図１０は、図８の第２の実施形態に係る半導体装置の製造工程を示す断面図である。なお、前記図１から図７によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
【００８４】
図８から図１０では、本変形例の半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ、及びその製造工程の断面図を示す。
図８において、環状のSiO2膜１０９上のｎ型多結晶Si膜１１０の側面部分に、絶縁膜からなるサイドウォール１２５が形成されていることが、図１と異なる。
そのサイドウォール１２５は、ｎ型多結晶Si膜１１０の内周側において、第１エミッタ領域１１１ａの周縁部上に位置している。また、ｎ型多結晶Si膜１１０の外周側において、ｐ型外部ベース拡散層１１４の内周側の周縁部上に位置している。
【００８５】
＜製造方法＞
図８に示したバイポーラトランジスタの製造方法は、サイドウォール１２５を形成する前までは、図１から図５によって説明した製造方法と共通である。それゆえ、図５以降の製造方法について、図９、図１０の製造工程を示す断面図によって、以下に説明する。
（サイドウォール形成）
図５において、低濃度エミッタ拡散層１１２ｂを形成した後、シャロートレンチ（ＳＴＩ）１０４、SiO2膜１０９、環状のｎ型多結晶Si膜１１０、低濃度エミッタ拡散層１１２ｂ、コレクタ引出し領域１０７を覆うように、CVD法によって表面絶縁膜を30nmから200nm堆積し、公知の技術であるエッチバック法を用いることにより、図９で示すように、環状のｎ型多結晶Si膜１１０の側壁部分にサイドウォール１２５を形成する。このとき、SiO2膜１０９も環状のｎ型多結晶Si膜１１０とサイドウォール１２５の下部以外の部分はエッチングにより除去される。
【００８６】
（高濃度エミッタ拡散層等形成）
その後、図８で示すように、リソグラフィ法によりレジスト膜１２１を、環状のｎ型多結晶Si膜１１０とサイドウォール１２５の内側と、環状のｎ型多結晶Si膜１１０の約１／２の領域と、コレクタ引出し領域１０７の上部に開口部を有するように形成する。その後、高濃度のAs（砒素）のイオン注入１２２を行い、環状のｎ型多結晶Si膜１１０の内側に位置する領域と、サイドウォール１２５の下部に、高濃度エミッタ拡散層１１２ａを形成し、コレクタ引出し領域１０７の表面に、ｎ型コレクタ拡散層１１３を形成する。
【００８７】
ここで、高濃度のAsのイオン注入１２２は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、５×１０14個／ｃｍ2から１×１０16個／ｃｍ2の範囲に設定し、イオン注入角度を０度から１０度の間に設定する。その設定により、レジスト膜１１９を除去後の熱処理を経た後でも、環状のｎ型多結晶Si膜１１０の下部には、高濃度エミッタ拡散層１１２ａが拡がらないように形成でき、高濃度エミッタ拡散層１１２ａの周囲に、低濃度エミッタ拡散層１１２ｂが残る。
【００８８】
（ベースコンタクト形成）
次に図１０に示すように、リソグラフィ法によりレジスト膜１２３を、環状のｎ型多結晶Si膜１１０とサイドウォール１２５の外側と、環状のｎ型多結晶Si膜１１０の約１／２の領域に開口部を有するように形成した後、高濃度のB（ホウ素）のイオン注入１２４を行い、環状のｎ型多結晶Si膜１１０の外側に位置する領域に、ベースコンタクト領域となるｐ型外部ベース拡散層１１４を形成する。ここで、高濃度のBのイオン注入１２４は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、１×１０15個／ｃｍ2から５×１０16個／ｃｍ2の範囲に設定し、イオン注入角度を０度から１０度の間に設定する。
【００８９】
その後、実施形態１と同様に、表面絶縁膜１１５、コンタクト部１１６ｂ、エミッタ電極１１６、ベース電極１１７、コレクタ電極１１８を形成する。
（作用効果）
本変形例の半導体装置及びその製造方法によると、エミッタ１１１は、環状のｎ型多結晶Si膜１１０の形成後に、低濃度エミッタ拡散層１１２ｂを形成し、サイドウォール１２５を形成した後に、高濃度エミッタ拡散層１１２ａを形成している。そのため、それら２つのエミッタ拡散層１１２ａ，ｂを形成する際のイオン注入工程にばらつきが発生した場合でも、エミッタ１１１の周縁部において、その表面近傍に第２エミッタ領域１１ｂ（低濃度エミッタ拡散層１１２ｂのうち高濃度エミッタ拡散層１１２ａが形成されなかった部分）が精度よく形成される。そのため、第１の実施形態で説明した効果が十分に得られ、またトランジスタ特性のばらつきを低減できる。
【００９０】
［変形例２］
次に、上記第１の実施形態の変形例について、図面を参照しながら説明する。図１１は、本変形例２の半導体装置を示す断面図である。図１２は、図１１の半導体装置の製造工程を示す断面図である。なお、前記図１から図１０によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
【００９１】
図１１、図１２では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ、及びその製造工程の断面図を示す。
図１１において、環状のｎ型多結晶Si膜１１０、高濃度エミッタ拡散層１１２ａ、ｐ型外部ベース拡散層１１４、ｎ型コレクタ拡散層１１３の表面部分には、金属薄膜１２６（以下、シリサイド金属とも記載する）が形成されていることが、図８と異なる。
【００９２】
更に、図１１に示す半導体装置の表面には、SiO2系の膜からなる表面絶縁膜１１５が形成され、エミッタ領域、ベースコンタクト領域、コレクタコンタクト領域には、金属薄膜上に、エミッタ電極１１６、ベース電極１１７、コレクタ電極１１８が形成されている。さらに、環状の多結晶Si膜１１０の金属薄膜１２６上には、エミッタ電極１１６と接続されたコンタクト部１１６ｂが形成されている。
【００９３】
＜製造方法＞
図１１によって説明したバイポーラトランジスタの製造方法は、金属薄膜１２６を形成する前までは、第２の実施形態において、図９、図１０によって説明した製造方法と共通である。それゆえ、図１０で説明した製造法から後の製造方法について、図１２の製造工程を示す断面図によって、以下に説明する。
【００９４】
（金属薄膜の形成その他）
次に図９に示すように、ベースコンタクト領域となるｐ型外部ベース拡散層１１４を形成した後、レジスト膜１２３を除去してから、シャロートレンチ（ＳＴＩ）１０４、環状のｎ型多結晶Si膜１１０、サイドウォール１２５、高濃度エミッタ拡散層１１２ａ、ｎ型コレクタ拡散層１１３、ｐ型外部ベース拡散層１１４を覆うようにTiやCoからなる高融点金属薄膜を全面に堆積した後、公知の技術である熱処理とウエットエッチを行い、図１１に示すように、環状のｎ型多結晶Si膜１１０、高濃度エミッタ拡散層１１２ａ、ｎ型コレクタ拡散層１１３、ｐ型外部ベース拡散層１１４の表面にTiやCoとSiの合金からなる金属薄膜１２６を形成する。
【００９５】
その後、実施形態１と同様に、表面絶縁膜１１５、コンタクト部１１６ｂ、エミッタ電極１１６、ベース電極１１７、コレクタ電極１１８を形成する。
（作用効果）
本変形例の製造方法によると、エミッタ拡散層の寄生抵抗を低減するためにエミッタ拡散層に金属薄膜１２６（シリサイド金属）を形成した場合でも、シリサイド金属とエミッタ−ベース接合の距離が十分確保でき、エミッタ−ベース間のリーク電流を低減できる半導体装置が得られる。また、エミッタにサージ電圧が印加された場合のＥＳＤ耐性を向上できる。
【００９６】
［変形例３］
次に、本変形例の半導体装置について、図面を参照しながら説明する。図１３は、本変形例の半導体装置を示す断面図である。なお、前記図１から図１２によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
図１３では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタの断面図を示す。
【００９７】
図１３では、図１で説明した構造に対して、環状のｎ型多結晶Si膜１１０とエミッタ１１１上とに、エミッタとｎ型多結晶Si膜との共通コンタクト部１３５を形成している。この共通コンタクト部１３５は、ｎ型多結晶Si膜１１０とエミッタ１１１上とにまたがる開口幅の大きなコンタクトホールが形成され、そのコンタクトホール内に導電性膜が堆積させられることで形成できる。
【００９８】
＜作用効果その他＞
本発明に係る半導体装置及びその製造方法によると、前記実施形態および変形例で説明した効果に加えて、エミッタ１１１とエミッタ電極１１６とのコンタクトサイズ（接触面積）が大きくなるため、コンタクト部分に存在する寄生抵抗成分が小さくなる、という効果を有する。
【００９９】
エミッタ部分の寄生抵抗成分が大きくなると、アナログ回路のゲインが低下するため、寄生抵抗によるゲインの低下を補うため、回路電流を大きくすることが必要になる。本構成では、130nm以下の超微細ルールのプロセスにおいても、エミッタコンタクト部に存在する寄生抵抗を削減できるため、アナログ回路の低消費電流化に有効である。
なお、ｎ型多結晶Si膜１１０と外部ベース拡散層１１４とにまたがる共通コンタクト部を形成することもできる。
【０１００】
［第２の実施形態］
次に、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１４は、第２の実施形態に係る半導体装置を示す断面図である。図１５、図１６は、図１４の半導体装置の製造工程を示す断面図である。なお、前記図１から図１２によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
【０１０１】
図１４から図１６では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ、及びその製造工程の断面図を示す。
本実施形態において、外部ベース１２７（ベースコンタクト領域）は、高濃度の第１外部ベース領域１２７ａ（第１ベースコンタクト領域）と、低濃度の第２外部ベース領域１２７ｂ（第２ベースコンタクト領域）とを有している。第１外部ベース領域１２７ａは、ベース拡散層１０８（ベース本体領域）上の、環状のSiO2膜１０９及びｎ型多結晶Si膜１１０の外周側の領域に形成されている。また、第１外部ベース領域１２７ａの内周側の周縁部はサイドウォール１２６の直下に位置している。第２外部ベース領域１２７ｂは、第１外部ベース領域１２７ａの内周側に形成され、少なくとも第１外部ベース領域１２７ａの表層と、ベース拡散層１０８の表層とに挟まれている。この第２外部ベース領域１２７ｂによって、第１外部ベース領域１２７ａの上面側表層と、ベース拡散層１０８の上面側表層とが隔てられている。また、第２外部ベース領域１２７ｂは、環状のSiO2膜１０９、及びｎ型多結晶Si膜１１０、並びにサイドウォール１２５の直下の領域に形成されている。
【０１０２】
本実施形態において、外部ベース１２７は、第１、第２外部ベース領域１２７ａ，ｂによって構成されている。
＜製造方法＞
図１４によって説明したバイポーラトランジスタの製造方法は、低濃度外部ベース拡散層１２８ｂを形成する前までは、図１から図５によって説明した製造方法と共通である。それゆえ、図５以降の製造方法について、図１５、図１６の製造工程を示す断面図によって、以下に説明する。
【０１０３】
（低濃度外部ベース拡散層）
図５において、低濃度エミッタ拡散層１１２ｂを形成した後、図１５で示すように、リソグラフィ法によりレジスト膜１２９を、ｐ型ベース拡散層１０８の領域内で、環状のｎ型多結晶Si膜１１０の外側と、環状のｎ型多結晶Si膜１１０の約１／２の領域に開口部を有するように形成する。その後、第３イオン注入角度（第３注入角度）で低濃度のB（ホウ素）のイオン注入１３０を行い、環状のｎ型多結晶Si膜１１０の外側に位置する領域に、低濃度のｐ型外部ベース拡散層１２８ｂ（以下、低濃度外部ベース拡散層）を形成する（第３イオン注入工程）。
【０１０４】
ここで、低濃度のBのイオン注入１３０は、加速エネルギーを0.1keVから50keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から９×１０14個／ｃｍ2の範囲に設定し、第３イオン注入角度を７度から４５度の間に設定することで、環状のｎ型多結晶Si膜１１０の下部にも、低濃度外部ベース拡散層１２８ｂを形成している。
（サイドウォール、高濃度エミッタ拡散層の形成）
次に、図１５において、レジスト１２９を除去後、シャロートレンチ（ＳＴＩ）１０４、SiO2膜１０９、環状のｎ型多結晶Si膜１１０、低濃度エミッタ拡散層１１２ｂ、コレクタ引出し領域１０７、低濃度外部ベース拡散層１２８ｂを覆うように、CVD法によって表面絶縁膜を30nmから200nm堆積し、公知の技術であるエッチバック法を用いることにより、図１５で示すように、環状のｎ型多結晶Si膜１１０の側壁部分にサイドウォール１２５を形成する。このとき、SiO2膜１０９も環状のｎ型多結晶Si膜１１０とサイドウォール１２５の下部以外の部分はエッチングにより除去される。
【０１０５】
その後、環状のSiO2膜１０９、ｎ型多結晶Si膜１１０、及びサイドウォール１２５によって囲まれた領域と、サイドウォール１２５の下部には、高濃度エミッタ拡散層１１２ａを形成（第２イオン注入工程）し、コレクタ引出し領域１０７の表面に、ｎ型コレクタ拡散層１１３を形成する。
（高濃度外部ベース拡散層）
図１６で示すように、リソグラフィ法によりレジスト膜１３１を、ベース拡散層１０８上の領域内で、環状のｎ型多結晶Si膜１１０の外側と、環状のｎ型多結晶Si膜１１０の外周側の約１／２の領域に開口部を有するように形成する。その後、第４イオン注入角度（第４注入角度）で高濃度のB（ホウ素）のイオン注入１３２を行い、環状のｎ型多結晶Si膜１１０の外側に位置する領域に、高濃度のｐ型外部ベース拡散層１２８ａ（以下、高濃度外部ベース拡散層）を形成する（第４イオン注入工程）。
【０１０６】
ここで、高濃度のBのイオン注入１３２は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、１×１０15個／ｃｍ2から５×１０16個／ｃｍ2の範囲に設定し、第４イオン注入角度を０度から１０度の間に設定される。その設定により、レジスト膜１３１を除去後の熱処理を経た後でも、環状のｎ型多結晶Si膜１１０の下部には、高濃度外部ベース拡散層１２８ａが拡がらないように形成することができ、高濃度外部ベース拡散層１２８ａの周囲に、低濃度外部ベース拡散層１２８ｂが残存する。なお、本実施形態において、第３イオン注入角度が、第４イオン注入角度よりも大きく設定されている。
【０１０７】
上記高濃度外部ベース拡散層１２８ａが存在する領域が、「第１外部ベース領域１２７ａ」とされ、上記低濃度外部ベース拡散層１２８ｂのうち、高濃度外部ベース拡散層１２８ａが存在しない領域が、「第２外部ベース領域１２７ｂ」とされる。
（熱処理）
上記ホウ素のイオン注入１３２が行われた後、熱処理が行われる。なお、イオン注入１２２後の熱処理は、一般的にイオン注入によって外部ベース等を形成する条件と同じにすることができる。この熱処理によって、半導体基板１０１（シリコン基板）の結晶性を回復させるとともに、半導体基板１０１に打ち込まれた不純物を活性化させる。
【０１０８】
本実施形態において、イオン注入１２０〜１３２に対して１回の熱処理を行うことにより、製造プロセスのステップ数を減少させている。なお、イオン注入１２０、１２２に対する熱処理と、イオン注入１３０、１３２に対する熱処理とを別に行ってもよい。
（金属薄膜、電極等の形成）
その後、図１４に示すように、レジスト膜１３１を除去してから、環状のｎ型多結晶Si膜１１０、第１エミッタ領域１１１ａ、第１外部ベース領域１２７ａ（高濃度外部ベース拡散層１２８ａ）等の表面にTiやCoとSiの合金からなる金属薄膜１２６を形成する。その後、実施形態１と同様に、表面絶縁膜１１５、コンタクト部１１６ｂ、エミッタ電極１１６、ベース電極１１７、コレクタ電極１１８を形成する。
【０１０９】
＜作用効果その他＞
（１）本実施形態の半導体装置では、高濃度の第１外部ベース領域１２７ａの内周側に低濃度の第２外部ベース領域１２７ｂが形成されている。これにより、第１外部ベース領域１２７ａ単体よりも、エミッタ１１１に接近した位置に第２外部ベース領域１２７ｂを形成できる。その第２外部ベース領域１２７ｂは、ベース拡散層１０８よりも不純物濃度が高くされているため、ベース拡散層１０８（ベース）と外部ベース領域１２７ａ，ｂの抵抗成分の和となるベース抵抗を低減できる。その結果、ベース抵抗に起因する抵抗熱雑音を低減できることとなり、低ノイズのバイポーラトランジスタを実現できる。
【０１１０】
（２）本実施形態の半導体装置では、第１外部ベース領域１２７ａの内周側に形成された第２外部ベース領域１２７ｂは、ベース拡散層１０８よりも不純物濃度が高くされている。そのため、第２外部ベース領域１２７ｂが形成されている部分において、ベースの表面濃度の低下を抑止でき、ｈＦＥ−コレクタ電流特性における、低コレクタ電流側でのｈＦＥの低下を抑制し、ｈＦＥのリニアリティを向上できる。
【０１１１】
（３）第２外部ベース領域１２７ｂは、第１外部ベース領域１２７ａよりも不純物濃度が低いため、第２外部ベース領域１２７ｂとエミッタ１１１の周縁部に形成された第２エミッタ領域１１１ｂとが近接することによるエミッタ−ベース間耐圧の低下は軽微である。
（４）本実施形態では、環状のｎ型多結晶Si膜１１０の側壁部にサイドウォール１２５を形成しているが、サイドウォール１２５がない場合でも、外部ベース領域に高濃度の第１外部ベース領域１２７ａと低濃度の第２外部ベース領域１２７ｂとを形成することで、同様の効果が得られることは自明である。
【０１１２】
（５）本実施形態では、第２エミッタ領域１１１ｂの有無、ｎ型多結晶Si膜１１０がエミッタ電極１１６と接続されているか否か等にかかわらず、上記作用効果を得ることができる。
［第３の実施形態］
次に、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。図１７は、本発明の第３の実施形態に係る半導体装置を示す断面図である。なお、前記図１から図１６によって説明した構成部分と同様の部分については、同一の符号を付す。
図１７では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタの断面図を示す。
【０１１３】
図１７では、図１４で説明した構造に対して、環状のｎ型多結晶Si膜１１０と第１外部ベース領域１２７ａとに、それぞれコンタクト部１３４、１３６を形成し、それらをベース電極１１７で接続している。
本実施形態の半導体装置及びその製造方法によると、導電性の環状のｎ型多結晶Si膜１１０と第１外部ベース領域１２７ａとがコンタクト部１３４、１３６で接続されているため、環状のｎ型多結晶Si膜１１０はp型ベース領域１０８と同電位になっている。そのため、環状のｎ型多結晶Si膜１１０とｐ型ベース領域１０８の間のSiO2膜１０９による寄生容量成分はトランジスタの高周波特性には影響しなくなる。その結果、トランジスタのｆｔを向上でき、特に高周波信号を扱うアナログ回路の特性を向上できる。
【０１１４】
また、導電性の環状のｎ型多結晶Si膜１１０において、その電位が固定されていない場合（フローティング状態の場合）、トランジスタの近傍に、大振幅の信号電圧が流れる配線がある場合には、フローティングの環状のｎ型多結晶Si膜１１０を通じて、外部の信号電圧が回り込みやすくなるため、トランジスタの出力端子にノイズ信号として現れやすくなるが、導電性の環状のｎ型多結晶Si膜１１０をベース電位に固定することにより、他の回路からの信号の回り込みを低減でき、アナログ回路の低ノイズ化を図ることができる。
【０１１５】
［第４の実施形態］
次に、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。図１８は、本発明の第４の実施形態に係る半導体装置を示す断面図である。なお、前記図１から図１７によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。なお、SiO2膜１０９、ｎ型多結晶Si膜１１０、サイドウォール１２５等については、符号の後に記号を付して、バイポーラトランジスタのものか（SiO2膜１０９ａ）、MOSトランジスタのものか（SiO2膜１０９ｂ）を区別する。
【０１１６】
図１８では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ（以下、NPNトランジスタ）とNチャネル型MOSトランジスタとの断面図を示す。
図１８において、NPNトランジスタは、図１４で説明した構造と同じである。NチャネルMOSトランジスタ（以下、MOSトランジスタ）は、ｐ型ウエル不純物領域１３７上に積層されたゲート絶縁膜となるSiO2膜１０９ｂと、ゲート電極となるｎ型多結晶Si膜１１０ｂとを含んでいる。また、ゲート電極となるｎ型多結晶Si膜１１０ｂの側壁には、サイドウォール１２５ｂ形成されている。
【０１１７】
また、MOSトランジスタは、サイドウォール１２５ｂの形成前にイオン注入によって形成される低濃度の第１のｎ型ソース、ドレイン拡散層１３８と、サイドウォール１２５ｂの形成後に形成される、高濃度の第２のｎ型ソース、ドレイン拡散層１３９とを含む。
さらに、MOSトランジスタは、金属薄膜１２６ｂ、ゲート電極１４０、ソース電極１４１、及びドレイン電極１４２を含む。
【０１１８】
＜製造方法について＞
NPNトランジスタの製造方法は、既に説明済みであるため大部分の説明を省略する。 なお、環状のSiO2膜１０９ａは、MOSトランジスタのゲート絶縁膜（SiO2膜１０９ｂ）と同じ工程で同時に形成され、環状のｎ型多結晶Si膜１１０ａは、MOSトランジスタのゲート電極（ｎ型多結晶Si膜１１０ｂ）と同じ工程で同時に形成される。
【０１１９】
MOSトランジスタの製造方法について説明する。
（低濃度の第１のｎ型ソース、ドレイン拡散層）
低濃度の第１のｎ型ソース、ドレイン拡散層１３８（ソース、ドレインの「低濃度領域」）は、p型ウエル不純物領域１３７上に、ゲート絶縁膜（SiO2膜１０９ｂ）と、ゲート電極（n型多結晶Si膜１１０ｂ）とが形成された後に、第１イオン注入角度で低濃度のＰ（リン）のイオン注入１２０を行うことで形成される。このとき、低濃度の第１のｎ型ソース、ドレイン拡散層１３８とともに、低濃度エミッタ拡散層１１２ｂが同時に形成される（第１イオン注入工程）。
【０１２０】
なお、上記イオン注入は、NPNトランジスタが図５の状態のときに行われる。
（高濃度の第２のｎ型ソース、ドレイン拡散層）
高濃度の第２のｎ型ソース、ドレイン拡散層１３９（ソース、ドレインの「本体領域」）は、ゲート電極（n型多結晶Si膜１１０ｂ）の側壁にサイドウォール１２５ｂが形成された後に、第２イオン注入角度で高濃度のAs（砒素）のイオン注入１２２を行うことで形成される。このとき、第２のｎ型ソース、ドレイン拡散層１３９とともに、高濃度エミッタ拡散層１１２ａが同時に形成される（第２イオン注入工程）。
【０１２１】
なお、上記イオン注入は、NPNトランジスタが図９の状態のときに行われる。
ソース、ドレインの「低濃度領域」は、詳細には、それぞれ、第１のｎ型ソース、ドレイン拡散層１３８のうち、第２のｎ型ソース、ドレイン拡散層１３９が形成されなかった部分によって構成されている。「低濃度ソース用領域、低濃度ドレイン用領域」についても同様である。「ソース本体用領域、ドレイン本体用領域」は、それぞれ高濃度の第２のｎ型ソース、ドレイン拡散層１３９が形成された部分によって構成されている。
【０１２２】
＜作用効果その他＞
（１）アナログ・デジタル混載集積回路の高性能化のためには、CMOSトランジスタにバイポーラトランジスタを少ない工程追加で搭載することが必要となる。本実施形態の半導体装置では、不純物濃度が低い低濃度エミッタ拡散層１１２ｂと、第１のｎ型ソース、ドレイン拡散層１３８が同じ不純物濃度であり、同一の工程にて同時に形成される。また、不純物濃度が高い高濃度エミッタ拡散層１１２ａと、第２のｎ型ソース、ドレイン拡散層１３９が同じ不純物濃度であり、同一の工程にて同時に形成される。
【０１２３】
そのため、前記のエミッタ−ベース接合リークを低減し、ｈＦＥリニアリティがよく、ベース抵抗が低い高性能なバイポーラトランジスタを、NチャネルMOSトランジスタに少ない工程追加で搭載できる。
（２）更に、バイポーラトランジスタの環状のSiO2膜１０９ａの形成工程を、MOSトランジスタのゲート絶縁膜の形成工程とを共通化でき、バイポーラトランジスタの環状のn型多結晶Si膜１１０ａの形成工程を、MOSトランジスタのゲート電極の形成工程とを共通化でき、バイポーラトランジスタの環状のn型多結晶Si膜１１０ａの側壁部のサイドウォール１２５ａの形成工程と、MOSトランジスタのゲート電極の側壁部のサイドウォール１２５ｂの形成工程とを共通化できる。そのため、前記の高性能なバイポーラトランジスタを、MOSトランジスタの製造プロセスに非常に少ない工程の追加で形成することができ、低コスト化と同時に、MOSトランジスタ特性の劣化も防ぐことが可能である。
【０１２４】
（３）本実施形態では、第２外部ベース領域１２７ｂの有無、ｎ型多結晶Si膜１１０ａがエミッタ電極１１６と接続されているか否か等にかかわらず、上記作用効果を得ることができる。
［第５の実施形態］
次に、本発明の第５の実施形態に係る半導体装置について、図面を参照しながら説明する。図１９は、本発明の第５の実施形態に係る半導体装置を示す断面図である。なお、前記図１から図１８によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。また、SiO2膜１０９、サイドウォール１２５等については、符号の後に記号を付して、バイポーラトランジスタのものか（SiO2膜１０９ａ）、MOSトランジスタのものか（SiO2膜１０９ｂ）を区別する。
【０１２５】
図１９では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタとPチャネル型MOSトランジスタの断面図を示す。
図１９において、NPNトランジスタは、図１４で説明した構造と同じである。PチャネルMOSトランジスタ（以下、MOSトランジスタ）は、ｎ型ウエル不純物領域１４３上に積層されたゲート絶縁膜となるSiO2膜１０９ｂと、ゲート電極となるｐ型多結晶Si膜１４４とを含んでいる。また、ゲート電極となるｐ型多結晶Si膜１４４の側壁には、サイドウォール１２５ｂが形成されている。
【０１２６】
また、MOSトランジスタは、サイドウォール１２５ｂの形成前にイオン注入によって形成される低濃度の第１のｐ型ソース、ドレイン拡散層１４５と、サイドウォール１２５ｂの形成後に形成される、高濃度の第２のｐ型ソース、ドレイン拡散層１４６とを含む。さらに、MOSトランジスタは、金属薄膜１２６ｂ、ゲート電極１４０、ソース電極１４１、及びドレイン電極１４２を含む。
【０１２７】
＜製造方法について＞
NPNトランジスタの製造方法は、既に説明済みであるため大部分の説明を省略する。 なお、環状のSiO2膜１０９ａは、MOSトランジスタのゲート絶縁膜（SiO2膜１０９ｂ）と同じ工程で同時に形成される。また、環状のｎ型多結晶Si膜１１０ａは、不純物ドーピングを除いて、MOSトランジスタのゲート電極（ｐ型多結晶Si膜１４４）と同じ工程で同時に形成される。
【０１２８】
MOSトランジスタの製造方法について説明する。
（低濃度の第１のｐ型ソース、ドレイン拡散層）
低濃度の第１のｐ型ソース、ドレイン拡散層１４５（ソース、ドレインの「低濃度領域」）は、ｎ型ウエル不純物領域１４３上に、ゲート絶縁膜（SiO2膜１０９ｂ）と、ゲート電極（ｐ型多結晶Si膜１４４）とが形成された後に、第３イオン注入角度で低濃度のB（ホウ素）のイオン注入１３０を行うことで形成される。このとき、低濃度の第１のｐ型ソース、ドレイン拡散層１４５とともに、低濃度外部ベース拡散層１２８ｂが同時に形成される（第３イオン注入工程）。
【０１２９】
なお、上記イオン注入は、NPNトランジスタが図１５の状態のときに行われる。
（高濃度の第２のｐ型ソース、ドレイン拡散層）
高濃度の第２のｐ型ソース、ドレイン拡散層１４６（ソース、ドレインの「本体領域」）は、ゲート電極（ｐ型多結晶Si膜１４４）の側壁にサイドウォール１２５ｂが形成された後に、第４イオン注入角度で高濃度のB（ホウ素）のイオン注入１３２を行うことで形成される。このとき、第２のｐ型ソース、ドレイン拡散層１４６とともに、高濃度外部ベース拡散層１２８ａが同時に形成される（第４イオン注入工程）。
【０１３０】
なお、上記イオン注入は、NPNトランジスタが図１６の状態のときに行われる。
本実施形態において、ソース、ドレインの「低濃度領域」は、詳細には、それぞれ、第１のｐ型ソース、ドレイン拡散層１４５のうち、第２のｐ型ソース、ドレイン拡散層１４６が形成されなかった部分によって構成されている。「低濃度ソース用領域、低濃度ドレイン用領域」についても同様である。「ソース本体用領域、ドレイン本体用領域」は、それぞれ高濃度の第２のｐ型ソース、ドレイン拡散層１４６が形成された部分によって構成されている。
【０１３１】
＜作用効果等＞
（１）アナログ・デジタル混載集積回路の高性能化のためには、CMOSトランジスタにバイポーラトランジスタを少ない工程追加で搭載することが必要となる。本実施形態の半導体装置の製造方法では、不純物濃度が低い低濃度外部ベース拡散層１２８ｂと、第１のｐ型ソース、ドレイン拡散層１４５が同じ不純物濃度であり、同一の工程にて同時に形成される。また、不純物濃度が高い高濃度外部ベース拡散層１２８ａと、第２のｐ型ソース、ドレイン拡散層１４６が同じ不純物濃度であり、同一の工程にて同時に形成される。
【０１３２】
そのため、前記のエミッタ−ベース接合リークを低減し、ｈＦＥリニアリティがよく、ベース抵抗が低い高性能なバイポーラトランジスタを、PチャネルMOSトランジスタと同一基板上に少ない工程追加で形成できる。
（２）更に、バイポーラトランジスタの環状のSiO2膜１０９形成工程を、PチャネルMOSトランジスタのゲート絶縁膜の形成工程と共通化できる。また、バイポーラトランジスタの環状のn型多結晶Si膜１１０の形成工程を、PチャネルMOSトランジスタのゲート電極となるｐ型多結晶Si膜１４４の形成工程と、不純物ドーピング以外の部分を共通化できる。また、バイポーラトランジスタの環状のn型多結晶Si膜１１０の側壁部のサイドウォール１２５ａの形成工程と、PチャネルMOSトランジスタのゲート電極の側壁部のサイドウォール１２５ｂの形成工程とを共通化できる。それらの形成工程の共通化によって、前記の高性能なバイポーラトランジスタをPチャネルMOSトランジスタの製造プロセスに非常に少ない工程の追加で形成することができ、低コスト化と同時に、PチャネルMOSトランジスタ特性の劣化も防ぐことが可能である。
【０１３３】
（３）本実施形態では、第２エミッタ領域１１１ｂの有無、ｎ型多結晶Si膜１１０ａがエミッタ電極１１６と接続されているか否か等にかかわらず、上記作用効果を得ることができる。
［その他］
（１）以上、本発明に係る第１から第５の実施形態とそれらの変形例を通して説明したが、本発明は上述の実施の形態に限定されるものではなく、本発明の思想の範囲内であるならば、適宜の応用例を含めて全て本発明に含まれる。
【０１３４】
（２）発明の趣旨を逸脱しない範囲で、前記５つの実施形態およびそれらの変形例における各構成要素を任意に組み合わせてもよい。
（３）本発明の実施形態の説明では、環状のｎ型多結晶Si膜の場合について説明しているが、環状のｎ型多結晶Si膜は絶縁膜であってもよく、例えば、45nmルールより微細プロセスで使用される高誘電率の絶縁膜（high−ｋ膜）と金属膜の積層膜であっても良い。
【０１３５】
（４）バイポーラトランジスタは、ディープトレンチとシャロートレンチによって分離領域を形成した構造について説明しているが、ＰＮ分離を使用したバイポーラトランジスタにも適用できる。
（５）コレクタ領域にはイオン注入によってコレクタ不純物領域を形成した構造について説明しているが、コレクタの埋込層とエピタキシャル膜によってコレクタ不純物領域を形成した構造にも適用できる。
【０１３６】
（６）本発明の実施形態では、NPNトランジスタについて説明しているが、PNPトランジスタにも適用できることは明らかである。
【産業上の利用可能性】
【０１３７】
本発明は、BiMOS回路あるいはBiCMOS回路に用いられるバイポーラトランジスタを含む半導体装置およびその製造方法に利用することができる。
【符号の説明】
【０１３８】
１ 半導体基板
３ 埋込領域
８ 内部ベース
９ 環状ポリシリコン
１０ 外部ベース
１２ エミッタ
１３ コレクタコンタクト
１６ 電極
１０１ p型半導体基板
１０５ 第１のｎ型コレクタ不純物領域
１０６ 第２のｎ型コレクタ不純物領域
１０８ ｐ型ベース拡散層
１０９ SiO2膜
１１０ ｎ型多結晶Si膜
１１１ａ 第１エミッタ領域
１１１ｂ 第２エミッタ領域
１１２ａ 高濃度エミッタ拡散層
１１２ｂ 低濃度エミッタ拡散層
１１４ ｐ型外部ベース拡散層
１１６ エミッタ電極
１１６ｂ コンタクト部
１１７ ベース電極
１２０ 低濃度のＰのイオン注入
１２２ 高濃度のＡｓのイオン注入
１２４ 高濃度のＢのイオン注入
１２５ サイドウォール
１２６ 金属薄膜
１２７ａ 第１外部ベース領域
１２７ｂ 第２外部ベース領域
１２８ａ 第１外部ベース拡散層
１２８ｂ 第２外部ベース拡散層
１３０ 低濃度のBのイオン注入
１３２ 高濃度のBのイオン注入
１３４ ｎ型多結晶Si膜上のコンタクト部
１３５ エミッタ拡散層とｎ型多結晶Si膜上の共通コンタクト部
１３８ 第１のｎ型ソース、ドレイン拡散層
１３９ 第２のｎ型ソース、ドレイン拡散層
１４０ ゲート電極
１４４ ｐ型多結晶Si膜
１４５ 第１のｐ型ソース、ドレイン拡散層
１４６ 第２のｐ型ソース、ドレイン拡散層
【技術分野】
【０００１】
本発明は半導体装置及びその製造法に関し、特にBiMOS回路あるいはBiCMOS回路に用いられる高性能で低コストなバイポーラトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化、高機能化に伴い、アナログ信号処理回路とデジタル信号処理回路を集積化したアナログ・デジタル混載集積回路の高性能化が非常に重要になっている。デジタル回路に対しては、MOSトランジスタを含むCMOS（相補性金属酸化膜半導体）を使用して、大規模化と低消費電力化を図ることが通常の設計方法であるため、アナログ回路に対しても、MOSトランジスタを使用する場合が増加している。
【０００３】
しかしながら、MOSトランジスタは、バイポーラトランジスタに対して、相互コンダクタンス（以下、ｇｍ）が低いという欠点がある。そのため、バイポーラトランジスタに比べて、アナログ回路のゲイン（信号の増幅率）が低下し、バイポーラトランジスタの回路と同じゲインを得る場合は、回路電流が増加してしまう。また、MOSトランジスタの場合、ソースとドレイン間に流れる電流は、半導体基板表面を流れるため、半導体基板の表面に存在する結晶格子欠陥の影響を受けやすくなり、フリッカノイズ特性（１／ｆノイズ特性とも表現する）が、バイポーラトランジスタに比べて劣化する。
【０００４】
さらに、アナログ回路で重要となるミスマッチ特性（ペアトランジスタの閾値電圧の差）についても、MOSトランジスタはバイポーラトランジスタよりも劣っている。MOSトランジスタの場合、ペアトランジスタの閾値電圧の差（以下、ΔＶｔｈ）は、ゲート電極の寸法ばらつき、ゲート絶縁膜の膜厚ばらつき、ウエル表面濃度のばらつき、ゲートPoly-Si電極の不純物濃度のばらつきというように多くの因子の影響を受ける。それに対して、バイポーラトランジスタの場合、ペアトランジスタの閾値電圧の差（以下、ΔＶｂｅ）は、エミッターベース間の接合面積のばらつき、エミッタ−ベース間の不純物濃度のばらつきの２つによって決まるため、ΔＶｔｈよりも、ΔＶｂｅの方が小さくなる。
【０００５】
以上のことより、アナログ・デジタル混載集積回路において、アナログ回路の高性能化（低消費電流化、低ノイズ化、低ばらつき化）を図るためには、アナログ回路にバイポーラトランジスタを用いる方が有利となることが分かる。しかし、デジタル回路に用いられているCMOSプロセスにバイポーラトランジスタを搭載する場合、プロセスステップ数の増加によるコストアップ、バイポーラトランジスタ形成のための熱処理、加工プロセスの追加によるMOSトランジスタの特性劣化、及び、チップ面積増加によるコストアップ（バイポーラトランジスタの方が、MOSトランジスタよりも面積が大きいことによる）が問題となってくる。
【０００６】
下記特許文献１には、CMOSプロセスにイオン注入と熱処理工程を追加するだけで、エミッタとベースを形成することができる半導体装置の製造方法が提案されている。この製造方法によれば、CMOSプロセスにバイポーラトランジスタの製造プロセスを組み込む際に、ステップ数の増加や加工プロセスの追加を抑制することができる。また、ポリシリコン膜をマスクとして用いることにより、リソグラフィ工程の精度を向上させ、エミッタ面積を縮小させることができる。以下、図２０を参照しながら、この製造方法について説明する。
【０００７】
図２０（ａ）、（ｂ）、（ｃ）、（ｄ）は、バイポーラトランジスタの製造工程の断面図を示している。（ａ）において、ｐ型半導体基板１にｎ型の埋込層3とｎ型エピタキシャル層２を形成し、B（ホウ素）の熱拡散によってｐ型の素子分離領域４を形成し、エピタキシャル層２の表面に選択酸化（LOCOS）法による絶縁物層６を形成し、エピタキシャル層２の表面において、絶縁物層６がない部分に酸化物層７を形成した後に、内部ベース８を形成している。
【０００８】
次に、（ｂ）において、ポリシリコン層の堆積とエッチングによって環状のポリシリコン層９を形成し、レジスト層１１と環状のポリシリコン層９マスクとしてホウ素をイオン注入して、外部ベース領域１０を形成する。
次に、（ｃ）において、レジスト層１４と環状のポリシリコン層９をマスクとしてAs（砒素）をイオン注入して、エミッタ１２、コレクタコンタクト１３を形成する。次に、（ｄ）において、レジスト層１４を剥離してから、表面にCVD（Chemical Vapor Deposition）によって絶縁膜１５を堆積後、エミッタ１２、コレクタコンタクト１３、外部ベース１０に対応する場所にコンタクトホールを形成して、アルミニウム（Al）等の電極材料によって電極１６を形成している。
【０００９】
このバイポーラトランジスタの製造方法では、エミッタコンタクトは、エミッタ１２と環状のポリシリコン層９に跨って形成されている。そのため、エミッタ１２の面積をエミッタコンタクトよりも大きくする必要がなくなり、微細なエミッタを形成できるようになる。その結果、セル面積の縮小が可能となり、半導体基板に形成する素子数が増大する。また、エミッタ面積の縮小により、接合容量が減少して、高周波特性が向上する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平２−１８００２３
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述のアナログ・デジタル混載集積回路では、高周波数特性および電流増幅率に優れたバイポーラトランジスタが求められる。
高周波特性に優れるバイポーラトランジスタの構造としては、エミッタ拡散層を多結晶Si膜（以下、ポリシリコン膜、あるいは、Poly-Si膜と表す場合もある）から形成するPoly-Siエミッタ構造や、ベース領域をSiGeエピタキシャル膜によって形成するSiGeヘテロバイポーラトランジスタ構造が提案されている。しかし、これらのバイポーラトランジスタをCMOSプロセスに搭載する場合、プロセスコストの増大や、MOS特性の劣化が大きな問題となる。また、これらのバイポーラトランジスタでは、エミッタとベース間に存在する自然酸化膜のばらつきによる、エミッタ接地増幅率（以下、ｈＦＥ）ばらつきの増加や、ΔＶｂｅばらつきの増加や、エミッタ部のPoly-Si膜による１／ｆノイズの増加が発生するため、イオン注入と熱処理のみでエミッタ、ベースを形成したバイポーラトランジスタに比べて、ｈＦＥ、ΔＶｂｅばらつきや、１／ｆノイズが増加する。
【００１２】
したがって、Poly-Siエミッタ構造や、SiGeヘテロバイポーラトランジスタ構造を使用したバイポーラトランジスタは、現状ではアナログ・デジタル混載集積回路に適さないと考えられる。
以上のことより、アナログ・デジタル混載集積回路の高性能化を図るため、高周波特性に優れ、低ノイズで、低ばらつきで、面積が小さい高性能なバイポーラトランジスタを、CMOSプロセスに少ない工程数の追加で、MOS特性を劣化させることなく実現するためには、Poly-Siエミッタ構造等を使用せずに、CMOSプロセスにイオン注入と熱処理工程の追加のみで、高性能なバイポーラトランジスタを実現することが重要となっている。
【００１３】
前記従来の半導体装置の製造方法では、CMOSプロセスにイオン注入と熱処理工程を追加して、ある程度高性能なバイポーラトランジスタを得ることができる。
しかしながら、前記従来の半導体装置の製造方法では、バイポーラトランジスタの高周波特性をさらに向上させるため、エミッタ拡散層を浅くしていくと、エミッタの周縁部において、厚さ方向の断面における曲率半径が小さくなり、ｐｎ接合の電界強度が高くなる。電界強度が高くなると降服電圧が低下するためリークが生じやすくなるという問題がある。特に、エミッタ表層とベース表層との境界では電界集中によって電界強度が高くなりやすい。
【００１４】
また、前記従来の半導体装置の製造方法では、エミッタ拡散層を浅くしていくと、エミッタ拡散層の横方向への拡がり量も少なくなるため、環状のポリシリコン層の下部にあるエミッタ拡散層が少なくなる。そして、エミッタコンタクトの近傍で電極材料がエミッタ拡散層とベース拡散層の接合に近づくため、エミッタ−ベース間のリーク電流がさらに増加するという問題もある。つまり、エミッタ電極が上記境界に近接して形成された場合には、さらにリークが生じやすくなる。
【００１５】
さらに、0.35μｍ以下の微細ルールのプロセスでは、拡散層の寄生抵抗を低減するため、エミッタ拡散層にシリサイド金属を形成することが一般的である。従来の半導体装置の製造方法においては、エミッタ部分にシリサイドを形成すると、シリサイドがエミッタとベース接合に近づくため、エミッタ−ベース間のリーク電流が増加してしまい、微細プロセスにおいて必須である拡散層へのシリサイド形成ができないという問題点を有する。
【００１６】
さらに、エミッタ−ベース間の電界強度が大きいと、その電界によって加速された電子（ホットキャリア）が、ベース上の絶縁膜に衝突して欠陥（トラップ準位等）を生じさせる場合がある。このような欠陥を再結合中心として再結合電流が増加し、コレクタ電流が低い状態（低コレクタ電流状態）において順バイアス時のｈＦＥが低下するという問題もある。また、逆バイアス時には、欠陥を介してキャリアが生成され易くなり、リーク電流が増加するという問題もある。さらに、欠陥にキャリアが捕獲されたり、キャリアが放出されたりすることで、ノイズの原因ともなる。
【００１７】
更に、従来例のバイポーラトランジスタでは、エミッタを集積回路の外部端子に接続する回路構成（例えば、エミッタフォロワ回路など）では、エミッタにサージ電圧が印加された場合、微細なエミッタ部分に電界が集中するため、静電破壊（ＥＳＤ）に弱いという問題点を有する。
以上に述べたように、エミッタ周縁部とベースとの間の電界強度が大きいと、リーク電流の増加や、欠陥の発生等、種々の問題が起こり得るのである。また、バイポーラトランジスタの高周波特性を向上させる妨げにもなる。
【００１８】
さらに、環状のポリシリコン層がフローティング状態にされていると、トランジスタの近傍に大振幅の信号電圧が流れる配線がある場合には、環状のポリシリコン層を通じて、外部の信号電圧が回り込みやすくなるため、トランジスタの出力端子にノイズ信号として現れやすくなるという問題もある。
前記に鑑み、本発明は、MOSプロセスへの導入が容易で、エミッタ−ベース間のリーク電流（電界強度）を低減し、ノイズやサージ電圧の影響を受けにくい高性能な半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明の請求項１に係る半導体装置は、
半導体基板内に形成されたコレクタ層と、前記半導体基板内において、前記コレクタ層上に形成されたベースと、そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜とを含み、
前記エミッタが、前記導電膜下の領域と隣接する領域を含む第１エミッタ領域と、前記第１エミッタ領域を除いた残余の領域であって、前記導電膜下に位置して少なくとも上面側表層において前記第１エミッタ領域と前記ベースとに挟まれ、その第１エミッタ領域よりも不純物濃度が低い第２エミッタ領域とを有することを特徴とする半導体装置。
【００２０】
また、本発明の請求項７に係る半導体装置の製造方法は、
半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、前記ベース導電型領域のうち前記導電膜下の領域と隣接する第１エミッタ用領域と、前記導電膜の少なくとも前記第１エミッタ用領域に隣接する部分とを除く全ての領域をレジスト膜で覆う被覆工程と、
前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第１不純物イオンを、前記第１エミッタ用領域とその第１エミッタ用領域に隣接するとともに前記導電膜の周縁部下に位置する第２エミッタ用領域とに注入する第１イオン注入工程と、前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第２不純物イオンを前記第１イオン注入工程の第１不純物イオン濃度よりも高濃度で、前記第１エミッタ用領域に注入する第２イオン注入工程と、
前記第１、第２イオン注入工程の後に、前記レジスト膜および絶縁膜がない状態で、前記エミッタ用領域上、または、前記ベース導電型領域のうちの前記第１、第２エミッタ用領域以外の部分であるベース用領域上に前記導電膜と電気的に接続された電極を形成する工程とを含むことを特徴とする。
【発明の効果】
【００２１】
（１）本発明に係る半導体装置によると、エミッタ領域となる不純物拡散領域は、エミッタ領域の周縁部分において、その表面近傍に低濃度のエミッタ拡散層があるため、エミッタ−ベース間接合に発生する電界が緩和され、エミッタ−ベース間の逆方向電圧印加時のリーク電流を低減できる。
また、エミッタ−ベース間接合に発生する電界を緩和することにより、逆方向電圧印加時にエミッタ−ベース間接合に発生する電界によって加速されたキャリアが表面の絶縁膜に欠陥（トラップ準位等）を生じさせることによって発生するｈＦＥ低下を抑制することができるため、エミッタ−ベース間の逆方向電圧範囲を拡大できる。
【００２２】
また、エミッタ拡散層の低濃度部分が占める割合は、高濃度のエミッタ拡散層に対して少ないため、エミッタガンメル数（不純物濃度×エミッタ厚さ）の低下によるｈＦＥ低下は問題ない。また、エミッタの周縁部に低濃度の第２エミッタ領域があるため、エミッタ−ベース間の接合容量が低減し、バイポーラトランジスタのｆｔが向上する。加えて、エミッタ拡散層の接合深さや、ベース領域の深さ方向の幅（ベース幅）も変化しないため、コレクタ−エミッタ間の耐圧も低下しない。
【００２３】
また、バイポーラトランジスタの高周波特性を向上するためエミッタ拡散層を浅くする場合でも、導電膜の下部には低濃度のエミッタ拡散層が存在するため、エミッタ電極がエミッタ−ベース接合に近接配置されることが抑制され、エミッタ−ベース間のリーク電流が低減する。
更に、エミッタ拡散層の寄生抵抗を低減するため、エミッタ拡散層にシリサイド金属を形成した場合でも、シリサイド金属とエミッタ−ベース接合の距離を十分に確保できるため、エミッタ−ベース間のリーク電流を低減できる。
【００２４】
更に、エミッタ拡散層の表面付近で、エミッタ−ベース間接合の電界が緩和しているため、エミッタにサージ電圧が印加された場合のＥＳＤ耐性を向上できる。
導電膜において、その電位が固定されていない場合（フローティング状態の場合）、トランジスタの近傍に、大振幅の信号電圧が流れる配線がある場合には、フローティングの導電膜を通じて、外部の信号電圧が回り込みやすくなるため、トランジスタの出力端子にノイズ信号として現れやすくなるが、導電膜を所定の配線（エミッタ電極、ベース電極等）に固定することにより、他の回路からの信号の回り込みを低減でき、アナログ回路の低ノイズ化を図ることができる。
【００２５】
なお、第１エミッタ領域と第２エミッタ領域とは、同じ不純物が含まれていてもよいし、異なる不純物が含まれていてもよい。また、導電膜の平面形状を、第１エミッタ領域を囲繞する環状の形状とすることができる。その他、コの字状、E字状等とすることもできる。
（２）本発明に係る半導体装置の製造方法によると、上記発明に係る半導体装置が得られる。また、本発明に係る製造方法では、エミッタおよびベースをイオン注入によって形成できるため、CMOSプロセスに組み込みやすいというメリットがある。
【００２６】
また、導電膜をマスクにして、注入角度や注入エネルギー（加速エネルギー）等のイオン注入の条件を変えて２回イオン注入することで、第１、第２エミッタ領域を精度よく形成することができる。また、２回のイオン注入工程でマスクを共用することでステップ数の増加を抑制できる。なお、意図的に不純物イオンが導電膜を貫通するようにイオン注入する場合がある。
【００２７】
（３）さらに、本発明の半導体装置を、前記エミッタの上面に接続されたエミッタ電極を含み、前記導電膜が前記エミッタ電極と電気的に接続されたものとすることができる。
バイポーラトランジスタでは、ベース領域がイオン注入と熱処理によって形成されるため、その表面濃度がベース領域のピーク濃度よりも低下する。特に、ＮＰＮトランジスタの場合、ベース領域には、ホウ素（Ｂｏｒｏｎ）を使用するため、表面の絶縁膜（SiO2など）にホウ素が吸い出されることにより、更に表面濃度が低下する。そのため、ベース領域の表面に空乏層が拡がりやすく、その空乏層内でベースと絶縁膜との界面準位等を介して再結合電流が生じて表面近傍でのベース電流成分が増加し、ｈＦＥ−コレクタ電流特性において、低コレクタ電流側でのｈＦＥが低下する。
【００２８】
本発明に係る半導体装置によると、導電膜とエミッタ電極とが接続されているため、導電膜はエミッタ領域と同電位になっている。そのため、導電膜の下部にあるベース領域の表面に空乏層が発生することが抑制され、表面近傍でのベース電流成分を低減することにより、ｈＦＥ−コレクタ電流特性における、低コレクタ電流側でのｈＦＥの低下を抑制できる（ｈＦＥのリニアリティを向上できる）。
【００２９】
（４）さらに、本発明の半導体装置を、前記ベースの上面に接続されたベース電極を含み、前記導電膜が前記ベース電極と電気的に接続されたものとすることができる。
導電膜をエミッタと同電位にした場合、導電膜とベースとの間に絶縁膜による容量成分が存在し、これはエミッタ−ベース間の寄生容量成分となる。導電膜とベース領域の間にある絶縁膜の膜厚が薄い場合では、この寄生容量成分の影響により、トランジスタの遮断周波数（以下、ｆｔと表す）の低下が生じやすくなる。
【００３０】
導電膜をベース電極に接続した場合には、導電膜とベースとの間の絶縁膜による寄生容量成分はトランジスタの高周波特性には影響しなくなるため、ｆｔを向上でき、特に高周波信号を扱うアナログ回路の特性を向上できる。
（５）さらに、本発明の半導体装置を、前記ベースが、少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域とを有し、
前記ベースコンタクト領域が、ベース電極と接続された第１ベースコンタクト領域と、 少なくとも上面側表層において前記第１ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第１ベースコンタクト領域よりも低くされた第２ベースコンタクト領域とを有するものとすることができる。
【００３１】
上記半導体装置によると、ベースコンタクト領域の周縁部の領域（第２ベースコンタクト領域）は、ベース本体領域の不純物濃度よりは濃度が高いため、ベース本体領域とベースコンタクト領域との抵抗成分の和となるベース抵抗を低減できるため、ベース抵抗に起因する抵抗熱雑音を低減できることとなり、低ノイズのバイポーラトランジスタを実現できる。
【００３２】
また、高濃度のベースコンタクト領域では、その周縁部の第２ベースコンタクト領域において、導電膜の下部に位置する側の不純物濃度が低くなっているが、ベース本体領域よりは高い不純物濃度となっている。そのため、ベース本体領域の不純物濃度よりは高い濃度の第２ベースコンタクト領域が存在するため、ベース本体領域の表面濃度の低下を抑止でき、ｈＦＥ−コレクタ電流特性における、低コレクタ電流側でのｈＦＥの低下を抑制できるため、ｈＦＥのリニアリティを向上できる。すなわち、ｈＦＥ―コレクタ電流特性において、ｈＦＥ変動が小さいコレクタ電流領域を拡大できる。
【００３３】
なお、第２ベースコンタクト領域は、最も高濃度の領域である第１ベースコンタクト領域よりは不純物濃度が低いため、この第２ベースコンタクト領域とエミッタとが近接することによるエミッタ−ベース間耐圧の低下は軽微である。
上記半導体装置において、第２ベースコンタクト領域を、ベースコンタクト領域から第１ベースコンタクト領域を除いた残余の領域とすることができる
（６）さらに、本発明の半導体装置を、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記エミッタと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、前記ソースおよびドレインの各々は、前記ゲート電極が形成された領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域と、を有しており、前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第１エミッタ領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第２エミッタ領域のものと等しくされたものとすることができる。
【００３４】
上記半導体装置では、バイポーラトランジスタのエミッタの高濃度領域（第１エミッタ領域）と低濃度領域（第２エミッタ領域）と、MOSトランジスタのドレイン・ソースの高濃度領域（本体領域）と低濃度領域とが、それぞれ不純物と不純物濃度が同じにされている。そのため、CMOSトランジスタの製造プロセスに少ない工程の追加をすることで、前記のエミッタ−ベース接合リークを低減した高性能なバイポーラトランジスタを形成し、搭載することができる。
【００３５】
更に、バイポーラトランジスタの導電膜および導電膜の下にある絶縁膜の形成工程と、CMOSトランジスタのゲート電極とゲート絶縁膜との形成工程とを共通化することができるため、前記の高性能なバイポーラトランジスタを、CMOSトランジスタの製造プロセスに非常に少ない工程の追加で形成することができ、低コスト化と同時に、CMOSトランジスタ特性の劣化を防ぐことが可能である。
【００３６】
（７）さらに、本発明の半導体装置を、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記ベースと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、前記ソースおよびドレインの各々は、前記ゲート電極下の領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域とを有しており、前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第１ベースコンタクト領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第２ベースコンタクト領域のものと等しくされたものとすることができる。
【００３７】
上記半導体装置では、バイポーラトランジスタのベースコンタクト領域の高濃度領域（第１ベースコンタクト領域）と低濃度領域（第２ベースコンタクト領域）と、MOSトランジスタのドレイン・ソースの高濃度領域（本体領域）と低濃度領域とが、それぞれ不純物と不純物濃度が同じにされている。そのため、前記のｈＦＥリニアリティがよく、ベース抵抗が低い高性能なバイポーラトランジスタを、CMOSトランジスタの製造プロセスに少ない工程の追加で形成できる。
【００３８】
更に、バイポーラトランジスタの導電膜および導電膜の下にある絶縁膜の形成工程と、CMOSトランジスタのゲート電極およびゲート絶縁膜の形成工程の一部とを共通化できるため、前記の高性能なバイポーラトランジスタをCMOSトランジスタに非常に少ない工程追加で搭載でき、低コスト化と同時に、CMOSトランジスタ特性の劣化を防ぐことが可能である。
【００３９】
（８）さらに、本発明の半導体装置の製造方法を、前記第１イオン注入工程が、第１不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第１注入角度で、前記第１エミッタ用領域と前記第２エミッタ用領域とに注入するものであり、
前記第２イオン注入工程が、第２不純物イオンを、前記第１注入角度よりも小さい第２注入角度で、前記第１エミッタ用領域に注入するものとすることができる。
【００４０】
上記製造方法によれば、導電膜をマスクにして、注入角度を変えて２回イオン注入することで、より容易に第１、第２エミッタ領域を精度よく形成することができる。
（９）さらに、本発明の半導体装置の製造方法を、前記レジスト膜を第１レジスト膜とし、その第１レジスト膜が存在しない状態で、前記ベース用領域のうち、前記導電膜によって前記エミッタ領域と隔てられた第１ベースコンタクト領域と、前記導電膜の少なくとも前記第１ベースコンタクト領域に隣接する部分とを除く全ての領域を第２レジスト膜で覆う工程と、
前記第２レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第３不純物イオンを、前記第１ベースコンタクト領域と、その第１ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第２ベースコンタクト領域とに注入する第３イオン注入工程と、
前記第２レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第４不純物イオンを、前記第１ベースコンタクト領域に前記第３イオン注入工程よりも高濃度で注入する第４イオン注入工程とを含むものとすることができる。
【００４１】
上記製造方法によれば、前記（５）項の半導体装置が得られる。また、導電膜をマスクにして、注入角度や注入エネルギー等のイオン注入の条件を変えて２回イオン注入することで、第１、第２ベースコンタクト領域を精度よく形成することができる。また、２回のイオン注入工程でマスクを共用することでステップ数の増加を抑制できる。
（１０）さらに、本発明の半導体装置の製造方法を、前記第３イオン注入工程が、前記第３不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第３注入角度で、前記第１ベースコンタクト領域と前記第２ベースコンタクト領域とに注入するものであり、
前記第４イオン注入工程が、前記第４不純物イオンを、前記第３注入角度よりも小さい注入角度で、前記第１ベースコンタクト領域に注入するものとすることができる。
【００４２】
上記製造方法では、注入角度を変えて２回イオン注入することで、より容易に第１、第２ベースコンタクト領域を精度よく形成することができる。
（１１）さらに、本発明の半導体装置の製造方法を、前記第１イオン注入工程が、前記第１、第２エミッタ用領域に前記第１不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と同じ導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第１不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、前記第２イオン注入工程が、前記第１エミッタ用領域に前記第２不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第２不純物イオンを注入するものとすることができる。
【００４３】
上記製造方法によれば、前記（６）項の半導体装置が得られる。また、エミッタの高濃度領域（第１エミッタ領域）とMOSトランジスタのドレイン・ソースの高濃度領域（本体領域）とを同時に形成するとともに、エミッタの低濃度領域（第２エミッタ領域）とドレイン・ソースの低濃度領域とを同時に形成することができ、製造プロセスのステップ数を減少させることができる。
【００４４】
（１２）さらに、本発明の半導体装置の製造方法を、前記第３イオン注入工程が、前記第１、第２ベースコンタクト領域に前記第３不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と逆の導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第３不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、前記第４イオン注入工程が、前記第１ベースコンタクト領域に前記第４不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第４不純物イオンを注入するものとすることができる。
【００４５】
上記製造方法によれば、前記（７）項の半導体装置が得られる。
また、ベースコンタクト領域の高濃度領域（第１ベースコンタクト領域）とMOSトランジスタのドレイン・ソースの高濃度領域（本体領域）とを同時に形成するとともに、ベースコンタクト領域の低濃度領域（第２ベースコンタクト領域）とドレイン・ソースの低濃度領域とを同時に形成することができ、製造プロセスのステップ数を減少させることができる。
【００４６】
（１３）さらに本発明の半導体装置では、半導体基板内に形成されたコレクタ層と、前記半導体基板内において、前記コレクタ層上に形成されたベースと、そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜とを含み、
前記ベースが、少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域とを有し、
前記ベースコンタクト領域が、ベース電極と接続された第１ベースコンタクト領域と、 少なくとも上面側表層において前記第１ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第１ベースコンタクト領域よりも低くされた第２ベースコンタクト領域とを有することを特徴とすることができる。
【００４７】
上記半導体装置によれば、前記（５）項の半導体装置において説明した第２ベースコンタクト領域による作用効果を奏することができる。なお、前記の第２エミッタ領域の有無、導電膜が配線に接続されているか否かを問わず、第２ベースコンタクト領域による作用効果が得られる。
上記半導体装置を、前記（７）項に記載のMOSトランジスタを含むものとすることができる。上記半導体装置において、第２ベースコンタクト領域を、前記第１ベースコンタクト領域を除いた残余の領域とすることができる。
【００４８】
（１４）さらに本発明の半導体装置の製造方法では、半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、前記ベース用領域のうち前記導電膜下の領域と隣接する領域であるエミッタ用領域にエミッタを形成する工程と、前記ベース用領域のうち、前記導電膜によって前記エミッタ用領域と隔てられた第１ベースコンタクト領域と、前記導電膜の少なくとも前記第１ベースコンタクト領域に隣接する部分とを除く全ての領域をレジスト膜で覆う工程と、
前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第１不純物イオンを、前記第１ベースコンタクト領域と、その第１ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第２ベースコンタクト領域とに注入する第１イオン注入工程と、前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第２不純物イオンを、前記第１ベースコンタクト領域に前記第１イオン注入工程よりも高濃度で注入する第２イオン注入工程とを含むことを特徴とすることができる。
【００４９】
上記製造方法によれば、前記（５）項において説明した第２ベースコンタクト領域による作用効果を奏する半導体装置を得ることができる。なお、第２エミッタ領域の有無、導電膜が配線に接続されているか否かを問わず、第２ベースコンタクト領域による作用効果が得られる。また、導電膜をマスクにして、注入角度や注入エネルギー等のイオン注入の条件を変えて２回イオン注入することで、第１、第２ベースコンタクト領域を精度よく形成することができる。また、２回のイオン注入工程でマスクを共用することでステップ数の増加を抑制できる。なお、意図的に不純物イオンが導電膜を貫通するようにイオン注入する場合がある。
【００５０】
なお、エミッタ用領域を、前記導電膜の周縁部下の領域（第２エミッタ領域に相当）と、その周縁部下の領域に隣接する領域（第１エミッタ領域に相当）とによって構成することができる。
上記製造方法を、前記第１、第２イオン注入工程の後に、前記レジスト膜および絶縁膜がない状態で、前記エミッタ用領域上、または、前記ベース導電型領域のうちの前記第１、第２エミッタ用領域以外の部分であるベース用領域上に前記導電膜と電気的に接続された電極を形成する工程を含むものとすることができる。また、上記製造方法において、前記第１イオン注入工程が、前記第１不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第１注入角度で、前記第１ベースコンタクト領域と前記第２ベースコンタクト領域とに注入するものであり、前記第２イオン注入工程が、前記第２不純物イオンを、前記第１注入角度よりも小さい第２注入角度で、前記第１ベースコンタクト領域に注入するものとすることができる。さらに、上記製造方法を、前記（１２）項に記載のMOSトランジスタのソース、ドレインを形成するものとすることができる。
【００５１】
なお、上記製造方法における第１不純物イオン、第１イオン注入工程、第１注入角度は、それぞれ、前記（１）〜（１２）項および実施形態における第３不純物イオン、第３イオン注入工程、第３注入角度に相当する。また、上記製造方法における第２不純物イオン、第２イオン注入工程、第２注入角度は、それぞれ、前記（１）〜（１２）項および実施形態における第４不純物イオン、第４イオン注入工程、第４注入角度に相当する。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に係る半導体装置のエミッタ１１１周辺の拡大図である。
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】第１の実施形態の変形例１に係る半導体装置の一部を示す断面図である。
【図９】上記変形例１に係る半導体装置の製造工程を示す断面図である。
【図１０】上記変形例１に係る半導体装置の製造工程を示す断面図である。
【図１１】第１の実施形態の変形例２に係る半導体装置を示す断面図である。
【図１２】上記変形例２に係る半導体装置の製造工程を示す断面図である。
【図１３】第１の実施形態の変形例３に係る半導体装置を示す断面図である。
【図１４】第２の実施形態に係る半導体装置を示す断面図である。
【図１５】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１６】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１７】第３の実施形態に係る半導体装置を示す断面図である。
【図１８】第４の実施形態に係る半導体装置を示す断面図である。
【図１９】第５の実施形態に係る半導体装置を示す断面図である。
【図２０】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００５３】
［第１の実施形態］
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。図２から図６は、図１の第１の実施形態に係る半導体装置の製造工程を示す断面図である。なお、第１の実施形態を実施形態１と記載する場合がある。
【００５４】
図１から図６では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ、及びその製造工程の断面図を示す。
図１に示すように、シリコン基板からなるｐ型半導体基板１０１内には、バイポーラトランジスタを他の素子から分離するための素子分離領域として、ディープトレンチ（ＤＴＩ）１０２と、シャロートレンチ（ＳＴＩ）１０４が形成されている。ディープトレンチ（ＤＴＩ）１０２の下部には、ｐ型半導体基板１０１がｎ型に反転することを防止するためのｐ型チャネルストッパ層１０３が形成されている。
【００５５】
（コレクタ領域、ベース領域）
図１において、ディープトレンチ１０２と、シャロートレンチ１０４とによって囲まれた領域内には、ｎ型の不純物がドープされた第１のコレクタ領域１０５、第２のコレクタ領域１０６が形成されている。また、コレクタ電極と接続される部分には、高濃度のｎ型不純物がドープされたコレクタ引出し領域１０７がシャロートレンチ１０４を貫通して形成されている。そのコレクタ引出し領域１０７上には、コレクタコンタクト領域となるコレクタコンタクト層１１３が形成されている。そして、第２のコレクタ領域１０６上には、ベース領域となるｐ型のベース拡散層１０８が形成されている。そのｐ型のベース拡散層１０８の上面の一部は、半導体基板１０１の表面の一部を構成している。
【００５６】
（環状の多結晶Si膜等）
図２に、ｐ型ベース拡散層１０８の上側を拡大した図を示す。
ｐ型ベース拡散層１０８の上には、SiO2膜１０９（絶縁膜）、及びｎ型多結晶Si膜１１０（導電膜）が形成されている。ここで、SiO2膜１０９、及びｎ型多結晶Si膜１１０は、ｐ型ベース１０８の上部において、環状の形状を有している。図１の断面図では、環状の形状をなすSiO2膜１０９、及びｎ型多結晶Si膜１１０の２つの断面を表している。
【００５７】
（エミッタ）
ｐ型ベース拡散層１０８の表層側の中央には、環状のSiO2膜１０９、及びｎ型多結晶Si膜１１０によって囲まれたエミッタ１１１が形成されている（図２参照）。
詳細には、このエミッタ１１１は、外周側の周縁部がｎ型多結晶Si膜１１０下に位置している。そして、ｎ型多結晶Si膜１１０と重ならない中央部分には、高濃度のｎ型不純物が添加された第１エミッタ領域１１１ａが形成されている。なお、第１エミッタ領域１１１ａの外周部は、わずかにｎ型多結晶Si膜１１０下に、はみ出している（第１エミッタ領域１１１ａは、ｎ型多結晶Si膜１１０下の領域と隣接する領域を含んでいる）。エミッタ１１１の周縁部には、環状のSiO2膜１０９の下部であって、ｎ型多結晶Si膜１１０と重なる部分に、低濃度のｎ型不純物が添加された第２エミッタ領域１１１ｂが形成されている。
【００５８】
（ベースコンタクト）
ｐ型ベース拡散層１０８の外周部において、環状のSiO2膜１０９、及びｎ型多結晶Si膜１１０の外側の領域下には、ベースコンタクト領域となる高濃度のｐ型不純物が添加されたｐ型外部ベース拡散層１１４が形成されている。更に、図１で示す半導体装置の表面には、SiO2系の膜からなる表面絶縁膜１１５が形成される。そして、エミッタ領域、ベースコンタクト領域、コレクタコンタクト領域には、それぞれエミッタ電極１１６、ベース電極１１７、コレクタ電極１１８が形成されている。
【００５９】
さらに、環状の多結晶Si膜１１０は、エミッタ電極１１６とコンタクト部１１６ｂ（コンタクトプラグ）によって接続されている。
＜製造方法＞
次に、図１、図２によって説明したバイポーラトランジスタの製造方法を、図１から図６の製造工程を示す断面図によって、以下に説明する。
【００６０】
（ディープトレンチ）
図３に示すように、ｐ型半導体基板１０１内には、バイポーラトランジスタを他の素子から分離するための素子分離領域として、ディープトレンチ（ＤＴＩ）１０２と、シャロートレンチ（ＳＴＩ）１０４、及びｐ型チャネルストッパ層１０３を形成する。これらの形成方法は、半導体デバイスの素子分離として公知になっている方法と同等の方法である。
【００６１】
ディープトレンチ（ＤＴＩ）１０２の幅は0.4μｍから1.0μｍであり、トレンチの深さは、2μｍから5μｍであり、コレクタとなる第１のｎ型コレクタ不純物領域１０５が形成される領域よりも十分に深い部分までエッチングによって形成する。
トレンチエッチングを行った後、トレンチの底部のみに、Ｂ（ホウ素）をイオン注入して、ｐ型チャネルストッパ層１０３を形成する。ｐ型チャネルストッパ層１０３は、トレンチの底部で、ｐ型半導体基板１０１がｎ反転して、隣接するバイポーラトランジスタのコレクタ不純物領域が接続すること防止する。その後、ディープトレンチの表面には、熱酸化により、SiO2膜を100nmから200nmの厚さで形成する。ディープトレンチの内部は、化学的気相成長法（以下、CVD法と表現する。CVDは、Chemical Vapor Depositionの略）によって形成したポリシリコン膜やSiO2膜によって埋め込む。
【００６２】
（シャロートレンチ）
ディープトレンチ（ＤＴＩ）１０２を形成後、ディープトレンチの周囲とｐ型ベース領域１０８とコレクタ引出し領域１０７を形成する部分以外に、シャロートレンチ（ＳＴＩ）１０４を形成する。シャロートレンチ（ＳＴＩ）１０４のトレンチ幅は、ディープトレンチ（ＤＴＩ）１０２の周囲において、ディープトレンチの幅より、0.1μｍから1.0μｍ大きいサイズとし、ｐ型ベース領域１０８とコレクタ引出し領域１０７を形成する部分の間において、0.4μｍから2.0μｍである。また、シャロートレンチ（ＳＴＩ）１０４のトレンチ深さは、0.2μｍから0.5μｍであり、エッチングによって形成する。
【００６３】
シャロートレンチエッチングを行った後、シャロートレンチの表面には、熱酸化により、SiO2膜を5nmから50nm形成し、この後、シャロートレンチ内をCVD法によって形成したSiO2膜で埋め込む。シャロートレンチ内へのSiO2膜の埋込みは、通常に使用される化学的機械的研磨法（以下、CMP法と表現する。CMPは、Chemical Mechanical Polishingの略）を使用する。
【００６４】
（コレクタ領域）
その後、イオン注入と熱処理によって、ディープトレンチ（ＤＴＩ）１０２と、シャロートレンチ（ＳＴＩ）１０４とで囲まれた領域に、コレクタ領域の一部となる第１のコレクタ領域１０５および第２のコレクタ領域１０６を形成する。また、コレクタ電極と接続される部分に高濃度のコレクタ引出し領域１０７を形成する。
【００６５】
このとき、第１のｎ型コレクタ不純物領域（以下、第１のコレクタ領域）１０５は、Ｐ（リン）のイオン注入を、加速エネルギーが800keVから1500keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から１×１０14個／ｃｍ2の範囲に設定する。また、第２のｎ型コレクタ不純物領域（以下、第２のコレクタ領域）１０６は、Ｐ（リン）のイオン注入を、加速エネルギーが100keVから800keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から１×１０13個／ｃｍ2の範囲に設定している。また、コレクタ引出し領域１０７は、Ｐ（リン）のイオン注入を、加速エネルギー30keVから100keVの範囲に設定し、ドーズ量を、１×１０14個／ｃｍ2から１×１０16個／ｃｍ2の範囲に設定している。
【００６６】
（ベース領域）
第２のコレクタ領域１０６上には、ベース領域となるｐ型ベース拡散層１０８を形成する。このとき、また、ｐ型ベース拡散層１０８は、B（ホウ素）のイオン注入を、加速エネルギーが20keVから100keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から１×１０14個／ｃｍ2の範囲に設定している。
【００６７】
本実施形態において、エミッタ１１１および外部ベース拡散層１１４が形成されていない当初のベース拡散層１０８によって、ベース導電型領域が構成されている。その当初のベース拡散層１０８（ベース導電型領域）は、コレクタ領域１０６と半導体基板１０１の表面との間の領域に形成されている。また、当初のベース拡散層１０８は半導体基板１０１の表面にまで達している。
【００６８】
（多結晶Si膜等）
次に図４に示すように、p型のベース拡散層１０８の上部に熱酸化によりSiO2膜１０９を10〜50nmの厚さで形成し、ｎ型多結晶Si膜を100nm〜400nmの膜厚でCVD法によって堆積後、公知の技術であるリソグラフィ法とエッチング法によってパターニングを行い、環状の形状を有するｎ型多結晶Si膜１１０を形成する。
【００６９】
（低濃度のエミッタ拡散層）
次に図５に示すように、リソグラフィ法によりレジスト膜１１９を、環状のｎ型多結晶Si膜１１０の内側と、環状のｎ型多結晶Si膜１１０の約１／２の領域に開口部を有するように形成する。その後、第１イオン注入角度で低濃度のＰ（リン）のイオン注入１２０を行い、環状のｎ型多結晶Si膜１１０の内側に位置する領域と、環状のｎ型多結晶Si膜１１０の内周側の周縁部下の領域に、低濃度エミッタ拡散層１１２ｂを形成する（第１イオン注入工程）。
【００７０】
ここで、低濃度のPのイオン注入１２０は、加速エネルギーが0.1keVから50keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から９×１０14個／ｃｍ2の範囲に設定し、第１イオン注入角度（第１注入角度）を７度から４５度の間に設定することで、環状のｎ型多結晶Si膜１１０の内周側の周縁部下にも、低濃度エミッタ拡散層１１２ｂを形成している。
【００７１】
（高濃度エミッタ拡散層）
次に図６に示すように、リソグラフィ法によりレジスト膜１２１を、環状のｎ型多結晶Si膜１１０の内側と、環状のｎ型多結晶Si膜１１０の約１／２の領域と、コレクタ引出し領域１０７の上部に開口部を有するように形成する。その後、第２イオン注入角度（第２注入角度）で高濃度のAs（砒素）のイオン注入１２２を行い、環状のｎ型多結晶Si膜１１０の内側に位置する領域に、高濃度エミッタ拡散層１１２ａを形成する。また、コレクタ引出し領域１０７の表面に、ｎ型コレクタ拡散層１１３を形成する（第２イオン注入工程）。
【００７２】
ここで、高濃度のAsのイオン注入１２２は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、１×１０15個／ｃｍ2から５×１０16個／ｃｍ2の範囲に設定し、第２イオン注入角度を０度から１０度の間に設定している。これらの設定により、レジスト膜１１９を除去した後の熱処理を経た後でも、環状のｎ型多結晶Si膜１１０の下部には、高濃度エミッタ拡散層１１２ａが拡がらないように形成することができる。そして、高濃度エミッタ拡散層１１２ａの周囲に、低濃度エミッタ拡散層１１２ｂが残る。なお、本実施形態において、第１イオン注入角度が、第２イオン注入角度よりも大きく設定されている。
【００７３】
上記高濃度エミッタ拡散層１１２ａが形成された領域が、「第１エミッタ領域１１１ａ」（第１エミッタ用領域）とされ、上記低濃度エミッタ拡散層１１２ｂのうち、高濃度エミッタ拡散層１１２ａが形成されていない領域が、「第２エミッタ領域１１１ｂ」（第２エミッタ用領域）とされる。なお、熱処理によって、第１、第２エミッタ領域１１１ａの外形が、それぞれ高濃度、低濃度エミッタ拡散層１１２ａ、１１２ｂの外形よりも広がる場合がある。
【００７４】
（ベースコンタクト）
次に図７に示すように、リソグラフィ法によりレジスト膜１２３を、環状のｎ型多結晶Si膜１１０の外側と、環状のｎ型多結晶Si膜１１０の外周側の約１／２の領域に開口部を有するように形成した後、高濃度のB（ホウ素）のイオン注入１２４を行い、環状のｎ型多結晶Si膜１１０の外側に位置する領域に、ベースコンタクト領域となるｐ型外部ベース拡散層１１４を形成する。ここで、高濃度のBのイオン注入１２４は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、１×１０15個／ｃｍ2から５×１０16個／ｃｍ2の範囲に設定し、イオン注入角度を０度から１０度の間に設定する。
【００７５】
本実施形態において、エミッタ１１１が形成された後で、外部ベース拡散層１１４が形成されていない状態のベース拡散層１０８によって、ベース用領域が構成されている。また、当初のｐ型ベース拡散層１０８からエミッタ１１１および外部ベース拡散層１１４を除いた部分によってベース本体領域が構成されている。さらに、ベース本体領域と外部ベース拡散層１１４とによって「ベース」が形成されている。
【００７６】
（熱処理）
上記ホウ素のイオン注入１２４が行われた後、熱処理が行われる。なお、イオン注入１２２後の熱処理は、一般的にイオン注入によってエミッタ等を形成する条件と同じにすることができる。この熱処理により、半導体基板１０１（シリコン基板）の結晶性を回復させるとともに、半導体基板１０１に打ち込まれた不純物を活性化させる。
【００７７】
本実施形態において、イオン注入１２０〜１２４に対して１回の熱処理を行うことにより、製造プロセスのステップ数を減少させている。なお、イオン注入１２０、１２２に対する熱処理と、イオン注入１２４に対する熱処理とを別に行ってもよい。
（絶縁膜、電極）
その後、図１に示すように、シャロートレンチ（ＳＴＩ）１０４、環状のｎ型多結晶Si膜１１０、高濃度エミッタ拡散層１１２ａ、ｎ型コレクタ拡散層１１３、ｐ型外部ベース拡散層１１４を覆うように、CVD法によって表面絶縁膜を堆積し、エミッタ１１１、ベースコンタクト領域（外部ベース拡散層１１４）、コレクタコンタクト領域１１３、環状のｎ型多結晶Si膜１１０の上部にコンタクトホールを形成し、多結晶Si膜１１０と接続されたエミッタ電極１１６、ベース電極１１７、コレクタ電極１１８を形成する。
【００７８】
＜作用効果その他＞
（１）本実施形態に係る半導体装置及びその製造方法によると、エミッタ領域となる不純物拡散領域は、エミッタ領域の周辺部分において、その表面近傍に低濃度のエミッタ拡散層があるため、エミッタ−ベース間接合に発生する電界が緩和され、エミッタ−ベース間の逆方向電圧印加時のリーク電流を低減できる。また、エミッタ−ベース間の逆方向電圧印加時のｈＦＥ低下を抑制することができるため、エミッタ−ベース間の逆方向電圧範囲を拡大できる。
【００７９】
（２）エミッタ拡散層の低濃度部分が占める割合は、高濃度のエミッタ拡散層に対して少ないため、エミッタガンメル数（不純物濃度×エミッタ拡散層の厚さ）の低下によるｈＦＥ低下は問題ない。さらに、エミッタ拡散層の周辺部分に低接合濃度の領域があるため、エミッタ−ベース間の接合容量も低減し、バイポーラトランジスタのｆｔが向上する。加えて、エミッタ拡散層の接合深さや、ベース領域の深さ方向の幅（ベース幅）も変化しないため、コレクタ−エミッタ間の耐圧も低下しない。
【００８０】
（３）導電性の環状のｎ型多結晶Si膜１１０において、その電位が固定されていない場合（フローティング状態の場合）、トランジスタの近傍に、大振幅の信号電圧が流れる配線がある場合には、フローティングの環状のｎ型多結晶Si膜１１０を通じて、外部の信号電圧が回り込みやすくなるため、トランジスタの出力端子にノイズ信号として現れやすくなるが、導電性の環状のｎ型多結晶Si膜１１０をエミッタ電位に固定することにより、他の回路からの信号の回り込みを低減でき、アナログ回路の低ノイズ化を図ることができる。
【００８１】
（４）本実施形態に係る半導体装置及びその製造方法によると、導電性の環状のｎ型多結晶Si膜１１０とエミッタ電極とコンタクト部１１６ｂによって接続されているため、環状のｎ型多結晶Si膜１１０はエミッタ領域と同電位になっている。そのため、環状のｎ型多結晶Si膜１１０の下部にあるｐ型ベース拡散層の表面に空乏層が発生することが抑制され、ベース拡散層の表面近傍でのベース電流成分が低減することにより、ｈＦＥ−コレクタ電流特性における、低コレクタ電流側でのｈＦＥの低下を抑制できる。
【００８２】
（５）バイポーラトランジスタの高周波特性を向上するためエミッタを浅くする場合でも、多結晶Si膜１１０の下部には低濃度の第２エミッタ領域が存在するため、エミッタ電極がエミッタ−ベース接合に近接配置されることが抑制され、エミッタ−ベース間のリーク電流が低減する。
（６）更に、エミッタ１１１の表面付近で、エミッタ−ベース間接合の電界が緩和しているため、エミッタにサージ電圧が印加された場合のＥＳＤ耐性を向上できる。
【００８３】
（７）なお、第２エミッタ領域１１１ｂを形成しない場合でも、第１エミッタ領域１１１ａの周囲には拡散等によって若干の低濃度の部分が存在し得る。しかし、第２エミッタ領域１１１ｂを形成した場合は、不純物濃度の変化に段差やピークが生じる等の違いがある。
［変形例１］
次に、上記第１の実施形態に係る半導体装置及びその製造方法の変形例について、図面を参照しながら説明する。図８は、本発明の第２の実施形態に係る半導体装置を示す断面図である。図９、図１０は、図８の第２の実施形態に係る半導体装置の製造工程を示す断面図である。なお、前記図１から図７によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
【００８４】
図８から図１０では、本変形例の半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ、及びその製造工程の断面図を示す。
図８において、環状のSiO2膜１０９上のｎ型多結晶Si膜１１０の側面部分に、絶縁膜からなるサイドウォール１２５が形成されていることが、図１と異なる。
そのサイドウォール１２５は、ｎ型多結晶Si膜１１０の内周側において、第１エミッタ領域１１１ａの周縁部上に位置している。また、ｎ型多結晶Si膜１１０の外周側において、ｐ型外部ベース拡散層１１４の内周側の周縁部上に位置している。
【００８５】
＜製造方法＞
図８に示したバイポーラトランジスタの製造方法は、サイドウォール１２５を形成する前までは、図１から図５によって説明した製造方法と共通である。それゆえ、図５以降の製造方法について、図９、図１０の製造工程を示す断面図によって、以下に説明する。
（サイドウォール形成）
図５において、低濃度エミッタ拡散層１１２ｂを形成した後、シャロートレンチ（ＳＴＩ）１０４、SiO2膜１０９、環状のｎ型多結晶Si膜１１０、低濃度エミッタ拡散層１１２ｂ、コレクタ引出し領域１０７を覆うように、CVD法によって表面絶縁膜を30nmから200nm堆積し、公知の技術であるエッチバック法を用いることにより、図９で示すように、環状のｎ型多結晶Si膜１１０の側壁部分にサイドウォール１２５を形成する。このとき、SiO2膜１０９も環状のｎ型多結晶Si膜１１０とサイドウォール１２５の下部以外の部分はエッチングにより除去される。
【００８６】
（高濃度エミッタ拡散層等形成）
その後、図８で示すように、リソグラフィ法によりレジスト膜１２１を、環状のｎ型多結晶Si膜１１０とサイドウォール１２５の内側と、環状のｎ型多結晶Si膜１１０の約１／２の領域と、コレクタ引出し領域１０７の上部に開口部を有するように形成する。その後、高濃度のAs（砒素）のイオン注入１２２を行い、環状のｎ型多結晶Si膜１１０の内側に位置する領域と、サイドウォール１２５の下部に、高濃度エミッタ拡散層１１２ａを形成し、コレクタ引出し領域１０７の表面に、ｎ型コレクタ拡散層１１３を形成する。
【００８７】
ここで、高濃度のAsのイオン注入１２２は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、５×１０14個／ｃｍ2から１×１０16個／ｃｍ2の範囲に設定し、イオン注入角度を０度から１０度の間に設定する。その設定により、レジスト膜１１９を除去後の熱処理を経た後でも、環状のｎ型多結晶Si膜１１０の下部には、高濃度エミッタ拡散層１１２ａが拡がらないように形成でき、高濃度エミッタ拡散層１１２ａの周囲に、低濃度エミッタ拡散層１１２ｂが残る。
【００８８】
（ベースコンタクト形成）
次に図１０に示すように、リソグラフィ法によりレジスト膜１２３を、環状のｎ型多結晶Si膜１１０とサイドウォール１２５の外側と、環状のｎ型多結晶Si膜１１０の約１／２の領域に開口部を有するように形成した後、高濃度のB（ホウ素）のイオン注入１２４を行い、環状のｎ型多結晶Si膜１１０の外側に位置する領域に、ベースコンタクト領域となるｐ型外部ベース拡散層１１４を形成する。ここで、高濃度のBのイオン注入１２４は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、１×１０15個／ｃｍ2から５×１０16個／ｃｍ2の範囲に設定し、イオン注入角度を０度から１０度の間に設定する。
【００８９】
その後、実施形態１と同様に、表面絶縁膜１１５、コンタクト部１１６ｂ、エミッタ電極１１６、ベース電極１１７、コレクタ電極１１８を形成する。
（作用効果）
本変形例の半導体装置及びその製造方法によると、エミッタ１１１は、環状のｎ型多結晶Si膜１１０の形成後に、低濃度エミッタ拡散層１１２ｂを形成し、サイドウォール１２５を形成した後に、高濃度エミッタ拡散層１１２ａを形成している。そのため、それら２つのエミッタ拡散層１１２ａ，ｂを形成する際のイオン注入工程にばらつきが発生した場合でも、エミッタ１１１の周縁部において、その表面近傍に第２エミッタ領域１１ｂ（低濃度エミッタ拡散層１１２ｂのうち高濃度エミッタ拡散層１１２ａが形成されなかった部分）が精度よく形成される。そのため、第１の実施形態で説明した効果が十分に得られ、またトランジスタ特性のばらつきを低減できる。
【００９０】
［変形例２］
次に、上記第１の実施形態の変形例について、図面を参照しながら説明する。図１１は、本変形例２の半導体装置を示す断面図である。図１２は、図１１の半導体装置の製造工程を示す断面図である。なお、前記図１から図１０によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
【００９１】
図１１、図１２では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ、及びその製造工程の断面図を示す。
図１１において、環状のｎ型多結晶Si膜１１０、高濃度エミッタ拡散層１１２ａ、ｐ型外部ベース拡散層１１４、ｎ型コレクタ拡散層１１３の表面部分には、金属薄膜１２６（以下、シリサイド金属とも記載する）が形成されていることが、図８と異なる。
【００９２】
更に、図１１に示す半導体装置の表面には、SiO2系の膜からなる表面絶縁膜１１５が形成され、エミッタ領域、ベースコンタクト領域、コレクタコンタクト領域には、金属薄膜上に、エミッタ電極１１６、ベース電極１１７、コレクタ電極１１８が形成されている。さらに、環状の多結晶Si膜１１０の金属薄膜１２６上には、エミッタ電極１１６と接続されたコンタクト部１１６ｂが形成されている。
【００９３】
＜製造方法＞
図１１によって説明したバイポーラトランジスタの製造方法は、金属薄膜１２６を形成する前までは、第２の実施形態において、図９、図１０によって説明した製造方法と共通である。それゆえ、図１０で説明した製造法から後の製造方法について、図１２の製造工程を示す断面図によって、以下に説明する。
【００９４】
（金属薄膜の形成その他）
次に図９に示すように、ベースコンタクト領域となるｐ型外部ベース拡散層１１４を形成した後、レジスト膜１２３を除去してから、シャロートレンチ（ＳＴＩ）１０４、環状のｎ型多結晶Si膜１１０、サイドウォール１２５、高濃度エミッタ拡散層１１２ａ、ｎ型コレクタ拡散層１１３、ｐ型外部ベース拡散層１１４を覆うようにTiやCoからなる高融点金属薄膜を全面に堆積した後、公知の技術である熱処理とウエットエッチを行い、図１１に示すように、環状のｎ型多結晶Si膜１１０、高濃度エミッタ拡散層１１２ａ、ｎ型コレクタ拡散層１１３、ｐ型外部ベース拡散層１１４の表面にTiやCoとSiの合金からなる金属薄膜１２６を形成する。
【００９５】
その後、実施形態１と同様に、表面絶縁膜１１５、コンタクト部１１６ｂ、エミッタ電極１１６、ベース電極１１７、コレクタ電極１１８を形成する。
（作用効果）
本変形例の製造方法によると、エミッタ拡散層の寄生抵抗を低減するためにエミッタ拡散層に金属薄膜１２６（シリサイド金属）を形成した場合でも、シリサイド金属とエミッタ−ベース接合の距離が十分確保でき、エミッタ−ベース間のリーク電流を低減できる半導体装置が得られる。また、エミッタにサージ電圧が印加された場合のＥＳＤ耐性を向上できる。
【００９６】
［変形例３］
次に、本変形例の半導体装置について、図面を参照しながら説明する。図１３は、本変形例の半導体装置を示す断面図である。なお、前記図１から図１２によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
図１３では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタの断面図を示す。
【００９７】
図１３では、図１で説明した構造に対して、環状のｎ型多結晶Si膜１１０とエミッタ１１１上とに、エミッタとｎ型多結晶Si膜との共通コンタクト部１３５を形成している。この共通コンタクト部１３５は、ｎ型多結晶Si膜１１０とエミッタ１１１上とにまたがる開口幅の大きなコンタクトホールが形成され、そのコンタクトホール内に導電性膜が堆積させられることで形成できる。
【００９８】
＜作用効果その他＞
本発明に係る半導体装置及びその製造方法によると、前記実施形態および変形例で説明した効果に加えて、エミッタ１１１とエミッタ電極１１６とのコンタクトサイズ（接触面積）が大きくなるため、コンタクト部分に存在する寄生抵抗成分が小さくなる、という効果を有する。
【００９９】
エミッタ部分の寄生抵抗成分が大きくなると、アナログ回路のゲインが低下するため、寄生抵抗によるゲインの低下を補うため、回路電流を大きくすることが必要になる。本構成では、130nm以下の超微細ルールのプロセスにおいても、エミッタコンタクト部に存在する寄生抵抗を削減できるため、アナログ回路の低消費電流化に有効である。
なお、ｎ型多結晶Si膜１１０と外部ベース拡散層１１４とにまたがる共通コンタクト部を形成することもできる。
【０１００】
［第２の実施形態］
次に、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１４は、第２の実施形態に係る半導体装置を示す断面図である。図１５、図１６は、図１４の半導体装置の製造工程を示す断面図である。なお、前記図１から図１２によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
【０１０１】
図１４から図１６では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ、及びその製造工程の断面図を示す。
本実施形態において、外部ベース１２７（ベースコンタクト領域）は、高濃度の第１外部ベース領域１２７ａ（第１ベースコンタクト領域）と、低濃度の第２外部ベース領域１２７ｂ（第２ベースコンタクト領域）とを有している。第１外部ベース領域１２７ａは、ベース拡散層１０８（ベース本体領域）上の、環状のSiO2膜１０９及びｎ型多結晶Si膜１１０の外周側の領域に形成されている。また、第１外部ベース領域１２７ａの内周側の周縁部はサイドウォール１２６の直下に位置している。第２外部ベース領域１２７ｂは、第１外部ベース領域１２７ａの内周側に形成され、少なくとも第１外部ベース領域１２７ａの表層と、ベース拡散層１０８の表層とに挟まれている。この第２外部ベース領域１２７ｂによって、第１外部ベース領域１２７ａの上面側表層と、ベース拡散層１０８の上面側表層とが隔てられている。また、第２外部ベース領域１２７ｂは、環状のSiO2膜１０９、及びｎ型多結晶Si膜１１０、並びにサイドウォール１２５の直下の領域に形成されている。
【０１０２】
本実施形態において、外部ベース１２７は、第１、第２外部ベース領域１２７ａ，ｂによって構成されている。
＜製造方法＞
図１４によって説明したバイポーラトランジスタの製造方法は、低濃度外部ベース拡散層１２８ｂを形成する前までは、図１から図５によって説明した製造方法と共通である。それゆえ、図５以降の製造方法について、図１５、図１６の製造工程を示す断面図によって、以下に説明する。
【０１０３】
（低濃度外部ベース拡散層）
図５において、低濃度エミッタ拡散層１１２ｂを形成した後、図１５で示すように、リソグラフィ法によりレジスト膜１２９を、ｐ型ベース拡散層１０８の領域内で、環状のｎ型多結晶Si膜１１０の外側と、環状のｎ型多結晶Si膜１１０の約１／２の領域に開口部を有するように形成する。その後、第３イオン注入角度（第３注入角度）で低濃度のB（ホウ素）のイオン注入１３０を行い、環状のｎ型多結晶Si膜１１０の外側に位置する領域に、低濃度のｐ型外部ベース拡散層１２８ｂ（以下、低濃度外部ベース拡散層）を形成する（第３イオン注入工程）。
【０１０４】
ここで、低濃度のBのイオン注入１３０は、加速エネルギーを0.1keVから50keVの範囲に設定し、ドーズ量を、１×１０12個／ｃｍ2から９×１０14個／ｃｍ2の範囲に設定し、第３イオン注入角度を７度から４５度の間に設定することで、環状のｎ型多結晶Si膜１１０の下部にも、低濃度外部ベース拡散層１２８ｂを形成している。
（サイドウォール、高濃度エミッタ拡散層の形成）
次に、図１５において、レジスト１２９を除去後、シャロートレンチ（ＳＴＩ）１０４、SiO2膜１０９、環状のｎ型多結晶Si膜１１０、低濃度エミッタ拡散層１１２ｂ、コレクタ引出し領域１０７、低濃度外部ベース拡散層１２８ｂを覆うように、CVD法によって表面絶縁膜を30nmから200nm堆積し、公知の技術であるエッチバック法を用いることにより、図１５で示すように、環状のｎ型多結晶Si膜１１０の側壁部分にサイドウォール１２５を形成する。このとき、SiO2膜１０９も環状のｎ型多結晶Si膜１１０とサイドウォール１２５の下部以外の部分はエッチングにより除去される。
【０１０５】
その後、環状のSiO2膜１０９、ｎ型多結晶Si膜１１０、及びサイドウォール１２５によって囲まれた領域と、サイドウォール１２５の下部には、高濃度エミッタ拡散層１１２ａを形成（第２イオン注入工程）し、コレクタ引出し領域１０７の表面に、ｎ型コレクタ拡散層１１３を形成する。
（高濃度外部ベース拡散層）
図１６で示すように、リソグラフィ法によりレジスト膜１３１を、ベース拡散層１０８上の領域内で、環状のｎ型多結晶Si膜１１０の外側と、環状のｎ型多結晶Si膜１１０の外周側の約１／２の領域に開口部を有するように形成する。その後、第４イオン注入角度（第４注入角度）で高濃度のB（ホウ素）のイオン注入１３２を行い、環状のｎ型多結晶Si膜１１０の外側に位置する領域に、高濃度のｐ型外部ベース拡散層１２８ａ（以下、高濃度外部ベース拡散層）を形成する（第４イオン注入工程）。
【０１０６】
ここで、高濃度のBのイオン注入１３２は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、１×１０15個／ｃｍ2から５×１０16個／ｃｍ2の範囲に設定し、第４イオン注入角度を０度から１０度の間に設定される。その設定により、レジスト膜１３１を除去後の熱処理を経た後でも、環状のｎ型多結晶Si膜１１０の下部には、高濃度外部ベース拡散層１２８ａが拡がらないように形成することができ、高濃度外部ベース拡散層１２８ａの周囲に、低濃度外部ベース拡散層１２８ｂが残存する。なお、本実施形態において、第３イオン注入角度が、第４イオン注入角度よりも大きく設定されている。
【０１０７】
上記高濃度外部ベース拡散層１２８ａが存在する領域が、「第１外部ベース領域１２７ａ」とされ、上記低濃度外部ベース拡散層１２８ｂのうち、高濃度外部ベース拡散層１２８ａが存在しない領域が、「第２外部ベース領域１２７ｂ」とされる。
（熱処理）
上記ホウ素のイオン注入１３２が行われた後、熱処理が行われる。なお、イオン注入１２２後の熱処理は、一般的にイオン注入によって外部ベース等を形成する条件と同じにすることができる。この熱処理によって、半導体基板１０１（シリコン基板）の結晶性を回復させるとともに、半導体基板１０１に打ち込まれた不純物を活性化させる。
【０１０８】
本実施形態において、イオン注入１２０〜１３２に対して１回の熱処理を行うことにより、製造プロセスのステップ数を減少させている。なお、イオン注入１２０、１２２に対する熱処理と、イオン注入１３０、１３２に対する熱処理とを別に行ってもよい。
（金属薄膜、電極等の形成）
その後、図１４に示すように、レジスト膜１３１を除去してから、環状のｎ型多結晶Si膜１１０、第１エミッタ領域１１１ａ、第１外部ベース領域１２７ａ（高濃度外部ベース拡散層１２８ａ）等の表面にTiやCoとSiの合金からなる金属薄膜１２６を形成する。その後、実施形態１と同様に、表面絶縁膜１１５、コンタクト部１１６ｂ、エミッタ電極１１６、ベース電極１１７、コレクタ電極１１８を形成する。
【０１０９】
＜作用効果その他＞
（１）本実施形態の半導体装置では、高濃度の第１外部ベース領域１２７ａの内周側に低濃度の第２外部ベース領域１２７ｂが形成されている。これにより、第１外部ベース領域１２７ａ単体よりも、エミッタ１１１に接近した位置に第２外部ベース領域１２７ｂを形成できる。その第２外部ベース領域１２７ｂは、ベース拡散層１０８よりも不純物濃度が高くされているため、ベース拡散層１０８（ベース）と外部ベース領域１２７ａ，ｂの抵抗成分の和となるベース抵抗を低減できる。その結果、ベース抵抗に起因する抵抗熱雑音を低減できることとなり、低ノイズのバイポーラトランジスタを実現できる。
【０１１０】
（２）本実施形態の半導体装置では、第１外部ベース領域１２７ａの内周側に形成された第２外部ベース領域１２７ｂは、ベース拡散層１０８よりも不純物濃度が高くされている。そのため、第２外部ベース領域１２７ｂが形成されている部分において、ベースの表面濃度の低下を抑止でき、ｈＦＥ−コレクタ電流特性における、低コレクタ電流側でのｈＦＥの低下を抑制し、ｈＦＥのリニアリティを向上できる。
【０１１１】
（３）第２外部ベース領域１２７ｂは、第１外部ベース領域１２７ａよりも不純物濃度が低いため、第２外部ベース領域１２７ｂとエミッタ１１１の周縁部に形成された第２エミッタ領域１１１ｂとが近接することによるエミッタ−ベース間耐圧の低下は軽微である。
（４）本実施形態では、環状のｎ型多結晶Si膜１１０の側壁部にサイドウォール１２５を形成しているが、サイドウォール１２５がない場合でも、外部ベース領域に高濃度の第１外部ベース領域１２７ａと低濃度の第２外部ベース領域１２７ｂとを形成することで、同様の効果が得られることは自明である。
【０１１２】
（５）本実施形態では、第２エミッタ領域１１１ｂの有無、ｎ型多結晶Si膜１１０がエミッタ電極１１６と接続されているか否か等にかかわらず、上記作用効果を得ることができる。
［第３の実施形態］
次に、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。図１７は、本発明の第３の実施形態に係る半導体装置を示す断面図である。なお、前記図１から図１６によって説明した構成部分と同様の部分については、同一の符号を付す。
図１７では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタの断面図を示す。
【０１１３】
図１７では、図１４で説明した構造に対して、環状のｎ型多結晶Si膜１１０と第１外部ベース領域１２７ａとに、それぞれコンタクト部１３４、１３６を形成し、それらをベース電極１１７で接続している。
本実施形態の半導体装置及びその製造方法によると、導電性の環状のｎ型多結晶Si膜１１０と第１外部ベース領域１２７ａとがコンタクト部１３４、１３６で接続されているため、環状のｎ型多結晶Si膜１１０はp型ベース領域１０８と同電位になっている。そのため、環状のｎ型多結晶Si膜１１０とｐ型ベース領域１０８の間のSiO2膜１０９による寄生容量成分はトランジスタの高周波特性には影響しなくなる。その結果、トランジスタのｆｔを向上でき、特に高周波信号を扱うアナログ回路の特性を向上できる。
【０１１４】
また、導電性の環状のｎ型多結晶Si膜１１０において、その電位が固定されていない場合（フローティング状態の場合）、トランジスタの近傍に、大振幅の信号電圧が流れる配線がある場合には、フローティングの環状のｎ型多結晶Si膜１１０を通じて、外部の信号電圧が回り込みやすくなるため、トランジスタの出力端子にノイズ信号として現れやすくなるが、導電性の環状のｎ型多結晶Si膜１１０をベース電位に固定することにより、他の回路からの信号の回り込みを低減でき、アナログ回路の低ノイズ化を図ることができる。
【０１１５】
［第４の実施形態］
次に、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。図１８は、本発明の第４の実施形態に係る半導体装置を示す断面図である。なお、前記図１から図１７によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。なお、SiO2膜１０９、ｎ型多結晶Si膜１１０、サイドウォール１２５等については、符号の後に記号を付して、バイポーラトランジスタのものか（SiO2膜１０９ａ）、MOSトランジスタのものか（SiO2膜１０９ｂ）を区別する。
【０１１６】
図１８では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタ（以下、NPNトランジスタ）とNチャネル型MOSトランジスタとの断面図を示す。
図１８において、NPNトランジスタは、図１４で説明した構造と同じである。NチャネルMOSトランジスタ（以下、MOSトランジスタ）は、ｐ型ウエル不純物領域１３７上に積層されたゲート絶縁膜となるSiO2膜１０９ｂと、ゲート電極となるｎ型多結晶Si膜１１０ｂとを含んでいる。また、ゲート電極となるｎ型多結晶Si膜１１０ｂの側壁には、サイドウォール１２５ｂ形成されている。
【０１１７】
また、MOSトランジスタは、サイドウォール１２５ｂの形成前にイオン注入によって形成される低濃度の第１のｎ型ソース、ドレイン拡散層１３８と、サイドウォール１２５ｂの形成後に形成される、高濃度の第２のｎ型ソース、ドレイン拡散層１３９とを含む。
さらに、MOSトランジスタは、金属薄膜１２６ｂ、ゲート電極１４０、ソース電極１４１、及びドレイン電極１４２を含む。
【０１１８】
＜製造方法について＞
NPNトランジスタの製造方法は、既に説明済みであるため大部分の説明を省略する。 なお、環状のSiO2膜１０９ａは、MOSトランジスタのゲート絶縁膜（SiO2膜１０９ｂ）と同じ工程で同時に形成され、環状のｎ型多結晶Si膜１１０ａは、MOSトランジスタのゲート電極（ｎ型多結晶Si膜１１０ｂ）と同じ工程で同時に形成される。
【０１１９】
MOSトランジスタの製造方法について説明する。
（低濃度の第１のｎ型ソース、ドレイン拡散層）
低濃度の第１のｎ型ソース、ドレイン拡散層１３８（ソース、ドレインの「低濃度領域」）は、p型ウエル不純物領域１３７上に、ゲート絶縁膜（SiO2膜１０９ｂ）と、ゲート電極（n型多結晶Si膜１１０ｂ）とが形成された後に、第１イオン注入角度で低濃度のＰ（リン）のイオン注入１２０を行うことで形成される。このとき、低濃度の第１のｎ型ソース、ドレイン拡散層１３８とともに、低濃度エミッタ拡散層１１２ｂが同時に形成される（第１イオン注入工程）。
【０１２０】
なお、上記イオン注入は、NPNトランジスタが図５の状態のときに行われる。
（高濃度の第２のｎ型ソース、ドレイン拡散層）
高濃度の第２のｎ型ソース、ドレイン拡散層１３９（ソース、ドレインの「本体領域」）は、ゲート電極（n型多結晶Si膜１１０ｂ）の側壁にサイドウォール１２５ｂが形成された後に、第２イオン注入角度で高濃度のAs（砒素）のイオン注入１２２を行うことで形成される。このとき、第２のｎ型ソース、ドレイン拡散層１３９とともに、高濃度エミッタ拡散層１１２ａが同時に形成される（第２イオン注入工程）。
【０１２１】
なお、上記イオン注入は、NPNトランジスタが図９の状態のときに行われる。
ソース、ドレインの「低濃度領域」は、詳細には、それぞれ、第１のｎ型ソース、ドレイン拡散層１３８のうち、第２のｎ型ソース、ドレイン拡散層１３９が形成されなかった部分によって構成されている。「低濃度ソース用領域、低濃度ドレイン用領域」についても同様である。「ソース本体用領域、ドレイン本体用領域」は、それぞれ高濃度の第２のｎ型ソース、ドレイン拡散層１３９が形成された部分によって構成されている。
【０１２２】
＜作用効果その他＞
（１）アナログ・デジタル混載集積回路の高性能化のためには、CMOSトランジスタにバイポーラトランジスタを少ない工程追加で搭載することが必要となる。本実施形態の半導体装置では、不純物濃度が低い低濃度エミッタ拡散層１１２ｂと、第１のｎ型ソース、ドレイン拡散層１３８が同じ不純物濃度であり、同一の工程にて同時に形成される。また、不純物濃度が高い高濃度エミッタ拡散層１１２ａと、第２のｎ型ソース、ドレイン拡散層１３９が同じ不純物濃度であり、同一の工程にて同時に形成される。
【０１２３】
そのため、前記のエミッタ−ベース接合リークを低減し、ｈＦＥリニアリティがよく、ベース抵抗が低い高性能なバイポーラトランジスタを、NチャネルMOSトランジスタに少ない工程追加で搭載できる。
（２）更に、バイポーラトランジスタの環状のSiO2膜１０９ａの形成工程を、MOSトランジスタのゲート絶縁膜の形成工程とを共通化でき、バイポーラトランジスタの環状のn型多結晶Si膜１１０ａの形成工程を、MOSトランジスタのゲート電極の形成工程とを共通化でき、バイポーラトランジスタの環状のn型多結晶Si膜１１０ａの側壁部のサイドウォール１２５ａの形成工程と、MOSトランジスタのゲート電極の側壁部のサイドウォール１２５ｂの形成工程とを共通化できる。そのため、前記の高性能なバイポーラトランジスタを、MOSトランジスタの製造プロセスに非常に少ない工程の追加で形成することができ、低コスト化と同時に、MOSトランジスタ特性の劣化も防ぐことが可能である。
【０１２４】
（３）本実施形態では、第２外部ベース領域１２７ｂの有無、ｎ型多結晶Si膜１１０ａがエミッタ電極１１６と接続されているか否か等にかかわらず、上記作用効果を得ることができる。
［第５の実施形態］
次に、本発明の第５の実施形態に係る半導体装置について、図面を参照しながら説明する。図１９は、本発明の第５の実施形態に係る半導体装置を示す断面図である。なお、前記図１から図１８によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。また、SiO2膜１０９、サイドウォール１２５等については、符号の後に記号を付して、バイポーラトランジスタのものか（SiO2膜１０９ａ）、MOSトランジスタのものか（SiO2膜１０９ｂ）を区別する。
【０１２５】
図１９では、半導体装置に含まれる縦型ＮＰＮバイポーラトランジスタとPチャネル型MOSトランジスタの断面図を示す。
図１９において、NPNトランジスタは、図１４で説明した構造と同じである。PチャネルMOSトランジスタ（以下、MOSトランジスタ）は、ｎ型ウエル不純物領域１４３上に積層されたゲート絶縁膜となるSiO2膜１０９ｂと、ゲート電極となるｐ型多結晶Si膜１４４とを含んでいる。また、ゲート電極となるｐ型多結晶Si膜１４４の側壁には、サイドウォール１２５ｂが形成されている。
【０１２６】
また、MOSトランジスタは、サイドウォール１２５ｂの形成前にイオン注入によって形成される低濃度の第１のｐ型ソース、ドレイン拡散層１４５と、サイドウォール１２５ｂの形成後に形成される、高濃度の第２のｐ型ソース、ドレイン拡散層１４６とを含む。さらに、MOSトランジスタは、金属薄膜１２６ｂ、ゲート電極１４０、ソース電極１４１、及びドレイン電極１４２を含む。
【０１２７】
＜製造方法について＞
NPNトランジスタの製造方法は、既に説明済みであるため大部分の説明を省略する。 なお、環状のSiO2膜１０９ａは、MOSトランジスタのゲート絶縁膜（SiO2膜１０９ｂ）と同じ工程で同時に形成される。また、環状のｎ型多結晶Si膜１１０ａは、不純物ドーピングを除いて、MOSトランジスタのゲート電極（ｐ型多結晶Si膜１４４）と同じ工程で同時に形成される。
【０１２８】
MOSトランジスタの製造方法について説明する。
（低濃度の第１のｐ型ソース、ドレイン拡散層）
低濃度の第１のｐ型ソース、ドレイン拡散層１４５（ソース、ドレインの「低濃度領域」）は、ｎ型ウエル不純物領域１４３上に、ゲート絶縁膜（SiO2膜１０９ｂ）と、ゲート電極（ｐ型多結晶Si膜１４４）とが形成された後に、第３イオン注入角度で低濃度のB（ホウ素）のイオン注入１３０を行うことで形成される。このとき、低濃度の第１のｐ型ソース、ドレイン拡散層１４５とともに、低濃度外部ベース拡散層１２８ｂが同時に形成される（第３イオン注入工程）。
【０１２９】
なお、上記イオン注入は、NPNトランジスタが図１５の状態のときに行われる。
（高濃度の第２のｐ型ソース、ドレイン拡散層）
高濃度の第２のｐ型ソース、ドレイン拡散層１４６（ソース、ドレインの「本体領域」）は、ゲート電極（ｐ型多結晶Si膜１４４）の側壁にサイドウォール１２５ｂが形成された後に、第４イオン注入角度で高濃度のB（ホウ素）のイオン注入１３２を行うことで形成される。このとき、第２のｐ型ソース、ドレイン拡散層１４６とともに、高濃度外部ベース拡散層１２８ａが同時に形成される（第４イオン注入工程）。
【０１３０】
なお、上記イオン注入は、NPNトランジスタが図１６の状態のときに行われる。
本実施形態において、ソース、ドレインの「低濃度領域」は、詳細には、それぞれ、第１のｐ型ソース、ドレイン拡散層１４５のうち、第２のｐ型ソース、ドレイン拡散層１４６が形成されなかった部分によって構成されている。「低濃度ソース用領域、低濃度ドレイン用領域」についても同様である。「ソース本体用領域、ドレイン本体用領域」は、それぞれ高濃度の第２のｐ型ソース、ドレイン拡散層１４６が形成された部分によって構成されている。
【０１３１】
＜作用効果等＞
（１）アナログ・デジタル混載集積回路の高性能化のためには、CMOSトランジスタにバイポーラトランジスタを少ない工程追加で搭載することが必要となる。本実施形態の半導体装置の製造方法では、不純物濃度が低い低濃度外部ベース拡散層１２８ｂと、第１のｐ型ソース、ドレイン拡散層１４５が同じ不純物濃度であり、同一の工程にて同時に形成される。また、不純物濃度が高い高濃度外部ベース拡散層１２８ａと、第２のｐ型ソース、ドレイン拡散層１４６が同じ不純物濃度であり、同一の工程にて同時に形成される。
【０１３２】
そのため、前記のエミッタ−ベース接合リークを低減し、ｈＦＥリニアリティがよく、ベース抵抗が低い高性能なバイポーラトランジスタを、PチャネルMOSトランジスタと同一基板上に少ない工程追加で形成できる。
（２）更に、バイポーラトランジスタの環状のSiO2膜１０９形成工程を、PチャネルMOSトランジスタのゲート絶縁膜の形成工程と共通化できる。また、バイポーラトランジスタの環状のn型多結晶Si膜１１０の形成工程を、PチャネルMOSトランジスタのゲート電極となるｐ型多結晶Si膜１４４の形成工程と、不純物ドーピング以外の部分を共通化できる。また、バイポーラトランジスタの環状のn型多結晶Si膜１１０の側壁部のサイドウォール１２５ａの形成工程と、PチャネルMOSトランジスタのゲート電極の側壁部のサイドウォール１２５ｂの形成工程とを共通化できる。それらの形成工程の共通化によって、前記の高性能なバイポーラトランジスタをPチャネルMOSトランジスタの製造プロセスに非常に少ない工程の追加で形成することができ、低コスト化と同時に、PチャネルMOSトランジスタ特性の劣化も防ぐことが可能である。
【０１３３】
（３）本実施形態では、第２エミッタ領域１１１ｂの有無、ｎ型多結晶Si膜１１０ａがエミッタ電極１１６と接続されているか否か等にかかわらず、上記作用効果を得ることができる。
［その他］
（１）以上、本発明に係る第１から第５の実施形態とそれらの変形例を通して説明したが、本発明は上述の実施の形態に限定されるものではなく、本発明の思想の範囲内であるならば、適宜の応用例を含めて全て本発明に含まれる。
【０１３４】
（２）発明の趣旨を逸脱しない範囲で、前記５つの実施形態およびそれらの変形例における各構成要素を任意に組み合わせてもよい。
（３）本発明の実施形態の説明では、環状のｎ型多結晶Si膜の場合について説明しているが、環状のｎ型多結晶Si膜は絶縁膜であってもよく、例えば、45nmルールより微細プロセスで使用される高誘電率の絶縁膜（high−ｋ膜）と金属膜の積層膜であっても良い。
【０１３５】
（４）バイポーラトランジスタは、ディープトレンチとシャロートレンチによって分離領域を形成した構造について説明しているが、ＰＮ分離を使用したバイポーラトランジスタにも適用できる。
（５）コレクタ領域にはイオン注入によってコレクタ不純物領域を形成した構造について説明しているが、コレクタの埋込層とエピタキシャル膜によってコレクタ不純物領域を形成した構造にも適用できる。
【０１３６】
（６）本発明の実施形態では、NPNトランジスタについて説明しているが、PNPトランジスタにも適用できることは明らかである。
【産業上の利用可能性】
【０１３７】
本発明は、BiMOS回路あるいはBiCMOS回路に用いられるバイポーラトランジスタを含む半導体装置およびその製造方法に利用することができる。
【符号の説明】
【０１３８】
１ 半導体基板
３ 埋込領域
８ 内部ベース
９ 環状ポリシリコン
１０ 外部ベース
１２ エミッタ
１３ コレクタコンタクト
１６ 電極
１０１ p型半導体基板
１０５ 第１のｎ型コレクタ不純物領域
１０６ 第２のｎ型コレクタ不純物領域
１０８ ｐ型ベース拡散層
１０９ SiO2膜
１１０ ｎ型多結晶Si膜
１１１ａ 第１エミッタ領域
１１１ｂ 第２エミッタ領域
１１２ａ 高濃度エミッタ拡散層
１１２ｂ 低濃度エミッタ拡散層
１１４ ｐ型外部ベース拡散層
１１６ エミッタ電極
１１６ｂ コンタクト部
１１７ ベース電極
１２０ 低濃度のＰのイオン注入
１２２ 高濃度のＡｓのイオン注入
１２４ 高濃度のＢのイオン注入
１２５ サイドウォール
１２６ 金属薄膜
１２７ａ 第１外部ベース領域
１２７ｂ 第２外部ベース領域
１２８ａ 第１外部ベース拡散層
１２８ｂ 第２外部ベース拡散層
１３０ 低濃度のBのイオン注入
１３２ 高濃度のBのイオン注入
１３４ ｎ型多結晶Si膜上のコンタクト部
１３５ エミッタ拡散層とｎ型多結晶Si膜上の共通コンタクト部
１３８ 第１のｎ型ソース、ドレイン拡散層
１３９ 第２のｎ型ソース、ドレイン拡散層
１４０ ゲート電極
１４４ ｐ型多結晶Si膜
１４５ 第１のｐ型ソース、ドレイン拡散層
１４６ 第２のｐ型ソース、ドレイン拡散層
【特許請求の範囲】
【請求項１】
半導体基板内に形成されたコレクタ層と、
前記半導体基板内において、前記コレクタ層上に形成されたベースと、
そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、
前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜と
を含み、
前記エミッタが、
前記導電膜下の領域と隣接する領域を含む第１エミッタ領域と、
前記第１エミッタ領域を除いた残余の領域であって、前記導電膜下に位置して少なくとも上面側表層において前記第１エミッタ領域と前記ベースとに挟まれ、その第１エミッタ領域よりも不純物濃度が低い第２エミッタ領域と
を有することを特徴とする半導体装置。
【請求項２】
さらに、前記エミッタの上面に接続されたエミッタ電極を含み、
前記導電膜が前記エミッタ電極と電気的に接続された請求項１に記載の半導体装置。
【請求項３】
さらに、前記ベースの上面に接続されたベース電極を含み、
前記導電膜が前記ベース電極と電気的に接続された請求項１に記載の半導体装置。
【請求項４】
前記ベースが、
少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、
そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域と
を有し、
前記ベースコンタクト領域が、
ベース電極と接続された第１ベースコンタクト領域と、
少なくとも上面側表層において前記第１ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第１ベースコンタクト領域よりも低くされた第２ベースコンタクト領域とを有する請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
さらに、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記エミッタと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、
前記ソースおよびドレインの各々は、前記ゲート電極が形成された領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域と、を有しており、
前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第１エミッタ領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第２エミッタ領域のものと等しくされた請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
さらに、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記ベースと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、
前記ソースおよびドレインの各々は、前記ゲート電極下の領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域とを有しており、
前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第１ベースコンタクト領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第２ベースコンタクト領域のものと等しくされた請求項４に記載の半導体装置。
【請求項７】
半導体装置を製造する方法であって、
半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、
前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、
前記ベース導電型領域のうち前記導電膜下の領域と隣接する第１エミッタ用領域と、前記導電膜の少なくとも前記第１エミッタ用領域に隣接する部分とを除く全ての領域をレジスト膜で覆う被覆工程と、
前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第１不純物イオンを、前記第１エミッタ用領域とその第１エミッタ用領域に隣接するとともに前記導電膜の周縁部下に位置する第２エミッタ用領域とに注入する第１イオン注入工程と、
前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第２不純物イオンを、前記第１イオン注入工程の第１不純物イオン濃度よりも高濃度で、前記第１エミッタ用領域に注入する第２イオン注入工程と、
前記第１、第２イオン注入工程の後に、前記レジスト膜および絶縁膜がない状態で、前記第１エミッタ用領域上、または、前記ベース導電型領域のうちの前記第１、第２エミッタ用領域以外の部分であるベース用領域上に前記導電膜と電気的に接続された電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１イオン注入工程が、前記第１不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第１注入角度で、前記第１エミッタ用領域と前記第２エミッタ用領域とに注入するものであり、
前記第２イオン注入工程が、前記第２不純物イオンを、前記第１注入角度よりも小さい第２注入角度で、前記第１エミッタ用領域に注入するものである請求項７に記載の半導体装置の製造方法。
【請求項９】
前記電極を形成する工程が、
前記第１エミッタ用領域と前記ベース用領域との一方と、前記導電膜とにまたがるコンタクトホールを形成し、そのコンタクトホールに導電性膜を堆積させる工程と、
前記エミッタ用領域上または前記ベース用領域上と、前記導電膜上とに２つのコンタクトホールを形成し、それら２つのコンタクトホールに導電性膜を堆積させ、２つの導電性膜上にそれらを接続する導電性膜を堆積させる工程と
の一方を含む請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記レジスト膜を第１レジスト膜とし、その第１レジスト膜が存在しない状態で、前記ベース用領域のうち、前記導電膜によって前記エミッタ領域と隔てられた第１ベースコンタクト領域と、前記導電膜の少なくとも前記第１ベースコンタクト領域に隣接する部分とを除く全ての領域を第２レジスト膜で覆う工程と、
前記第２レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第３不純物イオンを、前記第１ベースコンタクト領域と、その第１ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第２ベースコンタクト領域とに注入する第３イオン注入工程と、
前記第２レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第４不純物イオンを、前記第１ベースコンタクト領域に前記第３イオン注入工程よりも高濃度で注入する第４イオン注入工程と
を含むことを特徴とする請求項７から９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第３イオン注入工程が、前記第３不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第３注入角度で、前記第１ベースコンタクト領域と前記第２ベースコンタクト領域とに注入するものであり、
前記第４イオン注入工程が、前記第４不純物イオンを、前記第３注入角度よりも小さい第４注入角度で、前記第１ベースコンタクト領域に注入するものである請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１イオン注入工程が、前記第１、第２エミッタ用領域に前記第１不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と同じ導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第１不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、
ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、
それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、
前記第２イオン注入工程が、前記第１エミッタ用領域に前記第２不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第２不純物イオンを注入するものである請求項７から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第３イオン注入工程が、前記第１、第２ベースコンタクト領域に前記第３不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と逆の導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第３不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、
ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、
それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、
前記第４イオン注入工程が、前記第１ベースコンタクト領域に前記第４不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第４不純物イオンを注入するものである請求項１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板内に形成されたコレクタ層と、
前記半導体基板内において、前記コレクタ層上に形成されたベースと、
そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、
前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜と
を含み、
前記ベースが、
少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、
そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域と
を有し、
前記ベースコンタクト領域が、
ベース電極と接続された第１ベースコンタクト領域と、
少なくとも上面側表層において前記第１ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第１ベースコンタクト領域よりも低くされた第２ベースコンタクト領域とを有することを特徴とする半導体装置。
【請求項１５】
半導体装置を製造する方法であって、
半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、
前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、
前記ベース用領域のうち前記導電膜下の領域と隣接する領域であるエミッタ用領域にエミッタを形成する工程と、
前記ベース用領域のうち、前記導電膜によって前記エミッタ領域と隔てられた第１ベースコンタクト領域と、前記導電膜の少なくとも前記第１ベースコンタクト領域に隣接する部分とを除く全ての領域をレジスト膜で覆う工程と、
前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第１不純物イオンを、前記第１ベースコンタクト領域と、その第１ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第２ベースコンタクト領域とに注入する第１イオン注入工程と、
前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第２不純物イオンを、前記第１ベースコンタクト領域に前記第１イオン注入工程よりも高濃度で注入する第２イオン注入工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板内に形成されたコレクタ層と、
前記半導体基板内において、前記コレクタ層上に形成されたベースと、
そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、
前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜と
を含み、
前記エミッタが、
前記導電膜下の領域と隣接する領域を含む第１エミッタ領域と、
前記第１エミッタ領域を除いた残余の領域であって、前記導電膜下に位置して少なくとも上面側表層において前記第１エミッタ領域と前記ベースとに挟まれ、その第１エミッタ領域よりも不純物濃度が低い第２エミッタ領域と
を有することを特徴とする半導体装置。
【請求項２】
さらに、前記エミッタの上面に接続されたエミッタ電極を含み、
前記導電膜が前記エミッタ電極と電気的に接続された請求項１に記載の半導体装置。
【請求項３】
さらに、前記ベースの上面に接続されたベース電極を含み、
前記導電膜が前記ベース電極と電気的に接続された請求項１に記載の半導体装置。
【請求項４】
前記ベースが、
少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、
そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域と
を有し、
前記ベースコンタクト領域が、
ベース電極と接続された第１ベースコンタクト領域と、
少なくとも上面側表層において前記第１ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第１ベースコンタクト領域よりも低くされた第２ベースコンタクト領域とを有する請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
さらに、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記エミッタと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、
前記ソースおよびドレインの各々は、前記ゲート電極が形成された領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域と、を有しており、
前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第１エミッタ領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第２エミッタ領域のものと等しくされた請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
さらに、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記ベースと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、
前記ソースおよびドレインの各々は、前記ゲート電極下の領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域とを有しており、
前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第１ベースコンタクト領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第２ベースコンタクト領域のものと等しくされた請求項４に記載の半導体装置。
【請求項７】
半導体装置を製造する方法であって、
半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、
前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、
前記ベース導電型領域のうち前記導電膜下の領域と隣接する第１エミッタ用領域と、前記導電膜の少なくとも前記第１エミッタ用領域に隣接する部分とを除く全ての領域をレジスト膜で覆う被覆工程と、
前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第１不純物イオンを、前記第１エミッタ用領域とその第１エミッタ用領域に隣接するとともに前記導電膜の周縁部下に位置する第２エミッタ用領域とに注入する第１イオン注入工程と、
前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第２不純物イオンを、前記第１イオン注入工程の第１不純物イオン濃度よりも高濃度で、前記第１エミッタ用領域に注入する第２イオン注入工程と、
前記第１、第２イオン注入工程の後に、前記レジスト膜および絶縁膜がない状態で、前記第１エミッタ用領域上、または、前記ベース導電型領域のうちの前記第１、第２エミッタ用領域以外の部分であるベース用領域上に前記導電膜と電気的に接続された電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１イオン注入工程が、前記第１不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第１注入角度で、前記第１エミッタ用領域と前記第２エミッタ用領域とに注入するものであり、
前記第２イオン注入工程が、前記第２不純物イオンを、前記第１注入角度よりも小さい第２注入角度で、前記第１エミッタ用領域に注入するものである請求項７に記載の半導体装置の製造方法。
【請求項９】
前記電極を形成する工程が、
前記第１エミッタ用領域と前記ベース用領域との一方と、前記導電膜とにまたがるコンタクトホールを形成し、そのコンタクトホールに導電性膜を堆積させる工程と、
前記エミッタ用領域上または前記ベース用領域上と、前記導電膜上とに２つのコンタクトホールを形成し、それら２つのコンタクトホールに導電性膜を堆積させ、２つの導電性膜上にそれらを接続する導電性膜を堆積させる工程と
の一方を含む請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記レジスト膜を第１レジスト膜とし、その第１レジスト膜が存在しない状態で、前記ベース用領域のうち、前記導電膜によって前記エミッタ領域と隔てられた第１ベースコンタクト領域と、前記導電膜の少なくとも前記第１ベースコンタクト領域に隣接する部分とを除く全ての領域を第２レジスト膜で覆う工程と、
前記第２レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第３不純物イオンを、前記第１ベースコンタクト領域と、その第１ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第２ベースコンタクト領域とに注入する第３イオン注入工程と、
前記第２レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第４不純物イオンを、前記第１ベースコンタクト領域に前記第３イオン注入工程よりも高濃度で注入する第４イオン注入工程と
を含むことを特徴とする請求項７から９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第３イオン注入工程が、前記第３不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第３注入角度で、前記第１ベースコンタクト領域と前記第２ベースコンタクト領域とに注入するものであり、
前記第４イオン注入工程が、前記第４不純物イオンを、前記第３注入角度よりも小さい第４注入角度で、前記第１ベースコンタクト領域に注入するものである請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１イオン注入工程が、前記第１、第２エミッタ用領域に前記第１不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と同じ導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第１不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、
ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、
それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、
前記第２イオン注入工程が、前記第１エミッタ用領域に前記第２不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第２不純物イオンを注入するものである請求項７から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第３イオン注入工程が、前記第１、第２ベースコンタクト領域に前記第３不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と逆の導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第３不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、
ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、
それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、
前記第４イオン注入工程が、前記第１ベースコンタクト領域に前記第４不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第４不純物イオンを注入するものである請求項１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板内に形成されたコレクタ層と、
前記半導体基板内において、前記コレクタ層上に形成されたベースと、
そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、
前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜と
を含み、
前記ベースが、
少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、
そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域と
を有し、
前記ベースコンタクト領域が、
ベース電極と接続された第１ベースコンタクト領域と、
少なくとも上面側表層において前記第１ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第１ベースコンタクト領域よりも低くされた第２ベースコンタクト領域とを有することを特徴とする半導体装置。
【請求項１５】
半導体装置を製造する方法であって、
半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、
前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、
前記ベース用領域のうち前記導電膜下の領域と隣接する領域であるエミッタ用領域にエミッタを形成する工程と、
前記ベース用領域のうち、前記導電膜によって前記エミッタ領域と隔てられた第１ベースコンタクト領域と、前記導電膜の少なくとも前記第１ベースコンタクト領域に隣接する部分とを除く全ての領域をレジスト膜で覆う工程と、
前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第１不純物イオンを、前記第１ベースコンタクト領域と、その第１ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第２ベースコンタクト領域とに注入する第１イオン注入工程と、
前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第２不純物イオンを、前記第１ベースコンタクト領域に前記第１イオン注入工程よりも高濃度で注入する第２イオン注入工程と
を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−１１９３４４（Ｐ２０１１−１１９３４４Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７３５２５（Ｐ２００９−２７３５２５）
【出願日】平成２１年１２月１日（２００９．１２．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月１日（２００９．１２．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]