【課題】 バイポーラ・トランジスタ構造体、バイポーラ・トランジスタを設計し製造する方法、及びバイポーラ・トランジスタを有する回路を設計する方法を提供する。
【解決手段】 バイポーラ・トランジスタを設計する方法は、バイポーラ・トランジスタの初期設計を選択するステップ（図２５の２４０）と、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成するステップ（２４５）と、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかを、スケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップ（２５０）と、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合に、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して（２５５）バイポーラ・トランジスタの応力補償縮小設計を生成するステップ（２６０）と、を含む。 （もっと読む）

【課題】 同一基板上に形成された半導体素子間に流れる寄生電流による半導体素子の誤動作を抑制する構造を有する半導体装置を提供することを目的とする。
【解決手段】
ｐ型半導体基板１に電気的に接続されたｎ型のコレクタ引き出し層５３を備えた小信号素子であるバイポーラトランジスタ５０と、ｐ型半導体基板１に電気的に接続されたｎ型拡散層６７を備えたパワートランジスタ素子であるＤＭＯＳトランジスタ６０と、ｐ型半導体基板１に電気的に接続され、かつ、ダミー電極１３に接続されたｎ型のダミーＮ島１０と、ｐ型半導体基板１に電気的に接続され、かつ、フィールド電極２３に接続されたｐ型のフィールド部２０と、ダミー電極１３とフィールド電極２３を接続し、ボンディングパット７０に接続する配線３０とを備える。 （もっと読む）

【課題】半導体集積回路装置の設計工数を低減する。
【解決手段】ＳＯＩ基板１の半導体層において、互いに完全に電気的に分離された複数の単位バイポーラトランジスタＱｕを並列接続することにより、大電流容量を必要とするバイポーラトランジスタを構成する。また、所望の電流容量を与えるトランジスタは、幾何学的寸法が、実質的に同一サイズである複数の単位バイポーラトランジスタを、互いに電気的に並列接続することにより構成する。 （もっと読む）

【課題】光照射による電圧変動が低減されたバンドギャップ基準電圧発生回路を提供する。
【解決手段】第１導電型の半導体からなる基板と、前記基板上に形成された第１のトランジスタと、前記基板上に形成され、前記第１のトランジスタに対してベースが共通に接続された第２のトランジスタと、前記基板上に形成され、第２導電型を有し、前記第２のトランジスタのコレクタ層と前記基板との間に並列に接続された光吸収領域と、前記第１及び第２のトランジスタの前記ベースに共通接続された基準電圧出力端子と、を備え、前記第１のトランジスタのコレクタ層の面積は、前記第２のトランジスタの前記コレクタ層の面積よりも大きいことを特徴とするバンドギャップ基準電圧発生回路が提供される。 （もっと読む）

【課題】バイポーラトランジスタを用いたＥＳＤ保護回路の面積効率を向上する。
【解決手段】集積回路は、回路用バイポーラトランジスタ１２４を含む内部回路１２１と、内部回路１２１をサージから保護するための保護用バイポーラトランジスタ１２０とを備え、保護用バイポーラトランジスタ１２０におけるエミッタとベースとは短絡されている。 （もっと読む）

【課題】高電圧側絶縁分離トレンチの寿命を延ばすことができる半導体装置を提供すること。
【解決手段】埋め込み酸化膜３０を有する半導体基板に、低電圧素子２０１が複数形成された低電圧回路領域２００と高電圧素子３０１が複数形成された高電圧回路領域３００とが設けられた半導体装置であって、高電圧回路領域３００を囲い、埋め込み酸化膜３０に達するように形成された絶縁分離トレンチ６１と、絶縁分離トレンチ６１にて囲われた領域内において、埋め込み酸化膜３０に達するように形成された絶縁分離トレンチ６２と、絶縁分離トレンチ６２によって囲われた各高電圧素子３０１が形成された高電圧側素子形成領域ｅ２と、絶縁分離トレンチ６１と絶縁分離トレンチ６２との間の素子が形成されない高電圧側フィールド領域ｆ２とを備え、高電圧側素子形成領域ｅ２の電位と高電圧側フィールド領域ｆ２の電位とを略同電位とする。 （もっと読む）

【課題】安価に製造することができ、そこに形成される各種半導体素子の特性を阻害することなく高集積化できる貼り合わせ基板の製造方法および貼り合わせ基板を提供する。
【解決手段】ＳＯＩ層１ａとなる第１基板１１ａの一方の第１面１Ｓ側に、埋め込み絶縁分離トレンチＴを形成する、埋め込み絶縁分離トレンチ形成工程と、第１面１Ｓ側に、埋め込み拡散層１ｂ，１ｃとなる不純物層１ｉｂ，１ｉｃを形成する、不純物層形成工程と、第１基板１１ａにおける第１面１Ｓ側を支持基板２となる第２基板１１ｂに対向するようにして積層し、第１基板１１ａと第２基板１１ｂを互いに貼り合わせる、基板貼り合わせ工程と、貼り合わされた第１基板１１ａのもう一方の第２面２Ｓ側を研磨して、埋め込み絶縁分離トレンチＴを基板表面に露出し、ＳＯＩ層１ａとする基板研磨工程とを有する貼り合わせ基板１１の製造方法とする。 （もっと読む）

【課題】デュアルバンド電力増幅器の最終段トランジスタにおける電流集中を、バンド間アイソレーションを劣化させることなく回避する。
【解決手段】最終段電力増幅トランジスタ（Ｔｒｇ３，Ｔｒｄ３）の単位トランジスタについて、最終出力増幅トランジスタ形成領域（ＰＷ３）内に単位トランジスタを交互にまたは取囲むように混在して配置する。また、これらの最終出力段トランジスタが結合する出力信号線の間に、インダクタンス素子（Ｌｃｃ）を接続する。 （もっと読む）

【課題】回路の特定部分における過熱を回避し、回路一面に適切な温度分布を実現する電子回路を提供する。
【解決手段】本発明にかかる電子回路は、第１端子（１００）と、第２端子（２００）と、並列に配列された少なくとも３つのトランジスタ（１）とを備え、各トランジスタは、前記第１端子（１００）に接続され、制御信号を受け入れる制御端子（２）と、前記第２端子（２００，３００）に接続され、前記制御信号に依存した出力信号を供給する出力端子（３，４）とを有する。前記トランジスタ（１）は、他のトランジスタから受ける熱に起因するトランジスタの配熱が全ての前記トランジスタにおいて略同一になるように、対称点を基準に対称に配列されている。本発明はまた、電子回路の製造方法にも関する。 （もっと読む）