高利得ワイドバンドギャップ・ダーリントン・トランジスタ及び関連する製造方法
パッケージ化電力電子デバイスが、ベース、コレクタ、及びエミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタ（１１２）と、ベース、コレクタ、及びエミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタ（１１６）とを含む。出力トランジスタのコレクタ端子は、ドライバ・トランジスタのコレクタ端子に結合され、出力トランジスタのベース端子は、ドライバ・トランジスタのエミッタ端子に結合され、ダーリントン対をもたらす。平面図における出力トランジスタの面積は、ドライバ・トランジスタの面積より少なくとも３倍大きい。例えば、出力トランジスタのドライバ・トランジスタに対する面積比は、約３：１から約５：１までの間とすることができる。関連するデバイス及び製造方法についても説明される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ電子デバイスに関し、より具体的には、電力トランジスタ及び関連する製造方法に関する。
【背景技術】
【０００２】
電力デバイスは、大電流を伝え、高電圧を維持するのに広く使用される。例えば、モータ駆動装置、電化製品制御、ロボット工学、照明設備安定器、及び他の用途における回路は、大電流を伝え、高い阻止電圧を維持することができる半導体スイッチング装置を必要とすることが多い。電力デバイスの１つの型としてバイポーラ接合トランジスタ（ＢＪＴ）がある。バイポーラ接合トランジスタは、比較的大きな電流密度を扱い且つ比較的高い阻止電圧を維持する機能のために、多くの大電力用途のための最適なスイッチング装置である。
【０００３】
ＢＪＴは、典型的には、互いに近接した２つの逆向きのｐ−ｎ接合を有する半導体材料を含む。従って、ＢＪＴは、「ｎ−ｐ−ｎ」又は「ｐ−ｎ−ｐ」トランジスタと呼ぶことができる。動作中、電荷キャリアが一方のｐ−ｎ接合に隣接した、エミッタと呼ばれる第１の導電型の半導体材料の領域に入る。大部分の電荷キャリアは、他方のｐ−ｎ接合に隣接した、コレクタと呼ばれる第１の導電型の半導体領域からデバイスを出る。ベースと呼ばれる半導体材料の第３の領域がコレクタとエミッタの間に配置され、コレクタ及びエミッタの導電型とは逆の導電型を有する。ＢＪＴの２つのｐ−ｎ接合は、コレクタがベースと接触する場所及びエミッタがベースと接触する場所に形成される。
【０００４】
ＢＪＴは、トランジスタのベースに電流を流すことにより「オン」にされる（即ち、電流がエミッタからコレクタに流れるようにバイアスをかけられる）点で電流制御デバイスである。電流がベースに注入される又はそこから取り出されるとき、ＢＪＴがｎ−ｐ−ｎであるか又はｐ−ｎ−ｐであるかに応じて、エミッタからコレクタに移動することができる電荷キャリア、即ち電子又は正孔の流れに影響を及ぼし得る。ＢＪＴのベースに小電流を流すことによって、それに比例して大電流がエミッタからコレクタに流れる。典型的には、ＢＪＴは、デバイスをオン状態に維持するのに比較的大きなベース電流（例えば、コレクタ電流の５分の１から１０分の１）を必要とし得る。高電力ＢＪＴは大きなコレクタ電流を有するので、それらはまた相当なベース電流を必要とする。高電力ＢＪＴが必要とし得る比較的大きなベース電流を供給するのに、比較的複雑な外部駆動回路が必要になり得る。これらの駆動回路は、トランジスタをその「オン」及び「オフ」状態の間で切替えるＢＪＴのベースに選択的に電流を供給するのに用いられる。ＢＪＴの構造及び動作の詳細は、非特許文献１に述べられる。
【０００５】
デバイスを構成する材料が、デバイスの操作性及び有用性の一助となり得る。例えば、従来のＢＪＴは、一般的にはシリコン（Ｓｉ）で形成されるが、ガリウムヒ素（ＧａＡｓ）及びインジウムリン（ＩｎＰ）を含むこともできる。炭化シリコン（ＳｉＣ）もまたＢＪＴの材料として用いられる。ＳｉＣは、潜在的に有利な半導体特性、例えば、広いバンドギャップ、高い電界破壊強度、高い熱伝導性、高い融点及び高い飽和電子ドリフト速度を有する。従って、例えばＳｉなどの他の半導体材料内に形成されたデバイスと比べて、ＳｉＣ内に形成された電子デバイスは、より高温、高い電力密度、より高速、より高い電力レベル及び／又は高い放射密度の下で動作する能力を有することができる。ＳｉＣ ＢＪＴは、例えば、Ｐａｌｍｏｕｒ他に付与された特許文献１及びＳｉｎｇｈ他に付与された特許文献２に述べられる。
【０００６】
比較的高い電流密度における比較的低いオン抵抗、オン抵抗の正温度係数（ＰＴＣ）、及び／又は比較的速いスイッチング速度のようなデバイス特性のために、ＳｉＣ電力バイポーラ接合トランジスタを高電力システム内で用いることが望ましいことがある。例えばゲート酸化物の不存在のために、ＳｉＣ ＢＪＴは、高温及び／又は比較的過酷な環境で動作する可能性を有し得る。しかしながら、ＳｉＣ ＢＪＴは、一般的に連続的なベース電流を必要とする。また、ＳｉＣ ＢＪＴは比較的高い電流利得をもたらすことができるが、オープンベースの降伏電圧が著しく低下することがある。ＳｉＣ ＢＪＴの電流利得はまた、ベース内、ベース・エミッタ空隙電荷領域内の再結合及び／又は表面再結合によって制限されることもある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第４，９４５，３９４号
【特許文献２】米国特許第６，２１８，２５４号
【非特許文献】
【０００８】
【非特許文献１】B. Streetman著、"Solid State Electronic Devices"、第２版、７章、１９８０年
【発明の概要】
【０００９】
本発明の幾つかの実施形態によると、パッケージ化電子デバイスが、ベース端子、コレクタ端子及びエミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタと、ベース端子、コレクタ端子及びエミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタとを含む。出力トランジスタのコレクタ端子がドライバ・トランジスタのコレクタ端子に結合され、出力トランジスタのベース端子がドライバ・トランジスタのエミッタ端子に結合されてダーリントン対をもたらす。平面図において、出力トランジスタの面積はドライバ・トランジスタの面積よりも少なくとも３倍大きい。
【００１０】
幾つかの実施形態において、出力トランジスタのドライバ・トランジスタに対する面積比は、約３：１から約５：１までの間とすることができる。例えば、幾つかの実施形態において、出力トランジスタのドライバ・トランジスタに対する面積比は、約５：１とすることができる。デバイスの阻止電圧は、約５キロボルト（ｋＶ）より高くすることができる。
【００１１】
幾つかの実施形態において、本デバイスは、出力トランジスタのベース端子に結合されたベース端子と、出力トランジスタのコレクタ端子に結合されたコレクタ端子と、出力トランジスタのエミッタ端子に接続されたエミッタ端子とを有するワイドバンドギャップ・バイポーラ・アバランシェ・トランジスタをさらに含むことができる。
【００１２】
幾つかの実施形態において、パッケージ化電力電子デバイスは、第１の導電型の基板を含むことができる。この基板は、ドライバ及び出力トランジスタのコレクタ端子をもたらす共通コレクタ端子を上に含むことができる。第１の導電型のドリフト層が、共通コレクタ端子とは反対の側の基板上に設けられる。このドリフト層は、基板よりも低いキャリア濃度を有することができる。第１の導電型とは逆の第２の導電型のベース層が、基板とは反対の側のドリフト層上に設けられる。このベース層は、第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部に含むことができる。第１のメサは、その上にドライバ・トランジスタのベース端子を含むことができ、第２のメサは、その上に出力トランジスタのベース端子を含むことができる。第１の導電型のエミッタ層が、ドリフト層とは反対の側のベース層上に設けられる。このエミッタ層は第１及び第２の電気的に絶縁された部分を含むことができる。第１の部分は、その上にドライバ・トランジスタのエミッタ端子を含むことができ、第２の部分は、その上に出力トランジスタのエミッタ端子を含むことができる。
【００１３】
幾つかの実施形態において、トレンチはベース層の第１のメサと第２のメサとを約４μｍ又はそれより少ない距離だけ分離して、ドライバ・トランジスタと出力トランジスタを約１０ｋＶ又はそれより小さい電圧において電気的に絶縁することができる。
【００１４】
幾つかの実施形態において、トレンチはドライバ・トランジスタの周囲を囲むことができる。第２の導電型の接合終端延長領域が出力トランジスタの周囲を囲むことができる。
【００１５】
幾つかの実施形態において、ドリフト層は、ベース層の第１のメサに隣接するトレンチの底部における第２の導電型の第１の領域と、ベース層の第２のメサに隣接するトレンチの底部における第２の導電型の第２の領域とを含むことができる。
【００１６】
幾つかの実施形態において、トレンチはベース層を完全に貫通するように延びないことがある。第１の導電型の領域を、第１のメサと第２のメサとの間のトレンチの底部におけるベース層内に設けることができる。この領域は、ドライバ・トランジスタと出力トランジスタを互いに電気的に絶縁するのに十分なドーパント濃度を有することができる。
【００１７】
幾つかの実施形態において、第１の導電型の領域を、出力トランジスタのベース端子に隣接するベース層の第２のメサの内部に設けることができる。この第１の導電型の領域は、エミッタ層の第２の部分の上の出力トランジスタのエミッタ端子に電気的に接続することができる。ベース層内部の第１の導電型の領域とドリフト層の間のベース層の部分は、エミッタ層の第２の部分とドリフト層の間のベース層の部分よりも薄くして、デバイスの活性領域内に非破壊的アバランシェ電流路を設けることができる。
【００１８】
幾つかの実施形態において、ドライバ及び出力トランジスタは炭化シリコン（ＳｉＣ）デバイスとすることができ、パッケージ化電力電子デバイスは、室温において約３００を上回る電流利得を有することができる。パッケージ化電力電子デバイスの電流利得は、出力トランジスタのコレクタ電流密度が増加するに連れて増加することができ、パッケージ化電力電子デバイスの電流利得は、デバイスの動作温度が上昇するに連れて減少し得る。
【００１９】
幾つかの実施形態において、ドライバ・トランジスタは第２のドライバ・トランジスタとすることができ、デバイスは、ベース端子、コレクタ端子、及びエミッタ端子を有する第１のドライバ・トランジスタをさらに含むことができる。第１のドライバ・トランジスタのエミッタ端子は、第２のドライバ・トランジスタのベース端子に結合することができ、第１のドライバ・トランジスタのコレクタ端子は、第２のドライバ・トランジスタ及び出力トランジスタのコレクタ端子に結合することができる。第１のドライバ・トランジスタ、第２のドライバ・トランジスタ、及び出力トランジスタは、炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタとすることができ、デバイスは、約１０，０００を上回る電流利得を有することができる。
【００２０】
本発明のさらに別の実施形態により、パッケージ化電力電子デバイスの製造方法は、基板上のベース端子、コレクタ端子、及びエミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタを準備することと、基板上のベース端子、コレクタ端子、及びエミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタを準備することとを含む。出力トランジスタのコレクタ端子は、ドライバ・トランジスタのコレクタ端子に結合され、出力トランジスタのベース端子は、ドライバ・トランジスタのエミッタ端子に結合されてダーリントン対がもたらされる。平面図において、出力トランジスタの面積はドライバ・トランジスタの面積よりも少なくとも３倍大きい。
【００２１】
幾つかの実施形態において、出力トランジスタのドライバ・トランジスタに対する面積比は約３：１から約５：１までの間にすることができる。例えば、幾つかの実施形態において、出力トランジスタのドライバ・トランジスタに対する面積比は約５：１とすることができる。デバイスの阻止電圧は約５キロボルト（ｋＶ）よりも高くすることができる。
【００２２】
幾つかの実施形態において、基板は第１の導電型とすることができ、その上に、ドライバ及び出力トランジスタのコレクタ端子をもたらす共通コレクタ端子を含むことができる。第１の導電型のドリフト層を共通コレクタ端子とは反対の側の基板上に設けることができる。このドリフト層は、基板よりも低いキャリア濃度を有することができる。第１の導電型とは逆の第２の導電型のベース層を、基板とは反対の側のドリフト層上に設けることができる。このベース層は、第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部に有することができる。第１のメサは、その上にドライバ・トランジスタのベース端子を含むことができ、第２のメサは、その上に出力トランジスタのベース端子を含むことができる。第１の導電型のエミッタ層を、ドリフト層とは反対の側のベース層上に設けることができる。このエミッタ層は、第１及び第２の電気的に絶縁された部分を含むことができる。第１の部分は、その上にドライバ・トランジスタのエミッタ端子を含むことができ、第２の部分は、その上に出力トランジスタのエミッタ端子を含むことができる。
【００２３】
幾つかの実施形態において、基板は、約８度軸外しでカットされた４Ｈ−ＳｉＣ基板とすることができる。ドリフト層、ベース層、及びエミッタ層は基板上にエピタキシャルに成長させることができる。第１の導電型のドリフト層を基板上に成長させることができ、このドリフト層は、約５×１０14ｃｍ-3のドーパント濃度を有することができる。第２の導電型のベース層をドリフト層上に成長させることができ、このベース層は、約６×１０17ｃｍ-3のドーパント濃度を有することができる。
【００２４】
幾つかの実施形態において、エミッタ端子はオーミック・ニッケル・コンタクトとすることができ、ベース端子はオーミック・アルミニウム／チタン・コンタクトとすることができる。
【００２５】
幾つかの実施形態において、ベース層は、ドリフト層上に形成することができ、エミッタ層は、ドリフト層とは反対の側のベース層上に形成することができ、エミッタ層をエッチングして、第１及び第２の電気的に絶縁されたそれの部分を定め、ベース層の部分を露出させることができる。ベース層の露出部分をエッチングして、第１及び第２の電気的に絶縁されたそれのメサを定めるトレンチを内部に設けることができる。
【００２６】
幾つかの実施形態において、トレンチは、ドライバ・トランジスタの周囲を囲むことができる。第２の導電型の接合終端延長領域を出力トランジスタの周囲を囲むように設けることができる。
【００２７】
幾つかの実施形態において、第２の導電型の第１の領域を、ベース層の第１のメサに隣接するトレンチの底部におけるドリフト層内に形成することができ、第２の導電型の第２の領域を、ベース層の第２のメサに隣接するトレンチの底部におけるドリフト層内に形成することができる。
【００２８】
幾つかの実施形態において、トレンチは、ベース層を完全に貫通するように延びないことがある。第１の導電型の領域を、第１のメサと第２のメサとの間のトレンチの底部におけるベース層内に設けることができる。この領域は、ドライバ・トランジスタと出力トランジスタを互いに電気的に絶縁するのに十分なドーパント濃度を有することができる。
【００２９】
幾つかの実施形態において、第２の導電型の領域を、ベース層の第１及び第２のメサ内の端部に注入形成することができる。注入領域は、ベース層の他の領域よりも高いドーパント濃度を有することができる。ドライバ・トランジスタのベース端子は、第１のメサの注入領域上に設けることができ、出力トランジスタのベース端子は、第２のメサの注入領域上に設けることができる。ベース層内の第２の導電型の注入領域の幅は、エミッタ層の第１又は第２の部分の幅の約半分より小さくすることができる。
【００３０】
幾つかの実施形態において、第１の導電型の領域を、出力トランジスタのベース端子に隣接するベース層の第２のメサ内に形成することができる。この第１の導電型の領域は、エミッタ層の第２の部分の上の出力トランジスタのエミッタ端子に電気的に接続することができる。第１の導電型の領域とドリフト層の間の距離は、エミッタ層の第２の部分とドリフト層の間の距離よりも小さくして、デバイスの活性領域内に非破壊的アバランシェ電流路を設けることができる。
【００３１】
幾つかの実施形態において、ドライバ・トランジスタは、第２のドライバ・トランジスタとすることができ、それに隣接して基板上に、ベース端子、コレクタ端子、及びエミッタ端子を有する第１のドライバ・トランジスタを設けることができる。第１のドライバ・トランジスタのエミッタ端子は、第２のドライバ・トランジスタのベース端子に結合することができ、第１のドライバ・トランジスタのコレクタ端子は、第２のドライバ・トランジスタ及び出力トランジスタのコレクタ端子に結合することができる。
【００３２】
本発明のさらに別の実施形態によると、ワイドバンドギャップ・ダーリントン・トランジスタは、コレクタ、エミッタ及びベースを有する第１の炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）と、第１のＳｉＣ ＢＪＴのコレクタに結合されたコレクタ及び第１のＳｉＣ ＢＪＴのベースに結合されたエミッタを有し、それに電流を供給するように構成された第２のＳｉＣ ＢＪＴとを含む。第１のＳｉＣ ＢＪＴの第２のＳｉＣ ＢＪＴに対する面積比は、約３：１と約５：１の間である。
【００３３】
幾つかの実施形態において、ダーリントン・トランジスタは、第１のＳｉＣ ＢＪＴのコレクタ、エミッタ、及びベースに、それぞれ接続された、コレクタ、エミッタ、及びベースを有する第３のＳｉＣ ＢＪＴをさらに含むことができる。
【００３４】
幾つかの実施形態において、ダーリントン・トランジスタは、第１のＳｉＣ ＢＪＴのコレクタに結合されたコレクタと、第２のＳｉＣ ＢＪＴのベースに結合され、それに電流を供給するように構成されたエミッタと、外部駆動回路に結合されるように構成されたベースとを有する第３のＳｉＣ ＢＪＴをさらに含むことができる。
【図面の簡単な説明】
【００３５】
【図１Ａ】本発明の幾つかの実施形態による２段ダーリントン・トランジスタを示す概略的な回路図である。
【図１Ｂ】本発明の幾つかの実施形態による２段ダーリントン・トランジスタを示す断面図である。
【図１Ｃ】本発明の幾つかの実施形態による２段ダーリントン・トランジスタを平面図で示す画像である。
【図２】本発明の幾つかの実施形態による２段ダーリントン・トランジスタの出力特性を単一ＢＪＴと比較して示すグラフである。
【図３】本発明の幾つかの実施形態による２段ダーリントン・トランジスタの電流利得対コレクタ電流密度を単一のＢＪＴと比較して示すグラフである。
【図４】本発明の幾つかの実施形態による２段ダーリントン・トランジスタの電流利得及びオン抵抗の温度依存性を示すグラフである。
【図５】本発明のさらに別の実施形態による２段ダーリントン・トランジスタ・ユニットセルを示す断面図である。
【図６】本発明のさらに別の実施形態による２段ダーリントン・トランジスタ・ユニットセルを示す断面図である。
【図７Ａ】本発明のさらに別の実施形態による２段ダーリントン・トランジスタ・ユニットセルを示す概略的な回路図である。
【図７Ｂ】本発明のさらに別の実施形態による２段ダーリントン・トランジスタ・ユニットセルを示す断面図である。
【図８Ａ】本発明のさらに別の実施形態による３段ダーリントン・トランジスタを示す回路図である。
【図８Ｂ】本発明のさらに別の実施形態による３段ダーリントン・トランジスタ・ユニットを示す断面図である。
【図９】本発明のさらに別の実施形態による３段ダーリントン・トランジスタの出力特性を、本発明の幾つかの実施形態による２段ダーリントン・トランジスタと比較して示すグラフである。
【発明を実施するための形態】
【００３６】
本発明が、本発明の実施形態を示す添付図面を参照しながら、以下に詳述される。しかしながら、本発明は、多くの異なる形態で具体化することができ、本明細書で説明される実施形態に限定されるものとして解釈すべきではない。寧ろ、これらの実施形態は、本開示が完全かつ徹底的になるように、そして本発明の範囲を当業者に十分に伝えるように提供される。図面において、層及び領域のサイズ及び相対的サイズは、明確にするために誇張されていることがある。
【００３７】
要素又は層が別の要素又は層の「上に（ｏｎ）」ある、これに「接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「結合される（ｃｏｕｐｌｅｄ ｔｏ）」と言われるとき、その要素又は層が、直接他の要素又は層の上にあり、接続され、又は結合されてもよく、或いは、介在する要素又は層が存在してもよいことが理解されるであろう。対照的に、要素又は層が、別の要素又は層の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」ある、これに「直接接続される（ｄｉｒｅｃｔｏｒｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「直接結合される（ｄｉｒｅｃｔｏｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と言われるとき、介在する要素又は層は存在しない。本明細書で用いられる「及び／又は（ａｎｄ／ｏｒ）」という用語は、列挙された関連項目の１つ又はそれ以上のいずれかの及び全ての組み合わせを含む。全体を通して、同様の番号は同様の要素を意味する。
【００３８】
本明細書において、用語「第１の（ｆｉｒｓｔ）」及び「第２の（ｓｅｃｏｎｄ）」という用語が、種々の領域、層及び／又は区域を記述するのに用いられているが、これらの領域、層及び／又は区域は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの領域、層又は区域を別の領域、層又は区域から区別するためだけに用いられる。従って、本発明の範囲から逸脱することなく、下記に述べられる第１の領域、層又は区域を、第２の領域、層又は区域と呼ぶことができ、同様に第２の領域、層又は区域を第１の領域、層又は区域と呼ぶことができる。
【００３９】
さらに、例えば、「下方（ｌｏｗｅｒ）」又は「底部（ｂｏｔｔｏｍ）」及び「上方（ｕｐｐｅｒ）」又は「上部（ｔｏｐ）」という相対的な用語は、本明細書においては、図に示されるような１つの要素の別の要素に対する関係を説明するのに用いることができる。相対的な用語は、図に示される配向に加えて、デバイスの異なる配向を含むように意図されることが理解されるであろう。例えば、図のデバイスがひっくり返された場合、他の要素の「下方」側にあるものとして説明された要素は、他の要素の「上方」側に配向されることになる。従って、「下方」という例示的な用語は、図の特定の配向に応じて、「下方」及び「上方」の両方の配向を含み得る。同様に、１つの図の中のデバイスがひっくり返された場合、他の要素の「下方」又は「下」にあるものとして説明された要素は、他の要素の「上方」に配向されることになる。従って、「下方」又は「下」という例示的な用語は、上方及び下方の両方の配向を含むことができる。
【００４０】
本明細書で用いられる用語は、特定の実施形態だけを説明するためのものであり、本発明を限定することを意図したものではない。本明細書で用いられる単数形「ａ」、「ａｎ」及び「ｔｈｅ）は、文脈により明らかに特段の定めがない限り、複数形も同様に含むことを意図したものである。さらに、「備える（ｃｏｍｐｒｉｓｅ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、は本明細書で用いられるとき、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つ又はそれ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらの群の存在又は追加を排除するものではないことがさらに理解されるであろう。
【００４１】
本発明の実施形態が、本発明の理想的な実施形態の概略図である断面図を参照しながら本明細書に説明される。そのため、例えば、製造技術及び／又は公差の結果として、図の形態からの変形物も予想される。従って、本発明の実施形態は、本明細書で示される特定の領域の形状に限定されると解釈されるべきではなく、例えば、製造の結果生じる形状のずれを含む。例えば、矩形として示され又は説明される領域は、通常の製造の公差に起因する丸い又は湾曲した構造部を有し得る。従って、図に示される領域は、本質的に概略的なものであり、それらの形状は、デバイスの領域の正確な形状を示すことを意図したものではなく、本発明の範囲を限定することを意図したものではない。
【００４２】
特に別段の定めがない限り、本明細書で用いられる全ての用語（技術的及び科学的用語を含む）は、本発明が属する技術分野の当業者によって一般的に理解されるものと同じ意味を有する。さらに、一般的に用いられる辞書において定義されるもののような用語は、本開示及び関連技術分野の文脈におけるそれらの意味と一致する意味を有するものと解釈すべきであり、本明細書において明示的にそのように定義されない限り、理想的又は過度に形式的な意味で解釈されるべきではないことがさらに理解されるであろう。
【００４３】
本明細書でダーリントン・トランジスタとも呼ぶダーリントン対を設けるように接続された２つ又はそれ以上のＳｉＣ ＢＪＴを用いることによって、ＳｉＣ ＢＪＴの電流利得のさらなる向上を達成することができる。ＳｉＣダーリントン・トランジスタは、より大きな電流利得をもたらすことができるが、ＳｉＣ ＢＪＴと比較すると、増大した順電圧降下（例えば、約２．７Ｖよりも大きい）を有し、これによりＳｉＣダーリントン・トランジスタが、低電圧用途（例えば、約５ｋＶ未満）には魅力的でなくなることがある。しかしながら、トランジスタが通常高い順電圧で動作することがある高電圧用途（例えば、例えば、約５−１０ｋＶより高い）においては、ＳｉＣダーリントン・トランジスタのオフセット又は増大した順電圧降下は、一般に許容可能である。
【００４４】
従って、本発明の幾つかの実施形態は、１０ｋＶ型ＳｉＣ ＢＪＴのものと類似した順電圧降下を有するが、室温でより高い電流利得（例えば、幾つかの実施形態においては、約３３６の電流利得）を有する１０ｋＶ型４Ｈ−ＳｉＣバイポーラ・ダーリントン・トランジスタを提供する。従って、本発明の幾つかの実施形態によるＳｉＣバイポーラ・ダーリントン・トランジスタの電流利得は、１０ｋＶ型ＳｉＣ ＢＪＴのものよりも１０倍より多く高くなり得る。本発明の幾つかの実施形態によるダーリントン・トランジスタのオン抵抗及び電流利得の温度依存性もまた、以下により詳細に説明される。
【００４５】
図１Ａは、本発明の幾つかの実施形態によるワイドバンドギャップ２段ダーリントン・トランジスタ１０を示す回路図である。このようなワイドバンドギャップ・デバイスは、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、及び／又は他のＩＩＩ族窒化物材料などのワイドバンドギャップ材料の活性半導体層を含む。図１Ａに示すように、ワイドバンドギャップ・バイポーラＮＰＮトランジスタＱ１ １２は、ドライバ・トランジスタとして機能し、一方、ワイドバンドギャップ・バイポーラＮＰＮ出力トランジスタＱ２ １６は、ドライバ・トランジスタＱ１ １２に結合されて、ベース端子１０ｂ、コレクタ端子１０ｃ、及びエミッタ端子１０ｅを有するダーリントン・トランジスタ１０を形成する。具体的には、出力トランジスタＱ２ １６のコレクタ端子１６ｃが、ドライバ・トランジスタＱ１ １２のコレクタ端子１２ｃに結合され、出力トランジスタＱ２ １６のベース端子１６ｂが、ドライバ・トランジスタＱ１ １２のエミッタ端子１２ｃに結合され、ダーリントン対がもたらされる。ワイドバンドギャップ・ダーリントン・トランジスタ１０にはカスケード構成が用いられ、この場合ドライバ・トランジスタＱ１ １２が比較的小さいフットプリントを有し、出力トランジスタＱ２ １６が比較的大きいフットプリントを有する。本明細書で用いられるデバイスの「フットプリント」は、平面図におけるデバイスの面積、例えば、半導体基板に垂直な角度で上からデバイスを見たときの面積を指す。そのような構成は、トランジスタ１２及び１６のモノリシック統合又はハイブリッド結合によって達成することができる。ワイドバンドギャップ・ダーリントン・トランジスタ１０は、単一のバイポーラ接合トランジスタ（ＢＪＴ）と比較して、小さいベース電流で作動させることができ、これにより外部駆動回路３０のエネルギー消費を減らすことができる。
【００４６】
図１Ｂは、本発明の幾つかの実施形態による１０ｋＶ型ＳｉＣダーリントン・トランジスタ・ユニットセル１００の断面図を示す。図１Ｃは、図１Ｂの１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００を含むパッケージを、平面図で示す画像である。図１Ｂ及び図１Ｃに示すように、１０ｋＶ型ＳｉＣダーリントン・トランジスタ・ユニットセル１００は、比較的小さなＳｉＣドライバＢＪＴ１１２によって駆動される比較的大きなＳｉＣ出力ＢＪＴ１１６を含む。出力ＢＪＴ１１６は、デバイスの面積の大部分を占める。以下で詳しく述べられるように、出力ＢＪＴ１１６の平面図の面積、即ちフットプリントは、ドライバＢＪＴ１１２のそれよりも約３倍から５倍まで大きくすることができる。幾つかの実施形態において、出力ＢＪＴ１１６の平面図の面積は、ドライバＢＪＴ１１２のものよりも少なくとも３倍、４倍、又は５倍大きくすることができる。
【００４７】
図１Ｂに示すように、本発明の幾つかの実施形態によると、１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００は、バルク単結晶ｎ型４Ｈ−ＳｉＣ基板５２の上に形成されたモノリシック構造体として実装することができる。図１Ｂの右側は出力ＢＪＴ１１６の断面を示し、図１Ｂの左側はドライバＢＪＴ１１２の断面を示す。ＢＪＴ１１２及び１１６の両方が２５μｍのセルピッチを有することができる。ＢＪＴ１１２及び１１６の層５４、５６、及び５８は、ｎ型４Ｈ−ＳｉＣ基板５２の上に成長させることができ、全ての層は１回のエピタキシャルの実行で成長させることができる。幾つかの実施形態において、基板５２は、その上に層５４、５６、及び／又は５８を成長させる前に、約８度の軸外しでカットすることができる。本明細書で用いられる「軸外し（ｏｆｆ−ａｘｉｓ）」という用語は、他の表面又は平面に対する基板表面の傾きを指す。
【００４８】
具体的には、ｎ型導電性ＳｉＣの層を基板５２の上面に設けてｎ-ドリフト層５４を形成することができる。基板５２のキャリア濃度は、ｎ-ドリフト層５４のキャリア濃度よりも高い。従って、ＳｉＣ基板５２は、ｎ+基板と呼ぶことができる。ｎドリフト層５４は約１２８μｍの厚さにすることができ、例えば、約５．３×１０14ｃｍ-3のドーパント濃度を有することができる。これと対照的に、従来の１０ｋＶデバイス内のドリフト層のドーパント濃度は、約５．３×１０15ｃｍ-3又はそれより大きいオーダーのものとすることができる。ｐ型ベース層５６が、ｎ-ドリフト層５４の上に設けられる。ｐ型ベース層５６は、例えば、ｎ-ドリフト層５４の成長に続いてエピタキシャル成長させることができ、約０．５μｍの厚さを有するｐ型導電性ＳｉＣ層を含むことができる。ｐ型ベース層５６は、例えば、約６×１０17ｃｍ-3の濃度にドープすることができ、ベース・コンタクト用の高いドーパント濃度を有するｐ+領域５６’を内部に含むことができる。ｎ+ＳｉＣエミッタ層５８が、ｐ型ベース層５６上に設けられる。ｎ+エミッタ層５８は約２μｍの厚さにすることができ、例えば窒素で高濃度にドープすることができる。キャリア濃度に関して、上記のｐ+及びｎ+導電型領域並びにエピタキシャル層は、余分な製造欠陥をもたらすことなく、可能な限り高濃度にドープすることができる。ｐ型領域を生成するのに適したドーパントには、アルミニウム、ホウ素又はガリウムが含まれる。ｎ型領域を生成するのに適したドーパントには、窒素及びリンが含まれる。
【００４９】
さらに図１Ｂを参照すると、ｎ+エミッタ層５８は、例えば、反応性イオン・エッチング（ＲＩＥ）を用いてパターン化し、それぞれドライバＢＪＴ１１２及び出力ＢＪＴ１１６のエミッタ「フィンガ」５８ｄ及び５８ｏを形成することができる。エミッタ・フィンガ５８ｄ／５８ｏ及びｐ+領域５６’の幅は、それぞれ、約１０マイクロメートル（μｍ）及び約５μｍとすることができる。ベース層５６もまたパターン化して、ドライバＢＪＴ１１２と出力ＢＪＴ１１６を電気的に絶縁するトレンチ６０を設けることができる。具体的には、ベース層５６をエッチングして、約４μｍ又はそれより小さい間隔又はギャップ６０を有する電気的に絶縁されたメサ５６ｄ及び５６ｏを形成し、ＢＪＴ１１２及び１１６の両方がオフ状態で互いに遮蔽されるようにすることができる。幾つかの実施形態において、付加的なｐ+領域５４’を、図５に示すようにメサ５６ｄ及び５６ｏの各々に隣接するトレンチ６０のベース又は底部におけるｎ型ドリフト層内に、注入形成するか又は他の方法で設けて、ドライバＢＪＴ１１２’と出力ＢＪＴ１１６’との間の絶縁性を高め、それによってダーリントン・トランジスタ１００’の阻止電圧を高くすることができる。ｐ+領域５４’は、約２−３μｍ又はそれより小さい距離だけ離すことができる。他の実施形態においては、図６に示すように、ベース層５６をエッチングにより完全に貫通せずに、内部にトレンチ６０を定めることができ、低濃度にドープしたｎ型領域５６”を、メサ５６ｄとメサ５６ｏの間のトレンチ６０の底部においてベース層５６内に注入形成するか又は他の方法で設けて、ダーリントン・トランジスタ１００”のドライバＢＪＴ１１２”と出力ＢＪＴ１１６”との間の絶縁性をもたらすことができる。
【００５０】
図１Ｃに示すように、９００μｍの幅のｐ型接合終端延長（ＪＴＥ）１９０が、出力ＢＪＴ１１６の活性領域の外周の回りに実装されて、逆バイアス下において密集する電界が減少する。表面不動態化は、約１０００℃を上回る温度で約２時間湿式熱酸化を行い、続いて１時間のアルゴン・アニーリング、次に約３時間の約１１７５℃における酸化窒素（ＮＯ）再アニーリングを行うことによって行うことができる。熱酸化の後、１μｍの二酸化シリコン及び５００ｎｍの窒化シリコンをプラズマ強化化学気相堆積（ＰＥＣＶＤ）によって堆積させて熱不動態化層を保護することができる。
【００５１】
再び図１Ｂを参照すると、オーミック・コンタクトが、ｎ+炭化シリコン・エミッタ・フィンガ５８ｄ及び５８ｏ上に形成され、それぞれドライバ及び出力ＢＴＪ１１２及び１１６のエミッタ端子１１２ｅ及び１１６ｅを定める。オーミック・コンタクトはまたベース層５６のｐ+領域５６’上に形成され、それぞれドライバ及び出力ＢＴＪ１１２及び１１６のベース端子１１２ｂ及び１１６ｂを画定する。例えば、電界酸化物層をＰＥＣＶＤプロセスによってパターン化した後、オーミック・コンタクトをエミッタ層５８及びベース層５６上に、それぞれニッケル（Ｎｉ）膜及びアルミニウム／チタン（Ａｌ／Ｔｉ）膜を焼結することによって形成することができる。比較的厚いチタン／金層による２つの金属系を用いることができる。例えば、第１のメタライゼーションは、バスを通してベース領域５６’を接続することができ、第２のメタライゼーションは、インターディジタル型エミッタ・フィンガ５８ｄ／５８ｏを接続することができる。さらに、オーミック・コンタクトを基板５２の下面上に形成して、ドライバＢＴＪ１１２及び出力ＢＪＴ１１６の両方のコレクタ端子１１２ｃ／１１６ｃを設ける。
【００５２】
従って、図１Ｂの左側に示すように、ｎ型基板５２、ｎ型ドリフト層５４、ｐ型メサ５６ｄ、及びｎ型エミッタ・フィンガ５８ｄが、ドライバＢＪＴ１１２を定める。同様に、図１Ｂの右側に示すように、ｎ型基板５２、ｎ型ドリフト層５４、ｐ型メサ５６ｏ、及びｎ型エミッタ・フィンガ５８ｏが、出力ＢＪＴ１１６を定める。ｎ+基板５２上の、ドリフト層５４とは反対側のオーミック・コンタクト１１２ｃ／１１６ｃは、ドライバＢＴＪ１１２及び出力ＢＪＴ１１６の両方のコレクタ端子、並びに１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００のコレクタ端子１００ｃをもたらす。導電配線１１５は、出力ＢＪＴ１１６のベース端子１１６ｂをドライバＢＴＪ１１２のエミッタ端子１１２ｅに接続する。ベース層５６のｐ+領域５６’の上のコンタクト１１２ｂは、１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００のベース端子１００ｂをもたらし、エミッタ・フィンガ５８ｏ上のコンタクト１１６ｅは、１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００のエミッタ端子１００ｅをもたらす。
【００５３】
ドライバＢＴＪ１１２と比べての出力ＢＪＴ１１６の面積比は、本発明の幾つかの実施形態によるダーリントン・トランジスタの電流利得に影響を及ぼし得る。本明細書で用いられる「面積比」という用語は、平面図内でウェハ又は基板上の出力トランジスタのドライバ・トランジスタのものと比べた相対的なフットプリントを指す。例えば、比較的大きなドライバＢＪＴは、低電流密度において高い電流利得をもたらすが、利得は高電流密度において急激に減少することがある。本発明の幾つかの実施形態は、出力ＢＪＴ１１６の面積又はフットプリントがドライバＢＪＴ１１２のものより何倍も大きいＳｉＣダーリントン・トランジスタを提供する。例えば、幾つかの実施形態において出力ＢＪＴ１１６のドライバＢＪＴ１１２に対する面積比は約５：１とすることができ、他の形態においては、出力ＢＪＴ１１６のドライバＢＪＴ１１２に対する面積比は約４：１とすることができ、さらに他の実施形態においては、出力ＢＪＴ１１６のドライバＢＪＴ１１２に対する面積比は約３：１とすることができる。しかしながら、本発明の実施形態は、約３：１から約５：１までの出力−ドライバ・トランジスタ面積比を含むことができ、これは本明細書で説明する高い電流利得を提供するのに重要である。具体的には、構成する出力及びドライブトランジスタが約３：１から約５：１までの出力−ドライバ・トランジスタ面積比を有するダーリントン・トランジスタの電流利得は、約５：１より大きい出力−ドライバ・トランジスタ面積比を有するダーリントン対よりも大きい電流利得をもたらすことができ、かつ、約３：１より小さい出力−ドライバ・トランジスタ面積比を有するダーリントン対よりも大きい電流利得をもたらすことができる。従って、本発明の幾つかの実施形態によると、高い電流利得をもたらし、必要なベース電流を減らすためには、出力−ドライバ・トランジスタ面積比を本明細書で説明する臨界範囲内にする必要がある。
【００５４】
再び図１Ｃを参照すると、ダーリントンダイ１９５は約４．２ｎｍ×約４．２ｎｍのチップサイズを有し、約３．７ｍｍ2の活性領域（ダイ１９５上の出力ＢＪＴ１１６及びダイ１９５上のドライバＢＪＴ１１２の両方が占める面積を含む）を有することができる。以下で図２及び図３に示す実験結果に関連して説明するように、ＳｉＣダーリントン・トランジスタ１００とともに、同じウェハ上に比較のための類似のチップサイズのＳｉＣ ＢＪＴをまた作成した。
【００５５】
図２は、本発明の幾つかの実施形態による４Ｈ−ＳｉＣモノリシックダーリントン・トランジスタ（図１Ａ−図１Ｃのダーリントン・トランジスタのような）の室温（例えば、約２５℃）における順電流密度（Ｊ）−電圧（Ｖ）特性を、類似の面積のＳｉＣ ＢＪＴのＪ−Ｔ曲線と比較して示す。図２において、ＳｉＣ ＢＪＴは、ＩB,BJTの図示値の間を１０ｍＡ間隔として、約６０ｍＡの最大ベース電流ＩB,BJTを有し、一方、ＳｉＣダーリントン・トランジスタは、ＩB,Darlingtonの図示値の間を１ｍＡ間隔として、約５ｍＡの最大ベース電流ＩB,Darlingを有する。約３．５Ｖにおける４０ｍΩ・ｃｍ2の低い微分オン抵抗は、コレクタ−エミッタ電圧ＶCEが約２．７Ｖを上回るときに、ＳｉＣダーリントン対のドライバ及び出力ＢＪＴの両方が電圧飽和領域で動作することを示す。約３０Ａ／ｃｍ2より大きいコレクタ電流密度において、ＳｉＣダーリントン・トランジスタはＳｉＣ ＢＪＴと同様の順電圧降下（即ち、ＶCE）を示すが、その理由は、それら高電圧デバイスに対しては、ドリフト層抵抗が全体のオン抵抗を支配し得るからである。図２はまた「２００Ｗ／ｃｍ2」及び「３００Ｗ／ｃｍ2」とラベル付けされた線を含み、これらは、コレクタ電流密度及び順電圧降下の関数として平方センチメートル当たりに消散される電力を示す。約２００Ｗ／ｃｍ2のパッケージ電力消散限界において、ＳｉＣダーリントン・トランジスタは、約３７Ａ／ｃｍ2の電流密度で約５．２Ｖの順電圧を有し、これは約１４０ｍΩ・ｃｍ2の比オン抵抗を与える。動作電流密度は、約３００Ｗ／ｃｍ2のパッケージ電力消散限界においては約５０Ａ／ｃｍ2まで増加する。
【００５６】
さらに図２を参照すると、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタは、単一のＳｉＣ ＢＪＴよりも高い電流利得を与える。具体的には、本発明の幾つかの実施形態による電力ＳｉＣダーリントン・トランジスタは、飽和又は準飽和領域で動作することができ、この場合、順降下及びそれゆえに導電損失は低くなり得る。これらの動作条件下での電流利得は、通常は強制電流利得（βforced）と呼ばれる。強制電流利得βforcedは、近似的にドライバ・トランジスタ電流利得βdriverと出力トランジスタ電流利得βouputの積に等しいものとすることができ（例えば、βforced≒βdriver×βouput）、この場合ドライバ・トランジスタその活性領域において動作し、この場合出力トランジスタはその飽和又は準飽和領域で動作する。本明細書で用いられる、ドライバ及び出力トランジスタの「電流利得」という用語は、それらそれぞれのコレクタ電流（ＩC）のそれらそれぞれのベース電流（ＩB）に対する比を指す。換言すれば、βdriver＝ＩCdriver／ＩBdriver、及びβoutput＝ＩCoutput／ＩBoutputである。本発明の幾つかの実施形態によるダーリントン・トランジスタの強制電流利得βforced,Darlingtonは、近似的にＩCoutput／ＩBdriverに等しいものとすることができる。
【００５７】
図２に示すように、本発明の幾つかの実施形態によるダーリントン・トランジスタは、約３３６の強制電流利得βforced,Darlington、及び約２００Ｗ／ｃｍ2の電力消散密度において約４ｍＡのベース電流ＩBdriverを有し、これに比べて同じ条件下のＳｉＣ ＢＪＴの強制電流利得βforced,BJTは、約３０である。この利得は、本発明の幾つかの実施形態によるダーリントン・トランジスタのドライバ及び出力ＢＪＴの両方が活性領域で動作するとき、コレクタ電流レベルが高いほど高くなる可能性がある。例えば、本発明の幾つかの実施形態によるダーリントン・トランジスタについて、約１２０Ａ／ｃｍ2のコレクタ電流密度において、約１１００の強制電流利得が計測され、これに比べて同じ条件下のＳｉＣ ＢＪＴの強制電流利得は、約４３であった。従って、本発明の幾つかの実施形態によるダーリントン・トランジスタは、従来のＳｉＣ ＢＪＴの何倍もの強制電流利得を与える。それゆえに、本発明の幾つかの実施形態によるダーリントン・トランジスタは、高電圧用途において単一のＳｉＣ ＢＪＴと比べて低いベース電流で動作することができ、ドライバ回路の電力消費を減らすことができる。
【００５８】
本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタの阻止特性もまた図２に示す。本明細書で用いる場合、「阻止電圧」は、トランジスタがオフ状態にあるときに、トランジスタのコレクタとエミッタの間に、コレクタからエミッタに有意な漏れ電流が流れることなく印加することができる電圧を意味する。トランジスタの「降伏電圧」はオフ状態にあるトランジスタのコレクタとエミッタの間に印加されて、有意な漏れ電流が流れ始める電圧を意味する。具体的には、本発明の幾つかの実施形態によるダーリントン・トランジスタのオープンエミッタ阻止電圧（ＢＶCBO）は、約１ｍＡ／ｃｍ2未満の漏れ電流において約１０ｋＶと計測された。本発明の幾つかの実施形態によるダーリントン・トランジスタのオープンベース阻止電圧（ＢＶCEO）は、同じ漏れ電流において約９．５ｋＶより低かった。本発明の幾つかの実施形態によるダーリントン・トランジスタは、類似のダイサイズ有する同じ又は類似のウェハ上に作成された同程度のＢＪＴよりも約２ｋＶ低い逆阻止電圧を有し得ることが分かった。しかし、図５及び図６の構造体は、内部に埋め込まれたｐ型領域５４’及びｎ型領域５６”のためにドライバＢＪＴと出力ＢＪＴとの間の改善された絶縁をもたらし、これにより幾つかの実施形態において阻止電圧を上昇させることができる。
【００５９】
図３は、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタの、室温（例えば約２５℃）におけるコレクタ電流密度に対する活性領域内の電流利得の依存性をＳｉＣ ＢＪＴと比較して示すグラフである。図３に示すように、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタの電流利得（線３００で示され、説明書きは図３の左側）、及び、単一のＳｉＣ ＢＪＴの電流利得（線３１０で示され、説明書きは図３の右側）は、計測した電流密度範囲にわたってコレクタ電流密度と共に増加し続け、そのような高電圧デバイスに対しては空間電荷再結合が支配的であることを示す。しかしながら、図３は、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタの電流利得が、単一のＳｉＣ ＢＪＴの電流利得より１０倍を超えて大きいことを示す。従って、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタは、単一のＳｉＣ ＢＪＴと比べて小さいベース電流で動作し、同じ又は類似のコレクタ電流をもたらすことができ、これによりドライバ回路の電力消費を著しく減らすことができる。このことは、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタを、高電力高温用途に対してさらに魅力的なものにする。
【００６０】
図４は、本発明の幾つかの実施形態による１０ｋＶ型ＳｉＣダーリントン・トランジスタの強制電流利得βforced及び比オン抵抗Ｒsp,onの温度依存性を示すグラフである。図４に示すように、ダーリントン・トランジスタはオン抵抗Ｒsp,onに関して正の温度係数、及び電流利得βforcedに関して負の温度係数を有する。換言すれば、ダーリントン・トランジスタのオン抵抗Ｒsp,onは、ダーリントン・トランジスタの動作温度が上昇するに連れて増加し（線４０５で示され、説明書きは図４の左側）、一方、電流利得βforcedはダーリントン・トランジスタの動作温度が上昇するに連れて減少する（線４１５で示され、説明書きは図４の右側）。例えば、約２００℃において、本発明の幾つかの実施形態によるダーリントン・トランジスタの比オン抵抗Ｒsp,onは約５５０ｍΩ・ｃｍ2まで増加し、強制電流利得βforcedは約１３５まで減少する。オン抵抗Ｒsp,onの増加は、高温におけるドリフト層内の移動度の減少に起因すると考えることができる。電流利得βforcedの減少は、高温におけるベース内の深い準位のアクセプタのイオン化の増加に関連させることができ、これがエミッタ注入効率を減らし得る。
【００６１】
図５及び図６は、本発明の幾つかの実施形態による、上記と類似の電流利得及び改善されたデバイス絶縁性、並びにそれ故に増加した阻止電圧を有する、ＳｉＣダーリントン・トランジスタの構成を示す。図５のＳｉＣダーリントン・トランジスタ１００’及び図６のＳｉＣダーリントン・トランジスタ１００”の層５２、５４、５６、及び５８、及び／又は製造は、図１Ｂに関して前述したのと類似のものとすることができる。前述のように、図５のＳｉＣダーリントン・トランジスタ１００’は、メサ５６ｄ及び５６ｏの各々に隣接するトレンチ６０の底部におけるｎ型ドリフト層５４の内部のｐ＋領域５４’をさらに含み、ＳｉＣダーリントン・トランジスタ１００’のドライバＢＪＴ１１２’と出力ＢＪＴ１１６’との間の絶縁性を向上させる。同様に、図６のＳｉＣダーリントン・トランジスタ１００”は、ベース層５６内のトレンチ６０と、メサ５６ｄと５６ｏの間とのトレンチ６０の底部におけるベース層５６内にあって、ベース層５６の残り部分を貫通して延びる低濃度ドープｎ型領域５６”とをさらに含み、ダーリントン・トランジスタ１００”のドライバＢＪＴ１１２”と出力ＢＪＴ１１６”との間の絶縁性を向上させる。
【００６２】
図７Ａは、本発明のさらに別の実施形態による、デバイスの活性領域内にアバランシェ電流路を含む、１０ｋＶ型ワイドバンドギャップ２段ダーリントン・トランジスタ１０”’の回路図である。当業者には周知であるように、ＢＪＴ内の「アバランシェ降伏」（単に「アバランシェ」と呼ばれることもある）は、強い電界がデバイスに印加されたときに起こり得る急激な電流増加を指す。電力ＳｉＣ ＢＪＴにおいて、このアバランシェ電流の多くは、典型的にはデバイスの活性領域を囲むデバイスの接合終端領域を通して流れる。残念ながら、これが起るとアバランシェ電流が、デバイスを永久に破壊することがある。下記に述べるように、本発明の実施形態による高電力ダーリントン・トランジスタは、デバイスの活性領域内に、デバイスが故障したときにアバランシェ電流を流す漏れ電流路を含むことができる。アバランシェ電流がこれら漏れ電流路を通して流れるときは、デバイスを破壊せず、それゆえに本発明の特定の実施形態によるダーリントン・トランジスタはアバランシェ事象に耐えることができる。
【００６３】
図７Ａに示すように、ＳｉＣダーリントン・トランジスタ１０’’’は、図１Ａに関連して上述したのと類似の方法でＳｉＣＮＰＮ出力ＢＪＴ Ｑ２ １６に接続されたＳｉＣＮＰＮドライバＢＪＴＱ１ １２を含む。ベース１８ｂ、エミッタ１８ｅ及びコレクタ１８ｃを有する第３の「アバランシェ」ＳｉＣ ＢＪＴ Ｑ３ １８が、出力ＳｉＣ ＢＪＴ Ｑ２ １６に対して並列に接続される。このアバランシェＢＪＴ Ｑ３ １８は、デバイス降伏の事象においてアバランシェ電流のための電流路を与える。
【００６４】
図７Ｂは、出力ＳｉＣ ＢＪＴ Ｑ２ １１６’’’と並列のアバランシェＢＪＴ Ｑ３ １１８（図７Ｂの右側に示す）を含んだダーリントン・トランジスタ１００’’’の断面図を示す。図７ＢのＳｉＣダーリントン・トランジスタ１００’’’の層５２、５４、５６、及び５８、及び／又は製造は、図１Ｂに関連して前述したのと類似のものとすることができる。図７Ｂに示すように、ｎ＋エミッタ領域５８ａがｐ型ベース層５６内に設けられ、出力ＢＪＴ Ｑ２ １１６’’’のエミッタ端子１１６ｅに、導電配線１２０によって電気的に接続される。アバランシェＢＪＴ Ｑ３ １１８のエミッタ領域５８ａは、出力ＢＪＴ Ｑ２ １１６’’’のエミッタ・フィンガ５８ｏよりもデバイス内に深く形成される。その結果、アバランシェＢＪＴ Ｑ３ １１８のベース層５６ｏの、エミッタ領域５８ａとドリフト層５４の間の部分は、出力ＢＪＴ Ｑ２ １１６’’’のベース層５６ｏの、エミッタ・フィンガ５８ｏとドリフト層５４との間の部分よりも薄くなる。従って、アバランシェＢＪＴ Ｑ３ １１８において、エミッタベースｐｎ接合は、コレクタ−ベースｐｎ接合に、出力ＢＪＴ Ｑ２ １１６’’’における対応するｐｎ接合においてよりも近くなる。従って、アバランシェ条件が生じるとき、アバランシェＢＪＴ Ｑ３ １１８を通る漏れ電流路が用意される。これは非破壊的漏れ電流路であり、ダーリントン・トランジスタ１００’’’が破壊されずにアバランシェ事象を処理することを可能にする。
【００６５】
上で詳しく説明したように、本発明の幾つかの実施形態は、室温（即ち、約２５℃）の強制電流利得が約３３６で、約２００℃の温度で約１３５まで減少し得る電流利得を有する１０ｋＶ型２段４Ｈ−ＳｉＣダーリントン・トランジスタを提供することができる。比較のために、単一のＳｉＣ ＢＪＴは、類似の順電圧降下により、室温で約３０の強制電流利得をもたらすことができる。従って、本発明の幾つかの実施形態による２段ＳｉＣダーリントン・トランジスタは、単一のＳｉＣ ＢＪＴと比べて、順電圧降下の不利益なしに著しく高い電流利得（３３６対３０）を有することができ、このことは類似の条件下で電力消費を減らすことができる。本発明の幾つかの実施形態による２段ＳｉＣダーリントン・トランジスタの比オン抵抗は、室温において約１４０ｍΩ・cm2とすることができ、高温で増加し得る。本発明の幾つかの実施形態による２段ＳｉＣダーリントン・トランジスタはまた、約１ｍＡ／ｃｍ2未満の漏れ電流密度において、約９．５ｋＶのオープンエミッタ阻止電圧（ＢＶCBO）及び約１０ｋＶのオープンベース阻止電圧（ＢＶCEO）を示すことができる。
【００６６】
図８Ａは、本発明の幾つかの実施形態によるワイドバンドギャップ３段ダーリントン・トランジスタ８０を示す回路である。このようなワイドバンドギャップ・デバイスは、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、及び／又は他のＩＩＩ族窒化物材料などのワイドバンドギャップ材料の活性半導体層を含む。図８Ａに示すように、ワイドバンドギャップ・バイポーラＮＰＮトランジスタＱ１Ａ １２Ａは、第１のドライバ・トランジスタとして機能し、ワイドバンドギャップ・バイポーラＮＰＮトランジスタＱ１Ｂ １２Ｂは、第２のドライバ・トランジスタとして機能し、ワイドバンドギャップ・バイポーラＮＰＮ出力トランジスタＱ２ １６は、ドライバ・トランジスタＱ１Ｂ １２Ｂに結合されて、ベース端子８０ｂ、コレクタ端子８０ｃ、及びエミッタ端子８０ｅを有するダーリントン・トランジスタ８０を形成する。具体的には、出力トランジスタＱ２ １６のコレクタ端子１６ｃがドライバ・トランジスタＱ１Ｂ １２Ｂのコレクタ端子１２Ｂｃに結合され、出力トランジスタＱ２ １６のベース端子１６ｂがドライバ・トランジスタＱ１Ｂ １２Ｂのエミッタ端子１２Ｂｅに結合される。同様に、ドライバ・トランジスタＱ１Ｂ １２Ｂのコレクタ端子１２Ｂｃがドライバ・トランジスタＱ１Ａ １２Ａのコレクタ端子１２Ａｃに結合され、ドライバ・トランジスタＱ１Ｂ １２Ｂのベース端子１２Ｂｂがドライバ・トランジスタＱ１Ａ １２Ａのエミッタ端子１２Ａｅに結合される。ワイドバンドギャップ・ダーリントン・トランジスタ８０には、ドライバ・トランジスタＱ１Ａ １２Ａ及びＱ１Ｂ １２Ｂが比較的小さなフットプリントを有し、出力トランジスタＱ２ １６が比較的大きなフットプリントを有するカスケード構成が用いられる。そのような構成は、トランジスタ１２Ａ、１２Ｂ、及び１６のモノリシック統合又はハイブリッド結合によって実現することができる。ワイドバンドギャップ３段ダーリントン・トランジスタ８０は、２段のワイドバンドギャップ・ダーリントン・トランジスタと比べて小さいベース電流ＩBでオンにすることができ、これにより外部駆動回路３８の電力消費をさらに減らすことができる。また、図示しないが、ワイドバンドギャップ３段ダーリントン・トランジスタ８０は、図７Ａに示したのと類似の方法で、出力ＢＪＴ１６と並列に結合されたアバランシェＢＪＴをさらに含むことができる。
【００６７】
図８Ｂは、本発明の幾つかの実施形態による１０ｋＶ型３段ダーリントン・トランジスタ・ユニットセル８００の断面図を示す。ＳｉＣダーリントン・トランジスタ・ユニットセル８００は、比較的小さい第１及び第２のＳｉＣドライバＢＪＴ １１２Ａ及び１１２Ｂによって駆動される比較的大きいＳｉＣ出力ＢＪＴ １１６を含む。出力ＢＪＴ １１６は、デバイスの面積の大部分を占有する。出力ＢＪＴ １１６のフットプリントは、ドライバＢＪＴ １１２Ａ及び／又は１１２Ｂのフットプリントより約３倍乃至５倍大きくすることができる。図１Ｂに示すように、本発明の幾つかの実施形態によると、１０ｋＶ型ＳｉＣダーリントン・トランジスタ８００は、バルク単結晶ｎ型４Ｈ−ＳｉＣ基板５２の上に形成されたモノリシック構造体として実装することができる。図８Ｂの右側は出力ＢＪＴ１１６の断面を示し、図８Ｂの左側は第１のドライバＢＪＴ１１２Ａの断面を示し、図８Ｂの中央部分は第２のドライバＢＪＴ１１２Ｂの断面を示す。３つのＢＪＴ１１２Ａ、１１２Ｂ、及び１１６の全ては、２５μｍのセルピッチを有することができる。
【００６８】
３段ＳｉＣダーリントン・トランジスタ８００の層５２、５４、５６、及び５８、及び／又は製造は、図１Ｂに関連して前述したのと類似のものとすることができる。それゆえに、ｎ+エミッタ層５８を、例えば、反応性イオンエッチング（ＲＩＥ）を用いてパターン化し、それぞれＢＪＴ１１２Ａ、１１２Ｂ、及び１１６のエミッタ・フィンガ５８ｄ1、５８ｄ2、及び５８ｏを形成することができる。エミッタ・フィンガ及びｐ+領域５６’の幅は、それぞれ約１０マイクロメートル（μｍ）及び約５μｍとすることができる。またベース層５６をパターン化してトレンチ６０Ａ及び６０Ｂを設けることができる。トレンチ６０Ａは、第１のドライバＢＪＴ１１２Ａを第２のドライバＢＪＴ１１２Ｂから電気的に絶縁し、一方トレンチ６０Ｂは、第２のドライバＢＪＴ１１２Ｂを出力ＢＪＴ１１６から電気的に絶縁する。具体的には、ベース層５６をエッチングして、約４μｍ又はそれより小さい間隔若しくは隙間で電気的に絶縁されたメサ５６ｄ1、５６ｄ2、及び５６ｏを形成して、３つのＢＪＴ１１２Ａ、１１２Ｂ、及び１１６の全てがオフ状態で互いに遮蔽されるようにすることができる。図示しないが、幾つかの実施形態において、付加的なｐ+領域を、トレンチ６０Ａ及び６０Ｂの底面又は底部におけるｎ型ドリフト層５４の内部に注入形成するか又は他の方法で設けて、図５に示したのと同様に向上したデバイス絶縁をもたらすことができる。他の実施形態において、図６に示したのと同様に、ベース層５６をエッチングにより完全に貫通せずに、内部にトレンチ６０Ａ及び６０Ｂを定め、低濃度ドープｎ型領域をメサ５６ｄ1、５６ｄ2、及び５６ｏとの間のトレンチ６０Ａ及び６０Ｂの底部におけるベース層５６内に設けて、向上したデバイス絶縁をもたらすことができる。
【００６９】
また、オーミック・コンタクトをエミッタ・フィンガ５８ｄ1、５８ｄ2、及び５８ｏの上に形成してデバイスのエミッタ端子１１２Ａｅ、１１２Ｂｅ、及び１１６ｅを定め、同様にオーミック・コンタクトをベース層５６のｐ+領域５６’の上に形成して、デバイスのベース端子１１２Ａｂ、１１２Ｂｂ、及び１１６ｂを定めることができる。オーミック・コンタクトをさらに基板５２の下面上に形成して、３つのＢＪＴ１１２Ａ、１１２Ｂ、及び１１６全てのコレクタ端子１１２Ａｃ／１１２Ｂｃ／１１６ｃ、並びに１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００のコレクタ端子１００ｃをもたらす。第１の導電配線１１５Ａがエミッタ端子１１２Ａｅを第２のドライバ・トランジスタ１１２Ｂのベース端子１１２Ｂｂに電気的に接続し、第２の導電配線１１５Ｂが第２のドライバ・トランジスタ１１２Ｂのエミッタ端子１１２Ｂｅを出力ＢＪＴ１１６のベース端子１１６ｂに電気的に接続する。ベース層５６のｐ+領域５６’上のコンタクト１１２Ａｂは、１０ｋＶ型ＳｉＣダーリントン・トランジスタ８００のベース端子８００ｂを与え、エミッタ・フィンガ５８ｏの上のコンタクト１１６ｅは１０ｋＶ型ＳｉＣダーリントン・トランジスタ８００のエミッタ端子８００ｅを与える。
【００７０】
図９は、本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタ（例えば、図８Ａ−８Ｂのダーリントン・トランジスタのような）の室温（例えば、約２５℃）におけるコレクタ電流（Ｉ）−電圧（Ｖ）特性を、２段ＳｉＣダーリントン・トランジスタ（例えば、図１Ａ−１Ｃのダーリントン・トランジスタのような）の特性と比較して示す実験結果のグラフである。図９に示すデータは、本明細書で述べられるデバイスよりも約１０倍大きい活性領域を有することができる比較的大きな面積のデバイスについて計測したものであり、従って、図９に示した電流値は、本発明の幾つかの実施形態による２段及び３段ＳｉＣダーリントン・トランジスタによって与えられる電流値よりも約１０倍大きくなり得るが、データは、本発明の幾つかの実施形態によるデバイスの電流利得を正確に表すことができる。具体的には、図９に示すように、２段ＳｉＣダーリントン・トランジスタは、ＩB,2段の図示値の間を５ｍＡ間隔として、約４０ｍＡの最大ベース電流ＩB,2段を有し、一方３段ＳｉＣダーリントン・トランジスタは、ＩB,3段の図示値の間を０．２ｍＡ間隔として、約１．４ｍＡの最大ベース電流ＩB,3段を有する。本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタの電流利得は、第１のドライバ・トランジスタの電流利得βdriver1と、第２のドライバ・トランジスタの電流利得βdriver2と、出力トランジスタの電流利得βoutoutとの積で近似的することができ（例えば、β3段≒βdriver1×βdriver2×βoutout）、ＩCoutput／βBdriver1と近似することができる。ベース電流値ＩB,3段は比較的小さいので、本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタは、本明細書で説明した２段ＳｉＣダーリントン・トランジスタよりもさらに高い電流利得をもたらす。具体的には、本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタは、約１０，０００又はそれより大きい電流利得をもたらすことができる。従って、本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタは、２段ＳｉＣダーリントン・トランジスタの何倍もの強制電流利得をもたらし、従って、さらに小さいベース電流で動作することができる。
【００７１】
従って、本発明の幾つかの実施形態による比較的高い電圧（例えば、約１０ｋＶを上回る）のＳｉＣダーリントン・トランジスタは、ＳｉＣ ＢＪＴに類似の順電圧降下をもたらし得るが、ＳｉＣ ＢＪＴよりも遥かに高い電流利得を示すことができ、小さいベース電流を可能にし、ドライバ回路の電力消費を減らすことができる。従って、本発明の幾つかの実施形態によるダーリントン・トランジスタは、電力スイッチング装置及び／又はセンサのような高電力、高温の用途に対して魅力的なものとなり得る。
【００７２】
図１−図９を参照しながら前述した本発明の実施形態は、本明細書で説明したダーリントン対をもたらすワイドバンドギャップ・バイポーラ・トランジスタのモノリシック統合又はハイブリッド結合によって実現することができる。本明細書で用いられる「ハイブリッド」デバイスは、２つの別個のバイポーラ・トランジスタの、例えばカスケード構成における結合を指すことができる。「モノリシック」デバイスは、両方のバイポーラ・トランジスタが同じ半導体チップ及び／又は基板内に作成されたデバイスを指すことができる。本発明の幾つかの実施形態によるパッケージ化電力デバイスは、本明細書で説明されたバイポーラ・トランジスタのモノリシック及びハイブリッド結合の両方を含むことができる。
【００７３】
上記の実施形態は、特定の図面を参照しながら説明したが、本発明の幾つかの実施形態は付加的な及び／又は介在する層、構造体、又は要素を含むことができ、及び／又は、特定の層、構造体、又は要素を削除することができることを理解すべきである。より一般的には、前記は本発明の例証であり、本発明を限定するものと解釈すべきではならない。本発明の幾つかの例示的な実施形態を説明したが、当業者であれば、本発明の新規な教示及び利点から実質的に逸脱せずに、例示的な実施形態において、多くの修正が可能であることを容易に認識するであろう。従って、そのような修正の全てが、特許請求の範囲において定められる本発明の範囲に含まれることが意図されている。従って、前記は、本発明の例証であり、本発明を開示された特定の実施形態に限定するものと解釈すべきではないこと、並びに、開示された実施形態への修正及び他の実施形態が、添付の特許請求の範囲内に含まれることが意図されることを理解すべきである。本発明は、以下の特許請求の範囲、及びその中に含まれる特許請求の範囲の等価物によって定められる。
【符号の説明】
【００７４】
１０、１０’’’：ワイドバンドギャップ２段ダーリントン・トランジスタ
１０ｂ、１２Ａｂ、１２Ｂｂ、１６ｂ、１８ｂ、８０ｂ、１００ｂ、１１２ｂ、１１６ｂ、１１２Ａｂ、１１２Ｂｂ、８００ｂ：ベース端子
１０ｃ、１２ｃ、１２Ａｃ、１２Ｂｃ、１６ｃ、１８ｃ、８０ｃ、１００ｃ、１１２ｃ、１１６ｃ、１１２Ａｃ、１１２Ｂｃ、８００ｃ：コレクタ端子
１０ｅ、１２ｅ、１２Ａｅ、１２Ｂｅ、１８ｅ、８０ｅ、１００ｗ、１１２ｅ、１１６ｅ、１１２Ａｅ、１１２Ｂｅ、８００ｅ：エミッタ端子
１２：ワイドバンドギャップ・バイポーラＮＰＮドライバ・トランジスタＱ１
１２Ａ：ワイドバンドギャップ・バイポーラＮＰＮドライバ・トランジスタＱ１Ａ
１２Ｂ：ワイドバンドギャップ・バイポーラＮＰＮドライバ・トランジスタＱ１Ｂ
１６：ワイドバンドギャップ・バイポーラＮＰＮ出力トランジスタＱ２
１８、１１８：アバランシェＢＪＴＱ３
３０：外部駆動回路
５２：ｎ型４Ｈ−ＳｉＣ基板
５４：ｎ-ドリフト層
５４’、 ５６’：ｐ+領域
５６：ｐ型ベース層
５６’：ｐ+領域
５６”：ｎ型領域
５６ｄ、５６ｄ1、５６ｄ2、５６ｏ：メサ
５８：ｎ+エミッタ層
５８ａ：エミッタ領域
５８ｄ、５８ｄ1、５８ｄ2、５８ｏ：エミッタ・フィンガ
６０、６０Ａ、６０Ｂ：トレンチ
８０：ワイドバンドギャップ３段ダーリントン・トランジスタ
１００：１０ｋＶ型ＳｉＣダーリントン・トランジスタ・ユニットセル
１００’、１００”、１００’’’：ダーリントン・トランジスタ
１１２、１１２’、１１２”、１１２Ａ、１１２Ｂ：ドライバＢＪＴ
１１６、１１６’、１１６”、１１６’’’：出力ＢＪＴ
１１５Ａ、１１５Ｂ：導電配線
１９０：接合終端延長
１９５：ダーリントンダイ
３００、３１０、４０５、４１５：線
８００：１０ｋＶ型３段ＳｉＣダーリントン・トランジスタ・ユニットセル
【技術分野】
【０００１】
本発明は、マイクロ電子デバイスに関し、より具体的には、電力トランジスタ及び関連する製造方法に関する。
【背景技術】
【０００２】
電力デバイスは、大電流を伝え、高電圧を維持するのに広く使用される。例えば、モータ駆動装置、電化製品制御、ロボット工学、照明設備安定器、及び他の用途における回路は、大電流を伝え、高い阻止電圧を維持することができる半導体スイッチング装置を必要とすることが多い。電力デバイスの１つの型としてバイポーラ接合トランジスタ（ＢＪＴ）がある。バイポーラ接合トランジスタは、比較的大きな電流密度を扱い且つ比較的高い阻止電圧を維持する機能のために、多くの大電力用途のための最適なスイッチング装置である。
【０００３】
ＢＪＴは、典型的には、互いに近接した２つの逆向きのｐ−ｎ接合を有する半導体材料を含む。従って、ＢＪＴは、「ｎ−ｐ−ｎ」又は「ｐ−ｎ−ｐ」トランジスタと呼ぶことができる。動作中、電荷キャリアが一方のｐ−ｎ接合に隣接した、エミッタと呼ばれる第１の導電型の半導体材料の領域に入る。大部分の電荷キャリアは、他方のｐ−ｎ接合に隣接した、コレクタと呼ばれる第１の導電型の半導体領域からデバイスを出る。ベースと呼ばれる半導体材料の第３の領域がコレクタとエミッタの間に配置され、コレクタ及びエミッタの導電型とは逆の導電型を有する。ＢＪＴの２つのｐ−ｎ接合は、コレクタがベースと接触する場所及びエミッタがベースと接触する場所に形成される。
【０００４】
ＢＪＴは、トランジスタのベースに電流を流すことにより「オン」にされる（即ち、電流がエミッタからコレクタに流れるようにバイアスをかけられる）点で電流制御デバイスである。電流がベースに注入される又はそこから取り出されるとき、ＢＪＴがｎ−ｐ−ｎであるか又はｐ−ｎ−ｐであるかに応じて、エミッタからコレクタに移動することができる電荷キャリア、即ち電子又は正孔の流れに影響を及ぼし得る。ＢＪＴのベースに小電流を流すことによって、それに比例して大電流がエミッタからコレクタに流れる。典型的には、ＢＪＴは、デバイスをオン状態に維持するのに比較的大きなベース電流（例えば、コレクタ電流の５分の１から１０分の１）を必要とし得る。高電力ＢＪＴは大きなコレクタ電流を有するので、それらはまた相当なベース電流を必要とする。高電力ＢＪＴが必要とし得る比較的大きなベース電流を供給するのに、比較的複雑な外部駆動回路が必要になり得る。これらの駆動回路は、トランジスタをその「オン」及び「オフ」状態の間で切替えるＢＪＴのベースに選択的に電流を供給するのに用いられる。ＢＪＴの構造及び動作の詳細は、非特許文献１に述べられる。
【０００５】
デバイスを構成する材料が、デバイスの操作性及び有用性の一助となり得る。例えば、従来のＢＪＴは、一般的にはシリコン（Ｓｉ）で形成されるが、ガリウムヒ素（ＧａＡｓ）及びインジウムリン（ＩｎＰ）を含むこともできる。炭化シリコン（ＳｉＣ）もまたＢＪＴの材料として用いられる。ＳｉＣは、潜在的に有利な半導体特性、例えば、広いバンドギャップ、高い電界破壊強度、高い熱伝導性、高い融点及び高い飽和電子ドリフト速度を有する。従って、例えばＳｉなどの他の半導体材料内に形成されたデバイスと比べて、ＳｉＣ内に形成された電子デバイスは、より高温、高い電力密度、より高速、より高い電力レベル及び／又は高い放射密度の下で動作する能力を有することができる。ＳｉＣ ＢＪＴは、例えば、Ｐａｌｍｏｕｒ他に付与された特許文献１及びＳｉｎｇｈ他に付与された特許文献２に述べられる。
【０００６】
比較的高い電流密度における比較的低いオン抵抗、オン抵抗の正温度係数（ＰＴＣ）、及び／又は比較的速いスイッチング速度のようなデバイス特性のために、ＳｉＣ電力バイポーラ接合トランジスタを高電力システム内で用いることが望ましいことがある。例えばゲート酸化物の不存在のために、ＳｉＣ ＢＪＴは、高温及び／又は比較的過酷な環境で動作する可能性を有し得る。しかしながら、ＳｉＣ ＢＪＴは、一般的に連続的なベース電流を必要とする。また、ＳｉＣ ＢＪＴは比較的高い電流利得をもたらすことができるが、オープンベースの降伏電圧が著しく低下することがある。ＳｉＣ ＢＪＴの電流利得はまた、ベース内、ベース・エミッタ空隙電荷領域内の再結合及び／又は表面再結合によって制限されることもある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第４，９４５，３９４号
【特許文献２】米国特許第６，２１８，２５４号
【非特許文献】
【０００８】
【非特許文献１】B. Streetman著、"Solid State Electronic Devices"、第２版、７章、１９８０年
【発明の概要】
【０００９】
本発明の幾つかの実施形態によると、パッケージ化電子デバイスが、ベース端子、コレクタ端子及びエミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタと、ベース端子、コレクタ端子及びエミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタとを含む。出力トランジスタのコレクタ端子がドライバ・トランジスタのコレクタ端子に結合され、出力トランジスタのベース端子がドライバ・トランジスタのエミッタ端子に結合されてダーリントン対をもたらす。平面図において、出力トランジスタの面積はドライバ・トランジスタの面積よりも少なくとも３倍大きい。
【００１０】
幾つかの実施形態において、出力トランジスタのドライバ・トランジスタに対する面積比は、約３：１から約５：１までの間とすることができる。例えば、幾つかの実施形態において、出力トランジスタのドライバ・トランジスタに対する面積比は、約５：１とすることができる。デバイスの阻止電圧は、約５キロボルト（ｋＶ）より高くすることができる。
【００１１】
幾つかの実施形態において、本デバイスは、出力トランジスタのベース端子に結合されたベース端子と、出力トランジスタのコレクタ端子に結合されたコレクタ端子と、出力トランジスタのエミッタ端子に接続されたエミッタ端子とを有するワイドバンドギャップ・バイポーラ・アバランシェ・トランジスタをさらに含むことができる。
【００１２】
幾つかの実施形態において、パッケージ化電力電子デバイスは、第１の導電型の基板を含むことができる。この基板は、ドライバ及び出力トランジスタのコレクタ端子をもたらす共通コレクタ端子を上に含むことができる。第１の導電型のドリフト層が、共通コレクタ端子とは反対の側の基板上に設けられる。このドリフト層は、基板よりも低いキャリア濃度を有することができる。第１の導電型とは逆の第２の導電型のベース層が、基板とは反対の側のドリフト層上に設けられる。このベース層は、第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部に含むことができる。第１のメサは、その上にドライバ・トランジスタのベース端子を含むことができ、第２のメサは、その上に出力トランジスタのベース端子を含むことができる。第１の導電型のエミッタ層が、ドリフト層とは反対の側のベース層上に設けられる。このエミッタ層は第１及び第２の電気的に絶縁された部分を含むことができる。第１の部分は、その上にドライバ・トランジスタのエミッタ端子を含むことができ、第２の部分は、その上に出力トランジスタのエミッタ端子を含むことができる。
【００１３】
幾つかの実施形態において、トレンチはベース層の第１のメサと第２のメサとを約４μｍ又はそれより少ない距離だけ分離して、ドライバ・トランジスタと出力トランジスタを約１０ｋＶ又はそれより小さい電圧において電気的に絶縁することができる。
【００１４】
幾つかの実施形態において、トレンチはドライバ・トランジスタの周囲を囲むことができる。第２の導電型の接合終端延長領域が出力トランジスタの周囲を囲むことができる。
【００１５】
幾つかの実施形態において、ドリフト層は、ベース層の第１のメサに隣接するトレンチの底部における第２の導電型の第１の領域と、ベース層の第２のメサに隣接するトレンチの底部における第２の導電型の第２の領域とを含むことができる。
【００１６】
幾つかの実施形態において、トレンチはベース層を完全に貫通するように延びないことがある。第１の導電型の領域を、第１のメサと第２のメサとの間のトレンチの底部におけるベース層内に設けることができる。この領域は、ドライバ・トランジスタと出力トランジスタを互いに電気的に絶縁するのに十分なドーパント濃度を有することができる。
【００１７】
幾つかの実施形態において、第１の導電型の領域を、出力トランジスタのベース端子に隣接するベース層の第２のメサの内部に設けることができる。この第１の導電型の領域は、エミッタ層の第２の部分の上の出力トランジスタのエミッタ端子に電気的に接続することができる。ベース層内部の第１の導電型の領域とドリフト層の間のベース層の部分は、エミッタ層の第２の部分とドリフト層の間のベース層の部分よりも薄くして、デバイスの活性領域内に非破壊的アバランシェ電流路を設けることができる。
【００１８】
幾つかの実施形態において、ドライバ及び出力トランジスタは炭化シリコン（ＳｉＣ）デバイスとすることができ、パッケージ化電力電子デバイスは、室温において約３００を上回る電流利得を有することができる。パッケージ化電力電子デバイスの電流利得は、出力トランジスタのコレクタ電流密度が増加するに連れて増加することができ、パッケージ化電力電子デバイスの電流利得は、デバイスの動作温度が上昇するに連れて減少し得る。
【００１９】
幾つかの実施形態において、ドライバ・トランジスタは第２のドライバ・トランジスタとすることができ、デバイスは、ベース端子、コレクタ端子、及びエミッタ端子を有する第１のドライバ・トランジスタをさらに含むことができる。第１のドライバ・トランジスタのエミッタ端子は、第２のドライバ・トランジスタのベース端子に結合することができ、第１のドライバ・トランジスタのコレクタ端子は、第２のドライバ・トランジスタ及び出力トランジスタのコレクタ端子に結合することができる。第１のドライバ・トランジスタ、第２のドライバ・トランジスタ、及び出力トランジスタは、炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタとすることができ、デバイスは、約１０，０００を上回る電流利得を有することができる。
【００２０】
本発明のさらに別の実施形態により、パッケージ化電力電子デバイスの製造方法は、基板上のベース端子、コレクタ端子、及びエミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタを準備することと、基板上のベース端子、コレクタ端子、及びエミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタを準備することとを含む。出力トランジスタのコレクタ端子は、ドライバ・トランジスタのコレクタ端子に結合され、出力トランジスタのベース端子は、ドライバ・トランジスタのエミッタ端子に結合されてダーリントン対がもたらされる。平面図において、出力トランジスタの面積はドライバ・トランジスタの面積よりも少なくとも３倍大きい。
【００２１】
幾つかの実施形態において、出力トランジスタのドライバ・トランジスタに対する面積比は約３：１から約５：１までの間にすることができる。例えば、幾つかの実施形態において、出力トランジスタのドライバ・トランジスタに対する面積比は約５：１とすることができる。デバイスの阻止電圧は約５キロボルト（ｋＶ）よりも高くすることができる。
【００２２】
幾つかの実施形態において、基板は第１の導電型とすることができ、その上に、ドライバ及び出力トランジスタのコレクタ端子をもたらす共通コレクタ端子を含むことができる。第１の導電型のドリフト層を共通コレクタ端子とは反対の側の基板上に設けることができる。このドリフト層は、基板よりも低いキャリア濃度を有することができる。第１の導電型とは逆の第２の導電型のベース層を、基板とは反対の側のドリフト層上に設けることができる。このベース層は、第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部に有することができる。第１のメサは、その上にドライバ・トランジスタのベース端子を含むことができ、第２のメサは、その上に出力トランジスタのベース端子を含むことができる。第１の導電型のエミッタ層を、ドリフト層とは反対の側のベース層上に設けることができる。このエミッタ層は、第１及び第２の電気的に絶縁された部分を含むことができる。第１の部分は、その上にドライバ・トランジスタのエミッタ端子を含むことができ、第２の部分は、その上に出力トランジスタのエミッタ端子を含むことができる。
【００２３】
幾つかの実施形態において、基板は、約８度軸外しでカットされた４Ｈ−ＳｉＣ基板とすることができる。ドリフト層、ベース層、及びエミッタ層は基板上にエピタキシャルに成長させることができる。第１の導電型のドリフト層を基板上に成長させることができ、このドリフト層は、約５×１０14ｃｍ-3のドーパント濃度を有することができる。第２の導電型のベース層をドリフト層上に成長させることができ、このベース層は、約６×１０17ｃｍ-3のドーパント濃度を有することができる。
【００２４】
幾つかの実施形態において、エミッタ端子はオーミック・ニッケル・コンタクトとすることができ、ベース端子はオーミック・アルミニウム／チタン・コンタクトとすることができる。
【００２５】
幾つかの実施形態において、ベース層は、ドリフト層上に形成することができ、エミッタ層は、ドリフト層とは反対の側のベース層上に形成することができ、エミッタ層をエッチングして、第１及び第２の電気的に絶縁されたそれの部分を定め、ベース層の部分を露出させることができる。ベース層の露出部分をエッチングして、第１及び第２の電気的に絶縁されたそれのメサを定めるトレンチを内部に設けることができる。
【００２６】
幾つかの実施形態において、トレンチは、ドライバ・トランジスタの周囲を囲むことができる。第２の導電型の接合終端延長領域を出力トランジスタの周囲を囲むように設けることができる。
【００２７】
幾つかの実施形態において、第２の導電型の第１の領域を、ベース層の第１のメサに隣接するトレンチの底部におけるドリフト層内に形成することができ、第２の導電型の第２の領域を、ベース層の第２のメサに隣接するトレンチの底部におけるドリフト層内に形成することができる。
【００２８】
幾つかの実施形態において、トレンチは、ベース層を完全に貫通するように延びないことがある。第１の導電型の領域を、第１のメサと第２のメサとの間のトレンチの底部におけるベース層内に設けることができる。この領域は、ドライバ・トランジスタと出力トランジスタを互いに電気的に絶縁するのに十分なドーパント濃度を有することができる。
【００２９】
幾つかの実施形態において、第２の導電型の領域を、ベース層の第１及び第２のメサ内の端部に注入形成することができる。注入領域は、ベース層の他の領域よりも高いドーパント濃度を有することができる。ドライバ・トランジスタのベース端子は、第１のメサの注入領域上に設けることができ、出力トランジスタのベース端子は、第２のメサの注入領域上に設けることができる。ベース層内の第２の導電型の注入領域の幅は、エミッタ層の第１又は第２の部分の幅の約半分より小さくすることができる。
【００３０】
幾つかの実施形態において、第１の導電型の領域を、出力トランジスタのベース端子に隣接するベース層の第２のメサ内に形成することができる。この第１の導電型の領域は、エミッタ層の第２の部分の上の出力トランジスタのエミッタ端子に電気的に接続することができる。第１の導電型の領域とドリフト層の間の距離は、エミッタ層の第２の部分とドリフト層の間の距離よりも小さくして、デバイスの活性領域内に非破壊的アバランシェ電流路を設けることができる。
【００３１】
幾つかの実施形態において、ドライバ・トランジスタは、第２のドライバ・トランジスタとすることができ、それに隣接して基板上に、ベース端子、コレクタ端子、及びエミッタ端子を有する第１のドライバ・トランジスタを設けることができる。第１のドライバ・トランジスタのエミッタ端子は、第２のドライバ・トランジスタのベース端子に結合することができ、第１のドライバ・トランジスタのコレクタ端子は、第２のドライバ・トランジスタ及び出力トランジスタのコレクタ端子に結合することができる。
【００３２】
本発明のさらに別の実施形態によると、ワイドバンドギャップ・ダーリントン・トランジスタは、コレクタ、エミッタ及びベースを有する第１の炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）と、第１のＳｉＣ ＢＪＴのコレクタに結合されたコレクタ及び第１のＳｉＣ ＢＪＴのベースに結合されたエミッタを有し、それに電流を供給するように構成された第２のＳｉＣ ＢＪＴとを含む。第１のＳｉＣ ＢＪＴの第２のＳｉＣ ＢＪＴに対する面積比は、約３：１と約５：１の間である。
【００３３】
幾つかの実施形態において、ダーリントン・トランジスタは、第１のＳｉＣ ＢＪＴのコレクタ、エミッタ、及びベースに、それぞれ接続された、コレクタ、エミッタ、及びベースを有する第３のＳｉＣ ＢＪＴをさらに含むことができる。
【００３４】
幾つかの実施形態において、ダーリントン・トランジスタは、第１のＳｉＣ ＢＪＴのコレクタに結合されたコレクタと、第２のＳｉＣ ＢＪＴのベースに結合され、それに電流を供給するように構成されたエミッタと、外部駆動回路に結合されるように構成されたベースとを有する第３のＳｉＣ ＢＪＴをさらに含むことができる。
【図面の簡単な説明】
【００３５】
【図１Ａ】本発明の幾つかの実施形態による２段ダーリントン・トランジスタを示す概略的な回路図である。
【図１Ｂ】本発明の幾つかの実施形態による２段ダーリントン・トランジスタを示す断面図である。
【図１Ｃ】本発明の幾つかの実施形態による２段ダーリントン・トランジスタを平面図で示す画像である。
【図２】本発明の幾つかの実施形態による２段ダーリントン・トランジスタの出力特性を単一ＢＪＴと比較して示すグラフである。
【図３】本発明の幾つかの実施形態による２段ダーリントン・トランジスタの電流利得対コレクタ電流密度を単一のＢＪＴと比較して示すグラフである。
【図４】本発明の幾つかの実施形態による２段ダーリントン・トランジスタの電流利得及びオン抵抗の温度依存性を示すグラフである。
【図５】本発明のさらに別の実施形態による２段ダーリントン・トランジスタ・ユニットセルを示す断面図である。
【図６】本発明のさらに別の実施形態による２段ダーリントン・トランジスタ・ユニットセルを示す断面図である。
【図７Ａ】本発明のさらに別の実施形態による２段ダーリントン・トランジスタ・ユニットセルを示す概略的な回路図である。
【図７Ｂ】本発明のさらに別の実施形態による２段ダーリントン・トランジスタ・ユニットセルを示す断面図である。
【図８Ａ】本発明のさらに別の実施形態による３段ダーリントン・トランジスタを示す回路図である。
【図８Ｂ】本発明のさらに別の実施形態による３段ダーリントン・トランジスタ・ユニットを示す断面図である。
【図９】本発明のさらに別の実施形態による３段ダーリントン・トランジスタの出力特性を、本発明の幾つかの実施形態による２段ダーリントン・トランジスタと比較して示すグラフである。
【発明を実施するための形態】
【００３６】
本発明が、本発明の実施形態を示す添付図面を参照しながら、以下に詳述される。しかしながら、本発明は、多くの異なる形態で具体化することができ、本明細書で説明される実施形態に限定されるものとして解釈すべきではない。寧ろ、これらの実施形態は、本開示が完全かつ徹底的になるように、そして本発明の範囲を当業者に十分に伝えるように提供される。図面において、層及び領域のサイズ及び相対的サイズは、明確にするために誇張されていることがある。
【００３７】
要素又は層が別の要素又は層の「上に（ｏｎ）」ある、これに「接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「結合される（ｃｏｕｐｌｅｄ ｔｏ）」と言われるとき、その要素又は層が、直接他の要素又は層の上にあり、接続され、又は結合されてもよく、或いは、介在する要素又は層が存在してもよいことが理解されるであろう。対照的に、要素又は層が、別の要素又は層の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」ある、これに「直接接続される（ｄｉｒｅｃｔｏｒｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「直接結合される（ｄｉｒｅｃｔｏｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と言われるとき、介在する要素又は層は存在しない。本明細書で用いられる「及び／又は（ａｎｄ／ｏｒ）」という用語は、列挙された関連項目の１つ又はそれ以上のいずれかの及び全ての組み合わせを含む。全体を通して、同様の番号は同様の要素を意味する。
【００３８】
本明細書において、用語「第１の（ｆｉｒｓｔ）」及び「第２の（ｓｅｃｏｎｄ）」という用語が、種々の領域、層及び／又は区域を記述するのに用いられているが、これらの領域、層及び／又は区域は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの領域、層又は区域を別の領域、層又は区域から区別するためだけに用いられる。従って、本発明の範囲から逸脱することなく、下記に述べられる第１の領域、層又は区域を、第２の領域、層又は区域と呼ぶことができ、同様に第２の領域、層又は区域を第１の領域、層又は区域と呼ぶことができる。
【００３９】
さらに、例えば、「下方（ｌｏｗｅｒ）」又は「底部（ｂｏｔｔｏｍ）」及び「上方（ｕｐｐｅｒ）」又は「上部（ｔｏｐ）」という相対的な用語は、本明細書においては、図に示されるような１つの要素の別の要素に対する関係を説明するのに用いることができる。相対的な用語は、図に示される配向に加えて、デバイスの異なる配向を含むように意図されることが理解されるであろう。例えば、図のデバイスがひっくり返された場合、他の要素の「下方」側にあるものとして説明された要素は、他の要素の「上方」側に配向されることになる。従って、「下方」という例示的な用語は、図の特定の配向に応じて、「下方」及び「上方」の両方の配向を含み得る。同様に、１つの図の中のデバイスがひっくり返された場合、他の要素の「下方」又は「下」にあるものとして説明された要素は、他の要素の「上方」に配向されることになる。従って、「下方」又は「下」という例示的な用語は、上方及び下方の両方の配向を含むことができる。
【００４０】
本明細書で用いられる用語は、特定の実施形態だけを説明するためのものであり、本発明を限定することを意図したものではない。本明細書で用いられる単数形「ａ」、「ａｎ」及び「ｔｈｅ）は、文脈により明らかに特段の定めがない限り、複数形も同様に含むことを意図したものである。さらに、「備える（ｃｏｍｐｒｉｓｅ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、は本明細書で用いられるとき、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つ又はそれ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらの群の存在又は追加を排除するものではないことがさらに理解されるであろう。
【００４１】
本発明の実施形態が、本発明の理想的な実施形態の概略図である断面図を参照しながら本明細書に説明される。そのため、例えば、製造技術及び／又は公差の結果として、図の形態からの変形物も予想される。従って、本発明の実施形態は、本明細書で示される特定の領域の形状に限定されると解釈されるべきではなく、例えば、製造の結果生じる形状のずれを含む。例えば、矩形として示され又は説明される領域は、通常の製造の公差に起因する丸い又は湾曲した構造部を有し得る。従って、図に示される領域は、本質的に概略的なものであり、それらの形状は、デバイスの領域の正確な形状を示すことを意図したものではなく、本発明の範囲を限定することを意図したものではない。
【００４２】
特に別段の定めがない限り、本明細書で用いられる全ての用語（技術的及び科学的用語を含む）は、本発明が属する技術分野の当業者によって一般的に理解されるものと同じ意味を有する。さらに、一般的に用いられる辞書において定義されるもののような用語は、本開示及び関連技術分野の文脈におけるそれらの意味と一致する意味を有するものと解釈すべきであり、本明細書において明示的にそのように定義されない限り、理想的又は過度に形式的な意味で解釈されるべきではないことがさらに理解されるであろう。
【００４３】
本明細書でダーリントン・トランジスタとも呼ぶダーリントン対を設けるように接続された２つ又はそれ以上のＳｉＣ ＢＪＴを用いることによって、ＳｉＣ ＢＪＴの電流利得のさらなる向上を達成することができる。ＳｉＣダーリントン・トランジスタは、より大きな電流利得をもたらすことができるが、ＳｉＣ ＢＪＴと比較すると、増大した順電圧降下（例えば、約２．７Ｖよりも大きい）を有し、これによりＳｉＣダーリントン・トランジスタが、低電圧用途（例えば、約５ｋＶ未満）には魅力的でなくなることがある。しかしながら、トランジスタが通常高い順電圧で動作することがある高電圧用途（例えば、例えば、約５−１０ｋＶより高い）においては、ＳｉＣダーリントン・トランジスタのオフセット又は増大した順電圧降下は、一般に許容可能である。
【００４４】
従って、本発明の幾つかの実施形態は、１０ｋＶ型ＳｉＣ ＢＪＴのものと類似した順電圧降下を有するが、室温でより高い電流利得（例えば、幾つかの実施形態においては、約３３６の電流利得）を有する１０ｋＶ型４Ｈ−ＳｉＣバイポーラ・ダーリントン・トランジスタを提供する。従って、本発明の幾つかの実施形態によるＳｉＣバイポーラ・ダーリントン・トランジスタの電流利得は、１０ｋＶ型ＳｉＣ ＢＪＴのものよりも１０倍より多く高くなり得る。本発明の幾つかの実施形態によるダーリントン・トランジスタのオン抵抗及び電流利得の温度依存性もまた、以下により詳細に説明される。
【００４５】
図１Ａは、本発明の幾つかの実施形態によるワイドバンドギャップ２段ダーリントン・トランジスタ１０を示す回路図である。このようなワイドバンドギャップ・デバイスは、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、及び／又は他のＩＩＩ族窒化物材料などのワイドバンドギャップ材料の活性半導体層を含む。図１Ａに示すように、ワイドバンドギャップ・バイポーラＮＰＮトランジスタＱ１ １２は、ドライバ・トランジスタとして機能し、一方、ワイドバンドギャップ・バイポーラＮＰＮ出力トランジスタＱ２ １６は、ドライバ・トランジスタＱ１ １２に結合されて、ベース端子１０ｂ、コレクタ端子１０ｃ、及びエミッタ端子１０ｅを有するダーリントン・トランジスタ１０を形成する。具体的には、出力トランジスタＱ２ １６のコレクタ端子１６ｃが、ドライバ・トランジスタＱ１ １２のコレクタ端子１２ｃに結合され、出力トランジスタＱ２ １６のベース端子１６ｂが、ドライバ・トランジスタＱ１ １２のエミッタ端子１２ｃに結合され、ダーリントン対がもたらされる。ワイドバンドギャップ・ダーリントン・トランジスタ１０にはカスケード構成が用いられ、この場合ドライバ・トランジスタＱ１ １２が比較的小さいフットプリントを有し、出力トランジスタＱ２ １６が比較的大きいフットプリントを有する。本明細書で用いられるデバイスの「フットプリント」は、平面図におけるデバイスの面積、例えば、半導体基板に垂直な角度で上からデバイスを見たときの面積を指す。そのような構成は、トランジスタ１２及び１６のモノリシック統合又はハイブリッド結合によって達成することができる。ワイドバンドギャップ・ダーリントン・トランジスタ１０は、単一のバイポーラ接合トランジスタ（ＢＪＴ）と比較して、小さいベース電流で作動させることができ、これにより外部駆動回路３０のエネルギー消費を減らすことができる。
【００４６】
図１Ｂは、本発明の幾つかの実施形態による１０ｋＶ型ＳｉＣダーリントン・トランジスタ・ユニットセル１００の断面図を示す。図１Ｃは、図１Ｂの１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００を含むパッケージを、平面図で示す画像である。図１Ｂ及び図１Ｃに示すように、１０ｋＶ型ＳｉＣダーリントン・トランジスタ・ユニットセル１００は、比較的小さなＳｉＣドライバＢＪＴ１１２によって駆動される比較的大きなＳｉＣ出力ＢＪＴ１１６を含む。出力ＢＪＴ１１６は、デバイスの面積の大部分を占める。以下で詳しく述べられるように、出力ＢＪＴ１１６の平面図の面積、即ちフットプリントは、ドライバＢＪＴ１１２のそれよりも約３倍から５倍まで大きくすることができる。幾つかの実施形態において、出力ＢＪＴ１１６の平面図の面積は、ドライバＢＪＴ１１２のものよりも少なくとも３倍、４倍、又は５倍大きくすることができる。
【００４７】
図１Ｂに示すように、本発明の幾つかの実施形態によると、１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００は、バルク単結晶ｎ型４Ｈ−ＳｉＣ基板５２の上に形成されたモノリシック構造体として実装することができる。図１Ｂの右側は出力ＢＪＴ１１６の断面を示し、図１Ｂの左側はドライバＢＪＴ１１２の断面を示す。ＢＪＴ１１２及び１１６の両方が２５μｍのセルピッチを有することができる。ＢＪＴ１１２及び１１６の層５４、５６、及び５８は、ｎ型４Ｈ−ＳｉＣ基板５２の上に成長させることができ、全ての層は１回のエピタキシャルの実行で成長させることができる。幾つかの実施形態において、基板５２は、その上に層５４、５６、及び／又は５８を成長させる前に、約８度の軸外しでカットすることができる。本明細書で用いられる「軸外し（ｏｆｆ−ａｘｉｓ）」という用語は、他の表面又は平面に対する基板表面の傾きを指す。
【００４８】
具体的には、ｎ型導電性ＳｉＣの層を基板５２の上面に設けてｎ-ドリフト層５４を形成することができる。基板５２のキャリア濃度は、ｎ-ドリフト層５４のキャリア濃度よりも高い。従って、ＳｉＣ基板５２は、ｎ+基板と呼ぶことができる。ｎドリフト層５４は約１２８μｍの厚さにすることができ、例えば、約５．３×１０14ｃｍ-3のドーパント濃度を有することができる。これと対照的に、従来の１０ｋＶデバイス内のドリフト層のドーパント濃度は、約５．３×１０15ｃｍ-3又はそれより大きいオーダーのものとすることができる。ｐ型ベース層５６が、ｎ-ドリフト層５４の上に設けられる。ｐ型ベース層５６は、例えば、ｎ-ドリフト層５４の成長に続いてエピタキシャル成長させることができ、約０．５μｍの厚さを有するｐ型導電性ＳｉＣ層を含むことができる。ｐ型ベース層５６は、例えば、約６×１０17ｃｍ-3の濃度にドープすることができ、ベース・コンタクト用の高いドーパント濃度を有するｐ+領域５６’を内部に含むことができる。ｎ+ＳｉＣエミッタ層５８が、ｐ型ベース層５６上に設けられる。ｎ+エミッタ層５８は約２μｍの厚さにすることができ、例えば窒素で高濃度にドープすることができる。キャリア濃度に関して、上記のｐ+及びｎ+導電型領域並びにエピタキシャル層は、余分な製造欠陥をもたらすことなく、可能な限り高濃度にドープすることができる。ｐ型領域を生成するのに適したドーパントには、アルミニウム、ホウ素又はガリウムが含まれる。ｎ型領域を生成するのに適したドーパントには、窒素及びリンが含まれる。
【００４９】
さらに図１Ｂを参照すると、ｎ+エミッタ層５８は、例えば、反応性イオン・エッチング（ＲＩＥ）を用いてパターン化し、それぞれドライバＢＪＴ１１２及び出力ＢＪＴ１１６のエミッタ「フィンガ」５８ｄ及び５８ｏを形成することができる。エミッタ・フィンガ５８ｄ／５８ｏ及びｐ+領域５６’の幅は、それぞれ、約１０マイクロメートル（μｍ）及び約５μｍとすることができる。ベース層５６もまたパターン化して、ドライバＢＪＴ１１２と出力ＢＪＴ１１６を電気的に絶縁するトレンチ６０を設けることができる。具体的には、ベース層５６をエッチングして、約４μｍ又はそれより小さい間隔又はギャップ６０を有する電気的に絶縁されたメサ５６ｄ及び５６ｏを形成し、ＢＪＴ１１２及び１１６の両方がオフ状態で互いに遮蔽されるようにすることができる。幾つかの実施形態において、付加的なｐ+領域５４’を、図５に示すようにメサ５６ｄ及び５６ｏの各々に隣接するトレンチ６０のベース又は底部におけるｎ型ドリフト層内に、注入形成するか又は他の方法で設けて、ドライバＢＪＴ１１２’と出力ＢＪＴ１１６’との間の絶縁性を高め、それによってダーリントン・トランジスタ１００’の阻止電圧を高くすることができる。ｐ+領域５４’は、約２−３μｍ又はそれより小さい距離だけ離すことができる。他の実施形態においては、図６に示すように、ベース層５６をエッチングにより完全に貫通せずに、内部にトレンチ６０を定めることができ、低濃度にドープしたｎ型領域５６”を、メサ５６ｄとメサ５６ｏの間のトレンチ６０の底部においてベース層５６内に注入形成するか又は他の方法で設けて、ダーリントン・トランジスタ１００”のドライバＢＪＴ１１２”と出力ＢＪＴ１１６”との間の絶縁性をもたらすことができる。
【００５０】
図１Ｃに示すように、９００μｍの幅のｐ型接合終端延長（ＪＴＥ）１９０が、出力ＢＪＴ１１６の活性領域の外周の回りに実装されて、逆バイアス下において密集する電界が減少する。表面不動態化は、約１０００℃を上回る温度で約２時間湿式熱酸化を行い、続いて１時間のアルゴン・アニーリング、次に約３時間の約１１７５℃における酸化窒素（ＮＯ）再アニーリングを行うことによって行うことができる。熱酸化の後、１μｍの二酸化シリコン及び５００ｎｍの窒化シリコンをプラズマ強化化学気相堆積（ＰＥＣＶＤ）によって堆積させて熱不動態化層を保護することができる。
【００５１】
再び図１Ｂを参照すると、オーミック・コンタクトが、ｎ+炭化シリコン・エミッタ・フィンガ５８ｄ及び５８ｏ上に形成され、それぞれドライバ及び出力ＢＴＪ１１２及び１１６のエミッタ端子１１２ｅ及び１１６ｅを定める。オーミック・コンタクトはまたベース層５６のｐ+領域５６’上に形成され、それぞれドライバ及び出力ＢＴＪ１１２及び１１６のベース端子１１２ｂ及び１１６ｂを画定する。例えば、電界酸化物層をＰＥＣＶＤプロセスによってパターン化した後、オーミック・コンタクトをエミッタ層５８及びベース層５６上に、それぞれニッケル（Ｎｉ）膜及びアルミニウム／チタン（Ａｌ／Ｔｉ）膜を焼結することによって形成することができる。比較的厚いチタン／金層による２つの金属系を用いることができる。例えば、第１のメタライゼーションは、バスを通してベース領域５６’を接続することができ、第２のメタライゼーションは、インターディジタル型エミッタ・フィンガ５８ｄ／５８ｏを接続することができる。さらに、オーミック・コンタクトを基板５２の下面上に形成して、ドライバＢＴＪ１１２及び出力ＢＪＴ１１６の両方のコレクタ端子１１２ｃ／１１６ｃを設ける。
【００５２】
従って、図１Ｂの左側に示すように、ｎ型基板５２、ｎ型ドリフト層５４、ｐ型メサ５６ｄ、及びｎ型エミッタ・フィンガ５８ｄが、ドライバＢＪＴ１１２を定める。同様に、図１Ｂの右側に示すように、ｎ型基板５２、ｎ型ドリフト層５４、ｐ型メサ５６ｏ、及びｎ型エミッタ・フィンガ５８ｏが、出力ＢＪＴ１１６を定める。ｎ+基板５２上の、ドリフト層５４とは反対側のオーミック・コンタクト１１２ｃ／１１６ｃは、ドライバＢＴＪ１１２及び出力ＢＪＴ１１６の両方のコレクタ端子、並びに１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００のコレクタ端子１００ｃをもたらす。導電配線１１５は、出力ＢＪＴ１１６のベース端子１１６ｂをドライバＢＴＪ１１２のエミッタ端子１１２ｅに接続する。ベース層５６のｐ+領域５６’の上のコンタクト１１２ｂは、１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００のベース端子１００ｂをもたらし、エミッタ・フィンガ５８ｏ上のコンタクト１１６ｅは、１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００のエミッタ端子１００ｅをもたらす。
【００５３】
ドライバＢＴＪ１１２と比べての出力ＢＪＴ１１６の面積比は、本発明の幾つかの実施形態によるダーリントン・トランジスタの電流利得に影響を及ぼし得る。本明細書で用いられる「面積比」という用語は、平面図内でウェハ又は基板上の出力トランジスタのドライバ・トランジスタのものと比べた相対的なフットプリントを指す。例えば、比較的大きなドライバＢＪＴは、低電流密度において高い電流利得をもたらすが、利得は高電流密度において急激に減少することがある。本発明の幾つかの実施形態は、出力ＢＪＴ１１６の面積又はフットプリントがドライバＢＪＴ１１２のものより何倍も大きいＳｉＣダーリントン・トランジスタを提供する。例えば、幾つかの実施形態において出力ＢＪＴ１１６のドライバＢＪＴ１１２に対する面積比は約５：１とすることができ、他の形態においては、出力ＢＪＴ１１６のドライバＢＪＴ１１２に対する面積比は約４：１とすることができ、さらに他の実施形態においては、出力ＢＪＴ１１６のドライバＢＪＴ１１２に対する面積比は約３：１とすることができる。しかしながら、本発明の実施形態は、約３：１から約５：１までの出力−ドライバ・トランジスタ面積比を含むことができ、これは本明細書で説明する高い電流利得を提供するのに重要である。具体的には、構成する出力及びドライブトランジスタが約３：１から約５：１までの出力−ドライバ・トランジスタ面積比を有するダーリントン・トランジスタの電流利得は、約５：１より大きい出力−ドライバ・トランジスタ面積比を有するダーリントン対よりも大きい電流利得をもたらすことができ、かつ、約３：１より小さい出力−ドライバ・トランジスタ面積比を有するダーリントン対よりも大きい電流利得をもたらすことができる。従って、本発明の幾つかの実施形態によると、高い電流利得をもたらし、必要なベース電流を減らすためには、出力−ドライバ・トランジスタ面積比を本明細書で説明する臨界範囲内にする必要がある。
【００５４】
再び図１Ｃを参照すると、ダーリントンダイ１９５は約４．２ｎｍ×約４．２ｎｍのチップサイズを有し、約３．７ｍｍ2の活性領域（ダイ１９５上の出力ＢＪＴ１１６及びダイ１９５上のドライバＢＪＴ１１２の両方が占める面積を含む）を有することができる。以下で図２及び図３に示す実験結果に関連して説明するように、ＳｉＣダーリントン・トランジスタ１００とともに、同じウェハ上に比較のための類似のチップサイズのＳｉＣ ＢＪＴをまた作成した。
【００５５】
図２は、本発明の幾つかの実施形態による４Ｈ−ＳｉＣモノリシックダーリントン・トランジスタ（図１Ａ−図１Ｃのダーリントン・トランジスタのような）の室温（例えば、約２５℃）における順電流密度（Ｊ）−電圧（Ｖ）特性を、類似の面積のＳｉＣ ＢＪＴのＪ−Ｔ曲線と比較して示す。図２において、ＳｉＣ ＢＪＴは、ＩB,BJTの図示値の間を１０ｍＡ間隔として、約６０ｍＡの最大ベース電流ＩB,BJTを有し、一方、ＳｉＣダーリントン・トランジスタは、ＩB,Darlingtonの図示値の間を１ｍＡ間隔として、約５ｍＡの最大ベース電流ＩB,Darlingを有する。約３．５Ｖにおける４０ｍΩ・ｃｍ2の低い微分オン抵抗は、コレクタ−エミッタ電圧ＶCEが約２．７Ｖを上回るときに、ＳｉＣダーリントン対のドライバ及び出力ＢＪＴの両方が電圧飽和領域で動作することを示す。約３０Ａ／ｃｍ2より大きいコレクタ電流密度において、ＳｉＣダーリントン・トランジスタはＳｉＣ ＢＪＴと同様の順電圧降下（即ち、ＶCE）を示すが、その理由は、それら高電圧デバイスに対しては、ドリフト層抵抗が全体のオン抵抗を支配し得るからである。図２はまた「２００Ｗ／ｃｍ2」及び「３００Ｗ／ｃｍ2」とラベル付けされた線を含み、これらは、コレクタ電流密度及び順電圧降下の関数として平方センチメートル当たりに消散される電力を示す。約２００Ｗ／ｃｍ2のパッケージ電力消散限界において、ＳｉＣダーリントン・トランジスタは、約３７Ａ／ｃｍ2の電流密度で約５．２Ｖの順電圧を有し、これは約１４０ｍΩ・ｃｍ2の比オン抵抗を与える。動作電流密度は、約３００Ｗ／ｃｍ2のパッケージ電力消散限界においては約５０Ａ／ｃｍ2まで増加する。
【００５６】
さらに図２を参照すると、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタは、単一のＳｉＣ ＢＪＴよりも高い電流利得を与える。具体的には、本発明の幾つかの実施形態による電力ＳｉＣダーリントン・トランジスタは、飽和又は準飽和領域で動作することができ、この場合、順降下及びそれゆえに導電損失は低くなり得る。これらの動作条件下での電流利得は、通常は強制電流利得（βforced）と呼ばれる。強制電流利得βforcedは、近似的にドライバ・トランジスタ電流利得βdriverと出力トランジスタ電流利得βouputの積に等しいものとすることができ（例えば、βforced≒βdriver×βouput）、この場合ドライバ・トランジスタその活性領域において動作し、この場合出力トランジスタはその飽和又は準飽和領域で動作する。本明細書で用いられる、ドライバ及び出力トランジスタの「電流利得」という用語は、それらそれぞれのコレクタ電流（ＩC）のそれらそれぞれのベース電流（ＩB）に対する比を指す。換言すれば、βdriver＝ＩCdriver／ＩBdriver、及びβoutput＝ＩCoutput／ＩBoutputである。本発明の幾つかの実施形態によるダーリントン・トランジスタの強制電流利得βforced,Darlingtonは、近似的にＩCoutput／ＩBdriverに等しいものとすることができる。
【００５７】
図２に示すように、本発明の幾つかの実施形態によるダーリントン・トランジスタは、約３３６の強制電流利得βforced,Darlington、及び約２００Ｗ／ｃｍ2の電力消散密度において約４ｍＡのベース電流ＩBdriverを有し、これに比べて同じ条件下のＳｉＣ ＢＪＴの強制電流利得βforced,BJTは、約３０である。この利得は、本発明の幾つかの実施形態によるダーリントン・トランジスタのドライバ及び出力ＢＪＴの両方が活性領域で動作するとき、コレクタ電流レベルが高いほど高くなる可能性がある。例えば、本発明の幾つかの実施形態によるダーリントン・トランジスタについて、約１２０Ａ／ｃｍ2のコレクタ電流密度において、約１１００の強制電流利得が計測され、これに比べて同じ条件下のＳｉＣ ＢＪＴの強制電流利得は、約４３であった。従って、本発明の幾つかの実施形態によるダーリントン・トランジスタは、従来のＳｉＣ ＢＪＴの何倍もの強制電流利得を与える。それゆえに、本発明の幾つかの実施形態によるダーリントン・トランジスタは、高電圧用途において単一のＳｉＣ ＢＪＴと比べて低いベース電流で動作することができ、ドライバ回路の電力消費を減らすことができる。
【００５８】
本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタの阻止特性もまた図２に示す。本明細書で用いる場合、「阻止電圧」は、トランジスタがオフ状態にあるときに、トランジスタのコレクタとエミッタの間に、コレクタからエミッタに有意な漏れ電流が流れることなく印加することができる電圧を意味する。トランジスタの「降伏電圧」はオフ状態にあるトランジスタのコレクタとエミッタの間に印加されて、有意な漏れ電流が流れ始める電圧を意味する。具体的には、本発明の幾つかの実施形態によるダーリントン・トランジスタのオープンエミッタ阻止電圧（ＢＶCBO）は、約１ｍＡ／ｃｍ2未満の漏れ電流において約１０ｋＶと計測された。本発明の幾つかの実施形態によるダーリントン・トランジスタのオープンベース阻止電圧（ＢＶCEO）は、同じ漏れ電流において約９．５ｋＶより低かった。本発明の幾つかの実施形態によるダーリントン・トランジスタは、類似のダイサイズ有する同じ又は類似のウェハ上に作成された同程度のＢＪＴよりも約２ｋＶ低い逆阻止電圧を有し得ることが分かった。しかし、図５及び図６の構造体は、内部に埋め込まれたｐ型領域５４’及びｎ型領域５６”のためにドライバＢＪＴと出力ＢＪＴとの間の改善された絶縁をもたらし、これにより幾つかの実施形態において阻止電圧を上昇させることができる。
【００５９】
図３は、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタの、室温（例えば約２５℃）におけるコレクタ電流密度に対する活性領域内の電流利得の依存性をＳｉＣ ＢＪＴと比較して示すグラフである。図３に示すように、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタの電流利得（線３００で示され、説明書きは図３の左側）、及び、単一のＳｉＣ ＢＪＴの電流利得（線３１０で示され、説明書きは図３の右側）は、計測した電流密度範囲にわたってコレクタ電流密度と共に増加し続け、そのような高電圧デバイスに対しては空間電荷再結合が支配的であることを示す。しかしながら、図３は、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタの電流利得が、単一のＳｉＣ ＢＪＴの電流利得より１０倍を超えて大きいことを示す。従って、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタは、単一のＳｉＣ ＢＪＴと比べて小さいベース電流で動作し、同じ又は類似のコレクタ電流をもたらすことができ、これによりドライバ回路の電力消費を著しく減らすことができる。このことは、本発明の幾つかの実施形態によるＳｉＣダーリントン・トランジスタを、高電力高温用途に対してさらに魅力的なものにする。
【００６０】
図４は、本発明の幾つかの実施形態による１０ｋＶ型ＳｉＣダーリントン・トランジスタの強制電流利得βforced及び比オン抵抗Ｒsp,onの温度依存性を示すグラフである。図４に示すように、ダーリントン・トランジスタはオン抵抗Ｒsp,onに関して正の温度係数、及び電流利得βforcedに関して負の温度係数を有する。換言すれば、ダーリントン・トランジスタのオン抵抗Ｒsp,onは、ダーリントン・トランジスタの動作温度が上昇するに連れて増加し（線４０５で示され、説明書きは図４の左側）、一方、電流利得βforcedはダーリントン・トランジスタの動作温度が上昇するに連れて減少する（線４１５で示され、説明書きは図４の右側）。例えば、約２００℃において、本発明の幾つかの実施形態によるダーリントン・トランジスタの比オン抵抗Ｒsp,onは約５５０ｍΩ・ｃｍ2まで増加し、強制電流利得βforcedは約１３５まで減少する。オン抵抗Ｒsp,onの増加は、高温におけるドリフト層内の移動度の減少に起因すると考えることができる。電流利得βforcedの減少は、高温におけるベース内の深い準位のアクセプタのイオン化の増加に関連させることができ、これがエミッタ注入効率を減らし得る。
【００６１】
図５及び図６は、本発明の幾つかの実施形態による、上記と類似の電流利得及び改善されたデバイス絶縁性、並びにそれ故に増加した阻止電圧を有する、ＳｉＣダーリントン・トランジスタの構成を示す。図５のＳｉＣダーリントン・トランジスタ１００’及び図６のＳｉＣダーリントン・トランジスタ１００”の層５２、５４、５６、及び５８、及び／又は製造は、図１Ｂに関して前述したのと類似のものとすることができる。前述のように、図５のＳｉＣダーリントン・トランジスタ１００’は、メサ５６ｄ及び５６ｏの各々に隣接するトレンチ６０の底部におけるｎ型ドリフト層５４の内部のｐ＋領域５４’をさらに含み、ＳｉＣダーリントン・トランジスタ１００’のドライバＢＪＴ１１２’と出力ＢＪＴ１１６’との間の絶縁性を向上させる。同様に、図６のＳｉＣダーリントン・トランジスタ１００”は、ベース層５６内のトレンチ６０と、メサ５６ｄと５６ｏの間とのトレンチ６０の底部におけるベース層５６内にあって、ベース層５６の残り部分を貫通して延びる低濃度ドープｎ型領域５６”とをさらに含み、ダーリントン・トランジスタ１００”のドライバＢＪＴ１１２”と出力ＢＪＴ１１６”との間の絶縁性を向上させる。
【００６２】
図７Ａは、本発明のさらに別の実施形態による、デバイスの活性領域内にアバランシェ電流路を含む、１０ｋＶ型ワイドバンドギャップ２段ダーリントン・トランジスタ１０”’の回路図である。当業者には周知であるように、ＢＪＴ内の「アバランシェ降伏」（単に「アバランシェ」と呼ばれることもある）は、強い電界がデバイスに印加されたときに起こり得る急激な電流増加を指す。電力ＳｉＣ ＢＪＴにおいて、このアバランシェ電流の多くは、典型的にはデバイスの活性領域を囲むデバイスの接合終端領域を通して流れる。残念ながら、これが起るとアバランシェ電流が、デバイスを永久に破壊することがある。下記に述べるように、本発明の実施形態による高電力ダーリントン・トランジスタは、デバイスの活性領域内に、デバイスが故障したときにアバランシェ電流を流す漏れ電流路を含むことができる。アバランシェ電流がこれら漏れ電流路を通して流れるときは、デバイスを破壊せず、それゆえに本発明の特定の実施形態によるダーリントン・トランジスタはアバランシェ事象に耐えることができる。
【００６３】
図７Ａに示すように、ＳｉＣダーリントン・トランジスタ１０’’’は、図１Ａに関連して上述したのと類似の方法でＳｉＣＮＰＮ出力ＢＪＴ Ｑ２ １６に接続されたＳｉＣＮＰＮドライバＢＪＴＱ１ １２を含む。ベース１８ｂ、エミッタ１８ｅ及びコレクタ１８ｃを有する第３の「アバランシェ」ＳｉＣ ＢＪＴ Ｑ３ １８が、出力ＳｉＣ ＢＪＴ Ｑ２ １６に対して並列に接続される。このアバランシェＢＪＴ Ｑ３ １８は、デバイス降伏の事象においてアバランシェ電流のための電流路を与える。
【００６４】
図７Ｂは、出力ＳｉＣ ＢＪＴ Ｑ２ １１６’’’と並列のアバランシェＢＪＴ Ｑ３ １１８（図７Ｂの右側に示す）を含んだダーリントン・トランジスタ１００’’’の断面図を示す。図７ＢのＳｉＣダーリントン・トランジスタ１００’’’の層５２、５４、５６、及び５８、及び／又は製造は、図１Ｂに関連して前述したのと類似のものとすることができる。図７Ｂに示すように、ｎ＋エミッタ領域５８ａがｐ型ベース層５６内に設けられ、出力ＢＪＴ Ｑ２ １１６’’’のエミッタ端子１１６ｅに、導電配線１２０によって電気的に接続される。アバランシェＢＪＴ Ｑ３ １１８のエミッタ領域５８ａは、出力ＢＪＴ Ｑ２ １１６’’’のエミッタ・フィンガ５８ｏよりもデバイス内に深く形成される。その結果、アバランシェＢＪＴ Ｑ３ １１８のベース層５６ｏの、エミッタ領域５８ａとドリフト層５４の間の部分は、出力ＢＪＴ Ｑ２ １１６’’’のベース層５６ｏの、エミッタ・フィンガ５８ｏとドリフト層５４との間の部分よりも薄くなる。従って、アバランシェＢＪＴ Ｑ３ １１８において、エミッタベースｐｎ接合は、コレクタ−ベースｐｎ接合に、出力ＢＪＴ Ｑ２ １１６’’’における対応するｐｎ接合においてよりも近くなる。従って、アバランシェ条件が生じるとき、アバランシェＢＪＴ Ｑ３ １１８を通る漏れ電流路が用意される。これは非破壊的漏れ電流路であり、ダーリントン・トランジスタ１００’’’が破壊されずにアバランシェ事象を処理することを可能にする。
【００６５】
上で詳しく説明したように、本発明の幾つかの実施形態は、室温（即ち、約２５℃）の強制電流利得が約３３６で、約２００℃の温度で約１３５まで減少し得る電流利得を有する１０ｋＶ型２段４Ｈ−ＳｉＣダーリントン・トランジスタを提供することができる。比較のために、単一のＳｉＣ ＢＪＴは、類似の順電圧降下により、室温で約３０の強制電流利得をもたらすことができる。従って、本発明の幾つかの実施形態による２段ＳｉＣダーリントン・トランジスタは、単一のＳｉＣ ＢＪＴと比べて、順電圧降下の不利益なしに著しく高い電流利得（３３６対３０）を有することができ、このことは類似の条件下で電力消費を減らすことができる。本発明の幾つかの実施形態による２段ＳｉＣダーリントン・トランジスタの比オン抵抗は、室温において約１４０ｍΩ・cm2とすることができ、高温で増加し得る。本発明の幾つかの実施形態による２段ＳｉＣダーリントン・トランジスタはまた、約１ｍＡ／ｃｍ2未満の漏れ電流密度において、約９．５ｋＶのオープンエミッタ阻止電圧（ＢＶCBO）及び約１０ｋＶのオープンベース阻止電圧（ＢＶCEO）を示すことができる。
【００６６】
図８Ａは、本発明の幾つかの実施形態によるワイドバンドギャップ３段ダーリントン・トランジスタ８０を示す回路である。このようなワイドバンドギャップ・デバイスは、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、及び／又は他のＩＩＩ族窒化物材料などのワイドバンドギャップ材料の活性半導体層を含む。図８Ａに示すように、ワイドバンドギャップ・バイポーラＮＰＮトランジスタＱ１Ａ １２Ａは、第１のドライバ・トランジスタとして機能し、ワイドバンドギャップ・バイポーラＮＰＮトランジスタＱ１Ｂ １２Ｂは、第２のドライバ・トランジスタとして機能し、ワイドバンドギャップ・バイポーラＮＰＮ出力トランジスタＱ２ １６は、ドライバ・トランジスタＱ１Ｂ １２Ｂに結合されて、ベース端子８０ｂ、コレクタ端子８０ｃ、及びエミッタ端子８０ｅを有するダーリントン・トランジスタ８０を形成する。具体的には、出力トランジスタＱ２ １６のコレクタ端子１６ｃがドライバ・トランジスタＱ１Ｂ １２Ｂのコレクタ端子１２Ｂｃに結合され、出力トランジスタＱ２ １６のベース端子１６ｂがドライバ・トランジスタＱ１Ｂ １２Ｂのエミッタ端子１２Ｂｅに結合される。同様に、ドライバ・トランジスタＱ１Ｂ １２Ｂのコレクタ端子１２Ｂｃがドライバ・トランジスタＱ１Ａ １２Ａのコレクタ端子１２Ａｃに結合され、ドライバ・トランジスタＱ１Ｂ １２Ｂのベース端子１２Ｂｂがドライバ・トランジスタＱ１Ａ １２Ａのエミッタ端子１２Ａｅに結合される。ワイドバンドギャップ・ダーリントン・トランジスタ８０には、ドライバ・トランジスタＱ１Ａ １２Ａ及びＱ１Ｂ １２Ｂが比較的小さなフットプリントを有し、出力トランジスタＱ２ １６が比較的大きなフットプリントを有するカスケード構成が用いられる。そのような構成は、トランジスタ１２Ａ、１２Ｂ、及び１６のモノリシック統合又はハイブリッド結合によって実現することができる。ワイドバンドギャップ３段ダーリントン・トランジスタ８０は、２段のワイドバンドギャップ・ダーリントン・トランジスタと比べて小さいベース電流ＩBでオンにすることができ、これにより外部駆動回路３８の電力消費をさらに減らすことができる。また、図示しないが、ワイドバンドギャップ３段ダーリントン・トランジスタ８０は、図７Ａに示したのと類似の方法で、出力ＢＪＴ１６と並列に結合されたアバランシェＢＪＴをさらに含むことができる。
【００６７】
図８Ｂは、本発明の幾つかの実施形態による１０ｋＶ型３段ダーリントン・トランジスタ・ユニットセル８００の断面図を示す。ＳｉＣダーリントン・トランジスタ・ユニットセル８００は、比較的小さい第１及び第２のＳｉＣドライバＢＪＴ １１２Ａ及び１１２Ｂによって駆動される比較的大きいＳｉＣ出力ＢＪＴ １１６を含む。出力ＢＪＴ １１６は、デバイスの面積の大部分を占有する。出力ＢＪＴ １１６のフットプリントは、ドライバＢＪＴ １１２Ａ及び／又は１１２Ｂのフットプリントより約３倍乃至５倍大きくすることができる。図１Ｂに示すように、本発明の幾つかの実施形態によると、１０ｋＶ型ＳｉＣダーリントン・トランジスタ８００は、バルク単結晶ｎ型４Ｈ−ＳｉＣ基板５２の上に形成されたモノリシック構造体として実装することができる。図８Ｂの右側は出力ＢＪＴ１１６の断面を示し、図８Ｂの左側は第１のドライバＢＪＴ１１２Ａの断面を示し、図８Ｂの中央部分は第２のドライバＢＪＴ１１２Ｂの断面を示す。３つのＢＪＴ１１２Ａ、１１２Ｂ、及び１１６の全ては、２５μｍのセルピッチを有することができる。
【００６８】
３段ＳｉＣダーリントン・トランジスタ８００の層５２、５４、５６、及び５８、及び／又は製造は、図１Ｂに関連して前述したのと類似のものとすることができる。それゆえに、ｎ+エミッタ層５８を、例えば、反応性イオンエッチング（ＲＩＥ）を用いてパターン化し、それぞれＢＪＴ１１２Ａ、１１２Ｂ、及び１１６のエミッタ・フィンガ５８ｄ1、５８ｄ2、及び５８ｏを形成することができる。エミッタ・フィンガ及びｐ+領域５６’の幅は、それぞれ約１０マイクロメートル（μｍ）及び約５μｍとすることができる。またベース層５６をパターン化してトレンチ６０Ａ及び６０Ｂを設けることができる。トレンチ６０Ａは、第１のドライバＢＪＴ１１２Ａを第２のドライバＢＪＴ１１２Ｂから電気的に絶縁し、一方トレンチ６０Ｂは、第２のドライバＢＪＴ１１２Ｂを出力ＢＪＴ１１６から電気的に絶縁する。具体的には、ベース層５６をエッチングして、約４μｍ又はそれより小さい間隔若しくは隙間で電気的に絶縁されたメサ５６ｄ1、５６ｄ2、及び５６ｏを形成して、３つのＢＪＴ１１２Ａ、１１２Ｂ、及び１１６の全てがオフ状態で互いに遮蔽されるようにすることができる。図示しないが、幾つかの実施形態において、付加的なｐ+領域を、トレンチ６０Ａ及び６０Ｂの底面又は底部におけるｎ型ドリフト層５４の内部に注入形成するか又は他の方法で設けて、図５に示したのと同様に向上したデバイス絶縁をもたらすことができる。他の実施形態において、図６に示したのと同様に、ベース層５６をエッチングにより完全に貫通せずに、内部にトレンチ６０Ａ及び６０Ｂを定め、低濃度ドープｎ型領域をメサ５６ｄ1、５６ｄ2、及び５６ｏとの間のトレンチ６０Ａ及び６０Ｂの底部におけるベース層５６内に設けて、向上したデバイス絶縁をもたらすことができる。
【００６９】
また、オーミック・コンタクトをエミッタ・フィンガ５８ｄ1、５８ｄ2、及び５８ｏの上に形成してデバイスのエミッタ端子１１２Ａｅ、１１２Ｂｅ、及び１１６ｅを定め、同様にオーミック・コンタクトをベース層５６のｐ+領域５６’の上に形成して、デバイスのベース端子１１２Ａｂ、１１２Ｂｂ、及び１１６ｂを定めることができる。オーミック・コンタクトをさらに基板５２の下面上に形成して、３つのＢＪＴ１１２Ａ、１１２Ｂ、及び１１６全てのコレクタ端子１１２Ａｃ／１１２Ｂｃ／１１６ｃ、並びに１０ｋＶ型ＳｉＣダーリントン・トランジスタ１００のコレクタ端子１００ｃをもたらす。第１の導電配線１１５Ａがエミッタ端子１１２Ａｅを第２のドライバ・トランジスタ１１２Ｂのベース端子１１２Ｂｂに電気的に接続し、第２の導電配線１１５Ｂが第２のドライバ・トランジスタ１１２Ｂのエミッタ端子１１２Ｂｅを出力ＢＪＴ１１６のベース端子１１６ｂに電気的に接続する。ベース層５６のｐ+領域５６’上のコンタクト１１２Ａｂは、１０ｋＶ型ＳｉＣダーリントン・トランジスタ８００のベース端子８００ｂを与え、エミッタ・フィンガ５８ｏの上のコンタクト１１６ｅは１０ｋＶ型ＳｉＣダーリントン・トランジスタ８００のエミッタ端子８００ｅを与える。
【００７０】
図９は、本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタ（例えば、図８Ａ−８Ｂのダーリントン・トランジスタのような）の室温（例えば、約２５℃）におけるコレクタ電流（Ｉ）−電圧（Ｖ）特性を、２段ＳｉＣダーリントン・トランジスタ（例えば、図１Ａ−１Ｃのダーリントン・トランジスタのような）の特性と比較して示す実験結果のグラフである。図９に示すデータは、本明細書で述べられるデバイスよりも約１０倍大きい活性領域を有することができる比較的大きな面積のデバイスについて計測したものであり、従って、図９に示した電流値は、本発明の幾つかの実施形態による２段及び３段ＳｉＣダーリントン・トランジスタによって与えられる電流値よりも約１０倍大きくなり得るが、データは、本発明の幾つかの実施形態によるデバイスの電流利得を正確に表すことができる。具体的には、図９に示すように、２段ＳｉＣダーリントン・トランジスタは、ＩB,2段の図示値の間を５ｍＡ間隔として、約４０ｍＡの最大ベース電流ＩB,2段を有し、一方３段ＳｉＣダーリントン・トランジスタは、ＩB,3段の図示値の間を０．２ｍＡ間隔として、約１．４ｍＡの最大ベース電流ＩB,3段を有する。本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタの電流利得は、第１のドライバ・トランジスタの電流利得βdriver1と、第２のドライバ・トランジスタの電流利得βdriver2と、出力トランジスタの電流利得βoutoutとの積で近似的することができ（例えば、β3段≒βdriver1×βdriver2×βoutout）、ＩCoutput／βBdriver1と近似することができる。ベース電流値ＩB,3段は比較的小さいので、本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタは、本明細書で説明した２段ＳｉＣダーリントン・トランジスタよりもさらに高い電流利得をもたらす。具体的には、本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタは、約１０，０００又はそれより大きい電流利得をもたらすことができる。従って、本発明の幾つかの実施形態による３段ＳｉＣダーリントン・トランジスタは、２段ＳｉＣダーリントン・トランジスタの何倍もの強制電流利得をもたらし、従って、さらに小さいベース電流で動作することができる。
【００７１】
従って、本発明の幾つかの実施形態による比較的高い電圧（例えば、約１０ｋＶを上回る）のＳｉＣダーリントン・トランジスタは、ＳｉＣ ＢＪＴに類似の順電圧降下をもたらし得るが、ＳｉＣ ＢＪＴよりも遥かに高い電流利得を示すことができ、小さいベース電流を可能にし、ドライバ回路の電力消費を減らすことができる。従って、本発明の幾つかの実施形態によるダーリントン・トランジスタは、電力スイッチング装置及び／又はセンサのような高電力、高温の用途に対して魅力的なものとなり得る。
【００７２】
図１−図９を参照しながら前述した本発明の実施形態は、本明細書で説明したダーリントン対をもたらすワイドバンドギャップ・バイポーラ・トランジスタのモノリシック統合又はハイブリッド結合によって実現することができる。本明細書で用いられる「ハイブリッド」デバイスは、２つの別個のバイポーラ・トランジスタの、例えばカスケード構成における結合を指すことができる。「モノリシック」デバイスは、両方のバイポーラ・トランジスタが同じ半導体チップ及び／又は基板内に作成されたデバイスを指すことができる。本発明の幾つかの実施形態によるパッケージ化電力デバイスは、本明細書で説明されたバイポーラ・トランジスタのモノリシック及びハイブリッド結合の両方を含むことができる。
【００７３】
上記の実施形態は、特定の図面を参照しながら説明したが、本発明の幾つかの実施形態は付加的な及び／又は介在する層、構造体、又は要素を含むことができ、及び／又は、特定の層、構造体、又は要素を削除することができることを理解すべきである。より一般的には、前記は本発明の例証であり、本発明を限定するものと解釈すべきではならない。本発明の幾つかの例示的な実施形態を説明したが、当業者であれば、本発明の新規な教示及び利点から実質的に逸脱せずに、例示的な実施形態において、多くの修正が可能であることを容易に認識するであろう。従って、そのような修正の全てが、特許請求の範囲において定められる本発明の範囲に含まれることが意図されている。従って、前記は、本発明の例証であり、本発明を開示された特定の実施形態に限定するものと解釈すべきではないこと、並びに、開示された実施形態への修正及び他の実施形態が、添付の特許請求の範囲内に含まれることが意図されることを理解すべきである。本発明は、以下の特許請求の範囲、及びその中に含まれる特許請求の範囲の等価物によって定められる。
【符号の説明】
【００７４】
１０、１０’’’：ワイドバンドギャップ２段ダーリントン・トランジスタ
１０ｂ、１２Ａｂ、１２Ｂｂ、１６ｂ、１８ｂ、８０ｂ、１００ｂ、１１２ｂ、１１６ｂ、１１２Ａｂ、１１２Ｂｂ、８００ｂ：ベース端子
１０ｃ、１２ｃ、１２Ａｃ、１２Ｂｃ、１６ｃ、１８ｃ、８０ｃ、１００ｃ、１１２ｃ、１１６ｃ、１１２Ａｃ、１１２Ｂｃ、８００ｃ：コレクタ端子
１０ｅ、１２ｅ、１２Ａｅ、１２Ｂｅ、１８ｅ、８０ｅ、１００ｗ、１１２ｅ、１１６ｅ、１１２Ａｅ、１１２Ｂｅ、８００ｅ：エミッタ端子
１２：ワイドバンドギャップ・バイポーラＮＰＮドライバ・トランジスタＱ１
１２Ａ：ワイドバンドギャップ・バイポーラＮＰＮドライバ・トランジスタＱ１Ａ
１２Ｂ：ワイドバンドギャップ・バイポーラＮＰＮドライバ・トランジスタＱ１Ｂ
１６：ワイドバンドギャップ・バイポーラＮＰＮ出力トランジスタＱ２
１８、１１８：アバランシェＢＪＴＱ３
３０：外部駆動回路
５２：ｎ型４Ｈ−ＳｉＣ基板
５４：ｎ-ドリフト層
５４’、 ５６’：ｐ+領域
５６：ｐ型ベース層
５６’：ｐ+領域
５６”：ｎ型領域
５６ｄ、５６ｄ1、５６ｄ2、５６ｏ：メサ
５８：ｎ+エミッタ層
５８ａ：エミッタ領域
５８ｄ、５８ｄ1、５８ｄ2、５８ｏ：エミッタ・フィンガ
６０、６０Ａ、６０Ｂ：トレンチ
８０：ワイドバンドギャップ３段ダーリントン・トランジスタ
１００：１０ｋＶ型ＳｉＣダーリントン・トランジスタ・ユニットセル
１００’、１００”、１００’’’：ダーリントン・トランジスタ
１１２、１１２’、１１２”、１１２Ａ、１１２Ｂ：ドライバＢＪＴ
１１６、１１６’、１１６”、１１６’’’：出力ＢＪＴ
１１５Ａ、１１５Ｂ：導電配線
１９０：接合終端延長
１９５：ダーリントンダイ
３００、３１０、４０５、４１５：線
８００：１０ｋＶ型３段ＳｉＣダーリントン・トランジスタ・ユニットセル
【特許請求の範囲】
【請求項１】
ドライバ・ベース端子、ドライバ・コレクタ端子、及びドライバ・エミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタと、
出力ベース端子、出力コレクタ端子、及び出力エミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタと、
を含み、前記出力コレクタ端子は前記ドライバ・コレクタ端子に結合され、前記出力ベース端子は前記ドライバ・エミッタ端子に結合されて、平面図において前記出力トランジスタの面積が前記ドライバ・トランジスタの面積より少なくとも約３倍大きいダーリントン対をもたらし、
前記出力ベース端子に結合されたベース端子、前記出力コレクタ端子に結合されたコレクタ端子、及び前記出力エミッタ端子に結合されたエミッタ端子を有するワイドバンドギャップ・バイポーラ・アバランシェ・トランジスタをさらに含む、
ことを特徴とするパッケージ化電力電子デバイス。
【請求項２】
前記出力トランジスタの前記ドライバ・トランジスタに対する面積比は、約３：１から約５：１までの間であることを特徴とする、請求項１に記載のデバイス。
【請求項３】
前記出力トランジスタの前記ドライバ・トランジスタに対する前記面積比は、約５：１であることを特徴とする、請求項１に記載のデバイス。
【請求項４】
前記ドライバ及び出力コレクタ端子をもたらす共通コレクタ端子を上に含む、第１の導電型の基板と、
前記共通コレクタ端子とは反対の側の前記基板上にあり、前記基板のものより低いキャリア濃度を有する、前記第１の導電型のドリフト層と、
前記基板とは反対の側の前記ドリフト層上にあり、第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部に含み、前記第１のメサはその上に前記ドライバ・ベース端子を含み、前記第２のメサはその上に前記出力ベース端子を含む、前記第１の導電型とは逆の第２の導電型のベース層と、
前記ドリフト層とは反対の側の前記ベース層上にあり、第１及び第２の電気的に絶縁された部分を含み、前記第１の部分はその上に前記ドライバ・エミッタ端子を含み、前記第２の部分はその上に前記出力エミッタ端子を含む、前記第１の導電型のエミッタ層と、
をさらに含むことを特徴とする、請求項１に記載のデバイス。
【請求項５】
前記トレンチは、前記第１のメサの周囲を囲み、前記ベース層の前記第１及び第２のメサを約４μｍ又はそれより小さい距離だけ分離して、約１０ｋＶ又はそれより小さい電圧において、前記ドライバ・トランジスタと前記出力トランジスタを電気的に絶縁することを特徴とする、請求項４に記載のデバイス。
【請求項６】
前記ドリフト層は、
前記ベース層の前記第１のメサに隣接する前記トレンチの底部における前記ドリフト層内の、前記第２の導電型の第１の領域と、
前記ベース層の前記第２のメサに隣接する前記トレンチの底部における前記ドリフト層内の、前記第２の導電型の第２の領域と、
を含むことを特徴とする、請求項４に記載のデバイス。
【請求項７】
前記トレンチは、前記ベース層を完全に貫通するようには延びず、
前記第１のメサと前記第２のメサとの間の前記トレンチの底部における前記ベース層内の、前記ドライバ・トランジスタと前記出力トランジスタを互いに電気的に絶縁するのに十分なドーパント濃度を含む、前記第１の導電型の領域をさらに含む、
ことを特徴とする、請求項４に記載のデバイス。
【請求項８】
前記出力トランジスタの前記ベース端子に隣接する前記ベース層の前記第２のメサ内の、前記エミッタ層の前記第２の部分上の前記出力エミッタ端子に電気的に接続された、前記第１の導電型の領域をさらに含み、
内部の前記第１の導電型の前記領域と前記ドリフト層との間の前記ベース層の部分は、前記エミッタ層の第２の部分と前記ドリフト層との間の前記ベース層の部分よりも薄く、前記デバイスの活性領域内に非破壊的アバランシェ電流路をもたらす、
ことを特徴とする、請求項４に記載のデバイス。
【請求項９】
前記ドライバ及び出力トランジスタは、炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタを含み、前記デバイスは、室温において約３００を上回る電流利得を有することを特徴とする、請求項４に記載のデバイス。
【請求項１０】
前記デバイスの前記電流利得は、前記出力トランジスタのコレクタ電流密度が増加するにつれて増加し、前記デバイスの前記電流利得は、前記デバイスの動作温度が上昇するにつれて減少することを特徴とする、請求項８に記載のデバイス。
【請求項１１】
第１のドライバ・ベース端子、第１のドライバ・コレクタ端子、及び第１のドライバ・エミッタ端子を有する第１のワイドバンドギャップ・バイポーラ・ドライバ・トランジスタと、
第２のドライバ・ベース端子、第２のドライバ・コレクタ端子、及び第２のドライバ・エミッタ端子を有する第２のワイドバンドギャップ・バイポーラ・ドライバ・トランジスタと、
を含み、前記第１のドライバ・エミッタ端子は前記第２のドライバ・ベース端子に結合され、前記第１のドライバ・コレクタ端子は前記第２のドライバ・コレクタ端子及び出力コレクタ端子に結合され、
出力ベース端子、出力コレクタ端子、及び出力エミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタをさらに含み、
前記出力コレクタ端子は前記第２のドライバ・コレクタ端子に結合され、前記出力ベース端子は前記第２のドライバ・エミッタ端子に結合されて、平面図において前記出力トランジスタの面積が前記第２のドライバ・トランジスタの面積より少なくとも約３倍大きいダーリントン対をもたらすことを特徴とするパッケージ化電力電子デバイス。
【請求項１２】
前記第１のドライバ・トランジスタ、前記第２のドライバ・トランジスタ、及び前記出力トランジスタは、炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタを含み、前記デバイスは、約１０，０００を上回る電流利得を有することを特徴とする、請求項１１に記載のデバイス。
【請求項１３】
パッケージ化電力電子デバイスを製造する方法であって、
基板上に、ドライバ・ベース端子、ドライバ・コレクタ端子、及びドライバ・エミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタを準備するステップと、
基板上に、出力ベース端子、出力コレクタ端子、及び出力エミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタを準備するステップと、
を含み、前記出力コレクタ端子は前記ドライバ・コレクタ端子に結合され、前記出力ベース端子は前記ドライバ・エミッタ端子に結合されて、平面図において前記出力トランジスタの面積が前記ドライバ・トランジスタの面積より少なくとも約３倍大きいダーリントン対をもたらし、
前記出力ベース端子に結合されたベース端子、前記出力コレクタ端子に結合されたコレクタ端子、及び前記エミッタ端子に結合されたエミッタ端子を有するワイドバンドギャップ・バイポーラ・アバランシェ・トランジスタを準備するステップをさらに含む、
ことを特徴とする方法。
【請求項１４】
前記出力トランジスタの前記ドライバ・トランジスタに対する面積比は、約３：１から約５：１までの間であることを特徴とする、請求項１３に記載の方法。
【請求項１５】
前記ドライバ及び出力トランジスタを準備するステップは、
前記ドライバ及び出力コレクタ端子をもたらす共通コレクタ端子を上に含む、第１の導電型の基板を準備するステップと、
前記共通コレクタ端子とは反対の側の前記基板上にあり、前記基板よりも低いキャリア濃度を有する、前記第１の導電型のドリフト層を準備するステップと、
前記基板とは反対の側の前記ドリフト層上にあり、第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部に含み、前記第１のメサはその上に前記ドライバ・ベース端子を含み、前記第２のメサはその上に前記出力ベース端子を含む、前記第１の導電型とは逆の第２の導電型のベース層を準備するステップと、
前記ドリフト層とは反対の側の前記ベース層上にあり、第１及び第２の電気的に絶縁された部分を含む、前記第１の部分はその上に前記ドライバ・エミッタ端子を含み、前記第２の部分はその上に前記出力エミッタ端子を含む、前記第１の導電型のエミッタ層を準備するステップと、
を含むことを特徴とする、請求項１３に記載の方法。
【請求項１６】
前記基板は、約８度軸外しでカットされた４Ｈ−ＳｉＣ基板を含み、
前記ドリフト層及び前記ベース層を準備するステップは、
前記基板上に、約５×１０14ｃｍ-3のドーパント濃度を有する、前記第１の導電型の前記ドリフト層をエピタキシャル成長させるステップと、
前記ドリフト層上に、約６×１０17ｃｍ-3のドーパント濃度を有する、前記第２の導電型の前記ベース層をエピタキシャル成長させるステップと、
を含むことを特徴とする、請求項１５に記載の方法。
【請求項１７】
前記ドライバ及び出力エミッタ端子はオーミック・ニッケル・コンタクトを含み、前記ドライバ及び出力ベース端子はオーミック・アルミニウム／チタン・コンタクトを含むことを特徴とする、請求項１５に記載の方法。
【請求項１８】
前記ベース層を準備し、前記エミッタ層を準備するステップは、
前記ベース層を前記ドリフト層上に形成するステップと、
前記ドリフト層とは反対の側の前記ベース層上に、前記エミッタ層を形成するステップと、
前記エミッタ層を通ってエッチングし、前記第１及び第２の電気的に絶縁された部分を定め、前記ベース層の部分を露出させるステップと、
前記ベース層の前記露出部分を通ってエッチングし、前記第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部にもたらすステップと、
を含むことを特徴とする、請求項１５に記載の方法。
【請求項１９】
前記出力ベース端子に隣接する前記ベース層の前記第２のメサの内に、前記エミッタ層の前記第２の部分上の前記出力エミッタ端子に電気的に接続された前記第１の導電型の領域を形成するステップをさらに含み、
前記第１の導電型の前記領域と前記ドリフト層との間の距離は、前記エミッタ層の前記第２の部分と前記ドリフト層との間の距離よりも小さく、前記デバイスの活性領域内に非破壊的アバランシェ電流路をもたらす、
ことを特徴とする、請求項１５に記載の方法。
【請求項２０】
第１のコレクタ、第１のエミッタ及び第１のベースを有する第１の炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）と、
前記第１のコレクタに結合された第２のコレクタと、前記第１のベースに結合され、これに電流を供給するように構成された第２のエミッタとを有する第２のＳｉＣ ＢＪＴと、
を含み、前記第１のＳｉＣ ＢＪＴの前記第２のＳｉＣ ＢＪＴに対する面積比は、約３：１から約５：１までの間にあり、
それぞれ、前記第１のコレクタ、前記第１のエミッタ、及び前記第１のベースに接続された第３のコレクタ、第３のエミッタ、及び第３のベースを有する第３のＳｉＣ ＢＪＴをさらに含む、
ことを特徴とするワイドバンドギャップ・ダーリントン・トランジスタ。
【請求項２１】
第１のコレクタ、第１のエミッタ及び第１のベースを有する第１の炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）と、
前記第１のコレクタに結合された第２のコレクタと、前記第１のベースに結合され、これに電流を供給するように構成された第２のエミッタとを有する第２のＳｉＣ ＢＪＴと、
を含み、前記第１のＳｉＣ ＢＪＴの前記第２のＳｉＣ ＢＪＴに対する面積比は、約３：１から約５：１までの間であり、
前記第１のコレクタに結合された第３のコレクタと、前記第２のＳｉＣ ＢＪＴの第２のベースに結合され、これに電流を供給するように構成された第３のエミッタと、外部駆動回路に結合されるように構成された第３のベースとを有する第３のＳｉＣ ＢＪＴをさらに含む、
ことを特徴とするワイドバンドギャップ・ダーリントン・トランジスタ。
【請求項１】
ドライバ・ベース端子、ドライバ・コレクタ端子、及びドライバ・エミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタと、
出力ベース端子、出力コレクタ端子、及び出力エミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタと、
を含み、前記出力コレクタ端子は前記ドライバ・コレクタ端子に結合され、前記出力ベース端子は前記ドライバ・エミッタ端子に結合されて、平面図において前記出力トランジスタの面積が前記ドライバ・トランジスタの面積より少なくとも約３倍大きいダーリントン対をもたらし、
前記出力ベース端子に結合されたベース端子、前記出力コレクタ端子に結合されたコレクタ端子、及び前記出力エミッタ端子に結合されたエミッタ端子を有するワイドバンドギャップ・バイポーラ・アバランシェ・トランジスタをさらに含む、
ことを特徴とするパッケージ化電力電子デバイス。
【請求項２】
前記出力トランジスタの前記ドライバ・トランジスタに対する面積比は、約３：１から約５：１までの間であることを特徴とする、請求項１に記載のデバイス。
【請求項３】
前記出力トランジスタの前記ドライバ・トランジスタに対する前記面積比は、約５：１であることを特徴とする、請求項１に記載のデバイス。
【請求項４】
前記ドライバ及び出力コレクタ端子をもたらす共通コレクタ端子を上に含む、第１の導電型の基板と、
前記共通コレクタ端子とは反対の側の前記基板上にあり、前記基板のものより低いキャリア濃度を有する、前記第１の導電型のドリフト層と、
前記基板とは反対の側の前記ドリフト層上にあり、第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部に含み、前記第１のメサはその上に前記ドライバ・ベース端子を含み、前記第２のメサはその上に前記出力ベース端子を含む、前記第１の導電型とは逆の第２の導電型のベース層と、
前記ドリフト層とは反対の側の前記ベース層上にあり、第１及び第２の電気的に絶縁された部分を含み、前記第１の部分はその上に前記ドライバ・エミッタ端子を含み、前記第２の部分はその上に前記出力エミッタ端子を含む、前記第１の導電型のエミッタ層と、
をさらに含むことを特徴とする、請求項１に記載のデバイス。
【請求項５】
前記トレンチは、前記第１のメサの周囲を囲み、前記ベース層の前記第１及び第２のメサを約４μｍ又はそれより小さい距離だけ分離して、約１０ｋＶ又はそれより小さい電圧において、前記ドライバ・トランジスタと前記出力トランジスタを電気的に絶縁することを特徴とする、請求項４に記載のデバイス。
【請求項６】
前記ドリフト層は、
前記ベース層の前記第１のメサに隣接する前記トレンチの底部における前記ドリフト層内の、前記第２の導電型の第１の領域と、
前記ベース層の前記第２のメサに隣接する前記トレンチの底部における前記ドリフト層内の、前記第２の導電型の第２の領域と、
を含むことを特徴とする、請求項４に記載のデバイス。
【請求項７】
前記トレンチは、前記ベース層を完全に貫通するようには延びず、
前記第１のメサと前記第２のメサとの間の前記トレンチの底部における前記ベース層内の、前記ドライバ・トランジスタと前記出力トランジスタを互いに電気的に絶縁するのに十分なドーパント濃度を含む、前記第１の導電型の領域をさらに含む、
ことを特徴とする、請求項４に記載のデバイス。
【請求項８】
前記出力トランジスタの前記ベース端子に隣接する前記ベース層の前記第２のメサ内の、前記エミッタ層の前記第２の部分上の前記出力エミッタ端子に電気的に接続された、前記第１の導電型の領域をさらに含み、
内部の前記第１の導電型の前記領域と前記ドリフト層との間の前記ベース層の部分は、前記エミッタ層の第２の部分と前記ドリフト層との間の前記ベース層の部分よりも薄く、前記デバイスの活性領域内に非破壊的アバランシェ電流路をもたらす、
ことを特徴とする、請求項４に記載のデバイス。
【請求項９】
前記ドライバ及び出力トランジスタは、炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタを含み、前記デバイスは、室温において約３００を上回る電流利得を有することを特徴とする、請求項４に記載のデバイス。
【請求項１０】
前記デバイスの前記電流利得は、前記出力トランジスタのコレクタ電流密度が増加するにつれて増加し、前記デバイスの前記電流利得は、前記デバイスの動作温度が上昇するにつれて減少することを特徴とする、請求項８に記載のデバイス。
【請求項１１】
第１のドライバ・ベース端子、第１のドライバ・コレクタ端子、及び第１のドライバ・エミッタ端子を有する第１のワイドバンドギャップ・バイポーラ・ドライバ・トランジスタと、
第２のドライバ・ベース端子、第２のドライバ・コレクタ端子、及び第２のドライバ・エミッタ端子を有する第２のワイドバンドギャップ・バイポーラ・ドライバ・トランジスタと、
を含み、前記第１のドライバ・エミッタ端子は前記第２のドライバ・ベース端子に結合され、前記第１のドライバ・コレクタ端子は前記第２のドライバ・コレクタ端子及び出力コレクタ端子に結合され、
出力ベース端子、出力コレクタ端子、及び出力エミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタをさらに含み、
前記出力コレクタ端子は前記第２のドライバ・コレクタ端子に結合され、前記出力ベース端子は前記第２のドライバ・エミッタ端子に結合されて、平面図において前記出力トランジスタの面積が前記第２のドライバ・トランジスタの面積より少なくとも約３倍大きいダーリントン対をもたらすことを特徴とするパッケージ化電力電子デバイス。
【請求項１２】
前記第１のドライバ・トランジスタ、前記第２のドライバ・トランジスタ、及び前記出力トランジスタは、炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタを含み、前記デバイスは、約１０，０００を上回る電流利得を有することを特徴とする、請求項１１に記載のデバイス。
【請求項１３】
パッケージ化電力電子デバイスを製造する方法であって、
基板上に、ドライバ・ベース端子、ドライバ・コレクタ端子、及びドライバ・エミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタを準備するステップと、
基板上に、出力ベース端子、出力コレクタ端子、及び出力エミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタを準備するステップと、
を含み、前記出力コレクタ端子は前記ドライバ・コレクタ端子に結合され、前記出力ベース端子は前記ドライバ・エミッタ端子に結合されて、平面図において前記出力トランジスタの面積が前記ドライバ・トランジスタの面積より少なくとも約３倍大きいダーリントン対をもたらし、
前記出力ベース端子に結合されたベース端子、前記出力コレクタ端子に結合されたコレクタ端子、及び前記エミッタ端子に結合されたエミッタ端子を有するワイドバンドギャップ・バイポーラ・アバランシェ・トランジスタを準備するステップをさらに含む、
ことを特徴とする方法。
【請求項１４】
前記出力トランジスタの前記ドライバ・トランジスタに対する面積比は、約３：１から約５：１までの間であることを特徴とする、請求項１３に記載の方法。
【請求項１５】
前記ドライバ及び出力トランジスタを準備するステップは、
前記ドライバ及び出力コレクタ端子をもたらす共通コレクタ端子を上に含む、第１の導電型の基板を準備するステップと、
前記共通コレクタ端子とは反対の側の前記基板上にあり、前記基板よりも低いキャリア濃度を有する、前記第１の導電型のドリフト層を準備するステップと、
前記基板とは反対の側の前記ドリフト層上にあり、第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部に含み、前記第１のメサはその上に前記ドライバ・ベース端子を含み、前記第２のメサはその上に前記出力ベース端子を含む、前記第１の導電型とは逆の第２の導電型のベース層を準備するステップと、
前記ドリフト層とは反対の側の前記ベース層上にあり、第１及び第２の電気的に絶縁された部分を含む、前記第１の部分はその上に前記ドライバ・エミッタ端子を含み、前記第２の部分はその上に前記出力エミッタ端子を含む、前記第１の導電型のエミッタ層を準備するステップと、
を含むことを特徴とする、請求項１３に記載の方法。
【請求項１６】
前記基板は、約８度軸外しでカットされた４Ｈ−ＳｉＣ基板を含み、
前記ドリフト層及び前記ベース層を準備するステップは、
前記基板上に、約５×１０14ｃｍ-3のドーパント濃度を有する、前記第１の導電型の前記ドリフト層をエピタキシャル成長させるステップと、
前記ドリフト層上に、約６×１０17ｃｍ-3のドーパント濃度を有する、前記第２の導電型の前記ベース層をエピタキシャル成長させるステップと、
を含むことを特徴とする、請求項１５に記載の方法。
【請求項１７】
前記ドライバ及び出力エミッタ端子はオーミック・ニッケル・コンタクトを含み、前記ドライバ及び出力ベース端子はオーミック・アルミニウム／チタン・コンタクトを含むことを特徴とする、請求項１５に記載の方法。
【請求項１８】
前記ベース層を準備し、前記エミッタ層を準備するステップは、
前記ベース層を前記ドリフト層上に形成するステップと、
前記ドリフト層とは反対の側の前記ベース層上に、前記エミッタ層を形成するステップと、
前記エミッタ層を通ってエッチングし、前記第１及び第２の電気的に絶縁された部分を定め、前記ベース層の部分を露出させるステップと、
前記ベース層の前記露出部分を通ってエッチングし、前記第１及び第２の電気的に絶縁されたメサを定めるトレンチを内部にもたらすステップと、
を含むことを特徴とする、請求項１５に記載の方法。
【請求項１９】
前記出力ベース端子に隣接する前記ベース層の前記第２のメサの内に、前記エミッタ層の前記第２の部分上の前記出力エミッタ端子に電気的に接続された前記第１の導電型の領域を形成するステップをさらに含み、
前記第１の導電型の前記領域と前記ドリフト層との間の距離は、前記エミッタ層の前記第２の部分と前記ドリフト層との間の距離よりも小さく、前記デバイスの活性領域内に非破壊的アバランシェ電流路をもたらす、
ことを特徴とする、請求項１５に記載の方法。
【請求項２０】
第１のコレクタ、第１のエミッタ及び第１のベースを有する第１の炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）と、
前記第１のコレクタに結合された第２のコレクタと、前記第１のベースに結合され、これに電流を供給するように構成された第２のエミッタとを有する第２のＳｉＣ ＢＪＴと、
を含み、前記第１のＳｉＣ ＢＪＴの前記第２のＳｉＣ ＢＪＴに対する面積比は、約３：１から約５：１までの間にあり、
それぞれ、前記第１のコレクタ、前記第１のエミッタ、及び前記第１のベースに接続された第３のコレクタ、第３のエミッタ、及び第３のベースを有する第３のＳｉＣ ＢＪＴをさらに含む、
ことを特徴とするワイドバンドギャップ・ダーリントン・トランジスタ。
【請求項２１】
第１のコレクタ、第１のエミッタ及び第１のベースを有する第１の炭化シリコン（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）と、
前記第１のコレクタに結合された第２のコレクタと、前記第１のベースに結合され、これに電流を供給するように構成された第２のエミッタとを有する第２のＳｉＣ ＢＪＴと、
を含み、前記第１のＳｉＣ ＢＪＴの前記第２のＳｉＣ ＢＪＴに対する面積比は、約３：１から約５：１までの間であり、
前記第１のコレクタに結合された第３のコレクタと、前記第２のＳｉＣ ＢＪＴの第２のベースに結合され、これに電流を供給するように構成された第３のエミッタと、外部駆動回路に結合されるように構成された第３のベースとを有する第３のＳｉＣ ＢＪＴをさらに含む、
ことを特徴とするワイドバンドギャップ・ダーリントン・トランジスタ。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９】
【公表番号】特表２０１２−５３３８８９（Ｐ２０１２−５３３８８９Ａ）
【公表日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−５２０７６７（Ｐ２０１２−５２０７６７）
【出願日】平成２２年７月１５日（２０１０．７．１５）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４２０７５
【国際公開番号】ＷＯ２０１１／００８９１９
【国際公開日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２２年７月１５日（２０１０．７．１５）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４２０７５
【国際公開番号】ＷＯ２０１１／００８９１９
【国際公開日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
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