半導体メモリおよびその製造方法
【課題】素子分離トレンチ内の絶縁膜のエッチングとアライメントトレンチ内の絶縁膜のエッチングとを、１つのマスクを用いて同時に行える構造の半導体メモリを提供する。
【解決手段】シリコン基板２には、メモリセル領域７０およびアライメントマーク領域８０が設定されている。メモリセル領域７０には、シリコン基板２の表層部に、アクティブ領域３０を分離する素子分離トレンチ２１が形成されている。アライメントマーク領域８０には、シリコン基板２の表層部に、マスク合わせのためのアライメントトレンチ８２が形成されている。素子分離トレンチ２１内には、素子分離トレンチ２１間のアクティブ領域３０が突出するように、絶縁物（酸化膜）２３が素子分離トレンチ２１の深さ方向途中まで埋め込まれている。一方、アライメントトレンチ８２内には、絶縁物２３がアライメントトレンチ８２の深さ方向途中まで埋め込まれている。
【解決手段】シリコン基板２には、メモリセル領域７０およびアライメントマーク領域８０が設定されている。メモリセル領域７０には、シリコン基板２の表層部に、アクティブ領域３０を分離する素子分離トレンチ２１が形成されている。アライメントマーク領域８０には、シリコン基板２の表層部に、マスク合わせのためのアライメントトレンチ８２が形成されている。素子分離トレンチ２１内には、素子分離トレンチ２１間のアクティブ領域３０が突出するように、絶縁物（酸化膜）２３が素子分離トレンチ２１の深さ方向途中まで埋め込まれている。一方、アライメントトレンチ８２内には、絶縁物２３がアライメントトレンチ８２の深さ方向途中まで埋め込まれている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリおよびその製造方法に関する。
【背景技術】
【０００２】
半導体メモリを製造する場合、ゲート電極をパターニングするために用いられるマスクの位置合わせは、半導体基板上のアライメントマーク領域に形成されているアライメントマークを利用することによって行われる。アライメントマークは、たとえば、次のようにして形成される。半導体基板上のメモリセル領域に活性領域（アクティブ領域）を分離するための素子分離トレンチが形成される工程において、半導体基板上のアライメントマーク領域にアライメントトレンチが同時に形成される。そして、素子分離トレンチ内およびアライメントトレンチ内に絶縁膜が埋め込まれる。その後、アライメントトレンチ内の絶縁膜は全て除去される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2003-158179号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルの書き込み状態（電荷保持状態）を確実に検出するためには、メモリセル電流を増加することが有効である。メモリセル電流を大きくするための一つの手法は、フィントランジスタを用いることである。フィントランジスタは、ストライプ状の活性領域の上面だけでなく、その側面をもチャネルとして用いることにより、ゲート幅の拡大を図った構造を有する。具体的には、前述のような半導体メモリにおいて、素子分離トレンチ内の絶縁膜を掘り下げることによって、活性領域の側面の一部（上部）が露出させられる。そして、ゲート電極が、活性領域の上面および側面に対向するように形成される。これにより、ゲート幅を大きくすることができるので、メモリセル電流を増加できる。
【０００５】
本願発明者は、フィントランジスタをメモリセルトランジスタに適用した半導体メモリに前述の従来技術を適用することを検討した。この場合、まず、素子分離トレンチが形成される工程において、半導体基板上のアライメントマーク領域にアライメントトレンチが同時に形成される。そして、素子分離トレンチおよびアライメントトレンチ内に絶縁膜が埋め込まれる。さらに、フィン型トランジタを作製するために、素子分離トレンチ内の絶縁膜が掘り下げられる。その一方で、アライメントトレンチ内の絶縁膜は全て除去される。
【０００６】
しかし、このような製造工程では、素子分離トレンチ内の絶縁膜を掘り下げるためのレジストパターンを形成するときに使用するフォトマスクと、アライメントトレンチ内の絶縁膜を全て除去するためのレジストパターンを形成するときに使用するフォトマスクとを個別に準備する必要がある。そのため、フォトマスクの数が多く、それに応じて工程数も多くなる。
【０００７】
この発明の目的は、素子分離トレンチ内の絶縁膜のエッチングとアライメントトレンチ内の絶縁膜のエッチングとを、１つのマスクを用いて同時に行える構造の半導体メモリおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
この発明の半導体メモリは、活性領域を分離する素子分離トレンチが形成されたメモリセル領域と、マスク合わせのためのアライメントトレンチが形成されたアライメントマーク領域とを有する半導体基板を含む。前記半導体メモリは、さらに、前記素子分離トレンチ間の活性領域が突出するように、前記素子分離トレンチの深さ方向途中まで埋め込まれ、前記半導体基板よりも深い位置に表面を有する第１絶縁膜と、前記アライメントトレンチの深さ方向途中まで埋め込まれた第２絶縁膜とを含む（請求項１）。
【０００９】
素子分離トレンチ内の第１絶縁膜は、素子分離トレンチ内に絶縁膜を埋め込んだ後、この絶縁膜をエッチングにより掘り下げることにより形成できる。同様に、アライメントトレンチ内の第２絶縁膜は、アライメントトレンチ内に絶縁膜を埋め込んだ後、この絶縁膜をエッチングにより掘り下げることにより形成できる。したがって、素子分離トレンチ内の絶縁膜のエッチングとアライメントトレンチ内の絶縁膜のエッチングとを、１つのマスクを用いて同時に行うことができる。これにより、マスク数および製造工程数を少なくすることができる。
【００１０】
この発明の一実施形態では、前記第１絶縁膜および前記第２絶縁膜が等しい膜厚を有している（請求項２）。このような構造は、たとえば、素子分離トレンチおよびアライメントトレンチのいずれにも埋め込まれる絶縁膜を形成し、この絶縁膜をエッチングにより掘り下げて、素子分離トレンチおよびアライメントトレンチ内に前記絶縁膜一部をそれぞれ残すことによって形成できる。たとえば、前記素子分離トレンチおよび前記アライメントトレンチの前記半導体基板表面からの深さが等しく、前記第１絶縁膜および前記第２絶縁膜が等しい膜厚を有していてもよい。この場合、前記半導体基板表面から前記第１絶縁膜の表面までの深さ（掘込み量）と、前記半導体基板表面から前記第２絶縁膜の表面までの深さ（掘込み量）とが等しくなる。
【００１１】
この発明の一実施形態に係る半導体メモリは、前記半導体基板上に形成され、前記メモリセル領域において平坦な表面を有し、前記アライメントマーク領域において前記アライメントトレンチに対応する段差部を有する金属膜をさらに含む（請求項３）。たとえば、前記素子分離トレンチの幅は前記アライメントトレンチの幅より狭い。この場合、半導体基板、第１絶縁膜および第２絶縁膜の表面を覆う金属膜を形成すると、メモリセル領域においては金属膜の表面は平坦となり、アライメントトレンチ上においては、金属膜の表面に観測可能な段差部が生じる。
【００１２】
この発明の一実施形態に係る半導体メモリは、前記半導体基板上において前記素子分離トレンチ間の活性領域を横切るように配置されたゲート電極と、前記ゲート電極の第１側壁部に前記活性領域に対向するように配置された第１電荷蓄積部と、前記ゲート電極の前記第１側壁部とは反対側の第２側壁部に前記活性領域に対向するように配置された第２電荷蓄積部とをさらに含む（請求項４）。活性領域が素子分離トレンチ内の第１絶縁膜から突出しているので、素子分離トレンチ間の活性領域を横切るようにゲート電極を配置すると、ゲート電極は、活性領域の上面だけでなく、その側面部分にも対向する。すなわち、フィントランジスタ構造となる。ゲート電極の第１側壁部および第２側壁部に形成された第１および第２電荷蓄積部の電荷蓄積状態を検出するための読み出し動作を確実に行うためには、メモリセル電流を大きくすることが好ましい。フィントランジスタ構造を採用してゲート幅を大きくすることによって、読み出し動作のときの電流を大きくできるので、読み出し動作を確実に行える。このようなフィントランジスタ構造が採用されるときに、アライメントトレンチ内に第２絶縁膜を残す構造とすることによって、マスク数を少なくでき、それに応じて製造工程数を少なくできる。
【００１３】
この発明の半導体メモリの製造方法は、半導体基板のメモリセル領域に素子分離トレンチを形成する工程と、前記半導体基板のアライメントマーク領域にアライメントトレンチを形成する工程と、前記素子分離トレンチに第１絶縁膜を埋め込む工程と、前記アライメントトレンチに第２絶縁膜を埋め込む工程と、前記第１絶縁膜および前記第２絶縁膜を同時にエッチングして、前記第１絶縁膜を前記素子分離トレンチの深さ方向途中まで掘り下げ、かつ前記第２絶縁膜を前記アライメントトレンチの深さ方向途中まで掘り下げる工程とを含む（請求項５）。この半導体メモリの製造方法によれば、素子分離トレンチ内に埋め込まれた第１絶縁膜のエッチングとアライメントトレンチ内に埋め込まれた第２絶縁膜のエッチングとを、１つのマスクを用いて同時に行うことができる。これにより、マスク数および製造工程数を少なくすることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、メモリセルの構造を模式的に示す断面図である。
【図３】図３は、メモリセル領域の一部を示す模式的な平面図である。
【図４】図４は、図３のIV-IV線に沿う断面図である。
【図５】図５は、図３のV-V線に沿う断面図である。
【図６Ａ】図６Ａは、図３〜図５に示す半導体装置の製造方法を説明するための模式的な斜視図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を示す模式的な斜視図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の工程を示す模式的な斜視図である。
【図６Ｄ】図６Ｄは、図６Ｃの次の工程を示す模式的な斜視図である。
【図６Ｅ】図６Ｅは、図６Ｄの次の工程を示す模式的な斜視図である。
【図６Ｆ】図６Ｆは、図６Ｅの次の工程を示す模式的な斜視図である。
【図６Ｇ】図６Ｇは、図６Ｆの次の工程を示す模式的な斜視図である。
【図６Ｈ】図６Ｈは、図６Ｇの次の工程を示す模式的な斜視図である。
【図６Ｉ】図６Ｉは、図６Ｈの次の工程を示す模式的な断面図である。
【図６Ｊ】図６Ｊは、図６Ｉの次の工程を示す模式的な断面図である。
【図６Ｋ】図６Ｋは、図６Ｊの次の工程を示す模式的な断面図である。
【図７】図６ＥのVII-VII線に沿う断面図である。
【図８】図８Ａおよび図８Ｂは、アライメントマークの他の例をそれぞれ示す模式的な平面図である。
【発明を実施するための形態】
【００１５】
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
半導体装置は、半導体基板としてのシリコン基板２を備えている。シリコン基板２の一主面には、平面視矩形状のメモリセル領域７０と、メモリセル領域７０の周囲に配置された矩形枠状のアライメントマーク領域８０とが設定されている。アライメントマーク領域８０には、メモリセル領域７０の各辺に対応する部分に、各辺の長手方向に平行に延びた平面視細長矩形のアライメントマーク８１が形成されている。メモリセル領域８０には、図１には図示しない複数のメモリセルがアレイ状に形成されている。
【００１６】
図２は、メモリセルの構造を模式的に示す断面図である。
メモリセル１は、シリコン基板２に形成されたＭＯＳ型電界効果トランジタ（Metal-Oxide-Semiconductor Field Effect Transistor。以下、「ＭＯＳトランジスタ」という。）と、電荷蓄積部として機能する第１および第２のサイドウォール１２ａ，１２ｂとを含む。ＭＯＳトランジスタは、ゲート部３と、第１および第２のＬＤＤ（Lightly Doped Drain）領域４ａ，４ｂと、第１および第２の不純物拡散領域５ａ，５ｂとを備えている。
【００１７】
ゲート部３は、シリコン基板２の一主面上に形成されたゲート酸化膜６と、ゲート酸化膜６上に形成されたゲート電極７と、ゲート電極７上に形成された絶縁層８とを含む。ゲート酸化膜６は、たとえば、ＳｉＯ２からなる。ゲート電極７は、ゲート酸化膜６上に形成されたポリシリコン層９と、ポリシリコン層９上に積層されたタングステンシリサイド層１０とを含む。つまり、ゲート電極７は、いわゆるポリサイド構造とされている。絶縁層８は、たとえば、ＳｉＮからなる。
【００１８】
第１および第２のＬＤＤ領域４ａ，４ｂは、シリコン基板２の表層部のうち、ゲート部３直下のチャネル領域を挟む領域に、たとえば、ｎ型の不純物を拡散することにより形成されている。第１および第２の不純物拡散領域５ａ，５ｂは、それぞれ、シリコン基板２の表層部のうちの第１および第２のＬＤＤ部４ａ，４ｂの外側領域に、たとえば、ｎ型の不純物を拡散することにより形成されている。第１および第２の不純物拡散領域５ａ，５ｂは、ＭＯＳトランジスタのソース領域またはドレイン領域として機能する領域である。たとえば、第１の不純物拡散領域５ａがドレイン領域として使用され、第２の不純物拡散領域５ｂがソース領域として使用されてもよい。以下、第１の不純物拡散領域５ａを「ドレイン領域５ａ」といい、第２の不純物拡散領域５ｂを「ソース領域５ｂ」という場合がある。
【００１９】
第１および第２のＬＤＤ領域４ａ，４ｂの深さおよび不純物濃度は、第１および第２の不純物拡散領域５ａ，５ｂの深さおよび不純物濃度よりも小さくされている。つまり、このＭＯＳトランジスタでは、ＬＤＤ（Lightly Doped Drain）構造が採用されている。
第１のサイドウォール１２ａおよび第２のサイドウォール１２ｂは、ゲート部３の一方の側壁および他方の側壁にそれぞれ形成されている。以下、ドレイン領域５ａ側にあるサイドウォールを「ドレイン側サイドウォール」といい、ソース領域５ｂ側にあるサイドウォールを「ソース側サイドウォール」という場合がある。第１のサイドウォール１２ａ（ドレイン側サイドウォール）は、第１のＬＤＤ領域４ａ上に設けられている。第２のサイドウォール１２ｂ（ソース側サイドウォール）は、第２のＬＤＤ領域４ｂ上に設けられている。
【００２０】
各サイドウォール１２ａ，１２ｂは、内側酸化膜１３と、内側窒化膜１４と、外側酸化膜１５と、外側窒化膜１６とをゲート部３の側面に順に積層したＯＮＯＮ（Oxide-Nitride-Oxide-Nitride）層構造を有している。内側窒化膜１４は、電荷を蓄積するための電荷蓄積膜である。内側酸化膜１３および外側酸化膜１５は、たとえば、ＳｉＯ２からなる。内側窒化膜（電荷蓄積膜）１４および外側窒化膜１６は、たとえば、ＳｉＮからなる。
【００２１】
内側酸化膜１３は、ゲート部３の側壁面における下端部を除いた部分とに形成されている。電荷蓄積膜１４は、内側酸化膜１３の外側面とゲート部３の側壁面の下端部に形成されている。電荷蓄積膜１４の下端部は、ゲート部３の下端部の側壁内に入り込んでいる。電荷蓄積膜１４におけるゲート部３の側壁内に入り込んでいる部分の長さは、たとえば、１〜５ｎｍ程度である。外側酸化膜１５は、電荷蓄積膜１４の外側面に形成されている。外側窒化膜１６は、外側酸化膜１５の外側面と、酸化膜１９におけるゲート部３の近傍部分とを覆うように形成されている。
【００２２】
この実施形態では、電荷蓄積膜１４の下端部がゲート部３の側壁内に入り込んでいるので、電荷蓄積膜１４にホットエレクトロンが捕捉されやすくなる。なお、ゲート部３の上側に、ゲート部３の上面、内側酸化膜１３の上端、電荷蓄積膜１４の上端および外側酸化膜１５の上端を覆うトップ酸化膜を形成してもよい。
メモリセル１への書き込み動作、読み出し動作および消去動作について説明する。メモリセル１への書き込み動作は、たとえば、第１の書き込み動作と、第２の書き込み動作とを含む。また、メモリセル１の読み出し動作は、たとえば、第１の読み出し動作と、第２の読み出し動作とを含む。以下、これらの各動作について説明する。
(ａ)第１の書き込み動作
ソース領域５ｂおよびシリコン基板２を接地し、ゲート電極７にたとえば１０Ｖの書込電圧を印加し、ドレイン領域５ａにたとえば６Ｖの電圧（ソースより高い電圧）を印加する。これにより、ソース領域５ｂからドレイン領域５ａへと電子が向かい、ドレイン領域５ａの近傍で生じたホットエレクトロンがドレイン側サイドウォール１２ａ内の電荷蓄積膜１４に飛び込んで捕捉される。
(ｂ)第２の書き込み動作
ドレイン領域５ａおよびシリコン基板２を接地し、ゲート電極７にたとえば１０Ｖの書込電圧を印加し、ソース領域５ｂにたとえば６Ｖの電圧（ドレインより高い電圧）を印加する。これにより、ドレイン領域５ａからソース領域５ｂへと電子が向かい、ソース領域５ｂの近傍で生じたホットエレクトロンがソース側サイドウォール１２ｂ内の電荷蓄積膜１４に飛び込んで捕捉される。
(ｃ)第１の読み出し動作
ドレイン領域５ａおよびシリコン基板２を接地し、ゲート電極７にたとえば３Ｖの読出電圧を印加し、ソース領域５ｂにたとえば２Ｖの電圧（ドレインよりも高い電圧）を印加する。これにより、ソース領域５ｂ近傍に大きな電界がかかる。したがって、ソース側サイドウォール１２ｂの直下に電位障壁があっても（ソース側サイドウォール１２ｂに電子が捕捉されていても）、電子は移動できる。しかし、ドレイン領域５ａ側には大きな電界がかからないので、ドレイン側サイドウォール１２ａの直下に電位障壁があると（ドレイン側サイドウォール１２ａに電子が捕捉されていると）電子が移動できず、電流が流れない。ドレイン側サイドウォール１２ａの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ドレイン側サイドウォール１２ａの捕捉電子の有無を検出できる。つまり、記憶値が「１」か「０」かを区別できる。
(ｄ)第２の読み出し動作
ソース領域５ｂおよびシリコン基板２を接地し、ゲート電極７にたとえば３Ｖの読出電圧を印加し、ドレイン領域５ａにたとえば２Ｖの電圧（ソースよりも高い電圧）を印加する。これにより、ドレイン領域５ａ近傍に大きな電界がかかる。したがって、ドレイン側サイドウォール１２ａの直下に電位障壁があっても（ドレイン側サイドウォール１２ａに電子が捕捉されていても）、電子は移動できる。しかし、ソース領域５ｂ側には大きな電界がかからないので、ソース側サイドウォール１２ｂの直下に電位障壁があると（ソース側サイドウォール１２ｂに電子が捕捉されていると）電子が移動できず、電流が流れない。ソース側サイドウォール１２ｂの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ソース側サイドウォール１２ｂの捕捉電子の有無を検出できる。つまり、記憶値が「１」か「０」かを区別できる。
（ｅ）消去動作
シリコン基板２を接地し、ゲート電極７にたとえば−６Ｖの負電圧（消去電圧）を印加し、ドレイン領域５ａに−６Ｖの負電圧を印加し、ソース領域５ｂに６Ｖの正電圧を印加する。これにより、ソース領域５ｂおよびドレイン領域５ａの界面付近で電子と正孔が対生成される。対生成された電子と正孔のうちの正孔が、ゲート電極７側に引かれて両サイドウォール１２ａ，１２ｂに入る。各サイドウォール１２ａ，１２ｂに入った正孔によって、そのサイドウォール１２ａ，１２ｂ内のマイナス電荷（捕捉電子）が打ち消される。
【００２３】
図３は、前記半導体装置のメモリセル領域の一部を示す模式的な平面図である。図４は、図３のVI-VI線に沿う断面図である。図５は、図３のV-V線に沿う断面図である。
シリコン基板２の表層部には、直線状に延びた複数の素子分離部２０が、所定間隔をおいて互いに平行に形成されている。複数のゲート電極７は、平面視において素子分離部２０に直交する方向に、直線状に素子分離部２０の長手方向に所定間隔をあけて互いに平行に形成されている。隣り合う素子分離部２０の間の領域がアクティブ領域（活性領域）３０となる。各素子分離部２０の上方には、平面視において素子分離部２０の長手方向に延びた直線状のビットライン２５が配置されている。素子分離部２０は、シリコン基板２の表層部に形成された素子分離トレンチ２１と、素子分離トレンチ２１の内面に形成されたライナー酸化膜２２と、素子分離トレンチ２１間のアクティブ領域３０が突出するように、素子分離トレンチ２１の深さ方向途中まで埋め込まれた絶縁物（たとえば酸化膜）２３とを含む。
【００２４】
絶縁物２３は、素子分離トレンチ２１内全体に埋め込まれているのではなく、その深さ途中まで埋め込まれている。このため、隣り合う素子分離部２０間のアクティブ領域３０の上部の表面積を大きくできる。これにより、ゲート電極７は、平面視におけるアクティブ領域３０との重なり領域の面積よりも大きな面積でアクティブ領域３０に対向する。したがって、ゲート幅を拡大することができるので、チャネルに大きな電流を流せるようになる。つまり、この実施形態では、メモリセル１に含まれるＭＯＳトランジスタがフィン型トランジスタ構造とされている。
【００２５】
メモリセル領域において、シリコン基板２上には、図５に示すように、複数のメモリセル１（ゲート部３）が２５０ｎｍ以下（たとえば、２４０ｎｍ）の一定ピッチで形成されている。ゲート部３の長さ（チャネル幅方向の長さ）は、たとえば、９０ｎｍ〜１００ｎｍ程度である。ゲート電極７と直交する方向に隣り合う一対のメモリセル１においては、ゲート部３（ゲート電極７）を中心とするドレイン領域とソース領域との位置が互いに反対になるように形成されている。より具体的には、一方のメモリセル１のドレイン領域と、他方のメモリセル１のソース領域とは共通の不純物拡散領域５ａ，５ｂからなる。したがって、隣り合う２つのメモリセル１においては、ドレイン側サイドウォール１２ａどうしまたはソース側サイドウォール１２ｂどうしが向かい合っている。
【００２６】
シリコン基板２上の酸化膜１９の表面、サイドウォール１２ａ，１２ｂの表面およびゲート部３の表面には、たとえばＳｉＮからなる窒化膜１７が形成されている。窒化膜１７の表面上には、たとえばＢＰＳＧ（Boron Phosphorous Silicate Glass）からなる層間絶縁膜１８が形成されている。層間絶縁膜１８には、隣り合う２つのメモリセル１によって共有される不純物拡散領域（ドレイン領域５ａまたはソース領域５ｂ）をビットライン２５に電気的に接続するためのコンタクトプラグ４０が貫通して設けられている。
【００２７】
コンタクトプラグ４０は、バリアメタル膜４３と金属プラグ４４とを含む。層間絶縁膜１８を貫通して形成されたコンタクト孔４１の側壁は、層間絶縁膜１８より緻密なシール膜４２によって覆われている。バリアメタル膜４３は、シール膜４２の表面およびコンタクト孔４１の底面部を覆うように形成されている。金属プラグ４４は、バリアメタル膜４３に包囲された状態でコンタクト孔４１内に埋め込まれている。
【００２８】
シール膜４２は、たとえばＳｉＮからなり、厚さは５ｎｍ〜１０ｎｍ程度であってもよい。この実施形態では、シール膜４２の厚さは約７ｎｍである。バリアメタル膜４３は、Ｔｉ／ＴｉＮの２層構造膜からなっていてもよい。Ｔｉ層は、シール膜４２に接し、その厚さは３０ｎｍ程度であってもよい。ＴｉＮ層は、Ｔｉ層上に積層され、その厚さは５ｎｍ〜１００ｎｍ程度、より好ましくは１０ｎｍ〜２０ｎｍ程度であってもよい。金属プラグ４４は、たとえばタングステン（Ｗ）からなる。金属プラグ４４は、たとえば、フッ素を含む原料ガスを用いて、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成される。フッ素を含む原料ガスは、ＢＰＳＧからなる層間絶縁膜１８に対する腐食性を有しているけれども、シール膜４２により、層間絶縁膜１８の腐食が回避される。
【００２９】
この実施形態では、コンタクト孔４１の側壁を覆うように、層間絶縁膜１８より緻密なシール膜４２が形成されているので、その表面が滑らかである。したがって、バリアメタル膜４３をシール膜４２に密着させることができ、かつバリアメタル膜４３は貫通孔のない良好な膜質を有することができる。このため、コンタクトホール４１内に金属プラグ４４を堆積させるときに、原料ガスがバリアメタル膜４３およびシール膜４２を透過して、層間絶縁膜１８に達するのを防止できる。このため、フッ素を含む原料ガスによって、層間絶縁膜１８が腐食したり、金属プラグ４４の材料であるタングステンが層間絶縁膜１８内に染み出したりするのを防止できる。つまり、層間絶縁膜１８とコンタクトプラグ４０との間に明瞭な界面を形成できるから、コンタクト間ショート等の異常を抑制できる。
【００３０】
図６Ａ〜図６Ｈは、半導体装置のメモリセル領域の製造工程の一例を示す模式的な斜視図である。図６Ｉ〜図６Ｋは、図６Ｈに続く製造工程を順に示す模式的な断面図である。図７は、図６ＥのVII-VII線に沿う断面図である。図６Ａ〜図６Ｅおよび図７には、メモリセル領域７０の一部とアライメントマーク領域８０の一部とが示されている。図６Ｆ〜図６Ｋには、メモリセル領域７０の一部のみが示されている。
【００３１】
まず、熱酸化法により、シリコン基板２上に、ＳｉＯ２からなる図示しないパッド酸化膜（たとえば、１０ｎｍ厚）が形成される。次に、パッド酸化膜上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、図示しないマスク用窒化膜（たとえば、８０ｎｍ厚）が形成される。この後、フォトリソグラフィおよびエッチングにより、マスク用窒化膜およびパッド酸化膜のうち、シリコン基板２に素子分離トレンチ２１を形成すべき領域およびアライメントトレンチ８２を形成すべき領域に対応する部分が除去される。そして、マスク用窒化膜およびパッド酸化膜からなるハードマスクを用いて、シリコン基板２がエッチングされる。これにより、図６Ａに示すように、メモリセル領域７０に複数本の直線状素子分離トレンチ２１がストライプ状に形成される。また、アライメントマーク領域８０に直線状のアライメントトレンチ８２が形成される。これらのトレンチ２１，８２の深さは、たとえば、約１８０ｎｍである。素子分離トレンチ２１の開口部の幅は、たとえば、約９０ｎｍである。一方、アライメントトレンチ８２の開口部の幅は、たとえば、１〜２μｍである。
【００３２】
次に、素子分離トレンチ２１およびアライメントトレンチ８２の内面に熱酸化法によりライナー酸化膜２２（図４，図７参照。図６には図示せず。）が形成される。続いて、シリコン基板２が窒素雰囲気中で熱処理される。そして、たとえば、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法により、ＳｉＯ２からなる絶縁物（酸化膜）２３が素子分離トレンチ２１およびアライメントトレンチ８２内を含むシリコン基板２上に堆積される。この後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、絶縁物２３がその表面から研削される。この絶縁物２３の研削は、絶縁物２３の表面と、マスク用窒化膜の表面とが面一となるまで続けられる。これにより、図６Ｂに示すように、素子分離トレンチ２１およびアライメントトレンチ８２内に絶縁物２３が埋め込まれた状態となる。
【００３３】
この後、フォトリソグラフィおよびエッチングにより、シリコン基板２上のマスク用窒化膜が除去される。続いて、エッチングにより、シリコン基板２上のパッド酸化膜が除去される。そして、図６Ｃおよび図６Ｄに示すように、フォトリソグラフィおよびエッチングにより、素子分離トレンチ２１およびアライメントトレンチ８２内の絶縁物（酸化膜）２３が掘り下げられる。素子分離トレンチ２１およびアライメントトレンチ８２内の絶縁物２３を掘り下げる工程は、１つのマスクを用いて同時に行われる。
【００３４】
すなわち、図６Ｃを参照して、絶縁物２３の表面とシリコン基板２の表面とを覆うようにフォトレジスト膜２７が形成される。そして、このフォトレジスト膜２７上にフォトマスクが配置され、フォトレジスト膜２７に露光が行われる。次に、フォトレジスト膜２７が現像されることにより、フォトレジスト膜２７のうち、たとえば未露光部分が除去される。これにより、フォトレジスト膜２７には、素子分離トレンチ２１内の絶縁物２３およびアライメントトレンチ８２内の絶縁物２３を露出させる開口２７ａ，２７ｂが形成される。このフォトレジスト膜２７をマスクとしたエッチングによって、図６Ｄに示すように、素子分離トレンチ２１およびアライメントトレンチ８２内の絶縁物２３が同時に掘り下げられる。この後、フォトレジスト膜２７が除去（アッシング）される。
【００３５】
したがって、シリコン基板２の表面から素子分離トレンチ２１内の絶縁物２３の表面までの深さ（掘り込み量）と、シリコン基板２の表面からアライメントトレンチ８２内の絶縁物２３の表面までの掘り下げ深さ（掘り込み量）とはほぼ等しくなる。この堀込み量は、たとえば、２６ｎｍ程度であってもよい。こうして、メモリセル領域７０に素子分離部２０が形成される。シリコン基板２の表層部における隣り合う素子分離部２０の間がアクティブ領域３０となる。すなわち、素子分離部２０を形成することにより、複数の直線状アクティブ領域３０がストライプ状に形成されることになる。素子分離トレンチ２１内の絶縁物２３が、特許請求の範囲における「第１絶縁膜」に相当し、アライメントトレンチ８２内の絶縁物２３が特許請求の範囲における「第２絶縁膜」に相当する。
【００３６】
次に、図６Ｅおよび図７を参照して、シリコン基板２の表面およびトレンチ２１，８２内の絶縁物２３の表面に、たとえば熱酸化法によって、ＳｉＯ２からなるゲート酸化膜６（たとえば、７ｎｍ厚）が形成される。それから、ＣＶＤ法により、ゲート酸化膜６上に、ポリシリコン層９（たとえば、７０ｎｍ厚）が形成される。その後、イオン注入法により、ポリシリコン層９に不純物（たとえばＰ（リン））が導入される。そして、ＣＶＤ法により、ポリシリコン層９上に、タングステンシリサイド層１０（たとえば、１００ｎｍ厚）が積層される。ポリシリコン層９およびタングステンシリサイド層１０は、ゲート電極７を形成するため金属膜（以下、「ゲート金属膜」という）を構成している。
【００３７】
メモリセル領域７０においては、素子分離トレンチ２１の幅が狭いので、ゲート金属膜の表面（タングステンシリサイド層１０の表面）は平坦な表面となる。一方、アライメントマーク領域８０においては、アライメントトレンチ８２の幅が広いので、アライメントトレンチ８２上において、ゲート金属膜の表面（タングステンシリサイド層１０の表面）には観測可能な段差部８３が形成される。ゲート金属膜における段差部８３を有している部分が、アライメントマーク８１となる。
【００３８】
次に、メモリセル領域において、ＣＶＤ法により、タングステンシリサイド層１０上に、ＳｉＮからなる絶縁層８（たとえば、１８０ｎｍ厚）が形成される。そして、メモリセル領域７０において、フォトリソグラフィおよびエッチングにより、ゲート酸化膜６、ポリシリコン層９、タングステンシリサイド層１０および絶縁層８を含む積層体がパターニングされる。これにより、図６Ｆに示すように、複数本の直線状ゲート部３がストライプ状に形成される。ゲート部３は、ゲート酸化膜６と、ポリシリコン層９およびタングステンシリサイド層１０からなるゲート電極７と、絶縁層８とを含む。
【００３９】
前記パターニング工程を具体的に説明する。まず、絶縁層８上にフォトレジストが塗布される。そして、フォトレジスト上にフォトマスクが配置され、フォトレジストに露光が行われる。シリコン基板２に対するフォトマスクの位置合わせは、アライメントマーク８１の段差部８３を観測することにより行われる。次に、フォトレジストが現像されることにより、フォトレジストのうち、たとえば未露光部分が除去される。この後、ゲート酸化膜６、ポリシリコン層９、タングステンシリサイド層１０および絶縁層８の積層体がエッチングされ、ゲート部３が形成される。最後に、フォトレジストが除去（アッシング）される。
【００４０】
次に、図６Ｇに示すように、イオン注入法により、アクティブ領域３０の表層部のうち、各ゲート部３の直下のチャネル領域を挟む領域に、ＬＤＤ構造を作製するための不純物が導入される。これにより、ＬＤＤ部４が形成される。その後、各ゲート部３の側壁面およびシリコン基板２の表面を覆うように、たとえばＣＶＤ法により、ＳｉＯ２からなる内側酸化膜１３が形成される。この後、フォトリソグラフィおよびエッチングにより、ゲート部３の側壁面上の酸化膜１３を残して、シリコン基板２上の酸化膜１３が除去される。ゲート部３の側壁面上の酸化膜１３が内側酸化膜１３となる。エッチングによってシリコン基板２上の酸化膜１３が除去される際に、ゲート部３の側壁の下端部表面の酸化膜１３およびゲート部３の側壁の下端部の表層部が除去される。これにより、ゲート部３の側壁面の下端部にゲート電極７方向に延びた凹部が形成される。そして、たとえば、ＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Deposition:減圧ＣＶＤ)法により、内側酸化膜１３上およびゲート部３の側壁面の下端部上に、ＳｉＮからなる電荷蓄積膜１４が形成される。電荷蓄積膜１４の下端部は、ゲート部３の側壁面の下端部の凹部に入り込んでいる。 次に、図６Ｈに示すように、たとえばＣＶＤ法により、電荷蓄積膜１４の側壁面に外側酸化膜１５が形成されると同時にシリコン基板２の表面に酸化膜１９が形成される。そして、たとえばＣＶＤ法により、メモリセル領域の表面全体にＳｉＮからなる窒化膜が形成される。この窒化膜の一部（より具体的には、隣り合うゲート部３の間から露出する酸化膜１９の幅方向中央部）がエッチングによって除去されることにより、外側酸化膜１５の表面および酸化膜１９のゲート部３近傍部分の表面を覆う外側窒化膜１６が形成される。これにより、ゲート部３の両側壁には、ＯＮＯＮ構造のドレイン側サイドウォール１２ａおよびソース側サイドウォール１２ｂがそれぞれ形成される。
【００４１】
その後、アクティブ領域３０の表層部のうち、外側窒化膜１６から酸化膜１９が露出している部分に対応する領域に、ドレイン領域およびソース領域を作成するための不純物がイオン注入される。これにより、ドレイン領域５ａおよびソース領域５ｂが形成され、ＬＤＤ部４がＬＤＤ部４ａ，４ｂに分けられる。続いて、ドレイン領域５ａおよびソース領域５ｂならびにＬＤＤ部４ａ，４ｂに導入された不純物イオンを活性化するための熱処理が行われる。これにより、メモリセル領域に複数のメモリセル１が形成される。
【００４２】
次に、図６Ｉに示すように、たとえば減圧ＣＶＤ法により、メモリセル領域の表面全体にエッチングストップ膜として機能する窒化膜１７が形成される。この後、ＣＶＤ法により、窒化膜１７上に、ＢＰＳＧからなる層間絶縁膜１８が形成される。そして、ＣＭＰ法により、層間絶縁膜１８が平坦化される。
次に、図６Ｊに示すように、たとえばプラズマエッチング法により、層間絶縁膜１８における隣り合うゲート部３の間に対応する領域に、層間絶縁膜１８を貫通するコンタクト孔４１が形成される。それから、図６Ｋに示すように、たとえば減圧ＣＶＤ法により、コンタクト孔４１の側壁を覆うようにＳｉＮからなるシール膜４２（たとえば、７ｎｍ厚）が形成される。続いて、コンタクト孔内のシール膜４２の表面およびコンタクト孔４１の底面部を覆うように、Ｔｉ／ＴｉＮからなる２層構造のバリアメタル層４３（たとえば、Ｔｉ層は３０ｎｍ厚、ＴｉＮ層は５ｎｍ〜１００ｎｍ厚、より好ましくは１０ｎｍ〜２０ｎｍ厚）が形成される。Ｔｉ層は、たとえばスパッタ法により形成され、ＴｉＮ層はたとえばＣＶＤ法で形成される。そして、ＷＦ６ガスを用いたＣＶＤ法により、バリアメタル層４３に包囲されたコンタクト孔４１内を含む表面全域に、タングステン（Ｗ）が成長される。その後、ＣＭＰ法によって、コンタクト孔４１外のタングステン、バリアメタル層４３およびシール膜４２が除去される。
【００４３】
これにより、バリアメタル層４３に包囲された状態で、コンタクト孔４１内にタングステンからなる金属プラグ４４が埋め込まれた構造が得られる。このようにして、層間絶縁膜１８内に、層間絶縁膜１８を貫通するコンタクトプラグ４０が形成される。なお、図６Ｋは、２つのゲート部３の間のソース領域（一対のメモリセル１によって共通なソース領域）５ｂに電気的に接続されるコンタクトプラグ４０の例を示している。
【００４４】
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、アライメントマークの形状および配置は、図８Ａまたは図８Ｂに示されるようなものであってもよい。図８Ａの例では、アライメントマーク領域８０に、メモリセル領域７０の外側を廻るように、平面視矩形枠状のアライメントマーク８１Ａが形成されている。図８Ｂの例では、アライメントマーク領域８０の対向する２つのコーナ部付近において、その内側のメモリセル領域７０の２辺それぞれに沿って、複数の短冊状のアライメントマーク８１Ｂが形成されている。
【００４５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００４６】
１ メモリセル
２ シリコン基板
３ ゲート部
６ ゲート酸化膜
７ ゲート電極（金属膜）
８ 絶縁層
９ ポリシリコン層
１０ タングステンシリサイド層
１２ａ，１２ｂ サイドウォール（電荷蓄積部）
２０ 素子分離部
２１ 素子分離トレンチ
２２ ライナー酸化膜
２３ 絶縁体（酸化膜）
３０ アクティブ領域（活性領域）
７０ メモリセル領域
８０ アライメントマーク領域
８１，８１Ａ，８１Ｂ アライメントマーク
８２ アライメントトレンチ
８３ 段差部
【技術分野】
【０００１】
この発明は、半導体メモリおよびその製造方法に関する。
【背景技術】
【０００２】
半導体メモリを製造する場合、ゲート電極をパターニングするために用いられるマスクの位置合わせは、半導体基板上のアライメントマーク領域に形成されているアライメントマークを利用することによって行われる。アライメントマークは、たとえば、次のようにして形成される。半導体基板上のメモリセル領域に活性領域（アクティブ領域）を分離するための素子分離トレンチが形成される工程において、半導体基板上のアライメントマーク領域にアライメントトレンチが同時に形成される。そして、素子分離トレンチ内およびアライメントトレンチ内に絶縁膜が埋め込まれる。その後、アライメントトレンチ内の絶縁膜は全て除去される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2003-158179号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルの書き込み状態（電荷保持状態）を確実に検出するためには、メモリセル電流を増加することが有効である。メモリセル電流を大きくするための一つの手法は、フィントランジスタを用いることである。フィントランジスタは、ストライプ状の活性領域の上面だけでなく、その側面をもチャネルとして用いることにより、ゲート幅の拡大を図った構造を有する。具体的には、前述のような半導体メモリにおいて、素子分離トレンチ内の絶縁膜を掘り下げることによって、活性領域の側面の一部（上部）が露出させられる。そして、ゲート電極が、活性領域の上面および側面に対向するように形成される。これにより、ゲート幅を大きくすることができるので、メモリセル電流を増加できる。
【０００５】
本願発明者は、フィントランジスタをメモリセルトランジスタに適用した半導体メモリに前述の従来技術を適用することを検討した。この場合、まず、素子分離トレンチが形成される工程において、半導体基板上のアライメントマーク領域にアライメントトレンチが同時に形成される。そして、素子分離トレンチおよびアライメントトレンチ内に絶縁膜が埋め込まれる。さらに、フィン型トランジタを作製するために、素子分離トレンチ内の絶縁膜が掘り下げられる。その一方で、アライメントトレンチ内の絶縁膜は全て除去される。
【０００６】
しかし、このような製造工程では、素子分離トレンチ内の絶縁膜を掘り下げるためのレジストパターンを形成するときに使用するフォトマスクと、アライメントトレンチ内の絶縁膜を全て除去するためのレジストパターンを形成するときに使用するフォトマスクとを個別に準備する必要がある。そのため、フォトマスクの数が多く、それに応じて工程数も多くなる。
【０００７】
この発明の目的は、素子分離トレンチ内の絶縁膜のエッチングとアライメントトレンチ内の絶縁膜のエッチングとを、１つのマスクを用いて同時に行える構造の半導体メモリおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
この発明の半導体メモリは、活性領域を分離する素子分離トレンチが形成されたメモリセル領域と、マスク合わせのためのアライメントトレンチが形成されたアライメントマーク領域とを有する半導体基板を含む。前記半導体メモリは、さらに、前記素子分離トレンチ間の活性領域が突出するように、前記素子分離トレンチの深さ方向途中まで埋め込まれ、前記半導体基板よりも深い位置に表面を有する第１絶縁膜と、前記アライメントトレンチの深さ方向途中まで埋め込まれた第２絶縁膜とを含む（請求項１）。
【０００９】
素子分離トレンチ内の第１絶縁膜は、素子分離トレンチ内に絶縁膜を埋め込んだ後、この絶縁膜をエッチングにより掘り下げることにより形成できる。同様に、アライメントトレンチ内の第２絶縁膜は、アライメントトレンチ内に絶縁膜を埋め込んだ後、この絶縁膜をエッチングにより掘り下げることにより形成できる。したがって、素子分離トレンチ内の絶縁膜のエッチングとアライメントトレンチ内の絶縁膜のエッチングとを、１つのマスクを用いて同時に行うことができる。これにより、マスク数および製造工程数を少なくすることができる。
【００１０】
この発明の一実施形態では、前記第１絶縁膜および前記第２絶縁膜が等しい膜厚を有している（請求項２）。このような構造は、たとえば、素子分離トレンチおよびアライメントトレンチのいずれにも埋め込まれる絶縁膜を形成し、この絶縁膜をエッチングにより掘り下げて、素子分離トレンチおよびアライメントトレンチ内に前記絶縁膜一部をそれぞれ残すことによって形成できる。たとえば、前記素子分離トレンチおよび前記アライメントトレンチの前記半導体基板表面からの深さが等しく、前記第１絶縁膜および前記第２絶縁膜が等しい膜厚を有していてもよい。この場合、前記半導体基板表面から前記第１絶縁膜の表面までの深さ（掘込み量）と、前記半導体基板表面から前記第２絶縁膜の表面までの深さ（掘込み量）とが等しくなる。
【００１１】
この発明の一実施形態に係る半導体メモリは、前記半導体基板上に形成され、前記メモリセル領域において平坦な表面を有し、前記アライメントマーク領域において前記アライメントトレンチに対応する段差部を有する金属膜をさらに含む（請求項３）。たとえば、前記素子分離トレンチの幅は前記アライメントトレンチの幅より狭い。この場合、半導体基板、第１絶縁膜および第２絶縁膜の表面を覆う金属膜を形成すると、メモリセル領域においては金属膜の表面は平坦となり、アライメントトレンチ上においては、金属膜の表面に観測可能な段差部が生じる。
【００１２】
この発明の一実施形態に係る半導体メモリは、前記半導体基板上において前記素子分離トレンチ間の活性領域を横切るように配置されたゲート電極と、前記ゲート電極の第１側壁部に前記活性領域に対向するように配置された第１電荷蓄積部と、前記ゲート電極の前記第１側壁部とは反対側の第２側壁部に前記活性領域に対向するように配置された第２電荷蓄積部とをさらに含む（請求項４）。活性領域が素子分離トレンチ内の第１絶縁膜から突出しているので、素子分離トレンチ間の活性領域を横切るようにゲート電極を配置すると、ゲート電極は、活性領域の上面だけでなく、その側面部分にも対向する。すなわち、フィントランジスタ構造となる。ゲート電極の第１側壁部および第２側壁部に形成された第１および第２電荷蓄積部の電荷蓄積状態を検出するための読み出し動作を確実に行うためには、メモリセル電流を大きくすることが好ましい。フィントランジスタ構造を採用してゲート幅を大きくすることによって、読み出し動作のときの電流を大きくできるので、読み出し動作を確実に行える。このようなフィントランジスタ構造が採用されるときに、アライメントトレンチ内に第２絶縁膜を残す構造とすることによって、マスク数を少なくでき、それに応じて製造工程数を少なくできる。
【００１３】
この発明の半導体メモリの製造方法は、半導体基板のメモリセル領域に素子分離トレンチを形成する工程と、前記半導体基板のアライメントマーク領域にアライメントトレンチを形成する工程と、前記素子分離トレンチに第１絶縁膜を埋め込む工程と、前記アライメントトレンチに第２絶縁膜を埋め込む工程と、前記第１絶縁膜および前記第２絶縁膜を同時にエッチングして、前記第１絶縁膜を前記素子分離トレンチの深さ方向途中まで掘り下げ、かつ前記第２絶縁膜を前記アライメントトレンチの深さ方向途中まで掘り下げる工程とを含む（請求項５）。この半導体メモリの製造方法によれば、素子分離トレンチ内に埋め込まれた第１絶縁膜のエッチングとアライメントトレンチ内に埋め込まれた第２絶縁膜のエッチングとを、１つのマスクを用いて同時に行うことができる。これにより、マスク数および製造工程数を少なくすることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、メモリセルの構造を模式的に示す断面図である。
【図３】図３は、メモリセル領域の一部を示す模式的な平面図である。
【図４】図４は、図３のIV-IV線に沿う断面図である。
【図５】図５は、図３のV-V線に沿う断面図である。
【図６Ａ】図６Ａは、図３〜図５に示す半導体装置の製造方法を説明するための模式的な斜視図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を示す模式的な斜視図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の工程を示す模式的な斜視図である。
【図６Ｄ】図６Ｄは、図６Ｃの次の工程を示す模式的な斜視図である。
【図６Ｅ】図６Ｅは、図６Ｄの次の工程を示す模式的な斜視図である。
【図６Ｆ】図６Ｆは、図６Ｅの次の工程を示す模式的な斜視図である。
【図６Ｇ】図６Ｇは、図６Ｆの次の工程を示す模式的な斜視図である。
【図６Ｈ】図６Ｈは、図６Ｇの次の工程を示す模式的な斜視図である。
【図６Ｉ】図６Ｉは、図６Ｈの次の工程を示す模式的な断面図である。
【図６Ｊ】図６Ｊは、図６Ｉの次の工程を示す模式的な断面図である。
【図６Ｋ】図６Ｋは、図６Ｊの次の工程を示す模式的な断面図である。
【図７】図６ＥのVII-VII線に沿う断面図である。
【図８】図８Ａおよび図８Ｂは、アライメントマークの他の例をそれぞれ示す模式的な平面図である。
【発明を実施するための形態】
【００１５】
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
半導体装置は、半導体基板としてのシリコン基板２を備えている。シリコン基板２の一主面には、平面視矩形状のメモリセル領域７０と、メモリセル領域７０の周囲に配置された矩形枠状のアライメントマーク領域８０とが設定されている。アライメントマーク領域８０には、メモリセル領域７０の各辺に対応する部分に、各辺の長手方向に平行に延びた平面視細長矩形のアライメントマーク８１が形成されている。メモリセル領域８０には、図１には図示しない複数のメモリセルがアレイ状に形成されている。
【００１６】
図２は、メモリセルの構造を模式的に示す断面図である。
メモリセル１は、シリコン基板２に形成されたＭＯＳ型電界効果トランジタ（Metal-Oxide-Semiconductor Field Effect Transistor。以下、「ＭＯＳトランジスタ」という。）と、電荷蓄積部として機能する第１および第２のサイドウォール１２ａ，１２ｂとを含む。ＭＯＳトランジスタは、ゲート部３と、第１および第２のＬＤＤ（Lightly Doped Drain）領域４ａ，４ｂと、第１および第２の不純物拡散領域５ａ，５ｂとを備えている。
【００１７】
ゲート部３は、シリコン基板２の一主面上に形成されたゲート酸化膜６と、ゲート酸化膜６上に形成されたゲート電極７と、ゲート電極７上に形成された絶縁層８とを含む。ゲート酸化膜６は、たとえば、ＳｉＯ２からなる。ゲート電極７は、ゲート酸化膜６上に形成されたポリシリコン層９と、ポリシリコン層９上に積層されたタングステンシリサイド層１０とを含む。つまり、ゲート電極７は、いわゆるポリサイド構造とされている。絶縁層８は、たとえば、ＳｉＮからなる。
【００１８】
第１および第２のＬＤＤ領域４ａ，４ｂは、シリコン基板２の表層部のうち、ゲート部３直下のチャネル領域を挟む領域に、たとえば、ｎ型の不純物を拡散することにより形成されている。第１および第２の不純物拡散領域５ａ，５ｂは、それぞれ、シリコン基板２の表層部のうちの第１および第２のＬＤＤ部４ａ，４ｂの外側領域に、たとえば、ｎ型の不純物を拡散することにより形成されている。第１および第２の不純物拡散領域５ａ，５ｂは、ＭＯＳトランジスタのソース領域またはドレイン領域として機能する領域である。たとえば、第１の不純物拡散領域５ａがドレイン領域として使用され、第２の不純物拡散領域５ｂがソース領域として使用されてもよい。以下、第１の不純物拡散領域５ａを「ドレイン領域５ａ」といい、第２の不純物拡散領域５ｂを「ソース領域５ｂ」という場合がある。
【００１９】
第１および第２のＬＤＤ領域４ａ，４ｂの深さおよび不純物濃度は、第１および第２の不純物拡散領域５ａ，５ｂの深さおよび不純物濃度よりも小さくされている。つまり、このＭＯＳトランジスタでは、ＬＤＤ（Lightly Doped Drain）構造が採用されている。
第１のサイドウォール１２ａおよび第２のサイドウォール１２ｂは、ゲート部３の一方の側壁および他方の側壁にそれぞれ形成されている。以下、ドレイン領域５ａ側にあるサイドウォールを「ドレイン側サイドウォール」といい、ソース領域５ｂ側にあるサイドウォールを「ソース側サイドウォール」という場合がある。第１のサイドウォール１２ａ（ドレイン側サイドウォール）は、第１のＬＤＤ領域４ａ上に設けられている。第２のサイドウォール１２ｂ（ソース側サイドウォール）は、第２のＬＤＤ領域４ｂ上に設けられている。
【００２０】
各サイドウォール１２ａ，１２ｂは、内側酸化膜１３と、内側窒化膜１４と、外側酸化膜１５と、外側窒化膜１６とをゲート部３の側面に順に積層したＯＮＯＮ（Oxide-Nitride-Oxide-Nitride）層構造を有している。内側窒化膜１４は、電荷を蓄積するための電荷蓄積膜である。内側酸化膜１３および外側酸化膜１５は、たとえば、ＳｉＯ２からなる。内側窒化膜（電荷蓄積膜）１４および外側窒化膜１６は、たとえば、ＳｉＮからなる。
【００２１】
内側酸化膜１３は、ゲート部３の側壁面における下端部を除いた部分とに形成されている。電荷蓄積膜１４は、内側酸化膜１３の外側面とゲート部３の側壁面の下端部に形成されている。電荷蓄積膜１４の下端部は、ゲート部３の下端部の側壁内に入り込んでいる。電荷蓄積膜１４におけるゲート部３の側壁内に入り込んでいる部分の長さは、たとえば、１〜５ｎｍ程度である。外側酸化膜１５は、電荷蓄積膜１４の外側面に形成されている。外側窒化膜１６は、外側酸化膜１５の外側面と、酸化膜１９におけるゲート部３の近傍部分とを覆うように形成されている。
【００２２】
この実施形態では、電荷蓄積膜１４の下端部がゲート部３の側壁内に入り込んでいるので、電荷蓄積膜１４にホットエレクトロンが捕捉されやすくなる。なお、ゲート部３の上側に、ゲート部３の上面、内側酸化膜１３の上端、電荷蓄積膜１４の上端および外側酸化膜１５の上端を覆うトップ酸化膜を形成してもよい。
メモリセル１への書き込み動作、読み出し動作および消去動作について説明する。メモリセル１への書き込み動作は、たとえば、第１の書き込み動作と、第２の書き込み動作とを含む。また、メモリセル１の読み出し動作は、たとえば、第１の読み出し動作と、第２の読み出し動作とを含む。以下、これらの各動作について説明する。
(ａ)第１の書き込み動作
ソース領域５ｂおよびシリコン基板２を接地し、ゲート電極７にたとえば１０Ｖの書込電圧を印加し、ドレイン領域５ａにたとえば６Ｖの電圧（ソースより高い電圧）を印加する。これにより、ソース領域５ｂからドレイン領域５ａへと電子が向かい、ドレイン領域５ａの近傍で生じたホットエレクトロンがドレイン側サイドウォール１２ａ内の電荷蓄積膜１４に飛び込んで捕捉される。
(ｂ)第２の書き込み動作
ドレイン領域５ａおよびシリコン基板２を接地し、ゲート電極７にたとえば１０Ｖの書込電圧を印加し、ソース領域５ｂにたとえば６Ｖの電圧（ドレインより高い電圧）を印加する。これにより、ドレイン領域５ａからソース領域５ｂへと電子が向かい、ソース領域５ｂの近傍で生じたホットエレクトロンがソース側サイドウォール１２ｂ内の電荷蓄積膜１４に飛び込んで捕捉される。
(ｃ)第１の読み出し動作
ドレイン領域５ａおよびシリコン基板２を接地し、ゲート電極７にたとえば３Ｖの読出電圧を印加し、ソース領域５ｂにたとえば２Ｖの電圧（ドレインよりも高い電圧）を印加する。これにより、ソース領域５ｂ近傍に大きな電界がかかる。したがって、ソース側サイドウォール１２ｂの直下に電位障壁があっても（ソース側サイドウォール１２ｂに電子が捕捉されていても）、電子は移動できる。しかし、ドレイン領域５ａ側には大きな電界がかからないので、ドレイン側サイドウォール１２ａの直下に電位障壁があると（ドレイン側サイドウォール１２ａに電子が捕捉されていると）電子が移動できず、電流が流れない。ドレイン側サイドウォール１２ａの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ドレイン側サイドウォール１２ａの捕捉電子の有無を検出できる。つまり、記憶値が「１」か「０」かを区別できる。
(ｄ)第２の読み出し動作
ソース領域５ｂおよびシリコン基板２を接地し、ゲート電極７にたとえば３Ｖの読出電圧を印加し、ドレイン領域５ａにたとえば２Ｖの電圧（ソースよりも高い電圧）を印加する。これにより、ドレイン領域５ａ近傍に大きな電界がかかる。したがって、ドレイン側サイドウォール１２ａの直下に電位障壁があっても（ドレイン側サイドウォール１２ａに電子が捕捉されていても）、電子は移動できる。しかし、ソース領域５ｂ側には大きな電界がかからないので、ソース側サイドウォール１２ｂの直下に電位障壁があると（ソース側サイドウォール１２ｂに電子が捕捉されていると）電子が移動できず、電流が流れない。ソース側サイドウォール１２ｂの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ソース側サイドウォール１２ｂの捕捉電子の有無を検出できる。つまり、記憶値が「１」か「０」かを区別できる。
（ｅ）消去動作
シリコン基板２を接地し、ゲート電極７にたとえば−６Ｖの負電圧（消去電圧）を印加し、ドレイン領域５ａに−６Ｖの負電圧を印加し、ソース領域５ｂに６Ｖの正電圧を印加する。これにより、ソース領域５ｂおよびドレイン領域５ａの界面付近で電子と正孔が対生成される。対生成された電子と正孔のうちの正孔が、ゲート電極７側に引かれて両サイドウォール１２ａ，１２ｂに入る。各サイドウォール１２ａ，１２ｂに入った正孔によって、そのサイドウォール１２ａ，１２ｂ内のマイナス電荷（捕捉電子）が打ち消される。
【００２３】
図３は、前記半導体装置のメモリセル領域の一部を示す模式的な平面図である。図４は、図３のVI-VI線に沿う断面図である。図５は、図３のV-V線に沿う断面図である。
シリコン基板２の表層部には、直線状に延びた複数の素子分離部２０が、所定間隔をおいて互いに平行に形成されている。複数のゲート電極７は、平面視において素子分離部２０に直交する方向に、直線状に素子分離部２０の長手方向に所定間隔をあけて互いに平行に形成されている。隣り合う素子分離部２０の間の領域がアクティブ領域（活性領域）３０となる。各素子分離部２０の上方には、平面視において素子分離部２０の長手方向に延びた直線状のビットライン２５が配置されている。素子分離部２０は、シリコン基板２の表層部に形成された素子分離トレンチ２１と、素子分離トレンチ２１の内面に形成されたライナー酸化膜２２と、素子分離トレンチ２１間のアクティブ領域３０が突出するように、素子分離トレンチ２１の深さ方向途中まで埋め込まれた絶縁物（たとえば酸化膜）２３とを含む。
【００２４】
絶縁物２３は、素子分離トレンチ２１内全体に埋め込まれているのではなく、その深さ途中まで埋め込まれている。このため、隣り合う素子分離部２０間のアクティブ領域３０の上部の表面積を大きくできる。これにより、ゲート電極７は、平面視におけるアクティブ領域３０との重なり領域の面積よりも大きな面積でアクティブ領域３０に対向する。したがって、ゲート幅を拡大することができるので、チャネルに大きな電流を流せるようになる。つまり、この実施形態では、メモリセル１に含まれるＭＯＳトランジスタがフィン型トランジスタ構造とされている。
【００２５】
メモリセル領域において、シリコン基板２上には、図５に示すように、複数のメモリセル１（ゲート部３）が２５０ｎｍ以下（たとえば、２４０ｎｍ）の一定ピッチで形成されている。ゲート部３の長さ（チャネル幅方向の長さ）は、たとえば、９０ｎｍ〜１００ｎｍ程度である。ゲート電極７と直交する方向に隣り合う一対のメモリセル１においては、ゲート部３（ゲート電極７）を中心とするドレイン領域とソース領域との位置が互いに反対になるように形成されている。より具体的には、一方のメモリセル１のドレイン領域と、他方のメモリセル１のソース領域とは共通の不純物拡散領域５ａ，５ｂからなる。したがって、隣り合う２つのメモリセル１においては、ドレイン側サイドウォール１２ａどうしまたはソース側サイドウォール１２ｂどうしが向かい合っている。
【００２６】
シリコン基板２上の酸化膜１９の表面、サイドウォール１２ａ，１２ｂの表面およびゲート部３の表面には、たとえばＳｉＮからなる窒化膜１７が形成されている。窒化膜１７の表面上には、たとえばＢＰＳＧ（Boron Phosphorous Silicate Glass）からなる層間絶縁膜１８が形成されている。層間絶縁膜１８には、隣り合う２つのメモリセル１によって共有される不純物拡散領域（ドレイン領域５ａまたはソース領域５ｂ）をビットライン２５に電気的に接続するためのコンタクトプラグ４０が貫通して設けられている。
【００２７】
コンタクトプラグ４０は、バリアメタル膜４３と金属プラグ４４とを含む。層間絶縁膜１８を貫通して形成されたコンタクト孔４１の側壁は、層間絶縁膜１８より緻密なシール膜４２によって覆われている。バリアメタル膜４３は、シール膜４２の表面およびコンタクト孔４１の底面部を覆うように形成されている。金属プラグ４４は、バリアメタル膜４３に包囲された状態でコンタクト孔４１内に埋め込まれている。
【００２８】
シール膜４２は、たとえばＳｉＮからなり、厚さは５ｎｍ〜１０ｎｍ程度であってもよい。この実施形態では、シール膜４２の厚さは約７ｎｍである。バリアメタル膜４３は、Ｔｉ／ＴｉＮの２層構造膜からなっていてもよい。Ｔｉ層は、シール膜４２に接し、その厚さは３０ｎｍ程度であってもよい。ＴｉＮ層は、Ｔｉ層上に積層され、その厚さは５ｎｍ〜１００ｎｍ程度、より好ましくは１０ｎｍ〜２０ｎｍ程度であってもよい。金属プラグ４４は、たとえばタングステン（Ｗ）からなる。金属プラグ４４は、たとえば、フッ素を含む原料ガスを用いて、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成される。フッ素を含む原料ガスは、ＢＰＳＧからなる層間絶縁膜１８に対する腐食性を有しているけれども、シール膜４２により、層間絶縁膜１８の腐食が回避される。
【００２９】
この実施形態では、コンタクト孔４１の側壁を覆うように、層間絶縁膜１８より緻密なシール膜４２が形成されているので、その表面が滑らかである。したがって、バリアメタル膜４３をシール膜４２に密着させることができ、かつバリアメタル膜４３は貫通孔のない良好な膜質を有することができる。このため、コンタクトホール４１内に金属プラグ４４を堆積させるときに、原料ガスがバリアメタル膜４３およびシール膜４２を透過して、層間絶縁膜１８に達するのを防止できる。このため、フッ素を含む原料ガスによって、層間絶縁膜１８が腐食したり、金属プラグ４４の材料であるタングステンが層間絶縁膜１８内に染み出したりするのを防止できる。つまり、層間絶縁膜１８とコンタクトプラグ４０との間に明瞭な界面を形成できるから、コンタクト間ショート等の異常を抑制できる。
【００３０】
図６Ａ〜図６Ｈは、半導体装置のメモリセル領域の製造工程の一例を示す模式的な斜視図である。図６Ｉ〜図６Ｋは、図６Ｈに続く製造工程を順に示す模式的な断面図である。図７は、図６ＥのVII-VII線に沿う断面図である。図６Ａ〜図６Ｅおよび図７には、メモリセル領域７０の一部とアライメントマーク領域８０の一部とが示されている。図６Ｆ〜図６Ｋには、メモリセル領域７０の一部のみが示されている。
【００３１】
まず、熱酸化法により、シリコン基板２上に、ＳｉＯ２からなる図示しないパッド酸化膜（たとえば、１０ｎｍ厚）が形成される。次に、パッド酸化膜上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、図示しないマスク用窒化膜（たとえば、８０ｎｍ厚）が形成される。この後、フォトリソグラフィおよびエッチングにより、マスク用窒化膜およびパッド酸化膜のうち、シリコン基板２に素子分離トレンチ２１を形成すべき領域およびアライメントトレンチ８２を形成すべき領域に対応する部分が除去される。そして、マスク用窒化膜およびパッド酸化膜からなるハードマスクを用いて、シリコン基板２がエッチングされる。これにより、図６Ａに示すように、メモリセル領域７０に複数本の直線状素子分離トレンチ２１がストライプ状に形成される。また、アライメントマーク領域８０に直線状のアライメントトレンチ８２が形成される。これらのトレンチ２１，８２の深さは、たとえば、約１８０ｎｍである。素子分離トレンチ２１の開口部の幅は、たとえば、約９０ｎｍである。一方、アライメントトレンチ８２の開口部の幅は、たとえば、１〜２μｍである。
【００３２】
次に、素子分離トレンチ２１およびアライメントトレンチ８２の内面に熱酸化法によりライナー酸化膜２２（図４，図７参照。図６には図示せず。）が形成される。続いて、シリコン基板２が窒素雰囲気中で熱処理される。そして、たとえば、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法により、ＳｉＯ２からなる絶縁物（酸化膜）２３が素子分離トレンチ２１およびアライメントトレンチ８２内を含むシリコン基板２上に堆積される。この後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、絶縁物２３がその表面から研削される。この絶縁物２３の研削は、絶縁物２３の表面と、マスク用窒化膜の表面とが面一となるまで続けられる。これにより、図６Ｂに示すように、素子分離トレンチ２１およびアライメントトレンチ８２内に絶縁物２３が埋め込まれた状態となる。
【００３３】
この後、フォトリソグラフィおよびエッチングにより、シリコン基板２上のマスク用窒化膜が除去される。続いて、エッチングにより、シリコン基板２上のパッド酸化膜が除去される。そして、図６Ｃおよび図６Ｄに示すように、フォトリソグラフィおよびエッチングにより、素子分離トレンチ２１およびアライメントトレンチ８２内の絶縁物（酸化膜）２３が掘り下げられる。素子分離トレンチ２１およびアライメントトレンチ８２内の絶縁物２３を掘り下げる工程は、１つのマスクを用いて同時に行われる。
【００３４】
すなわち、図６Ｃを参照して、絶縁物２３の表面とシリコン基板２の表面とを覆うようにフォトレジスト膜２７が形成される。そして、このフォトレジスト膜２７上にフォトマスクが配置され、フォトレジスト膜２７に露光が行われる。次に、フォトレジスト膜２７が現像されることにより、フォトレジスト膜２７のうち、たとえば未露光部分が除去される。これにより、フォトレジスト膜２７には、素子分離トレンチ２１内の絶縁物２３およびアライメントトレンチ８２内の絶縁物２３を露出させる開口２７ａ，２７ｂが形成される。このフォトレジスト膜２７をマスクとしたエッチングによって、図６Ｄに示すように、素子分離トレンチ２１およびアライメントトレンチ８２内の絶縁物２３が同時に掘り下げられる。この後、フォトレジスト膜２７が除去（アッシング）される。
【００３５】
したがって、シリコン基板２の表面から素子分離トレンチ２１内の絶縁物２３の表面までの深さ（掘り込み量）と、シリコン基板２の表面からアライメントトレンチ８２内の絶縁物２３の表面までの掘り下げ深さ（掘り込み量）とはほぼ等しくなる。この堀込み量は、たとえば、２６ｎｍ程度であってもよい。こうして、メモリセル領域７０に素子分離部２０が形成される。シリコン基板２の表層部における隣り合う素子分離部２０の間がアクティブ領域３０となる。すなわち、素子分離部２０を形成することにより、複数の直線状アクティブ領域３０がストライプ状に形成されることになる。素子分離トレンチ２１内の絶縁物２３が、特許請求の範囲における「第１絶縁膜」に相当し、アライメントトレンチ８２内の絶縁物２３が特許請求の範囲における「第２絶縁膜」に相当する。
【００３６】
次に、図６Ｅおよび図７を参照して、シリコン基板２の表面およびトレンチ２１，８２内の絶縁物２３の表面に、たとえば熱酸化法によって、ＳｉＯ２からなるゲート酸化膜６（たとえば、７ｎｍ厚）が形成される。それから、ＣＶＤ法により、ゲート酸化膜６上に、ポリシリコン層９（たとえば、７０ｎｍ厚）が形成される。その後、イオン注入法により、ポリシリコン層９に不純物（たとえばＰ（リン））が導入される。そして、ＣＶＤ法により、ポリシリコン層９上に、タングステンシリサイド層１０（たとえば、１００ｎｍ厚）が積層される。ポリシリコン層９およびタングステンシリサイド層１０は、ゲート電極７を形成するため金属膜（以下、「ゲート金属膜」という）を構成している。
【００３７】
メモリセル領域７０においては、素子分離トレンチ２１の幅が狭いので、ゲート金属膜の表面（タングステンシリサイド層１０の表面）は平坦な表面となる。一方、アライメントマーク領域８０においては、アライメントトレンチ８２の幅が広いので、アライメントトレンチ８２上において、ゲート金属膜の表面（タングステンシリサイド層１０の表面）には観測可能な段差部８３が形成される。ゲート金属膜における段差部８３を有している部分が、アライメントマーク８１となる。
【００３８】
次に、メモリセル領域において、ＣＶＤ法により、タングステンシリサイド層１０上に、ＳｉＮからなる絶縁層８（たとえば、１８０ｎｍ厚）が形成される。そして、メモリセル領域７０において、フォトリソグラフィおよびエッチングにより、ゲート酸化膜６、ポリシリコン層９、タングステンシリサイド層１０および絶縁層８を含む積層体がパターニングされる。これにより、図６Ｆに示すように、複数本の直線状ゲート部３がストライプ状に形成される。ゲート部３は、ゲート酸化膜６と、ポリシリコン層９およびタングステンシリサイド層１０からなるゲート電極７と、絶縁層８とを含む。
【００３９】
前記パターニング工程を具体的に説明する。まず、絶縁層８上にフォトレジストが塗布される。そして、フォトレジスト上にフォトマスクが配置され、フォトレジストに露光が行われる。シリコン基板２に対するフォトマスクの位置合わせは、アライメントマーク８１の段差部８３を観測することにより行われる。次に、フォトレジストが現像されることにより、フォトレジストのうち、たとえば未露光部分が除去される。この後、ゲート酸化膜６、ポリシリコン層９、タングステンシリサイド層１０および絶縁層８の積層体がエッチングされ、ゲート部３が形成される。最後に、フォトレジストが除去（アッシング）される。
【００４０】
次に、図６Ｇに示すように、イオン注入法により、アクティブ領域３０の表層部のうち、各ゲート部３の直下のチャネル領域を挟む領域に、ＬＤＤ構造を作製するための不純物が導入される。これにより、ＬＤＤ部４が形成される。その後、各ゲート部３の側壁面およびシリコン基板２の表面を覆うように、たとえばＣＶＤ法により、ＳｉＯ２からなる内側酸化膜１３が形成される。この後、フォトリソグラフィおよびエッチングにより、ゲート部３の側壁面上の酸化膜１３を残して、シリコン基板２上の酸化膜１３が除去される。ゲート部３の側壁面上の酸化膜１３が内側酸化膜１３となる。エッチングによってシリコン基板２上の酸化膜１３が除去される際に、ゲート部３の側壁の下端部表面の酸化膜１３およびゲート部３の側壁の下端部の表層部が除去される。これにより、ゲート部３の側壁面の下端部にゲート電極７方向に延びた凹部が形成される。そして、たとえば、ＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Deposition:減圧ＣＶＤ)法により、内側酸化膜１３上およびゲート部３の側壁面の下端部上に、ＳｉＮからなる電荷蓄積膜１４が形成される。電荷蓄積膜１４の下端部は、ゲート部３の側壁面の下端部の凹部に入り込んでいる。 次に、図６Ｈに示すように、たとえばＣＶＤ法により、電荷蓄積膜１４の側壁面に外側酸化膜１５が形成されると同時にシリコン基板２の表面に酸化膜１９が形成される。そして、たとえばＣＶＤ法により、メモリセル領域の表面全体にＳｉＮからなる窒化膜が形成される。この窒化膜の一部（より具体的には、隣り合うゲート部３の間から露出する酸化膜１９の幅方向中央部）がエッチングによって除去されることにより、外側酸化膜１５の表面および酸化膜１９のゲート部３近傍部分の表面を覆う外側窒化膜１６が形成される。これにより、ゲート部３の両側壁には、ＯＮＯＮ構造のドレイン側サイドウォール１２ａおよびソース側サイドウォール１２ｂがそれぞれ形成される。
【００４１】
その後、アクティブ領域３０の表層部のうち、外側窒化膜１６から酸化膜１９が露出している部分に対応する領域に、ドレイン領域およびソース領域を作成するための不純物がイオン注入される。これにより、ドレイン領域５ａおよびソース領域５ｂが形成され、ＬＤＤ部４がＬＤＤ部４ａ，４ｂに分けられる。続いて、ドレイン領域５ａおよびソース領域５ｂならびにＬＤＤ部４ａ，４ｂに導入された不純物イオンを活性化するための熱処理が行われる。これにより、メモリセル領域に複数のメモリセル１が形成される。
【００４２】
次に、図６Ｉに示すように、たとえば減圧ＣＶＤ法により、メモリセル領域の表面全体にエッチングストップ膜として機能する窒化膜１７が形成される。この後、ＣＶＤ法により、窒化膜１７上に、ＢＰＳＧからなる層間絶縁膜１８が形成される。そして、ＣＭＰ法により、層間絶縁膜１８が平坦化される。
次に、図６Ｊに示すように、たとえばプラズマエッチング法により、層間絶縁膜１８における隣り合うゲート部３の間に対応する領域に、層間絶縁膜１８を貫通するコンタクト孔４１が形成される。それから、図６Ｋに示すように、たとえば減圧ＣＶＤ法により、コンタクト孔４１の側壁を覆うようにＳｉＮからなるシール膜４２（たとえば、７ｎｍ厚）が形成される。続いて、コンタクト孔内のシール膜４２の表面およびコンタクト孔４１の底面部を覆うように、Ｔｉ／ＴｉＮからなる２層構造のバリアメタル層４３（たとえば、Ｔｉ層は３０ｎｍ厚、ＴｉＮ層は５ｎｍ〜１００ｎｍ厚、より好ましくは１０ｎｍ〜２０ｎｍ厚）が形成される。Ｔｉ層は、たとえばスパッタ法により形成され、ＴｉＮ層はたとえばＣＶＤ法で形成される。そして、ＷＦ６ガスを用いたＣＶＤ法により、バリアメタル層４３に包囲されたコンタクト孔４１内を含む表面全域に、タングステン（Ｗ）が成長される。その後、ＣＭＰ法によって、コンタクト孔４１外のタングステン、バリアメタル層４３およびシール膜４２が除去される。
【００４３】
これにより、バリアメタル層４３に包囲された状態で、コンタクト孔４１内にタングステンからなる金属プラグ４４が埋め込まれた構造が得られる。このようにして、層間絶縁膜１８内に、層間絶縁膜１８を貫通するコンタクトプラグ４０が形成される。なお、図６Ｋは、２つのゲート部３の間のソース領域（一対のメモリセル１によって共通なソース領域）５ｂに電気的に接続されるコンタクトプラグ４０の例を示している。
【００４４】
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、アライメントマークの形状および配置は、図８Ａまたは図８Ｂに示されるようなものであってもよい。図８Ａの例では、アライメントマーク領域８０に、メモリセル領域７０の外側を廻るように、平面視矩形枠状のアライメントマーク８１Ａが形成されている。図８Ｂの例では、アライメントマーク領域８０の対向する２つのコーナ部付近において、その内側のメモリセル領域７０の２辺それぞれに沿って、複数の短冊状のアライメントマーク８１Ｂが形成されている。
【００４５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００４６】
１ メモリセル
２ シリコン基板
３ ゲート部
６ ゲート酸化膜
７ ゲート電極（金属膜）
８ 絶縁層
９ ポリシリコン層
１０ タングステンシリサイド層
１２ａ，１２ｂ サイドウォール（電荷蓄積部）
２０ 素子分離部
２１ 素子分離トレンチ
２２ ライナー酸化膜
２３ 絶縁体（酸化膜）
３０ アクティブ領域（活性領域）
７０ メモリセル領域
８０ アライメントマーク領域
８１，８１Ａ，８１Ｂ アライメントマーク
８２ アライメントトレンチ
８３ 段差部
【特許請求の範囲】
【請求項１】
活性領域を分離する素子分離トレンチが形成されたメモリセル領域と、マスク合わせのためのアライメントトレンチが形成されたアライメントマーク領域とを有する半導体基板と、
前記素子分離トレンチ間の活性領域が突出するように前記素子分離トレンチの深さ方向途中まで埋め込まれ、前記半導体基板よりも深い位置に表面を有する第１絶縁膜と、
前記アライメントトレンチの深さ方向途中まで埋め込まれた第２絶縁膜とを含む、半導体メモリ。
【請求項２】
前記第１絶縁膜および前記第２絶縁膜が等しい膜厚を有している、請求項１に記載の半導体メモリ。
【請求項３】
前記半導体基板上に形成され、前記メモリセル領域において平坦な表面を有し、前記アライメントマーク領域において前記アライメントトレンチに対応する段差部を有する金属膜をさらに含む、請求項１または２に記載の半導体メモリ。
【請求項４】
前記半導体基板上において前記素子分離トレンチ間の活性領域を横切るように配置されたゲート電極と、
前記ゲート電極の第１側壁部に前記活性領域に対向するように配置された第１電荷蓄積部と、
前記ゲート電極の前記第１側壁部とは反対側の第２側壁部に前記活性領域に対向するように配置された第２電荷蓄積部とをさらに含む、請求項１〜３のいずれか一項に記載の半導体メモリ。
【請求項５】
半導体基板のメモリセル領域に素子分離トレンチを形成する工程と、
前記半導体基板のアライメントマーク領域にアライメントトレンチを形成する工程と、
前記素子分離トレンチに第１絶縁膜を埋め込む工程と、
前記アライメントトレンチに第２絶縁膜を埋め込む工程と
前記第１絶縁膜および前記第２絶縁膜を同時にエッチングして、前記第１絶縁膜を前記素子分離トレンチの深さ方向途中まで掘り下げ、かつ前記第２絶縁膜を前記アライメントトレンチの深さ方向途中まで掘り下げる工程とを含む、半導体メモリの製造方法。
【請求項１】
活性領域を分離する素子分離トレンチが形成されたメモリセル領域と、マスク合わせのためのアライメントトレンチが形成されたアライメントマーク領域とを有する半導体基板と、
前記素子分離トレンチ間の活性領域が突出するように前記素子分離トレンチの深さ方向途中まで埋め込まれ、前記半導体基板よりも深い位置に表面を有する第１絶縁膜と、
前記アライメントトレンチの深さ方向途中まで埋め込まれた第２絶縁膜とを含む、半導体メモリ。
【請求項２】
前記第１絶縁膜および前記第２絶縁膜が等しい膜厚を有している、請求項１に記載の半導体メモリ。
【請求項３】
前記半導体基板上に形成され、前記メモリセル領域において平坦な表面を有し、前記アライメントマーク領域において前記アライメントトレンチに対応する段差部を有する金属膜をさらに含む、請求項１または２に記載の半導体メモリ。
【請求項４】
前記半導体基板上において前記素子分離トレンチ間の活性領域を横切るように配置されたゲート電極と、
前記ゲート電極の第１側壁部に前記活性領域に対向するように配置された第１電荷蓄積部と、
前記ゲート電極の前記第１側壁部とは反対側の第２側壁部に前記活性領域に対向するように配置された第２電荷蓄積部とをさらに含む、請求項１〜３のいずれか一項に記載の半導体メモリ。
【請求項５】
半導体基板のメモリセル領域に素子分離トレンチを形成する工程と、
前記半導体基板のアライメントマーク領域にアライメントトレンチを形成する工程と、
前記素子分離トレンチに第１絶縁膜を埋め込む工程と、
前記アライメントトレンチに第２絶縁膜を埋め込む工程と
前記第１絶縁膜および前記第２絶縁膜を同時にエッチングして、前記第１絶縁膜を前記素子分離トレンチの深さ方向途中まで掘り下げ、かつ前記第２絶縁膜を前記アライメントトレンチの深さ方向途中まで掘り下げる工程とを含む、半導体メモリの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図６Ｋ】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図６Ｋ】
【図７】
【図８】
【公開番号】特開２０１２−５９９５９（Ｐ２０１２−５９９５９Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０２３７０（Ｐ２０１０−２０２３７０）
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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