半導体装置及びその製造方法
【課題】不純物の拡散によるナローチャネル効果の発生を抑制することを可能にする半導体装置を提供する。
【解決手段】半導体基体1と、半導体基体1に少なくとも一部が埋め込まれた、素子分離のための絶縁層2と、半導体基体1内に形成された不純物領域を含んで成る能動素子と、絶縁層2と半導体基体1との間に形成された、負の固定電荷を有する膜11とを含んで半導体装置を構成する。
【解決手段】半導体基体1と、半導体基体1に少なくとも一部が埋め込まれた、素子分離のための絶縁層2と、半導体基体1内に形成された不純物領域を含んで成る能動素子と、絶縁層2と半導体基体1との間に形成された、負の固定電荷を有する膜11とを含んで半導体装置を構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体基体内に形成された不純物領域を含む、トランジスタやダイオード等の能動素子を有する半導体装置及びその製造方法に係わる。
【背景技術】
【0002】
CMOS型固体撮像素子においては、光電変換素子が形成された画素部の素子分離を浅いシャロートレンチ(STI;shallow trench isolation)で行っている。
【0003】
ところが、STI/Siの界面に欠陥があることにより、接合リークに起因して、画素の特性に影響が出る。
そのため、画素部においてのみ、STIの深さを浅くして、STIの周囲にB(ボロン)を注入することにより、シリコン内の空乏層がSTI/Siの界面に接触しないようにして、素子分離を実現している(例えば、特許文献1を参照)。
【0004】
即ち、図17に断面図を示すように、シリコン基板等の半導体基体51に、STIとして、酸化シリコン層等の素子分離層52を埋め込んでいる。また、半導体基体51の表面上に、図示しない薄いゲート絶縁膜を介して、トランジスタのゲート電極53が形成されている。
そして、素子分離層52の周囲に、ボロンを注入した不純物領域54を形成して、素子分離層52と半導体基体51との界面付近にある欠陥55に、空乏層が接触しないようにしている。
【0005】
しかし、素子分離のために注入したボロンが、トランジスタのチャネル領域内にブロードに拡散することがある。このとき、特に画素トランジスタのチャネル幅の狭い領域において、チャネル濃度を上昇させて、激しいナローチャネル効果を引き起こす。
ナローチャネル効果は、トランジスタの特性を不安定にするので、固体撮像素子の製造歩留まりの低下が懸念される。
【0006】
また、固体撮像素子に限らず、一般の半導体装置、例えばDRAM等でも、STI/Siの界面付近の欠陥による、トランジスタ等の能動素子の特性への影響を回避するために、ボロン等の不純物を注入する場合もある。
この場合も、前述した固体撮像素子の場合と、同様の問題を生じる。
【0007】
ナローチャネル効果への対策としては、ボロンの注入量を減らすことが望ましい。
しかし、単純にボロンの注入量を減らすと、欠陥55に空乏層が接触することが懸念される。
また、酸化シリコン層等の素子分離層52に、不純物領域54に注入したボロンが吸い上げられることが判明しており、素子分離層52に吸い上げられる分を考慮してボロンの注入量を設定しないと、欠陥55に空乏層が接触する虞がある。
【0008】
そこで、例えば、汎用DRAMにおいて、窒化シリコン膜のSTIライナーを使ったSTI部へのボロンの吸い上げ抑制が手段として用いられてきた(例えば、非特許文献1を参照)。
即ち、図18に断面図を示すように、素子分離層52と半導体基体51との間に、窒化シリコン膜56を形成することにより、不純物領域54から素子分離層52へのボロンの吸い上げを抑制する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2005−347325号公報
【非特許文献】
【0010】
【非特許文献1】J. Lee, et al., “Novel Cell Transistor Using Retracted Si3N4-Liner STI for the Improvement of Data Retention Time in Gigabit Density DRAM and Beyond”, IEEE TRANS. ON ELEC. DEV., VOL.48,No.6, 2001,p.1152-1158
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかし、窒化シリコン膜には、シリコンとの界面に欠陥が多く存在している。
そして、空乏層がこの欠陥が存在する界面に触れないようにするためには、やはり、ある程度以上の量のボロンを注入する必要がある。
このことから、窒化シリコン膜をSTIの界面に設けても、拡散するボロンの量が大幅に減るわけではなく、ナローチャネル効果の本質的改善にはならない。
【0012】
また、固体撮像素子に限らず、一般の半導体装置でも、STI/Siの界面付近の欠陥による、トランジスタ等の能動素子の特性への影響を回避するために、ボロン等の不純物を注入する場合もある。
この場合も、前述した固体撮像素子の場合と、同様の問題を生じる。
【0013】
上述した問題の解決のために、本発明においては、不純物の拡散によるナローチャネル効果の発生を抑制することを可能にする半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【0014】
本発明の半導体装置は、半導体基体と、この半導体基体に少なくとも一部が埋め込まれた、素子分離のための絶縁層と、この半導体基体内に形成された不純物領域を含んで成る能動素子とを含む。さらに、絶縁層と半導体基体との間に形成された、負の固定電荷を有する膜を含む。
【0015】
本発明の第1の半導体装置の製造方法は、半導体基体に溝を形成する工程と、この溝を含む表面に、負の固定電荷を有する膜を形成する工程と、溝の内部を埋めて、全面的に絶縁層を形成する工程とを含む。さらに、溝の部分以外の絶縁層を除去して、溝の部分に素子分離のための絶縁層を形成する工程と、溝の部分以外の負の固定電荷を有する膜を除去する工程とを含む。
【0016】
本発明の第2の半導体装置の製造方法は、半導体基体に溝を形成する工程と、この溝を含む表面に、負の固定電荷を有する膜を形成する工程と、溝の内部を埋めて、全面的に絶縁層を形成する工程とを含む。さらに、溝の部分以外の絶縁層及び溝の内部の絶縁層の一部を除去する工程と、その後、絶縁層から露出した部分の負の固定電荷を有する膜を除去する工程と、再度全面的に絶縁層を形成する工程とを含む。
【0017】
本発明の第3の半導体装置の製造方法は、半導体基体に光電変換素子が形成された画素部と、半導体基体に光電変換素子を駆動するための周辺回路の能動素子が形成された周辺回路部とを含む半導体装置を製造する方法である。そして、周辺回路部に、絶縁層の少なくとも一部が半導体基体に埋め込まれた素子分離のための絶縁層を形成し、その後、周辺回路部の全体と、画素部の溝を形成する部分以外の部分とを覆うパターンのマスクを形成する。さらに、このマスクを用いて、画素部の半導体基体に溝を形成し、この溝を含む表面に、全面的に、負の固定電荷を有する膜を形成し、溝の内部を埋めて、全面的に第2の絶縁層を形成する。その後、溝の部分以外の第2の絶縁層及び負の固定電荷を有する膜をそれぞれ除去して、画素部の溝の部分に、負の固定電荷を有する膜と、第2の絶縁層から成る素子分離のための絶縁層とを形成し、その後、マスクを除去する。
【0018】
上述の本発明の半導体装置の構成によれば、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されているので、絶縁層と半導体基体との界面近傍の半導体基体にホール蓄積層を形成することができる。
これにより、ホール蓄積層によって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥を不活性化することができる。
従って、負の固定電荷を有する膜を形成しない場合と比較して、欠陥の不活性化のために半導体基体に注入する、ボロン等の不純物の注入量を大幅に低減、もしくは省略させることができる。
【0019】
上述の本発明の第1の半導体装置の製造方法によれば、半導体基体に溝を形成して、この溝を含む表面に負の固定電荷を有する膜を形成して、溝の内部を埋めて、全面的に絶縁層を形成する。これにより、半導体基体と絶縁層との間に負の固定電荷を有する膜が形成される。
さらに、溝の部分以外の絶縁層を除去して、溝の部分に素子分離のための絶縁層を形成し、溝の部分以外の負の固定電荷を有する膜を除去する。これにより、溝の部分において、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されるので、素子分離のための絶縁層と負の固定電荷を有する膜の周囲の半導体基体内にホール蓄積層を発生させることができる。
さらに、必要であれば溝の部分の絶縁層及び負の固定電荷を有する膜の周囲の半導体基体に、P型の不純物を導入してもよい。これにより、このP型の不純物を導入して形成される不純物領域とホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥をさらに不活性化することができる。
【0020】
上述の本発明の第2の半導体装置の製造方法によれば、半導体基体に溝を形成して、この溝を含む表面に負の固定電荷を有する膜を形成して、溝の内部を埋めて、全面的に絶縁層を形成する。これにより、半導体基体と絶縁層との間に負の固定電荷を有する膜が形成される。
さらに、溝の部分以外の絶縁層及び溝の内部の絶縁層の一部を除去し、その後、絶縁層から露出した部分の負の固定電荷を有する膜を除去する。これにより、溝の内部の一部に残った絶縁層の周囲のみに負の固定電荷を有する膜が残り、負の固定電荷を有する膜は、その端部が半導体基体の表面から離れて形成される。
さらに、再度全面的に絶縁層を形成し、その後、溝の部分以外の絶縁層を除去して、溝の部分に素子分離のための絶縁層を形成する。これにより、溝の部分において、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されるので、素子分離のための絶縁層と負の固定電荷を有する膜の周囲の半導体基体内にホール蓄積層を発生させることができる。
さらに、必要に応じて溝の部分の絶縁層及び負の固定電荷を有する膜の周囲の半導体基体に、P型の不純物を導入してもよい。これにより、このP型の不純物を導入して形成される不純物領域とホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥をさらに不活性化することができる。
【0021】
上述の本発明の第3の半導体装置の製造方法によれば、周辺回路部に、絶縁層の少なくとも一部が半導体基体に埋め込まれた素子分離のための絶縁層を形成し、その後、周辺回路部の全体と、画素部の溝を形成する部分以外の部分とを覆うパターンのマスクを形成する。これにより、周辺回路部は、全体がマスクで覆われているので、その後の画素部における、溝の形成や素子分離のための絶縁層を形成する際に、ダメージを受けることなく保護される。
さらに、マスクを用いて、画素部の半導体基体に溝を形成し、この溝を含む表面に、全面的に、負の固定電荷を有する膜を形成し、溝の内部を埋めて、全面的に第2の絶縁層を形成する。これにより、画素部においては、半導体基体と絶縁層との間に負の固定電荷を有する膜が形成され、周辺回路部においては、マスクと絶縁層との間に負の固定電荷を有する膜が形成される。
その後、溝の部分以外の第2の絶縁層及び負の固定電荷を有する膜をそれぞれ除去して、画素部の溝の部分に、負の固定電荷を有する膜と、第2の絶縁層から成る素子分離のための絶縁層とを形成した後に、マスクを除去する。これにより、画素部においては、溝の部分において、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されるので、周囲の半導体基体内にホール蓄積層を発生させることができる。また、周辺回路部においては、第2の絶縁層と負の固定電荷を有する膜とマスクとが除去されて、素子分離のための絶縁層が残る。
さらに、必要に応じて画素部の溝の部分の絶縁層及び負の固定電荷を有する膜の周囲の半導体基体に、P型の不純物を導入してもよい。これにより、このP型の不純物を導入して形成される不純物領域とホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥をさらに不活性化することができる。
【発明の効果】
【0022】
上述の本発明の半導体装置によれば、欠陥の不活性化のために半導体基体に注入する不純物の注入量を、大幅に低減させることができる。
これにより、ナローチャネル効果の発生を抑制し、トランジスタ等の能動素子の特性を安定化して、半導体装置の製造の際の歩留まりの向上を図ることができる。
【0023】
また、各本発明の半導体装置の製造方法によれば、P型の不純物を導入して形成される不純物領域と、負の固定電荷を有する膜により発生するホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥を不活性化することができる。
【図面の簡単な説明】
【0024】
【図1】本発明の第1の実施の形態の半導体装置の概略構成図(断面図)である。
【図2】図1の半導体装置の概略平面図である。
【図3】A〜E 図1の半導体装置の製造方法を示す製造工程図である。
【図4】本発明の第2の実施の形態の半導体装置の概略構成図(断面図)である。
【図5】A〜E 図4の半導体装置の製造方法を示す製造工程図である。
【図6】本発明の第3の実施の形態の半導体装置の概略構成図(断面図)である。
【図7】A〜E 図6の半導体装置の製造方法を示す製造工程図である。
【図8】本発明の第4の実施の形態の半導体装置の概略構成図(断面図)である。
【図9】A〜E 図8の半導体装置の製造方法を示す製造工程図である。
【図10】A、B 本発明の第5の実施の形態の半導体装置の概略構成図(断面図)である。
【図11】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図12】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図13】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図14】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図15】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図16】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図17】従来のSTIによる素子分離の構成を示す断面図である。
【図18】STIとシリコンとの界面に窒化シリコン膜を形成した場合の断面図である。
【発明を実施するための形態】
【0025】
以下、発明を実施するための最良の形態(以下、実施の形態とする)について説明する。
なお、説明は以下の順序で行う。
1.第1の実施の形態
2.第2の実施の形態
3.第3の実施の形態
4.第4の実施の形態
5.第5の実施の形態
【0026】
<1.第1の実施の形態>
本発明の第1の実施の形態の半導体装置の概略構成図(断面図)を、図1に示す。
また、図1の半導体装置の平面図を図2に示す。
図1は、図2の平面図のX−Xにおける断面図である。
【0027】
図1の断面図に示すように、半導体基体としてシリコン基板1を用いて、シリコン基板1に、STIによる素子分離のための絶縁層として酸化シリコン層を埋め込むことにより、酸化シリコンからなる素子分離層2が形成されている。
シリコン基板1の表面上には、図示しない薄いゲート絶縁膜を介して、MOSトランジスタのゲート電極3が形成されている。
そして、素子分離層2の周囲に、P型の不純物としてボロンが導入されたP型の不純物領域4を形成して、素子分離層2とシリコン基板1との界面付近にある欠陥7に空乏層が接触しないようにしている。
【0028】
また、図2の平面図に示すように、シリコン基板1に形成された不純物領域によって、MOSトランジスタのゲート電極3の左側にソース領域5(S)が形成され、ゲート電極3の右側にドレイン領域6(D)が形成されている。
【0029】
本実施の形態においては、特に、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成している。
【0030】
素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、図1に破線で示すように、ホール(正孔)が蓄積される領域であるホール蓄積層12が形成される。このホール蓄積層12によって、ホール(正孔)を蓄積させて欠陥7を不活性化することができるため、その分不純物領域4へのボロンの注入量を低減又は省略することが可能になる。
【0031】
負の固定電荷を有する膜11としては、例えば、HfOx膜を形成することができる。
また、負の固定電荷を持つ膜11の材料としては、HfOx以外にも各種の金属元素の酸化物を使用することができる。例えば、AlOx、ZrOx、TaOx、TiOx、LaOx、PrOx、CeOx、NdOx、PmOx、SmOx、EuOx、GdOx、TbOx、DyOx、HoOx、ErOx、TmOx、YbOx、LuOx、YOxが挙げられる。
さらに、負の固定電荷を持つ膜11には、前述した各種の金属元素Mのシリケート(M−SixOy)や窒化物(M−Nx)、酸窒化物(M−OxNy)、窒化シリケート(M−SixOyNz)を使用することも可能である。
【0032】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
まず、シリコン基板1の上にハードマスク材21を形成して、ハードマスク材21をパターニングする。ハードマスク材21は、例えば、窒化シリコン膜と酸化シリコン膜との積層膜によって形成することができる。
その後、図3Aに示すように、パターニングしたハードマスク材21をマスクとして使用して、素子分離層となる部分のシリコン基板1をエッチングにより除去する。これにより、シリコン基板1に溝22が形成される。
次に、基板洗浄等により、エッチング時に発生したスカムやダストを除去する。
【0033】
その後、図3Bに示すように、PVD(物理的気相成長)法又はCVD(化学的気相成長)法により、HfOx等の負の固定電荷を有する膜11を堆積する。これにより、シリコン基板1に形成された溝22を含む表面全体に、負の固定電荷を有する膜11が形成される。
【0034】
その後、図3Cに示すように、溝22の内部を埋めて、全面的に、STIの素子分離層2となる酸化シリコン層23を堆積させる。例えば、HDP法(高密度プラズマ法)により、酸化シリコン層23を成膜する。これにより、シリコン基板1と酸化シリコン層23との間に、負の固定電荷を有する膜11が形成される。
【0035】
続いて、この酸化シリコン層23を、通常のSTIプロセスと同様に、CMP法(化学的機械的研磨法)により研磨する。研磨は、ハードマスク材21が露出するまで行う。
そして、ハードマスク材21は、通常は窒化シリコン膜と酸化シリコン膜との積層膜で形成されているので、ホット燐酸等の窒化シリコン膜を溶解する薬液と、HFのような酸化シリコン膜を溶解する薬液等で除去される。
これにより、図3Dに示すように、シリコン基板1の溝の部分の酸化シリコン層23が残り、この部分に、酸化シリコン層23による素子分離層2が形成される。
また、シリコン基板1の溝の部分以外の負の固定電荷を有する膜11が除去される。
【0036】
さらに、図3Dに示すように、必要に応じて素子分離層2の周囲のシリコン基板1にボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層2の周囲にボロンを注入する。
【0037】
最後に、図3Eに示すように、シリコン基板1及び素子分離層2の上に、ゲート電極3を形成する。
このようにして、図1に示した半導体装置を製造することができる。
【0038】
上述の本実施の形態の構成によれば、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、素子分離層2とシリコン基板1との界面近傍のシリコン基板1にホール蓄積層12が形成される。
このホール蓄積層12によって、ホール(正孔)を蓄積させて、素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
これにより、素子分離層2の周囲の不純物領域4へのボロンの注入量を大幅に低減させることが可能になり、ナローチャネル効果を抑制することが可能になる。
【0039】
従って、本実施の形態の構成により、ナローチャネル効果の発生を抑制し、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【0040】
<2.第2の実施の形態>
第1の実施の形態の構造では、トランジスタのゲート絶縁膜の直下まで負の固定電荷を有する膜11が形成されているので、シリコン基板1の表面近傍の素子分離層2に臨む部分にもホール蓄積層12が形成される可能性がある。
この場合、GIDL(Gate Induced Drain Leakage)等による、トランジスタからのリーク電流の増加から、スタンバイ電流の増加や画素の特性への悪影響が懸念される。
この問題点を回避するための構造としては、半導体基体の表面付近において、STI/Siの界面にある負の固定電荷を有する膜を、局所的に除去することが考えられる。
このような構成とした場合を、第2の実施の形態として、以下に示す。
【0041】
本発明の第2の実施の形態の半導体装置の概略構成図(断面図)を、図4に示す。
図4は、図1と同様に、トランジスタのゲート電極3に沿った面における断面図である。
本実施の形態においては、負の固定電荷を有する膜11をシリコン基板1の表面近傍の部分には形成せず、その他の部分の素子分離層2の周囲に負の固定電荷を有する膜11を形成している。
その他の構成は、図1及び図2に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【0042】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
第2の実施の形態の製造プロセスは、図3A〜図3Eに示した第1の実施の形態の製造プロセスに、さらに工程を追加することによって、実現することができる。
【0043】
まず、図3A〜図3Cに示したと同じ工程を行う。
図3Cと同じ状態を、図5Aに示す。
【0044】
次に、図5Bに示すように、等方性エッチングにより、酸化シリコン層23をエッチバックする。これにより、シリコン基板1に形成された溝22の内部の一部に酸化シリコン層23が残る。
この際に、シリコン基板1の溝22に残す酸化シリコン層23の高さを計算して、パターニングにより酸化シリコン層23を部分的にエッチングしてもよい。
【0045】
次に、スパッタエッチング等の物理的エッチング、又はCH3OH等を利用したドライエッチングにより、酸化シリコン層23から露出している部分の負の固定電荷を有する膜11を除去する。
これにより、図5Cに示すように、溝の内部の一部に残った酸化シリコン層23の周囲のみに、負の固定電荷を有する膜11が残る。
【0046】
次に、図5Dに示すように、全体を覆って、例えばHDP法により、再度酸化シリコン層24を成膜する。
【0047】
その後、CMP法とウエットエッチングにより、ハードマスク材21を除去する。
これにより、図5Eに示すように、下層の酸化シリコン層23と、追加して成膜した上層の酸化シリコン層24とによって、素子分離層2が形成される。
また、図5Eに示すように、必要に応じて素子分離層2の周囲にボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層2の周囲にボロンを注入する。
【0048】
その後は、図3Eに示したと同様にして、シリコン基板1及び素子分離層2の上に、ゲート電極3を形成する。
このようにして、図4に示した半導体装置を製造することができる。
【0049】
上述の本実施の形態の構成によれば、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、先の第1の実施の形態と同様に、ホール蓄積層12が形成される。
このホール蓄積層12によって、ホール(正孔)を蓄積させて素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
これにより、素子分離層2の周囲の不純物領域4へのボロンの注入量を低減させることが可能になり、ナローチャネル効果を抑制することが可能になる。
従って、ナローチャネル効果の発生を抑制して、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【0050】
また、本実施の形態によれば、シリコン基板1の表面近傍の部分には、負の固定電荷を有する膜11を形成していない。これにより、前述したGIDL等に起因する、トランジスタからのリーク電流の増加による、スタンバイ電流の増加や画素の特性への悪影響を回避することができる。
【0051】
<3.第3の実施の形態>
本発明の第3の実施の形態の半導体装置の概略構成図(断面図)を、図6に示す。
図6は、図1及び図4と同様に、トランジスタのゲート電極3に沿った面における断面図である。
本実施の形態においては、素子分離層2と負の固定電荷を有する膜11との間に、窒化シリコン膜13を形成している。
この窒化シリコン膜13は、シリコン基板1中のボロン等の不純物の拡散に対するバリアの役目を果たし、ボロンの素子分離層2への吸い上げ効果を抑制することができる。
その他の構成は、図1及び図2に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【0052】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
図3A〜図3Eに示した第1の実施の形態の製造プロセスとの違いは、シリコン基板1に溝22を形成した後の負の固定電荷を有する膜11の成膜に続いて、窒化シリコン膜13を成膜することである。
【0053】
まず、図3Aに示したと同様の工程を行う。
図3Aと同じ状態を、図7Aに示す。
【0054】
次に、図7Bに示すように、PVD(物理的気相成長)法又はCVD(化学的気相成長)法により、負の固定電荷を有する膜11を堆積した後に、引き続いてCVD法等により窒化シリコン膜(SiNx)13を成膜する。
これにより、シリコン基板1に形成された溝22の表面に、負の固定電荷を有する膜11とその上の窒化シリコン膜13との積層膜が形成される。
【0055】
その後、図7Cに示すように、表面を覆って全面的に、STIの素子分離層2となる酸化シリコン層23を堆積させる。
【0056】
続いて、この酸化シリコン層23を、CMP法(化学的機械的研磨法)により研磨する。研磨は、ハードマスク材21が露出するまで行う。
これにより、図7Dに示すように、シリコン基板1の溝の部分の酸化シリコン層23が残り、この部分に、酸化シリコン層23による素子分離層2が形成される。
また、シリコン基板1の溝の部分以外の、窒化シリコン膜13及び負の固定電荷を有する膜11が除去される。
【0057】
さらに、図7Dに示すように、必要に応じて素子分離層2の周囲のシリコン基板1にボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層2の周囲にボロンを注入する。
【0058】
最後に、図7Eに示すように、シリコン基板1及び素子分離層2の上に、ゲート電極3を形成する。
このようにして、図6に示した半導体装置を製造することができる。
【0059】
上述の本実施の形態の構成によれば、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、先の第1の実施の形態と同様に、ホール蓄積層12が形成される。
このホール蓄積層12によって、ホール(正孔)を蓄積させて素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
これにより、素子分離層2の周囲の不純物領域4へのボロンの注入量を低減することが可能になり、ナローチャネル効果を抑制することが可能になる。
従って、ナローチャネル効果の発生を抑制して、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【0060】
また、本実施の形態によれば、素子分離層2と負の固定電荷を有する膜11との間に、窒化シリコン膜13を形成している。この窒化シリコン膜13により、不純物領域4のボロンの素子分離層2への吸い上げを抑制することができる。
これにより、不純物領域4のボロンの注入量を低減又は省略して、これによっても、ナローチャネル効果を抑制することができる。
【0061】
<4.第4の実施の形態>
本発明の第4の実施の形態の半導体装置の概略構成図(断面図)を、図8に示す。
図8は、図1、図4、図6と同様に、トランジスタのゲート電極3に沿った面における断面図である。
この第4の実施の形態は、第2の実施の形態の構成と第3の実施の形態の構成とを組み合わせたものである。
即ち、素子分離層2と負の固定電荷を有する膜11との間に、窒化シリコン膜13を形成し、シリコン基板1の表面近傍の部分には、負の固定電荷を有する膜11及び窒化シリコン膜13を形成していない。
【0062】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
【0063】
まず、図7A〜図7Cに示したと同じ工程を行う。
図7Cと同じ状態を、図9Aに示す。
【0064】
次に、図9Bに示すように、等方性エッチングにより、酸化シリコン層23をエッチバックする。これにより、シリコン基板1に形成された溝22の内部の一部に酸化シリコン層23が残る。
この際に、シリコン基板1の溝22に残す酸化シリコン層23の高さを計算して、パターニングにより酸化シリコン層23を部分的にエッチングしてもよい。
【0065】
次に、ドライエッチングにより、酸化シリコン層23から露出している部分の窒化シリコン膜13を除去する。
さらに、スパッタエッチング等の物理的エッチング、又はCH3OH等を利用したドライエッチングにより、酸化シリコン層23から露出している部分の負の固定電荷を有する膜11を除去する。
これにより、図9Cに示すように、溝の内部の一部に残った酸化シリコン層23の周囲のみに、窒化シリコン膜13及び負の固定電荷を有する膜11が残る。
【0066】
次に、図9Dに示すように、全体を覆って、例えばHDP法により、再度酸化シリコン層24を成膜する。
【0067】
その後、CMP法とウエットエッチングによりハードマスク材21を除去する。
これにより、図9Eに示すように、下層の酸化シリコン層23と、追加して成膜した上層の酸化シリコン層24とによって、素子分離層2が形成される。
また、図9Eに示すように、必要に応じて素子分離層2の周囲にボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層2の周囲にボロンを注入する。
【0068】
その後は、図3Eに示したと同様にして、シリコン基板1及び素子分離層2の上に、ゲート電極3を形成する。
このようにして、図8に示した半導体装置を製造することができる。
【0069】
上述の本実施の形態の構成によれば、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、先の第1の実施の形態と同様に、ホール蓄積層12が形成される。
このホール蓄積層12によって、ホール(正孔)を蓄積させて素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
これにより、素子分離層2の周囲の不純物領域4へのボロンの注入量を低減することが可能になり、ナローチャネル効果を抑制することが可能になる。
従って、ナローチャネル効果の発生を抑制して、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【0070】
また、本実施の形態によれば、素子分離層2と負の固定電荷を有する膜11との間に、窒化シリコン膜13を形成している。この窒化シリコン膜13により、不純物領域4のボロンの素子分離層2への吸い上げを抑制することができる。
これにより、不純物領域4のボロンの注入量を低減もしくは省略して、これによっても、ナローチャネル効果を抑制することができる。
【0071】
また、本実施の形態によれば、シリコン基板1の表面近傍の部分には、負の固定電荷を有する膜11を形成していない。これにより、前述したGIDL等に起因する、トランジスタからのリーク電流の増加による、スタンバイ電流の増加や画素の特性への悪影響を回避することができる。
【0072】
<5.第5の実施の形態>
半導体装置のうち、光電変換素子が形成された画素部と周辺回路が形成された周辺回路部とを有する固体撮像装置においては、画素部と周辺回路部とで素子分離部に必要とされる特性が異なる。
周辺回路部では、STIによる素子分離層の深さが300nm程度と深く、STI/Siの界面の欠陥による微小リークで回路素子の機能が損なわれることがない。そのため、周辺回路部の素子分離層には、負の固定電荷を有する膜を形成する必要性はない。
【0073】
そこで、画素部と周辺回路部を有する固体撮像装置に本発明を適用するためには、負の固定電荷を有する膜を全体に形成した後に、周辺回路部の負の固定電荷を有する膜を除去すればよい。この場合を、本発明の第5の実施の形態として、以下に示す。
【0074】
本発明の第5の実施の形態の半導体装置の概略構成図を、図10A及び図10Bに示す。
本実施の形態は、本発明を光電変換素子が形成された画素部と周辺回路が形成された周辺回路部とを有する固体撮像装置に適用したものである。図10Aは画素部のトランジスタの断面図を示し、図10Bは周辺回路部のトランジスタの断面図を示している。
【0075】
図10Aに示す画素部のトランジスタの構成は、図4に示した第2の実施の形態と同じである。
画素部では、図示しないが、シリコン基板1内に、フォトダイオード等により、光電変換素子が形成されている。
そして、前記特許文献1に示されているように、光電変換素子の周囲にも、同様に、素子分離層2が形成されている。
【0076】
図10Bに示す周辺回路部のトランジスタでは、シリコン基板1に酸化シリコン層を埋め込んだ素子分離層8が、画素部の素子分離層2よりも深く形成されている。また、負の固定電荷を有する膜11及びボロンを注入した不純物領域4は形成されていない。
周辺回路部では、詳細な図示は省略するが、光電変換素子を駆動するための周辺回路のトランジスタ等の能動素子がシリコン基板1に形成されている。例えば、NMOSトランジスタやPMOSトランジスタが形成されている。
【0077】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
第5の実施の形態の製造プロセスとしては、前記特許文献1と同様に、画素部のSTIと、周辺回路部のSTIとを、別々に形成する製造プロセスが挙げられる。
【0078】
まず、画素部では、シリコン基板1の上にハードマスク材21を形成して、このハードマスク材21を、溝を形成する部分以外を覆うパターンにパターニングする。その後、図11Aに示すように、パターニングしたハードマスク材21をマスクとして使用して、素子分離層となる部分のシリコン基板1をエッチングにより除去する。これにより、シリコン基板1に溝22が形成される。
このとき、図11Bに示すように、周辺回路部では、予めシリコン基板1に酸化シリコン層を埋め込んで、素子分離層8を形成しておく。そして、シリコン基板1及び素子分離層8上の全体を覆って、ハードマスク材21を形成する。
次に、基板洗浄等により、エッチング時に発生したスカムやダストを除去する。
【0079】
次に、PVD(物理的気相成長)法又はCVD(化学的気相成長)法により、HfOx等の負の固定電荷を有する膜11を堆積する。
これにより、図12Aに示すように、画素部では、シリコン基板1に形成された溝22の表面に、負の固定電荷を有する膜11が形成される。
このとき、図12Bに示すように、周辺回路部では、ハードマスク材21の上に、負の固定電荷を有する膜11が形成される。
【0080】
次に、表面を覆って全面的に、STIの素子分離層2となる酸化シリコン層23を堆積させる。例えば、HDP法(高密度プラズマ法)により、酸化シリコン層23を成膜する。
これにより、図13Aに示すように、画素部では、溝22の内部を埋めて、ハードマスク材21及び負の固定電荷を有する膜11上に、酸化シリコン層23が形成される。
このとき、図13Bに示すように、周辺回路部では、負の固定電荷を有する膜11の上を覆って、酸化シリコン層23が形成される。
【0081】
続いて、等方性エッチングにより、酸化シリコン層23をエッチバックする。
これにより、画素部では、シリコン基板1に形成された溝22の一部に酸化シリコン層23が残る。
次に、スパッタエッチング等の物理的エッチング、又はCH3OH等を利用したドライエッチングにより、露出している負の固定電荷を有する膜11を除去する。
これにより、画素部では、図14Aに示すように、酸化シリコン層23よりも下の位置の負の固定電荷を有する膜11が残る。
このとき、図14Bに示すように、周辺回路部では、ハードマスク材21の上の酸化シリコン層23と負の固定電荷を有する膜11とが順次除去される。
【0082】
次に、図示しないが、全体を覆って、例えばHDP法により、上層の酸化シリコン層を成膜する(図5D等を参照)。
【0083】
次に、通常のSTIプロセスと同様に、CMP法(化学的機械的研磨法)により研磨する。研磨は、ハードマスク材21が露出するまで行う。
これにより、図15Aに示すように、画素部では、ハードマスク材21が除去され、下層の酸化シリコン層23と上層の酸化シリコン層とから素子分離層2が形成される。
このとき、図15Bに示すように、周辺回路部では、ハードマスク材21が除去されて、素子分離層8が露出する。
【0084】
次に、トランジスタのゲート電極となる、多結晶シリコン層等の電極層を形成し、この電極層をパターニングしてゲート電極3を形成する。
これにより、図16Aに示すように、画素部では、シリコン基板1及び素子分離層2の上にゲート電極3が形成される。
また、図16Bに示すように、周辺回路部では、シリコン基板1及び素子分離層8の上にゲート電極3が形成される。
【0085】
その後、必要に応じて、画素部において、素子分離層2及び負の固定電荷を有する膜11の周囲のシリコン基板1に、ボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。
このようにして、図10A及び図10Bに示した半導体装置を製造することができる。
【0086】
このような製造方法により、画素部のシリコン基板1に溝22を形成したり、酸化シリコン層23から成る素子分離層2を形成したりする際に、周辺回路部は全体がハードマスク材21で覆われており、ダメージを受けることなく保護される。
【0087】
なお、本実施の形態の半導体装置を製造する方法としては、他の方法も考えられる。
例えば、画素部の素子分離層2と周辺回路部の素子分離層8とを同じ工程で形成する方法も可能である。
具体的には、例えば、以下に説明する方法が考えられる。
まず、画素部及び周辺回路部の半導体基体に、同時に素子分離層用の溝を形成する。
その後、画素部全体をマスクで覆うと共に、周辺回路部では、同じ溝形成用マスクを用いて、引き続き溝を形成する。これにより、周辺回路部では画素部よりも深い溝が形成される。
次に、負の固定電荷を有する膜11を全面的に形成した後に、周辺回路部の負の固定電荷を有する膜11を除去する。
次に、周辺回路部全体をマスク材で覆って、周辺回路部の溝をマスク材で埋めておく。
続いて、画素部において、酸化シリコン層23を堆積して、等方性エッチングにより、酸化シリコン層23をエッチバックして、溝の一部に酸化シリコン層23を残す。さらに、露出している負の固定電荷を有する膜11を除去する。
その後、周辺回路部全体を覆ったマスク材を除去する。このとき、溝の内部のマスク材も除去する。
次に、画素部及び周辺回路部のそれぞれの溝を埋めて、全面的に酸化シリコン層24を形成する。
その後、酸化シリコン層24をCMP法により研磨する。これにより、シリコン基板1の溝の部分に酸化シリコン層24が残り、画素部の素子分離層2と周辺回路部の素子分離層8が形成される。また、画素部では、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11が残る。この場合、画素部の素子分離層2は、酸化シリコン層23と酸化シリコン層24とによって形成され、周辺回路部の素子分離層8は酸化シリコン層24により形成される。
【0088】
なお、画素部を第1の実施の形態と同様の構成にすれば、画素部の素子分離層2と周辺回路部の素子分離層8とを、同じ酸化シリコン層で同時に形成することが可能である。
【0089】
上述の本実施の形態によれば、画素部においては、第2の実施の形態と同様の構成としているので、第2の実施の形態と同様に、ホール蓄積層12によって、素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
【0090】
また、本実施の形態では、周辺回路部では、素子分離層8とシリコン基板1との間に、負の固定電荷を有する膜を形成していないので、負の固定電荷を有する膜が周辺回路部のトランジスタの特性へ影響を及ぼすことがない。
周辺回路部の素子分離層8とシリコン基板1との間に負の固定電荷を有する膜を形成すると、周辺回路部のNMOSトランジスタではGIDLが増大することが懸念され、周辺回路部のPMOSトランジスタではソース−ドレイン耐圧の低下を招く危険性がある。
【0091】
なお、上述した第5の実施の形態では、画素部のトランジスタの構成を、第2の実施の形態と同じとしていたが、画素部のトランジスタの構成は、第1の実施の形態、第3の実施の形態、第4の実施の形態の各構成や、その他の構成としても良い。
また、画素部のトランジスタの構成を第1の実施の形態〜第4の実施の形態のように、本発明を適用した構成として、周辺回路部は第5の実施の形態とは異なる構成としても構わない。
【0092】
上述の各実施の形態では、MOSトランジスタの部分を図示していた。
本発明の半導体装置において、半導体基体の素子分離のための絶縁層で分離された領域に形成する能動素子は、MOSトランジスタ(NMOSトランジスタやPMOSトランジスタ)に限定されるものではない。
例えば、バイポーラトランジスタやその他のトランジスタ、光電変換素子のフォトダイオードやその他のダイオードを形成してもよい。
【0093】
上述の各実施の形態では、素子分離層2及び負の固定電荷を有する膜11、並びに窒化シリコン膜13を、シリコン基板1に埋め込んで形成していた。
本発明では、素子分離層及び負の固定電荷を有する膜を埋め込んで形成する半導体基体は、シリコン基板に限らず、シリコン基板上のシリコンエピタキシャル層や、他の半導体を使用した半導体基板や半導体エピタキシャル層としてもよい。
【0094】
上述の各実施の形態では、素子分離のための絶縁層を酸化シリコン層により形成していたが、他の絶縁層によって素子分離を行っても構わない。
【0095】
また、本発明において、素子分離のための絶縁層(素子分離層)は、STIに限定されるものではなく、例えば従来行われていたLOCOS(シリコンの局所酸化)等の他の構造を使用して、素子分離層の周囲に負の固定電荷を有する膜を形成しても構わない。
素子分離層は、絶縁層の少なくとも一部(一部又は全部)が半導体基体に埋め込まれた構成とする。
【0096】
また、本発明において、必要に応じて半導体基体に導入するP型の不純物は、ボロンに限定されず他のP型の不純物を使用することも可能であるが、ボロンを用いると比較的容易にP型の不純物領域を形成することができる。
【0097】
本発明は、DRAM等の半導体メモリや、画素部と周辺回路部とを有する固体撮像素子等、様々な構成の半導体装置に適用することが可能である。
【0098】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【0099】
1 シリコン基板、2 素子分離層、3 ゲート電極、4 不純物領域、5 ソース領域、6 ドレイン領域、8 第2の素子分離層、11 負の固定電荷を有する膜、12 ホール蓄積層、13 窒化シリコン膜、21 ハードマスク材、22 溝、23,24 酸化シリコン層
【技術分野】
【0001】
本発明は、半導体基体内に形成された不純物領域を含む、トランジスタやダイオード等の能動素子を有する半導体装置及びその製造方法に係わる。
【背景技術】
【0002】
CMOS型固体撮像素子においては、光電変換素子が形成された画素部の素子分離を浅いシャロートレンチ(STI;shallow trench isolation)で行っている。
【0003】
ところが、STI/Siの界面に欠陥があることにより、接合リークに起因して、画素の特性に影響が出る。
そのため、画素部においてのみ、STIの深さを浅くして、STIの周囲にB(ボロン)を注入することにより、シリコン内の空乏層がSTI/Siの界面に接触しないようにして、素子分離を実現している(例えば、特許文献1を参照)。
【0004】
即ち、図17に断面図を示すように、シリコン基板等の半導体基体51に、STIとして、酸化シリコン層等の素子分離層52を埋め込んでいる。また、半導体基体51の表面上に、図示しない薄いゲート絶縁膜を介して、トランジスタのゲート電極53が形成されている。
そして、素子分離層52の周囲に、ボロンを注入した不純物領域54を形成して、素子分離層52と半導体基体51との界面付近にある欠陥55に、空乏層が接触しないようにしている。
【0005】
しかし、素子分離のために注入したボロンが、トランジスタのチャネル領域内にブロードに拡散することがある。このとき、特に画素トランジスタのチャネル幅の狭い領域において、チャネル濃度を上昇させて、激しいナローチャネル効果を引き起こす。
ナローチャネル効果は、トランジスタの特性を不安定にするので、固体撮像素子の製造歩留まりの低下が懸念される。
【0006】
また、固体撮像素子に限らず、一般の半導体装置、例えばDRAM等でも、STI/Siの界面付近の欠陥による、トランジスタ等の能動素子の特性への影響を回避するために、ボロン等の不純物を注入する場合もある。
この場合も、前述した固体撮像素子の場合と、同様の問題を生じる。
【0007】
ナローチャネル効果への対策としては、ボロンの注入量を減らすことが望ましい。
しかし、単純にボロンの注入量を減らすと、欠陥55に空乏層が接触することが懸念される。
また、酸化シリコン層等の素子分離層52に、不純物領域54に注入したボロンが吸い上げられることが判明しており、素子分離層52に吸い上げられる分を考慮してボロンの注入量を設定しないと、欠陥55に空乏層が接触する虞がある。
【0008】
そこで、例えば、汎用DRAMにおいて、窒化シリコン膜のSTIライナーを使ったSTI部へのボロンの吸い上げ抑制が手段として用いられてきた(例えば、非特許文献1を参照)。
即ち、図18に断面図を示すように、素子分離層52と半導体基体51との間に、窒化シリコン膜56を形成することにより、不純物領域54から素子分離層52へのボロンの吸い上げを抑制する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2005−347325号公報
【非特許文献】
【0010】
【非特許文献1】J. Lee, et al., “Novel Cell Transistor Using Retracted Si3N4-Liner STI for the Improvement of Data Retention Time in Gigabit Density DRAM and Beyond”, IEEE TRANS. ON ELEC. DEV., VOL.48,No.6, 2001,p.1152-1158
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかし、窒化シリコン膜には、シリコンとの界面に欠陥が多く存在している。
そして、空乏層がこの欠陥が存在する界面に触れないようにするためには、やはり、ある程度以上の量のボロンを注入する必要がある。
このことから、窒化シリコン膜をSTIの界面に設けても、拡散するボロンの量が大幅に減るわけではなく、ナローチャネル効果の本質的改善にはならない。
【0012】
また、固体撮像素子に限らず、一般の半導体装置でも、STI/Siの界面付近の欠陥による、トランジスタ等の能動素子の特性への影響を回避するために、ボロン等の不純物を注入する場合もある。
この場合も、前述した固体撮像素子の場合と、同様の問題を生じる。
【0013】
上述した問題の解決のために、本発明においては、不純物の拡散によるナローチャネル効果の発生を抑制することを可能にする半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【0014】
本発明の半導体装置は、半導体基体と、この半導体基体に少なくとも一部が埋め込まれた、素子分離のための絶縁層と、この半導体基体内に形成された不純物領域を含んで成る能動素子とを含む。さらに、絶縁層と半導体基体との間に形成された、負の固定電荷を有する膜を含む。
【0015】
本発明の第1の半導体装置の製造方法は、半導体基体に溝を形成する工程と、この溝を含む表面に、負の固定電荷を有する膜を形成する工程と、溝の内部を埋めて、全面的に絶縁層を形成する工程とを含む。さらに、溝の部分以外の絶縁層を除去して、溝の部分に素子分離のための絶縁層を形成する工程と、溝の部分以外の負の固定電荷を有する膜を除去する工程とを含む。
【0016】
本発明の第2の半導体装置の製造方法は、半導体基体に溝を形成する工程と、この溝を含む表面に、負の固定電荷を有する膜を形成する工程と、溝の内部を埋めて、全面的に絶縁層を形成する工程とを含む。さらに、溝の部分以外の絶縁層及び溝の内部の絶縁層の一部を除去する工程と、その後、絶縁層から露出した部分の負の固定電荷を有する膜を除去する工程と、再度全面的に絶縁層を形成する工程とを含む。
【0017】
本発明の第3の半導体装置の製造方法は、半導体基体に光電変換素子が形成された画素部と、半導体基体に光電変換素子を駆動するための周辺回路の能動素子が形成された周辺回路部とを含む半導体装置を製造する方法である。そして、周辺回路部に、絶縁層の少なくとも一部が半導体基体に埋め込まれた素子分離のための絶縁層を形成し、その後、周辺回路部の全体と、画素部の溝を形成する部分以外の部分とを覆うパターンのマスクを形成する。さらに、このマスクを用いて、画素部の半導体基体に溝を形成し、この溝を含む表面に、全面的に、負の固定電荷を有する膜を形成し、溝の内部を埋めて、全面的に第2の絶縁層を形成する。その後、溝の部分以外の第2の絶縁層及び負の固定電荷を有する膜をそれぞれ除去して、画素部の溝の部分に、負の固定電荷を有する膜と、第2の絶縁層から成る素子分離のための絶縁層とを形成し、その後、マスクを除去する。
【0018】
上述の本発明の半導体装置の構成によれば、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されているので、絶縁層と半導体基体との界面近傍の半導体基体にホール蓄積層を形成することができる。
これにより、ホール蓄積層によって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥を不活性化することができる。
従って、負の固定電荷を有する膜を形成しない場合と比較して、欠陥の不活性化のために半導体基体に注入する、ボロン等の不純物の注入量を大幅に低減、もしくは省略させることができる。
【0019】
上述の本発明の第1の半導体装置の製造方法によれば、半導体基体に溝を形成して、この溝を含む表面に負の固定電荷を有する膜を形成して、溝の内部を埋めて、全面的に絶縁層を形成する。これにより、半導体基体と絶縁層との間に負の固定電荷を有する膜が形成される。
さらに、溝の部分以外の絶縁層を除去して、溝の部分に素子分離のための絶縁層を形成し、溝の部分以外の負の固定電荷を有する膜を除去する。これにより、溝の部分において、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されるので、素子分離のための絶縁層と負の固定電荷を有する膜の周囲の半導体基体内にホール蓄積層を発生させることができる。
さらに、必要であれば溝の部分の絶縁層及び負の固定電荷を有する膜の周囲の半導体基体に、P型の不純物を導入してもよい。これにより、このP型の不純物を導入して形成される不純物領域とホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥をさらに不活性化することができる。
【0020】
上述の本発明の第2の半導体装置の製造方法によれば、半導体基体に溝を形成して、この溝を含む表面に負の固定電荷を有する膜を形成して、溝の内部を埋めて、全面的に絶縁層を形成する。これにより、半導体基体と絶縁層との間に負の固定電荷を有する膜が形成される。
さらに、溝の部分以外の絶縁層及び溝の内部の絶縁層の一部を除去し、その後、絶縁層から露出した部分の負の固定電荷を有する膜を除去する。これにより、溝の内部の一部に残った絶縁層の周囲のみに負の固定電荷を有する膜が残り、負の固定電荷を有する膜は、その端部が半導体基体の表面から離れて形成される。
さらに、再度全面的に絶縁層を形成し、その後、溝の部分以外の絶縁層を除去して、溝の部分に素子分離のための絶縁層を形成する。これにより、溝の部分において、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されるので、素子分離のための絶縁層と負の固定電荷を有する膜の周囲の半導体基体内にホール蓄積層を発生させることができる。
さらに、必要に応じて溝の部分の絶縁層及び負の固定電荷を有する膜の周囲の半導体基体に、P型の不純物を導入してもよい。これにより、このP型の不純物を導入して形成される不純物領域とホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥をさらに不活性化することができる。
【0021】
上述の本発明の第3の半導体装置の製造方法によれば、周辺回路部に、絶縁層の少なくとも一部が半導体基体に埋め込まれた素子分離のための絶縁層を形成し、その後、周辺回路部の全体と、画素部の溝を形成する部分以外の部分とを覆うパターンのマスクを形成する。これにより、周辺回路部は、全体がマスクで覆われているので、その後の画素部における、溝の形成や素子分離のための絶縁層を形成する際に、ダメージを受けることなく保護される。
さらに、マスクを用いて、画素部の半導体基体に溝を形成し、この溝を含む表面に、全面的に、負の固定電荷を有する膜を形成し、溝の内部を埋めて、全面的に第2の絶縁層を形成する。これにより、画素部においては、半導体基体と絶縁層との間に負の固定電荷を有する膜が形成され、周辺回路部においては、マスクと絶縁層との間に負の固定電荷を有する膜が形成される。
その後、溝の部分以外の第2の絶縁層及び負の固定電荷を有する膜をそれぞれ除去して、画素部の溝の部分に、負の固定電荷を有する膜と、第2の絶縁層から成る素子分離のための絶縁層とを形成した後に、マスクを除去する。これにより、画素部においては、溝の部分において、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されるので、周囲の半導体基体内にホール蓄積層を発生させることができる。また、周辺回路部においては、第2の絶縁層と負の固定電荷を有する膜とマスクとが除去されて、素子分離のための絶縁層が残る。
さらに、必要に応じて画素部の溝の部分の絶縁層及び負の固定電荷を有する膜の周囲の半導体基体に、P型の不純物を導入してもよい。これにより、このP型の不純物を導入して形成される不純物領域とホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥をさらに不活性化することができる。
【発明の効果】
【0022】
上述の本発明の半導体装置によれば、欠陥の不活性化のために半導体基体に注入する不純物の注入量を、大幅に低減させることができる。
これにより、ナローチャネル効果の発生を抑制し、トランジスタ等の能動素子の特性を安定化して、半導体装置の製造の際の歩留まりの向上を図ることができる。
【0023】
また、各本発明の半導体装置の製造方法によれば、P型の不純物を導入して形成される不純物領域と、負の固定電荷を有する膜により発生するホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥を不活性化することができる。
【図面の簡単な説明】
【0024】
【図1】本発明の第1の実施の形態の半導体装置の概略構成図(断面図)である。
【図2】図1の半導体装置の概略平面図である。
【図3】A〜E 図1の半導体装置の製造方法を示す製造工程図である。
【図4】本発明の第2の実施の形態の半導体装置の概略構成図(断面図)である。
【図5】A〜E 図4の半導体装置の製造方法を示す製造工程図である。
【図6】本発明の第3の実施の形態の半導体装置の概略構成図(断面図)である。
【図7】A〜E 図6の半導体装置の製造方法を示す製造工程図である。
【図8】本発明の第4の実施の形態の半導体装置の概略構成図(断面図)である。
【図9】A〜E 図8の半導体装置の製造方法を示す製造工程図である。
【図10】A、B 本発明の第5の実施の形態の半導体装置の概略構成図(断面図)である。
【図11】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図12】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図13】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図14】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図15】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図16】A、B 図10A及び図10Bの半導体装置の製造方法を示す製造工程図である。
【図17】従来のSTIによる素子分離の構成を示す断面図である。
【図18】STIとシリコンとの界面に窒化シリコン膜を形成した場合の断面図である。
【発明を実施するための形態】
【0025】
以下、発明を実施するための最良の形態(以下、実施の形態とする)について説明する。
なお、説明は以下の順序で行う。
1.第1の実施の形態
2.第2の実施の形態
3.第3の実施の形態
4.第4の実施の形態
5.第5の実施の形態
【0026】
<1.第1の実施の形態>
本発明の第1の実施の形態の半導体装置の概略構成図(断面図)を、図1に示す。
また、図1の半導体装置の平面図を図2に示す。
図1は、図2の平面図のX−Xにおける断面図である。
【0027】
図1の断面図に示すように、半導体基体としてシリコン基板1を用いて、シリコン基板1に、STIによる素子分離のための絶縁層として酸化シリコン層を埋め込むことにより、酸化シリコンからなる素子分離層2が形成されている。
シリコン基板1の表面上には、図示しない薄いゲート絶縁膜を介して、MOSトランジスタのゲート電極3が形成されている。
そして、素子分離層2の周囲に、P型の不純物としてボロンが導入されたP型の不純物領域4を形成して、素子分離層2とシリコン基板1との界面付近にある欠陥7に空乏層が接触しないようにしている。
【0028】
また、図2の平面図に示すように、シリコン基板1に形成された不純物領域によって、MOSトランジスタのゲート電極3の左側にソース領域5(S)が形成され、ゲート電極3の右側にドレイン領域6(D)が形成されている。
【0029】
本実施の形態においては、特に、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成している。
【0030】
素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、図1に破線で示すように、ホール(正孔)が蓄積される領域であるホール蓄積層12が形成される。このホール蓄積層12によって、ホール(正孔)を蓄積させて欠陥7を不活性化することができるため、その分不純物領域4へのボロンの注入量を低減又は省略することが可能になる。
【0031】
負の固定電荷を有する膜11としては、例えば、HfOx膜を形成することができる。
また、負の固定電荷を持つ膜11の材料としては、HfOx以外にも各種の金属元素の酸化物を使用することができる。例えば、AlOx、ZrOx、TaOx、TiOx、LaOx、PrOx、CeOx、NdOx、PmOx、SmOx、EuOx、GdOx、TbOx、DyOx、HoOx、ErOx、TmOx、YbOx、LuOx、YOxが挙げられる。
さらに、負の固定電荷を持つ膜11には、前述した各種の金属元素Mのシリケート(M−SixOy)や窒化物(M−Nx)、酸窒化物(M−OxNy)、窒化シリケート(M−SixOyNz)を使用することも可能である。
【0032】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
まず、シリコン基板1の上にハードマスク材21を形成して、ハードマスク材21をパターニングする。ハードマスク材21は、例えば、窒化シリコン膜と酸化シリコン膜との積層膜によって形成することができる。
その後、図3Aに示すように、パターニングしたハードマスク材21をマスクとして使用して、素子分離層となる部分のシリコン基板1をエッチングにより除去する。これにより、シリコン基板1に溝22が形成される。
次に、基板洗浄等により、エッチング時に発生したスカムやダストを除去する。
【0033】
その後、図3Bに示すように、PVD(物理的気相成長)法又はCVD(化学的気相成長)法により、HfOx等の負の固定電荷を有する膜11を堆積する。これにより、シリコン基板1に形成された溝22を含む表面全体に、負の固定電荷を有する膜11が形成される。
【0034】
その後、図3Cに示すように、溝22の内部を埋めて、全面的に、STIの素子分離層2となる酸化シリコン層23を堆積させる。例えば、HDP法(高密度プラズマ法)により、酸化シリコン層23を成膜する。これにより、シリコン基板1と酸化シリコン層23との間に、負の固定電荷を有する膜11が形成される。
【0035】
続いて、この酸化シリコン層23を、通常のSTIプロセスと同様に、CMP法(化学的機械的研磨法)により研磨する。研磨は、ハードマスク材21が露出するまで行う。
そして、ハードマスク材21は、通常は窒化シリコン膜と酸化シリコン膜との積層膜で形成されているので、ホット燐酸等の窒化シリコン膜を溶解する薬液と、HFのような酸化シリコン膜を溶解する薬液等で除去される。
これにより、図3Dに示すように、シリコン基板1の溝の部分の酸化シリコン層23が残り、この部分に、酸化シリコン層23による素子分離層2が形成される。
また、シリコン基板1の溝の部分以外の負の固定電荷を有する膜11が除去される。
【0036】
さらに、図3Dに示すように、必要に応じて素子分離層2の周囲のシリコン基板1にボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層2の周囲にボロンを注入する。
【0037】
最後に、図3Eに示すように、シリコン基板1及び素子分離層2の上に、ゲート電極3を形成する。
このようにして、図1に示した半導体装置を製造することができる。
【0038】
上述の本実施の形態の構成によれば、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、素子分離層2とシリコン基板1との界面近傍のシリコン基板1にホール蓄積層12が形成される。
このホール蓄積層12によって、ホール(正孔)を蓄積させて、素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
これにより、素子分離層2の周囲の不純物領域4へのボロンの注入量を大幅に低減させることが可能になり、ナローチャネル効果を抑制することが可能になる。
【0039】
従って、本実施の形態の構成により、ナローチャネル効果の発生を抑制し、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【0040】
<2.第2の実施の形態>
第1の実施の形態の構造では、トランジスタのゲート絶縁膜の直下まで負の固定電荷を有する膜11が形成されているので、シリコン基板1の表面近傍の素子分離層2に臨む部分にもホール蓄積層12が形成される可能性がある。
この場合、GIDL(Gate Induced Drain Leakage)等による、トランジスタからのリーク電流の増加から、スタンバイ電流の増加や画素の特性への悪影響が懸念される。
この問題点を回避するための構造としては、半導体基体の表面付近において、STI/Siの界面にある負の固定電荷を有する膜を、局所的に除去することが考えられる。
このような構成とした場合を、第2の実施の形態として、以下に示す。
【0041】
本発明の第2の実施の形態の半導体装置の概略構成図(断面図)を、図4に示す。
図4は、図1と同様に、トランジスタのゲート電極3に沿った面における断面図である。
本実施の形態においては、負の固定電荷を有する膜11をシリコン基板1の表面近傍の部分には形成せず、その他の部分の素子分離層2の周囲に負の固定電荷を有する膜11を形成している。
その他の構成は、図1及び図2に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【0042】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
第2の実施の形態の製造プロセスは、図3A〜図3Eに示した第1の実施の形態の製造プロセスに、さらに工程を追加することによって、実現することができる。
【0043】
まず、図3A〜図3Cに示したと同じ工程を行う。
図3Cと同じ状態を、図5Aに示す。
【0044】
次に、図5Bに示すように、等方性エッチングにより、酸化シリコン層23をエッチバックする。これにより、シリコン基板1に形成された溝22の内部の一部に酸化シリコン層23が残る。
この際に、シリコン基板1の溝22に残す酸化シリコン層23の高さを計算して、パターニングにより酸化シリコン層23を部分的にエッチングしてもよい。
【0045】
次に、スパッタエッチング等の物理的エッチング、又はCH3OH等を利用したドライエッチングにより、酸化シリコン層23から露出している部分の負の固定電荷を有する膜11を除去する。
これにより、図5Cに示すように、溝の内部の一部に残った酸化シリコン層23の周囲のみに、負の固定電荷を有する膜11が残る。
【0046】
次に、図5Dに示すように、全体を覆って、例えばHDP法により、再度酸化シリコン層24を成膜する。
【0047】
その後、CMP法とウエットエッチングにより、ハードマスク材21を除去する。
これにより、図5Eに示すように、下層の酸化シリコン層23と、追加して成膜した上層の酸化シリコン層24とによって、素子分離層2が形成される。
また、図5Eに示すように、必要に応じて素子分離層2の周囲にボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層2の周囲にボロンを注入する。
【0048】
その後は、図3Eに示したと同様にして、シリコン基板1及び素子分離層2の上に、ゲート電極3を形成する。
このようにして、図4に示した半導体装置を製造することができる。
【0049】
上述の本実施の形態の構成によれば、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、先の第1の実施の形態と同様に、ホール蓄積層12が形成される。
このホール蓄積層12によって、ホール(正孔)を蓄積させて素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
これにより、素子分離層2の周囲の不純物領域4へのボロンの注入量を低減させることが可能になり、ナローチャネル効果を抑制することが可能になる。
従って、ナローチャネル効果の発生を抑制して、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【0050】
また、本実施の形態によれば、シリコン基板1の表面近傍の部分には、負の固定電荷を有する膜11を形成していない。これにより、前述したGIDL等に起因する、トランジスタからのリーク電流の増加による、スタンバイ電流の増加や画素の特性への悪影響を回避することができる。
【0051】
<3.第3の実施の形態>
本発明の第3の実施の形態の半導体装置の概略構成図(断面図)を、図6に示す。
図6は、図1及び図4と同様に、トランジスタのゲート電極3に沿った面における断面図である。
本実施の形態においては、素子分離層2と負の固定電荷を有する膜11との間に、窒化シリコン膜13を形成している。
この窒化シリコン膜13は、シリコン基板1中のボロン等の不純物の拡散に対するバリアの役目を果たし、ボロンの素子分離層2への吸い上げ効果を抑制することができる。
その他の構成は、図1及び図2に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【0052】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
図3A〜図3Eに示した第1の実施の形態の製造プロセスとの違いは、シリコン基板1に溝22を形成した後の負の固定電荷を有する膜11の成膜に続いて、窒化シリコン膜13を成膜することである。
【0053】
まず、図3Aに示したと同様の工程を行う。
図3Aと同じ状態を、図7Aに示す。
【0054】
次に、図7Bに示すように、PVD(物理的気相成長)法又はCVD(化学的気相成長)法により、負の固定電荷を有する膜11を堆積した後に、引き続いてCVD法等により窒化シリコン膜(SiNx)13を成膜する。
これにより、シリコン基板1に形成された溝22の表面に、負の固定電荷を有する膜11とその上の窒化シリコン膜13との積層膜が形成される。
【0055】
その後、図7Cに示すように、表面を覆って全面的に、STIの素子分離層2となる酸化シリコン層23を堆積させる。
【0056】
続いて、この酸化シリコン層23を、CMP法(化学的機械的研磨法)により研磨する。研磨は、ハードマスク材21が露出するまで行う。
これにより、図7Dに示すように、シリコン基板1の溝の部分の酸化シリコン層23が残り、この部分に、酸化シリコン層23による素子分離層2が形成される。
また、シリコン基板1の溝の部分以外の、窒化シリコン膜13及び負の固定電荷を有する膜11が除去される。
【0057】
さらに、図7Dに示すように、必要に応じて素子分離層2の周囲のシリコン基板1にボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層2の周囲にボロンを注入する。
【0058】
最後に、図7Eに示すように、シリコン基板1及び素子分離層2の上に、ゲート電極3を形成する。
このようにして、図6に示した半導体装置を製造することができる。
【0059】
上述の本実施の形態の構成によれば、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、先の第1の実施の形態と同様に、ホール蓄積層12が形成される。
このホール蓄積層12によって、ホール(正孔)を蓄積させて素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
これにより、素子分離層2の周囲の不純物領域4へのボロンの注入量を低減することが可能になり、ナローチャネル効果を抑制することが可能になる。
従って、ナローチャネル効果の発生を抑制して、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【0060】
また、本実施の形態によれば、素子分離層2と負の固定電荷を有する膜11との間に、窒化シリコン膜13を形成している。この窒化シリコン膜13により、不純物領域4のボロンの素子分離層2への吸い上げを抑制することができる。
これにより、不純物領域4のボロンの注入量を低減又は省略して、これによっても、ナローチャネル効果を抑制することができる。
【0061】
<4.第4の実施の形態>
本発明の第4の実施の形態の半導体装置の概略構成図(断面図)を、図8に示す。
図8は、図1、図4、図6と同様に、トランジスタのゲート電極3に沿った面における断面図である。
この第4の実施の形態は、第2の実施の形態の構成と第3の実施の形態の構成とを組み合わせたものである。
即ち、素子分離層2と負の固定電荷を有する膜11との間に、窒化シリコン膜13を形成し、シリコン基板1の表面近傍の部分には、負の固定電荷を有する膜11及び窒化シリコン膜13を形成していない。
【0062】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
【0063】
まず、図7A〜図7Cに示したと同じ工程を行う。
図7Cと同じ状態を、図9Aに示す。
【0064】
次に、図9Bに示すように、等方性エッチングにより、酸化シリコン層23をエッチバックする。これにより、シリコン基板1に形成された溝22の内部の一部に酸化シリコン層23が残る。
この際に、シリコン基板1の溝22に残す酸化シリコン層23の高さを計算して、パターニングにより酸化シリコン層23を部分的にエッチングしてもよい。
【0065】
次に、ドライエッチングにより、酸化シリコン層23から露出している部分の窒化シリコン膜13を除去する。
さらに、スパッタエッチング等の物理的エッチング、又はCH3OH等を利用したドライエッチングにより、酸化シリコン層23から露出している部分の負の固定電荷を有する膜11を除去する。
これにより、図9Cに示すように、溝の内部の一部に残った酸化シリコン層23の周囲のみに、窒化シリコン膜13及び負の固定電荷を有する膜11が残る。
【0066】
次に、図9Dに示すように、全体を覆って、例えばHDP法により、再度酸化シリコン層24を成膜する。
【0067】
その後、CMP法とウエットエッチングによりハードマスク材21を除去する。
これにより、図9Eに示すように、下層の酸化シリコン層23と、追加して成膜した上層の酸化シリコン層24とによって、素子分離層2が形成される。
また、図9Eに示すように、必要に応じて素子分離層2の周囲にボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層2の周囲にボロンを注入する。
【0068】
その後は、図3Eに示したと同様にして、シリコン基板1及び素子分離層2の上に、ゲート電極3を形成する。
このようにして、図8に示した半導体装置を製造することができる。
【0069】
上述の本実施の形態の構成によれば、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11を形成していることにより、先の第1の実施の形態と同様に、ホール蓄積層12が形成される。
このホール蓄積層12によって、ホール(正孔)を蓄積させて素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
これにより、素子分離層2の周囲の不純物領域4へのボロンの注入量を低減することが可能になり、ナローチャネル効果を抑制することが可能になる。
従って、ナローチャネル効果の発生を抑制して、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【0070】
また、本実施の形態によれば、素子分離層2と負の固定電荷を有する膜11との間に、窒化シリコン膜13を形成している。この窒化シリコン膜13により、不純物領域4のボロンの素子分離層2への吸い上げを抑制することができる。
これにより、不純物領域4のボロンの注入量を低減もしくは省略して、これによっても、ナローチャネル効果を抑制することができる。
【0071】
また、本実施の形態によれば、シリコン基板1の表面近傍の部分には、負の固定電荷を有する膜11を形成していない。これにより、前述したGIDL等に起因する、トランジスタからのリーク電流の増加による、スタンバイ電流の増加や画素の特性への悪影響を回避することができる。
【0072】
<5.第5の実施の形態>
半導体装置のうち、光電変換素子が形成された画素部と周辺回路が形成された周辺回路部とを有する固体撮像装置においては、画素部と周辺回路部とで素子分離部に必要とされる特性が異なる。
周辺回路部では、STIによる素子分離層の深さが300nm程度と深く、STI/Siの界面の欠陥による微小リークで回路素子の機能が損なわれることがない。そのため、周辺回路部の素子分離層には、負の固定電荷を有する膜を形成する必要性はない。
【0073】
そこで、画素部と周辺回路部を有する固体撮像装置に本発明を適用するためには、負の固定電荷を有する膜を全体に形成した後に、周辺回路部の負の固定電荷を有する膜を除去すればよい。この場合を、本発明の第5の実施の形態として、以下に示す。
【0074】
本発明の第5の実施の形態の半導体装置の概略構成図を、図10A及び図10Bに示す。
本実施の形態は、本発明を光電変換素子が形成された画素部と周辺回路が形成された周辺回路部とを有する固体撮像装置に適用したものである。図10Aは画素部のトランジスタの断面図を示し、図10Bは周辺回路部のトランジスタの断面図を示している。
【0075】
図10Aに示す画素部のトランジスタの構成は、図4に示した第2の実施の形態と同じである。
画素部では、図示しないが、シリコン基板1内に、フォトダイオード等により、光電変換素子が形成されている。
そして、前記特許文献1に示されているように、光電変換素子の周囲にも、同様に、素子分離層2が形成されている。
【0076】
図10Bに示す周辺回路部のトランジスタでは、シリコン基板1に酸化シリコン層を埋め込んだ素子分離層8が、画素部の素子分離層2よりも深く形成されている。また、負の固定電荷を有する膜11及びボロンを注入した不純物領域4は形成されていない。
周辺回路部では、詳細な図示は省略するが、光電変換素子を駆動するための周辺回路のトランジスタ等の能動素子がシリコン基板1に形成されている。例えば、NMOSトランジスタやPMOSトランジスタが形成されている。
【0077】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
第5の実施の形態の製造プロセスとしては、前記特許文献1と同様に、画素部のSTIと、周辺回路部のSTIとを、別々に形成する製造プロセスが挙げられる。
【0078】
まず、画素部では、シリコン基板1の上にハードマスク材21を形成して、このハードマスク材21を、溝を形成する部分以外を覆うパターンにパターニングする。その後、図11Aに示すように、パターニングしたハードマスク材21をマスクとして使用して、素子分離層となる部分のシリコン基板1をエッチングにより除去する。これにより、シリコン基板1に溝22が形成される。
このとき、図11Bに示すように、周辺回路部では、予めシリコン基板1に酸化シリコン層を埋め込んで、素子分離層8を形成しておく。そして、シリコン基板1及び素子分離層8上の全体を覆って、ハードマスク材21を形成する。
次に、基板洗浄等により、エッチング時に発生したスカムやダストを除去する。
【0079】
次に、PVD(物理的気相成長)法又はCVD(化学的気相成長)法により、HfOx等の負の固定電荷を有する膜11を堆積する。
これにより、図12Aに示すように、画素部では、シリコン基板1に形成された溝22の表面に、負の固定電荷を有する膜11が形成される。
このとき、図12Bに示すように、周辺回路部では、ハードマスク材21の上に、負の固定電荷を有する膜11が形成される。
【0080】
次に、表面を覆って全面的に、STIの素子分離層2となる酸化シリコン層23を堆積させる。例えば、HDP法(高密度プラズマ法)により、酸化シリコン層23を成膜する。
これにより、図13Aに示すように、画素部では、溝22の内部を埋めて、ハードマスク材21及び負の固定電荷を有する膜11上に、酸化シリコン層23が形成される。
このとき、図13Bに示すように、周辺回路部では、負の固定電荷を有する膜11の上を覆って、酸化シリコン層23が形成される。
【0081】
続いて、等方性エッチングにより、酸化シリコン層23をエッチバックする。
これにより、画素部では、シリコン基板1に形成された溝22の一部に酸化シリコン層23が残る。
次に、スパッタエッチング等の物理的エッチング、又はCH3OH等を利用したドライエッチングにより、露出している負の固定電荷を有する膜11を除去する。
これにより、画素部では、図14Aに示すように、酸化シリコン層23よりも下の位置の負の固定電荷を有する膜11が残る。
このとき、図14Bに示すように、周辺回路部では、ハードマスク材21の上の酸化シリコン層23と負の固定電荷を有する膜11とが順次除去される。
【0082】
次に、図示しないが、全体を覆って、例えばHDP法により、上層の酸化シリコン層を成膜する(図5D等を参照)。
【0083】
次に、通常のSTIプロセスと同様に、CMP法(化学的機械的研磨法)により研磨する。研磨は、ハードマスク材21が露出するまで行う。
これにより、図15Aに示すように、画素部では、ハードマスク材21が除去され、下層の酸化シリコン層23と上層の酸化シリコン層とから素子分離層2が形成される。
このとき、図15Bに示すように、周辺回路部では、ハードマスク材21が除去されて、素子分離層8が露出する。
【0084】
次に、トランジスタのゲート電極となる、多結晶シリコン層等の電極層を形成し、この電極層をパターニングしてゲート電極3を形成する。
これにより、図16Aに示すように、画素部では、シリコン基板1及び素子分離層2の上にゲート電極3が形成される。
また、図16Bに示すように、周辺回路部では、シリコン基板1及び素子分離層8の上にゲート電極3が形成される。
【0085】
その後、必要に応じて、画素部において、素子分離層2及び負の固定電荷を有する膜11の周囲のシリコン基板1に、ボロンをイオン注入して、負の固定電荷を有する膜11の周囲のシリコン基板1に、P型の不純物領域4を形成してもよい。
このようにして、図10A及び図10Bに示した半導体装置を製造することができる。
【0086】
このような製造方法により、画素部のシリコン基板1に溝22を形成したり、酸化シリコン層23から成る素子分離層2を形成したりする際に、周辺回路部は全体がハードマスク材21で覆われており、ダメージを受けることなく保護される。
【0087】
なお、本実施の形態の半導体装置を製造する方法としては、他の方法も考えられる。
例えば、画素部の素子分離層2と周辺回路部の素子分離層8とを同じ工程で形成する方法も可能である。
具体的には、例えば、以下に説明する方法が考えられる。
まず、画素部及び周辺回路部の半導体基体に、同時に素子分離層用の溝を形成する。
その後、画素部全体をマスクで覆うと共に、周辺回路部では、同じ溝形成用マスクを用いて、引き続き溝を形成する。これにより、周辺回路部では画素部よりも深い溝が形成される。
次に、負の固定電荷を有する膜11を全面的に形成した後に、周辺回路部の負の固定電荷を有する膜11を除去する。
次に、周辺回路部全体をマスク材で覆って、周辺回路部の溝をマスク材で埋めておく。
続いて、画素部において、酸化シリコン層23を堆積して、等方性エッチングにより、酸化シリコン層23をエッチバックして、溝の一部に酸化シリコン層23を残す。さらに、露出している負の固定電荷を有する膜11を除去する。
その後、周辺回路部全体を覆ったマスク材を除去する。このとき、溝の内部のマスク材も除去する。
次に、画素部及び周辺回路部のそれぞれの溝を埋めて、全面的に酸化シリコン層24を形成する。
その後、酸化シリコン層24をCMP法により研磨する。これにより、シリコン基板1の溝の部分に酸化シリコン層24が残り、画素部の素子分離層2と周辺回路部の素子分離層8が形成される。また、画素部では、素子分離層2とシリコン基板1との間に、負の固定電荷を有する膜11が残る。この場合、画素部の素子分離層2は、酸化シリコン層23と酸化シリコン層24とによって形成され、周辺回路部の素子分離層8は酸化シリコン層24により形成される。
【0088】
なお、画素部を第1の実施の形態と同様の構成にすれば、画素部の素子分離層2と周辺回路部の素子分離層8とを、同じ酸化シリコン層で同時に形成することが可能である。
【0089】
上述の本実施の形態によれば、画素部においては、第2の実施の形態と同様の構成としているので、第2の実施の形態と同様に、ホール蓄積層12によって、素子分離層2の周囲のシリコン基板1に存在する欠陥7を不活性化することができる。
【0090】
また、本実施の形態では、周辺回路部では、素子分離層8とシリコン基板1との間に、負の固定電荷を有する膜を形成していないので、負の固定電荷を有する膜が周辺回路部のトランジスタの特性へ影響を及ぼすことがない。
周辺回路部の素子分離層8とシリコン基板1との間に負の固定電荷を有する膜を形成すると、周辺回路部のNMOSトランジスタではGIDLが増大することが懸念され、周辺回路部のPMOSトランジスタではソース−ドレイン耐圧の低下を招く危険性がある。
【0091】
なお、上述した第5の実施の形態では、画素部のトランジスタの構成を、第2の実施の形態と同じとしていたが、画素部のトランジスタの構成は、第1の実施の形態、第3の実施の形態、第4の実施の形態の各構成や、その他の構成としても良い。
また、画素部のトランジスタの構成を第1の実施の形態〜第4の実施の形態のように、本発明を適用した構成として、周辺回路部は第5の実施の形態とは異なる構成としても構わない。
【0092】
上述の各実施の形態では、MOSトランジスタの部分を図示していた。
本発明の半導体装置において、半導体基体の素子分離のための絶縁層で分離された領域に形成する能動素子は、MOSトランジスタ(NMOSトランジスタやPMOSトランジスタ)に限定されるものではない。
例えば、バイポーラトランジスタやその他のトランジスタ、光電変換素子のフォトダイオードやその他のダイオードを形成してもよい。
【0093】
上述の各実施の形態では、素子分離層2及び負の固定電荷を有する膜11、並びに窒化シリコン膜13を、シリコン基板1に埋め込んで形成していた。
本発明では、素子分離層及び負の固定電荷を有する膜を埋め込んで形成する半導体基体は、シリコン基板に限らず、シリコン基板上のシリコンエピタキシャル層や、他の半導体を使用した半導体基板や半導体エピタキシャル層としてもよい。
【0094】
上述の各実施の形態では、素子分離のための絶縁層を酸化シリコン層により形成していたが、他の絶縁層によって素子分離を行っても構わない。
【0095】
また、本発明において、素子分離のための絶縁層(素子分離層)は、STIに限定されるものではなく、例えば従来行われていたLOCOS(シリコンの局所酸化)等の他の構造を使用して、素子分離層の周囲に負の固定電荷を有する膜を形成しても構わない。
素子分離層は、絶縁層の少なくとも一部(一部又は全部)が半導体基体に埋め込まれた構成とする。
【0096】
また、本発明において、必要に応じて半導体基体に導入するP型の不純物は、ボロンに限定されず他のP型の不純物を使用することも可能であるが、ボロンを用いると比較的容易にP型の不純物領域を形成することができる。
【0097】
本発明は、DRAM等の半導体メモリや、画素部と周辺回路部とを有する固体撮像素子等、様々な構成の半導体装置に適用することが可能である。
【0098】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【0099】
1 シリコン基板、2 素子分離層、3 ゲート電極、4 不純物領域、5 ソース領域、6 ドレイン領域、8 第2の素子分離層、11 負の固定電荷を有する膜、12 ホール蓄積層、13 窒化シリコン膜、21 ハードマスク材、22 溝、23,24 酸化シリコン層
【特許請求の範囲】
【請求項1】
半導体基体と、
前記半導体基体に少なくとも一部が埋め込まれた、素子分離のための絶縁層と、
前記半導体基体内に形成された不純物領域を含んで成る能動素子と、
前記絶縁層と前記半導体基体との間に形成された、負の固定電荷を有する膜とを含む
半導体装置。
【請求項2】
前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に形成された、P型の不純物が導入された領域をさらに含む、請求項1に記載の半導体装置。
【請求項3】
前記半導体基体がシリコンから成り、前記絶縁層と前記負の固定電荷を有する膜との間に形成された窒化シリコン膜をさらに含む、請求項1又は請求項2に記載の半導体装置。
【請求項4】
前記負の固定電荷を有する膜は、前記半導体基体の表面近傍の部分には形成されていない、請求項1〜請求項3のいずれか1項に記載の半導体装置。
【請求項5】
前記負の固定電荷を有する膜及び前記窒化シリコン膜は、前記半導体基体の表面近傍の部分には形成されていない、請求項3に記載の半導体装置。
【請求項6】
前記半導体基体に光電変換素子が形成され、前記絶縁層と前記半導体基体との間に負の固定電荷を有する膜が形成された、画素部と、前記半導体基体に前記光電変換素子を駆動するための周辺回路の能動素子が形成され、前記半導体基体に少なくとも一部が埋め込まれた素子分離のための絶縁層と前記半導体基体との間に負の固定電荷が形成されていない、周辺回路部とを含む、請求項1〜請求項5のいずれか1項に記載の半導体装置。
【請求項7】
半導体基体に溝を形成する工程と、
前記溝を含む表面に、負の固定電荷を有する膜を形成する工程と、
前記溝の内部を埋めて、全面的に絶縁層を形成する工程と、
前記溝の部分以外の前記絶縁層を除去して、前記溝の部分に素子分離のための前記絶縁層を形成する工程と、
前記溝の部分以外の前記負の固定電荷を有する膜を除去する工程とを含む
半導体装置の製造方法。
【請求項8】
前記溝の部分の前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に、P型の不純物を導入する工程をさらに含む、請求項7に記載の半導体装置の製造方法。
【請求項9】
半導体基体に溝を形成する工程と、
前記溝を含む表面に、負の固定電荷を有する膜を形成する工程と、
前記溝の内部を埋めて、全面的に絶縁層を形成する工程と、
前記溝の部分以外の前記絶縁層及び前記溝の内部の絶縁層の一部を除去する工程と、
その後、前記絶縁層から露出した部分の前記負の固定電荷を有する膜を除去する工程と、
再度全面的に絶縁層を形成する工程と、
その後、前記溝の部分以外の前記絶縁層を除去して、前記溝の部分に素子分離のための前記絶縁層を形成する工程とを含む
半導体装置の製造方法。
【請求項10】
前記溝の部分の前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に、P型の不純物を導入する工程をさらに含む、請求項9に記載の半導体装置の製造方法。
【請求項11】
半導体基体に光電変換素子が形成された画素部と、前記半導体基体に前記光電変換素子を駆動するための周辺回路の能動素子が形成された周辺回路部とを含む半導体装置を製造する方法であって、
前記周辺回路部に、絶縁層の少なくとも一部が前記半導体基体に埋め込まれた素子分離のための絶縁層を形成し、
その後、前記周辺回路部の全体と、前記画素部の溝を形成する部分以外の部分とを覆うパターンのマスクを形成し、
前記マスクを用いて、前記画素部の前記半導体基体に溝を形成し、
前記溝を含む表面に、全面的に、負の固定電荷を有する膜を形成し、
前記溝の内部を埋めて、全面的に第2の絶縁層を形成し、
その後、前記溝の部分以外の前記第2の絶縁層及び前記負の固定電荷を有する膜をそれぞれ除去して、前記画素部の前記溝の部分に、前記負の固定電荷を有する膜と、前記第2の絶縁層から成る素子分離のための絶縁層とを形成する
半導体装置の製造方法。
【請求項12】
前記絶縁層を形成した後、前記マスクを除去して、前記画素部の前記溝の部分の前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に、P型の不純物を導入する請求項11に記載の半導体装置の製造方法。
【請求項1】
半導体基体と、
前記半導体基体に少なくとも一部が埋め込まれた、素子分離のための絶縁層と、
前記半導体基体内に形成された不純物領域を含んで成る能動素子と、
前記絶縁層と前記半導体基体との間に形成された、負の固定電荷を有する膜とを含む
半導体装置。
【請求項2】
前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に形成された、P型の不純物が導入された領域をさらに含む、請求項1に記載の半導体装置。
【請求項3】
前記半導体基体がシリコンから成り、前記絶縁層と前記負の固定電荷を有する膜との間に形成された窒化シリコン膜をさらに含む、請求項1又は請求項2に記載の半導体装置。
【請求項4】
前記負の固定電荷を有する膜は、前記半導体基体の表面近傍の部分には形成されていない、請求項1〜請求項3のいずれか1項に記載の半導体装置。
【請求項5】
前記負の固定電荷を有する膜及び前記窒化シリコン膜は、前記半導体基体の表面近傍の部分には形成されていない、請求項3に記載の半導体装置。
【請求項6】
前記半導体基体に光電変換素子が形成され、前記絶縁層と前記半導体基体との間に負の固定電荷を有する膜が形成された、画素部と、前記半導体基体に前記光電変換素子を駆動するための周辺回路の能動素子が形成され、前記半導体基体に少なくとも一部が埋め込まれた素子分離のための絶縁層と前記半導体基体との間に負の固定電荷が形成されていない、周辺回路部とを含む、請求項1〜請求項5のいずれか1項に記載の半導体装置。
【請求項7】
半導体基体に溝を形成する工程と、
前記溝を含む表面に、負の固定電荷を有する膜を形成する工程と、
前記溝の内部を埋めて、全面的に絶縁層を形成する工程と、
前記溝の部分以外の前記絶縁層を除去して、前記溝の部分に素子分離のための前記絶縁層を形成する工程と、
前記溝の部分以外の前記負の固定電荷を有する膜を除去する工程とを含む
半導体装置の製造方法。
【請求項8】
前記溝の部分の前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に、P型の不純物を導入する工程をさらに含む、請求項7に記載の半導体装置の製造方法。
【請求項9】
半導体基体に溝を形成する工程と、
前記溝を含む表面に、負の固定電荷を有する膜を形成する工程と、
前記溝の内部を埋めて、全面的に絶縁層を形成する工程と、
前記溝の部分以外の前記絶縁層及び前記溝の内部の絶縁層の一部を除去する工程と、
その後、前記絶縁層から露出した部分の前記負の固定電荷を有する膜を除去する工程と、
再度全面的に絶縁層を形成する工程と、
その後、前記溝の部分以外の前記絶縁層を除去して、前記溝の部分に素子分離のための前記絶縁層を形成する工程とを含む
半導体装置の製造方法。
【請求項10】
前記溝の部分の前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に、P型の不純物を導入する工程をさらに含む、請求項9に記載の半導体装置の製造方法。
【請求項11】
半導体基体に光電変換素子が形成された画素部と、前記半導体基体に前記光電変換素子を駆動するための周辺回路の能動素子が形成された周辺回路部とを含む半導体装置を製造する方法であって、
前記周辺回路部に、絶縁層の少なくとも一部が前記半導体基体に埋め込まれた素子分離のための絶縁層を形成し、
その後、前記周辺回路部の全体と、前記画素部の溝を形成する部分以外の部分とを覆うパターンのマスクを形成し、
前記マスクを用いて、前記画素部の前記半導体基体に溝を形成し、
前記溝を含む表面に、全面的に、負の固定電荷を有する膜を形成し、
前記溝の内部を埋めて、全面的に第2の絶縁層を形成し、
その後、前記溝の部分以外の前記第2の絶縁層及び前記負の固定電荷を有する膜をそれぞれ除去して、前記画素部の前記溝の部分に、前記負の固定電荷を有する膜と、前記第2の絶縁層から成る素子分離のための絶縁層とを形成する
半導体装置の製造方法。
【請求項12】
前記絶縁層を形成した後、前記マスクを除去して、前記画素部の前記溝の部分の前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に、P型の不純物を導入する請求項11に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2011−146475(P2011−146475A)
【公開日】平成23年7月28日(2011.7.28)
【国際特許分類】
【出願番号】特願2010−4992(P2010−4992)
【出願日】平成22年1月13日(2010.1.13)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成23年7月28日(2011.7.28)
【国際特許分類】
【出願日】平成22年1月13日(2010.1.13)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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