半導体装置及びその製造方法
【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、トランジスタのチャネル領域に応力を印加するためのストレッサ膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高性能化の要求に伴い、ＭＩＳＦＥＴの特性を向上するための検討が行われている。ＭＩＳＦＥＴの特性を向上する手法として、シリコン結晶に格子歪みを導入し、結晶中を流れるキャリアの移動度を向上する技術が知られている。ＭＩＳＦＥＴのチャネル領域のシリコン結晶に格子歪みを導入することにより、チャネル領域を流れるキャリアの移動度が向上し、ＭＩＳＦＥＴの駆動能力を高めることができる。
【０００３】
ＭＩＳＦＥＴのチャネル領域に格子歪みを導入する方法として、ストレッサ膜と呼ばれるストレス印加用の膜を、ゲート電極上を覆うように形成する技術が知られている。ストレッサ膜としては、シリコン窒化膜やシリコン窒化酸化膜等のシリコン窒化物系の絶縁膜が広く用いられている。ゲート電極の側面部分から上面に渡って、ＭＩＳＦＥＴの導電型等に応じた適切な応力を有するストレッサ膜を形成することにより、チャネル領域に所望の格子歪みを導入することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４４６６３号公報
【特許文献２】特開２００７−１５８３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ストレッサ膜による効果が損なわれ、ＭＩＳＦＥＴのオン電流が減少する場合があることが、本発明者等によって見出された。
【０００６】
本発明の目的は、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板に、素子領域を画定する素子分離絶縁膜を形成する工程と、前記素子領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内にソース／ドレイン領域を形成する工程と、前記ゲート電極及び前記ソース／ドレイン領域が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、前記素子分離絶縁膜の端部に生じた窪み内に前記第１の絶縁膜が残存するように前記第１の絶縁膜をエッチバックする工程と、前記第１の絶縁膜をエッチバックする工程の後、前記半導体基板上に、前記半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
【０００８】
また、実施形態の他の観点によれば、半導体基板に形成され、素子領域を画定する素子分離絶縁膜と、前記素子領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域と、前記素子分離絶縁膜の端部に形成された窪み内に選択的に埋め込まれた前記第１の絶縁膜と、前記素子分離絶縁膜上から前記ゲート電極上に渡って形成され、前記半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜とを有する半導体装置が提供される。
【発明の効果】
【０００９】
開示の半導体装置及びその製造方法によれば、ＭＩＳＦＥＴ上に形成したストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、チャネル領域を流れるキャリアの移動度を高め、ＭＩＳＦＥＴの電流駆動能力を高めることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】図２は、第１実施形態の比較例による半導体装置の構造を示す概略断面図である。
【図３】図３は、Ｐ型ＭＩＳＦＥＴのチャネル領域に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフ（その１）である。
【図４】図４は、図３のシミュレーションに用いたパラメータを説明する図である。
【図５】図５は、ストレッサ膜からＭＩＳＦＥＴに印加されるストレス値をシミュレーションにより求めた結果を示す図である。
【図６】図６は、Ｐ型ＭＩＳＦＥＴのチャネル領域に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフ（その２）である。
【図７】図７は、Ｐ型ＭＩＳＦＥＴのチャネル領域に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフ（その３）である。
【図８】図８は、ストレッサ膜の形態と印加される応力との関係を説明する図である。
【図９】図９は、オン電流向上率とソース／ドレイン領域の幅ＳＡとの関係を示すグラフ（その１）である。
【図１０】図１０は、オン電流向上率とソース／ドレイン領域の幅ＳＡとの関係を示すグラフ（その２）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１７】図１７は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図１８】図１８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１９】図１９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２０】図２０は、第３実施形態による半導体装置の構造を示す概略断面図である。
【図２１】図２１は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２２】図２２は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２３】図２３は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２４】図２４は、第４実施形態による半導体装置の構造を示す概略断面図である。
【図２５】図２５は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】図２６は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】図２７は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】図２８は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２９】図２９は、第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３０】図３０は、第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３１】図３１は、第４実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３２】図３２は、第４実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図１６を用いて説明する。
【００１２】
図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２は、本実施形態の比較例による半導体装置の構造を示す概略断面図である。図３、図６及び図７は、Ｐ型ＭＩＳＦＥＴのチャネル領域に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフである。図４は、図３のシミュレーションに用いたパラメータを説明する図である。図５は、ストレッサ膜からＭＩＳＦＥＴに印加されるストレス値をシミュレーションにより求めた結果を示す図である。図８は、ストレッサ膜の形態と印加される応力との関係を説明する図である。図９及び図１０は、オン電流向上率とソース／ドレイン領域の幅ＳＡとの関係を示すグラフである。図１１乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１３】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００１４】
シリコン基板１０には、素子領域を画定する素子分離絶縁膜２０が形成されている。 素子分離絶縁膜２０の素子領域との境界部分には、素子領域のシリコン基板１０表面よりも窪んだ窪み２２が形成されている。窪み２２内には、シリコン窒化膜３８埋め込まれ、素子分離絶縁膜２０の表面の段差が平坦化ないしは緩和されている。
【００１５】
素子分離絶縁膜２０により画定されたシリコン基板１０の素子領域上には、ゲート絶縁膜２４を介してゲート電極２６が形成されている。ゲート電極２６の両側のシリコン基板１０内には、ソース／ドレイン領域３４が形成されている。こうして、ゲート電極２６及びソース／ドレイン領域３４を有するＭＩＳＦＥＴが形成されている。
【００１６】
ゲート電極２６の側壁部分には、サイドウォールスペーサ３０が形成されている。ゲート電極２６及びソース／ドレイン領域３４上には、金属シリサイド膜３６が形成されている。
【００１７】
素子分離絶縁膜２０及びＭＩＳＦＥＴが形成されたシリコン基板１０上には、所定の応力を有するシリコン窒化膜４４が形成されている。シリコン窒化膜４４上には、シリコン酸化膜４６が形成されている。シリコン窒化膜４４とシリコン酸化膜４６との積層膜の層間絶縁膜４８には、金属シリサイド膜３６に接続されたコンタクトプラグ５２が埋め込まれている。
【００１８】
このように、本実施形態による半導体装置では、素子分離絶縁膜２０の素子領域との境界部分に形成された窪み２２内にシリコン窒化膜３８が埋め込まれており、素子領域の表面と素子分離絶縁膜２０の表面との間の段差が平坦化ないしは緩和されている。また、ＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜であるシリコン窒化膜４４が、シリコン窒化膜３８によって表面の段差が平坦化ないしは緩和された素子領域上及び素子分離絶縁膜２０上に形成されている。本実施形態による半導体装置においてこのような構造を採用している理由について、以下に説明する。
【００１９】
素子分離絶縁膜２０は、その形成後、ゲート絶縁膜２４の形成前の犠牲酸化膜の除去工程などのエッチング工程に晒されるため、ＭＩＳＦＥＴを形成した後の素子分離絶縁膜２０と素子領域との境界部分には、窪み２２が形成されている。この窪み２２は、素子領域のシリコン基板１０表面よりも窪んだ形状を有しており、このような形状の素子分離絶縁膜２０上にストレッサ膜であるシリコン窒化膜４４を堆積すると、シリコン窒化膜４４が窪み２２内に埋め込まれる。また、シリコン窒化膜４４の表面には、窪み２２の凹凸を反映した窪み（ディボット）４０が形成される（図２参照）。
【００２０】
このような形状のストレッサ膜について本願発明者等が鋭意検討を行ったところ、ＭＩＳＦＥＴのチャネル領域に印加される応力が弱まることが判明した。
【００２１】
図３は、Ｐ型ＭＩＳＦＥＴのチャネル中央部に横方向に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフである。図３のシミュレーションには、図２に示す半導体装置の構造を用いた。また、ゲート電極上を覆うストレッサ膜（シリコン窒化膜４４）として圧縮応力を有するシリコン窒化膜を用いた。図中、マイナスのストレス値は、圧縮ストレスを表している。図３中、ソース／ドレイン領域の幅ＳＡは、ゲート電極２６の端部から素子分離絶縁膜２０の端部までの距離であり、ＳＴＩ＿Ｈは、窪み２２の深さである（図４参照）。図中、▼印のプロットはＳＴＩ＿Ｈが０ｎｍの場合であり、◆印のプロットはＳＴＩ＿Ｈが２０ｎｍの場合であり、●印のプロットはＳＴＩ＿Ｈが４０ｎｍの場合であり、▲印のプロットはＳＴＩ＿Ｈが６０ｎｍの場合であり、■印のプロットはＳＴＩ＿Ｈが８０ｎｍの場合である。 図３に示すように、ソース／ドレイン領域の幅ＳＡが十分に大きい場合には、窪み２２の深さが変化しても、チャネル領域に印加される応力のストレス値に大きな違いはない。
【００２２】
一方、窪み２２の深さＳＴＩ＿Ｈが０ｎｍより大きい場合、幅ＳＡが小さくなるほどに、ストレス値の絶対値が小さくなっている。このことは、ソース／ドレイン領域の幅ＳＡが小さいほど、すなわち素子を微細化するほど、チャネル領域に印加される応力のストレス値が小さくなり、チャネル領域を流れるキャリアの移動度が減少してオン電流が減少することを意味している。このような傾向は、窪み２２の深さＳＴＩ＿Ｈが深くなるほどに顕著である。窪み２２の深さＳＴＩ＿Ｈが０ｎｍの場合に幅ＳＡが小さくなるほどにストレス値の絶対値が大きくなっているのは、チャネル領域と素子分離絶縁膜２０との距離が近づくほど、素子分離絶縁膜２０による圧縮ストレスの影響が強くなるためであると考えられる。
【００２３】
図５は、ストレッサ膜からＭＩＳＦＥＴに印加されるストレス値をシミュレーションにより求めた結果を示す図である。図５（ａ）は窪み２２の深さＳＴＩ＿Ｈが０ｎｍの場合、図５（ｂ）は窪み２２の深さＳＴＩ＿Ｈが２０ｎｍの場合、図５（ｃ）は窪み２２の深さＳＴＩ＿Ｈが４０ｎｍの場合、図５（ｄ）は窪み２２の深さＳＴＩ＿Ｈが８０ｎｍの場合である。
【００２４】
図５に示すように、窪み２２の深さＳＴＩ＿Ｈが小さい場合には、ストレッサ膜からのストレスが効率的にチャネル領域に印加されている。しかしながら、窪み２２の深さＳＴＩ＿Ｈが深くなるにつれ、窪み２２の底部近傍から基板内部に印加される応力が増し、チャネル領域に印加される応力が減少していく。素子分離絶縁膜２０に窪み２２が形成されることにより、ストレッサ膜からチャネル領域へ効率的にストレスを印加できなくなることが判る。
【００２５】
このような結果に鑑み、本願発明者等は、窪み２２内に絶縁膜を埋め込んで素子領域の表面と素子分離絶縁膜２０の表面との間の段差を平坦化ないしは緩和し、平坦化ないしは緩和した素子領域上及び素子分離絶縁膜２０上にストレッサ膜を形成することに想到した。
【００２６】
図６は、Ｐ型ＭＩＳＦＥＴのチャネル中央部に横方向に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフである。図６のシミュレーションには、図１に示す本実施形態による半導体装置の構造を用いた。また、窪み２２内を埋め込む絶縁膜（シリコン窒化膜３８）及びゲート電極２６上を覆うストレッサ膜（シリコン窒化膜４４）として、圧縮応力を有するシリコン窒化膜を用いた。図中、▼印のプロットはＳＴＩ＿Ｈが０ｎｍの場合であり、◆印のプロットはＳＴＩ＿Ｈが２０ｎｍの場合であり、●印のプロットはＳＴＩ＿Ｈが４０ｎｍの場合であり、▲印のプロットはＳＴＩ＿Ｈが６０ｎｍの場合であり、■印のプロットはＳＴＩ＿Ｈが８０ｎｍの場合である。
【００２７】
図６に示すように、ソース／ドレイン領域の幅ＳＡが十分に大きい場合、窪み２２の深さが変化しても、チャネル領域に印加される応力のストレス値に大きな違いはない。
【００２８】
一方、ストレス値の絶対値は、ソース／ドレイン領域の幅ＳＡが小さくなるほどに徐々に大きくなっている。すなわち、本実施形態による半導体装置は、図２の半導体装置とは異なり、ソース／ドレイン領域の幅ＳＡが小さくなるほどに、チャネル領域に印加される応力のストレス値が大きくなっている。このような傾向は、窪み２２の深さＳＴＩ＿Ｈが深くなるほどに顕著である。
【００２９】
図７は、窪み２２内を埋め込む絶縁膜（シリコン窒化膜３８）を形成し、ゲート電極上を覆うストレッサ膜（シリコン窒化膜４４）を形成しなかった場合のシミュレーション結果を示すグラフである。窪み２２内を埋め込む絶縁膜（シリコン窒化膜３８）としては、圧縮応力を有するシリコン窒化膜を用いた。図中、▼印のプロットはＳＴＩ＿Ｈが０ｎｍの場合であり、◆印のプロットはＳＴＩ＿Ｈが２０ｎｍの場合であり、●印のプロットはＳＴＩ＿Ｈが４０ｎｍの場合であり、▲印のプロットはＳＴＩ＿Ｈが６０ｎｍの場合であり、■印のプロットはＳＴＩ＿Ｈが８０ｎｍの場合である。
【００３０】
図７に示すように、窪み２２内を埋め込むシリコン窒化膜３８だけを形成した場合にも、圧縮応力値こそ小さくはなるが、図６と同様の傾向が得られる。窪み２２内を埋め込む絶縁膜（シリコン窒化膜３８）は、必ずしも応力を有する膜である必要はないが、応力を有する膜を用いることにより、チャネル領域に印加される応力のストレス値を更に向上することができる。
【００３１】
本実施形態による半導体装置においてチャネル領域に効率的に応力を印加できるメカニズムについて、本願発明者等は、以下のように推察している。
【００３２】
応力を有する膜は、自身のストレスが緩和しながら（チャネル領域に力を加えながら）、成膜していく。このため、図２に示す半導体装置では、シリコン窒化膜４４の成膜過程において、シリコン窒化膜４４から加わる応力が、膜面に並行に加わる応力と窪み２２部分に加わる応力とに分断され、チャネル領域に効率的に印加されないものと考えられる（図８（ａ）参照）。シリコン窒化膜４４の表面に窪み４０が形成されている場合には、更に顕著になるものと考えられる（図８（ｂ））。また、窪み２２が深くなるほどに、窪み２２部分に加わる応力の割合が増加し、チャネル領域に加わる応力が小さくなるものと考えられる。
【００３３】
これに対し、本実施形態による半導体装置では、シリコン窒化膜３８とシリコン窒化膜４４とを別々に形成するため、シリコン窒化膜３８からの応力とシリコン窒化膜４４からの応力とが、それぞれチャネル領域に効率的に印加されるものと考えられる（図８（ｃ）参照）。また、窪み２２が深くなっても、シリコン窒化膜４４から加わる応力が変化することはなく、逆に、シリコン窒化膜３８からの応力が増加する分、チャネル領域に加わる応力は全体として大きくなるものと考えられる。
【００３４】
なお、以上の説明では、Ｐ型ＭＩＳＦＥＴを想定して、ストレッサ膜として圧縮応力を有する膜を用いる場合を示した。Ｎ型ＭＩＳＦＥＴの場合には、圧縮応力を有する膜の代わりに引っ張り応力を有する膜を用いることにより、同様の効果を得ることができる。
【００３５】
図９及び図１０は、オン電流（Ｉｏｎ）向上率とソース／ドレイン領域の幅ＳＡとの関係を示すグラフである。図９がＮ型ＭＩＳＦＥＴの場合であり、図１０がＰ型ＭＩＳＦＥＴの場合である。なお、Ｎ型ＭＩＳＦＥＴのオン電流向上率ΔＩｄｓｎ及びＰ型ＭＩＳＦＥＴのオン電流向上率ΔＩｄｓｐは、以下の式から算出した。
【００３６】
ΔＩｄｓｎ＝５．２×１０３Δεｘ−９．７×１０３Δεｙ＋２．２×１０３Δεｚ
ΔＩｄｓｐ＝−７．４×１０３Δεｘ＋８．２×１０３Δεｙ＋８．３×１０３Δεｚ
図中、▼印のプロットはＳＴＩ＿Ｈが０ｎｍの場合であり、◇印及び◆印のプロットはＳＴＩ＿Ｈが２０ｎｍの場合であり、○印及び●印のプロットはＳＴＩ＿Ｈが４０ｎｍの場合であり、△印及び▲印のプロットはＳＴＩ＿Ｈが６０ｎｍの場合であり、□印及び■印のプロットはＳＴＩ＿Ｈが８０ｎｍの場合である。また、白抜きのプロットが本実施形態の半導体装置の場合（実施例）であり、黒塗りのプロットが図２の半導体装置の場合（比較例）である。
【００３７】
図９及び図１０に示すように、本実施形態の半導体装置では、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの何れの場合にも、オン電流を向上することができた。
【００３８】
次に、本実施形態による半導体装置の製造方法について図１１乃至図１６を用いて説明する。
【００３９】
まず、シリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜１２を堆積する。なお、シリコン基板１０とシリコン窒化膜１２との間に、シリコン酸化膜を形成してもよい。
【００４０】
次いで、フォトリソグラフィ及びウェットエッチングにより、シリコン窒化膜１２をパターニングし、素子分離絶縁膜の形成予定領域のシリコン窒化膜１２を除去する。
【００４１】
次いで、シリコン窒化膜１２をマスクとしてシリコン基板１０を異方性エッチングし、シリコン基板１０に、深さが例えば３００ｍの素子分離溝１４を形成する（図１１（ａ））。
【００４２】
次いで、熱酸化法によりシリコン基板１０を熱酸化し、素子分離溝１４の内壁に、例えば膜厚１０ｎｍのシリコン酸化膜１６を形成する。
【００４３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜１８を堆積する。
【００４４】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン窒化膜１２をストッパとしてシリコン酸化膜１８を研磨し、シリコン窒化膜１２上のシリコン酸化膜１８を除去する（図１１（ｂ））。
【００４５】
次いで、例えばリン酸ボイル等のウェットエッチングにより、シリコン窒化膜１２を除去する。
【００４６】
こうして、素子分離溝１４内に埋め込まれたシリコン酸化膜１６，１８により、素子分離絶縁膜２０を形成する（図１１（ｃ））。
【００４７】
次いで、熱酸化法によりシリコン基板１０の表面を熱酸化し、イオン注入等の際の保護膜となるシリコン酸化膜の犠牲膜（図示せず）を形成する。
【００４８】
次いで、各素子領域に、フォトリソグラフィ及びイオン注入により、ＭＩＳＦＥＴの導電型に応じて、ウェルの形成や閾値電圧制御用の所望の不純物を導入する。
【００４９】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、素子領域上に形成されたシリコン酸化膜の犠牲膜を除去する。このエッチングの際、素子分離絶縁膜２０も表面側から等方的にエッチングされ（図１２（ａ）の点線を参照）、素子領域と素子分離絶縁膜２０との境界部分には、素子領域の表面からの深さが例えば６０ｎｍ程度の窪み（ディボット）２２が形成される（図１２（ａ））。
【００５０】
次いで、熱酸化法によりシリコン基板１０の表面を熱酸化し、シリコン酸化膜のゲート絶縁膜２４を形成する。
【００５１】
次いで、全面に、例えばＣＶＤ法により、ゲート電極となる導電膜、例えばポリシリコン膜を堆積する。
【００５２】
次いで、このポリシリコン膜をパターニングし、ポリシリコン膜のゲート電極２６を形成する。
【００５３】
次いで、ゲート電極２６をマスクとしてイオン注入を行い、ゲート電極２６の両側のシリコン基板１０内に、エクステンション領域となる不純物拡散領域２８を形成する（図１２（ｂ））。
【００５４】
次いで、全面に、例えばＣＶＤ法により、シリコン酸化膜を堆積する。
【００５５】
次いで、このシリコン酸化膜をエッチバックし、ゲート電極２６の側壁部分に、シリコン酸化膜のサイドウォールスペーサ３０を形成する。
【００５６】
次いで、ゲート電極２６及びサイドウォールスペーサ３０をマスクとしてイオン注入を行い、ゲート電極２６の両側のシリコン基板１０内に、ソース／ドレインとなる不純物拡散領域３２を形成する（図１２（ｃ））。
【００５７】
次いで、窒素雰囲気中で熱処理を行い、不純物拡散領域２８，３２の不純物を活性化し、ソース／ドレイン領域３４を形成する。
【００５８】
次いで、サリサイドプロセスにより、ゲート電極２６及びソース／ドレイン領域３４の表面側に、金属シリサイド膜３６を選択的に形成する（図１３（ａ））。
【００５９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜３８を堆積する。これにより、窪み２２内はシリコン窒化膜３８によって埋め込まれる。シリコン窒化膜３８の表面には、窪み２２の形状を反映して、窪み４０が形成される（図１３（ｂ））。
【００６０】
シリコン窒化膜３８は、応力を有する膜であることが望ましいが、必ずしも応力を有する膜である必要はない。
【００６１】
シリコン窒化膜３８の第１の目的は、窪み２２を埋め込んで表面の段差を平坦化ないしは緩和することにあり、この第１の目的を達成する限りにおいては、必ずしも応力を有する膜である必要はない。また、必ずしもシリコン窒化膜である必要はなく、シリコン酸化膜その他の絶縁膜により形成してもよい。
【００６２】
ただし、シリコン窒化膜３８として応力を有する膜を適用することには、チャネル領域に印加される格子歪みを増加する効果もある。応力を有する膜を形成する場合にあっては、Ｐ型ＭＩＳＦＥＴであれば圧縮応力を有する膜を、Ｎ型ＭＩＳＦＥＴであれば引っ張り応力を有する膜を、適用することが望ましい。
【００６３】
次いで、シリコン窒化膜３８を窪み２２内に選択的に残存させ、窪み２２部分の段差を平坦化ないしは緩和する。
【００６４】
サイドウォールスペーサ３０を形成すると同様の手法によりシリコン窒化膜３８を異方性エッチングすることにより、窪み２２内にシリコン窒化膜３８を残存させることができる。しかしながら、このプロセスでは、サイドウォールスペーサ３０の側壁部分にもシリコン窒化膜３８が残存することがある。そこで、本実施形態では、まず、サイドウォールスペーサ３０部に形成されたシリコン窒化膜３８を予め除去する。
【００６５】
まず、フォトリソグラフィにより、ゲート電極２６及びサイドウォールスペーサ３０が形成された領域を露出するフォトレジスト膜４２を形成する（図１４（ａ），（ｂ））。
【００６６】
次いで、フォトレジスト膜４２をマスクとしてシリコン窒化膜３８をエッチング（エッチバック）し、ゲート電極２６及びサイドウォールスペーサ３０上のシリコン窒化膜３８を除去する。
【００６７】
シリコン窒化膜３８のエッチングには、例えば、エッチングガスとして例えばＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用い、平坦な基板上に堆積した膜の膜厚に対して１０〜３０％程度のオーバーエッチングを加えたエッチング量相当のエッチングを行う。これにより、サイドウォールスペーサ３０上及びゲート電極２６上に形成されたシリコン窒化膜３８を残渣なく除去することができる。
【００６８】
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する（図１５（ａ））。
【００６９】
次いで、窪み２２内にシリコン窒化膜３８が選択的に残存し、窪み２２部分の段差を平坦化ないしは緩和するように、シリコン窒化膜３８を異方性エッチング（エッチバック）する（図１５（ｂ））。
【００７０】
シリコン窒化膜３８のエッチングには、例えば、エッチングガスとして例えばＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用い、平坦な基板上に堆積した膜の膜厚に対して０〜５％程度のオーバーエッチングを加えたエッチング量相当のエッチングを行う。これにより、窪み２２内にシリコン窒化膜３８を残存しつつ、他の領域のシリコン窒化膜を除去することができる。
【００７１】
なお、窪み２２内にシリコン窒化膜３８を埋め込む工程は、本実施形態に示したように、金属シリサイド膜３６を形成するためのサリサイドプロセスの後に行うことが望ましい。
【００７２】
サリサイドプロセスでは、前処理として、シリコン基板１０表面に形成された自然酸化膜等のシリコン酸化膜を除去するエッチング工程が行われる。また、シリサイド化反応に伴う体積変化により、ソース／ドレイン領域３４上に形成した金属シリサイド膜３６の表面高さは、元のシリコン基板１０の表面高さよりも高くなる。
【００７３】
このため、窪み２２内にシリコン窒化膜３８を埋め込んだ後にサリサイドプロセスを行うと、素子領域と素子分離領域との間に新たに段差が生じ、この段差が窪み２２の場合と同様にチャネル領域に印加される応力を弱めるように作用する。
【００７４】
サリサイドプロセスを先に行うことにより、サリサイドプロセスによって生じる段差を含めた窪み２２部の段差を、窪み２２内に埋め込んだシリコン窒化膜３８によって緩和することができる。
【００７５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの、所定の応力を有するシリコン窒化膜４４を形成する（図１６（ａ））。Ｐ型ＭＩＳＦＥＴ上を覆うシリコン窒化膜４４であれば、例えば、１〜３ＧＰａの圧縮応力を有するストレッサ膜を形成する。Ｎ型ＭＩＳＦＥＴを覆うシリコン窒化膜４４であれば、例えば、１〜２ＧのＰａ引っ張り応力を有するストレッサ膜を形成する。
【００７６】
引っ張り応力を有するシリコン窒化膜は、例えば、熱ＣＶＤ法により、シリコンのソースガスとして例えばジクロルシラン（ＳｉＣｌ２Ｈ２）、シラン（ＳｉＨ４）又はジシラン（Ｓｉ２Ｈ６）を５〜５０ｓｃｃｍの流量で、窒素のソースガスとしてＮＨ３を５００〜１００００ｓｃｃｍの流量で、Ｎ２又はＡｒを５００〜１００００ｓｃｃｍの流量で、それぞれ流し、圧力０．１〜４００Ｔｏｒｒ、温度５００〜７００℃の条件で成膜することができる。
【００７７】
また、圧縮ストレスを有するシリコン窒化膜は、例えば、プラズマＣＶＤ法により、シリコンのソースガスとして例えばシラン（ＳｉＨ４）を１００〜１０００ｓｃｃｍの流量で、窒素のソースガスとしてＮＨ３を５００〜１００００ｓｃｃｍの流量で、Ｎ２又はＡｒを５００〜１００００ｓｃｃｍの流量で、それぞれ流し、圧力０．１〜４００Ｔｏｒｒ、温度５００〜７００℃、ＲＦ電力１００〜１０００Ｗの条件で成膜することができる。
【００７８】
なお、チャネル領域にシリコン窒化膜４４からの応力を効率的に印加するためには、シリコン窒化膜４４は、ゲート電極２６を内包するように、ゲート電極２６の側壁部から上面部に渡って形成することが望ましい。
【００７９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜４６を堆積する。
【００８０】
次いで、例えばＣＭＰ法により、シリコン酸化膜４６の表面を平坦化し、シリコン窒化膜４４とシリコン酸化膜４６とを有し、表面が平坦化された層間絶縁膜４８を形成する。
【００８１】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４８に、金属シリサイド膜３６に達するコンタクトホール５０を形成する。
【００８２】
次いで、バリアメタル及びタングステン膜を堆積後、層間絶縁膜４８上のこれら導電膜をエッチバックし、コンタクトホール５０内埋め込まれたコンタクトプラグ５２を形成する（図１６（ｂ））。
【００８３】
この後、必要に応じて、コンタクトプラグ５２に接続される配線等を形成し、本実施形態による半導体装置を完成する。
【００８４】
このように、本実施形態によれば、素子分離絶縁膜の素子領域との境界部分に形成された窪み内に絶縁膜を埋め込み、素子領域の表面と素子分離絶縁膜の表面との間の段差を平坦化ないしは緩和し、その上にＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜を有するため、素子が微細化した場合にも、ストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、ＭＩＳＦＥＴの電流駆動能力を向上することができる。
【００８５】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１７乃至図１９を用いて説明する。図１乃至図１６に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００８６】
図１７は、本実施形態による半導体装置の構造を示す概略断面図である。図１８及び図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８７】
はじめに、本実施形態による半導体装置の構造について図１７を用いて説明する。
【００８８】
本実施形態による半導体装置は、図１７に示すように、サイドウォールスペーサ３０の側壁部分に、サイドウォールスペーサ５４が形成されている点を除き、図１に示す第１実施形態による半導体装置と同様である。サイドウォールスペーサ５４は、窪み２２内にシリコン窒化膜３８を埋め込む際に残存するシリコン窒化膜３８である。
【００８９】
次に、本実施形態による半導体装置の製造方法について図１８及び図１９を用いて説明する。
【００９０】
まず、図１１（ａ）乃至図１３（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜２０及びＭＩＳＦＥＴを形成する。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜３８を堆積する。これにより、窪み２２内はシリコン窒化膜３８によって埋め込まれる。シリコン窒化膜３８の表面には、窪み２２の形状を反映して、窪み４０が形成される（図１８（ａ））。
【００９２】
次いで、シリコン窒化膜３８を異方性エッチングし、窪み２２内にシリコン窒化膜３８を残存させる。シリコン窒化膜３８のエッチングには、例えば、エッチングガスとして例えばＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用い、平坦な基板上に堆積した膜の膜厚に対して０〜５％程度のオーバーエッチングを加えたエッチング量相当のエッチングを行う。これにより、窪み２２内にシリコン窒化膜３８が残存するとともに、サイドウォールスペーサ３０の側壁部分にシリコン窒化膜３８のサイドウォールスペーサ５４が残存する（図１８（ｂ））。
【００９３】
本実施形態の製造方法では、工程簡略化の観点から、フォトレジスト膜４２を用いずに、シリコン窒化膜３８をエッチバックする。窪み２２内にシリコン窒化膜３８が残存するようにエッチング条件を設定すると、サイドウォールスペーサ３０の側壁部分にはシリコン窒化膜３８のサイドウォールスペーサ５４が残存することになる。
【００９４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの、所定の応力を有するシリコン窒化膜４４を形成する（図１９（ａ））。
【００９５】
この後、図１６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜４８、コンタクトプラグ５２等を形成し、本実施形態による半導体装置を完成する（図１９（ｂ））。
【００９６】
このように、本実施形態によれば、素子分離絶縁膜の素子領域との境界部分に形成された窪み内に絶縁膜を埋め込み、素子領域の表面と素子分離絶縁膜の表面との間の段差を平坦化ないしは緩和し、その上にＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜を有するため、素子が微細化した場合にも、ストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、ＭＩＳＦＥＴの電流駆動能力を向上することができる。
【００９７】
また、素子分離絶縁膜の素子領域との境界部分に形成された窪み内への絶縁膜の埋め込みを、フォトリソグラフィを用いずに一度のエッチング工程で行うので、製造工程を簡略化することができる。これにより、半導体装置の製造コストを低減することができる。
【００９８】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図２０乃至図２３を用いて説明する。図１乃至図１９に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００９９】
図２０は、本実施形態による半導体装置の構造を示す概略断面図である。図２１乃至図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１００】
はじめに、本実施形態による半導体装置の構造について図２０を用いて説明する。
【０１０１】
本実施形態による半導体装置は、図２０に示すように、ソース／ドレイン領域３６内にＳｉＧｅ層５８が埋め込まれているほかは、第１実施形態による半導体装置と同様である。
【０１０２】
ソース／ドレイン領域３６内にＳｉＧｅ層５８を形成することにより、ＳｉＧｅ層５８からの圧縮応力をもチャネル領域に印加することができ、Ｐ型ＭＩＳＦＥＴの電流駆動能力を更に向上することができる。
【０１０３】
次に、本実施形態による半導体装置の製造方法について図２１乃至図２３を用いて説明する。
【０１０４】
まず、図１１（ａ）乃至図１２（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜２０及びＭＩＳＦＥＴを形成する（図２１（ａ））。
【０１０５】
次いで、サイドウォールスペーサ３０をマスクとしてシリコン基板１０をエッチングし、不純物拡散領域２８，３２内に、深さが例えば８０ｎｍのトレンチ５６を形成する（図２１（ｂ））。
【０１０６】
次いで、例えばＣＶＤ法により、トレンチ５６内に、不純物を添加しながらＳｉＧｅをエピタキシャル成長し、ＳｉＧｅ層５８を形成する。
【０１０７】
次いで、窒素雰囲気中で熱処理を行い、不純物拡散領域２８，３２の不純物を活性化し、ソース／ドレイン領域３４を形成する。
【０１０８】
次いで、サリサイドプロセスにより、ゲート電極２６及びソース／ドレイン領域３４の表面側に、金属シリサイド膜３６を選択的に形成する（図２２（ａ））。
【０１０９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜３８を堆積する。これにより、窪み２２内はシリコン窒化膜３８によって埋め込まれる。（図２２（ｂ））。
【０１１０】
次いで、図１４（ａ）乃至図１５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、窪み２２内にシリコン窒化膜３８を選択的に残存させる。なお、第２実施形態の場合のように、サイドウォールスペーサ５４をも残存するようにしてもよい。
【０１１１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの、所定の応力を有するシリコン窒化膜４４を形成する（図２３（ａ））。
【０１１２】
この後、図１６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜４８、コンタクトプラグ５２等を形成し、本実施形態による半導体装置を完成する（図２３（ｂ））。
【０１１３】
このように、本実施形態によれば、素子分離絶縁膜の素子領域との境界部分に形成された窪み内に絶縁膜を埋め込み、素子領域の表面と素子分離絶縁膜の表面との間の段差を平坦化ないしは緩和し、その上にＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜を有するため、素子が微細化した場合にも、ストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、ＭＩＳＦＥＴの電流駆動能力を向上することができる。
【０１１４】
また、ソース／ドレイン領域内にＳｉＧｅ層を埋め込み、チャネル領域に印加される応力を更に増加するので、ＭＩＳＦＥＴの電流駆動能力を更に向上することができる。
【０１１５】
［第４実施形態］
第４実施形態による半導体装置及びその製造方法について図２４乃至図３２を用いて説明する。図１乃至図１９に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１１６】
図２４は、本実施形態による半導体装置の構造を示す概略断面図である。図２５乃至図３２は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１７】
はじめに、本実施形態による半導体装置の構造について図２４を用いて説明する。
【０１１８】
シリコン基板１０には、素子領域を画定する素子分離絶縁膜２０が形成されている。なお、本実施形態の図面において、中央の素子分離絶縁膜２０よりも右側の素子領域がＰ型ＭＩＳＦＥＴの形成領域であり、中央の素子分離絶縁膜２０よりも左側の素子領域がＮ型ＭＩＳＦＥＴの形成領域であるものとする。
【０１１９】
素子分離絶縁膜２０の素子領域との境界部分には、素子領域のシリコン基板１０表面よりも窪んだ窪み２２が形成されている。窪み２２内には、シリコン窒化膜３８埋め込まれ、素子領域の表面と素子分離絶縁膜２０の表面との間の段差が平坦化ないしは緩和されている。
【０１２０】
Ｎ型ＭＩＳＦＥＴ形成領域には、ゲート絶縁膜２４を介して形成されたゲート電極２６と、ゲート電極２６の両側のシリコン基板１０内に形成されたソース／ドレイン領域３４を有するＮ型ＭＩＳＦＥＴが形成されている。同様に、Ｐ型ＭＩＳＦＥＴ形成領域には、ゲート絶縁膜２４を介して形成されたゲート電極２６と、ゲート電極２６の両側のシリコン基板１０内に形成されたソース／ドレイン領域３４を有するＰ型ＭＩＳＦＥＴが形成されている。
【０１２１】
Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのゲート電極２６の側壁部分には、サイドウォールスペーサ３０，５４が形成されている。ゲート電極２６及びソース／ドレイン領域３４上には、金属シリサイド膜３６が形成されている。
【０１２２】
Ｎ型ＭＩＳＦＥＴ上には、引張りの真性応力を有するシリコン窒化膜６０と、シリコン酸化膜６２が形成されている。Ｐ型ＭＩＳＦＥＴ上には、圧縮の真性応力を有するシリコン窒化膜６６が形成されている。シリコン酸化膜６２及びシリコン窒化膜６６上には、シリコン酸化膜４６が形成されている。こうして、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴを覆う層間絶縁膜４８が形成されている。層間絶縁膜４８には、金属シリサイド膜３６に接続されたコンタクトプラグ５２が埋め込まれている。
【０１２３】
このように、本実施形態による半導体装置では、素子分離絶縁膜２０の素子領域との境界部分に形成された窪み２２内にシリコン窒化膜３８が埋め込まれており、素子領域の表面と素子分離絶縁膜２０の表面との間の段差が平坦化ないしは緩和されている。また、Ｎ型ＭＩＳＦＥＴ上には引張りの真性応力を有するシリコン窒化膜６０が形成されており、Ｐ型ＭＩＳＦＥＴ上には圧縮の真性応力を有するシリコン窒化膜６６が形成されている。そして、シリコン窒化膜６０，６６は、シリコン窒化膜３８によって表面の段差が平坦化ないしは緩和された素子領域上及び素子分離膜２０上に形成されている。
【０１２４】
したがって、本実施形態による半導体装置では、シリコン窒化膜６０によってＮ型ＭＩＳＦＥＴのチャネル領域に効率的に引っ張り応力を印加することができ、シリコン窒化膜６６によってＰ型ＭＩＳＦＥＴのチャネル領域に効率的に圧縮を印加することができる。これにより、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの双方の電流駆動能力を向上することができる。
【０１２５】
次に、本実施形態による半導体装置の製造方法について図２５乃至図３２を用いて説明する。
【０１２６】
まず、図１１（ａ）乃至図１３（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜２０及びＭＩＳＦＥＴを形成する（図２５）。図中、中央の素子分離絶縁膜２０よりも右側の素子領域がＰ型ＭＩＳＦＥＴの形成領域であり、中央の素子分離絶縁膜２０よりも左側の素子領域がＮ型ＭＩＳＦＥＴの形成領域であるものとする。
【０１２７】
なお、第３実施形態に示したように、Ｐ型ＭＩＳＦＥＴのソース／ドレイン領域３４内にＳｉＧｅ層５８を埋め込むようにしてもよい。
【０１２８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜３８を堆積する。これにより、窪み２２内はシリコン窒化膜３８によって埋め込まれる。シリコン窒化膜３８の表面には、窪み２２の形状を反映して、窪み４０が形成される（図２６）。
【０１２９】
なお、本実施形態では、Ｐ型ＭＩＳＦＥＴ領域及びＮ型ＭＩＳＦＥＴ領域の双方の領域にシリコン窒化膜３８を形成するため、シリコン窒化膜３８の真性応力は、後に形成するシリコン窒化膜６０，６６の真性応力に比べて十分に小さいことが望ましい。窪み２２を埋める絶縁材料は、シリコン窒化膜に限定されるものではなく、他の絶縁材料、例えばシリコン酸化膜であってもよい。
【０１３０】
次いで、シリコン窒化膜３８を異方性エッチングし、窪み２２内にシリコン窒化膜３８を残存させる。シリコン窒化膜３８のエッチングには、例えば、エッチングガスとして例えばＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用い、平坦な基板上に堆積した膜の膜厚に対して０〜５％程度のオーバーエッチングを加えたエッチング量相当のエッチングを行う。これにより、窪み２２内にシリコン窒化膜３８が残存するとともに、サイドウォールスペーサ３０の側壁部分にシリコン窒化膜３８のサイドウォールスペーサ５４が残存する（図２７）。
【０１３１】
なお、第１実施形態による半導体装置の製造方法と同様にして、サイドウォールスペーサ３０上に形成されたシリコン窒化膜３８を予め除去しておき、サイドウォールスペーサ５４が残存しないようにしてもよい。
【０１３２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの引張りの真性応力を有するシリコン窒化膜６０と、例えば膜厚１０ｍのシリコン酸化膜６２とを形成する（図２８）。シリコン窒化膜６０は、Ｎ型ＭＩＳＦＥＴ用のチャネル領域に引っ張り応力を印加するためのストレッサ膜である。
【０１３３】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ領域を覆い、Ｐ型ＭＩＳＦＥＴ領域を露出するフォトレジスト膜６４を形成する。
【０１３４】
次いで、フォトレジスト膜６４をマスクとしてシリコン酸化膜６２及びシリコン窒化膜６０をエッチングし、Ｐ型ＭＩＳＦＥＴ領域のシリコン酸化膜６２及びシリコン窒化膜６０を除去する（図２９）。
【０１３５】
次いで、例えばアッシングにより、フォトレジスト膜６４を除去する。
【０１３６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの圧縮の真性応力を有するシリコン窒化膜６６を形成する（図３０）。シリコン窒化膜６６は、Ｐ型ＭＩＳＦＥＴ用のチャネル領域に圧縮応力を印加するためのストレッサ膜である。
【０１３７】
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ領域を覆い、Ｎ型ＭＩＳＦＥＴ領域を露出するフォトレジスト膜６８を形成する。
【０１３８】
次いで、フォトレジスト膜６８をマスクとして及びシリコン酸化膜６２をストッパとして、シリコン窒化膜６６をパターニングし、Ｎ型ＭＩＳＦＥＴ領域のシリコン窒化膜６６を除去する（図３１）。
【０１３９】
次いで、例えばアッシングにより、フォトレジスト膜６８を除去する。
【０１４０】
この後、図１６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜４８、コンタクトプラグ５２等を形成し、本実施形態による半導体装置を完成する（図３２）。
【０１４１】
このように、本実施形態によれば、素子分離絶縁膜の素子領域との境界部分に形成された窪み内に絶縁膜を埋め込み、素子領域の表面と素子分離絶縁膜の表面との間の段差を平坦化ないしは緩和し、その上にＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜を有するため、素子が微細化した場合にも、ストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、ＭＩＳＦＥＴの電流駆動能力を向上することができる。
【０１４２】
また、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとでストレッサ膜を作り分けるので、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの双方の電流駆動能力を向上することができる。
【０１４３】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１４４】
例えば、上記第１乃至第４実施形態では、ゲート電極２６上及びソース／ドレイン領域３４上に金属シリサイド膜３６を形成したが、金属シリサイド膜３６は、必ずしも形成する必要はない。また、ゲート電極２６上及びソース／ドレイン領域３４上のいずれか一方にのみ形成するようにしてもよい。
【０１４５】
また、上記第４実施形態では、Ｎ型ＭＩＳＦＥＴ形成領域に引っ張り応力のシリコン窒化膜６０を形成し、Ｐ型ＭＩＳＦＥＴ形成領域に圧縮応力のシリコン窒化膜６６を形成したが、Ｎ型ＭＩＳＦＥＴ形成領域及びＰ型ＭＩＳＦＥＴ形成領域の双方に引っ張り応力のシリコン窒化膜６０を形成するようにしてもよい。
【０１４６】
チャネル領域のゲート長方向の面方位を（１１０）方向とした場合、Ｎ型ＭＩＳＦＥＴ形成領域に引っ張り応力のストレッサ膜を形成し、Ｐ型ＭＩＳＦＥＴ形成領域に圧縮応力のストレッサ膜を形成することにより、双方の特性を向上できることが知られている。一方、チャネル領域のゲート長方向の面方位を（１００）方向とした場合、Ｎ型ＭＩＳＦＥＴ形成領域に引っ張り応力のストレッサ膜を形成することによりＮ型ＭＩＳＦＥＴの特性は向上するが、ストレッサ膜を形成することによるＰ型ＭＩＳＦＥＴの特性の変化は小さい。
【０１４７】
したがって、チャネル領域のゲート長方向の面方位を（１００）方向とするような場合には、Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域とでストレッサ膜を作り分けず、全面に引っ張り応力のストレッサ膜を形成することが望ましい。
【０１４８】
また、上記第４実施形態では、Ｎ型ＭＩＳＦＥＴ用のストレッサ膜を先に形成し、Ｐ型ＭＩＳＦＥＴ用のストレッサ膜を後に形成したが、これらストレッサ膜は、何れを先に形成してもよい。
【０１４９】
また、上記第４実施形態では、窪み２２を埋め込む絶縁膜として、シリコン窒化膜６０，６６の真性応力よりも小さい真性応力のシリコン窒化膜３８を用いたが、シリコン窒化膜６０，６６と同様、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとで異なる応力の膜を作り分けてもよい。
【０１５０】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０１５１】
以上の実施形態に関し、更に以下の付記を開示する。
【０１５２】
（付記１） 半導体基板に、素子領域を画定する素子分離絶縁膜を形成する工程と、
前記素子領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板内にソース／ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース／ドレイン領域が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記素子分離絶縁膜の端部に生じた窪み内に前記第１の絶縁膜が残存するように前記第１の絶縁膜をエッチバックする工程と、
前記第１の絶縁膜をエッチバックする工程の後、前記半導体基板上に、前記半導体基板に応力を印加する第２の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１５３】
（付記２） 付記１記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチバックする工程では、前記素子領域の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されるように、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１５４】
（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ソース／ドレイン領域の表面に金属シリサイド膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５５】
（付記４） 付記３記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチバックする工程では、前記金属シリサイド膜の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されるように、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１５６】
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記半導体基板の表面に平行な方向に応力を印加する応力を有する膜であり、
前記第１の絶縁膜は、前記半導体基板に対して前記第２の絶縁膜と同じ方向に応力を印加する応力を有する膜である
ことを特徴とする半導体装置の製造方法。
【０１５７】
（付記６） 付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ソース／ドレイン領域を形成する工程の前に、前記ゲート電極の側壁部分にサイドウォールスペーサを形成する工程を更に有し、
前記第１の絶縁膜をエッチバックする工程は、前記サイドウォールスペーサを露出するマスク膜を形成する工程と、前記マスク膜をマスクとして前記第１の絶縁膜をエッチバックする工程と、前記マスク膜を除去した後に前記第１の絶縁膜をエッチバックする工程とを含む
ことを特徴とする半導体装置の製造方法。
【０１５８】
（付記７） 付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ソース／ドレイン領域内にＳｉＧｅ層を埋め込む工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５９】
（付記８） 付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記素子領域は、Ｎ型ＭＩＳＦＥＴの形成領域であり、
前記第２の絶縁膜は、前記半導体基板の前記表面に平行な方向に引っ張り応力を印加する応力を有する膜である
ことを特徴とする半導体装置の製造方法。
【０１６０】
（付記９） 付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記素子領域は、Ｐ型ＭＩＳＦＥＴの形成領域であり、
前記第２の絶縁膜は、前記半導体基板の前記表面に平行な方向に圧縮応力を印加する応力を有する膜である
ことを特徴とする半導体装置の製造方法。
【０１６１】
（付記１０） 付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程では、前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って前記第２の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１６２】
（付記１１） 半導体基板に形成され、素子領域を画定する素子分離絶縁膜と、
前記素子領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板内に形成されたソース／ドレイン領域と、
前記素子分離絶縁膜の端部に形成された窪み内に選択的に埋め込まれた前記第１の絶縁膜と、
前記素子分離絶縁膜上から前記ゲート電極上に渡って形成され、前記半導体基板に応力を印加する第２の絶縁膜と
を有することを特徴とする半導体装置。
【０１６３】
（付記１２） 付記１１記載の半導体装置において、
前記素子領域の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されている
ことを特徴とする半導体装置。
【０１６４】
（付記１３） 付記１１記載の半導体装置において、
前記ソース／ドレイン領域上に形成された金属シリサイド膜を更に有し、
前記金属シリサイド膜の表面と前記素子分離絶縁膜の表面との間の段差が、前記第１の絶縁膜によって平坦化されている
ことを特徴とする半導体装置。
【０１６５】
（付記１４） 付記１１乃至１３のいずれか１項に記載の半導体装置において、
前記第１の絶縁膜の真性応力は、前記第２の絶縁膜の真性応力よりも小さい
ことを特徴とする半導体装置。
【０１６６】
（付記１５） 付記１１乃至１４のいずれか１項に記載の半導体装置において、
前記素子領域は、Ｎ型ＭＩＳＦＥＴの形成領域であり、
前記第２の絶縁膜は、前記半導体基板の前記表面に平行な方向に引っ張り応力を印加する応力を有する膜である
ことを特徴とする半導体装置。
【０１６７】
（付記１６） 付記１１乃至１４のいずれか１項に記載の半導体装置において、
前記素子領域は、Ｐ型ＭＩＳＦＥＴの形成領域であり、
前記第２の絶縁膜は、前記半導体基板の前記表面に平行な方向に圧縮応力を印加する応力を有する膜である
ことを特徴とする半導体装置。
【符号の説明】
【０１６８】
１０…シリコン基板
１２，４４，６０，６６…シリコン窒化膜
１４…素子分離溝
１６，１８，４６，６２…シリコン酸化膜
２０…素子分離絶縁膜
２２，４０…窪み
２４…ゲート絶縁膜
２６…ゲート電極
２８，３２…不純物拡散領域
３０，５４…サイドウォールスペーサ
３４…ソース／ドレイン領域
３６…金属シリサイド膜
３８…シリコン窒化膜
４２、６４，６８…フォトレジスト膜
４８…層間絶縁膜
５０…コンタクトホール
５２…コンタクトプラグ
５６…トレンチ
５８…ＳｉＧｅ層
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、トランジスタのチャネル領域に応力を印加するためのストレッサ膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高性能化の要求に伴い、ＭＩＳＦＥＴの特性を向上するための検討が行われている。ＭＩＳＦＥＴの特性を向上する手法として、シリコン結晶に格子歪みを導入し、結晶中を流れるキャリアの移動度を向上する技術が知られている。ＭＩＳＦＥＴのチャネル領域のシリコン結晶に格子歪みを導入することにより、チャネル領域を流れるキャリアの移動度が向上し、ＭＩＳＦＥＴの駆動能力を高めることができる。
【０００３】
ＭＩＳＦＥＴのチャネル領域に格子歪みを導入する方法として、ストレッサ膜と呼ばれるストレス印加用の膜を、ゲート電極上を覆うように形成する技術が知られている。ストレッサ膜としては、シリコン窒化膜やシリコン窒化酸化膜等のシリコン窒化物系の絶縁膜が広く用いられている。ゲート電極の側面部分から上面に渡って、ＭＩＳＦＥＴの導電型等に応じた適切な応力を有するストレッサ膜を形成することにより、チャネル領域に所望の格子歪みを導入することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４４６６３号公報
【特許文献２】特開２００７−１５８３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ストレッサ膜による効果が損なわれ、ＭＩＳＦＥＴのオン電流が減少する場合があることが、本発明者等によって見出された。
【０００６】
本発明の目的は、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板に、素子領域を画定する素子分離絶縁膜を形成する工程と、前記素子領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内にソース／ドレイン領域を形成する工程と、前記ゲート電極及び前記ソース／ドレイン領域が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、前記素子分離絶縁膜の端部に生じた窪み内に前記第１の絶縁膜が残存するように前記第１の絶縁膜をエッチバックする工程と、前記第１の絶縁膜をエッチバックする工程の後、前記半導体基板上に、前記半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
【０００８】
また、実施形態の他の観点によれば、半導体基板に形成され、素子領域を画定する素子分離絶縁膜と、前記素子領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域と、前記素子分離絶縁膜の端部に形成された窪み内に選択的に埋め込まれた前記第１の絶縁膜と、前記素子分離絶縁膜上から前記ゲート電極上に渡って形成され、前記半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜とを有する半導体装置が提供される。
【発明の効果】
【０００９】
開示の半導体装置及びその製造方法によれば、ＭＩＳＦＥＴ上に形成したストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、チャネル領域を流れるキャリアの移動度を高め、ＭＩＳＦＥＴの電流駆動能力を高めることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】図２は、第１実施形態の比較例による半導体装置の構造を示す概略断面図である。
【図３】図３は、Ｐ型ＭＩＳＦＥＴのチャネル領域に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフ（その１）である。
【図４】図４は、図３のシミュレーションに用いたパラメータを説明する図である。
【図５】図５は、ストレッサ膜からＭＩＳＦＥＴに印加されるストレス値をシミュレーションにより求めた結果を示す図である。
【図６】図６は、Ｐ型ＭＩＳＦＥＴのチャネル領域に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフ（その２）である。
【図７】図７は、Ｐ型ＭＩＳＦＥＴのチャネル領域に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフ（その３）である。
【図８】図８は、ストレッサ膜の形態と印加される応力との関係を説明する図である。
【図９】図９は、オン電流向上率とソース／ドレイン領域の幅ＳＡとの関係を示すグラフ（その１）である。
【図１０】図１０は、オン電流向上率とソース／ドレイン領域の幅ＳＡとの関係を示すグラフ（その２）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１７】図１７は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図１８】図１８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１９】図１９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２０】図２０は、第３実施形態による半導体装置の構造を示す概略断面図である。
【図２１】図２１は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２２】図２２は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２３】図２３は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２４】図２４は、第４実施形態による半導体装置の構造を示す概略断面図である。
【図２５】図２５は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】図２６は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】図２７は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】図２８は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２９】図２９は、第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３０】図３０は、第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３１】図３１は、第４実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３２】図３２は、第４実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図１６を用いて説明する。
【００１２】
図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２は、本実施形態の比較例による半導体装置の構造を示す概略断面図である。図３、図６及び図７は、Ｐ型ＭＩＳＦＥＴのチャネル領域に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフである。図４は、図３のシミュレーションに用いたパラメータを説明する図である。図５は、ストレッサ膜からＭＩＳＦＥＴに印加されるストレス値をシミュレーションにより求めた結果を示す図である。図８は、ストレッサ膜の形態と印加される応力との関係を説明する図である。図９及び図１０は、オン電流向上率とソース／ドレイン領域の幅ＳＡとの関係を示すグラフである。図１１乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１３】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００１４】
シリコン基板１０には、素子領域を画定する素子分離絶縁膜２０が形成されている。 素子分離絶縁膜２０の素子領域との境界部分には、素子領域のシリコン基板１０表面よりも窪んだ窪み２２が形成されている。窪み２２内には、シリコン窒化膜３８埋め込まれ、素子分離絶縁膜２０の表面の段差が平坦化ないしは緩和されている。
【００１５】
素子分離絶縁膜２０により画定されたシリコン基板１０の素子領域上には、ゲート絶縁膜２４を介してゲート電極２６が形成されている。ゲート電極２６の両側のシリコン基板１０内には、ソース／ドレイン領域３４が形成されている。こうして、ゲート電極２６及びソース／ドレイン領域３４を有するＭＩＳＦＥＴが形成されている。
【００１６】
ゲート電極２６の側壁部分には、サイドウォールスペーサ３０が形成されている。ゲート電極２６及びソース／ドレイン領域３４上には、金属シリサイド膜３６が形成されている。
【００１７】
素子分離絶縁膜２０及びＭＩＳＦＥＴが形成されたシリコン基板１０上には、所定の応力を有するシリコン窒化膜４４が形成されている。シリコン窒化膜４４上には、シリコン酸化膜４６が形成されている。シリコン窒化膜４４とシリコン酸化膜４６との積層膜の層間絶縁膜４８には、金属シリサイド膜３６に接続されたコンタクトプラグ５２が埋め込まれている。
【００１８】
このように、本実施形態による半導体装置では、素子分離絶縁膜２０の素子領域との境界部分に形成された窪み２２内にシリコン窒化膜３８が埋め込まれており、素子領域の表面と素子分離絶縁膜２０の表面との間の段差が平坦化ないしは緩和されている。また、ＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜であるシリコン窒化膜４４が、シリコン窒化膜３８によって表面の段差が平坦化ないしは緩和された素子領域上及び素子分離絶縁膜２０上に形成されている。本実施形態による半導体装置においてこのような構造を採用している理由について、以下に説明する。
【００１９】
素子分離絶縁膜２０は、その形成後、ゲート絶縁膜２４の形成前の犠牲酸化膜の除去工程などのエッチング工程に晒されるため、ＭＩＳＦＥＴを形成した後の素子分離絶縁膜２０と素子領域との境界部分には、窪み２２が形成されている。この窪み２２は、素子領域のシリコン基板１０表面よりも窪んだ形状を有しており、このような形状の素子分離絶縁膜２０上にストレッサ膜であるシリコン窒化膜４４を堆積すると、シリコン窒化膜４４が窪み２２内に埋め込まれる。また、シリコン窒化膜４４の表面には、窪み２２の凹凸を反映した窪み（ディボット）４０が形成される（図２参照）。
【００２０】
このような形状のストレッサ膜について本願発明者等が鋭意検討を行ったところ、ＭＩＳＦＥＴのチャネル領域に印加される応力が弱まることが判明した。
【００２１】
図３は、Ｐ型ＭＩＳＦＥＴのチャネル中央部に横方向に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフである。図３のシミュレーションには、図２に示す半導体装置の構造を用いた。また、ゲート電極上を覆うストレッサ膜（シリコン窒化膜４４）として圧縮応力を有するシリコン窒化膜を用いた。図中、マイナスのストレス値は、圧縮ストレスを表している。図３中、ソース／ドレイン領域の幅ＳＡは、ゲート電極２６の端部から素子分離絶縁膜２０の端部までの距離であり、ＳＴＩ＿Ｈは、窪み２２の深さである（図４参照）。図中、▼印のプロットはＳＴＩ＿Ｈが０ｎｍの場合であり、◆印のプロットはＳＴＩ＿Ｈが２０ｎｍの場合であり、●印のプロットはＳＴＩ＿Ｈが４０ｎｍの場合であり、▲印のプロットはＳＴＩ＿Ｈが６０ｎｍの場合であり、■印のプロットはＳＴＩ＿Ｈが８０ｎｍの場合である。 図３に示すように、ソース／ドレイン領域の幅ＳＡが十分に大きい場合には、窪み２２の深さが変化しても、チャネル領域に印加される応力のストレス値に大きな違いはない。
【００２２】
一方、窪み２２の深さＳＴＩ＿Ｈが０ｎｍより大きい場合、幅ＳＡが小さくなるほどに、ストレス値の絶対値が小さくなっている。このことは、ソース／ドレイン領域の幅ＳＡが小さいほど、すなわち素子を微細化するほど、チャネル領域に印加される応力のストレス値が小さくなり、チャネル領域を流れるキャリアの移動度が減少してオン電流が減少することを意味している。このような傾向は、窪み２２の深さＳＴＩ＿Ｈが深くなるほどに顕著である。窪み２２の深さＳＴＩ＿Ｈが０ｎｍの場合に幅ＳＡが小さくなるほどにストレス値の絶対値が大きくなっているのは、チャネル領域と素子分離絶縁膜２０との距離が近づくほど、素子分離絶縁膜２０による圧縮ストレスの影響が強くなるためであると考えられる。
【００２３】
図５は、ストレッサ膜からＭＩＳＦＥＴに印加されるストレス値をシミュレーションにより求めた結果を示す図である。図５（ａ）は窪み２２の深さＳＴＩ＿Ｈが０ｎｍの場合、図５（ｂ）は窪み２２の深さＳＴＩ＿Ｈが２０ｎｍの場合、図５（ｃ）は窪み２２の深さＳＴＩ＿Ｈが４０ｎｍの場合、図５（ｄ）は窪み２２の深さＳＴＩ＿Ｈが８０ｎｍの場合である。
【００２４】
図５に示すように、窪み２２の深さＳＴＩ＿Ｈが小さい場合には、ストレッサ膜からのストレスが効率的にチャネル領域に印加されている。しかしながら、窪み２２の深さＳＴＩ＿Ｈが深くなるにつれ、窪み２２の底部近傍から基板内部に印加される応力が増し、チャネル領域に印加される応力が減少していく。素子分離絶縁膜２０に窪み２２が形成されることにより、ストレッサ膜からチャネル領域へ効率的にストレスを印加できなくなることが判る。
【００２５】
このような結果に鑑み、本願発明者等は、窪み２２内に絶縁膜を埋め込んで素子領域の表面と素子分離絶縁膜２０の表面との間の段差を平坦化ないしは緩和し、平坦化ないしは緩和した素子領域上及び素子分離絶縁膜２０上にストレッサ膜を形成することに想到した。
【００２６】
図６は、Ｐ型ＭＩＳＦＥＴのチャネル中央部に横方向に印加されるストレス値とゲート長方向のソース／ドレイン領域の幅との関係をシミュレーションにより求めた結果示すグラフである。図６のシミュレーションには、図１に示す本実施形態による半導体装置の構造を用いた。また、窪み２２内を埋め込む絶縁膜（シリコン窒化膜３８）及びゲート電極２６上を覆うストレッサ膜（シリコン窒化膜４４）として、圧縮応力を有するシリコン窒化膜を用いた。図中、▼印のプロットはＳＴＩ＿Ｈが０ｎｍの場合であり、◆印のプロットはＳＴＩ＿Ｈが２０ｎｍの場合であり、●印のプロットはＳＴＩ＿Ｈが４０ｎｍの場合であり、▲印のプロットはＳＴＩ＿Ｈが６０ｎｍの場合であり、■印のプロットはＳＴＩ＿Ｈが８０ｎｍの場合である。
【００２７】
図６に示すように、ソース／ドレイン領域の幅ＳＡが十分に大きい場合、窪み２２の深さが変化しても、チャネル領域に印加される応力のストレス値に大きな違いはない。
【００２８】
一方、ストレス値の絶対値は、ソース／ドレイン領域の幅ＳＡが小さくなるほどに徐々に大きくなっている。すなわち、本実施形態による半導体装置は、図２の半導体装置とは異なり、ソース／ドレイン領域の幅ＳＡが小さくなるほどに、チャネル領域に印加される応力のストレス値が大きくなっている。このような傾向は、窪み２２の深さＳＴＩ＿Ｈが深くなるほどに顕著である。
【００２９】
図７は、窪み２２内を埋め込む絶縁膜（シリコン窒化膜３８）を形成し、ゲート電極上を覆うストレッサ膜（シリコン窒化膜４４）を形成しなかった場合のシミュレーション結果を示すグラフである。窪み２２内を埋め込む絶縁膜（シリコン窒化膜３８）としては、圧縮応力を有するシリコン窒化膜を用いた。図中、▼印のプロットはＳＴＩ＿Ｈが０ｎｍの場合であり、◆印のプロットはＳＴＩ＿Ｈが２０ｎｍの場合であり、●印のプロットはＳＴＩ＿Ｈが４０ｎｍの場合であり、▲印のプロットはＳＴＩ＿Ｈが６０ｎｍの場合であり、■印のプロットはＳＴＩ＿Ｈが８０ｎｍの場合である。
【００３０】
図７に示すように、窪み２２内を埋め込むシリコン窒化膜３８だけを形成した場合にも、圧縮応力値こそ小さくはなるが、図６と同様の傾向が得られる。窪み２２内を埋め込む絶縁膜（シリコン窒化膜３８）は、必ずしも応力を有する膜である必要はないが、応力を有する膜を用いることにより、チャネル領域に印加される応力のストレス値を更に向上することができる。
【００３１】
本実施形態による半導体装置においてチャネル領域に効率的に応力を印加できるメカニズムについて、本願発明者等は、以下のように推察している。
【００３２】
応力を有する膜は、自身のストレスが緩和しながら（チャネル領域に力を加えながら）、成膜していく。このため、図２に示す半導体装置では、シリコン窒化膜４４の成膜過程において、シリコン窒化膜４４から加わる応力が、膜面に並行に加わる応力と窪み２２部分に加わる応力とに分断され、チャネル領域に効率的に印加されないものと考えられる（図８（ａ）参照）。シリコン窒化膜４４の表面に窪み４０が形成されている場合には、更に顕著になるものと考えられる（図８（ｂ））。また、窪み２２が深くなるほどに、窪み２２部分に加わる応力の割合が増加し、チャネル領域に加わる応力が小さくなるものと考えられる。
【００３３】
これに対し、本実施形態による半導体装置では、シリコン窒化膜３８とシリコン窒化膜４４とを別々に形成するため、シリコン窒化膜３８からの応力とシリコン窒化膜４４からの応力とが、それぞれチャネル領域に効率的に印加されるものと考えられる（図８（ｃ）参照）。また、窪み２２が深くなっても、シリコン窒化膜４４から加わる応力が変化することはなく、逆に、シリコン窒化膜３８からの応力が増加する分、チャネル領域に加わる応力は全体として大きくなるものと考えられる。
【００３４】
なお、以上の説明では、Ｐ型ＭＩＳＦＥＴを想定して、ストレッサ膜として圧縮応力を有する膜を用いる場合を示した。Ｎ型ＭＩＳＦＥＴの場合には、圧縮応力を有する膜の代わりに引っ張り応力を有する膜を用いることにより、同様の効果を得ることができる。
【００３５】
図９及び図１０は、オン電流（Ｉｏｎ）向上率とソース／ドレイン領域の幅ＳＡとの関係を示すグラフである。図９がＮ型ＭＩＳＦＥＴの場合であり、図１０がＰ型ＭＩＳＦＥＴの場合である。なお、Ｎ型ＭＩＳＦＥＴのオン電流向上率ΔＩｄｓｎ及びＰ型ＭＩＳＦＥＴのオン電流向上率ΔＩｄｓｐは、以下の式から算出した。
【００３６】
ΔＩｄｓｎ＝５．２×１０３Δεｘ−９．７×１０３Δεｙ＋２．２×１０３Δεｚ
ΔＩｄｓｐ＝−７．４×１０３Δεｘ＋８．２×１０３Δεｙ＋８．３×１０３Δεｚ
図中、▼印のプロットはＳＴＩ＿Ｈが０ｎｍの場合であり、◇印及び◆印のプロットはＳＴＩ＿Ｈが２０ｎｍの場合であり、○印及び●印のプロットはＳＴＩ＿Ｈが４０ｎｍの場合であり、△印及び▲印のプロットはＳＴＩ＿Ｈが６０ｎｍの場合であり、□印及び■印のプロットはＳＴＩ＿Ｈが８０ｎｍの場合である。また、白抜きのプロットが本実施形態の半導体装置の場合（実施例）であり、黒塗りのプロットが図２の半導体装置の場合（比較例）である。
【００３７】
図９及び図１０に示すように、本実施形態の半導体装置では、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの何れの場合にも、オン電流を向上することができた。
【００３８】
次に、本実施形態による半導体装置の製造方法について図１１乃至図１６を用いて説明する。
【００３９】
まず、シリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜１２を堆積する。なお、シリコン基板１０とシリコン窒化膜１２との間に、シリコン酸化膜を形成してもよい。
【００４０】
次いで、フォトリソグラフィ及びウェットエッチングにより、シリコン窒化膜１２をパターニングし、素子分離絶縁膜の形成予定領域のシリコン窒化膜１２を除去する。
【００４１】
次いで、シリコン窒化膜１２をマスクとしてシリコン基板１０を異方性エッチングし、シリコン基板１０に、深さが例えば３００ｍの素子分離溝１４を形成する（図１１（ａ））。
【００４２】
次いで、熱酸化法によりシリコン基板１０を熱酸化し、素子分離溝１４の内壁に、例えば膜厚１０ｎｍのシリコン酸化膜１６を形成する。
【００４３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜１８を堆積する。
【００４４】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン窒化膜１２をストッパとしてシリコン酸化膜１８を研磨し、シリコン窒化膜１２上のシリコン酸化膜１８を除去する（図１１（ｂ））。
【００４５】
次いで、例えばリン酸ボイル等のウェットエッチングにより、シリコン窒化膜１２を除去する。
【００４６】
こうして、素子分離溝１４内に埋め込まれたシリコン酸化膜１６，１８により、素子分離絶縁膜２０を形成する（図１１（ｃ））。
【００４７】
次いで、熱酸化法によりシリコン基板１０の表面を熱酸化し、イオン注入等の際の保護膜となるシリコン酸化膜の犠牲膜（図示せず）を形成する。
【００４８】
次いで、各素子領域に、フォトリソグラフィ及びイオン注入により、ＭＩＳＦＥＴの導電型に応じて、ウェルの形成や閾値電圧制御用の所望の不純物を導入する。
【００４９】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、素子領域上に形成されたシリコン酸化膜の犠牲膜を除去する。このエッチングの際、素子分離絶縁膜２０も表面側から等方的にエッチングされ（図１２（ａ）の点線を参照）、素子領域と素子分離絶縁膜２０との境界部分には、素子領域の表面からの深さが例えば６０ｎｍ程度の窪み（ディボット）２２が形成される（図１２（ａ））。
【００５０】
次いで、熱酸化法によりシリコン基板１０の表面を熱酸化し、シリコン酸化膜のゲート絶縁膜２４を形成する。
【００５１】
次いで、全面に、例えばＣＶＤ法により、ゲート電極となる導電膜、例えばポリシリコン膜を堆積する。
【００５２】
次いで、このポリシリコン膜をパターニングし、ポリシリコン膜のゲート電極２６を形成する。
【００５３】
次いで、ゲート電極２６をマスクとしてイオン注入を行い、ゲート電極２６の両側のシリコン基板１０内に、エクステンション領域となる不純物拡散領域２８を形成する（図１２（ｂ））。
【００５４】
次いで、全面に、例えばＣＶＤ法により、シリコン酸化膜を堆積する。
【００５５】
次いで、このシリコン酸化膜をエッチバックし、ゲート電極２６の側壁部分に、シリコン酸化膜のサイドウォールスペーサ３０を形成する。
【００５６】
次いで、ゲート電極２６及びサイドウォールスペーサ３０をマスクとしてイオン注入を行い、ゲート電極２６の両側のシリコン基板１０内に、ソース／ドレインとなる不純物拡散領域３２を形成する（図１２（ｃ））。
【００５７】
次いで、窒素雰囲気中で熱処理を行い、不純物拡散領域２８，３２の不純物を活性化し、ソース／ドレイン領域３４を形成する。
【００５８】
次いで、サリサイドプロセスにより、ゲート電極２６及びソース／ドレイン領域３４の表面側に、金属シリサイド膜３６を選択的に形成する（図１３（ａ））。
【００５９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜３８を堆積する。これにより、窪み２２内はシリコン窒化膜３８によって埋め込まれる。シリコン窒化膜３８の表面には、窪み２２の形状を反映して、窪み４０が形成される（図１３（ｂ））。
【００６０】
シリコン窒化膜３８は、応力を有する膜であることが望ましいが、必ずしも応力を有する膜である必要はない。
【００６１】
シリコン窒化膜３８の第１の目的は、窪み２２を埋め込んで表面の段差を平坦化ないしは緩和することにあり、この第１の目的を達成する限りにおいては、必ずしも応力を有する膜である必要はない。また、必ずしもシリコン窒化膜である必要はなく、シリコン酸化膜その他の絶縁膜により形成してもよい。
【００６２】
ただし、シリコン窒化膜３８として応力を有する膜を適用することには、チャネル領域に印加される格子歪みを増加する効果もある。応力を有する膜を形成する場合にあっては、Ｐ型ＭＩＳＦＥＴであれば圧縮応力を有する膜を、Ｎ型ＭＩＳＦＥＴであれば引っ張り応力を有する膜を、適用することが望ましい。
【００６３】
次いで、シリコン窒化膜３８を窪み２２内に選択的に残存させ、窪み２２部分の段差を平坦化ないしは緩和する。
【００６４】
サイドウォールスペーサ３０を形成すると同様の手法によりシリコン窒化膜３８を異方性エッチングすることにより、窪み２２内にシリコン窒化膜３８を残存させることができる。しかしながら、このプロセスでは、サイドウォールスペーサ３０の側壁部分にもシリコン窒化膜３８が残存することがある。そこで、本実施形態では、まず、サイドウォールスペーサ３０部に形成されたシリコン窒化膜３８を予め除去する。
【００６５】
まず、フォトリソグラフィにより、ゲート電極２６及びサイドウォールスペーサ３０が形成された領域を露出するフォトレジスト膜４２を形成する（図１４（ａ），（ｂ））。
【００６６】
次いで、フォトレジスト膜４２をマスクとしてシリコン窒化膜３８をエッチング（エッチバック）し、ゲート電極２６及びサイドウォールスペーサ３０上のシリコン窒化膜３８を除去する。
【００６７】
シリコン窒化膜３８のエッチングには、例えば、エッチングガスとして例えばＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用い、平坦な基板上に堆積した膜の膜厚に対して１０〜３０％程度のオーバーエッチングを加えたエッチング量相当のエッチングを行う。これにより、サイドウォールスペーサ３０上及びゲート電極２６上に形成されたシリコン窒化膜３８を残渣なく除去することができる。
【００６８】
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する（図１５（ａ））。
【００６９】
次いで、窪み２２内にシリコン窒化膜３８が選択的に残存し、窪み２２部分の段差を平坦化ないしは緩和するように、シリコン窒化膜３８を異方性エッチング（エッチバック）する（図１５（ｂ））。
【００７０】
シリコン窒化膜３８のエッチングには、例えば、エッチングガスとして例えばＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用い、平坦な基板上に堆積した膜の膜厚に対して０〜５％程度のオーバーエッチングを加えたエッチング量相当のエッチングを行う。これにより、窪み２２内にシリコン窒化膜３８を残存しつつ、他の領域のシリコン窒化膜を除去することができる。
【００７１】
なお、窪み２２内にシリコン窒化膜３８を埋め込む工程は、本実施形態に示したように、金属シリサイド膜３６を形成するためのサリサイドプロセスの後に行うことが望ましい。
【００７２】
サリサイドプロセスでは、前処理として、シリコン基板１０表面に形成された自然酸化膜等のシリコン酸化膜を除去するエッチング工程が行われる。また、シリサイド化反応に伴う体積変化により、ソース／ドレイン領域３４上に形成した金属シリサイド膜３６の表面高さは、元のシリコン基板１０の表面高さよりも高くなる。
【００７３】
このため、窪み２２内にシリコン窒化膜３８を埋め込んだ後にサリサイドプロセスを行うと、素子領域と素子分離領域との間に新たに段差が生じ、この段差が窪み２２の場合と同様にチャネル領域に印加される応力を弱めるように作用する。
【００７４】
サリサイドプロセスを先に行うことにより、サリサイドプロセスによって生じる段差を含めた窪み２２部の段差を、窪み２２内に埋め込んだシリコン窒化膜３８によって緩和することができる。
【００７５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの、所定の応力を有するシリコン窒化膜４４を形成する（図１６（ａ））。Ｐ型ＭＩＳＦＥＴ上を覆うシリコン窒化膜４４であれば、例えば、１〜３ＧＰａの圧縮応力を有するストレッサ膜を形成する。Ｎ型ＭＩＳＦＥＴを覆うシリコン窒化膜４４であれば、例えば、１〜２ＧのＰａ引っ張り応力を有するストレッサ膜を形成する。
【００７６】
引っ張り応力を有するシリコン窒化膜は、例えば、熱ＣＶＤ法により、シリコンのソースガスとして例えばジクロルシラン（ＳｉＣｌ２Ｈ２）、シラン（ＳｉＨ４）又はジシラン（Ｓｉ２Ｈ６）を５〜５０ｓｃｃｍの流量で、窒素のソースガスとしてＮＨ３を５００〜１００００ｓｃｃｍの流量で、Ｎ２又はＡｒを５００〜１００００ｓｃｃｍの流量で、それぞれ流し、圧力０．１〜４００Ｔｏｒｒ、温度５００〜７００℃の条件で成膜することができる。
【００７７】
また、圧縮ストレスを有するシリコン窒化膜は、例えば、プラズマＣＶＤ法により、シリコンのソースガスとして例えばシラン（ＳｉＨ４）を１００〜１０００ｓｃｃｍの流量で、窒素のソースガスとしてＮＨ３を５００〜１００００ｓｃｃｍの流量で、Ｎ２又はＡｒを５００〜１００００ｓｃｃｍの流量で、それぞれ流し、圧力０．１〜４００Ｔｏｒｒ、温度５００〜７００℃、ＲＦ電力１００〜１０００Ｗの条件で成膜することができる。
【００７８】
なお、チャネル領域にシリコン窒化膜４４からの応力を効率的に印加するためには、シリコン窒化膜４４は、ゲート電極２６を内包するように、ゲート電極２６の側壁部から上面部に渡って形成することが望ましい。
【００７９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜４６を堆積する。
【００８０】
次いで、例えばＣＭＰ法により、シリコン酸化膜４６の表面を平坦化し、シリコン窒化膜４４とシリコン酸化膜４６とを有し、表面が平坦化された層間絶縁膜４８を形成する。
【００８１】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４８に、金属シリサイド膜３６に達するコンタクトホール５０を形成する。
【００８２】
次いで、バリアメタル及びタングステン膜を堆積後、層間絶縁膜４８上のこれら導電膜をエッチバックし、コンタクトホール５０内埋め込まれたコンタクトプラグ５２を形成する（図１６（ｂ））。
【００８３】
この後、必要に応じて、コンタクトプラグ５２に接続される配線等を形成し、本実施形態による半導体装置を完成する。
【００８４】
このように、本実施形態によれば、素子分離絶縁膜の素子領域との境界部分に形成された窪み内に絶縁膜を埋め込み、素子領域の表面と素子分離絶縁膜の表面との間の段差を平坦化ないしは緩和し、その上にＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜を有するため、素子が微細化した場合にも、ストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、ＭＩＳＦＥＴの電流駆動能力を向上することができる。
【００８５】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１７乃至図１９を用いて説明する。図１乃至図１６に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００８６】
図１７は、本実施形態による半導体装置の構造を示す概略断面図である。図１８及び図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８７】
はじめに、本実施形態による半導体装置の構造について図１７を用いて説明する。
【００８８】
本実施形態による半導体装置は、図１７に示すように、サイドウォールスペーサ３０の側壁部分に、サイドウォールスペーサ５４が形成されている点を除き、図１に示す第１実施形態による半導体装置と同様である。サイドウォールスペーサ５４は、窪み２２内にシリコン窒化膜３８を埋め込む際に残存するシリコン窒化膜３８である。
【００８９】
次に、本実施形態による半導体装置の製造方法について図１８及び図１９を用いて説明する。
【００９０】
まず、図１１（ａ）乃至図１３（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜２０及びＭＩＳＦＥＴを形成する。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜３８を堆積する。これにより、窪み２２内はシリコン窒化膜３８によって埋め込まれる。シリコン窒化膜３８の表面には、窪み２２の形状を反映して、窪み４０が形成される（図１８（ａ））。
【００９２】
次いで、シリコン窒化膜３８を異方性エッチングし、窪み２２内にシリコン窒化膜３８を残存させる。シリコン窒化膜３８のエッチングには、例えば、エッチングガスとして例えばＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用い、平坦な基板上に堆積した膜の膜厚に対して０〜５％程度のオーバーエッチングを加えたエッチング量相当のエッチングを行う。これにより、窪み２２内にシリコン窒化膜３８が残存するとともに、サイドウォールスペーサ３０の側壁部分にシリコン窒化膜３８のサイドウォールスペーサ５４が残存する（図１８（ｂ））。
【００９３】
本実施形態の製造方法では、工程簡略化の観点から、フォトレジスト膜４２を用いずに、シリコン窒化膜３８をエッチバックする。窪み２２内にシリコン窒化膜３８が残存するようにエッチング条件を設定すると、サイドウォールスペーサ３０の側壁部分にはシリコン窒化膜３８のサイドウォールスペーサ５４が残存することになる。
【００９４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの、所定の応力を有するシリコン窒化膜４４を形成する（図１９（ａ））。
【００９５】
この後、図１６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜４８、コンタクトプラグ５２等を形成し、本実施形態による半導体装置を完成する（図１９（ｂ））。
【００９６】
このように、本実施形態によれば、素子分離絶縁膜の素子領域との境界部分に形成された窪み内に絶縁膜を埋め込み、素子領域の表面と素子分離絶縁膜の表面との間の段差を平坦化ないしは緩和し、その上にＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜を有するため、素子が微細化した場合にも、ストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、ＭＩＳＦＥＴの電流駆動能力を向上することができる。
【００９７】
また、素子分離絶縁膜の素子領域との境界部分に形成された窪み内への絶縁膜の埋め込みを、フォトリソグラフィを用いずに一度のエッチング工程で行うので、製造工程を簡略化することができる。これにより、半導体装置の製造コストを低減することができる。
【００９８】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図２０乃至図２３を用いて説明する。図１乃至図１９に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００９９】
図２０は、本実施形態による半導体装置の構造を示す概略断面図である。図２１乃至図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１００】
はじめに、本実施形態による半導体装置の構造について図２０を用いて説明する。
【０１０１】
本実施形態による半導体装置は、図２０に示すように、ソース／ドレイン領域３６内にＳｉＧｅ層５８が埋め込まれているほかは、第１実施形態による半導体装置と同様である。
【０１０２】
ソース／ドレイン領域３６内にＳｉＧｅ層５８を形成することにより、ＳｉＧｅ層５８からの圧縮応力をもチャネル領域に印加することができ、Ｐ型ＭＩＳＦＥＴの電流駆動能力を更に向上することができる。
【０１０３】
次に、本実施形態による半導体装置の製造方法について図２１乃至図２３を用いて説明する。
【０１０４】
まず、図１１（ａ）乃至図１２（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜２０及びＭＩＳＦＥＴを形成する（図２１（ａ））。
【０１０５】
次いで、サイドウォールスペーサ３０をマスクとしてシリコン基板１０をエッチングし、不純物拡散領域２８，３２内に、深さが例えば８０ｎｍのトレンチ５６を形成する（図２１（ｂ））。
【０１０６】
次いで、例えばＣＶＤ法により、トレンチ５６内に、不純物を添加しながらＳｉＧｅをエピタキシャル成長し、ＳｉＧｅ層５８を形成する。
【０１０７】
次いで、窒素雰囲気中で熱処理を行い、不純物拡散領域２８，３２の不純物を活性化し、ソース／ドレイン領域３４を形成する。
【０１０８】
次いで、サリサイドプロセスにより、ゲート電極２６及びソース／ドレイン領域３４の表面側に、金属シリサイド膜３６を選択的に形成する（図２２（ａ））。
【０１０９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜３８を堆積する。これにより、窪み２２内はシリコン窒化膜３８によって埋め込まれる。（図２２（ｂ））。
【０１１０】
次いで、図１４（ａ）乃至図１５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、窪み２２内にシリコン窒化膜３８を選択的に残存させる。なお、第２実施形態の場合のように、サイドウォールスペーサ５４をも残存するようにしてもよい。
【０１１１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの、所定の応力を有するシリコン窒化膜４４を形成する（図２３（ａ））。
【０１１２】
この後、図１６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜４８、コンタクトプラグ５２等を形成し、本実施形態による半導体装置を完成する（図２３（ｂ））。
【０１１３】
このように、本実施形態によれば、素子分離絶縁膜の素子領域との境界部分に形成された窪み内に絶縁膜を埋め込み、素子領域の表面と素子分離絶縁膜の表面との間の段差を平坦化ないしは緩和し、その上にＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜を有するため、素子が微細化した場合にも、ストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、ＭＩＳＦＥＴの電流駆動能力を向上することができる。
【０１１４】
また、ソース／ドレイン領域内にＳｉＧｅ層を埋め込み、チャネル領域に印加される応力を更に増加するので、ＭＩＳＦＥＴの電流駆動能力を更に向上することができる。
【０１１５】
［第４実施形態］
第４実施形態による半導体装置及びその製造方法について図２４乃至図３２を用いて説明する。図１乃至図１９に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１１６】
図２４は、本実施形態による半導体装置の構造を示す概略断面図である。図２５乃至図３２は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１７】
はじめに、本実施形態による半導体装置の構造について図２４を用いて説明する。
【０１１８】
シリコン基板１０には、素子領域を画定する素子分離絶縁膜２０が形成されている。なお、本実施形態の図面において、中央の素子分離絶縁膜２０よりも右側の素子領域がＰ型ＭＩＳＦＥＴの形成領域であり、中央の素子分離絶縁膜２０よりも左側の素子領域がＮ型ＭＩＳＦＥＴの形成領域であるものとする。
【０１１９】
素子分離絶縁膜２０の素子領域との境界部分には、素子領域のシリコン基板１０表面よりも窪んだ窪み２２が形成されている。窪み２２内には、シリコン窒化膜３８埋め込まれ、素子領域の表面と素子分離絶縁膜２０の表面との間の段差が平坦化ないしは緩和されている。
【０１２０】
Ｎ型ＭＩＳＦＥＴ形成領域には、ゲート絶縁膜２４を介して形成されたゲート電極２６と、ゲート電極２６の両側のシリコン基板１０内に形成されたソース／ドレイン領域３４を有するＮ型ＭＩＳＦＥＴが形成されている。同様に、Ｐ型ＭＩＳＦＥＴ形成領域には、ゲート絶縁膜２４を介して形成されたゲート電極２６と、ゲート電極２６の両側のシリコン基板１０内に形成されたソース／ドレイン領域３４を有するＰ型ＭＩＳＦＥＴが形成されている。
【０１２１】
Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのゲート電極２６の側壁部分には、サイドウォールスペーサ３０，５４が形成されている。ゲート電極２６及びソース／ドレイン領域３４上には、金属シリサイド膜３６が形成されている。
【０１２２】
Ｎ型ＭＩＳＦＥＴ上には、引張りの真性応力を有するシリコン窒化膜６０と、シリコン酸化膜６２が形成されている。Ｐ型ＭＩＳＦＥＴ上には、圧縮の真性応力を有するシリコン窒化膜６６が形成されている。シリコン酸化膜６２及びシリコン窒化膜６６上には、シリコン酸化膜４６が形成されている。こうして、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴを覆う層間絶縁膜４８が形成されている。層間絶縁膜４８には、金属シリサイド膜３６に接続されたコンタクトプラグ５２が埋め込まれている。
【０１２３】
このように、本実施形態による半導体装置では、素子分離絶縁膜２０の素子領域との境界部分に形成された窪み２２内にシリコン窒化膜３８が埋め込まれており、素子領域の表面と素子分離絶縁膜２０の表面との間の段差が平坦化ないしは緩和されている。また、Ｎ型ＭＩＳＦＥＴ上には引張りの真性応力を有するシリコン窒化膜６０が形成されており、Ｐ型ＭＩＳＦＥＴ上には圧縮の真性応力を有するシリコン窒化膜６６が形成されている。そして、シリコン窒化膜６０，６６は、シリコン窒化膜３８によって表面の段差が平坦化ないしは緩和された素子領域上及び素子分離膜２０上に形成されている。
【０１２４】
したがって、本実施形態による半導体装置では、シリコン窒化膜６０によってＮ型ＭＩＳＦＥＴのチャネル領域に効率的に引っ張り応力を印加することができ、シリコン窒化膜６６によってＰ型ＭＩＳＦＥＴのチャネル領域に効率的に圧縮を印加することができる。これにより、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの双方の電流駆動能力を向上することができる。
【０１２５】
次に、本実施形態による半導体装置の製造方法について図２５乃至図３２を用いて説明する。
【０１２６】
まず、図１１（ａ）乃至図１３（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜２０及びＭＩＳＦＥＴを形成する（図２５）。図中、中央の素子分離絶縁膜２０よりも右側の素子領域がＰ型ＭＩＳＦＥＴの形成領域であり、中央の素子分離絶縁膜２０よりも左側の素子領域がＮ型ＭＩＳＦＥＴの形成領域であるものとする。
【０１２７】
なお、第３実施形態に示したように、Ｐ型ＭＩＳＦＥＴのソース／ドレイン領域３４内にＳｉＧｅ層５８を埋め込むようにしてもよい。
【０１２８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜３８を堆積する。これにより、窪み２２内はシリコン窒化膜３８によって埋め込まれる。シリコン窒化膜３８の表面には、窪み２２の形状を反映して、窪み４０が形成される（図２６）。
【０１２９】
なお、本実施形態では、Ｐ型ＭＩＳＦＥＴ領域及びＮ型ＭＩＳＦＥＴ領域の双方の領域にシリコン窒化膜３８を形成するため、シリコン窒化膜３８の真性応力は、後に形成するシリコン窒化膜６０，６６の真性応力に比べて十分に小さいことが望ましい。窪み２２を埋める絶縁材料は、シリコン窒化膜に限定されるものではなく、他の絶縁材料、例えばシリコン酸化膜であってもよい。
【０１３０】
次いで、シリコン窒化膜３８を異方性エッチングし、窪み２２内にシリコン窒化膜３８を残存させる。シリコン窒化膜３８のエッチングには、例えば、エッチングガスとして例えばＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用い、平坦な基板上に堆積した膜の膜厚に対して０〜５％程度のオーバーエッチングを加えたエッチング量相当のエッチングを行う。これにより、窪み２２内にシリコン窒化膜３８が残存するとともに、サイドウォールスペーサ３０の側壁部分にシリコン窒化膜３８のサイドウォールスペーサ５４が残存する（図２７）。
【０１３１】
なお、第１実施形態による半導体装置の製造方法と同様にして、サイドウォールスペーサ３０上に形成されたシリコン窒化膜３８を予め除去しておき、サイドウォールスペーサ５４が残存しないようにしてもよい。
【０１３２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの引張りの真性応力を有するシリコン窒化膜６０と、例えば膜厚１０ｍのシリコン酸化膜６２とを形成する（図２８）。シリコン窒化膜６０は、Ｎ型ＭＩＳＦＥＴ用のチャネル領域に引っ張り応力を印加するためのストレッサ膜である。
【０１３３】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ領域を覆い、Ｐ型ＭＩＳＦＥＴ領域を露出するフォトレジスト膜６４を形成する。
【０１３４】
次いで、フォトレジスト膜６４をマスクとしてシリコン酸化膜６２及びシリコン窒化膜６０をエッチングし、Ｐ型ＭＩＳＦＥＴ領域のシリコン酸化膜６２及びシリコン窒化膜６０を除去する（図２９）。
【０１３５】
次いで、例えばアッシングにより、フォトレジスト膜６４を除去する。
【０１３６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍの圧縮の真性応力を有するシリコン窒化膜６６を形成する（図３０）。シリコン窒化膜６６は、Ｐ型ＭＩＳＦＥＴ用のチャネル領域に圧縮応力を印加するためのストレッサ膜である。
【０１３７】
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ領域を覆い、Ｎ型ＭＩＳＦＥＴ領域を露出するフォトレジスト膜６８を形成する。
【０１３８】
次いで、フォトレジスト膜６８をマスクとして及びシリコン酸化膜６２をストッパとして、シリコン窒化膜６６をパターニングし、Ｎ型ＭＩＳＦＥＴ領域のシリコン窒化膜６６を除去する（図３１）。
【０１３９】
次いで、例えばアッシングにより、フォトレジスト膜６８を除去する。
【０１４０】
この後、図１６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜４８、コンタクトプラグ５２等を形成し、本実施形態による半導体装置を完成する（図３２）。
【０１４１】
このように、本実施形態によれば、素子分離絶縁膜の素子領域との境界部分に形成された窪み内に絶縁膜を埋め込み、素子領域の表面と素子分離絶縁膜の表面との間の段差を平坦化ないしは緩和し、その上にＭＩＳＦＥＴのチャネル領域に所定の格子歪みを印加するためのストレッサ膜を有するため、素子が微細化した場合にも、ストレッサ膜からの応力を効率的にチャネル領域に印加することができる。これにより、ＭＩＳＦＥＴの電流駆動能力を向上することができる。
【０１４２】
また、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとでストレッサ膜を作り分けるので、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの双方の電流駆動能力を向上することができる。
【０１４３】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１４４】
例えば、上記第１乃至第４実施形態では、ゲート電極２６上及びソース／ドレイン領域３４上に金属シリサイド膜３６を形成したが、金属シリサイド膜３６は、必ずしも形成する必要はない。また、ゲート電極２６上及びソース／ドレイン領域３４上のいずれか一方にのみ形成するようにしてもよい。
【０１４５】
また、上記第４実施形態では、Ｎ型ＭＩＳＦＥＴ形成領域に引っ張り応力のシリコン窒化膜６０を形成し、Ｐ型ＭＩＳＦＥＴ形成領域に圧縮応力のシリコン窒化膜６６を形成したが、Ｎ型ＭＩＳＦＥＴ形成領域及びＰ型ＭＩＳＦＥＴ形成領域の双方に引っ張り応力のシリコン窒化膜６０を形成するようにしてもよい。
【０１４６】
チャネル領域のゲート長方向の面方位を（１１０）方向とした場合、Ｎ型ＭＩＳＦＥＴ形成領域に引っ張り応力のストレッサ膜を形成し、Ｐ型ＭＩＳＦＥＴ形成領域に圧縮応力のストレッサ膜を形成することにより、双方の特性を向上できることが知られている。一方、チャネル領域のゲート長方向の面方位を（１００）方向とした場合、Ｎ型ＭＩＳＦＥＴ形成領域に引っ張り応力のストレッサ膜を形成することによりＮ型ＭＩＳＦＥＴの特性は向上するが、ストレッサ膜を形成することによるＰ型ＭＩＳＦＥＴの特性の変化は小さい。
【０１４７】
したがって、チャネル領域のゲート長方向の面方位を（１００）方向とするような場合には、Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域とでストレッサ膜を作り分けず、全面に引っ張り応力のストレッサ膜を形成することが望ましい。
【０１４８】
また、上記第４実施形態では、Ｎ型ＭＩＳＦＥＴ用のストレッサ膜を先に形成し、Ｐ型ＭＩＳＦＥＴ用のストレッサ膜を後に形成したが、これらストレッサ膜は、何れを先に形成してもよい。
【０１４９】
また、上記第４実施形態では、窪み２２を埋め込む絶縁膜として、シリコン窒化膜６０，６６の真性応力よりも小さい真性応力のシリコン窒化膜３８を用いたが、シリコン窒化膜６０，６６と同様、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとで異なる応力の膜を作り分けてもよい。
【０１５０】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０１５１】
以上の実施形態に関し、更に以下の付記を開示する。
【０１５２】
（付記１） 半導体基板に、素子領域を画定する素子分離絶縁膜を形成する工程と、
前記素子領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板内にソース／ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース／ドレイン領域が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記素子分離絶縁膜の端部に生じた窪み内に前記第１の絶縁膜が残存するように前記第１の絶縁膜をエッチバックする工程と、
前記第１の絶縁膜をエッチバックする工程の後、前記半導体基板上に、前記半導体基板に応力を印加する第２の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１５３】
（付記２） 付記１記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチバックする工程では、前記素子領域の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されるように、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１５４】
（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ソース／ドレイン領域の表面に金属シリサイド膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５５】
（付記４） 付記３記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチバックする工程では、前記金属シリサイド膜の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されるように、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１５６】
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記半導体基板の表面に平行な方向に応力を印加する応力を有する膜であり、
前記第１の絶縁膜は、前記半導体基板に対して前記第２の絶縁膜と同じ方向に応力を印加する応力を有する膜である
ことを特徴とする半導体装置の製造方法。
【０１５７】
（付記６） 付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ソース／ドレイン領域を形成する工程の前に、前記ゲート電極の側壁部分にサイドウォールスペーサを形成する工程を更に有し、
前記第１の絶縁膜をエッチバックする工程は、前記サイドウォールスペーサを露出するマスク膜を形成する工程と、前記マスク膜をマスクとして前記第１の絶縁膜をエッチバックする工程と、前記マスク膜を除去した後に前記第１の絶縁膜をエッチバックする工程とを含む
ことを特徴とする半導体装置の製造方法。
【０１５８】
（付記７） 付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ソース／ドレイン領域内にＳｉＧｅ層を埋め込む工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５９】
（付記８） 付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記素子領域は、Ｎ型ＭＩＳＦＥＴの形成領域であり、
前記第２の絶縁膜は、前記半導体基板の前記表面に平行な方向に引っ張り応力を印加する応力を有する膜である
ことを特徴とする半導体装置の製造方法。
【０１６０】
（付記９） 付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記素子領域は、Ｐ型ＭＩＳＦＥＴの形成領域であり、
前記第２の絶縁膜は、前記半導体基板の前記表面に平行な方向に圧縮応力を印加する応力を有する膜である
ことを特徴とする半導体装置の製造方法。
【０１６１】
（付記１０） 付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程では、前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って前記第２の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１６２】
（付記１１） 半導体基板に形成され、素子領域を画定する素子分離絶縁膜と、
前記素子領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板内に形成されたソース／ドレイン領域と、
前記素子分離絶縁膜の端部に形成された窪み内に選択的に埋め込まれた前記第１の絶縁膜と、
前記素子分離絶縁膜上から前記ゲート電極上に渡って形成され、前記半導体基板に応力を印加する第２の絶縁膜と
を有することを特徴とする半導体装置。
【０１６３】
（付記１２） 付記１１記載の半導体装置において、
前記素子領域の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されている
ことを特徴とする半導体装置。
【０１６４】
（付記１３） 付記１１記載の半導体装置において、
前記ソース／ドレイン領域上に形成された金属シリサイド膜を更に有し、
前記金属シリサイド膜の表面と前記素子分離絶縁膜の表面との間の段差が、前記第１の絶縁膜によって平坦化されている
ことを特徴とする半導体装置。
【０１６５】
（付記１４） 付記１１乃至１３のいずれか１項に記載の半導体装置において、
前記第１の絶縁膜の真性応力は、前記第２の絶縁膜の真性応力よりも小さい
ことを特徴とする半導体装置。
【０１６６】
（付記１５） 付記１１乃至１４のいずれか１項に記載の半導体装置において、
前記素子領域は、Ｎ型ＭＩＳＦＥＴの形成領域であり、
前記第２の絶縁膜は、前記半導体基板の前記表面に平行な方向に引っ張り応力を印加する応力を有する膜である
ことを特徴とする半導体装置。
【０１６７】
（付記１６） 付記１１乃至１４のいずれか１項に記載の半導体装置において、
前記素子領域は、Ｐ型ＭＩＳＦＥＴの形成領域であり、
前記第２の絶縁膜は、前記半導体基板の前記表面に平行な方向に圧縮応力を印加する応力を有する膜である
ことを特徴とする半導体装置。
【符号の説明】
【０１６８】
１０…シリコン基板
１２，４４，６０，６６…シリコン窒化膜
１４…素子分離溝
１６，１８，４６，６２…シリコン酸化膜
２０…素子分離絶縁膜
２２，４０…窪み
２４…ゲート絶縁膜
２６…ゲート電極
２８，３２…不純物拡散領域
３０，５４…サイドウォールスペーサ
３４…ソース／ドレイン領域
３６…金属シリサイド膜
３８…シリコン窒化膜
４２、６４，６８…フォトレジスト膜
４８…層間絶縁膜
５０…コンタクトホール
５２…コンタクトプラグ
５６…トレンチ
５８…ＳｉＧｅ層
【特許請求の範囲】
【請求項１】
半導体基板に、素子領域を画定する素子分離絶縁膜を形成する工程と、
前記素子領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板内にソース／ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース／ドレイン領域が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記素子分離絶縁膜の端部に生じた窪み内に前記第１の絶縁膜が残存するように前記第１の絶縁膜をエッチバックする工程と、
前記第１の絶縁膜をエッチバックする工程の後、前記半導体基板上に、前記半導体基板に応力を印加する第２の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチバックする工程では、前記素子領域の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されるように、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ソース／ドレイン領域の表面に金属シリサイド膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチバックする工程では、前記金属シリサイド膜の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されるように、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記半導体基板の表面に平行な方向に応力を印加する応力を有する膜であり、
前記第１の絶縁膜は、前記半導体基板に対して前記第２の絶縁膜と同じ方向に応力を印加する応力を有する膜である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ソース／ドレイン領域を形成する工程の前に、前記ゲート電極の側壁部分にサイドウォールスペーサを形成する工程を更に有し、
前記第１の絶縁膜をエッチバックする工程は、前記サイドウォールスペーサを露出するマスク膜を形成する工程と、前記マスク膜をマスクとして前記第１の絶縁膜をエッチバックする工程と、前記マスク膜を除去した後に前記第１の絶縁膜をエッチバックする工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ソース／ドレイン領域内にＳｉＧｅ層を埋め込む工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板に形成され、素子領域を画定する素子分離絶縁膜と、
前記素子領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板内に形成されたソース／ドレイン領域と、
前記素子分離絶縁膜の端部に形成された窪み内に選択的に埋め込まれた前記第１の絶縁膜と、
前記素子分離絶縁膜上から前記ゲート電極上に渡って形成され、前記半導体基板に応力を印加する第２の絶縁膜と
を有することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記ソース／ドレイン領域上に形成された金属シリサイド膜を更に有し、
前記金属シリサイド膜の表面と前記素子分離絶縁膜の表面との間の段差が、前記第１の絶縁膜によって平坦化されている
ことを特徴とする半導体装置。
【請求項１０】
請求項８又は９記載の半導体装置において、
前記第１の絶縁膜の真性応力は、前記第２の絶縁膜の真性応力よりも小さい
ことを特徴とする半導体装置。
【請求項１】
半導体基板に、素子領域を画定する素子分離絶縁膜を形成する工程と、
前記素子領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板内にソース／ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース／ドレイン領域が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記素子分離絶縁膜の端部に生じた窪み内に前記第１の絶縁膜が残存するように前記第１の絶縁膜をエッチバックする工程と、
前記第１の絶縁膜をエッチバックする工程の後、前記半導体基板上に、前記半導体基板に応力を印加する第２の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチバックする工程では、前記素子領域の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されるように、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ソース／ドレイン領域の表面に金属シリサイド膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチバックする工程では、前記金属シリサイド膜の表面と前記素子分離絶縁膜の表面との間の段差が前記第１の絶縁膜によって平坦化されるように、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記半導体基板の表面に平行な方向に応力を印加する応力を有する膜であり、
前記第１の絶縁膜は、前記半導体基板に対して前記第２の絶縁膜と同じ方向に応力を印加する応力を有する膜である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ソース／ドレイン領域を形成する工程の前に、前記ゲート電極の側壁部分にサイドウォールスペーサを形成する工程を更に有し、
前記第１の絶縁膜をエッチバックする工程は、前記サイドウォールスペーサを露出するマスク膜を形成する工程と、前記マスク膜をマスクとして前記第１の絶縁膜をエッチバックする工程と、前記マスク膜を除去した後に前記第１の絶縁膜をエッチバックする工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ソース／ドレイン領域内にＳｉＧｅ層を埋め込む工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板に形成され、素子領域を画定する素子分離絶縁膜と、
前記素子領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板内に形成されたソース／ドレイン領域と、
前記素子分離絶縁膜の端部に形成された窪み内に選択的に埋め込まれた前記第１の絶縁膜と、
前記素子分離絶縁膜上から前記ゲート電極上に渡って形成され、前記半導体基板に応力を印加する第２の絶縁膜と
を有することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記ソース／ドレイン領域上に形成された金属シリサイド膜を更に有し、
前記金属シリサイド膜の表面と前記素子分離絶縁膜の表面との間の段差が、前記第１の絶縁膜によって平坦化されている
ことを特徴とする半導体装置。
【請求項１０】
請求項８又は９記載の半導体装置において、
前記第１の絶縁膜の真性応力は、前記第２の絶縁膜の真性応力よりも小さい
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図５】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図５】
【公開番号】特開２０１２−３９０３４（Ｐ２０１２−３９０３４Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１８０３５３（Ｐ２０１０−１８０３５３）
【出願日】平成２２年８月１１日（２０１０．８．１１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月１１日（２０１０．８．１１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]