半導体装置及びその製造方法
【課題】閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成され且つ高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａとを備えている。活性領域１ａにおける素子分離領域３２に接する部分のうち少なくともゲート絶縁膜１３ａの下側に位置する部分に、ｎ型不純物領域２８が形成されている。
【解決手段】ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成され且つ高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａとを備えている。活性領域１ａにおける素子分離領域３２に接する部分のうち少なくともゲート絶縁膜１３ａの下側に位置する部分に、ｎ型不純物領域２８が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor ）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の低消費電力化及び高速化に伴い、ゲート絶縁膜として、例えばハフニウム（Ｈｆ）系膜等の高誘電率絶縁膜を用い、ゲート電極として、金属含有膜又は金属含有膜とシリコン膜との積層膜を用いたＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」という）を備えた半導体装置が提案されている。
【０００３】
また、ｎ型ＭＩＳトランジスタの閾値電圧を低くするために、ゲート絶縁膜として、例えばランタン（Ｌａ）等の閾値電圧調整用金属を含むＨｆ系膜を用いる技術が提案されている（例えば特許文献１参照）。
【０００４】
ゲート絶縁膜として、Ｌａを含むＨｆ系膜を用いることにより、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができるのは、次のような理由による。Ｈｆ系膜にＬａを含ませると、Ｈｆ系膜中にダイポールが形成される。その結果、フラットバンド電圧がマイナス側へシフトするため、ｎ型ＭＩＳトランジスタの実効仕事関数がバンドエッジ側へシフトするので、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができる。
【０００５】
尚、「実効仕事関数」とは、ＭＩＳトランジスタの電気特性から求められる仕事関数であって、真空準位と金属のエネルギー準位との差を示す物性的な仕事関数に絶縁膜中の準位などの影響を加味することによって得られる。
【０００６】
以下、従来の半導体装置、具体的には、Ｌａを含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタの構成について、図３５及び図３６（ａ）、（ｂ）を参照しながら説明する。図３５は、従来の半導体装置の構成を示す平面図である。図３６（ａ）は、従来の半導体装置の構成を示すゲート長方向の断面図である。図３６（ｂ）は、従来の半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図３６（ａ）及び（ｂ）は、図３５に示すXXXVIa−XXXVIa線及びXXXVIb−XXXVIb線のそれぞれにおける断面図である。
【０００７】
図３５及び図３６（ａ）、（ｂ）に示すように、従来の半導体装置は、ｐ型ウェル領域１０２が形成されている半導体基板１００上にｎ型ＭＩＳトランジスタｎＴｒを備えている。ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１００における素子分離領域１０１に囲まれた活性領域１００ａ上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたゲート電極１０４と、活性領域１００ａにおけるゲート電極１０４の側方下に形成されたｎ型エクステンション領域１０６（特に、図３６（ａ）参照）と、ゲート電極１０４の側面上に形成された絶縁性サイドウォールスペーサ１０７と、活性領域１００ａにおける絶縁性サイドウォール１０７の外側方下に形成されたｎ型ソース／ドレイン領域１０９（特に、図３６（ａ）参照）とを備えている。
【０００８】
ゲート絶縁膜１０３は、活性領域１００ａと接する下地膜１０３ａと、下地膜１０３ａ上に形成され且つＬａを含む高誘電率絶縁膜１０３ｂとを有している。ゲート電極１０４は、ゲート絶縁膜１０３と接する金属含有膜１０４ａと、金属含有膜１０４ａ上に形成されたシリコン膜１０４ｂとを有している。絶縁性サイドウォールスペーサ１０７は、断面形状がＬ字状の内側サイドウォールスペーサ１０７ａと、外側サイドウォールスペーサ１０７ｂとを有している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１９４３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
閾値電圧調整用金属（例えばＬａ等）を含む高誘電率絶縁膜を有するゲート絶縁膜を備えた従来のｎ型ＭＩＳトランジスタについて、本願発明者が鋭意検討を重ねた結果、以下の問題を新たに見出した。
【００１１】
すなわち、半導体装置の微細化に伴い、ゲート幅を狭くすることが必要とされる。しかしながら、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタの場合、ゲート幅が狭くなるに伴って、閾値電圧が高くなるという問題が発生する。この問題について、図３７を参照しながら説明する。
【００１２】
図３７は、ゲート幅（図３６（ｂ）のＷ参照）と閾値電圧との関係を示すグラフである。従来のｎ型ＭＩＳトランジスタにおいては、図３７の実線に示すように、ゲート幅がＷｈのときの閾値電圧の大きさＶｔｈｈは、ゲート幅がＷｌ（Ｗｌ＞Ｗｈ）のときの閾値電圧の大きさＶｔｈｌよりも高い（Ｖｔｈｈ＞Ｖｔｈｌ）。それに対して、図３７の破線に示すように、ゲート幅がＷｈのときの閾値電圧の大きさは、ゲート幅がＷｌのときの閾値電圧の大きさと同じであることが理想的である。言い換えると、ゲート幅が狭くなっても、閾値電圧が高くならないことが理想的である。しかしながら、図３７の実線に示すように、従来のｎ型ＭＩＳトランジスタにおいては、ゲート幅が狭くなるに伴って、閾値電圧が高くなっている。
【００１３】
前記に鑑み、本発明は、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止できようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、従来のｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなるに伴って、閾値電圧が高くなるという問題が発生する原因について、本願発明者が鋭意検討を重ねた結果、次のような知見を得た。
【００１５】
すなわち、ゲート幅方向においては、高誘電率絶縁膜を有するゲート絶縁膜が活性領域上から素子分離領域上まで形成されているため、例えばランタン（Ｌａ）等の閾値電圧調整用金属を含む高誘電率絶縁膜は、素子分離領域を構成する絶縁膜（例えばシリコン酸化膜）から拡散する酸素（Ｏ）と反応してしまう。このため、活性領域上のゲート絶縁膜のうち素子分離領域に近い部分が負の電荷を帯びた状態となり、この負の電荷を帯びたゲート絶縁膜直下の活性領域の表面に正孔が誘起される結果、閾値電圧が局所的に高くなるという問題が発生する。
【００１６】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る半導体装置は、ｎ型ＭＩＳトランジスタを備えた半導体装置であって、前記ｎ型ＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた活性領域と、前記活性領域上及び前記素子分離領域上に形成され、且つ高誘電率絶縁膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記活性領域における前記ゲート電極の両側に形成されたｎ型ソース／ドレイン領域と、前記活性領域における前記素子分離領域に接する部分のうち少なくとも前記ゲート絶縁膜の下側に位置する部分に形成されたｎ型不純物領域とを備えている。尚、本願において、「高誘電率絶縁膜」とは、比誘電率が８以上の（つまりＳｉＮよりも高い比誘電率を持つ）絶縁膜を意味するものとする。
【００１７】
本発明に係る半導体装置によると、素子分離領域から拡散する酸素が高誘電率絶縁膜と反応して、活性領域上のゲート絶縁膜のうち素子分離領域に近い部分が負の電荷を帯びた状態となり、活性領域の表面に正孔が誘起されたとしても、ゲート絶縁膜の下側において素子分離領域に接する部分の活性領域にｎ型不純物領域が形成されているため、次のような効果が得られる。すなわち、誘起された正孔が存在する部分の活性領域にｎ型不純物領域、つまり多数キャリアの電子を含む不純物領域が形成されているため、ｎ型不純物領域に含まれる多数キャリアの電子によって、活性領域に誘起された正孔を中和することが可能となる。このため、活性領域に誘起された正孔に起因して局所的に閾値電圧が高くなる事態を阻止することが可能となる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【００１８】
本発明に係る半導体装置において、前記ｎ型不純物領域は、前記活性領域におけるゲート幅方向の両端部に形成されていてもよいし、又は、前記活性領域を囲むように形成されていてもよい。
【００１９】
本発明に係る半導体装置において、前記素子分離領域は２層構造を有していてもよい。この場合、前記ｎ型不純物領域の下面は、前記素子分離領域の上層部分の下面と比べて、同じ深さに又はより深くに位置していてもよい。
【００２０】
本発明に係る半導体装置において、前記素子分離領域は単一の絶縁膜から構成されていてもよい。
【００２１】
本発明に係る半導体装置において、前記ｎ型不純物領域は、前記ｎ型ソース／ドレイン領域よりも浅く形成されていてもよいし、又は、前記ｎ型ソース／ドレイン領域よりも深く形成されていてもよい。
【００２２】
本発明に係る半導体装置において、前記ｎ型不純物領域の不純物濃度は、１×１０18ａｔｏｍｓ／ｃｍ3 以上で且つ１×１０20ａｔｏｍｓ／ｃｍ3 以下であってもよい。このようにすると、前述の効果を確実に得ることが可能となる。
【００２３】
本発明に係る半導体装置において、前記ｎ型不純物領域のゲート幅方向の長さは、１０ｎｍ以上で且つ４０ｎｍ以下であってもよい。このようにすると、前述の効果を確実に得ることが可能となる。また、誘起された正孔が存在する部分の活性領域のみにｎ型不純物領域が形成されているため、ｎ型不純物領域に起因するトランジスタ特性への影響を最小限に抑制することが可能となる。
【００２４】
本発明に係る半導体装置において、前記ｎ型不純物領域の前記半導体基板の表面からの深さは、２０ｎｍ以上で且つ１００ｎｍ以下であると、前述の効果を確実に得ることが可能となる。また、ｎ型不純物領域が活性領域の表面近傍のみに形成されているため、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を回避することが可能となる。
【００２５】
本発明に係る半導体装置において、前記活性領域のゲート幅方向の長さは、５００ｎｍ以下であると、従来の半導体装置と比較して、前述の効果が顕著に発揮される。
【００２６】
本発明に係る半導体装置において、前記ｎ型不純物領域は、砒素又はアンチモンを含んでいてもよい。
【００２７】
本発明に係る半導体装置において、前記ゲート絶縁膜は、前記高誘電率絶縁膜の下側に形成された下地膜をさらに有していてもよい。
【００２８】
本発明に係る半導体装置において、前記高誘電率絶縁膜は、閾値電圧調整用金属を含んでいてもよい。この場合、前記閾値電圧調整用金属は、ランタンであってもよい。
【００２９】
本発明に係る半導体装置において、前記ゲート電極は、前記ゲート絶縁膜上に形成された金属含有膜と、前記金属含有膜上に形成されたシリコン膜とを有していてもよい。
【００３０】
また、本発明に係る半導体装置の製造方法は、半導体基板における活性領域上にゲート絶縁膜を介して形成されたゲート電極を有するｎ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、前記活性領域上にハードマスクを形成する工程（ａ）と、前記ハードマスクが形成された前記半導体基板に対してｎ型不純物を斜め注入する工程（ｂ）と、前記ハードマスクが形成されていない領域の前記半導体基板上に絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記活性領域を囲む素子分離領域を形成する工程（ｃ）と、前記活性領域上及び前記素子分離領域上に、高誘電率絶縁膜を有するゲート絶縁膜用膜を形成する工程（ｄ）と、前記ゲート絶縁膜用膜上にゲート電極用膜を形成する工程（ｅ）と、前記ゲート電極用膜及び前記ゲート絶縁膜用膜をパターニングして、前記活性領域上及び前記素子分離領域上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程（ｆ）とを備えている。
【００３１】
本発明に係る半導体装置の製造方法によると、素子分離領域から拡散する酸素が高誘電率絶縁膜と反応して、活性領域上のゲート絶縁膜のうち素子分離領域に近い部分が負の電荷を帯びた状態となり、活性領域の表面に正孔が誘起されたとしても、素子分離領域に接する部分の活性領域にｎ型不純物が注入されてｎ型不純物領域が形成されるため、次のような効果が得られる。すなわち、誘起された正孔が存在する部分の活性領域にｎ型不純物領域、つまり多数キャリアの電子を含む不純物領域が形成されるため、ｎ型不純物領域に含まれる多数キャリアの電子によって、活性領域に誘起された正孔を中和することが可能となる。このため、活性領域に誘起された正孔に起因して局所的に閾値電圧が高くなる事態を阻止することが可能となる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【００３２】
本発明に係る半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成した後、前記トレンチが途中まで埋まるように第１の埋め込み絶縁膜を形成する工程（ｇ）をさらに備え、前記工程（ｂ）において、前記トレンチにおける前記第１の埋め込み絶縁膜の上側領域に露出する部分の前記活性領域にｎ型不純物領域を形成し、前記工程（ｃ）において、前記第１の埋め込み絶縁膜上に前記トレンチが埋まるように第２の埋め込み絶縁膜を形成した後、前記ハードマスク、及び前記第２の埋め込み絶縁膜の一部を除去することにより、前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜からなる前記素子分離領域を形成してもよい。このようにすると、トレンチにおける第１の埋め込み絶縁膜の上側領域に露出する部分の活性領域にｎ型不純物領域を形成するため、ｎ型不純物領域を活性領域の表面近傍のみに形成できるので、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を回避することが可能となる。この場合、前記工程（ｇ）において、前記半導体基板の表面から前記第１の埋め込み絶縁膜の表面までの距離は、２０ｎｍ以上で且つ１００ｎｍ以下であると、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止しつつ、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を確実に回避することが可能となる。
【００３３】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、前記ハードマスクが形成されていない領域と隣接する部分の前記活性領域の表面部にｎ型不純物領域を形成し、前記工程（ｂ）と前記工程（ｃ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成する工程（ｈ）をさらに備え、前記工程（ｃ）において、前記トレンチが埋まるように前記絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記素子分離領域を形成してもよい。このようにすると、素子分離領域形成用のトレンチを形成する前にｎ型不純物の斜め注入を行うことにより、ｎ型不純物領域を活性領域の表面近傍のみに形成できるので、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を回避することが可能となる。
【００３４】
本発明に係る半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の表面部を除去して第１のトレンチを形成する工程（ｉ）をさらに備え、前記工程（ｂ）において、前記第１のトレンチの側壁部となる前記活性領域にｎ型不純物領域を形成し、前記工程（ｂ）と前記工程（ｃ）との間に、前記第１のトレンチの下側に位置する領域の前記半導体基板の上部を除去して第２のトレンチを形成する工程（ｊ）をさらに備え、前記工程（ｃ）において、前記第２のトレンチが埋まるように前記絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記素子分離領域を形成してもよい。このようにすると、浅く形成された第１のトレンチの側壁部となる活性領域にｎ型不純物領域を形成するため、ｎ型不純物領域を活性領域の表面近傍のみに形成できるので、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を回避することが可能となる。この場合、前記工程（ｉ）において、前記半導体基板の表面から前記第１のトレンチの底面までの距離は、２０ｎｍ以上で且つ１００ｎｍ以下であると、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止しつつ、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を確実に回避することが可能となる。
【００３５】
本発明に係る半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成する工程（ｋ）をさらに備え、前記工程（ｂ）において、前記トレンチの側壁部となる前記活性領域の少なくとも上部にｎ型不純物領域を形成してもよい。
【００３６】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、前記ｎ不純物は、砒素又はアンチモンであってもよい。このようにすると、ｎ型不純物の斜め注入後に行われる熱処理において注入不純物がほとんど拡散しないため、ｎ型不純物領域の意図せぬ拡大を防ぐことが可能となる。
【００３７】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから前記ｎ型不純物を斜め注入してもよい。このようにすると、半導体基板上に複数のトランジスタを設ける場合に、各トランジスタの配置レイアウトの自由度が向上する。
【００３８】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、ゲート幅方向の各２方向のそれぞれから前記ｎ型不純物を斜め注入してもよい。このようにすると、スループットを向上させながら、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。この場合、前記工程（ｂ）において、ゲート電極形成領域が開口されたレジストマスクを用いて前記ｎ型不純物を斜め注入してもよい。このようにすると、ｎ型不純物領域を必要最小限の範囲に形成できるため、ｎ型不純物領域に起因するトランジスタ特性への影響を最小限に抑制することが可能となる。
【発明の効果】
【００３９】
本発明に係る半導体装置及びその製造方法によると、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【図面の簡単な説明】
【００４０】
【図１】図１（ａ）は、第１の検討例に係る半導体装置の構成を示すゲート幅方向の断面図であり、図１（ｂ）は、第２の検討例に係る半導体装置の構成を示すゲート幅方向の断面図である。
【図２】図２は、第１及び第２の検討例に係る半導体装置におけるゲート幅と閾値電圧との関係を示す図である。
【図３】図３は、第１の実施形態に係る半導体装置の構成を示す平面図である。
【図４】図４（ａ）及び（ｂ）はそれぞれ、図３に示すIVa−IVa線及びIVb−IVb線のそれぞれにおける断面図である。
【図５】図５（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】図１４（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】図１５（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】図１６（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】図１７は、第１の実施形態に係る半導体装置の構成のバリエーションを示す平面図である。
【図１８】図１８（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程のバリエーションを示す断面図である。
【図１９】図１９は、第１の実施形態に係る半導体装置の構成のバリエーションを示す平面図である。
【図２０】図２０は、第１の実施形態の第１変形例に係る半導体装置の構成を示す平面図である。
【図２１】図２１（ａ）及び（ｂ）はそれぞれ、図２０に示すXXIa−XXIa線及びXXIb−XXIb線のそれぞれにおける断面図である。
【図２２】図２２（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２３】図２３（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２５】図２５（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２６】図２６（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２７】図２７は、第１の実施形態の第２変形例に係る半導体装置の構成を示す平面図である。
【図２８】図２８（ａ）及び（ｂ）はそれぞれ、図２７に示すXXVIIIa−XXVIIIa線及びXXVIIIb−XXVIIIb線のそれぞれにおける断面図である。
【図２９】図２９（ａ）及び（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３０】図３０（ａ）及び（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３１】図３１（ａ）及び（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３２】図３２は、第１の実施形態の第３変形例に係る半導体装置の構成を示す平面図である。
【図３３】図３３（ａ）及び（ｂ）はそれぞれ、図３２に示すXXXIIIa−XXXIIIa線及びXXXIIIb−XXXIIIb線のそれぞれにおける断面図である。
【図３４】図３４（ａ）及び（ｂ）は、第１の実施形態の第３変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３５】図３５は、従来の半導体装置の構成を示す平面図である。
【図３６】図３６（ａ）及び（ｂ）は、図３５に示すXXXVIa−XXXVIa線及びXXXVIb−XXXVIb線のそれぞれにおける断面図である。
【図３７】図３７は、従来の半導体装置におけるゲート幅と閾値電圧との関係を示す図である。
【発明を実施するための形態】
【００４１】
（本発明のメカニズム）
前述のように、従来のｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなるに伴って、閾値電圧が高くなるという問題が発生する原因について、本願発明者が鋭意検討を重ねた結果、次のような知見を得た。
【００４２】
すなわち、ゲート幅方向においては、高誘電率絶縁膜を有するゲート絶縁膜が活性領域上から素子分離領域上まで形成されているため、例えばランタン（Ｌａ）等の閾値電圧調整用金属を含む高誘電率絶縁膜は、素子分離領域を構成する絶縁膜（例えばシリコン酸化膜）から拡散する酸素（Ｏ）と反応してしまう。このため、活性領域上のゲート絶縁膜のうち素子分離領域に近い部分が負の電荷を帯びた状態となり、この負の電荷を帯びたゲート絶縁膜直下の活性領域の表面に正孔が誘起される結果、閾値電圧が局所的に高くなるという問題が発生する。
【００４３】
以下、本願発明者が見出した前述の問題及びそれに関する知見について、図１（ａ）、（ｂ）及び図２を参照しながら、具体的に説明する。図１（ａ）は、第１の検討例に係る半導体装置の構成を示すゲート幅方向の断面図である。図１（ｂ）は、第２の検討例に係る半導体装置の構成を示すゲート幅方向の断面図である。図２は、第１及び第２の検討例に係る半導体装置におけるゲート幅と閾値電圧との関係を示すグラフである。
【００４４】
図１（ａ）に示すように、第１の検討例に係る半導体装置は、ｐ型ウェル領域５２が形成されている半導体基板５０上にｎ型ＭＩＳトランジスタＴｒＡを備えている。一方、図１（ｂ）に示すように、第２の検討例に係る半導体装置は、ｐ型ウェル領域５２が形成されている半導体基板５０上にｎ型ＭＩＳトランジスタＴｒＢを備えている。
【００４５】
また、図１（ａ）及び（ｂ）に示すように、ｎ型ＭＩＳトランジスタＴｒＡ及びＴｒＢはそれぞれ、半導体基板５０における素子分離領域５１に囲まれた活性領域５０ａ上に形成されたゲート絶縁膜５４と、ゲート絶縁膜５４上に形成されたゲート電極５７とを備えている。ゲート絶縁膜５４は、Ｌａを含む高誘電率絶縁膜５３を有している。ゲート電極５７は、金属含有膜５５と、金属含有膜５５上に形成されたシリコン膜５６とを有している。
【００４６】
ここで、図１（ｂ）に示すｎ型ＭＩＳトランジスタＴｒＢにおいては、ゲート絶縁膜５４の下側において素子分離領域５１に隣接する活性領域５０ａの表面部に局所的にｎ型不純物領域５８が設けられている。
【００４７】
図２は、図１（ａ）に示すｎ型ＭＩＳトランジスタＴｒＡを用いて、ゲート幅Ｗ（図１（ａ）参照）の大きさを変化させながら閾値電圧を測定した結果（図２の太線）と、図１（ｂ）に示すｎ型ＭＩＳトランジスタＴｒＢを用いて、ゲート幅Ｗ（図１（ｂ）参照）の大きさを変化させながら閾値電圧を測定した結果（図２の細線）とを示している。
【００４８】
図２に示すように、ゲート幅ＷがＷａである場合、言い換えれば、ゲート幅Ｗが比較的広い場合、素子分離領域５１に隣接する部分の活性領域５０ａに設けられたｎ型不純物領域５８の有無に関わらず、閾値電圧の大きさは同じである。
【００４９】
しかし、図２に示すように、ゲート幅ＷがＷｂである場合、言い換えれば、ゲート幅Ｗが比較的狭い場合、素子分離領域５１に隣接する部分の活性領域５０ａにｎ型不純物領域５８が設けられていないｎ型ＭＩＳトランジスタＴｒＡ（図１（ａ））の閾値電圧の大きさＶｔｈａは、ｎ型不純物領域５８が設けられているｎ型ＭＩＳトランジスタＴｒＢ（図１（ｂ））の閾値電圧の大きさＶｔｈｂよりも高い（Ｖｔｈａ＞Ｖｔｈｂ）。
【００５０】
このように、図１（ａ）に示すｎ型ＭＩＳトランジスタＴｒＡ（つまり従来のｎ型ＭＩＳトランジスタ）においてゲート幅が狭くなるに従って閾値電圧が高くなる現象は、以下のような理由によるものと考えられる。
【００５１】
図１（ａ）及び（ｂ）に示すように、ゲート絶縁膜５４における素子分離領域５１上に位置する部分、及び、ゲート絶縁膜５４における素子分離領域５１に隣接する活性領域５０ａ上に位置する部分はそれぞれ、局所的に負の電荷を帯びた状態にある。これは、本来、Ｌａを含む高誘電率絶縁膜５３はダイポールを形成して電気的に正の電荷を帯びているが、Ｌａを含む高誘電率絶縁膜５３の形成後に施される熱処理の際に、高誘電率絶縁膜５３（特に、活性領域５０ａと接する部分）に酸素（Ｏ）が拡散して、高誘電率絶縁膜５３に含まれるＬａとＯとが反応すると、ダイポールの中性化が生じてしまうためである。すなわち、高誘電率絶縁膜５３におけるＯが拡散していない部分（つまり、素子分離領域５１から十分離れた部分）と比較すると、高誘電率絶縁膜５３におけるＯが拡散した部分は、負の電荷を帯びた状態となってしまう。その結果、局所的に負の電荷を帯びたゲート絶縁膜５４直下の活性領域５０ａの表面には正孔が誘起されるので、トランジスタの閾値電圧が局所的に高くなってしまうのである。
【００５２】
尚、高誘電率絶縁膜５３に含まれるＬａと反応するＯの拡散源としては、主に、素子分離領域５１を構成する絶縁膜（例えばシリコン酸化膜）等が考えられる。また、Ｏを拡散させる熱処理としては、例えば、ｎ型ソース／ドレイン注入領域に含まれるｎ型不純物を活性化させてｎ型ソース／ドレイン領域を形成するための熱処理等が考えられる。
【００５３】
また、活性領域５０ａ表面における正孔が誘起される領域のゲート幅方向の寸法は、ｎ型ＭＩＳトランジスタのゲート幅Ｗに関係なく一定であると考えられるため、ｎ型ＭＩＳトランジスタのゲート幅Ｗが狭いほど、活性領域５０ａ表面における正孔が誘起される領域（ゲート幅方向の領域）の影響がトランジスタにおいて顕在化してくる。従って、ゲート幅Ｗが狭くなるに伴って、閾値電圧が高くなるものと考えられる。
【００５４】
それに対して、図１（ｂ）に示すように、素子分離領域５１に隣接する部分の活性領域５０ａにｎ型不純物領域５８を設けた場合、ｎ型不純物領域５８には多数キャリアである電子が多く含まれているため、活性領域５０ａ表面において局所的に誘起された正孔をｎ型不純物領域５８中の電子によって中和することができる。従って、素子分離領域５１に隣接する部分の活性領域５０ａにｎ型不純物領域５８を設けることにより、トランジスタの閾値電圧が局所的に高くなることを防ぐことが可能となる。
【００５５】
以上のように、本願発明者がさらに鋭意検討を重ねた結果、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなるに従って、閾値電圧が高くなることを防止するためには、少なくともゲート絶縁膜の下側において素子分離領域に隣接する活性領域の表面部の電子密度を高めておくことが有効であるという知見を見出した。以下に説明する実施形態は、当該知見に基づくものである。
【００５６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００５７】
図３は、本実施形態に係る半導体装置の構成を示す平面図である。図４（ａ）は、本実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図４（ｂ）は、本実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図４（ａ）及び（ｂ）はそれぞれ、図３に示すIVa−IVa線及びIVb−IVb線のそれぞれにおける断面図である。尚、図３においては、活性領域（ソース／ドレイン領域）上に形成されているシリサイド膜の図示を省略している。
【００５８】
図３及び図４（ａ）〜（ｂ）に示すように、本実施形態に係る半導体装置は、ｐ型ウェル領域８が形成されている半導体基板１上にｎ型ＭＩＳトランジスタｎＴｒを備えている。ここで、一例として、ｎ型ＭＩＳトランジスタｎＴｒのゲート長及びゲート幅はそれぞれ３２ｎｍ及び１５０ｎｍ程度である。
【００５９】
ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成されたゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａと、活性領域１ａにおけるゲート電極１６ａの側方下に形成されたｎ型エクステンション領域２２（特に、図４（ａ）参照）と、ゲート電極１６ａの側面上に形成された絶縁性サイドウォールスペーサ２０と、活性領域１ａにおける絶縁性サイドウォールスペーサ２０の外側方下に形成されたｎ型ソース／ドレイン領域２３（特に、図４（ａ）参照）と、ｎ型ソース／ドレイン領域２３上に形成された第１のシリサイド膜２４ａ（特に、図４（ａ）参照）と、ゲート電極１６ａ上に形成された第２のシリサイド膜２４ｂとを備えている。
【００６０】
ゲート絶縁膜１３ａは、活性領域１ａと接する下地膜（例えばシリコン酸化膜からなる界面層）１１ａと、下地膜１１ａ上に形成され且つ閾値電圧調整用金属（例えばＬａ）を含む高誘電率絶縁膜１２ａとを有している。ゲート電極１６ａは、ゲート絶縁膜１３ａ上に形成された金属含有膜１４ａと、金属含有膜１４ａ上に形成されたシリコン膜１５ａとを有している。絶縁性サイドウォールスペーサ２０は、断面形状がＬ字状の内側サイドウォールスペーサ１８と、外側サイドウォールスペーサ１９とを有している。素子分離領域３２は、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有している。
【００６１】
本実施形態の特徴として、活性領域１ａの表面部のうち素子分離領域３２に隣接する部分（ゲート絶縁膜１３ａ直下の部分を含む）にｎ型不純物領域２８が形成されている。ここで、図３に示すように、ｎ型不純物領域２８は、活性領域１ａを囲むように形成されている。言い換えると、ｎ型不純物領域２８は、活性領域１ａにおけるゲート長方向の両端部及びゲート幅方向の両端部にそれぞれ形成されている。
【００６２】
ここで、ｎ型不純物領域２８は、例えば砒素又はアンチモンを含む。また、ｎ型不純物領域２８の不純物濃度ｎ１は、例えば、１×１０18ａｔｏｍｓ／ｃｍ3 程度以上で且つ１×１０20ａｔｏｍｓ／ｃｍ3 程度以下（１×１０18≦ｎ１≦１×１０20）である。ｎ型不純物領域２８のゲート幅方向の幅ｄ１は、例えば、１０ｎｍ程度以上で且つ４０ｎｍ程度以下である。
【００６３】
また、ｎ型不純物領域２８は、ｎ型ソース／ドレイン領域２３よりも浅く形成されている。また、ｎ型不純物領域２８の下面は、素子分離領域３２の上層部分（第２の埋め込み絶縁膜３１）の下面と比べて、同じ深さに又はより深くに位置している。
【００６４】
尚、ｐ型ウェル領域８の不純物濃度及び拡散深さ（半導体基板１の表面からの深さ：以下同じ）はそれぞれ、例えば、１×１０18ａｔｏｍｓ／ｃｍ3 程度及び１μｍ程度である。また、ｎ型エクステンション領域２２の不純物濃度及び拡散深さはそれぞれ、例えば、１×１０18〜５×１０21ａｔｏｍｓ／ｃｍ3 程度及び１０ｎｍ程度である。また、ｎ型ソース／ドレイン領域２３の不純物濃度及び拡散深さはそれぞれ、例えば、１×１０18〜１×１０22ａｔｏｍｓ／ｃｍ3 程度及び２５〜５０ｎｍ程度である。
【００６５】
以上に説明した本実施形態に係る半導体装置によると、素子分離領域３２から拡散する酸素が高誘電率絶縁膜１２ａと反応して、活性領域５０ａ上のゲート絶縁膜１３ａのうち素子分離領域３２に近い部分が負の電荷を帯びた状態となり、活性領域５０ａの表面に正孔が誘起されたとしても、ゲート絶縁膜１３ａの下側において素子分離領域３２に接する部分の活性領域５０ａにｎ型不純物領域２８が形成されているため、次のような効果が得られる。すなわち、誘起された正孔が存在する部分の活性領域５０ａにｎ型不純物領域２８、つまり多数キャリアの電子を含む不純物領域が形成されているため、ｎ型不純物領域２８に含まれる多数キャリアの電子によって、活性領域５０ａに誘起された正孔を中和することが可能となる。このため、活性領域５０ａに誘起された正孔に起因して局所的に閾値電圧が高くなる事態を阻止することが可能となる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。また、従来のｎ型ＭＩＳトランジスタにおける閾値電圧の増大はゲート幅（つまり活性領域１ａのゲート幅方向の長さ）が５００ｎｍ程度以下になると顕著になるので、ゲート幅が５００ｎｍ程度以下であると、従来の半導体装置と比較して、前述の本実施形態の効果が顕著に発揮される。
【００６６】
尚、本実施形態において、ゲート絶縁膜１３ａの下側の活性領域５０ａ、つまりチャネル領域にｎ型不純物領域２８を形成したとしても、ｎ型不純物領域２８上に位置する部分のゲート絶縁膜１３中においてはダイポールが中性化されているため、ゲート電極１６ａに負電圧が印加された状態と等価になる。従って、ゲート電極１６ａに電圧が印加されていなくても、ｎ型不純物領域２８となる基板表面部の電子密度は、トランジスタの導通に必要な量には満たないため、ｎ型不純物領域２８に起因してチャネル領域にリーク電流が流れることはない。
【００６７】
また、本実施形態において、ｎ型不純物領域２８を活性領域１ａを囲むように形成したが、ｎ型不純物領域２８は、活性領域１ａにおける素子分離領域３２に接する部分のうち少なくともゲート絶縁膜１３ａの下側に位置する部分に形成されていれば、前述の本実施形態の効果を得ることができる。
【００６８】
また、本実施形態において、ｎ型不純物領域２８に起因してチャネル領域にリーク電流が流れることを防止しつつ、活性領域５０ａに誘起された正孔を中和するためには、ｎ型不純物領域２８の不純物濃度ｎ１を、１×１０18ａｔｏｍｓ／ｃｍ3 程度以上で且つ１×１０20ａｔｏｍｓ／ｃｍ3 程度以下に設定することが好ましい。
【００６９】
また、本実施形態においては、素子分離領域３２に含まれる酸素（ダイポール中性化の要因）が、素子分離領域３２と活性領域１ａとの境界部から高誘電率絶縁膜１２ａ中を１０〜４０ｎｍ程度拡散してくると考えられるので、ｎ型不純物領域２８のゲート幅方向の幅ｄ１を、１０ｎｍ程度以上で且つ４０ｎｍ程度以下に設定することが好ましい。このようにすると、前述の効果を確実に得ることが可能となる。また、誘起された正孔が存在する部分の活性領域１ａのみにｎ型不純物領域２８が形成されているため、ｎ型不純物領域２８に起因するトランジスタ特性への影響を最小限に抑制することが可能となる。
【００７０】
また、本実施形態において、前述の本実施形態の効果を確実に得るためには、具体的には、活性領域１ａ表面に誘起されている正孔を中和するために十分な電子の量を確保するためには、ｎ型不純物領域２８の拡散深さを２０ｎｍ程度以上に設定することが好ましい。また、ｎ型不純物領域２８の拡散深さを深くしすぎると、ｎ型不純物領域２８に含まれる電子の量が、活性領域１ａ表面に誘起されている正孔を中和するために必要な電子の量よりも多くなり、ｎ型不純物領域２８に起因してチャネル領域にリーク電流が流れてしまうので、ｎ型不純物領域２８の拡散深さを１００ｎｍ程度以下に設定することが好ましい。すなわち、ｎ型不純物領域２８の拡散深さを２０ｎｍ程度以上で且つ１００ｎｍ程度以下に設定すると、前述の効果を確実に得ることが可能となる。また、ｎ型不純物領域２８が活性領域１ａの表面近傍のみに形成されていることになるため、素子分離領域３２を挟んで隣り合う活性領域１ａ同士がｎ型不純物領域２８を通じて導通する事態を回避することが可能となる。
【００７１】
また、本実施形態において、素子分離領域３２は、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有していたが、これに代えて、素子分離領域３２は、単一の絶縁膜から構成されていてもよい。
【００７２】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００７３】
図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）、図１４（ａ）、（ｂ）、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法の一例を工程順に示す図であって、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）及び図１６（ａ）はゲート長方向の断面図であり、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）及び図１６（ｂ）はゲート幅方向の断面図である。尚、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）、図１４（ａ）、（ｂ）、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）において、図４（ａ）及び（ｂ）に示す本実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
【００７４】
本実施形態に係る半導体装置の製造方法においては、まず、図５（ａ）及び（ｂ）に示すように、例えばシリコン基板等の半導体基板１の上に犠牲酸化膜２を形成した後、犠牲酸化膜２の上に、ハードマスクとなるシリコン窒化膜３を形成し、その後、素子分離を形成する領域上に形成されている犠牲酸化膜２及びシリコン窒化膜３を選択的に除去する。ここで、犠牲酸化膜２の厚さは、例えば５〜１０ｎｍ程度である。また、シリコン窒化膜３の厚さは、例えば５０〜１００ｎｍ程度である。
【００７５】
次に、図６（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１の上部を異方性エッチングにより除去してトレンチ４を形成する。トレンチ４の深さ（半導体基板１の表面からトレンチ４の底面までの距離）は、例えば２００〜３００ｎｍ程度である。このとき、残された犠牲酸化膜２の直下の領域の半導体基板１は活性領域１ａとなる。活性領域１ａのゲート幅方向の長さ（つまりゲート幅）は、例えば１５０ｎｍ程度である。
【００７６】
次に、図７（ａ）及び（ｂ）に示すように、トレンチ４が途中まで埋まるように、例えばＳＯＤ（Spin-On-Dielctirc ）法により第１の埋め込み絶縁膜２７を形成する。このとき、半導体基板１の表面から第１の埋め込み絶縁膜２７の表面までの距離ｈ１は、例えば２０ｎｍ以上で且つ１００ｎｍ以下である。また、第１の埋め込み絶縁膜２７の材料は、例えばポリシラザン（（ＳｉＨ2 ＮＨ）n ）である。尚、ＳＯＤ法に代えて、ＨＤＰ（High Density Plasma ）−ＣＶＤ（Chemical Vapor Deposition ）法を用いて、第１の埋め込み絶縁膜２７を形成してもよい。その場合、第１の埋め込み絶縁膜２７の材料は、例えばＮＳＧ（Non-doped Silicate Glass）膜である。
【００７７】
次に、図８（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１に対して、例えば砒素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物のイオンを斜め注入（基板法線方向に対して角度をつけて注入）し、それにより、活性領域１ａの側壁の露出部分（つまり、トレンチ４における第１の埋め込み絶縁膜２７の上側領域に露出する部分の活性領域１ａ）にｎ型不純物領域２８を形成する。このとき、ｎ型不純物領域２８のゲート幅方向の幅ｄ１は、例えば１０ｎｍ以上で且つ４０ｎｍ以下である。また、ｎ型不純物としてＡｓ又はＳｂを用いることにより、これらのｎ型不純物が後工程の熱処理において拡散することを抑制できるため、当該熱処理後においてもｎ型不純物領域２８のゲート幅方向の幅ｄ１を１０ｎｍ以上で且つ４０ｎｍ以下の比較的狭い幅に保持することが可能となる。また、ｎ型不純物の注入条件は、ドーズ量が例えば５×１０12〜５×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば２５度程度である。尚、本実施形態においては、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行うことにより、活性領域１ａを囲むようにｎ型不純物領域２８を形成する（図３参照）。
【００７８】
次に、図９（ａ）及び（ｂ）に示すように、第１の埋め込み絶縁膜２７上に、トレンチ４及び残されたシリコン窒化膜３同士の間がそれぞれ埋まるように、例えばＨＤＰ−ＣＶＤ法により第２の埋め込み絶縁膜２９を形成する。このとき、第２の埋め込み絶縁膜２９の材料は、例えばＮＳＧ膜である。また、ＨＤＰ−ＣＶＤ法に代えて、ＳＯＤ法を用いて第２の埋め込み絶縁膜２９を形成してもよい。その場合、第２の埋め込み絶縁膜２９の材料は、例えばポリシラザンである。
【００７９】
次に、図１０（ａ）及び（ｂ）に示すように、シリコン窒化膜３、及び第２の埋め込み絶縁膜２９の一部に対して、例えばＣＭＰ（Chemical Mechanical Polishing ）により研磨を行い、その後、例えば燐酸ボイルを用いたウェットエッチングにより、残存するシリコン窒化膜３を除去する。このとき、トレンチ４における第１の埋め込み絶縁膜２７上に第２の埋め込み絶縁膜３０が残存する。続いて、犠牲酸化膜２越しに、活性領域１ａを含む半導体基板１の表面部に、例えばボロン（Ｂ）等のｐ型不純物を注入することにより、ｐ型ウエル領域８を形成する。このとき、注入条件は、注入エネルギーが例えば１５０ｋｅＶであり、ドーズ量が２×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば０度である。
【００８０】
次に、図１１（ａ）及び（ｂ）に示すように、例えば弗酸を用いたウェットエッチングにより、犠牲酸化膜２を除去する。このとき、第２の埋め込み絶縁膜３０の表面部も除去されて第２の埋め込み絶縁膜３１に変形し、第１の埋め込み絶縁膜２７及び第２の埋め込み絶縁膜３１からなる素子分離領域３２が形成される。
【００８１】
次に、図１２（ａ）及び（ｂ）に示すように、活性領域１ａ上及び素子分離領域３２上に下地膜１１及び高誘電率絶縁膜９を順次形成した後、高誘電率絶縁膜９上に閾値電圧調整用金属膜１０を形成する。ここで、下地膜１１の材料としては、例えば酸化シリコン（ＳｉＯ2 ）又は酸窒化シリコン（ＳｉＯＮ）等を用いてもよい。また、高誘電率絶縁膜９の材料としては、例えばハフニウム酸化物（ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ、ＨｆＯＮ、ＨｆＺｒＯ又はＨｆＺｒＯＮ等）を用いてもよい。また、閾値電圧調整用金属膜１０の材料としては、例えばランタン（Ｌａ）を用いてもよい。
【００８２】
次に、図１３（ａ）及び（ｂ）に示すように、熱処理により、高誘電率絶縁膜９に、閾値電圧調整用金属膜１０に含まれる調整用金属を導入する。これにより、高誘電率絶縁膜９中にダイポールが形成されて、半導体基板１上に、下地膜１１と、閾値電圧調整用金属を含む高誘電率絶縁膜１２とを有するゲート絶縁膜用膜１３が形成される。その後、例えばＣＶＤ法により、ゲート絶縁膜用膜１３上に、例えば窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）からなる金属含有膜１４を形成する。その後、例えばＣＶＤ法により、金属含有膜１４上に、例えばポリシリコンからなるシリコン膜１５を形成する。このようにして、ゲート絶縁膜用膜１３上に、金属含有膜１４及びシリコン膜１５を有するゲート電極用膜１６が形成される。その後、フォトリソグラフィ法により、ゲート電極用膜１６上に、ゲート電極パターン形状を有するレジストパターン４０を形成する。レジストパターン４０のゲート長方向の長さは、ゲート絶縁膜（後述の図１４（ａ）のゲート絶縁膜１３ａ参照）及びゲート電極（後述の図１４（ａ）のゲート電極１６ａ参照）のゲート長方向の長さ（つまりゲート長）と同じであり、例えば３２ｎｍ程度である。
【００８３】
次に、図１４（ａ）及び（ｂ）に示すように、レジストパターン４０をマスクとして、例えばドライエッチングにより、金属含有膜１４及びシリコン膜１５を有するゲート電極用膜１６、並びに下地膜１１及び閾値電圧調整用金属を含む高誘電率絶縁膜１２を有するゲート絶縁膜用膜１３を順次パターニングする。その後、レジストパターン４０を除去する。このようにして、活性領域１ａ上及び素子分離領域３２上に、下地膜１１ａ及び閾値電圧調整用金属を含む高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａを介して、金属含有膜１４ａ及びシリコン膜１５ａを有するゲート電極１６ａが形成される。続いて、例えば砒素（Ａｓ）等のｎ型不純物のイオン注入によって、活性領域１ａにおけるゲート電極１６ａの側方下にｎ型エクステンション注入領域１７を形成する。ここで、注入条件は、注入エネルギーが例えば１．５ｋｅＶであり、ドーズ量が１×１０15ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば０度である。
【００８４】
次に、半導体基板１上の全面に、例えばＣＶＤ法により、例えば酸化シリコン（ＳｉＯ2 ）からなる内側サイドウォールスペーサ用膜、及び例えば窒化シリコン（ＳｉＮ）からなる外側サイドウォールスペーサ用膜を順次形成した後、外側サイドウォールスペーサ用膜及び内側サイドウォールスペーサ用膜に対して、例えば異方性ドライエッチングを順次行う。これにより、図１５（ａ）及び（ｂ）に示すように、ゲート電極１６ａの側面上に、断面形状がＬ字状の内側サイドウォールスペーサ１８及び外側サイドウォールスペーサ１９を有する絶縁性サイドウォールスペーサ２０が形成される。その後、例えば砒素（Ａｓ）等のｎ型不純物のイオン注入によって、活性領域１ａにおける絶縁性サイドウォールスペーサ２０の外側方下にｎ型ソース／ドレイン注入領域２１を形成する。ここで、注入条件は、注入エネルギーが例えば１０ｋｅＶであり、ドーズ量が５×１０15ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば０度である。
【００８５】
次に、図１６（ａ）及び（ｂ）に示すように、例えば９００℃程度の熱処理を行うことにより、ｎ型エクステンション注入領域１７に含まれるｎ型不純物を活性化してｎ型エクステンション領域２２を形成すると共に、ｎ型ソース／ドレイン注入領域２１に含まれるｎ型不純物を活性化してｎ型ソース／ドレイン領域２３を形成する。その後、ｎ型ソース／ドレイン領域２３上（活性領域１ａのゲート長方向の両端部に形成されているｎ型不純物領域２８上を含む）に第１のシリサイド膜２４ａを形成すると共に、ゲート電極１６ａを構成するシリコン膜１５ａ上に第２のシリサイド膜２４ｂを形成する。
【００８６】
以上のようにして、図３及び図４（ａ）〜（ｂ）に示す本実施形態に係る半導体装置を製造することができる。
【００８７】
本実施形態に係る半導体装置の製造方法によると、素子分離領域３２から拡散する酸素が高誘電率絶縁膜１２ａと反応して、活性領域５０ａ上のゲート絶縁膜１３ａのうち素子分離領域３２に近い部分が負の電荷を帯びた状態となり、活性領域５０ａの表面に正孔が誘起されたとしても、ゲート絶縁膜１３ａの下側において素子分離領域３２に接する部分の活性領域５０ａにｎ型不純物領域２８が形成されるため、次のような効果が得られる。すなわち、誘起された正孔が存在する部分の活性領域５０ａにｎ型不純物領域２８、つまり多数キャリアの電子を含む不純物領域が形成されているため、ｎ型不純物領域２８に含まれる多数キャリアの電子によって、活性領域５０ａに誘起された正孔を中和することが可能となる。このため、活性領域５０ａに誘起された正孔に起因して局所的に閾値電圧が高くなる事態を阻止することが可能となる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【００８８】
また、本実施形態に係る半導体装置の製造方法によると、トレンチ４における第１の埋め込み絶縁膜２７の上側領域に露出する部分の活性領域１ａにｎ型不純物領域２８を形成するため（図８参照）、ｎ型不純物領域２８を活性領域１ａの表面近傍のみに形成できる。従って、素子分離領域３２を挟んで隣り合う活性領域１ａ同士がｎ型不純物領域２８を通じて導通する事態を回避すること、言い換えると、パンチスルー耐性を高めることが可能となる。特に、図７（ａ）及び（ｂ）に示す工程において、トレンチ４における第１の埋め込み絶縁膜２７の上側領域の深さ（半導体基板１の表面から第１の埋め込み絶縁膜２７の表面までの距離）を２０ｎｍ以上で且つ１００ｎｍ以下に設定すると、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止しつつ、パンチスルー耐性を確実に高くすることができる。
【００８９】
また、本実施形態に係る半導体装置の製造方法によると、図８（ａ）及び（ｂ）に示す工程において、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行うため、半導体基板１上に複数のトランジスタを設ける場合に、各トランジスタの配置レイアウトの自由度を向上させることができる。
【００９０】
尚、本実施形態に係る半導体装置の製造方法の図８（ａ）及び（ｂ）に示す工程において、ｎ型不純物の斜め注入を、ゲート幅方向の各２方向のみから行ってもよい。この場合、図１７に示すように、ｎ型不純物領域２８は、活性領域１ａにおけるゲート幅方向の両端部に形成される。このようにすると、スループットを向上させながら、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。また、ｎ型不純物の斜め注入を、ゲート幅方向の各２方向のみから行う場合、図８（ａ）及び（ｂ）に示す工程に代えて、例えば図１８（ａ）及び（ｂ）に示すように、ゲート電極形成領域が開口されたレジストマスク４１を用いてｎ型不純物の斜め注入を行ってもよい。この場合、図１８（ａ）、（ｂ）及び図１９に示すように、ｎ型不純物領域２８は、活性領域１ａにおける素子分離領域３２に接する部分のうちゲート絶縁膜１３ａの下側に位置する部分のみに形成される。このようにすると、ｎ型不純物領域２８を必要最小限の範囲に形成できるため、ｎ型不純物領域２８に起因するトランジスタ特性への影響を最小限に抑制することが可能となる。尚、図１７及び図１９において、図３と同一の構成要素には同一の符号を付している。また、図１８（ａ）及び（ｂ）において、図８（ａ）及び（ｂ）と同一の構成要素には同一の符号を付している。
【００９１】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。
【００９２】
図２０は、本変形例に係る半導体装置の構成を示す平面図である。図２１（ａ）は、本変形例に係る半導体装置の構成を示すゲート長方向の断面図である。図２１（ｂ）は、本変形例に係る半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図２１（ａ）及び（ｂ）はそれぞれ、図２０に示すXXIa−XXIa線及びXXIb−XXIb線のそれぞれにおける断面図である。尚、図２０においては、活性領域（ソース／ドレイン領域）上に形成されているシリサイド膜の図示を省略している。また、図２０及び図２１（ａ）、（ｂ）において、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付している。
【００９３】
図２０及び図２１（ａ）、（ｂ）に示すように、本変形例に係る半導体装置が、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と異なっている点は、第１に、第１の実施形態のｎ型不純物領域２８に代えて、ｎ型不純物領域２８Ａが形成されていること、第２に、第１の実施形態の素子分離領域３２に代えて、素子分離領域３２Ａが形成されていることである。具体的には、本変形例のｎ型不純物領域２８Ａは、後述するように、第１の実施形態のｎ型不純物領域２８と形成方法が異なっている。また、第１の実施形態の素子分離領域３２が、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有していたのに対して、本変形例の素子分離領域３２Ａは単一の絶縁膜から構成されている。
【００９４】
以下、本変形例に係る半導体装置の製造方法について説明する。
【００９５】
図２２（ａ）、（ｂ）、図２３（ａ）、（ｂ）、図２４（ａ）、（ｂ）、図２５（ａ）、（ｂ）及び図２６（ａ）、（ｂ）は、本変形例に係る半導体装置の製造方法を工程順に示す図であって、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）及び図２６（ａ）はゲート長方向の断面図であり、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）及び図２６（ｂ）はゲート幅方向の断面図である。尚、図２２（ａ）、（ｂ）、図２３（ａ）、（ｂ）、図２４（ａ）、（ｂ）、図２５（ａ）、（ｂ）及び図２６（ａ）、（ｂ）において、図４（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
【００９６】
本変形例に係る半導体装置の製造方法においては、まず、第１の実施形態の図５（ａ）及び（ｂ）に示す工程と同様の工程を実施する。
【００９７】
次に、図２２（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１に対して、例えば砒素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物のイオンを斜め注入し、それにより、半導体基板１の露出部分（シリコン窒化膜３が形成されていない領域の半導体基板１の表面部）にｎ型不純物領域２５を形成する。このとき、シリコン窒化膜３が形成されていない領域と隣接する部分の活性領域１ａ（残されたシリコン窒化膜３の端部の下側に位置する部分の活性領域１ａ）の表面部にもｎ型不純物領域２５が形成される。また、ｎ型不純物領域２５の半導体基板１の表面からの深さは、例えば２０ｎｍ程度以上で且つ１００ｎｍ程度以下である。また、ｎ型不純物の注入条件は、ドーズ量が例えば５×１０12〜５×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば２５度程度である。尚、本変形例において、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行ってもよい。
【００９８】
次に、図２３（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、ｎ型不純物領域２５を含む半導体基板１の上部を異方性エッチングにより除去してトレンチ４を形成する。トレンチ４の深さ（半導体基板１の表面からトレンチ４の底面までの距離）は、例えば２００〜３００ｎｍ程度である。このとき、残された犠牲酸化膜２の直下の領域の半導体基板１は活性領域１ａとなると共に、活性領域１ａを囲むようにｎ型不純物領域２５の一部（ｎ型不純物領域２８Ａ）が残る。活性領域１ａのゲート幅方向の長さ（つまりゲート幅）は、例えば１５０ｎｍ程度である。また、ｎ型不純物領域２８Ａのゲート幅方向の幅ｄ１は、例えば１０ｎｍ以上で且つ４０ｎｍ以下である。前述のように、図２２（ａ）及び（ｂ）に示す工程ではｎ型不純物としてＡｓ又はＳｂを用いてｎ型不純物領域を形成しているため、これらのｎ型不純物が後工程の熱処理において拡散することを抑制できるので、当該熱処理後においてもｎ型不純物領域２８Ａのゲート幅方向の幅ｄ１を１０ｎｍ以上で且つ４０ｎｍ以下の比較的狭い幅に保持することが可能となる。
【００９９】
次に、図２４（ａ）及び（ｂ）に示すように、トレンチ４を埋め込むように、例えばＳＯＤ法により埋め込み絶縁膜６を形成する。埋め込み絶縁膜６の材料は、例えばポリシラザンである。尚、ＳＯＤ法に代えて、ＨＤＰ−ＣＶＤ法を用いて、埋め込み絶縁膜６を形成してもよい。その場合、埋め込み絶縁膜６の材料は、例えばＮＳＧ膜である。
【０１００】
次に、図２５（ａ）及び（ｂ）に示すように、シリコン窒化膜３、及び埋め込み絶縁膜６の一部に対して、例えばＣＭＰ法により研磨を行い、その後、例えば燐酸ボイルを用いたウェットエッチングにより、残存するシリコン窒化膜３を除去する。このとき、トレンチ４に埋め込み絶縁膜７が残存する。続いて、犠牲酸化膜２越しに、活性領域１ａを含む半導体基板１の表面部に、例えばボロン（Ｂ）等のｐ型不純物を注入することにより、ｐ型ウエル領域８を形成する。このとき、注入条件は、注入エネルギーが例えば１５０ｋｅＶであり、ドーズ量が２×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば０度である。
【０１０１】
次に、図２６（ａ）及び（ｂ）に示すように、例えば弗酸を用いたウェットエッチングにより、犠牲酸化膜２を除去する。このとき、埋め込み絶縁膜７の表面部が除去されて素子分離領域３２Ａが形成される。
【０１０２】
以下、第１の実施形態の図１２（ａ）、（ｂ）に示す工程、図１３（ａ）、（ｂ）に示す工程、図１４（ａ）、（ｂ）に示す工程、図１５（ａ）、（ｂ）に示す工程及び図１６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程を順次実施することにより、図２０及び図２１（ａ）、（ｂ）に示す本変形例に係る半導体装置を製造することができる。
【０１０３】
以上に説明した本変形例に係る半導体装置及びその製造方法によると、前述の第１の実施形態と同様の効果を得ることが可能である。すなわち、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【０１０４】
また、本変形例に係る半導体装置の製造方法によると、素子分離領域形成用のトレンチ４を形成する前にｎ型不純物の斜め注入を行うことにより、ｎ型不純物領域２８Ａを活性領域１ａの表面近傍のみに形成できる。従って、素子分離領域３２Ａを挟んで隣り合う活性領域１ａ同士がｎ型不純物領域２８Ａを通じて導通する事態を回避すること、言い換えると、パンチスルー耐性を高めることが可能となる。
【０１０５】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。
【０１０６】
図２７は、本変形例に係る半導体装置の構成を示す平面図である。図２８（ａ）は、本変形例に係る半導体装置の構成を示すゲート長方向の断面図である。図２８（ｂ）は、本変形例に係る半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図２８（ａ）及び（ｂ）はそれぞれ、図２７に示すXXVIIIa−XXVIIIa線及びXXVIIIb−XXVIIIb線のそれぞれにおける断面図である。尚、図２７においては、活性領域（ソース／ドレイン領域）上に形成されているシリサイド膜の図示を省略している。また、図２７及び図２８（ａ）、（ｂ）において、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付している。
【０１０７】
図２７及び図２８（ａ）、（ｂ）に示すように、本変形例に係る半導体装置が、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と異なっている点は、第１に、第１の実施形態のｎ型不純物領域２８に代えて、ｎ型不純物領域２８Ｂが形成されていること、第２に、第１の実施形態の素子分離領域３２に代えて、素子分離領域３２Ａが形成されていることである。具体的には、本変形例のｎ型不純物領域２８Ｂは、後述するように、第１の実施形態のｎ型不純物領域２８と形成方法が異なっている。また、第１の実施形態の素子分離領域３２が、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有していたのに対して、本変形例の素子分離領域３２Ａは単一の絶縁膜から構成されている。
【０１０８】
以下、本変形例に係る半導体装置の製造方法について説明する。
【０１０９】
図２９（ａ）、（ｂ）、図３０（ａ）、（ｂ）及び図３１（ａ）、（ｂ）は、本変形例に係る半導体装置の製造方法を工程順に示す図であって、図２９（ａ）、図３０（ａ）及び図３１（ａ）はゲート長方向の断面図であり、図２９（ｂ）、図３０（ｂ）及び図３１（ｂ）はゲート幅方向の断面図である。尚、図２９（ａ）、（ｂ）、図３０（ａ）、（ｂ）及び図３１（ａ）、（ｂ）において、図４（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
【０１１０】
本変形例に係る半導体装置の製造方法においては、まず、第１の実施形態の図５（ａ）及び（ｂ）に示す工程と同様の工程を実施する。
【０１１１】
次に、図２９（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１の表面部を異方性エッチングにより除去して第１のトレンチ３３を形成する。第１のトレンチ３３の深さ（半導体基板１の表面から第１のトレンチ３３の底面までの距離）は、例えば２０ｎｍ程度以上で且つ１００ｎｍ程度以下である。このとき、残された犠牲酸化膜２の直下の領域の半導体基板１は活性領域１ａとなる。活性領域１ａのゲート幅方向の長さ（つまりゲート幅）は、例えば１５０ｎｍ程度である。
【０１１２】
次に、図３０（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１に対して、例えば砒素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物のイオンを斜め注入し、それにより、半導体基板１の露出部分（第１のトレンチ３３の底部となる半導体基板１の表面部）にｎ型不純物領域３４を形成する。このとき、第１のトレンチ３３の側壁部となる活性領域１ａ（残されたシリコン窒化膜３の端部の下側に位置する部分の活性領域１ａの表面部）にもｎ型不純物領域３４が形成される。また、ｎ型不純物の注入条件は、ドーズ量が例えば５×１０12〜５×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば２５度程度である。尚、本変形例において、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行ってもよい。
【０１１３】
次に、図３１（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、第１のトレンチ３３の下側に位置する領域の半導体基板１の上部（ｎ型不純物領域３４を含む）を異方性エッチングにより除去して第２のトレンチ３５を形成する。第２のトレンチ３５の深さ（半導体基板１の表面から第２のトレンチ３５の底面までの距離）は、例えば２００〜３００ｎｍ程度である。ここで、第２のトレンチ３５は、第１の実施形態及びその第１変形例のトレンチ４に相当する。また、第２のトレンチ３５の形成により、活性領域１ａを囲むようにｎ型不純物領域３４の一部（ｎ型不純物領域２８Ｂ）が残る。ｎ型不純物領域２８Ｂのゲート幅方向の幅ｄ１は、例えば１０ｎｍ以上で且つ４０ｎｍ以下である。前述のように、図３０（ａ）及び（ｂ）に示す工程ではｎ型不純物としてＡｓ又はＳｂを用いてｎ型不純物領域を形成しているため、これらのｎ型不純物が後工程の熱処理において拡散することを抑制できるので、当該熱処理後においてもｎ型不純物領域２８Ｂのゲート幅方向の幅ｄ１を１０ｎｍ以上で且つ４０ｎｍ以下の比較的狭い幅に保持することが可能となる。
【０１１４】
以下、第１の実施形態の第１変形例の図２４（ａ）、（ｂ）に示す工程、図２５（ａ）、（ｂ）に示す工程及び図２６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程、並びに、第１の実施形態の図１２（ａ）、（ｂ）に示す工程、図１３（ａ）、（ｂ）に示す工程、図１４（ａ）、（ｂ）に示す工程、図１５（ａ）、（ｂ）に示す工程及び図１６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程を順次実施することにより、図２７及び図２８（ａ）、（ｂ）に示す本変形例に係る半導体装置を製造することができる。
【０１１５】
以上に説明した本変形例に係る半導体装置及びその製造方法によると、前述の第１の実施形態と同様の効果を得ることが可能である。すなわち、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【０１１６】
また、本変形例に係る半導体装置の製造方法によると、浅く形成された第１のトレンチ３３の側壁部となる活性領域１ａにｎ型不純物領域２８Ｂを形成するため、ｎ型不純物領域２８Ｂを活性領域１ａの表面近傍のみに形成できる。従って、素子分離領域３２Ａを挟んで隣り合う活性領域１ａ同士がｎ型不純物領域２８Ｂを通じて導通する事態を回避すること、言い換えると、パンチスルー耐性を高めることが可能となる。特に、図２９（ａ）及び（ｂ）に示す工程において、第１のトレンチ３３の深さ（半導体基板１の表面から第１のトレンチ３３の底面までの距離）を２０ｎｍ以上で且つ１００ｎｍ以下に設定すると、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止しつつ、パンチスルー耐性を確実に高くすることができる。
【０１１７】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置について、図面を参照しながら説明する。
【０１１８】
図３２は、本変形例に係る半導体装置の構成を示す平面図である。図３３（ａ）は、本変形例に係る半導体装置の構成を示すゲート長方向の断面図である。図３３（ｂ）は、本変形例に係る半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図３３（ａ）及び（ｂ）はそれぞれ、図３２に示すXXXIIIa−XXXIIIa線及びXXXIIIb−XXXIIIb線のそれぞれにおける断面図である。尚、図３２においては、活性領域（ソース／ドレイン領域）上に形成されているシリサイド膜の図示を省略している。また、図３２及び図３３（ａ）、（ｂ）において、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付している。
【０１１９】
図３２及び図３３（ａ）、（ｂ）に示すように、本変形例に係る半導体装置が、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と異なっている点は、第１に、第１の実施形態のｎ型不純物領域２８に代えて、ｎ型不純物領域２８Ｃが形成されていること、第２に、第１の実施形態の素子分離領域３２に代えて、素子分離領域３２Ａが形成されていることである。具体的には、第１の実施形態のｎ型不純物領域２８が、ｎ型ソース／ドレイン領域２３よりも浅く形成されていたのに対して、本変形例のｎ型不純物領域２８Ｃは、後述するように、第１の実施形態のｎ型不純物領域２８とは異なる形成方法によって、ｎ型ソース／ドレイン領域２３よりも深く形成されている。また、第１の実施形態の素子分離領域３２が、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有していたのに対して、本変形例の素子分離領域３２Ａは単一の絶縁膜から構成されている。
【０１２０】
以下、本変形例に係る半導体装置の製造方法について説明する。
【０１２１】
図３４（ａ）及び（ｂ）は、本変形例に係る半導体装置の製造方法の一工程を示す図であって、図３４（ａ）はゲート長方向の断面図であり、図３４（ｂ）はゲート幅方向の断面図である。尚、図３４（ａ）、（ｂ）において、図４（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
【０１２２】
本変形例に係る半導体装置の製造方法においては、まず、第１の実施形態の図５（ａ）、（ｂ）に示す工程及び図６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程を順次実施する。
【０１２３】
次に、図３４（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１に対して、例えば砒素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物のイオンを斜め注入し、それにより、トレンチ４の側壁部となる活性領域１ａにｎ型不純物領域２８Ｃを形成する。このとき、ｎ型不純物領域２８Ｃのゲート幅方向の幅ｄ１は、例えば１０ｎｍ以上で且つ４０ｎｍ以下である。また、ｎ型不純物としてＡｓ又はＳｂを用いることにより、これらのｎ型不純物が後工程の熱処理において拡散することを抑制できるため、当該熱処理後においてもｎ型不純物領域２８Ｃのゲート幅方向の幅ｄ１を１０ｎｍ以上で且つ４０ｎｍ以下の比較的狭い幅に保持することが可能となる。また、ｎ型不純物の注入条件は、ドーズ量が例えば５×１０12〜５×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば２５度程度である。尚、本変形例においては、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行ってもよい。
【０１２４】
以下、第１の実施形態の第１変形例の図２４（ａ）、（ｂ）に示す工程、図２５（ａ）、（ｂ）に示す工程及び図２６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程、並びに、第１の実施形態の図１２（ａ）、（ｂ）に示す工程、図１３（ａ）、（ｂ）に示す工程、図１４（ａ）、（ｂ）に示す工程、図１５（ａ）、（ｂ）に示す工程及び図１６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程を順次実施することにより、図３２及び図３３（ａ）、（ｂ）に示す本変形例に係る半導体装置を製造することができる。
【０１２５】
以上に説明した本変形例に係る半導体装置及びその製造方法によると、前述の第１の実施形態と同様の効果を得ることが可能である。すなわち、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【０１２６】
尚、本変形例の図３４（ａ）及び（ｂ）に示す工程においては、トレンチ４の側壁部となる活性領域１ａにｎ型不純物領域２８Ｃを形成したが、ｎ型不純物領域２８Ｃは、トレンチ４の側壁部となる活性領域１ａの少なくとも上部（例えば半導体基板１の表面から深さ２０ｎｍ程度以上の部分）に形成されていればよい。特に、パンチスルー耐性を高くするためには、ｎ型不純物の注入時の注入角度等の調整によって、トレンチ４の側壁部となる活性領域１ａのうち半導体基板１の表面から深さ１００ｎｍ程度までの部分にｎ型不純物領域２８Ｃを形成することが好ましい。
【０１２７】
また、第１の実施形態及びその各変形例において、ゲート絶縁膜１３ａを構成する高誘電率絶縁膜１２ａは、閾値電圧調整用金属として、Ｌａを含んでいたが、これに代えて、例えば他のランタノイド元素又はマグネシウム（Ｍｇ）等を含んでいてもよい。
【０１２８】
また、第１の実施形態及びその各変形例おいて、ゲート絶縁膜１３ａを構成する高誘電率絶縁膜１２ａと活性領域１ａとの間に、酸化シリコンからなる下地膜１１ａが介在していたが、これに代えて、例えば酸窒化シリコン（ＳｉＯＮ）等からなる下地膜が介在していてもよい。或いは、高誘電率絶縁膜１２ａと活性領域１ａとの間に下地膜が介在していなくてもよい。
【０１２９】
また、第１の実施形態及びその各変形例において、ゲート電極１６ａは、ゲート絶縁膜１３ａ上に形成された金属含有膜１４ａと、金属含有膜１４ａ上に形成されたシリコン膜１５ａとを有していたが、ゲート電極１６ａの構成が特に限定されないことは言うまでもない。
【０１３０】
また、第１の実施形態及びその各変形例において、ｎ型ＭＩＳトランジスタｎＴｒを備えた半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置においてｎ型ＭＩＳトランジスタに本発明を適用してもよい。
【産業上の利用可能性】
【０１３１】
以上に説明したように、本発明は、ゲート幅が狭くなってもｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止できるという効果を奏するものであり、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
【符号の説明】
【０１３２】
１ 半導体基板
１ａ 活性領域
２ 犠牲酸化膜
３ シリコン窒化膜
４ トレンチ
６、７ 埋め込み絶縁膜
８ ｐ型ウェル領域
９ 高誘電率絶縁膜
１０ 調整用金属膜
１１、１１ａ 下地膜
１２、１２ａ 高誘電率絶縁膜
１３ ゲート絶縁膜用膜
１３ａ ゲート絶縁膜
１４、１４ａ 金属含有膜
１５、１５ａ シリコン膜
１６ ゲート電極用膜
１６ａ ゲート電極
１７ ｎ型エクステンション注入領域
１８ 内側サイドウォールスペーサ
１９ 外側サイドウォールスペーサ
２０ 絶縁性サイドウォールスペーサ
２１ ｎ型ソース／ドレイン注入領域
２２ ｎ型エクステンション領域
２３ ｎ型ソース／ドレイン領域
２４ａ 第１のシリサイド膜
２４ｂ 第２のシリサイド膜
２５、２８、２８Ａ、２８Ｂ、２８Ｃ、３４ ｎ型不純物領域
２７ 第１の埋め込み絶縁膜
２９、３０、３１ 第２の埋め込み絶縁膜
３２、３２Ａ 素子分離領域
３３ 第１のトレンチ
３５ 第２のトレンチ
４０ レジストパターン
４１ レジストマスク
５０ 半導体基板
５０ａ 活性領域
５１ 素子分離領域
５２ ｐ型ウェル領域
５３ 高誘電率絶縁膜
５４ ゲート絶縁膜
５５ 金属含有膜
５６ シリコン膜
５７ ゲート電極
５８ ｎ型不純物領域
１００ 半導体基板
１００ａ 活性領域
１０１ 素子分離領域
１０２ ｐ型ウェル
１０３ ゲート絶縁膜
１０３ａ 下地膜
１０３ｂ 高誘電率絶縁膜
１０４ ゲート電極
１０４ａ 金属含有膜
１０４ｂ シリコン膜
１０６ ｎ型エクステンション領域
１０７ 絶縁性サイドウォールスペーサ
１０７ａ 内側サイドウォールスペーサ
１０７ｂ 外側サイドウォールスペーサ
１０９ ｎ型ソース／ドレイン領域
ｎＴｒ、ＴｒＡ、ＴｒＢ ｎ型ＭＩＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor ）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の低消費電力化及び高速化に伴い、ゲート絶縁膜として、例えばハフニウム（Ｈｆ）系膜等の高誘電率絶縁膜を用い、ゲート電極として、金属含有膜又は金属含有膜とシリコン膜との積層膜を用いたＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」という）を備えた半導体装置が提案されている。
【０００３】
また、ｎ型ＭＩＳトランジスタの閾値電圧を低くするために、ゲート絶縁膜として、例えばランタン（Ｌａ）等の閾値電圧調整用金属を含むＨｆ系膜を用いる技術が提案されている（例えば特許文献１参照）。
【０００４】
ゲート絶縁膜として、Ｌａを含むＨｆ系膜を用いることにより、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができるのは、次のような理由による。Ｈｆ系膜にＬａを含ませると、Ｈｆ系膜中にダイポールが形成される。その結果、フラットバンド電圧がマイナス側へシフトするため、ｎ型ＭＩＳトランジスタの実効仕事関数がバンドエッジ側へシフトするので、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができる。
【０００５】
尚、「実効仕事関数」とは、ＭＩＳトランジスタの電気特性から求められる仕事関数であって、真空準位と金属のエネルギー準位との差を示す物性的な仕事関数に絶縁膜中の準位などの影響を加味することによって得られる。
【０００６】
以下、従来の半導体装置、具体的には、Ｌａを含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタの構成について、図３５及び図３６（ａ）、（ｂ）を参照しながら説明する。図３５は、従来の半導体装置の構成を示す平面図である。図３６（ａ）は、従来の半導体装置の構成を示すゲート長方向の断面図である。図３６（ｂ）は、従来の半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図３６（ａ）及び（ｂ）は、図３５に示すXXXVIa−XXXVIa線及びXXXVIb−XXXVIb線のそれぞれにおける断面図である。
【０００７】
図３５及び図３６（ａ）、（ｂ）に示すように、従来の半導体装置は、ｐ型ウェル領域１０２が形成されている半導体基板１００上にｎ型ＭＩＳトランジスタｎＴｒを備えている。ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１００における素子分離領域１０１に囲まれた活性領域１００ａ上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたゲート電極１０４と、活性領域１００ａにおけるゲート電極１０４の側方下に形成されたｎ型エクステンション領域１０６（特に、図３６（ａ）参照）と、ゲート電極１０４の側面上に形成された絶縁性サイドウォールスペーサ１０７と、活性領域１００ａにおける絶縁性サイドウォール１０７の外側方下に形成されたｎ型ソース／ドレイン領域１０９（特に、図３６（ａ）参照）とを備えている。
【０００８】
ゲート絶縁膜１０３は、活性領域１００ａと接する下地膜１０３ａと、下地膜１０３ａ上に形成され且つＬａを含む高誘電率絶縁膜１０３ｂとを有している。ゲート電極１０４は、ゲート絶縁膜１０３と接する金属含有膜１０４ａと、金属含有膜１０４ａ上に形成されたシリコン膜１０４ｂとを有している。絶縁性サイドウォールスペーサ１０７は、断面形状がＬ字状の内側サイドウォールスペーサ１０７ａと、外側サイドウォールスペーサ１０７ｂとを有している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１９４３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
閾値電圧調整用金属（例えばＬａ等）を含む高誘電率絶縁膜を有するゲート絶縁膜を備えた従来のｎ型ＭＩＳトランジスタについて、本願発明者が鋭意検討を重ねた結果、以下の問題を新たに見出した。
【００１１】
すなわち、半導体装置の微細化に伴い、ゲート幅を狭くすることが必要とされる。しかしながら、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタの場合、ゲート幅が狭くなるに伴って、閾値電圧が高くなるという問題が発生する。この問題について、図３７を参照しながら説明する。
【００１２】
図３７は、ゲート幅（図３６（ｂ）のＷ参照）と閾値電圧との関係を示すグラフである。従来のｎ型ＭＩＳトランジスタにおいては、図３７の実線に示すように、ゲート幅がＷｈのときの閾値電圧の大きさＶｔｈｈは、ゲート幅がＷｌ（Ｗｌ＞Ｗｈ）のときの閾値電圧の大きさＶｔｈｌよりも高い（Ｖｔｈｈ＞Ｖｔｈｌ）。それに対して、図３７の破線に示すように、ゲート幅がＷｈのときの閾値電圧の大きさは、ゲート幅がＷｌのときの閾値電圧の大きさと同じであることが理想的である。言い換えると、ゲート幅が狭くなっても、閾値電圧が高くならないことが理想的である。しかしながら、図３７の実線に示すように、従来のｎ型ＭＩＳトランジスタにおいては、ゲート幅が狭くなるに伴って、閾値電圧が高くなっている。
【００１３】
前記に鑑み、本発明は、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止できようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、従来のｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなるに伴って、閾値電圧が高くなるという問題が発生する原因について、本願発明者が鋭意検討を重ねた結果、次のような知見を得た。
【００１５】
すなわち、ゲート幅方向においては、高誘電率絶縁膜を有するゲート絶縁膜が活性領域上から素子分離領域上まで形成されているため、例えばランタン（Ｌａ）等の閾値電圧調整用金属を含む高誘電率絶縁膜は、素子分離領域を構成する絶縁膜（例えばシリコン酸化膜）から拡散する酸素（Ｏ）と反応してしまう。このため、活性領域上のゲート絶縁膜のうち素子分離領域に近い部分が負の電荷を帯びた状態となり、この負の電荷を帯びたゲート絶縁膜直下の活性領域の表面に正孔が誘起される結果、閾値電圧が局所的に高くなるという問題が発生する。
【００１６】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る半導体装置は、ｎ型ＭＩＳトランジスタを備えた半導体装置であって、前記ｎ型ＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた活性領域と、前記活性領域上及び前記素子分離領域上に形成され、且つ高誘電率絶縁膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記活性領域における前記ゲート電極の両側に形成されたｎ型ソース／ドレイン領域と、前記活性領域における前記素子分離領域に接する部分のうち少なくとも前記ゲート絶縁膜の下側に位置する部分に形成されたｎ型不純物領域とを備えている。尚、本願において、「高誘電率絶縁膜」とは、比誘電率が８以上の（つまりＳｉＮよりも高い比誘電率を持つ）絶縁膜を意味するものとする。
【００１７】
本発明に係る半導体装置によると、素子分離領域から拡散する酸素が高誘電率絶縁膜と反応して、活性領域上のゲート絶縁膜のうち素子分離領域に近い部分が負の電荷を帯びた状態となり、活性領域の表面に正孔が誘起されたとしても、ゲート絶縁膜の下側において素子分離領域に接する部分の活性領域にｎ型不純物領域が形成されているため、次のような効果が得られる。すなわち、誘起された正孔が存在する部分の活性領域にｎ型不純物領域、つまり多数キャリアの電子を含む不純物領域が形成されているため、ｎ型不純物領域に含まれる多数キャリアの電子によって、活性領域に誘起された正孔を中和することが可能となる。このため、活性領域に誘起された正孔に起因して局所的に閾値電圧が高くなる事態を阻止することが可能となる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【００１８】
本発明に係る半導体装置において、前記ｎ型不純物領域は、前記活性領域におけるゲート幅方向の両端部に形成されていてもよいし、又は、前記活性領域を囲むように形成されていてもよい。
【００１９】
本発明に係る半導体装置において、前記素子分離領域は２層構造を有していてもよい。この場合、前記ｎ型不純物領域の下面は、前記素子分離領域の上層部分の下面と比べて、同じ深さに又はより深くに位置していてもよい。
【００２０】
本発明に係る半導体装置において、前記素子分離領域は単一の絶縁膜から構成されていてもよい。
【００２１】
本発明に係る半導体装置において、前記ｎ型不純物領域は、前記ｎ型ソース／ドレイン領域よりも浅く形成されていてもよいし、又は、前記ｎ型ソース／ドレイン領域よりも深く形成されていてもよい。
【００２２】
本発明に係る半導体装置において、前記ｎ型不純物領域の不純物濃度は、１×１０18ａｔｏｍｓ／ｃｍ3 以上で且つ１×１０20ａｔｏｍｓ／ｃｍ3 以下であってもよい。このようにすると、前述の効果を確実に得ることが可能となる。
【００２３】
本発明に係る半導体装置において、前記ｎ型不純物領域のゲート幅方向の長さは、１０ｎｍ以上で且つ４０ｎｍ以下であってもよい。このようにすると、前述の効果を確実に得ることが可能となる。また、誘起された正孔が存在する部分の活性領域のみにｎ型不純物領域が形成されているため、ｎ型不純物領域に起因するトランジスタ特性への影響を最小限に抑制することが可能となる。
【００２４】
本発明に係る半導体装置において、前記ｎ型不純物領域の前記半導体基板の表面からの深さは、２０ｎｍ以上で且つ１００ｎｍ以下であると、前述の効果を確実に得ることが可能となる。また、ｎ型不純物領域が活性領域の表面近傍のみに形成されているため、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を回避することが可能となる。
【００２５】
本発明に係る半導体装置において、前記活性領域のゲート幅方向の長さは、５００ｎｍ以下であると、従来の半導体装置と比較して、前述の効果が顕著に発揮される。
【００２６】
本発明に係る半導体装置において、前記ｎ型不純物領域は、砒素又はアンチモンを含んでいてもよい。
【００２７】
本発明に係る半導体装置において、前記ゲート絶縁膜は、前記高誘電率絶縁膜の下側に形成された下地膜をさらに有していてもよい。
【００２８】
本発明に係る半導体装置において、前記高誘電率絶縁膜は、閾値電圧調整用金属を含んでいてもよい。この場合、前記閾値電圧調整用金属は、ランタンであってもよい。
【００２９】
本発明に係る半導体装置において、前記ゲート電極は、前記ゲート絶縁膜上に形成された金属含有膜と、前記金属含有膜上に形成されたシリコン膜とを有していてもよい。
【００３０】
また、本発明に係る半導体装置の製造方法は、半導体基板における活性領域上にゲート絶縁膜を介して形成されたゲート電極を有するｎ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、前記活性領域上にハードマスクを形成する工程（ａ）と、前記ハードマスクが形成された前記半導体基板に対してｎ型不純物を斜め注入する工程（ｂ）と、前記ハードマスクが形成されていない領域の前記半導体基板上に絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記活性領域を囲む素子分離領域を形成する工程（ｃ）と、前記活性領域上及び前記素子分離領域上に、高誘電率絶縁膜を有するゲート絶縁膜用膜を形成する工程（ｄ）と、前記ゲート絶縁膜用膜上にゲート電極用膜を形成する工程（ｅ）と、前記ゲート電極用膜及び前記ゲート絶縁膜用膜をパターニングして、前記活性領域上及び前記素子分離領域上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程（ｆ）とを備えている。
【００３１】
本発明に係る半導体装置の製造方法によると、素子分離領域から拡散する酸素が高誘電率絶縁膜と反応して、活性領域上のゲート絶縁膜のうち素子分離領域に近い部分が負の電荷を帯びた状態となり、活性領域の表面に正孔が誘起されたとしても、素子分離領域に接する部分の活性領域にｎ型不純物が注入されてｎ型不純物領域が形成されるため、次のような効果が得られる。すなわち、誘起された正孔が存在する部分の活性領域にｎ型不純物領域、つまり多数キャリアの電子を含む不純物領域が形成されるため、ｎ型不純物領域に含まれる多数キャリアの電子によって、活性領域に誘起された正孔を中和することが可能となる。このため、活性領域に誘起された正孔に起因して局所的に閾値電圧が高くなる事態を阻止することが可能となる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【００３２】
本発明に係る半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成した後、前記トレンチが途中まで埋まるように第１の埋め込み絶縁膜を形成する工程（ｇ）をさらに備え、前記工程（ｂ）において、前記トレンチにおける前記第１の埋め込み絶縁膜の上側領域に露出する部分の前記活性領域にｎ型不純物領域を形成し、前記工程（ｃ）において、前記第１の埋め込み絶縁膜上に前記トレンチが埋まるように第２の埋め込み絶縁膜を形成した後、前記ハードマスク、及び前記第２の埋め込み絶縁膜の一部を除去することにより、前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜からなる前記素子分離領域を形成してもよい。このようにすると、トレンチにおける第１の埋め込み絶縁膜の上側領域に露出する部分の活性領域にｎ型不純物領域を形成するため、ｎ型不純物領域を活性領域の表面近傍のみに形成できるので、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を回避することが可能となる。この場合、前記工程（ｇ）において、前記半導体基板の表面から前記第１の埋め込み絶縁膜の表面までの距離は、２０ｎｍ以上で且つ１００ｎｍ以下であると、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止しつつ、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を確実に回避することが可能となる。
【００３３】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、前記ハードマスクが形成されていない領域と隣接する部分の前記活性領域の表面部にｎ型不純物領域を形成し、前記工程（ｂ）と前記工程（ｃ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成する工程（ｈ）をさらに備え、前記工程（ｃ）において、前記トレンチが埋まるように前記絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記素子分離領域を形成してもよい。このようにすると、素子分離領域形成用のトレンチを形成する前にｎ型不純物の斜め注入を行うことにより、ｎ型不純物領域を活性領域の表面近傍のみに形成できるので、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を回避することが可能となる。
【００３４】
本発明に係る半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の表面部を除去して第１のトレンチを形成する工程（ｉ）をさらに備え、前記工程（ｂ）において、前記第１のトレンチの側壁部となる前記活性領域にｎ型不純物領域を形成し、前記工程（ｂ）と前記工程（ｃ）との間に、前記第１のトレンチの下側に位置する領域の前記半導体基板の上部を除去して第２のトレンチを形成する工程（ｊ）をさらに備え、前記工程（ｃ）において、前記第２のトレンチが埋まるように前記絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記素子分離領域を形成してもよい。このようにすると、浅く形成された第１のトレンチの側壁部となる活性領域にｎ型不純物領域を形成するため、ｎ型不純物領域を活性領域の表面近傍のみに形成できるので、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を回避することが可能となる。この場合、前記工程（ｉ）において、前記半導体基板の表面から前記第１のトレンチの底面までの距離は、２０ｎｍ以上で且つ１００ｎｍ以下であると、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止しつつ、素子分離領域を挟んで隣り合う活性領域同士がｎ型不純物領域を通じて導通する事態を確実に回避することが可能となる。
【００３５】
本発明に係る半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成する工程（ｋ）をさらに備え、前記工程（ｂ）において、前記トレンチの側壁部となる前記活性領域の少なくとも上部にｎ型不純物領域を形成してもよい。
【００３６】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、前記ｎ不純物は、砒素又はアンチモンであってもよい。このようにすると、ｎ型不純物の斜め注入後に行われる熱処理において注入不純物がほとんど拡散しないため、ｎ型不純物領域の意図せぬ拡大を防ぐことが可能となる。
【００３７】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから前記ｎ型不純物を斜め注入してもよい。このようにすると、半導体基板上に複数のトランジスタを設ける場合に、各トランジスタの配置レイアウトの自由度が向上する。
【００３８】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、ゲート幅方向の各２方向のそれぞれから前記ｎ型不純物を斜め注入してもよい。このようにすると、スループットを向上させながら、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。この場合、前記工程（ｂ）において、ゲート電極形成領域が開口されたレジストマスクを用いて前記ｎ型不純物を斜め注入してもよい。このようにすると、ｎ型不純物領域を必要最小限の範囲に形成できるため、ｎ型不純物領域に起因するトランジスタ特性への影響を最小限に抑制することが可能となる。
【発明の効果】
【００３９】
本発明に係る半導体装置及びその製造方法によると、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【図面の簡単な説明】
【００４０】
【図１】図１（ａ）は、第１の検討例に係る半導体装置の構成を示すゲート幅方向の断面図であり、図１（ｂ）は、第２の検討例に係る半導体装置の構成を示すゲート幅方向の断面図である。
【図２】図２は、第１及び第２の検討例に係る半導体装置におけるゲート幅と閾値電圧との関係を示す図である。
【図３】図３は、第１の実施形態に係る半導体装置の構成を示す平面図である。
【図４】図４（ａ）及び（ｂ）はそれぞれ、図３に示すIVa−IVa線及びIVb−IVb線のそれぞれにおける断面図である。
【図５】図５（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】図１４（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】図１５（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】図１６（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】図１７は、第１の実施形態に係る半導体装置の構成のバリエーションを示す平面図である。
【図１８】図１８（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一工程のバリエーションを示す断面図である。
【図１９】図１９は、第１の実施形態に係る半導体装置の構成のバリエーションを示す平面図である。
【図２０】図２０は、第１の実施形態の第１変形例に係る半導体装置の構成を示す平面図である。
【図２１】図２１（ａ）及び（ｂ）はそれぞれ、図２０に示すXXIa−XXIa線及びXXIb−XXIb線のそれぞれにおける断面図である。
【図２２】図２２（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２３】図２３（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２５】図２５（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２６】図２６（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２７】図２７は、第１の実施形態の第２変形例に係る半導体装置の構成を示す平面図である。
【図２８】図２８（ａ）及び（ｂ）はそれぞれ、図２７に示すXXVIIIa−XXVIIIa線及びXXVIIIb−XXVIIIb線のそれぞれにおける断面図である。
【図２９】図２９（ａ）及び（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３０】図３０（ａ）及び（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３１】図３１（ａ）及び（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３２】図３２は、第１の実施形態の第３変形例に係る半導体装置の構成を示す平面図である。
【図３３】図３３（ａ）及び（ｂ）はそれぞれ、図３２に示すXXXIIIa−XXXIIIa線及びXXXIIIb−XXXIIIb線のそれぞれにおける断面図である。
【図３４】図３４（ａ）及び（ｂ）は、第１の実施形態の第３変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３５】図３５は、従来の半導体装置の構成を示す平面図である。
【図３６】図３６（ａ）及び（ｂ）は、図３５に示すXXXVIa−XXXVIa線及びXXXVIb−XXXVIb線のそれぞれにおける断面図である。
【図３７】図３７は、従来の半導体装置におけるゲート幅と閾値電圧との関係を示す図である。
【発明を実施するための形態】
【００４１】
（本発明のメカニズム）
前述のように、従来のｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなるに伴って、閾値電圧が高くなるという問題が発生する原因について、本願発明者が鋭意検討を重ねた結果、次のような知見を得た。
【００４２】
すなわち、ゲート幅方向においては、高誘電率絶縁膜を有するゲート絶縁膜が活性領域上から素子分離領域上まで形成されているため、例えばランタン（Ｌａ）等の閾値電圧調整用金属を含む高誘電率絶縁膜は、素子分離領域を構成する絶縁膜（例えばシリコン酸化膜）から拡散する酸素（Ｏ）と反応してしまう。このため、活性領域上のゲート絶縁膜のうち素子分離領域に近い部分が負の電荷を帯びた状態となり、この負の電荷を帯びたゲート絶縁膜直下の活性領域の表面に正孔が誘起される結果、閾値電圧が局所的に高くなるという問題が発生する。
【００４３】
以下、本願発明者が見出した前述の問題及びそれに関する知見について、図１（ａ）、（ｂ）及び図２を参照しながら、具体的に説明する。図１（ａ）は、第１の検討例に係る半導体装置の構成を示すゲート幅方向の断面図である。図１（ｂ）は、第２の検討例に係る半導体装置の構成を示すゲート幅方向の断面図である。図２は、第１及び第２の検討例に係る半導体装置におけるゲート幅と閾値電圧との関係を示すグラフである。
【００４４】
図１（ａ）に示すように、第１の検討例に係る半導体装置は、ｐ型ウェル領域５２が形成されている半導体基板５０上にｎ型ＭＩＳトランジスタＴｒＡを備えている。一方、図１（ｂ）に示すように、第２の検討例に係る半導体装置は、ｐ型ウェル領域５２が形成されている半導体基板５０上にｎ型ＭＩＳトランジスタＴｒＢを備えている。
【００４５】
また、図１（ａ）及び（ｂ）に示すように、ｎ型ＭＩＳトランジスタＴｒＡ及びＴｒＢはそれぞれ、半導体基板５０における素子分離領域５１に囲まれた活性領域５０ａ上に形成されたゲート絶縁膜５４と、ゲート絶縁膜５４上に形成されたゲート電極５７とを備えている。ゲート絶縁膜５４は、Ｌａを含む高誘電率絶縁膜５３を有している。ゲート電極５７は、金属含有膜５５と、金属含有膜５５上に形成されたシリコン膜５６とを有している。
【００４６】
ここで、図１（ｂ）に示すｎ型ＭＩＳトランジスタＴｒＢにおいては、ゲート絶縁膜５４の下側において素子分離領域５１に隣接する活性領域５０ａの表面部に局所的にｎ型不純物領域５８が設けられている。
【００４７】
図２は、図１（ａ）に示すｎ型ＭＩＳトランジスタＴｒＡを用いて、ゲート幅Ｗ（図１（ａ）参照）の大きさを変化させながら閾値電圧を測定した結果（図２の太線）と、図１（ｂ）に示すｎ型ＭＩＳトランジスタＴｒＢを用いて、ゲート幅Ｗ（図１（ｂ）参照）の大きさを変化させながら閾値電圧を測定した結果（図２の細線）とを示している。
【００４８】
図２に示すように、ゲート幅ＷがＷａである場合、言い換えれば、ゲート幅Ｗが比較的広い場合、素子分離領域５１に隣接する部分の活性領域５０ａに設けられたｎ型不純物領域５８の有無に関わらず、閾値電圧の大きさは同じである。
【００４９】
しかし、図２に示すように、ゲート幅ＷがＷｂである場合、言い換えれば、ゲート幅Ｗが比較的狭い場合、素子分離領域５１に隣接する部分の活性領域５０ａにｎ型不純物領域５８が設けられていないｎ型ＭＩＳトランジスタＴｒＡ（図１（ａ））の閾値電圧の大きさＶｔｈａは、ｎ型不純物領域５８が設けられているｎ型ＭＩＳトランジスタＴｒＢ（図１（ｂ））の閾値電圧の大きさＶｔｈｂよりも高い（Ｖｔｈａ＞Ｖｔｈｂ）。
【００５０】
このように、図１（ａ）に示すｎ型ＭＩＳトランジスタＴｒＡ（つまり従来のｎ型ＭＩＳトランジスタ）においてゲート幅が狭くなるに従って閾値電圧が高くなる現象は、以下のような理由によるものと考えられる。
【００５１】
図１（ａ）及び（ｂ）に示すように、ゲート絶縁膜５４における素子分離領域５１上に位置する部分、及び、ゲート絶縁膜５４における素子分離領域５１に隣接する活性領域５０ａ上に位置する部分はそれぞれ、局所的に負の電荷を帯びた状態にある。これは、本来、Ｌａを含む高誘電率絶縁膜５３はダイポールを形成して電気的に正の電荷を帯びているが、Ｌａを含む高誘電率絶縁膜５３の形成後に施される熱処理の際に、高誘電率絶縁膜５３（特に、活性領域５０ａと接する部分）に酸素（Ｏ）が拡散して、高誘電率絶縁膜５３に含まれるＬａとＯとが反応すると、ダイポールの中性化が生じてしまうためである。すなわち、高誘電率絶縁膜５３におけるＯが拡散していない部分（つまり、素子分離領域５１から十分離れた部分）と比較すると、高誘電率絶縁膜５３におけるＯが拡散した部分は、負の電荷を帯びた状態となってしまう。その結果、局所的に負の電荷を帯びたゲート絶縁膜５４直下の活性領域５０ａの表面には正孔が誘起されるので、トランジスタの閾値電圧が局所的に高くなってしまうのである。
【００５２】
尚、高誘電率絶縁膜５３に含まれるＬａと反応するＯの拡散源としては、主に、素子分離領域５１を構成する絶縁膜（例えばシリコン酸化膜）等が考えられる。また、Ｏを拡散させる熱処理としては、例えば、ｎ型ソース／ドレイン注入領域に含まれるｎ型不純物を活性化させてｎ型ソース／ドレイン領域を形成するための熱処理等が考えられる。
【００５３】
また、活性領域５０ａ表面における正孔が誘起される領域のゲート幅方向の寸法は、ｎ型ＭＩＳトランジスタのゲート幅Ｗに関係なく一定であると考えられるため、ｎ型ＭＩＳトランジスタのゲート幅Ｗが狭いほど、活性領域５０ａ表面における正孔が誘起される領域（ゲート幅方向の領域）の影響がトランジスタにおいて顕在化してくる。従って、ゲート幅Ｗが狭くなるに伴って、閾値電圧が高くなるものと考えられる。
【００５４】
それに対して、図１（ｂ）に示すように、素子分離領域５１に隣接する部分の活性領域５０ａにｎ型不純物領域５８を設けた場合、ｎ型不純物領域５８には多数キャリアである電子が多く含まれているため、活性領域５０ａ表面において局所的に誘起された正孔をｎ型不純物領域５８中の電子によって中和することができる。従って、素子分離領域５１に隣接する部分の活性領域５０ａにｎ型不純物領域５８を設けることにより、トランジスタの閾値電圧が局所的に高くなることを防ぐことが可能となる。
【００５５】
以上のように、本願発明者がさらに鋭意検討を重ねた結果、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなるに従って、閾値電圧が高くなることを防止するためには、少なくともゲート絶縁膜の下側において素子分離領域に隣接する活性領域の表面部の電子密度を高めておくことが有効であるという知見を見出した。以下に説明する実施形態は、当該知見に基づくものである。
【００５６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００５７】
図３は、本実施形態に係る半導体装置の構成を示す平面図である。図４（ａ）は、本実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図４（ｂ）は、本実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図４（ａ）及び（ｂ）はそれぞれ、図３に示すIVa−IVa線及びIVb−IVb線のそれぞれにおける断面図である。尚、図３においては、活性領域（ソース／ドレイン領域）上に形成されているシリサイド膜の図示を省略している。
【００５８】
図３及び図４（ａ）〜（ｂ）に示すように、本実施形態に係る半導体装置は、ｐ型ウェル領域８が形成されている半導体基板１上にｎ型ＭＩＳトランジスタｎＴｒを備えている。ここで、一例として、ｎ型ＭＩＳトランジスタｎＴｒのゲート長及びゲート幅はそれぞれ３２ｎｍ及び１５０ｎｍ程度である。
【００５９】
ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成されたゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａと、活性領域１ａにおけるゲート電極１６ａの側方下に形成されたｎ型エクステンション領域２２（特に、図４（ａ）参照）と、ゲート電極１６ａの側面上に形成された絶縁性サイドウォールスペーサ２０と、活性領域１ａにおける絶縁性サイドウォールスペーサ２０の外側方下に形成されたｎ型ソース／ドレイン領域２３（特に、図４（ａ）参照）と、ｎ型ソース／ドレイン領域２３上に形成された第１のシリサイド膜２４ａ（特に、図４（ａ）参照）と、ゲート電極１６ａ上に形成された第２のシリサイド膜２４ｂとを備えている。
【００６０】
ゲート絶縁膜１３ａは、活性領域１ａと接する下地膜（例えばシリコン酸化膜からなる界面層）１１ａと、下地膜１１ａ上に形成され且つ閾値電圧調整用金属（例えばＬａ）を含む高誘電率絶縁膜１２ａとを有している。ゲート電極１６ａは、ゲート絶縁膜１３ａ上に形成された金属含有膜１４ａと、金属含有膜１４ａ上に形成されたシリコン膜１５ａとを有している。絶縁性サイドウォールスペーサ２０は、断面形状がＬ字状の内側サイドウォールスペーサ１８と、外側サイドウォールスペーサ１９とを有している。素子分離領域３２は、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有している。
【００６１】
本実施形態の特徴として、活性領域１ａの表面部のうち素子分離領域３２に隣接する部分（ゲート絶縁膜１３ａ直下の部分を含む）にｎ型不純物領域２８が形成されている。ここで、図３に示すように、ｎ型不純物領域２８は、活性領域１ａを囲むように形成されている。言い換えると、ｎ型不純物領域２８は、活性領域１ａにおけるゲート長方向の両端部及びゲート幅方向の両端部にそれぞれ形成されている。
【００６２】
ここで、ｎ型不純物領域２８は、例えば砒素又はアンチモンを含む。また、ｎ型不純物領域２８の不純物濃度ｎ１は、例えば、１×１０18ａｔｏｍｓ／ｃｍ3 程度以上で且つ１×１０20ａｔｏｍｓ／ｃｍ3 程度以下（１×１０18≦ｎ１≦１×１０20）である。ｎ型不純物領域２８のゲート幅方向の幅ｄ１は、例えば、１０ｎｍ程度以上で且つ４０ｎｍ程度以下である。
【００６３】
また、ｎ型不純物領域２８は、ｎ型ソース／ドレイン領域２３よりも浅く形成されている。また、ｎ型不純物領域２８の下面は、素子分離領域３２の上層部分（第２の埋め込み絶縁膜３１）の下面と比べて、同じ深さに又はより深くに位置している。
【００６４】
尚、ｐ型ウェル領域８の不純物濃度及び拡散深さ（半導体基板１の表面からの深さ：以下同じ）はそれぞれ、例えば、１×１０18ａｔｏｍｓ／ｃｍ3 程度及び１μｍ程度である。また、ｎ型エクステンション領域２２の不純物濃度及び拡散深さはそれぞれ、例えば、１×１０18〜５×１０21ａｔｏｍｓ／ｃｍ3 程度及び１０ｎｍ程度である。また、ｎ型ソース／ドレイン領域２３の不純物濃度及び拡散深さはそれぞれ、例えば、１×１０18〜１×１０22ａｔｏｍｓ／ｃｍ3 程度及び２５〜５０ｎｍ程度である。
【００６５】
以上に説明した本実施形態に係る半導体装置によると、素子分離領域３２から拡散する酸素が高誘電率絶縁膜１２ａと反応して、活性領域５０ａ上のゲート絶縁膜１３ａのうち素子分離領域３２に近い部分が負の電荷を帯びた状態となり、活性領域５０ａの表面に正孔が誘起されたとしても、ゲート絶縁膜１３ａの下側において素子分離領域３２に接する部分の活性領域５０ａにｎ型不純物領域２８が形成されているため、次のような効果が得られる。すなわち、誘起された正孔が存在する部分の活性領域５０ａにｎ型不純物領域２８、つまり多数キャリアの電子を含む不純物領域が形成されているため、ｎ型不純物領域２８に含まれる多数キャリアの電子によって、活性領域５０ａに誘起された正孔を中和することが可能となる。このため、活性領域５０ａに誘起された正孔に起因して局所的に閾値電圧が高くなる事態を阻止することが可能となる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。また、従来のｎ型ＭＩＳトランジスタにおける閾値電圧の増大はゲート幅（つまり活性領域１ａのゲート幅方向の長さ）が５００ｎｍ程度以下になると顕著になるので、ゲート幅が５００ｎｍ程度以下であると、従来の半導体装置と比較して、前述の本実施形態の効果が顕著に発揮される。
【００６６】
尚、本実施形態において、ゲート絶縁膜１３ａの下側の活性領域５０ａ、つまりチャネル領域にｎ型不純物領域２８を形成したとしても、ｎ型不純物領域２８上に位置する部分のゲート絶縁膜１３中においてはダイポールが中性化されているため、ゲート電極１６ａに負電圧が印加された状態と等価になる。従って、ゲート電極１６ａに電圧が印加されていなくても、ｎ型不純物領域２８となる基板表面部の電子密度は、トランジスタの導通に必要な量には満たないため、ｎ型不純物領域２８に起因してチャネル領域にリーク電流が流れることはない。
【００６７】
また、本実施形態において、ｎ型不純物領域２８を活性領域１ａを囲むように形成したが、ｎ型不純物領域２８は、活性領域１ａにおける素子分離領域３２に接する部分のうち少なくともゲート絶縁膜１３ａの下側に位置する部分に形成されていれば、前述の本実施形態の効果を得ることができる。
【００６８】
また、本実施形態において、ｎ型不純物領域２８に起因してチャネル領域にリーク電流が流れることを防止しつつ、活性領域５０ａに誘起された正孔を中和するためには、ｎ型不純物領域２８の不純物濃度ｎ１を、１×１０18ａｔｏｍｓ／ｃｍ3 程度以上で且つ１×１０20ａｔｏｍｓ／ｃｍ3 程度以下に設定することが好ましい。
【００６９】
また、本実施形態においては、素子分離領域３２に含まれる酸素（ダイポール中性化の要因）が、素子分離領域３２と活性領域１ａとの境界部から高誘電率絶縁膜１２ａ中を１０〜４０ｎｍ程度拡散してくると考えられるので、ｎ型不純物領域２８のゲート幅方向の幅ｄ１を、１０ｎｍ程度以上で且つ４０ｎｍ程度以下に設定することが好ましい。このようにすると、前述の効果を確実に得ることが可能となる。また、誘起された正孔が存在する部分の活性領域１ａのみにｎ型不純物領域２８が形成されているため、ｎ型不純物領域２８に起因するトランジスタ特性への影響を最小限に抑制することが可能となる。
【００７０】
また、本実施形態において、前述の本実施形態の効果を確実に得るためには、具体的には、活性領域１ａ表面に誘起されている正孔を中和するために十分な電子の量を確保するためには、ｎ型不純物領域２８の拡散深さを２０ｎｍ程度以上に設定することが好ましい。また、ｎ型不純物領域２８の拡散深さを深くしすぎると、ｎ型不純物領域２８に含まれる電子の量が、活性領域１ａ表面に誘起されている正孔を中和するために必要な電子の量よりも多くなり、ｎ型不純物領域２８に起因してチャネル領域にリーク電流が流れてしまうので、ｎ型不純物領域２８の拡散深さを１００ｎｍ程度以下に設定することが好ましい。すなわち、ｎ型不純物領域２８の拡散深さを２０ｎｍ程度以上で且つ１００ｎｍ程度以下に設定すると、前述の効果を確実に得ることが可能となる。また、ｎ型不純物領域２８が活性領域１ａの表面近傍のみに形成されていることになるため、素子分離領域３２を挟んで隣り合う活性領域１ａ同士がｎ型不純物領域２８を通じて導通する事態を回避することが可能となる。
【００７１】
また、本実施形態において、素子分離領域３２は、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有していたが、これに代えて、素子分離領域３２は、単一の絶縁膜から構成されていてもよい。
【００７２】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００７３】
図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）、図１４（ａ）、（ｂ）、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法の一例を工程順に示す図であって、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）及び図１６（ａ）はゲート長方向の断面図であり、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）及び図１６（ｂ）はゲート幅方向の断面図である。尚、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）、図１４（ａ）、（ｂ）、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）において、図４（ａ）及び（ｂ）に示す本実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
【００７４】
本実施形態に係る半導体装置の製造方法においては、まず、図５（ａ）及び（ｂ）に示すように、例えばシリコン基板等の半導体基板１の上に犠牲酸化膜２を形成した後、犠牲酸化膜２の上に、ハードマスクとなるシリコン窒化膜３を形成し、その後、素子分離を形成する領域上に形成されている犠牲酸化膜２及びシリコン窒化膜３を選択的に除去する。ここで、犠牲酸化膜２の厚さは、例えば５〜１０ｎｍ程度である。また、シリコン窒化膜３の厚さは、例えば５０〜１００ｎｍ程度である。
【００７５】
次に、図６（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１の上部を異方性エッチングにより除去してトレンチ４を形成する。トレンチ４の深さ（半導体基板１の表面からトレンチ４の底面までの距離）は、例えば２００〜３００ｎｍ程度である。このとき、残された犠牲酸化膜２の直下の領域の半導体基板１は活性領域１ａとなる。活性領域１ａのゲート幅方向の長さ（つまりゲート幅）は、例えば１５０ｎｍ程度である。
【００７６】
次に、図７（ａ）及び（ｂ）に示すように、トレンチ４が途中まで埋まるように、例えばＳＯＤ（Spin-On-Dielctirc ）法により第１の埋め込み絶縁膜２７を形成する。このとき、半導体基板１の表面から第１の埋め込み絶縁膜２７の表面までの距離ｈ１は、例えば２０ｎｍ以上で且つ１００ｎｍ以下である。また、第１の埋め込み絶縁膜２７の材料は、例えばポリシラザン（（ＳｉＨ2 ＮＨ）n ）である。尚、ＳＯＤ法に代えて、ＨＤＰ（High Density Plasma ）−ＣＶＤ（Chemical Vapor Deposition ）法を用いて、第１の埋め込み絶縁膜２７を形成してもよい。その場合、第１の埋め込み絶縁膜２７の材料は、例えばＮＳＧ（Non-doped Silicate Glass）膜である。
【００７７】
次に、図８（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１に対して、例えば砒素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物のイオンを斜め注入（基板法線方向に対して角度をつけて注入）し、それにより、活性領域１ａの側壁の露出部分（つまり、トレンチ４における第１の埋め込み絶縁膜２７の上側領域に露出する部分の活性領域１ａ）にｎ型不純物領域２８を形成する。このとき、ｎ型不純物領域２８のゲート幅方向の幅ｄ１は、例えば１０ｎｍ以上で且つ４０ｎｍ以下である。また、ｎ型不純物としてＡｓ又はＳｂを用いることにより、これらのｎ型不純物が後工程の熱処理において拡散することを抑制できるため、当該熱処理後においてもｎ型不純物領域２８のゲート幅方向の幅ｄ１を１０ｎｍ以上で且つ４０ｎｍ以下の比較的狭い幅に保持することが可能となる。また、ｎ型不純物の注入条件は、ドーズ量が例えば５×１０12〜５×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば２５度程度である。尚、本実施形態においては、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行うことにより、活性領域１ａを囲むようにｎ型不純物領域２８を形成する（図３参照）。
【００７８】
次に、図９（ａ）及び（ｂ）に示すように、第１の埋め込み絶縁膜２７上に、トレンチ４及び残されたシリコン窒化膜３同士の間がそれぞれ埋まるように、例えばＨＤＰ−ＣＶＤ法により第２の埋め込み絶縁膜２９を形成する。このとき、第２の埋め込み絶縁膜２９の材料は、例えばＮＳＧ膜である。また、ＨＤＰ−ＣＶＤ法に代えて、ＳＯＤ法を用いて第２の埋め込み絶縁膜２９を形成してもよい。その場合、第２の埋め込み絶縁膜２９の材料は、例えばポリシラザンである。
【００７９】
次に、図１０（ａ）及び（ｂ）に示すように、シリコン窒化膜３、及び第２の埋め込み絶縁膜２９の一部に対して、例えばＣＭＰ（Chemical Mechanical Polishing ）により研磨を行い、その後、例えば燐酸ボイルを用いたウェットエッチングにより、残存するシリコン窒化膜３を除去する。このとき、トレンチ４における第１の埋め込み絶縁膜２７上に第２の埋め込み絶縁膜３０が残存する。続いて、犠牲酸化膜２越しに、活性領域１ａを含む半導体基板１の表面部に、例えばボロン（Ｂ）等のｐ型不純物を注入することにより、ｐ型ウエル領域８を形成する。このとき、注入条件は、注入エネルギーが例えば１５０ｋｅＶであり、ドーズ量が２×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば０度である。
【００８０】
次に、図１１（ａ）及び（ｂ）に示すように、例えば弗酸を用いたウェットエッチングにより、犠牲酸化膜２を除去する。このとき、第２の埋め込み絶縁膜３０の表面部も除去されて第２の埋め込み絶縁膜３１に変形し、第１の埋め込み絶縁膜２７及び第２の埋め込み絶縁膜３１からなる素子分離領域３２が形成される。
【００８１】
次に、図１２（ａ）及び（ｂ）に示すように、活性領域１ａ上及び素子分離領域３２上に下地膜１１及び高誘電率絶縁膜９を順次形成した後、高誘電率絶縁膜９上に閾値電圧調整用金属膜１０を形成する。ここで、下地膜１１の材料としては、例えば酸化シリコン（ＳｉＯ2 ）又は酸窒化シリコン（ＳｉＯＮ）等を用いてもよい。また、高誘電率絶縁膜９の材料としては、例えばハフニウム酸化物（ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ、ＨｆＯＮ、ＨｆＺｒＯ又はＨｆＺｒＯＮ等）を用いてもよい。また、閾値電圧調整用金属膜１０の材料としては、例えばランタン（Ｌａ）を用いてもよい。
【００８２】
次に、図１３（ａ）及び（ｂ）に示すように、熱処理により、高誘電率絶縁膜９に、閾値電圧調整用金属膜１０に含まれる調整用金属を導入する。これにより、高誘電率絶縁膜９中にダイポールが形成されて、半導体基板１上に、下地膜１１と、閾値電圧調整用金属を含む高誘電率絶縁膜１２とを有するゲート絶縁膜用膜１３が形成される。その後、例えばＣＶＤ法により、ゲート絶縁膜用膜１３上に、例えば窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）からなる金属含有膜１４を形成する。その後、例えばＣＶＤ法により、金属含有膜１４上に、例えばポリシリコンからなるシリコン膜１５を形成する。このようにして、ゲート絶縁膜用膜１３上に、金属含有膜１４及びシリコン膜１５を有するゲート電極用膜１６が形成される。その後、フォトリソグラフィ法により、ゲート電極用膜１６上に、ゲート電極パターン形状を有するレジストパターン４０を形成する。レジストパターン４０のゲート長方向の長さは、ゲート絶縁膜（後述の図１４（ａ）のゲート絶縁膜１３ａ参照）及びゲート電極（後述の図１４（ａ）のゲート電極１６ａ参照）のゲート長方向の長さ（つまりゲート長）と同じであり、例えば３２ｎｍ程度である。
【００８３】
次に、図１４（ａ）及び（ｂ）に示すように、レジストパターン４０をマスクとして、例えばドライエッチングにより、金属含有膜１４及びシリコン膜１５を有するゲート電極用膜１６、並びに下地膜１１及び閾値電圧調整用金属を含む高誘電率絶縁膜１２を有するゲート絶縁膜用膜１３を順次パターニングする。その後、レジストパターン４０を除去する。このようにして、活性領域１ａ上及び素子分離領域３２上に、下地膜１１ａ及び閾値電圧調整用金属を含む高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａを介して、金属含有膜１４ａ及びシリコン膜１５ａを有するゲート電極１６ａが形成される。続いて、例えば砒素（Ａｓ）等のｎ型不純物のイオン注入によって、活性領域１ａにおけるゲート電極１６ａの側方下にｎ型エクステンション注入領域１７を形成する。ここで、注入条件は、注入エネルギーが例えば１．５ｋｅＶであり、ドーズ量が１×１０15ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば０度である。
【００８４】
次に、半導体基板１上の全面に、例えばＣＶＤ法により、例えば酸化シリコン（ＳｉＯ2 ）からなる内側サイドウォールスペーサ用膜、及び例えば窒化シリコン（ＳｉＮ）からなる外側サイドウォールスペーサ用膜を順次形成した後、外側サイドウォールスペーサ用膜及び内側サイドウォールスペーサ用膜に対して、例えば異方性ドライエッチングを順次行う。これにより、図１５（ａ）及び（ｂ）に示すように、ゲート電極１６ａの側面上に、断面形状がＬ字状の内側サイドウォールスペーサ１８及び外側サイドウォールスペーサ１９を有する絶縁性サイドウォールスペーサ２０が形成される。その後、例えば砒素（Ａｓ）等のｎ型不純物のイオン注入によって、活性領域１ａにおける絶縁性サイドウォールスペーサ２０の外側方下にｎ型ソース／ドレイン注入領域２１を形成する。ここで、注入条件は、注入エネルギーが例えば１０ｋｅＶであり、ドーズ量が５×１０15ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば０度である。
【００８５】
次に、図１６（ａ）及び（ｂ）に示すように、例えば９００℃程度の熱処理を行うことにより、ｎ型エクステンション注入領域１７に含まれるｎ型不純物を活性化してｎ型エクステンション領域２２を形成すると共に、ｎ型ソース／ドレイン注入領域２１に含まれるｎ型不純物を活性化してｎ型ソース／ドレイン領域２３を形成する。その後、ｎ型ソース／ドレイン領域２３上（活性領域１ａのゲート長方向の両端部に形成されているｎ型不純物領域２８上を含む）に第１のシリサイド膜２４ａを形成すると共に、ゲート電極１６ａを構成するシリコン膜１５ａ上に第２のシリサイド膜２４ｂを形成する。
【００８６】
以上のようにして、図３及び図４（ａ）〜（ｂ）に示す本実施形態に係る半導体装置を製造することができる。
【００８７】
本実施形態に係る半導体装置の製造方法によると、素子分離領域３２から拡散する酸素が高誘電率絶縁膜１２ａと反応して、活性領域５０ａ上のゲート絶縁膜１３ａのうち素子分離領域３２に近い部分が負の電荷を帯びた状態となり、活性領域５０ａの表面に正孔が誘起されたとしても、ゲート絶縁膜１３ａの下側において素子分離領域３２に接する部分の活性領域５０ａにｎ型不純物領域２８が形成されるため、次のような効果が得られる。すなわち、誘起された正孔が存在する部分の活性領域５０ａにｎ型不純物領域２８、つまり多数キャリアの電子を含む不純物領域が形成されているため、ｎ型不純物領域２８に含まれる多数キャリアの電子によって、活性領域５０ａに誘起された正孔を中和することが可能となる。このため、活性領域５０ａに誘起された正孔に起因して局所的に閾値電圧が高くなる事態を阻止することが可能となる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【００８８】
また、本実施形態に係る半導体装置の製造方法によると、トレンチ４における第１の埋め込み絶縁膜２７の上側領域に露出する部分の活性領域１ａにｎ型不純物領域２８を形成するため（図８参照）、ｎ型不純物領域２８を活性領域１ａの表面近傍のみに形成できる。従って、素子分離領域３２を挟んで隣り合う活性領域１ａ同士がｎ型不純物領域２８を通じて導通する事態を回避すること、言い換えると、パンチスルー耐性を高めることが可能となる。特に、図７（ａ）及び（ｂ）に示す工程において、トレンチ４における第１の埋め込み絶縁膜２７の上側領域の深さ（半導体基板１の表面から第１の埋め込み絶縁膜２７の表面までの距離）を２０ｎｍ以上で且つ１００ｎｍ以下に設定すると、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止しつつ、パンチスルー耐性を確実に高くすることができる。
【００８９】
また、本実施形態に係る半導体装置の製造方法によると、図８（ａ）及び（ｂ）に示す工程において、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行うため、半導体基板１上に複数のトランジスタを設ける場合に、各トランジスタの配置レイアウトの自由度を向上させることができる。
【００９０】
尚、本実施形態に係る半導体装置の製造方法の図８（ａ）及び（ｂ）に示す工程において、ｎ型不純物の斜め注入を、ゲート幅方向の各２方向のみから行ってもよい。この場合、図１７に示すように、ｎ型不純物領域２８は、活性領域１ａにおけるゲート幅方向の両端部に形成される。このようにすると、スループットを向上させながら、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。また、ｎ型不純物の斜め注入を、ゲート幅方向の各２方向のみから行う場合、図８（ａ）及び（ｂ）に示す工程に代えて、例えば図１８（ａ）及び（ｂ）に示すように、ゲート電極形成領域が開口されたレジストマスク４１を用いてｎ型不純物の斜め注入を行ってもよい。この場合、図１８（ａ）、（ｂ）及び図１９に示すように、ｎ型不純物領域２８は、活性領域１ａにおける素子分離領域３２に接する部分のうちゲート絶縁膜１３ａの下側に位置する部分のみに形成される。このようにすると、ｎ型不純物領域２８を必要最小限の範囲に形成できるため、ｎ型不純物領域２８に起因するトランジスタ特性への影響を最小限に抑制することが可能となる。尚、図１７及び図１９において、図３と同一の構成要素には同一の符号を付している。また、図１８（ａ）及び（ｂ）において、図８（ａ）及び（ｂ）と同一の構成要素には同一の符号を付している。
【００９１】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。
【００９２】
図２０は、本変形例に係る半導体装置の構成を示す平面図である。図２１（ａ）は、本変形例に係る半導体装置の構成を示すゲート長方向の断面図である。図２１（ｂ）は、本変形例に係る半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図２１（ａ）及び（ｂ）はそれぞれ、図２０に示すXXIa−XXIa線及びXXIb−XXIb線のそれぞれにおける断面図である。尚、図２０においては、活性領域（ソース／ドレイン領域）上に形成されているシリサイド膜の図示を省略している。また、図２０及び図２１（ａ）、（ｂ）において、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付している。
【００９３】
図２０及び図２１（ａ）、（ｂ）に示すように、本変形例に係る半導体装置が、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と異なっている点は、第１に、第１の実施形態のｎ型不純物領域２８に代えて、ｎ型不純物領域２８Ａが形成されていること、第２に、第１の実施形態の素子分離領域３２に代えて、素子分離領域３２Ａが形成されていることである。具体的には、本変形例のｎ型不純物領域２８Ａは、後述するように、第１の実施形態のｎ型不純物領域２８と形成方法が異なっている。また、第１の実施形態の素子分離領域３２が、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有していたのに対して、本変形例の素子分離領域３２Ａは単一の絶縁膜から構成されている。
【００９４】
以下、本変形例に係る半導体装置の製造方法について説明する。
【００９５】
図２２（ａ）、（ｂ）、図２３（ａ）、（ｂ）、図２４（ａ）、（ｂ）、図２５（ａ）、（ｂ）及び図２６（ａ）、（ｂ）は、本変形例に係る半導体装置の製造方法を工程順に示す図であって、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）及び図２６（ａ）はゲート長方向の断面図であり、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）及び図２６（ｂ）はゲート幅方向の断面図である。尚、図２２（ａ）、（ｂ）、図２３（ａ）、（ｂ）、図２４（ａ）、（ｂ）、図２５（ａ）、（ｂ）及び図２６（ａ）、（ｂ）において、図４（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
【００９６】
本変形例に係る半導体装置の製造方法においては、まず、第１の実施形態の図５（ａ）及び（ｂ）に示す工程と同様の工程を実施する。
【００９７】
次に、図２２（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１に対して、例えば砒素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物のイオンを斜め注入し、それにより、半導体基板１の露出部分（シリコン窒化膜３が形成されていない領域の半導体基板１の表面部）にｎ型不純物領域２５を形成する。このとき、シリコン窒化膜３が形成されていない領域と隣接する部分の活性領域１ａ（残されたシリコン窒化膜３の端部の下側に位置する部分の活性領域１ａ）の表面部にもｎ型不純物領域２５が形成される。また、ｎ型不純物領域２５の半導体基板１の表面からの深さは、例えば２０ｎｍ程度以上で且つ１００ｎｍ程度以下である。また、ｎ型不純物の注入条件は、ドーズ量が例えば５×１０12〜５×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば２５度程度である。尚、本変形例において、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行ってもよい。
【００９８】
次に、図２３（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、ｎ型不純物領域２５を含む半導体基板１の上部を異方性エッチングにより除去してトレンチ４を形成する。トレンチ４の深さ（半導体基板１の表面からトレンチ４の底面までの距離）は、例えば２００〜３００ｎｍ程度である。このとき、残された犠牲酸化膜２の直下の領域の半導体基板１は活性領域１ａとなると共に、活性領域１ａを囲むようにｎ型不純物領域２５の一部（ｎ型不純物領域２８Ａ）が残る。活性領域１ａのゲート幅方向の長さ（つまりゲート幅）は、例えば１５０ｎｍ程度である。また、ｎ型不純物領域２８Ａのゲート幅方向の幅ｄ１は、例えば１０ｎｍ以上で且つ４０ｎｍ以下である。前述のように、図２２（ａ）及び（ｂ）に示す工程ではｎ型不純物としてＡｓ又はＳｂを用いてｎ型不純物領域を形成しているため、これらのｎ型不純物が後工程の熱処理において拡散することを抑制できるので、当該熱処理後においてもｎ型不純物領域２８Ａのゲート幅方向の幅ｄ１を１０ｎｍ以上で且つ４０ｎｍ以下の比較的狭い幅に保持することが可能となる。
【００９９】
次に、図２４（ａ）及び（ｂ）に示すように、トレンチ４を埋め込むように、例えばＳＯＤ法により埋め込み絶縁膜６を形成する。埋め込み絶縁膜６の材料は、例えばポリシラザンである。尚、ＳＯＤ法に代えて、ＨＤＰ−ＣＶＤ法を用いて、埋め込み絶縁膜６を形成してもよい。その場合、埋め込み絶縁膜６の材料は、例えばＮＳＧ膜である。
【０１００】
次に、図２５（ａ）及び（ｂ）に示すように、シリコン窒化膜３、及び埋め込み絶縁膜６の一部に対して、例えばＣＭＰ法により研磨を行い、その後、例えば燐酸ボイルを用いたウェットエッチングにより、残存するシリコン窒化膜３を除去する。このとき、トレンチ４に埋め込み絶縁膜７が残存する。続いて、犠牲酸化膜２越しに、活性領域１ａを含む半導体基板１の表面部に、例えばボロン（Ｂ）等のｐ型不純物を注入することにより、ｐ型ウエル領域８を形成する。このとき、注入条件は、注入エネルギーが例えば１５０ｋｅＶであり、ドーズ量が２×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば０度である。
【０１０１】
次に、図２６（ａ）及び（ｂ）に示すように、例えば弗酸を用いたウェットエッチングにより、犠牲酸化膜２を除去する。このとき、埋め込み絶縁膜７の表面部が除去されて素子分離領域３２Ａが形成される。
【０１０２】
以下、第１の実施形態の図１２（ａ）、（ｂ）に示す工程、図１３（ａ）、（ｂ）に示す工程、図１４（ａ）、（ｂ）に示す工程、図１５（ａ）、（ｂ）に示す工程及び図１６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程を順次実施することにより、図２０及び図２１（ａ）、（ｂ）に示す本変形例に係る半導体装置を製造することができる。
【０１０３】
以上に説明した本変形例に係る半導体装置及びその製造方法によると、前述の第１の実施形態と同様の効果を得ることが可能である。すなわち、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【０１０４】
また、本変形例に係る半導体装置の製造方法によると、素子分離領域形成用のトレンチ４を形成する前にｎ型不純物の斜め注入を行うことにより、ｎ型不純物領域２８Ａを活性領域１ａの表面近傍のみに形成できる。従って、素子分離領域３２Ａを挟んで隣り合う活性領域１ａ同士がｎ型不純物領域２８Ａを通じて導通する事態を回避すること、言い換えると、パンチスルー耐性を高めることが可能となる。
【０１０５】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。
【０１０６】
図２７は、本変形例に係る半導体装置の構成を示す平面図である。図２８（ａ）は、本変形例に係る半導体装置の構成を示すゲート長方向の断面図である。図２８（ｂ）は、本変形例に係る半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図２８（ａ）及び（ｂ）はそれぞれ、図２７に示すXXVIIIa−XXVIIIa線及びXXVIIIb−XXVIIIb線のそれぞれにおける断面図である。尚、図２７においては、活性領域（ソース／ドレイン領域）上に形成されているシリサイド膜の図示を省略している。また、図２７及び図２８（ａ）、（ｂ）において、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付している。
【０１０７】
図２７及び図２８（ａ）、（ｂ）に示すように、本変形例に係る半導体装置が、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と異なっている点は、第１に、第１の実施形態のｎ型不純物領域２８に代えて、ｎ型不純物領域２８Ｂが形成されていること、第２に、第１の実施形態の素子分離領域３２に代えて、素子分離領域３２Ａが形成されていることである。具体的には、本変形例のｎ型不純物領域２８Ｂは、後述するように、第１の実施形態のｎ型不純物領域２８と形成方法が異なっている。また、第１の実施形態の素子分離領域３２が、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有していたのに対して、本変形例の素子分離領域３２Ａは単一の絶縁膜から構成されている。
【０１０８】
以下、本変形例に係る半導体装置の製造方法について説明する。
【０１０９】
図２９（ａ）、（ｂ）、図３０（ａ）、（ｂ）及び図３１（ａ）、（ｂ）は、本変形例に係る半導体装置の製造方法を工程順に示す図であって、図２９（ａ）、図３０（ａ）及び図３１（ａ）はゲート長方向の断面図であり、図２９（ｂ）、図３０（ｂ）及び図３１（ｂ）はゲート幅方向の断面図である。尚、図２９（ａ）、（ｂ）、図３０（ａ）、（ｂ）及び図３１（ａ）、（ｂ）において、図４（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
【０１１０】
本変形例に係る半導体装置の製造方法においては、まず、第１の実施形態の図５（ａ）及び（ｂ）に示す工程と同様の工程を実施する。
【０１１１】
次に、図２９（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１の表面部を異方性エッチングにより除去して第１のトレンチ３３を形成する。第１のトレンチ３３の深さ（半導体基板１の表面から第１のトレンチ３３の底面までの距離）は、例えば２０ｎｍ程度以上で且つ１００ｎｍ程度以下である。このとき、残された犠牲酸化膜２の直下の領域の半導体基板１は活性領域１ａとなる。活性領域１ａのゲート幅方向の長さ（つまりゲート幅）は、例えば１５０ｎｍ程度である。
【０１１２】
次に、図３０（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１に対して、例えば砒素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物のイオンを斜め注入し、それにより、半導体基板１の露出部分（第１のトレンチ３３の底部となる半導体基板１の表面部）にｎ型不純物領域３４を形成する。このとき、第１のトレンチ３３の側壁部となる活性領域１ａ（残されたシリコン窒化膜３の端部の下側に位置する部分の活性領域１ａの表面部）にもｎ型不純物領域３４が形成される。また、ｎ型不純物の注入条件は、ドーズ量が例えば５×１０12〜５×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば２５度程度である。尚、本変形例において、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行ってもよい。
【０１１３】
次に、図３１（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、第１のトレンチ３３の下側に位置する領域の半導体基板１の上部（ｎ型不純物領域３４を含む）を異方性エッチングにより除去して第２のトレンチ３５を形成する。第２のトレンチ３５の深さ（半導体基板１の表面から第２のトレンチ３５の底面までの距離）は、例えば２００〜３００ｎｍ程度である。ここで、第２のトレンチ３５は、第１の実施形態及びその第１変形例のトレンチ４に相当する。また、第２のトレンチ３５の形成により、活性領域１ａを囲むようにｎ型不純物領域３４の一部（ｎ型不純物領域２８Ｂ）が残る。ｎ型不純物領域２８Ｂのゲート幅方向の幅ｄ１は、例えば１０ｎｍ以上で且つ４０ｎｍ以下である。前述のように、図３０（ａ）及び（ｂ）に示す工程ではｎ型不純物としてＡｓ又はＳｂを用いてｎ型不純物領域を形成しているため、これらのｎ型不純物が後工程の熱処理において拡散することを抑制できるので、当該熱処理後においてもｎ型不純物領域２８Ｂのゲート幅方向の幅ｄ１を１０ｎｍ以上で且つ４０ｎｍ以下の比較的狭い幅に保持することが可能となる。
【０１１４】
以下、第１の実施形態の第１変形例の図２４（ａ）、（ｂ）に示す工程、図２５（ａ）、（ｂ）に示す工程及び図２６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程、並びに、第１の実施形態の図１２（ａ）、（ｂ）に示す工程、図１３（ａ）、（ｂ）に示す工程、図１４（ａ）、（ｂ）に示す工程、図１５（ａ）、（ｂ）に示す工程及び図１６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程を順次実施することにより、図２７及び図２８（ａ）、（ｂ）に示す本変形例に係る半導体装置を製造することができる。
【０１１５】
以上に説明した本変形例に係る半導体装置及びその製造方法によると、前述の第１の実施形態と同様の効果を得ることが可能である。すなわち、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【０１１６】
また、本変形例に係る半導体装置の製造方法によると、浅く形成された第１のトレンチ３３の側壁部となる活性領域１ａにｎ型不純物領域２８Ｂを形成するため、ｎ型不純物領域２８Ｂを活性領域１ａの表面近傍のみに形成できる。従って、素子分離領域３２Ａを挟んで隣り合う活性領域１ａ同士がｎ型不純物領域２８Ｂを通じて導通する事態を回避すること、言い換えると、パンチスルー耐性を高めることが可能となる。特に、図２９（ａ）及び（ｂ）に示す工程において、第１のトレンチ３３の深さ（半導体基板１の表面から第１のトレンチ３３の底面までの距離）を２０ｎｍ以上で且つ１００ｎｍ以下に設定すると、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止しつつ、パンチスルー耐性を確実に高くすることができる。
【０１１７】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置について、図面を参照しながら説明する。
【０１１８】
図３２は、本変形例に係る半導体装置の構成を示す平面図である。図３３（ａ）は、本変形例に係る半導体装置の構成を示すゲート長方向の断面図である。図３３（ｂ）は、本変形例に係る半導体装置の構成を示すゲート幅方向の断面図である。具体的には、図３３（ａ）及び（ｂ）はそれぞれ、図３２に示すXXXIIIa−XXXIIIa線及びXXXIIIb−XXXIIIb線のそれぞれにおける断面図である。尚、図３２においては、活性領域（ソース／ドレイン領域）上に形成されているシリサイド膜の図示を省略している。また、図３２及び図３３（ａ）、（ｂ）において、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付している。
【０１１９】
図３２及び図３３（ａ）、（ｂ）に示すように、本変形例に係る半導体装置が、図３及び図４（ａ）〜（ｂ）に示す第１の実施形態に係る半導体装置と異なっている点は、第１に、第１の実施形態のｎ型不純物領域２８に代えて、ｎ型不純物領域２８Ｃが形成されていること、第２に、第１の実施形態の素子分離領域３２に代えて、素子分離領域３２Ａが形成されていることである。具体的には、第１の実施形態のｎ型不純物領域２８が、ｎ型ソース／ドレイン領域２３よりも浅く形成されていたのに対して、本変形例のｎ型不純物領域２８Ｃは、後述するように、第１の実施形態のｎ型不純物領域２８とは異なる形成方法によって、ｎ型ソース／ドレイン領域２３よりも深く形成されている。また、第１の実施形態の素子分離領域３２が、下層となる第１の埋め込み絶縁膜２７と上層となる第２の埋め込み絶縁膜３１との２層積層構造を有していたのに対して、本変形例の素子分離領域３２Ａは単一の絶縁膜から構成されている。
【０１２０】
以下、本変形例に係る半導体装置の製造方法について説明する。
【０１２１】
図３４（ａ）及び（ｂ）は、本変形例に係る半導体装置の製造方法の一工程を示す図であって、図３４（ａ）はゲート長方向の断面図であり、図３４（ｂ）はゲート幅方向の断面図である。尚、図３４（ａ）、（ｂ）において、図４（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
【０１２２】
本変形例に係る半導体装置の製造方法においては、まず、第１の実施形態の図５（ａ）、（ｂ）に示す工程及び図６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程を順次実施する。
【０１２３】
次に、図３４（ａ）及び（ｂ）に示すように、残されたシリコン窒化膜３をマスクとして、半導体基板１に対して、例えば砒素（Ａｓ）又はアンチモン（Ｓｂ）等のｎ型不純物のイオンを斜め注入し、それにより、トレンチ４の側壁部となる活性領域１ａにｎ型不純物領域２８Ｃを形成する。このとき、ｎ型不純物領域２８Ｃのゲート幅方向の幅ｄ１は、例えば１０ｎｍ以上で且つ４０ｎｍ以下である。また、ｎ型不純物としてＡｓ又はＳｂを用いることにより、これらのｎ型不純物が後工程の熱処理において拡散することを抑制できるため、当該熱処理後においてもｎ型不純物領域２８Ｃのゲート幅方向の幅ｄ１を１０ｎｍ以上で且つ４０ｎｍ以下の比較的狭い幅に保持することが可能となる。また、ｎ型不純物の注入条件は、ドーズ量が例えば５×１０12〜５×１０13ｃｍ-2程度であり、注入角度が、半導体基板１の法線方向を基準として例えば２５度程度である。尚、本変形例においては、ｎ型不純物の斜め注入を、ゲート長方向の各２方向及びゲート幅方向の各２方向のそれぞれから行ってもよい。
【０１２４】
以下、第１の実施形態の第１変形例の図２４（ａ）、（ｂ）に示す工程、図２５（ａ）、（ｂ）に示す工程及び図２６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程、並びに、第１の実施形態の図１２（ａ）、（ｂ）に示す工程、図１３（ａ）、（ｂ）に示す工程、図１４（ａ）、（ｂ）に示す工程、図１５（ａ）、（ｂ）に示す工程及び図１６（ａ）、（ｂ）に示す工程のそれぞれと同様の工程を順次実施することにより、図３２及び図３３（ａ）、（ｂ）に示す本変形例に係る半導体装置を製造することができる。
【０１２５】
以上に説明した本変形例に係る半導体装置及びその製造方法によると、前述の第１の実施形態と同様の効果を得ることが可能である。すなわち、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【０１２６】
尚、本変形例の図３４（ａ）及び（ｂ）に示す工程においては、トレンチ４の側壁部となる活性領域１ａにｎ型不純物領域２８Ｃを形成したが、ｎ型不純物領域２８Ｃは、トレンチ４の側壁部となる活性領域１ａの少なくとも上部（例えば半導体基板１の表面から深さ２０ｎｍ程度以上の部分）に形成されていればよい。特に、パンチスルー耐性を高くするためには、ｎ型不純物の注入時の注入角度等の調整によって、トレンチ４の側壁部となる活性領域１ａのうち半導体基板１の表面から深さ１００ｎｍ程度までの部分にｎ型不純物領域２８Ｃを形成することが好ましい。
【０１２７】
また、第１の実施形態及びその各変形例において、ゲート絶縁膜１３ａを構成する高誘電率絶縁膜１２ａは、閾値電圧調整用金属として、Ｌａを含んでいたが、これに代えて、例えば他のランタノイド元素又はマグネシウム（Ｍｇ）等を含んでいてもよい。
【０１２８】
また、第１の実施形態及びその各変形例おいて、ゲート絶縁膜１３ａを構成する高誘電率絶縁膜１２ａと活性領域１ａとの間に、酸化シリコンからなる下地膜１１ａが介在していたが、これに代えて、例えば酸窒化シリコン（ＳｉＯＮ）等からなる下地膜が介在していてもよい。或いは、高誘電率絶縁膜１２ａと活性領域１ａとの間に下地膜が介在していなくてもよい。
【０１２９】
また、第１の実施形態及びその各変形例において、ゲート電極１６ａは、ゲート絶縁膜１３ａ上に形成された金属含有膜１４ａと、金属含有膜１４ａ上に形成されたシリコン膜１５ａとを有していたが、ゲート電極１６ａの構成が特に限定されないことは言うまでもない。
【０１３０】
また、第１の実施形態及びその各変形例において、ｎ型ＭＩＳトランジスタｎＴｒを備えた半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置においてｎ型ＭＩＳトランジスタに本発明を適用してもよい。
【産業上の利用可能性】
【０１３１】
以上に説明したように、本発明は、ゲート幅が狭くなってもｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止できるという効果を奏するものであり、閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
【符号の説明】
【０１３２】
１ 半導体基板
１ａ 活性領域
２ 犠牲酸化膜
３ シリコン窒化膜
４ トレンチ
６、７ 埋め込み絶縁膜
８ ｐ型ウェル領域
９ 高誘電率絶縁膜
１０ 調整用金属膜
１１、１１ａ 下地膜
１２、１２ａ 高誘電率絶縁膜
１３ ゲート絶縁膜用膜
１３ａ ゲート絶縁膜
１４、１４ａ 金属含有膜
１５、１５ａ シリコン膜
１６ ゲート電極用膜
１６ａ ゲート電極
１７ ｎ型エクステンション注入領域
１８ 内側サイドウォールスペーサ
１９ 外側サイドウォールスペーサ
２０ 絶縁性サイドウォールスペーサ
２１ ｎ型ソース／ドレイン注入領域
２２ ｎ型エクステンション領域
２３ ｎ型ソース／ドレイン領域
２４ａ 第１のシリサイド膜
２４ｂ 第２のシリサイド膜
２５、２８、２８Ａ、２８Ｂ、２８Ｃ、３４ ｎ型不純物領域
２７ 第１の埋め込み絶縁膜
２９、３０、３１ 第２の埋め込み絶縁膜
３２、３２Ａ 素子分離領域
３３ 第１のトレンチ
３５ 第２のトレンチ
４０ レジストパターン
４１ レジストマスク
５０ 半導体基板
５０ａ 活性領域
５１ 素子分離領域
５２ ｐ型ウェル領域
５３ 高誘電率絶縁膜
５４ ゲート絶縁膜
５５ 金属含有膜
５６ シリコン膜
５７ ゲート電極
５８ ｎ型不純物領域
１００ 半導体基板
１００ａ 活性領域
１０１ 素子分離領域
１０２ ｐ型ウェル
１０３ ゲート絶縁膜
１０３ａ 下地膜
１０３ｂ 高誘電率絶縁膜
１０４ ゲート電極
１０４ａ 金属含有膜
１０４ｂ シリコン膜
１０６ ｎ型エクステンション領域
１０７ 絶縁性サイドウォールスペーサ
１０７ａ 内側サイドウォールスペーサ
１０７ｂ 外側サイドウォールスペーサ
１０９ ｎ型ソース／ドレイン領域
ｎＴｒ、ＴｒＡ、ＴｒＢ ｎ型ＭＩＳトランジスタ
【特許請求の範囲】
【請求項１】
ｎ型ＭＩＳトランジスタを備えた半導体装置であって、
前記ｎ型ＭＩＳトランジスタは、
半導体基板における素子分離領域に囲まれた活性領域と、
前記活性領域上及び前記素子分離領域上に形成され、且つ高誘電率絶縁膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記活性領域における前記ゲート電極の両側に形成されたｎ型ソース／ドレイン領域と、
前記活性領域における前記素子分離領域に接する部分のうち少なくとも前記ゲート絶縁膜の下側に位置する部分に形成されたｎ型不純物領域とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ｎ型不純物領域は、前記活性領域におけるゲート幅方向の両端部に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ｎ型不純物領域は、前記活性領域を囲むように形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記素子分離領域は２層構造を有していることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ｎ型不純物領域の下面は、前記素子分離領域の上層部分の下面と比べて、同じ深さに又はより深くに位置していることを特徴とする半導体装置。
【請求項６】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記素子分離領域は単一の絶縁膜から構成されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域は、前記ｎ型ソース／ドレイン領域よりも浅く形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域は、前記ｎ型ソース／ドレイン領域よりも深く形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域の不純物濃度は、１×１０18ａｔｏｍｓ／ｃｍ3 以上で且つ１×１０20ａｔｏｍｓ／ｃｍ3 以下であることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域のゲート幅方向の長さは、１０ｎｍ以上で且つ４０ｎｍ以下であることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域の前記半導体基板の表面からの深さは、２０ｎｍ以上で且つ１００ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記活性領域のゲート幅方向の長さは、５００ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域は、砒素又はアンチモンを含むことを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は、前記高誘電率絶縁膜の下側に形成された下地膜をさらに有することを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記高誘電率絶縁膜は、閾値電圧調整用金属を含むことを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記閾値電圧調整用金属は、ランタンであることを特徴とする半導体装置。
【請求項１７】
請求項１〜１６のいずれか１項に記載の半導体装置において、
前記ゲート電極は、前記ゲート絶縁膜上に形成された金属含有膜と、前記金属含有膜上に形成されたシリコン膜とを有することを特徴とする半導体装置。
【請求項１８】
半導体基板における活性領域上にゲート絶縁膜を介して形成されたゲート電極を有するｎ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
前記活性領域上にハードマスクを形成する工程（ａ）と、
前記ハードマスクが形成された前記半導体基板に対してｎ型不純物を斜め注入する工程（ｂ）と、
前記ハードマスクが形成されていない領域の前記半導体基板上に絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記活性領域を囲む素子分離領域を形成する工程（ｃ）と、
前記活性領域上及び前記素子分離領域上に、高誘電率絶縁膜を有するゲート絶縁膜用膜を形成する工程（ｄ）と、
前記ゲート絶縁膜用膜上にゲート電極用膜を形成する工程（ｅ）と、
前記ゲート電極用膜及び前記ゲート絶縁膜用膜をパターニングして、前記活性領域上及び前記素子分離領域上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成した後、前記トレンチが途中まで埋まるように第１の埋め込み絶縁膜を形成する工程（ｇ）をさらに備え、
前記工程（ｂ）において、前記トレンチにおける前記第１の埋め込み絶縁膜の上側領域に露出する部分の前記活性領域にｎ型不純物領域を形成し、
前記工程（ｃ）において、前記第１の埋め込み絶縁膜上に前記トレンチが埋まるように第２の埋め込み絶縁膜を形成した後、前記ハードマスク、及び前記第２の埋め込み絶縁膜の一部を除去することにより、前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜からなる前記素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｂ）において、前記ハードマスクが形成されていない領域と隣接する部分の前記活性領域の表面部にｎ型不純物領域を形成し、
前記工程（ｂ）と前記工程（ｃ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成する工程（ｈ）をさらに備え、
前記工程（ｃ）において、前記トレンチが埋まるように前記絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項１】
ｎ型ＭＩＳトランジスタを備えた半導体装置であって、
前記ｎ型ＭＩＳトランジスタは、
半導体基板における素子分離領域に囲まれた活性領域と、
前記活性領域上及び前記素子分離領域上に形成され、且つ高誘電率絶縁膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記活性領域における前記ゲート電極の両側に形成されたｎ型ソース／ドレイン領域と、
前記活性領域における前記素子分離領域に接する部分のうち少なくとも前記ゲート絶縁膜の下側に位置する部分に形成されたｎ型不純物領域とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ｎ型不純物領域は、前記活性領域におけるゲート幅方向の両端部に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ｎ型不純物領域は、前記活性領域を囲むように形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記素子分離領域は２層構造を有していることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ｎ型不純物領域の下面は、前記素子分離領域の上層部分の下面と比べて、同じ深さに又はより深くに位置していることを特徴とする半導体装置。
【請求項６】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記素子分離領域は単一の絶縁膜から構成されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域は、前記ｎ型ソース／ドレイン領域よりも浅く形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域は、前記ｎ型ソース／ドレイン領域よりも深く形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域の不純物濃度は、１×１０18ａｔｏｍｓ／ｃｍ3 以上で且つ１×１０20ａｔｏｍｓ／ｃｍ3 以下であることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域のゲート幅方向の長さは、１０ｎｍ以上で且つ４０ｎｍ以下であることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域の前記半導体基板の表面からの深さは、２０ｎｍ以上で且つ１００ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記活性領域のゲート幅方向の長さは、５００ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記ｎ型不純物領域は、砒素又はアンチモンを含むことを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は、前記高誘電率絶縁膜の下側に形成された下地膜をさらに有することを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記高誘電率絶縁膜は、閾値電圧調整用金属を含むことを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記閾値電圧調整用金属は、ランタンであることを特徴とする半導体装置。
【請求項１７】
請求項１〜１６のいずれか１項に記載の半導体装置において、
前記ゲート電極は、前記ゲート絶縁膜上に形成された金属含有膜と、前記金属含有膜上に形成されたシリコン膜とを有することを特徴とする半導体装置。
【請求項１８】
半導体基板における活性領域上にゲート絶縁膜を介して形成されたゲート電極を有するｎ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
前記活性領域上にハードマスクを形成する工程（ａ）と、
前記ハードマスクが形成された前記半導体基板に対してｎ型不純物を斜め注入する工程（ｂ）と、
前記ハードマスクが形成されていない領域の前記半導体基板上に絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記活性領域を囲む素子分離領域を形成する工程（ｃ）と、
前記活性領域上及び前記素子分離領域上に、高誘電率絶縁膜を有するゲート絶縁膜用膜を形成する工程（ｄ）と、
前記ゲート絶縁膜用膜上にゲート電極用膜を形成する工程（ｅ）と、
前記ゲート電極用膜及び前記ゲート絶縁膜用膜をパターニングして、前記活性領域上及び前記素子分離領域上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成した後、前記トレンチが途中まで埋まるように第１の埋め込み絶縁膜を形成する工程（ｇ）をさらに備え、
前記工程（ｂ）において、前記トレンチにおける前記第１の埋め込み絶縁膜の上側領域に露出する部分の前記活性領域にｎ型不純物領域を形成し、
前記工程（ｃ）において、前記第１の埋め込み絶縁膜上に前記トレンチが埋まるように第２の埋め込み絶縁膜を形成した後、前記ハードマスク、及び前記第２の埋め込み絶縁膜の一部を除去することにより、前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜からなる前記素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｂ）において、前記ハードマスクが形成されていない領域と隣接する部分の前記活性領域の表面部にｎ型不純物領域を形成し、
前記工程（ｂ）と前記工程（ｃ）との間に、前記ハードマスクが形成されていない領域の前記半導体基板の上部を除去してトレンチを形成する工程（ｈ）をさらに備え、
前記工程（ｃ）において、前記トレンチが埋まるように前記絶縁膜を形成した後、前記ハードマスク、及び前記絶縁膜の一部を除去することにより、前記素子分離領域を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１２−１１４１３９（Ｐ２０１２−１１４１３９Ａ）
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１０−２５９８７４（Ｐ２０１０−２５９８７４）
【出願日】平成２２年１１月２２日（２０１０．１１．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願日】平成２２年１１月２２日（２０１０．１１．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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